lib/Target/Mips/MipsInstrFPU.td

   1 //===-- MipsInstrFPU.td - Mips FPU Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 3, [SDTCisInt<0>,
  28                                             SDTCisVT<1, i32>,
  29                                             SDTCisVT<2, OtherVT>]>;
  30 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDT_MipsCMovFP : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisVT<2, i32>,
  33                                           SDTCisSameAs<1, 3>]>;
  34 def SDT_MipsTruncIntFP : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>;
  35 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  36                                                 SDTCisVT<1, i32>,
  37                                                 SDTCisSameAs<1, 2>]>;
  38 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  39                                                      SDTCisVT<1, f64>,
  40                                                      SDTCisVT<2, i32>]>;
  41
  42 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  43 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  44 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  45 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  46                           [SDNPHasChain, SDNPOptInGlue]>;
  47 def MipsTruncIntFP : SDNode<"MipsISD::TruncIntFP", SDT_MipsTruncIntFP>;
  48 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  49 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  50                                    SDT_MipsExtractElementF64>;
  51
  52 // Operand for printing out a condition code.
  53 let PrintMethod = "printFCCOperand", DecoderMethod = "DecodeCondCode" in
  54   def condcode : Operand<i32>;
  55
  56 //===----------------------------------------------------------------------===//
  57 // Feature predicates.
  58 //===----------------------------------------------------------------------===//
  59
  60 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">,
  61                        AssemblerPredicate<"FeatureFP64Bit">;
  62 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">,
  63                        AssemblerPredicate<"!FeatureFP64Bit">;
  64 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">,
  65                        AssemblerPredicate<"FeatureSingleFloat">;
  66 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">,
  67                        AssemblerPredicate<"!FeatureSingleFloat">;
  68
  69 //===----------------------------------------------------------------------===//
  70 // Mips FGR size adjectives.
  71 // They are mutually exclusive.
  72 //===----------------------------------------------------------------------===//
  73
  74 class FGR_32 { list<Predicate> FGRPredicates = [NotFP64bit]; }
  75 class FGR_64 { list<Predicate> FGRPredicates = [IsFP64bit]; }
  76
  77 //===----------------------------------------------------------------------===//
  78
  79 // FP immediate patterns.
  80 def fpimm0 : PatLeaf<(fpimm), [{
  81   return N->isExactlyValue(+0.0);
  82 }]>;
  83
  84 def fpimm0neg : PatLeaf<(fpimm), [{
  85   return N->isExactlyValue(-0.0);
  86 }]>;
  87
  88 //===----------------------------------------------------------------------===//
  89 // Instruction Class Templates
  90 //
  91 // A set of multiclasses is used to address the register usage.
  92 //
  93 // S32 - single precision in 16 32bit even fp registers
  94 //       single precision in 32 32bit fp registers in SingleOnly mode
  95 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  96 // D32 - double precision in 16 32bit even fp registers
  97 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  98 //
  99 // Only S32 and D32 are supported right now.
 100 //===----------------------------------------------------------------------===//
 101
 102 class ADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin, bit IsComm,
 103               SDPatternOperator OpNode= null_frag> :
 104   InstSE<(outs RC:$fd), (ins RC:$fs, RC:$ft),
 105          !strconcat(opstr, "\t$fd, $fs, $ft"),
 106          [(set RC:$fd, (OpNode RC:$fs, RC:$ft))], Itin, FrmFR, opstr> {
 107   let isCommutable = IsComm;
 108 }
 109
 110 multiclass ADDS_M<string opstr, InstrItinClass Itin, bit IsComm,
 111                   SDPatternOperator OpNode = null_frag> {
 112   def _D32 : MMRel, ADDS_FT<opstr, AFGR64Opnd, Itin, IsComm, OpNode>,
 113              AdditionalRequires<[NotFP64bit]>;
 114   def _D64 : ADDS_FT<opstr, FGR64Opnd, Itin,
 115                      IsComm, OpNode>,
 116              AdditionalRequires<[IsFP64bit]> {
 117     string DecoderNamespace = "Mips64";
 118   }
 119 }
 120
 121 class ABSS_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 122               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 123   InstSE<(outs DstRC:$fd), (ins SrcRC:$fs), !strconcat(opstr, "\t$fd, $fs"),
 124          [(set DstRC:$fd, (OpNode SrcRC:$fs))], Itin, FrmFR, opstr>,
 125   NeverHasSideEffects;
 126
 127 multiclass ABSS_M<string opstr, InstrItinClass Itin,
 128                   SDPatternOperator OpNode= null_frag> {
 129   def _D32 : MMRel, ABSS_FT<opstr, AFGR64Opnd, AFGR64Opnd, Itin, OpNode>,
 130              AdditionalRequires<[NotFP64bit]>;
 131   def _D64 : ABSS_FT<opstr, FGR64Opnd, FGR64Opnd, Itin, OpNode>,
 132              AdditionalRequires<[IsFP64bit]> {
 133     string DecoderNamespace = "Mips64";
 134   }
 135 }
 136
 137 multiclass ROUND_M<string opstr, InstrItinClass Itin> {
 138   def _D32 : MMRel, ABSS_FT<opstr, FGR32Opnd, AFGR64Opnd, Itin>,
 139              AdditionalRequires<[NotFP64bit]>;
 140   def _D64 : ABSS_FT<opstr, FGR32Opnd, FGR64Opnd, Itin>,
 141              AdditionalRequires<[IsFP64bit]> {
 142     let DecoderNamespace = "Mips64";
 143   }
 144 }
 145
 146 class MFC1_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 147               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 148   InstSE<(outs DstRC:$rt), (ins SrcRC:$fs), !strconcat(opstr, "\t$rt, $fs"),
 149          [(set DstRC:$rt, (OpNode SrcRC:$fs))], Itin, FrmFR, opstr>;
 150
 151 class MTC1_FT<string opstr, RegisterOperand DstRC, RegisterOperand SrcRC,
 152               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 153   InstSE<(outs DstRC:$fs), (ins SrcRC:$rt), !strconcat(opstr, "\t$rt, $fs"),
 154          [(set DstRC:$fs, (OpNode SrcRC:$rt))], Itin, FrmFR, opstr>;
 155
 156 class LW_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 157             SDPatternOperator OpNode= null_frag> :
 158   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 159          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 160   let DecoderMethod = "DecodeFMem";
 161   let mayLoad = 1;
 162 }
 163
 164 class SW_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 165             SDPatternOperator OpNode= null_frag> :
 166   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 167          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 168   let DecoderMethod = "DecodeFMem";
 169   let mayStore = 1;
 170 }
 171
 172 class MADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 173                SDPatternOperator OpNode = null_frag> :
 174   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 175          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 176          [(set RC:$fd, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr))], Itin,
 177          FrmFR, opstr>;
 178
 179 class NMADDS_FT<string opstr, RegisterOperand RC, InstrItinClass Itin,
 180                 SDPatternOperator OpNode = null_frag> :
 181   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 182          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 183          [(set RC:$fd, (fsub fpimm0, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr)))],
 184          Itin, FrmFR, opstr>;
 185
 186 class LWXC1_FT<string opstr, RegisterOperand DRC,
 187                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 188   InstSE<(outs DRC:$fd), (ins PtrRC:$base, PtrRC:$index),
 189          !strconcat(opstr, "\t$fd, ${index}(${base})"),
 190          [(set DRC:$fd, (OpNode (add iPTR:$base, iPTR:$index)))], Itin,
 191          FrmFI, opstr> {
 192   let AddedComplexity = 20;
 193 }
 194
 195 class SWXC1_FT<string opstr, RegisterOperand DRC,
 196                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 197   InstSE<(outs), (ins DRC:$fs, PtrRC:$base, PtrRC:$index),
 198          !strconcat(opstr, "\t$fs, ${index}(${base})"),
 199          [(OpNode DRC:$fs, (add iPTR:$base, iPTR:$index))], Itin,
 200          FrmFI, opstr> {
 201   let AddedComplexity = 20;
 202 }
 203
 204 class BC1F_FT<string opstr, DAGOperand opnd, InstrItinClass Itin,
 205               SDPatternOperator Op = null_frag>  :
 206   InstSE<(outs), (ins FCCRegsOpnd:$fcc, opnd:$offset),
 207          !strconcat(opstr, "\t$fcc, $offset"),
 208          [(MipsFPBrcond Op, FCCRegsOpnd:$fcc, bb:$offset)], Itin,
 209          FrmFI, opstr> {
 210   let isBranch = 1;
 211   let isTerminator = 1;
 212   let hasDelaySlot = 1;
 213   let Defs = [AT];
 214 }
 215
 216 class CEQS_FT<string typestr, RegisterClass RC, InstrItinClass Itin,
 217               SDPatternOperator OpNode = null_frag>  :
 218   InstSE<(outs), (ins RC:$fs, RC:$ft, condcode:$cond),
 219          !strconcat("c.$cond.", typestr, "\t$fs, $ft"),
 220          [(OpNode RC:$fs, RC:$ft, imm:$cond)], Itin, FrmFR,
 221          !strconcat("c.$cond.", typestr)> {
 222   let Defs = [FCC0];
 223   let isCodeGenOnly = 1;
 224 }
 225
 226 class C_COND_FT<string CondStr, string Typestr, RegisterOperand RC,
 227                 InstrItinClass itin>  :
 228    InstSE<(outs), (ins RC:$fs, RC:$ft),
 229           !strconcat("c.", CondStr, ".", Typestr, "\t$fs, $ft"), [], itin,
 230           FrmFR>;
 231
 232 multiclass C_COND_M<string TypeStr, RegisterOperand RC, bits<5> fmt,
 233                     InstrItinClass itin> {
 234   def C_F_#NAME : C_COND_FT<"f", TypeStr, RC, itin>, C_COND_FM<fmt, 0>;
 235   def C_UN_#NAME : C_COND_FT<"un", TypeStr, RC, itin>, C_COND_FM<fmt, 1>;
 236   def C_EQ_#NAME : C_COND_FT<"eq", TypeStr, RC, itin>, C_COND_FM<fmt, 2>;
 237   def C_UEQ_#NAME : C_COND_FT<"ueq", TypeStr, RC, itin>, C_COND_FM<fmt, 3>;
 238   def C_OLT_#NAME : C_COND_FT<"olt", TypeStr, RC, itin>, C_COND_FM<fmt, 4>;
 239   def C_ULT_#NAME : C_COND_FT<"ult", TypeStr, RC, itin>, C_COND_FM<fmt, 5>;
 240   def C_OLE_#NAME : C_COND_FT<"ole", TypeStr, RC, itin>, C_COND_FM<fmt, 6>;
 241   def C_ULE_#NAME : C_COND_FT<"ule", TypeStr, RC, itin>, C_COND_FM<fmt, 7>;
 242   def C_SF_#NAME : C_COND_FT<"sf", TypeStr, RC, itin>, C_COND_FM<fmt, 8>;
 243   def C_NGLE_#NAME : C_COND_FT<"ngle", TypeStr, RC, itin>, C_COND_FM<fmt, 9>;
 244   def C_SEQ_#NAME : C_COND_FT<"seq", TypeStr, RC, itin>, C_COND_FM<fmt, 10>;
 245   def C_NGL_#NAME : C_COND_FT<"ngl", TypeStr, RC, itin>, C_COND_FM<fmt, 11>;
 246   def C_LT_#NAME : C_COND_FT<"lt", TypeStr, RC, itin>, C_COND_FM<fmt, 12>;
 247   def C_NGE_#NAME : C_COND_FT<"nge", TypeStr, RC, itin>, C_COND_FM<fmt, 13>;
 248   def C_LE_#NAME : C_COND_FT<"le", TypeStr, RC, itin>, C_COND_FM<fmt, 14>;
 249   def C_NGT_#NAME : C_COND_FT<"ngt", TypeStr, RC, itin>, C_COND_FM<fmt, 15>;
 250 }
 251
 252 defm S : C_COND_M<"s", FGR32Opnd, 16, II_C_CC_S>;
 253 defm D32 : C_COND_M<"d", AFGR64Opnd, 17, II_C_CC_D>,
 254            AdditionalRequires<[NotFP64bit]>;
 255 let DecoderNamespace = "Mips64" in
 256 defm D64 : C_COND_M<"d", FGR64Opnd, 17, II_C_CC_D>,
 257            AdditionalRequires<[IsFP64bit]>;
 258
 259 //===----------------------------------------------------------------------===//
 260 // Floating Point Instructions
 261 //===----------------------------------------------------------------------===//
 262 def ROUND_W_S  : MMRel, ABSS_FT<"round.w.s", FGR32Opnd, FGR32Opnd, II_ROUND>,
 263                  ABSS_FM<0xc, 16>, ISA_MIPS2;
 264 def TRUNC_W_S  : MMRel, ABSS_FT<"trunc.w.s", FGR32Opnd, FGR32Opnd, II_TRUNC>,
 265                  ABSS_FM<0xd, 16>, ISA_MIPS2;
 266 def CEIL_W_S   : MMRel, ABSS_FT<"ceil.w.s", FGR32Opnd, FGR32Opnd, II_CEIL>,
 267                  ABSS_FM<0xe, 16>, ISA_MIPS2;
 268 def FLOOR_W_S  : MMRel, ABSS_FT<"floor.w.s", FGR32Opnd, FGR32Opnd, II_FLOOR>,
 269                  ABSS_FM<0xf, 16>, ISA_MIPS2;
 270 def CVT_W_S    : MMRel, ABSS_FT<"cvt.w.s", FGR32Opnd, FGR32Opnd, II_CVT>,
 271                  ABSS_FM<0x24, 16>;
 272
 273 defm ROUND_W : ROUND_M<"round.w.d", II_ROUND>, ABSS_FM<0xc, 17>, ISA_MIPS2;
 274 defm TRUNC_W : ROUND_M<"trunc.w.d", II_TRUNC>, ABSS_FM<0xd, 17>, ISA_MIPS2;
 275 defm CEIL_W  : ROUND_M<"ceil.w.d", II_CEIL>, ABSS_FM<0xe, 17>, ISA_MIPS2;
 276 defm FLOOR_W : ROUND_M<"floor.w.d", II_FLOOR>, ABSS_FM<0xf, 17>, ISA_MIPS2;
 277 defm CVT_W   : ROUND_M<"cvt.w.d", II_CVT>, ABSS_FM<0x24, 17>;
 278
 279 let DecoderNamespace = "Mips64" in {
 280   def ROUND_L_S : ABSS_FT<"round.l.s", FGR64Opnd, FGR32Opnd, II_ROUND>,
 281                   ABSS_FM<0x8, 16>, FGR_64;
 282   def ROUND_L_D64 : ABSS_FT<"round.l.d", FGR64Opnd, FGR64Opnd, II_ROUND>,
 283                     ABSS_FM<0x8, 17>, FGR_64;
 284   def TRUNC_L_S : ABSS_FT<"trunc.l.s", FGR64Opnd, FGR32Opnd, II_TRUNC>,
 285                   ABSS_FM<0x9, 16>, FGR_64;
 286   def TRUNC_L_D64 : ABSS_FT<"trunc.l.d", FGR64Opnd, FGR64Opnd, II_TRUNC>,
 287                     ABSS_FM<0x9, 17>, FGR_64;
 288   def CEIL_L_S  : ABSS_FT<"ceil.l.s", FGR64Opnd, FGR32Opnd, II_CEIL>,
 289                   ABSS_FM<0xa, 16>, FGR_64;
 290   def CEIL_L_D64 : ABSS_FT<"ceil.l.d", FGR64Opnd, FGR64Opnd, II_CEIL>,
 291                    ABSS_FM<0xa, 17>, FGR_64;
 292   def FLOOR_L_S : ABSS_FT<"floor.l.s", FGR64Opnd, FGR32Opnd, II_FLOOR>,
 293                   ABSS_FM<0xb, 16>, FGR_64;
 294   def FLOOR_L_D64 : ABSS_FT<"floor.l.d", FGR64Opnd, FGR64Opnd, II_FLOOR>,
 295                     ABSS_FM<0xb, 17>, FGR_64;
 296 }
 297
 298 def CVT_S_W : MMRel, ABSS_FT<"cvt.s.w", FGR32Opnd, FGR32Opnd, II_CVT>,
 299               ABSS_FM<0x20, 20>;
 300 def CVT_L_S : MMRel, ABSS_FT<"cvt.l.s", FGR64Opnd, FGR32Opnd, II_CVT>,
 301               ABSS_FM<0x25, 16>, INSN_MIPS3_32R2;
 302 def CVT_L_D64: MMRel, ABSS_FT<"cvt.l.d", FGR64Opnd, FGR64Opnd, II_CVT>,
 303                ABSS_FM<0x25, 17>, INSN_MIPS3_32R2;
 304
 305 def CVT_S_D32 : MMRel, ABSS_FT<"cvt.s.d", FGR32Opnd, AFGR64Opnd, II_CVT>,
 306                 ABSS_FM<0x20, 17>, FGR_32;
 307 def CVT_D32_W : MMRel, ABSS_FT<"cvt.d.w", AFGR64Opnd, FGR32Opnd, II_CVT>,
 308                 ABSS_FM<0x21, 20>, FGR_32;
 309 def CVT_D32_S : MMRel, ABSS_FT<"cvt.d.s", AFGR64Opnd, FGR32Opnd, II_CVT>,
 310                 ABSS_FM<0x21, 16>, FGR_32;
 311
 312 let DecoderNamespace = "Mips64" in {
 313   def CVT_S_D64 : ABSS_FT<"cvt.s.d", FGR32Opnd, FGR64Opnd, II_CVT>,
 314                   ABSS_FM<0x20, 17>, FGR_64;
 315   def CVT_S_L   : ABSS_FT<"cvt.s.l", FGR32Opnd, FGR64Opnd, II_CVT>,
 316                   ABSS_FM<0x20, 21>, FGR_64;
 317   def CVT_D64_W : ABSS_FT<"cvt.d.w", FGR64Opnd, FGR32Opnd, II_CVT>,
 318                   ABSS_FM<0x21, 20>, FGR_64;
 319   def CVT_D64_S : ABSS_FT<"cvt.d.s", FGR64Opnd, FGR32Opnd, II_CVT>,
 320                   ABSS_FM<0x21, 16>, FGR_64;
 321   def CVT_D64_L : ABSS_FT<"cvt.d.l", FGR64Opnd, FGR64Opnd, II_CVT>,
 322                   ABSS_FM<0x21, 21>, FGR_64;
 323 }
 324
 325 let isPseudo = 1, isCodeGenOnly = 1 in {
 326   def PseudoCVT_S_W : ABSS_FT<"", FGR32Opnd, GPR32Opnd, II_CVT>;
 327   def PseudoCVT_D32_W : ABSS_FT<"", AFGR64Opnd, GPR32Opnd, II_CVT>;
 328   def PseudoCVT_S_L : ABSS_FT<"", FGR64Opnd, GPR64Opnd, II_CVT>;
 329   def PseudoCVT_D64_W : ABSS_FT<"", FGR64Opnd, GPR32Opnd, II_CVT>;
 330   def PseudoCVT_D64_L : ABSS_FT<"", FGR64Opnd, GPR64Opnd, II_CVT>;
 331 }
 332
 333 def FABS_S : MMRel, ABSS_FT<"abs.s", FGR32Opnd, FGR32Opnd, II_ABS, fabs>,
 334              ABSS_FM<0x5, 16>;
 335 def FNEG_S : MMRel, ABSS_FT<"neg.s", FGR32Opnd, FGR32Opnd, II_NEG, fneg>,
 336              ABSS_FM<0x7, 16>;
 337 defm FABS : ABSS_M<"abs.d", II_ABS, fabs>, ABSS_FM<0x5, 17>;
 338 defm FNEG : ABSS_M<"neg.d", II_NEG, fneg>, ABSS_FM<0x7, 17>;
 339
 340 def FSQRT_S : MMRel, ABSS_FT<"sqrt.s", FGR32Opnd, FGR32Opnd, II_SQRT_S, fsqrt>,
 341               ABSS_FM<0x4, 16>, ISA_MIPS2;
 342 defm FSQRT : ABSS_M<"sqrt.d", II_SQRT_D, fsqrt>, ABSS_FM<0x4, 17>, ISA_MIPS2;
 343
 344 // The odd-numbered registers are only referenced when doing loads,
 345 // stores, and moves between floating-point and integer registers.
 346 // When defining instructions, we reference all 32-bit registers,
 347 // regardless of register aliasing.
 348
 349 /// Move Control Registers From/To CPU Registers
 350 def CFC1 : MMRel, MFC1_FT<"cfc1", GPR32Opnd, CCROpnd, II_CFC1>, MFC1_FM<2>;
 351 def CTC1 : MMRel, MTC1_FT<"ctc1", CCROpnd, GPR32Opnd, II_CTC1>, MFC1_FM<6>;
 352 def MFC1 : MMRel, MFC1_FT<"mfc1", GPR32Opnd, FGR32Opnd, II_MFC1,
 353                           bitconvert>, MFC1_FM<0>;
 354 def MTC1 : MMRel, MTC1_FT<"mtc1", FGR32Opnd, GPR32Opnd, II_MTC1,
 355                           bitconvert>, MFC1_FM<4>;
 356 def MFHC1 : MMRel, MFC1_FT<"mfhc1", GPR32Opnd, FGRH32Opnd, II_MFHC1>,
 357             MFC1_FM<3>, ISA_MIPS32R2;
 358 def MTHC1 : MMRel, MTC1_FT<"mthc1", FGRH32Opnd, GPR32Opnd, II_MTHC1>,
 359             MFC1_FM<7>, ISA_MIPS32R2;
 360 def DMFC1 : MFC1_FT<"dmfc1", GPR64Opnd, FGR64Opnd, II_DMFC1,
 361             bitconvert>, MFC1_FM<1>, ISA_MIPS3;
 362 def DMTC1 : MTC1_FT<"dmtc1", FGR64Opnd, GPR64Opnd, II_DMTC1,
 363             bitconvert>, MFC1_FM<5>, ISA_MIPS3;
 364
 365 def FMOV_S   : MMRel, ABSS_FT<"mov.s", FGR32Opnd, FGR32Opnd, II_MOV_S>,
 366                ABSS_FM<0x6, 16>;
 367 def FMOV_D32 : MMRel, ABSS_FT<"mov.d", AFGR64Opnd, AFGR64Opnd, II_MOV_D>,
 368                ABSS_FM<0x6, 17>, AdditionalRequires<[NotFP64bit]>;
 369 def FMOV_D64 : ABSS_FT<"mov.d", FGR64Opnd, FGR64Opnd, II_MOV_D>,
 370                ABSS_FM<0x6, 17>, AdditionalRequires<[IsFP64bit]> {
 371                  let DecoderNamespace = "Mips64";
 372 }
 373
 374 /// Floating Point Memory Instructions
 375 def LWC1 : MMRel, LW_FT<"lwc1", FGR32Opnd, II_LWC1, load>, LW_FM<0x31>;
 376 def SWC1 : MMRel, SW_FT<"swc1", FGR32Opnd, II_SWC1, store>, LW_FM<0x39>;
 377
 378 let DecoderNamespace = "Mips64" in {
 379   def LDC164 : LW_FT<"ldc1", FGR64Opnd, II_LDC1, load>, LW_FM<0x35>, ISA_MIPS2,
 380                FGR_64;
 381   def SDC164 : SW_FT<"sdc1", FGR64Opnd, II_SDC1, store>, LW_FM<0x3d>, ISA_MIPS2,
 382                FGR_64;
 383 }
 384
 385 def LDC1 : MMRel, LW_FT<"ldc1", AFGR64Opnd, II_LDC1, load>, LW_FM<0x35>,
 386            ISA_MIPS2, FGR_32;
 387 def SDC1 : MMRel, SW_FT<"sdc1", AFGR64Opnd, II_SDC1, store>, LW_FM<0x3d>,
 388            ISA_MIPS2, FGR_32;
 389
 390 // Cop2 Memory Instructions
 391 // FIXME: These aren't really FPU instructions and as such don't belong in this
 392 //        file
 393 def LWC2 : LW_FT<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>;
 394 def SWC2 : SW_FT<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>;
 395 def LDC2 : LW_FT<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>, ISA_MIPS2;
 396 def SDC2 : SW_FT<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>, ISA_MIPS2;
 397
 398 // Cop3 Memory Instructions
 399 // FIXME: These aren't really FPU instructions and as such don't belong in this
 400 //        file
 401 def LWC3 : LW_FT<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
 402 def SWC3 : SW_FT<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
 403 def LDC3 : LW_FT<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>, ISA_MIPS2;
 404 def SDC3 : SW_FT<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>, ISA_MIPS2;
 405
 406 // Indexed loads and stores.
 407 // Base register + offset register addressing mode (indicated by "x" in the
 408 // instruction mnemonic) is disallowed under NaCl.
 409 let AdditionalPredicates = [IsNotNaCl] in {
 410   def LWXC1 : MMRel, LWXC1_FT<"lwxc1", FGR32Opnd, II_LWXC1, load>, LWXC1_FM<0>,
 411               INSN_MIPS4_32R2;
 412   def SWXC1 : MMRel, SWXC1_FT<"swxc1", FGR32Opnd, II_SWXC1, store>, SWXC1_FM<8>,
 413               INSN_MIPS4_32R2;
 414 }
 415
 416 let AdditionalPredicates = [NotInMicroMips, IsNotNaCl] in {
 417   def LDXC1 : LWXC1_FT<"ldxc1", AFGR64Opnd, II_LDXC1, load>, LWXC1_FM<1>,
 418               INSN_MIPS4_32R2, FGR_32;
 419   def SDXC1 : SWXC1_FT<"sdxc1", AFGR64Opnd, II_SDXC1, store>, SWXC1_FM<9>,
 420               INSN_MIPS4_32R2, FGR_32;
 421 }
 422
 423 let DecoderNamespace="Mips64" in {
 424   def LDXC164 : LWXC1_FT<"ldxc1", FGR64Opnd, II_LDXC1, load>, LWXC1_FM<1>,
 425                 INSN_MIPS4_32R2, FGR_64;
 426   def SDXC164 : SWXC1_FT<"sdxc1", FGR64Opnd, II_SDXC1, store>, SWXC1_FM<9>,
 427                 INSN_MIPS4_32R2, FGR_64;
 428 }
 429
 430 // Load/store doubleword indexed unaligned.
 431 let AdditionalPredicates = [IsNotNaCl] in {
 432   def LUXC1 : MMRel, LWXC1_FT<"luxc1", AFGR64Opnd, II_LUXC1>, LWXC1_FM<0x5>,
 433               INSN_MIPS5_32R2, FGR_32;
 434   def SUXC1 : MMRel, SWXC1_FT<"suxc1", AFGR64Opnd, II_SUXC1>, SWXC1_FM<0xd>,
 435               INSN_MIPS5_32R2, FGR_32;
 436 }
 437
 438 let DecoderNamespace="Mips64" in {
 439   def LUXC164 : LWXC1_FT<"luxc1", FGR64Opnd, II_LUXC1>, LWXC1_FM<0x5>,
 440                 INSN_MIPS5_32R2, FGR_64;
 441   def SUXC164 : SWXC1_FT<"suxc1", FGR64Opnd, II_SUXC1>, SWXC1_FM<0xd>,
 442                 INSN_MIPS5_32R2, FGR_64;
 443 }
 444
 445 /// Floating-point Aritmetic
 446 def FADD_S : MMRel, ADDS_FT<"add.s", FGR32Opnd, II_ADD_S, 1, fadd>,
 447              ADDS_FM<0x00, 16>;
 448 defm FADD :  ADDS_M<"add.d", II_ADD_D, 1, fadd>, ADDS_FM<0x00, 17>;
 449 def FDIV_S : MMRel, ADDS_FT<"div.s", FGR32Opnd, II_DIV_S, 0, fdiv>,
 450              ADDS_FM<0x03, 16>;
 451 defm FDIV :  ADDS_M<"div.d", II_DIV_D, 0, fdiv>, ADDS_FM<0x03, 17>;
 452 def FMUL_S : MMRel, ADDS_FT<"mul.s", FGR32Opnd, II_MUL_S, 1, fmul>,
 453              ADDS_FM<0x02, 16>;
 454 defm FMUL :  ADDS_M<"mul.d", II_MUL_D, 1, fmul>, ADDS_FM<0x02, 17>;
 455 def FSUB_S : MMRel, ADDS_FT<"sub.s", FGR32Opnd, II_SUB_S, 0, fsub>,
 456              ADDS_FM<0x01, 16>;
 457 defm FSUB :  ADDS_M<"sub.d", II_SUB_D, 0, fsub>, ADDS_FM<0x01, 17>;
 458
 459 def MADD_S : MMRel, MADDS_FT<"madd.s", FGR32Opnd, II_MADD_S, fadd>,
 460              MADDS_FM<4, 0>, ISA_MIPS32R2;
 461 def MSUB_S : MMRel, MADDS_FT<"msub.s", FGR32Opnd, II_MSUB_S, fsub>,
 462              MADDS_FM<5, 0>, ISA_MIPS32R2;
 463
 464 let AdditionalPredicates = [NoNaNsFPMath] in {
 465   def NMADD_S : MMRel, NMADDS_FT<"nmadd.s", FGR32Opnd, II_NMADD_S, fadd>,
 466                 MADDS_FM<6, 0>, ISA_MIPS32R2;
 467   def NMSUB_S : MMRel, NMADDS_FT<"nmsub.s", FGR32Opnd, II_NMSUB_S, fsub>,
 468                 MADDS_FM<7, 0>, ISA_MIPS32R2;
 469 }
 470
 471 def MADD_D32 : MMRel, MADDS_FT<"madd.d", AFGR64Opnd, II_MADD_D, fadd>,
 472                MADDS_FM<4, 1>, ISA_MIPS32R2, FGR_32;
 473 def MSUB_D32 : MMRel, MADDS_FT<"msub.d", AFGR64Opnd, II_MSUB_D, fsub>,
 474                MADDS_FM<5, 1>, ISA_MIPS32R2, FGR_32;
 475
 476 let AdditionalPredicates = [NoNaNsFPMath] in {
 477   def NMADD_D32 : MMRel, NMADDS_FT<"nmadd.d", AFGR64Opnd, II_NMADD_D, fadd>,
 478                   MADDS_FM<6, 1>, ISA_MIPS32R2, FGR_32;
 479   def NMSUB_D32 : MMRel, NMADDS_FT<"nmsub.d", AFGR64Opnd, II_NMSUB_D, fsub>,
 480                   MADDS_FM<7, 1>, ISA_MIPS32R2, FGR_32;
 481 }
 482
 483 let isCodeGenOnly=1 in {
 484   def MADD_D64 : MADDS_FT<"madd.d", FGR64Opnd, II_MADD_D, fadd>,
 485                  MADDS_FM<4, 1>, ISA_MIPS32R2, FGR_64;
 486   def MSUB_D64 : MADDS_FT<"msub.d", FGR64Opnd, II_MSUB_D, fsub>,
 487                  MADDS_FM<5, 1>, ISA_MIPS32R2, FGR_64;
 488 }
 489
 490 let AdditionalPredicates = [NoNaNsFPMath],
 491     isCodeGenOnly=1 in {
 492   def NMADD_D64 : NMADDS_FT<"nmadd.d", FGR64Opnd, II_NMADD_D, fadd>,
 493                   MADDS_FM<6, 1>, ISA_MIPS32R2, FGR_64;
 494   def NMSUB_D64 : NMADDS_FT<"nmsub.d", FGR64Opnd, II_NMSUB_D, fsub>,
 495                   MADDS_FM<7, 1>, ISA_MIPS32R2, FGR_64;
 496 }
 497
 498 //===----------------------------------------------------------------------===//
 499 // Floating Point Branch Codes
 500 //===----------------------------------------------------------------------===//
 501 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 502 // They must be kept in synch.
 503 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 504 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 505
 506 def BC1F : MMRel, BC1F_FT<"bc1f", brtarget, IIBranch, MIPS_BRANCH_F>,
 507            BC1F_FM<0, 0>;
 508 def BC1T : MMRel, BC1F_FT<"bc1t", brtarget, IIBranch, MIPS_BRANCH_T>,
 509            BC1F_FM<0, 1>;
 510
 511 //===----------------------------------------------------------------------===//
 512 // Floating Point Flag Conditions
 513 //===----------------------------------------------------------------------===//
 514 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 515 // They must be kept in synch.
 516 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 517 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 518 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 519 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 520 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 521 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 522 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 523 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 524 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 525 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 526 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 527 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 528 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 529 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 530 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 531 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 532
 533 /// Floating Point Compare
 534 def FCMP_S32 : MMRel, CEQS_FT<"s", FGR32, II_C_CC_S, MipsFPCmp>, CEQS_FM<16>;
 535 def FCMP_D32 : MMRel, CEQS_FT<"d", AFGR64, II_C_CC_D, MipsFPCmp>, CEQS_FM<17>,
 536                AdditionalRequires<[NotFP64bit]>;
 537 let DecoderNamespace = "Mips64" in
 538 def FCMP_D64 : CEQS_FT<"d", FGR64, II_C_CC_D, MipsFPCmp>, CEQS_FM<17>,
 539                AdditionalRequires<[IsFP64bit]>;
 540
 541 //===----------------------------------------------------------------------===//
 542 // Floating Point Pseudo-Instructions
 543 //===----------------------------------------------------------------------===//
 544
 545 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 546 // allocation.
 547 class BuildPairF64Base<RegisterOperand RO> :
 548   PseudoSE<(outs RO:$dst), (ins GPR32Opnd:$lo, GPR32Opnd:$hi),
 549            [(set RO:$dst, (MipsBuildPairF64 GPR32Opnd:$lo, GPR32Opnd:$hi))]>;
 550
 551 def BuildPairF64 : BuildPairF64Base<AFGR64Opnd>,
 552                    AdditionalRequires<[NotFP64bit]>;
 553 def BuildPairF64_64 : BuildPairF64Base<FGR64Opnd>,
 554                       AdditionalRequires<[IsFP64bit]>;
 555
 556 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 557 // allocation.
 558 // if n is 0, lower part of src is extracted.
 559 // if n is 1, higher part of src is extracted.
 560 class ExtractElementF64Base<RegisterOperand RO> :
 561   PseudoSE<(outs GPR32Opnd:$dst), (ins RO:$src, i32imm:$n),
 562            [(set GPR32Opnd:$dst, (MipsExtractElementF64 RO:$src, imm:$n))]>;
 563
 564 def ExtractElementF64 : ExtractElementF64Base<AFGR64Opnd>,
 565                         AdditionalRequires<[NotFP64bit]>;
 566 def ExtractElementF64_64 : ExtractElementF64Base<FGR64Opnd>,
 567                            AdditionalRequires<[IsFP64bit]>;
 568
 569 //===----------------------------------------------------------------------===//
 570 // InstAliases.
 571 //===----------------------------------------------------------------------===//
 572 def : MipsInstAlias<"bc1t $offset", (BC1T FCC0, brtarget:$offset)>;
 573 def : MipsInstAlias<"bc1f $offset", (BC1F FCC0, brtarget:$offset)>;
 574
 575 //===----------------------------------------------------------------------===//
 576 // Floating Point Patterns
 577 //===----------------------------------------------------------------------===//
 578 def : MipsPat<(f32 fpimm0), (MTC1 ZERO)>;
 579 def : MipsPat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>;
 580
 581 def : MipsPat<(f32 (sint_to_fp GPR32Opnd:$src)),
 582               (PseudoCVT_S_W GPR32Opnd:$src)>;
 583 def : MipsPat<(MipsTruncIntFP FGR32Opnd:$src),
 584               (TRUNC_W_S FGR32Opnd:$src)>;
 585
 586 def : MipsPat<(f64 (sint_to_fp GPR32Opnd:$src)),
 587               (PseudoCVT_D32_W GPR32Opnd:$src)>, FGR_32;
 588 def : MipsPat<(MipsTruncIntFP AFGR64Opnd:$src),
 589               (TRUNC_W_D32 AFGR64Opnd:$src)>, FGR_32;
 590 def : MipsPat<(f32 (fround AFGR64Opnd:$src)),
 591               (CVT_S_D32 AFGR64Opnd:$src)>, FGR_32;
 592 def : MipsPat<(f64 (fextend FGR32Opnd:$src)),
 593               (CVT_D32_S FGR32Opnd:$src)>, FGR_32;
 594
 595 def : MipsPat<(f64 fpimm0), (DMTC1 ZERO_64)>, FGR_64;
 596 def : MipsPat<(f64 fpimm0neg), (FNEG_D64 (DMTC1 ZERO_64))>, FGR_64;
 597
 598 def : MipsPat<(f64 (sint_to_fp GPR32Opnd:$src)),
 599               (PseudoCVT_D64_W GPR32Opnd:$src)>, FGR_64;
 600 def : MipsPat<(f32 (sint_to_fp GPR64Opnd:$src)),
 601               (EXTRACT_SUBREG (PseudoCVT_S_L GPR64Opnd:$src), sub_lo)>, FGR_64;
 602 def : MipsPat<(f64 (sint_to_fp GPR64Opnd:$src)),
 603               (PseudoCVT_D64_L GPR64Opnd:$src)>, FGR_64;
 604
 605 def : MipsPat<(MipsTruncIntFP FGR64Opnd:$src),
 606               (TRUNC_W_D64 FGR64Opnd:$src)>, FGR_64;
 607 def : MipsPat<(MipsTruncIntFP FGR32Opnd:$src),
 608               (TRUNC_L_S FGR32Opnd:$src)>, FGR_64;
 609 def : MipsPat<(MipsTruncIntFP FGR64Opnd:$src),
 610               (TRUNC_L_D64 FGR64Opnd:$src)>, FGR_64;
 611
 612 def : MipsPat<(f32 (fround FGR64Opnd:$src)),
 613               (CVT_S_D64 FGR64Opnd:$src)>, FGR_64;
 614 def : MipsPat<(f64 (fextend FGR32Opnd:$src)),
 615               (CVT_D64_S FGR32Opnd:$src)>, FGR_64;
 616
 617 // Patterns for loads/stores with a reg+imm operand.
 618 let AddedComplexity = 40 in {
 619   def : LoadRegImmPat<LWC1, f32, load>;
 620   def : StoreRegImmPat<SWC1, f32>;
 621
 622   def : LoadRegImmPat<LDC164, f64, load>, FGR_64;
 623   def : StoreRegImmPat<SDC164, f64>, FGR_64;
 624
 625   def : LoadRegImmPat<LDC1, f64, load>, FGR_32;
 626   def : StoreRegImmPat<SDC1, f64>, FGR_32;
 627 }