lib/Target/Mips/MipsInstrFPU.td

   1 //===- MipsInstrFPU.td - Mips FPU Instruction Information --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 2, [SDTCisInt<0>,
  28                                             SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  30                                          SDTCisVT<2, i32>]>;
  31 def SDT_MipsCMovFP : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  32                                           SDTCisSameAs<1, 2>]>;
  33 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  34                                                 SDTCisVT<1, i32>,
  35                                                 SDTCisSameAs<1, 2>]>;
  36 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  37                                                      SDTCisVT<1, f64>,
  38                                                      SDTCisVT<2, i32>]>;
  39
  40 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  41 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  42 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  43 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  44                           [SDNPHasChain, SDNPOptInGlue]>;
  45 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  46 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  47                                    SDT_MipsExtractElementF64>;
  48
  49 // Operand for printing out a condition code.
  50 let PrintMethod = "printFCCOperand" in
  51   def condcode : Operand<i32>;
  52
  53 //===----------------------------------------------------------------------===//
  54 // Feature predicates.
  55 //===----------------------------------------------------------------------===//
  56
  57 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">;
  58 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">;
  59 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">;
  60 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">;
  61
  62 // FP immediate patterns.
  63 def fpimm0 : PatLeaf<(fpimm), [{
  64   return N->isExactlyValue(+0.0);
  65 }]>;
  66
  67 def fpimm0neg : PatLeaf<(fpimm), [{
  68   return N->isExactlyValue(-0.0);
  69 }]>;
  70
  71 //===----------------------------------------------------------------------===//
  72 // Instruction Class Templates
  73 //
  74 // A set of multiclasses is used to address the register usage.
  75 //
  76 // S32 - single precision in 16 32bit even fp registers
  77 //       single precision in 32 32bit fp registers in SingleOnly mode
  78 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  79 // D32 - double precision in 16 32bit even fp registers
  80 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  81 //
  82 // Only S32 and D32 are supported right now.
  83 //===----------------------------------------------------------------------===//
  84
  85 // FP load.
  86 class FPLoad<bits<6> op, string opstr, RegisterClass RC, Operand MemOpnd>:
  87   FMem<op, (outs RC:$ft), (ins MemOpnd:$addr),
  88       !strconcat(opstr, "\t$ft, $addr"), [(set RC:$ft, (load addr:$addr))],
  89       IILoad>;
  90
  91 // FP store.
  92 class FPStore<bits<6> op, string opstr, RegisterClass RC, Operand MemOpnd>:
  93   FMem<op, (outs), (ins RC:$ft, MemOpnd:$addr),
  94       !strconcat(opstr, "\t$ft, $addr"), [(store RC:$ft, addr:$addr)],
  95       IIStore>;
  96
  97 // Instructions that convert an FP value to 32-bit fixed point.
  98 multiclass FFR1_W_M<bits<6> funct, string opstr> {
  99   def _S   : FFR1<funct, 16, opstr, "w.s", FGR32, FGR32>;
 100   def _D32 : FFR1<funct, 17, opstr, "w.d", FGR32, AFGR64>,
 101              Requires<[NotFP64bit]>;
 102   def _D64 : FFR1<funct, 17, opstr, "w.d", FGR32, FGR64>,
 103              Requires<[IsFP64bit]>;
 104 }
 105
 106 // Instructions that convert an FP value to 64-bit fixed point.
 107 let Predicates = [IsFP64bit] in
 108 multiclass FFR1_L_M<bits<6> funct, string opstr> {
 109   def _S   : FFR1<funct, 16, opstr, "l.s", FGR64, FGR32>;
 110   def _D64 : FFR1<funct, 17, opstr, "l.d", FGR64, FGR64>;
 111 }
 112
 113 // FP-to-FP conversion instructions.
 114 multiclass FFR1P_M<bits<6> funct, string opstr, SDNode OpNode> {
 115   def _S   : FFR1P<funct, 16, opstr, "s", FGR32, FGR32, OpNode>;
 116   def _D32 : FFR1P<funct, 17, opstr, "d", AFGR64, AFGR64, OpNode>,
 117              Requires<[NotFP64bit]>;
 118   def _D64 : FFR1P<funct, 17, opstr, "d", FGR64, FGR64, OpNode>,
 119              Requires<[IsFP64bit]>;
 120 }
 121
 122 multiclass FFR2P_M<bits<6> funct, string opstr, SDNode OpNode, bit isComm = 0> {
 123   let isCommutable = isComm in {
 124   def _S   : FFR2P<funct, 16, opstr, "s", FGR32, OpNode>;
 125   def _D32 : FFR2P<funct, 17, opstr, "d", AFGR64, OpNode>,
 126              Requires<[NotFP64bit]>;
 127   def _D64 : FFR2P<funct, 17, opstr, "d", FGR64, OpNode>,
 128              Requires<[IsFP64bit]>;
 129   }
 130 }
 131
 132 // FP madd/msub/nmadd/nmsub instruction classes.
 133 class FMADDSUB<bits<3> funct, bits<3> fmt, string opstr, string fmtstr,
 134                SDNode OpNode, RegisterClass RC> :
 135   FFMADDSUB<funct, fmt, (outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 136             !strconcat(opstr, ".", fmtstr, "\t$fd, $fr, $fs, $ft"),
 137             [(set RC:$fd, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr))]>;
 138
 139 class FNMADDSUB<bits<3> funct, bits<3> fmt, string opstr, string fmtstr,
 140                 SDNode OpNode, RegisterClass RC> :
 141   FFMADDSUB<funct, fmt, (outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 142             !strconcat(opstr, ".", fmtstr, "\t$fd, $fr, $fs, $ft"),
 143             [(set RC:$fd, (fsub fpimm0, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr)))]>;
 144
 145 //===----------------------------------------------------------------------===//
 146 // Floating Point Instructions
 147 //===----------------------------------------------------------------------===//
 148 defm ROUND_W : FFR1_W_M<0xc, "round">;
 149 defm ROUND_L : FFR1_L_M<0x8, "round">;
 150 defm TRUNC_W : FFR1_W_M<0xd, "trunc">;
 151 defm TRUNC_L : FFR1_L_M<0x9, "trunc">;
 152 defm CEIL_W  : FFR1_W_M<0xe, "ceil">;
 153 defm CEIL_L  : FFR1_L_M<0xa, "ceil">;
 154 defm FLOOR_W : FFR1_W_M<0xf, "floor">;
 155 defm FLOOR_L : FFR1_L_M<0xb, "floor">;
 156 defm CVT_W   : FFR1_W_M<0x24, "cvt">;
 157 defm CVT_L   : FFR1_L_M<0x25, "cvt">;
 158
 159 def CVT_S_W : FFR1<0x20, 20, "cvt", "s.w", FGR32, FGR32>;
 160
 161 let Predicates = [NotFP64bit] in {
 162   def CVT_S_D32 : FFR1<0x20, 17, "cvt", "s.d", FGR32, AFGR64>;
 163   def CVT_D32_W : FFR1<0x21, 20, "cvt", "d.w", AFGR64, FGR32>;
 164   def CVT_D32_S : FFR1<0x21, 16, "cvt", "d.s", AFGR64, FGR32>;
 165 }
 166
 167 let Predicates = [IsFP64bit] in {
 168  def CVT_S_D64 : FFR1<0x20, 17, "cvt", "s.d", FGR32, FGR64>;
 169  def CVT_S_L   : FFR1<0x20, 21, "cvt", "s.l", FGR32, FGR64>;
 170  def CVT_D64_W : FFR1<0x21, 20, "cvt", "d.w", FGR64, FGR32>;
 171  def CVT_D64_S : FFR1<0x21, 16, "cvt", "d.s", FGR64, FGR32>;
 172  def CVT_D64_L : FFR1<0x21, 21, "cvt", "d.l", FGR64, FGR64>;
 173 }
 174
 175 defm FABS    : FFR1P_M<0x5, "abs",  fabs>;
 176 defm FNEG    : FFR1P_M<0x7, "neg",  fneg>;
 177 defm FSQRT   : FFR1P_M<0x4, "sqrt", fsqrt>;
 178
 179 // The odd-numbered registers are only referenced when doing loads,
 180 // stores, and moves between floating-point and integer registers.
 181 // When defining instructions, we reference all 32-bit registers,
 182 // regardless of register aliasing.
 183
 184 class FFRGPR<bits<5> _fmt, dag outs, dag ins, string asmstr, list<dag> pattern>:
 185              FFR<0x11, 0x0, _fmt, outs, ins, asmstr, pattern> {
 186   bits<5> rt;
 187   let ft = rt;
 188   let fd = 0;
 189 }
 190
 191 /// Move Control Registers From/To CPU Registers
 192 def CFC1  : FFRGPR<0x2, (outs CPURegs:$rt), (ins CCR:$fs),
 193                   "cfc1\t$rt, $fs", []>;
 194
 195 def CTC1  : FFRGPR<0x6, (outs CCR:$fs), (ins CPURegs:$rt),
 196                   "ctc1\t$rt, $fs", []>;
 197
 198 def MFC1  : FFRGPR<0x00, (outs CPURegs:$rt), (ins FGR32:$fs),
 199                   "mfc1\t$rt, $fs",
 200                   [(set CPURegs:$rt, (bitconvert FGR32:$fs))]>;
 201
 202 def MTC1  : FFRGPR<0x04, (outs FGR32:$fs), (ins CPURegs:$rt),
 203                   "mtc1\t$rt, $fs",
 204                   [(set FGR32:$fs, (bitconvert CPURegs:$rt))]>;
 205
 206 def DMFC1 : FFRGPR<0x01, (outs CPU64Regs:$rt), (ins FGR64:$fs),
 207                   "dmfc1\t$rt, $fs",
 208                   [(set CPU64Regs:$rt, (bitconvert FGR64:$fs))]>;
 209
 210 def DMTC1 : FFRGPR<0x05, (outs FGR64:$fs), (ins CPU64Regs:$rt),
 211                   "dmtc1\t$rt, $fs",
 212                   [(set FGR64:$fs, (bitconvert CPU64Regs:$rt))]>;
 213
 214 def FMOV_S   : FFR1<0x6, 16, "mov", "s", FGR32, FGR32>;
 215 def FMOV_D32 : FFR1<0x6, 17, "mov", "d", AFGR64, AFGR64>,
 216                Requires<[NotFP64bit]>;
 217 def FMOV_D64 : FFR1<0x6, 17, "mov", "d", FGR64, FGR64>,
 218                Requires<[IsFP64bit]>;
 219
 220 /// Floating Point Memory Instructions
 221 let Predicates = [IsN64] in {
 222   def LWC1_P8   : FPLoad<0x31, "lwc1", FGR32, mem64>;
 223   def SWC1_P8   : FPStore<0x39, "swc1", FGR32, mem64>;
 224   def LDC164_P8 : FPLoad<0x35, "ldc1", FGR64, mem64>;
 225   def SDC164_P8 : FPStore<0x3d, "sdc1", FGR64, mem64>;
 226 }
 227
 228 let Predicates = [NotN64] in {
 229   def LWC1   : FPLoad<0x31, "lwc1", FGR32, mem>;
 230   def SWC1   : FPStore<0x39, "swc1", FGR32, mem>;
 231 }
 232
 233 let Predicates = [NotN64, HasMips64] in {
 234   def LDC164 : FPLoad<0x35, "ldc1", FGR64, mem>;
 235   def SDC164 : FPStore<0x3d, "sdc1", FGR64, mem>;
 236 }
 237
 238 let Predicates = [NotN64, NotMips64] in {
 239   def LDC1   : FPLoad<0x35, "ldc1", AFGR64, mem>;
 240   def SDC1   : FPStore<0x3d, "sdc1", AFGR64, mem>;
 241 }
 242
 243 /// Floating-point Aritmetic
 244 defm FADD : FFR2P_M<0x00, "add", fadd, 1>;
 245 defm FDIV : FFR2P_M<0x03, "div", fdiv>;
 246 defm FMUL : FFR2P_M<0x02, "mul", fmul, 1>;
 247 defm FSUB : FFR2P_M<0x01, "sub", fsub>;
 248
 249 let Predicates = [HasMips32r2] in {
 250   def MADD_S : FMADDSUB<0x4, 0, "madd", "s", fadd, FGR32>;
 251   def MSUB_S : FMADDSUB<0x5, 0, "msub", "s", fsub, FGR32>;
 252 }
 253
 254 let Predicates = [HasMips32r2, NoNaNsFPMath] in {
 255   def NMADD_S : FNMADDSUB<0x6, 0, "nmadd", "s", fadd, FGR32>;
 256   def NMSUB_S : FNMADDSUB<0x7, 0, "nmsub", "s", fsub, FGR32>;
 257 }
 258
 259 let Predicates = [HasMips32r2, NotFP64bit] in {
 260   def MADD_D32 : FMADDSUB<0x4, 1, "madd", "d", fadd, AFGR64>;
 261   def MSUB_D32 : FMADDSUB<0x5, 1, "msub", "d", fsub, AFGR64>;
 262 }
 263
 264 let Predicates = [HasMips32r2, NotFP64bit, NoNaNsFPMath] in {
 265   def NMADD_D32 : FNMADDSUB<0x6, 1, "nmadd", "d", fadd, AFGR64>;
 266   def NMSUB_D32 : FNMADDSUB<0x7, 1, "nmsub", "d", fsub, AFGR64>;
 267 }
 268
 269 let Predicates = [HasMips32r2, IsFP64bit] in {
 270   def MADD_D64 : FMADDSUB<0x4, 1, "madd", "d", fadd, FGR64>;
 271   def MSUB_D64 : FMADDSUB<0x5, 1, "msub", "d", fsub, FGR64>;
 272 }
 273
 274 let Predicates = [HasMips32r2, IsFP64bit, NoNaNsFPMath] in {
 275   def NMADD_D64 : FNMADDSUB<0x6, 1, "nmadd", "d", fadd, FGR64>;
 276   def NMSUB_D64 : FNMADDSUB<0x7, 1, "nmsub", "d", fsub, FGR64>;
 277 }
 278
 279 //===----------------------------------------------------------------------===//
 280 // Floating Point Branch Codes
 281 //===----------------------------------------------------------------------===//
 282 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 283 // They must be kept in synch.
 284 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 285 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 286
 287 /// Floating Point Branch of False/True (Likely)
 288 let isBranch=1, isTerminator=1, hasDelaySlot=1, base=0x8, Uses=[FCR31] in
 289   class FBRANCH<bits<1> nd, bits<1> tf, PatLeaf op, string asmstr> :
 290       FFI<0x11, (outs), (ins brtarget:$dst), !strconcat(asmstr, "\t$dst"),
 291         [(MipsFPBrcond op, bb:$dst)]> {
 292   let Inst{20-18} = 0;
 293   let Inst{17} = nd;
 294   let Inst{16} = tf;
 295 }
 296
 297 def BC1F  : FBRANCH<0, 0, MIPS_BRANCH_F,  "bc1f">;
 298 def BC1T  : FBRANCH<0, 1, MIPS_BRANCH_T,  "bc1t">;
 299
 300 //===----------------------------------------------------------------------===//
 301 // Floating Point Flag Conditions
 302 //===----------------------------------------------------------------------===//
 303 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 304 // They must be kept in synch.
 305 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 306 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 307 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 308 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 309 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 310 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 311 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 312 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 313 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 314 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 315 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 316 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 317 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 318 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 319 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 320 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 321
 322 class FCMP<bits<5> fmt, RegisterClass RC, string typestr> :
 323   FCC<fmt, (outs), (ins RC:$fs, RC:$ft, condcode:$cc),
 324       !strconcat("c.$cc.", typestr, "\t$fs, $ft"),
 325       [(MipsFPCmp RC:$fs, RC:$ft, imm:$cc)]>;
 326
 327 /// Floating Point Compare
 328 let Defs=[FCR31] in {
 329   def FCMP_S32 : FCMP<0x10, FGR32, "s">;
 330   def FCMP_D32 : FCMP<0x11, AFGR64, "d">, Requires<[NotFP64bit]>;
 331   def FCMP_D64 : FCMP<0x11, FGR64, "d">, Requires<[IsFP64bit]>;
 332 }
 333
 334 //===----------------------------------------------------------------------===//
 335 // Floating Point Pseudo-Instructions
 336 //===----------------------------------------------------------------------===//
 337 def MOVCCRToCCR : MipsPseudo<(outs CCR:$dst), (ins CCR:$src),
 338                              "# MOVCCRToCCR", []>;
 339
 340 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 341 // allocation.
 342 def BuildPairF64 :
 343   MipsPseudo<(outs AFGR64:$dst),
 344              (ins CPURegs:$lo, CPURegs:$hi), "",
 345              [(set AFGR64:$dst, (MipsBuildPairF64 CPURegs:$lo, CPURegs:$hi))]>;
 346
 347 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 348 // allocation.
 349 // if n is 0, lower part of src is extracted.
 350 // if n is 1, higher part of src is extracted.
 351 def ExtractElementF64 :
 352   MipsPseudo<(outs CPURegs:$dst),
 353              (ins AFGR64:$src, i32imm:$n), "",
 354              [(set CPURegs:$dst,
 355                (MipsExtractElementF64 AFGR64:$src, imm:$n))]>;
 356
 357 //===----------------------------------------------------------------------===//
 358 // Floating Point Patterns
 359 //===----------------------------------------------------------------------===//
 360 def : Pat<(f32 fpimm0), (MTC1 ZERO)>;
 361 def : Pat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>;
 362
 363 def : Pat<(f32 (sint_to_fp CPURegs:$src)), (CVT_S_W (MTC1 CPURegs:$src))>;
 364 def : Pat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S FGR32:$src))>;
 365
 366 let Predicates = [NotFP64bit] in {
 367   def : Pat<(f64 (sint_to_fp CPURegs:$src)), (CVT_D32_W (MTC1 CPURegs:$src))>;
 368   def : Pat<(i32 (fp_to_sint AFGR64:$src)), (MFC1 (TRUNC_W_D32 AFGR64:$src))>;
 369   def : Pat<(f32 (fround AFGR64:$src)), (CVT_S_D32 AFGR64:$src)>;
 370   def : Pat<(f64 (fextend FGR32:$src)), (CVT_D32_S FGR32:$src)>;
 371 }
 372
 373 let Predicates = [IsFP64bit] in {
 374   def : Pat<(f64 fpimm0), (DMTC1 ZERO_64)>;
 375   def : Pat<(f64 fpimm0neg), (FNEG_D64 (DMTC1 ZERO_64))>;
 376
 377   def : Pat<(f64 (sint_to_fp CPURegs:$src)), (CVT_D64_W (MTC1 CPURegs:$src))>;
 378   def : Pat<(f32 (sint_to_fp CPU64Regs:$src)),
 379             (CVT_S_L (DMTC1 CPU64Regs:$src))>;
 380   def : Pat<(f64 (sint_to_fp CPU64Regs:$src)),
 381             (CVT_D64_L (DMTC1 CPU64Regs:$src))>;
 382
 383   def : Pat<(i32 (fp_to_sint FGR64:$src)), (MFC1 (TRUNC_W_D64 FGR64:$src))>;
 384   def : Pat<(i64 (fp_to_sint FGR32:$src)), (DMFC1 (TRUNC_L_S FGR32:$src))>;
 385   def : Pat<(i64 (fp_to_sint FGR64:$src)), (DMFC1 (TRUNC_L_D64 FGR64:$src))>;
 386
 387   def : Pat<(f32 (fround FGR64:$src)), (CVT_S_D64 FGR64:$src)>;
 388   def : Pat<(f64 (fextend FGR32:$src)), (CVT_D64_S FGR32:$src)>;
 389 }