lib/Target/Mips/MipsDSPInstrInfo.td

   1 //===- MipsDSPInstrInfo.td - DSP ASE instructions -*- tablegen ------------*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips DSP ASE instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // ImmLeaf
  15 def immZExt2 : ImmLeaf<i32, [{return isUInt<2>(Imm);}]>;
  16 def immZExt3 : ImmLeaf<i32, [{return isUInt<3>(Imm);}]>;
  17 def immZExt4 : ImmLeaf<i32, [{return isUInt<4>(Imm);}]>;
  18 def immZExt8 : ImmLeaf<i32, [{return isUInt<8>(Imm);}]>;
  19 def immZExt10 : ImmLeaf<i32, [{return isUInt<10>(Imm);}]>;
  20 def immSExt6 : ImmLeaf<i32, [{return isInt<6>(Imm);}]>;
  21
  22 // Mips-specific dsp nodes
  23 def SDT_MipsExtr : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>]>;
  24 def SDT_MipsShilo : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  25 def SDT_MipsDPA : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>]>;
  26
  27 class MipsDSPBase<string Opc, SDTypeProfile Prof> :
  28   SDNode<!strconcat("MipsISD::", Opc), Prof,
  29          [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
  30
  31 class MipsDSPSideEffectBase<string Opc, SDTypeProfile Prof> :
  32   SDNode<!strconcat("MipsISD::", Opc), Prof,
  33          [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPSideEffect]>;
  34
  35 def MipsEXTP : MipsDSPSideEffectBase<"EXTP", SDT_MipsExtr>;
  36 def MipsEXTPDP : MipsDSPSideEffectBase<"EXTPDP", SDT_MipsExtr>;
  37 def MipsEXTR_S_H : MipsDSPSideEffectBase<"EXTR_S_H", SDT_MipsExtr>;
  38 def MipsEXTR_W : MipsDSPSideEffectBase<"EXTR_W", SDT_MipsExtr>;
  39 def MipsEXTR_R_W : MipsDSPSideEffectBase<"EXTR_R_W", SDT_MipsExtr>;
  40 def MipsEXTR_RS_W : MipsDSPSideEffectBase<"EXTR_RS_W", SDT_MipsExtr>;
  41
  42 def MipsSHILO : MipsDSPBase<"SHILO", SDT_MipsShilo>;
  43 def MipsMTHLIP : MipsDSPBase<"MTHLIP", SDT_MipsShilo>;
  44
  45 def MipsMULSAQ_S_W_PH : MipsDSPSideEffectBase<"MULSAQ_S_W_PH", SDT_MipsDPA>;
  46 def MipsMAQ_S_W_PHL : MipsDSPSideEffectBase<"MAQ_S_W_PHL", SDT_MipsDPA>;
  47 def MipsMAQ_S_W_PHR : MipsDSPSideEffectBase<"MAQ_S_W_PHR", SDT_MipsDPA>;
  48 def MipsMAQ_SA_W_PHL : MipsDSPSideEffectBase<"MAQ_SA_W_PHL", SDT_MipsDPA>;
  49 def MipsMAQ_SA_W_PHR : MipsDSPSideEffectBase<"MAQ_SA_W_PHR", SDT_MipsDPA>;
  50
  51 def MipsDPAU_H_QBL : MipsDSPBase<"DPAU_H_QBL", SDT_MipsDPA>;
  52 def MipsDPAU_H_QBR : MipsDSPBase<"DPAU_H_QBR", SDT_MipsDPA>;
  53 def MipsDPSU_H_QBL : MipsDSPBase<"DPSU_H_QBL", SDT_MipsDPA>;
  54 def MipsDPSU_H_QBR : MipsDSPBase<"DPSU_H_QBR", SDT_MipsDPA>;
  55 def MipsDPAQ_S_W_PH : MipsDSPSideEffectBase<"DPAQ_S_W_PH", SDT_MipsDPA>;
  56 def MipsDPSQ_S_W_PH : MipsDSPSideEffectBase<"DPSQ_S_W_PH", SDT_MipsDPA>;
  57 def MipsDPAQ_SA_L_W : MipsDSPSideEffectBase<"DPAQ_SA_L_W", SDT_MipsDPA>;
  58 def MipsDPSQ_SA_L_W : MipsDSPSideEffectBase<"DPSQ_SA_L_W", SDT_MipsDPA>;
  59
  60 def MipsDPA_W_PH : MipsDSPBase<"DPA_W_PH", SDT_MipsDPA>;
  61 def MipsDPS_W_PH : MipsDSPBase<"DPS_W_PH", SDT_MipsDPA>;
  62 def MipsDPAQX_S_W_PH : MipsDSPSideEffectBase<"DPAQX_S_W_PH", SDT_MipsDPA>;
  63 def MipsDPAQX_SA_W_PH : MipsDSPSideEffectBase<"DPAQX_SA_W_PH", SDT_MipsDPA>;
  64 def MipsDPAX_W_PH : MipsDSPBase<"DPAX_W_PH", SDT_MipsDPA>;
  65 def MipsDPSX_W_PH : MipsDSPBase<"DPSX_W_PH", SDT_MipsDPA>;
  66 def MipsDPSQX_S_W_PH : MipsDSPSideEffectBase<"DPSQX_S_W_PH", SDT_MipsDPA>;
  67 def MipsDPSQX_SA_W_PH : MipsDSPSideEffectBase<"DPSQX_SA_W_PH", SDT_MipsDPA>;
  68 def MipsMULSA_W_PH : MipsDSPBase<"MULSA_W_PH", SDT_MipsDPA>;
  69
  70 def MipsMULT : MipsDSPBase<"MULT", SDT_MipsDPA>;
  71 def MipsMULTU : MipsDSPBase<"MULTU", SDT_MipsDPA>;
  72 def MipsMADD_DSP : MipsDSPBase<"MADD_DSP", SDT_MipsDPA>;
  73 def MipsMADDU_DSP : MipsDSPBase<"MADDU_DSP", SDT_MipsDPA>;
  74 def MipsMSUB_DSP : MipsDSPBase<"MSUB_DSP", SDT_MipsDPA>;
  75 def MipsMSUBU_DSP : MipsDSPBase<"MSUBU_DSP", SDT_MipsDPA>;
  76
  77 // Flags.
  78 class IsCommutable {
  79   bit isCommutable = 1;
  80 }
  81
  82 class UseAC {
  83   list<Register> Uses = [AC0];
  84 }
  85
  86 // Instruction encoding.
  87 class MULSAQ_S_W_PH_ENC : DPA_W_PH_FMT<0b00110>;
  88 class MAQ_S_W_PHL_ENC : DPA_W_PH_FMT<0b10100>;
  89 class MAQ_S_W_PHR_ENC : DPA_W_PH_FMT<0b10110>;
  90 class MAQ_SA_W_PHL_ENC : DPA_W_PH_FMT<0b10000>;
  91 class MAQ_SA_W_PHR_ENC : DPA_W_PH_FMT<0b10010>;
  92 class DPAU_H_QBL_ENC : DPA_W_PH_FMT<0b00011>;
  93 class DPAU_H_QBR_ENC : DPA_W_PH_FMT<0b00111>;
  94 class DPSU_H_QBL_ENC : DPA_W_PH_FMT<0b01011>;
  95 class DPSU_H_QBR_ENC : DPA_W_PH_FMT<0b01111>;
  96 class DPAQ_S_W_PH_ENC : DPA_W_PH_FMT<0b00100>;
  97 class DPSQ_S_W_PH_ENC : DPA_W_PH_FMT<0b00101>;
  98 class DPAQ_SA_L_W_ENC : DPA_W_PH_FMT<0b01100>;
  99 class DPSQ_SA_L_W_ENC : DPA_W_PH_FMT<0b01101>;
 100 class MULT_DSP_ENC : MULT_FMT<0b000000, 0b011000>;
 101 class MULTU_DSP_ENC : MULT_FMT<0b000000, 0b011001>;
 102 class MADD_DSP_ENC : MULT_FMT<0b011100, 0b000000>;
 103 class MADDU_DSP_ENC : MULT_FMT<0b011100, 0b000001>;
 104 class MSUB_DSP_ENC : MULT_FMT<0b011100, 0b000100>;
 105 class MSUBU_DSP_ENC : MULT_FMT<0b011100, 0b000101>;
 106 class BPOSGE32_ENC : BPOSGE32_FMT<0b11100>;
 107
 108 class EXTP_ENC : EXTR_W_TY1_FMT<0b00010>;
 109 class EXTPV_ENC : EXTR_W_TY1_FMT<0b00011>;
 110 class EXTPDP_ENC : EXTR_W_TY1_FMT<0b01010>;
 111 class EXTPDPV_ENC : EXTR_W_TY1_FMT<0b01011>;
 112 class EXTR_W_ENC : EXTR_W_TY1_FMT<0b00000>;
 113 class EXTRV_W_ENC : EXTR_W_TY1_FMT<0b00001>;
 114 class EXTR_R_W_ENC : EXTR_W_TY1_FMT<0b00100>;
 115 class EXTRV_R_W_ENC : EXTR_W_TY1_FMT<0b00101>;
 116 class EXTR_RS_W_ENC : EXTR_W_TY1_FMT<0b00110>;
 117 class EXTRV_RS_W_ENC : EXTR_W_TY1_FMT<0b00111>;
 118 class EXTR_S_H_ENC : EXTR_W_TY1_FMT<0b01110>;
 119 class EXTRV_S_H_ENC : EXTR_W_TY1_FMT<0b01111>;
 120 class SHILO_ENC : SHILO_R1_FMT<0b11010>;
 121 class SHILOV_ENC : SHILO_R2_FMT<0b11011>;
 122 class MTHLIP_ENC : SHILO_R2_FMT<0b11111>;
 123
 124 class DPA_W_PH_ENC : DPA_W_PH_FMT<0b00000>;
 125 class DPS_W_PH_ENC : DPA_W_PH_FMT<0b00001>;
 126 class DPAQX_S_W_PH_ENC : DPA_W_PH_FMT<0b11000>;
 127 class DPAQX_SA_W_PH_ENC : DPA_W_PH_FMT<0b11010>;
 128 class DPAX_W_PH_ENC : DPA_W_PH_FMT<0b01000>;
 129 class DPSX_W_PH_ENC : DPA_W_PH_FMT<0b01001>;
 130 class DPSQX_S_W_PH_ENC : DPA_W_PH_FMT<0b11001>;
 131 class DPSQX_SA_W_PH_ENC : DPA_W_PH_FMT<0b11011>;
 132 class MULSA_W_PH_ENC : DPA_W_PH_FMT<0b00010>;
 133
 134 // Instruction desc.
 135 class EXTR_W_TY1_R2_DESC_BASE<string instr_asm, SDPatternOperator OpNode,
 136                               InstrItinClass itin> {
 137   dag OutOperandList = (outs CPURegs:$rt);
 138   dag InOperandList = (ins ACRegs:$ac, CPURegs:$shift_rs);
 139   string AsmString = !strconcat(instr_asm, "\t$rt, $ac, $shift_rs");
 140   InstrItinClass Itinerary = itin;
 141   list<Register> Defs = [DSPCtrl];
 142 }
 143
 144 class EXTR_W_TY1_R1_DESC_BASE<string instr_asm, SDPatternOperator OpNode,
 145                               InstrItinClass itin> {
 146   dag OutOperandList = (outs CPURegs:$rt);
 147   dag InOperandList = (ins ACRegs:$ac, uimm16:$shift_rs);
 148   string AsmString = !strconcat(instr_asm, "\t$rt, $ac, $shift_rs");
 149   InstrItinClass Itinerary = itin;
 150   list<Register> Defs = [DSPCtrl];
 151 }
 152
 153 class SHILO_R1_PSEUDO_BASE<SDPatternOperator OpNode, InstrItinClass itin,
 154                            Instruction realinst> :
 155   PseudoDSP<(outs), (ins simm16:$shift), [(OpNode immSExt6:$shift)]>,
 156   PseudoInstExpansion<(realinst AC0, simm16:$shift)> {
 157   list<Register> Defs = [DSPCtrl, AC0];
 158   list<Register> Uses = [AC0];
 159   InstrItinClass Itinerary = itin;
 160 }
 161
 162 class SHILO_R1_DESC_BASE<string instr_asm> {
 163   dag OutOperandList = (outs ACRegs:$ac);
 164   dag InOperandList = (ins simm16:$shift);
 165   string AsmString = !strconcat(instr_asm, "\t$ac, $shift");
 166 }
 167
 168 class SHILO_R2_PSEUDO_BASE<SDPatternOperator OpNode, InstrItinClass itin,
 169                            Instruction realinst> :
 170   PseudoDSP<(outs), (ins CPURegs:$rs), [(OpNode CPURegs:$rs)]>,
 171   PseudoInstExpansion<(realinst AC0, CPURegs:$rs)> {
 172   list<Register> Defs = [DSPCtrl, AC0];
 173   list<Register> Uses = [AC0];
 174   InstrItinClass Itinerary = itin;
 175 }
 176
 177 class SHILO_R2_DESC_BASE<string instr_asm> {
 178   dag OutOperandList = (outs ACRegs:$ac);
 179   dag InOperandList = (ins CPURegs:$rs);
 180   string AsmString = !strconcat(instr_asm, "\t$ac, $rs");
 181 }
 182
 183 class MTHLIP_DESC_BASE<string instr_asm> {
 184   dag OutOperandList = (outs ACRegs:$ac);
 185   dag InOperandList = (ins CPURegs:$rs);
 186   string AsmString = !strconcat(instr_asm, "\t$rs, $ac");
 187 }
 188
 189 class DPA_W_PH_PSEUDO_BASE<SDPatternOperator OpNode, InstrItinClass itin,
 190                            Instruction realinst> :
 191   PseudoDSP<(outs), (ins CPURegs:$rs, CPURegs:$rt),
 192             [(OpNode CPURegs:$rs, CPURegs:$rt)]>,
 193   PseudoInstExpansion<(realinst AC0, CPURegs:$rs, CPURegs:$rt)> {
 194   list<Register> Defs = [DSPCtrl, AC0];
 195   list<Register> Uses = [AC0];
 196   InstrItinClass Itinerary = itin;
 197 }
 198
 199 class DPA_W_PH_DESC_BASE<string instr_asm> {
 200   dag OutOperandList = (outs ACRegs:$ac);
 201   dag InOperandList = (ins CPURegs:$rs, CPURegs:$rt);
 202   string AsmString = !strconcat(instr_asm, "\t$ac, $rs, $rt");
 203 }
 204
 205 class MULT_PSEUDO_BASE<SDPatternOperator OpNode, InstrItinClass itin,
 206                        Instruction realinst> :
 207   PseudoDSP<(outs), (ins CPURegs:$rs, CPURegs:$rt),
 208             [(OpNode CPURegs:$rs, CPURegs:$rt)]>,
 209   PseudoInstExpansion<(realinst AC0, CPURegs:$rs, CPURegs:$rt)> {
 210   list<Register> Defs = [DSPCtrl, AC0];
 211   InstrItinClass Itinerary = itin;
 212 }
 213
 214 class MULT_DESC_BASE<string instr_asm> {
 215   dag OutOperandList = (outs ACRegs:$ac);
 216   dag InOperandList = (ins CPURegs:$rs, CPURegs:$rt);
 217   string AsmString = !strconcat(instr_asm, "\t$ac, $rs, $rt");
 218 }
 219
 220 class BPOSGE32_PSEUDO_DESC_BASE<SDPatternOperator OpNode, InstrItinClass itin> :
 221   MipsPseudo<(outs CPURegs:$dst), (ins), "", [(set CPURegs:$dst, (OpNode))]> {
 222   list<Register> Uses = [DSPCtrl];
 223   bit usesCustomInserter = 1;
 224 }
 225
 226 class BPOSGE32_DESC_BASE<string instr_asm, InstrItinClass itin> {
 227   dag OutOperandList = (outs);
 228   dag InOperandList = (ins brtarget:$offset);
 229   string AsmString = !strconcat(instr_asm, "\t$offset");
 230   InstrItinClass Itinerary = itin;
 231   list<Register> Uses = [DSPCtrl];
 232   bit isBranch = 1;
 233   bit isTerminator = 1;
 234   bit hasDelaySlot = 1;
 235 }
 236
 237 //===----------------------------------------------------------------------===//
 238 // MIPS DSP Rev 1
 239 //===----------------------------------------------------------------------===//
 240
 241 // Multiplication
 242 class MULSAQ_S_W_PH_DESC : DPA_W_PH_DESC_BASE<"mulsaq_s.w.ph">;
 243
 244 class MAQ_S_W_PHL_DESC : DPA_W_PH_DESC_BASE<"maq_s.w.phl">;
 245
 246 class MAQ_S_W_PHR_DESC : DPA_W_PH_DESC_BASE<"maq_s.w.phr">;
 247
 248 class MAQ_SA_W_PHL_DESC : DPA_W_PH_DESC_BASE<"maq_sa.w.phl">;
 249
 250 class MAQ_SA_W_PHR_DESC : DPA_W_PH_DESC_BASE<"maq_sa.w.phr">;
 251
 252 // Dot product with accumulate/subtract
 253 class DPAU_H_QBL_DESC : DPA_W_PH_DESC_BASE<"dpau.h.qbl">;
 254
 255 class DPAU_H_QBR_DESC : DPA_W_PH_DESC_BASE<"dpau.h.qbr">;
 256
 257 class DPSU_H_QBL_DESC : DPA_W_PH_DESC_BASE<"dpsu.h.qbl">;
 258
 259 class DPSU_H_QBR_DESC : DPA_W_PH_DESC_BASE<"dpsu.h.qbr">;
 260
 261 class DPAQ_S_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpaq_s.w.ph">;
 262
 263 class DPSQ_S_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpsq_s.w.ph">;
 264
 265 class DPAQ_SA_L_W_DESC : DPA_W_PH_DESC_BASE<"dpaq_sa.l.w">;
 266
 267 class DPSQ_SA_L_W_DESC : DPA_W_PH_DESC_BASE<"dpsq_sa.l.w">;
 268
 269 class MULT_DSP_DESC : MULT_DESC_BASE<"mult">;
 270
 271 class MULTU_DSP_DESC : MULT_DESC_BASE<"multu">;
 272
 273 class MADD_DSP_DESC : MULT_DESC_BASE<"madd">;
 274
 275 class MADDU_DSP_DESC : MULT_DESC_BASE<"maddu">;
 276
 277 class MSUB_DSP_DESC : MULT_DESC_BASE<"msub">;
 278
 279 class MSUBU_DSP_DESC : MULT_DESC_BASE<"msubu">;
 280
 281 // Misc
 282 class BPOSGE32_DESC : BPOSGE32_DESC_BASE<"bposge32", NoItinerary>;
 283
 284 // Extr
 285 class EXTP_DESC : EXTR_W_TY1_R1_DESC_BASE<"extp", MipsEXTP, NoItinerary>;
 286
 287 class EXTPV_DESC : EXTR_W_TY1_R2_DESC_BASE<"extpv", MipsEXTP, NoItinerary>;
 288
 289 class EXTPDP_DESC : EXTR_W_TY1_R1_DESC_BASE<"extpdp", MipsEXTPDP, NoItinerary>;
 290
 291 class EXTPDPV_DESC : EXTR_W_TY1_R2_DESC_BASE<"extpdpv", MipsEXTPDP,
 292                                              NoItinerary>;
 293
 294 class EXTR_W_DESC : EXTR_W_TY1_R1_DESC_BASE<"extr.w", MipsEXTR_W, NoItinerary>;
 295
 296 class EXTRV_W_DESC : EXTR_W_TY1_R2_DESC_BASE<"extrv.w", MipsEXTR_W,
 297                                              NoItinerary>;
 298
 299 class EXTR_R_W_DESC : EXTR_W_TY1_R1_DESC_BASE<"extr_r.w", MipsEXTR_R_W,
 300                                               NoItinerary>;
 301
 302 class EXTRV_R_W_DESC : EXTR_W_TY1_R2_DESC_BASE<"extrv_r.w", MipsEXTR_R_W,
 303                                                NoItinerary>;
 304
 305 class EXTR_RS_W_DESC : EXTR_W_TY1_R1_DESC_BASE<"extr_rs.w", MipsEXTR_RS_W,
 306                                                NoItinerary>;
 307
 308 class EXTRV_RS_W_DESC : EXTR_W_TY1_R2_DESC_BASE<"extrv_rs.w", MipsEXTR_RS_W,
 309                                                 NoItinerary>;
 310
 311 class EXTR_S_H_DESC : EXTR_W_TY1_R1_DESC_BASE<"extr_s.h", MipsEXTR_S_H,
 312                                               NoItinerary>;
 313
 314 class EXTRV_S_H_DESC : EXTR_W_TY1_R2_DESC_BASE<"extrv_s.h", MipsEXTR_S_H,
 315                                                NoItinerary>;
 316
 317 class SHILO_DESC : SHILO_R1_DESC_BASE<"shilo">;
 318
 319 class SHILOV_DESC : SHILO_R2_DESC_BASE<"shilov">;
 320
 321 class MTHLIP_DESC : MTHLIP_DESC_BASE<"mthlip">;
 322
 323 //===----------------------------------------------------------------------===//
 324 // MIPS DSP Rev 2
 325 // Dot product with accumulate/subtract
 326 class DPA_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpa.w.ph">;
 327
 328 class DPS_W_PH_DESC : DPA_W_PH_DESC_BASE<"dps.w.ph">;
 329
 330 class DPAQX_S_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpaqx_s.w.ph">;
 331
 332 class DPAQX_SA_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpaqx_sa.w.ph">;
 333
 334 class DPAX_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpax.w.ph">;
 335
 336 class DPSX_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpsx.w.ph">;
 337
 338 class DPSQX_S_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpsqx_s.w.ph">;
 339
 340 class DPSQX_SA_W_PH_DESC : DPA_W_PH_DESC_BASE<"dpsqx_sa.w.ph">;
 341
 342 class MULSA_W_PH_DESC : DPA_W_PH_DESC_BASE<"mulsa.w.ph">;
 343
 344 // Pseudos.
 345 def BPOSGE32_PSEUDO : BPOSGE32_PSEUDO_DESC_BASE<int_mips_bposge32, NoItinerary>;
 346
 347 // Instruction defs.
 348 // MIPS DSP Rev 1
 349 def MULSAQ_S_W_PH : MULSAQ_S_W_PH_ENC, MULSAQ_S_W_PH_DESC;
 350 def MAQ_S_W_PHL : MAQ_S_W_PHL_ENC, MAQ_S_W_PHL_DESC;
 351 def MAQ_S_W_PHR : MAQ_S_W_PHR_ENC, MAQ_S_W_PHR_DESC;
 352 def MAQ_SA_W_PHL : MAQ_SA_W_PHL_ENC, MAQ_SA_W_PHL_DESC;
 353 def MAQ_SA_W_PHR : MAQ_SA_W_PHR_ENC, MAQ_SA_W_PHR_DESC;
 354 def DPAU_H_QBL : DPAU_H_QBL_ENC, DPAU_H_QBL_DESC;
 355 def DPAU_H_QBR : DPAU_H_QBR_ENC, DPAU_H_QBR_DESC;
 356 def DPSU_H_QBL : DPSU_H_QBL_ENC, DPSU_H_QBL_DESC;
 357 def DPSU_H_QBR : DPSU_H_QBR_ENC, DPSU_H_QBR_DESC;
 358 def DPAQ_S_W_PH : DPAQ_S_W_PH_ENC, DPAQ_S_W_PH_DESC;
 359 def DPSQ_S_W_PH : DPSQ_S_W_PH_ENC, DPSQ_S_W_PH_DESC;
 360 def DPAQ_SA_L_W : DPAQ_SA_L_W_ENC, DPAQ_SA_L_W_DESC;
 361 def DPSQ_SA_L_W : DPSQ_SA_L_W_ENC, DPSQ_SA_L_W_DESC;
 362 def MULT_DSP : MULT_DSP_ENC, MULT_DSP_DESC;
 363 def MULTU_DSP : MULTU_DSP_ENC, MULTU_DSP_DESC;
 364 def MADD_DSP : MADD_DSP_ENC, MADD_DSP_DESC;
 365 def MADDU_DSP : MADDU_DSP_ENC, MADDU_DSP_DESC;
 366 def MSUB_DSP : MSUB_DSP_ENC, MSUB_DSP_DESC;
 367 def MSUBU_DSP : MSUBU_DSP_ENC, MSUBU_DSP_DESC;
 368 def BPOSGE32 : BPOSGE32_ENC, BPOSGE32_DESC;
 369 def EXTP : EXTP_ENC, EXTP_DESC;
 370 def EXTPV : EXTPV_ENC, EXTPV_DESC;
 371 def EXTPDP : EXTPDP_ENC, EXTPDP_DESC;
 372 def EXTPDPV : EXTPDPV_ENC, EXTPDPV_DESC;
 373 def EXTR_W : EXTR_W_ENC, EXTR_W_DESC;
 374 def EXTRV_W : EXTRV_W_ENC, EXTRV_W_DESC;
 375 def EXTR_R_W : EXTR_R_W_ENC, EXTR_R_W_DESC;
 376 def EXTRV_R_W : EXTRV_R_W_ENC, EXTRV_R_W_DESC;
 377 def EXTR_RS_W : EXTR_RS_W_ENC, EXTR_RS_W_DESC;
 378 def EXTRV_RS_W : EXTRV_RS_W_ENC, EXTRV_RS_W_DESC;
 379 def EXTR_S_H : EXTR_S_H_ENC, EXTR_S_H_DESC;
 380 def EXTRV_S_H : EXTRV_S_H_ENC, EXTRV_S_H_DESC;
 381 def SHILO : SHILO_ENC, SHILO_DESC;
 382 def SHILOV : SHILOV_ENC, SHILOV_DESC;
 383 def MTHLIP : MTHLIP_ENC, MTHLIP_DESC;
 384
 385 // MIPS DSP Rev 2
 386 let Predicates = [HasDSPR2] in {
 387
 388 def DPA_W_PH : DPA_W_PH_ENC, DPA_W_PH_DESC;
 389 def DPS_W_PH : DPS_W_PH_ENC, DPS_W_PH_DESC;
 390 def DPAQX_S_W_PH : DPAQX_S_W_PH_ENC, DPAQX_S_W_PH_DESC;
 391 def DPAQX_SA_W_PH : DPAQX_SA_W_PH_ENC, DPAQX_SA_W_PH_DESC;
 392 def DPAX_W_PH : DPAX_W_PH_ENC, DPAX_W_PH_DESC;
 393 def DPSX_W_PH : DPSX_W_PH_ENC, DPSX_W_PH_DESC;
 394 def DPSQX_S_W_PH : DPSQX_S_W_PH_ENC, DPSQX_S_W_PH_DESC;
 395 def DPSQX_SA_W_PH : DPSQX_SA_W_PH_ENC, DPSQX_SA_W_PH_DESC;
 396 def MULSA_W_PH : MULSA_W_PH_ENC, MULSA_W_PH_DESC;
 397
 398 }
 399
 400 // Pseudos.
 401 def MULSAQ_S_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsMULSAQ_S_W_PH, NoItinerary,
 402                                                 MULSAQ_S_W_PH>;
 403 def MAQ_S_W_PHL_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsMAQ_S_W_PHL, NoItinerary,
 404                                               MAQ_S_W_PHL>;
 405 def MAQ_S_W_PHR_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsMAQ_S_W_PHR, NoItinerary,
 406                                               MAQ_S_W_PHR>;
 407 def MAQ_SA_W_PHL_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsMAQ_SA_W_PHL, NoItinerary,
 408                                                MAQ_SA_W_PHL>;
 409 def MAQ_SA_W_PHR_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsMAQ_SA_W_PHR, NoItinerary,
 410                                                MAQ_SA_W_PHR>;
 411 def DPAU_H_QBL_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAU_H_QBL, NoItinerary,
 412                                              DPAU_H_QBL>;
 413 def DPAU_H_QBR_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAU_H_QBR, NoItinerary,
 414                                              DPAU_H_QBR>;
 415 def DPSU_H_QBL_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSU_H_QBL, NoItinerary,
 416                                              DPSU_H_QBL>;
 417 def DPSU_H_QBR_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSU_H_QBR, NoItinerary,
 418                                              DPSU_H_QBR>;
 419 def DPAQ_S_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAQ_S_W_PH, NoItinerary,
 420                                               DPAQ_S_W_PH>;
 421 def DPSQ_S_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSQ_S_W_PH, NoItinerary,
 422                                               DPSQ_S_W_PH>;
 423 def DPAQ_SA_L_W_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAQ_SA_L_W, NoItinerary,
 424                                               DPAQ_SA_L_W>;
 425 def DPSQ_SA_L_W_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSQ_SA_L_W, NoItinerary,
 426                                               DPSQ_SA_L_W>;
 427
 428 def MULT_DSP_PSEUDO : MULT_PSEUDO_BASE<MipsMULT, NoItinerary, MULT_DSP>,
 429                       IsCommutable;
 430 def MULTU_DSP_PSEUDO : MULT_PSEUDO_BASE<MipsMULTU, NoItinerary, MULTU_DSP>,
 431                        IsCommutable;
 432 def MADD_DSP_PSEUDO : MULT_PSEUDO_BASE<MipsMADD_DSP, NoItinerary, MADD_DSP>,
 433                       IsCommutable, UseAC;
 434 def MADDU_DSP_PSEUDO : MULT_PSEUDO_BASE<MipsMADDU_DSP, NoItinerary, MADDU_DSP>,
 435                        IsCommutable, UseAC;
 436 def MSUB_DSP_PSEUDO : MULT_PSEUDO_BASE<MipsMSUB_DSP, NoItinerary, MSUB_DSP>,
 437                       UseAC;
 438 def MSUBU_DSP_PSEUDO : MULT_PSEUDO_BASE<MipsMSUBU_DSP, NoItinerary, MSUBU_DSP>,
 439                        UseAC;
 440
 441 def SHILO_PSEUDO : SHILO_R1_PSEUDO_BASE<MipsSHILO, NoItinerary, SHILO>;
 442 def SHILOV_PSEUDO : SHILO_R2_PSEUDO_BASE<MipsSHILO, NoItinerary, SHILOV>;
 443 def MTHLIP_PSEUDO : SHILO_R2_PSEUDO_BASE<MipsMTHLIP, NoItinerary, MTHLIP>;
 444
 445 let Predicates = [HasDSPR2] in {
 446
 447 def DPA_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPA_W_PH, NoItinerary, DPA_W_PH>;
 448 def DPS_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPS_W_PH, NoItinerary, DPS_W_PH>;
 449 def DPAQX_S_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAQX_S_W_PH, NoItinerary,
 450                                                DPAQX_S_W_PH>;
 451 def DPAQX_SA_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAQX_SA_W_PH, NoItinerary,
 452                                                 DPAQX_SA_W_PH>;
 453 def DPAX_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPAX_W_PH, NoItinerary,
 454                                             DPAX_W_PH>;
 455 def DPSX_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSX_W_PH, NoItinerary,
 456                                             DPSX_W_PH>;
 457 def DPSQX_S_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSQX_S_W_PH, NoItinerary,
 458                                                DPSQX_S_W_PH>;
 459 def DPSQX_SA_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsDPSQX_SA_W_PH, NoItinerary,
 460                                                 DPSQX_SA_W_PH>;
 461 def MULSA_W_PH_PSEUDO : DPA_W_PH_PSEUDO_BASE<MipsMULSA_W_PH, NoItinerary,
 462                                              MULSA_W_PH>;
 463
 464 }
 465
 466 // Patterns.
 467 class DSPPat<dag pattern, dag result, Predicate pred = HasDSP> :
 468   Pat<pattern, result>, Requires<[pred]>;
 469
 470 class BitconvertPat<ValueType DstVT, ValueType SrcVT, RegisterClass DstRC,
 471                     RegisterClass SrcRC> :
 472    DSPPat<(DstVT (bitconvert (SrcVT SrcRC:$src))),
 473           (COPY_TO_REGCLASS SrcRC:$src, DstRC)>;
 474
 475 def : BitconvertPat<i32, v2i16, CPURegs, DSPRegs>;
 476 def : BitconvertPat<i32, v4i8, CPURegs, DSPRegs>;
 477 def : BitconvertPat<v2i16, i32, DSPRegs, CPURegs>;
 478 def : BitconvertPat<v4i8, i32, DSPRegs, CPURegs>;
 479
 480 def : DSPPat<(v2i16 (load addr:$a)),
 481              (v2i16 (COPY_TO_REGCLASS (LW addr:$a), DSPRegs))>;
 482 def : DSPPat<(v4i8 (load addr:$a)),
 483              (v4i8 (COPY_TO_REGCLASS (LW addr:$a), DSPRegs))>;
 484 def : DSPPat<(store (v2i16 DSPRegs:$val), addr:$a),
 485              (SW (COPY_TO_REGCLASS DSPRegs:$val, CPURegs), addr:$a)>;
 486 def : DSPPat<(store (v4i8 DSPRegs:$val), addr:$a),
 487              (SW (COPY_TO_REGCLASS DSPRegs:$val, CPURegs), addr:$a)>;
 488
 489 // Extr patterns.
 490 class EXTR_W_TY1_R2_Pat<SDPatternOperator OpNode, Instruction Instr> :
 491   DSPPat<(i32 (OpNode CPURegs:$rs)), (Instr AC0, CPURegs:$rs)>;
 492
 493 class EXTR_W_TY1_R1_Pat<SDPatternOperator OpNode, Instruction Instr> :
 494   DSPPat<(i32 (OpNode immZExt5:$shift)), (Instr AC0, immZExt5:$shift)>;
 495
 496 def : EXTR_W_TY1_R1_Pat<MipsEXTP, EXTP>;
 497 def : EXTR_W_TY1_R2_Pat<MipsEXTP, EXTPV>;
 498 def : EXTR_W_TY1_R1_Pat<MipsEXTPDP, EXTPDP>;
 499 def : EXTR_W_TY1_R2_Pat<MipsEXTPDP, EXTPDPV>;
 500 def : EXTR_W_TY1_R1_Pat<MipsEXTR_W, EXTR_W>;
 501 def : EXTR_W_TY1_R2_Pat<MipsEXTR_W, EXTRV_W>;
 502 def : EXTR_W_TY1_R1_Pat<MipsEXTR_R_W, EXTR_R_W>;
 503 def : EXTR_W_TY1_R2_Pat<MipsEXTR_R_W, EXTRV_R_W>;
 504 def : EXTR_W_TY1_R1_Pat<MipsEXTR_RS_W, EXTR_RS_W>;
 505 def : EXTR_W_TY1_R2_Pat<MipsEXTR_RS_W, EXTRV_RS_W>;
 506 def : EXTR_W_TY1_R1_Pat<MipsEXTR_S_H, EXTR_S_H>;
 507 def : EXTR_W_TY1_R2_Pat<MipsEXTR_S_H, EXTRV_S_H>;