lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // Instruction operand types
  19 def shamt_64       : Operand<i64>;
  20
  21 // Unsigned Operand
  22 def uimm16_64      : Operand<i64> {
  23   let PrintMethod = "printUnsignedImm";
  24 }
  25
  26 // Transformation Function - get Imm - 32.
  27 def Subtract32 : SDNodeXForm<imm, [{
  28   return getI32Imm((unsigned)N->getZExtValue() - 32);
  29 }]>;
  30
  31 // shamt field must fit in 5 bits.
  32 def immZExt5_64 : ImmLeaf<i64, [{return Imm == (Imm & 0x1f);}]>;
  33
  34 // imm32_63 predicate - True if imm is in range [32, 63].
  35 def imm32_63 : ImmLeaf<i32,
  36                        [{return (int32_t)Imm >= 32 && (int32_t)Imm < 64;}],
  37                        Subtract32>;
  38
  39 //===----------------------------------------------------------------------===//
  40 // Instructions specific format
  41 //===----------------------------------------------------------------------===//
  42 // Shifts
  43 // 64-bit shift instructions.
  44 class shift_rotate_imm64<bits<6> func, bits<5> isRotate, string instr_asm,
  45                          SDNode OpNode>:
  46   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt5, shamt,
  47                    CPU64Regs>;
  48
  49 class shift_rotate_imm64_32<bits<6> func, bits<5> isRotate, string instr_asm,
  50                             SDNode OpNode>:
  51   shift_rotate_imm<func, isRotate, instr_asm, OpNode, imm32_63, shamt,
  52                    CPU64Regs>;
  53
  54 // Jump and Link (Call)
  55 let isCall=1, hasDelaySlot=1,
  56   // All calls clobber the non-callee saved registers...
  57   Defs = [AT, V0, V1, A0, A1, A2, A3, T0, T1, T2, T3, T4, T5, T6, T7, T8, T9,
  58           K0, K1, D0, D1, D2, D3, D4, D5, D6, D7, D8, D9], Uses = [GP] in {
  59   class JumpLink64<bits<6> op, string instr_asm>:
  60     FJ<op, (outs), (ins calltarget64:$target, variable_ops),
  61        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
  62        IIBranch>;
  63
  64   class JumpLinkReg64<bits<6> op, bits<6> func, string instr_asm>:
  65     FR<op, func, (outs), (ins CPU64Regs:$rs, variable_ops),
  66        !strconcat(instr_asm, "\t$rs"),
  67        [(MipsJmpLink CPU64Regs:$rs)], IIBranch> {
  68     let rt = 0;
  69     let rd = 31;
  70     let shamt = 0;
  71   }
  72
  73   class BranchLink64<string instr_asm>:
  74     FI<0x1, (outs), (ins CPU64Regs:$rs, brtarget:$imm16, variable_ops),
  75        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch>;
  76 }
  77
  78 // Mul, Div
  79 class Mult64<bits<6> func, string instr_asm, InstrItinClass itin>:
  80   Mult<func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  81 class Div64<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
  82   Div<op, func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  83
  84 //===----------------------------------------------------------------------===//
  85 // Instruction definition
  86 //===----------------------------------------------------------------------===//
  87
  88 /// Arithmetic Instructions (ALU Immediate)
  89 def DADDiu   : ArithLogicI<0x19, "daddiu", add, simm16_64, immSExt16,
  90                            CPU64Regs>;
  91 def DANDi    : ArithLogicI<0x0c, "andi", and, uimm16_64, immZExt16, CPU64Regs>;
  92 def SLTi64   : SetCC_I<0x0a, "slti", setlt, simm16_64, immSExt16, CPU64Regs>;
  93 def SLTiu64  : SetCC_I<0x0b, "sltiu", setult, simm16_64, immSExt16, CPU64Regs>;
  94 def ORi64    : ArithLogicI<0x0d, "ori", or, uimm16_64, immZExt16, CPU64Regs>;
  95 def XORi64   : ArithLogicI<0x0e, "xori", xor, uimm16_64, immZExt16, CPU64Regs>;
  96 def LUi64    : LoadUpper<0x0f, "lui", CPU64Regs, uimm16_64>;
  97
  98 /// Arithmetic Instructions (3-Operand, R-Type)
  99 def DADDu    : ArithLogicR<0x00, 0x2d, "daddu", add, IIAlu, CPU64Regs, 1>;
 100 def DSUBu    : ArithLogicR<0x00, 0x2f, "dsubu", sub, IIAlu, CPU64Regs>;
 101 def SLT64    : SetCC_R<0x00, 0x2a, "slt", setlt, CPU64Regs>;
 102 def SLTu64   : SetCC_R<0x00, 0x2b, "sltu", setult, CPU64Regs>;
 103 def AND64    : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPU64Regs, 1>;
 104 def OR64     : ArithLogicR<0x00, 0x25, "or", or, IIAlu, CPU64Regs, 1>;
 105 def XOR64    : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPU64Regs, 1>;
 106 def NOR64    : LogicNOR<0x00, 0x27, "nor", CPU64Regs>;
 107
 108 /// Shift Instructions
 109 def DSLL     : shift_rotate_imm64<0x38, 0x00, "dsll", shl>;
 110 def DSRL     : shift_rotate_imm64<0x3a, 0x00, "dsrl", srl>;
 111 def DSRA     : shift_rotate_imm64<0x3b, 0x00, "dsra", sra>;
 112 def DSLL32   : shift_rotate_imm64_32<0x3c, 0x00, "dsll32", shl>;
 113 def DSRL32   : shift_rotate_imm64_32<0x3e, 0x00, "dsrl32", srl>;
 114 def DSRA32   : shift_rotate_imm64_32<0x3f, 0x00, "dsra32", sra>;
 115 def DSLLV    : shift_rotate_reg<0x24, 0x00, "dsllv", shl, CPU64Regs>;
 116 def DSRLV    : shift_rotate_reg<0x26, 0x00, "dsrlv", srl, CPU64Regs>;
 117 def DSRAV    : shift_rotate_reg<0x27, 0x00, "dsrav", sra, CPU64Regs>;
 118
 119 // Rotate Instructions
 120 let Predicates = [HasMips64r2] in {
 121   def DROTR    : shift_rotate_imm64<0x3a, 0x01, "drotr", rotr>;
 122   def DROTR32  : shift_rotate_imm64_32<0x3e, 0x01, "drotr32", rotr>;
 123   def DROTRV   : shift_rotate_reg<0x16, 0x01, "drotrv", rotr, CPU64Regs>;
 124 }
 125
 126 /// Load and Store Instructions
 127 ///  aligned
 128 defm LB64    : LoadM64<0x20, "lb",  sextloadi8>;
 129 defm LBu64   : LoadM64<0x24, "lbu", zextloadi8>;
 130 defm LH64    : LoadM64<0x21, "lh",  sextloadi16_a>;
 131 defm LHu64   : LoadM64<0x25, "lhu", zextloadi16_a>;
 132 defm LW64    : LoadM64<0x23, "lw",  sextloadi32_a>;
 133 defm LWu64   : LoadM64<0x27, "lwu", zextloadi32_a>;
 134 defm SB64    : StoreM64<0x28, "sb", truncstorei8>;
 135 defm SH64    : StoreM64<0x29, "sh", truncstorei16_a>;
 136 defm SW64    : StoreM64<0x2b, "sw", truncstorei32_a>;
 137 defm LD      : LoadM64<0x37, "ld",  load_a>;
 138 defm SD      : StoreM64<0x3f, "sd", store_a>;
 139
 140 ///  unaligned
 141 defm ULH64     : LoadM64<0x21, "ulh",  sextloadi16_u, 1>;
 142 defm ULHu64    : LoadM64<0x25, "ulhu", zextloadi16_u, 1>;
 143 defm ULW64     : LoadM64<0x23, "ulw",  sextloadi32_u, 1>;
 144 defm USH64     : StoreM64<0x29, "ush", truncstorei16_u, 1>;
 145 defm USW64     : StoreM64<0x2b, "usw", truncstorei32_u, 1>;
 146 defm ULD       : LoadM64<0x37, "uld",  load_u, 1>;
 147 defm USD       : StoreM64<0x3f, "usd", store_u, 1>;
 148
 149 /// Jump and Branch Instructions
 150 def JAL64  : JumpLink64<0x03, "jal">;
 151 def JALR64 : JumpLinkReg64<0x00, 0x09, "jalr">;
 152 def BEQ64  : CBranch<0x04, "beq", seteq, CPU64Regs>;
 153 def BNE64  : CBranch<0x05, "bne", setne, CPU64Regs>;
 154 def BGEZ64 : CBranchZero<0x01, 1, "bgez", setge, CPU64Regs>;
 155 def BGTZ64 : CBranchZero<0x07, 0, "bgtz", setgt, CPU64Regs>;
 156 def BLEZ64 : CBranchZero<0x07, 0, "blez", setle, CPU64Regs>;
 157 def BLTZ64 : CBranchZero<0x01, 0, "bltz", setlt, CPU64Regs>;
 158
 159 /// Multiply and Divide Instructions.
 160 def DMULT    : Mult64<0x1c, "dmult", IIImul>;
 161 def DMULTu   : Mult64<0x1d, "dmultu", IIImul>;
 162 def DSDIV    : Div64<MipsDivRem, 0x1e, "ddiv", IIIdiv>;
 163 def DUDIV    : Div64<MipsDivRemU, 0x1f, "ddivu", IIIdiv>;
 164
 165 def MTHI64 : MoveToLOHI<0x11, "mthi", CPU64Regs, [HI64]>;
 166 def MTLO64 : MoveToLOHI<0x13, "mtlo", CPU64Regs, [LO64]>;
 167 def MFHI64 : MoveFromLOHI<0x10, "mfhi", CPU64Regs, [HI64]>;
 168 def MFLO64 : MoveFromLOHI<0x12, "mflo", CPU64Regs, [LO64]>;
 169
 170 /// Count Leading
 171 def DCLZ : CountLeading0<0x24, "dclz", CPU64Regs>;
 172 def DCLO : CountLeading1<0x25, "dclo", CPU64Regs>;
 173
 174 def LEA_ADDiu64 : EffectiveAddress<"addiu\t$rt, $addr", CPU64Regs, mem_ea_64>;
 175
 176 let Uses = [SP_64] in
 177 def DynAlloc64 : EffectiveAddress<"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>,
 178                  Requires<[IsN64]>;
 179
 180 //===----------------------------------------------------------------------===//
 181 //  Arbitrary patterns that map to one or more instructions
 182 //===----------------------------------------------------------------------===//
 183
 184 // Small immediates
 185 def : Pat<(i64 immSExt16:$in),
 186           (DADDiu ZERO_64, imm:$in)>;
 187 def : Pat<(i64 immZExt16:$in),
 188           (ORi64 ZERO_64, imm:$in)>;
 189
 190 // zextloadi32_u
 191 def : Pat<(zextloadi32_u addr:$a), (DSRL32 (DSLL32 (ULW64_P8 addr:$a), 0), 0)>,
 192       Requires<[IsN64]>;
 193 def : Pat<(zextloadi32_u addr:$a), (DSRL32 (DSLL32 (ULW64 addr:$a), 0), 0)>,
 194       Requires<[NotN64]>;
 195
 196 // hi/lo relocs
 197 def : Pat<(i64 (MipsLo tglobaladdr:$in)), (DADDiu ZERO_64, tglobaladdr:$in)>;
 198
 199 defm : BrcondPats<CPU64Regs, BEQ64, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 200                   ZERO_64>;
 201
 202 // setcc patterns
 203 defm : SeteqPats<CPU64Regs, SLTiu64, XOR64, SLTu64, ZERO_64>;
 204 defm : SetlePats<CPU64Regs, SLT64, SLTu64>;
 205 defm : SetgtPats<CPU64Regs, SLT64, SLTu64>;
 206 defm : SetgePats<CPU64Regs, SLT64, SLTu64>;
 207 defm : SetgeImmPats<CPU64Regs, SLTi64, SLTiu64>;
 208
 209 // select MipsDynAlloc
 210 def : Pat<(MipsDynAlloc addr:$f), (DynAlloc64 addr:$f)>, Requires<[IsN64]>;
 211
 212 // truncate
 213 def : Pat<(i32 (trunc CPU64Regs:$src)),
 214           (SLL (EXTRACT_SUBREG CPU64Regs:$src, sub_32), 0)>, Requires<[IsN64]>;
 215