lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // Instruction operand types
  19 def shamt_64       : Operand<i64>;
  20
  21 // Unsigned Operand
  22 def uimm16_64      : Operand<i64> {
  23   let PrintMethod = "printUnsignedImm";
  24 }
  25
  26 // Transformation Function - get Imm - 32.
  27 def Subtract32 : SDNodeXForm<imm, [{
  28   return getImm(N, (unsigned)N->getZExtValue() - 32);
  29 }]>;
  30
  31 // shamt must fit in 6 bits.
  32 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  33
  34 //===----------------------------------------------------------------------===//
  35 // Instructions specific format
  36 //===----------------------------------------------------------------------===//
  37 // Shifts
  38 // 64-bit shift instructions.
  39 let DecoderNamespace = "Mips64" in {
  40 class shift_rotate_imm64<bits<6> func, bits<5> isRotate, string instr_asm,
  41                          SDNode OpNode>:
  42   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt6, shamt,
  43                    CPU64Regs>;
  44
  45 // Mul, Div
  46 class Mult64<bits<6> func, string instr_asm, InstrItinClass itin>:
  47   Mult<func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  48 class Div64<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
  49   Div<op, func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  50
  51 multiclass Atomic2Ops64<PatFrag Op, string Opstr> {
  52   def #NAME# : Atomic2Ops<Op, Opstr, CPU64Regs, CPURegs>,
  53                Requires<[NotN64, HasStandardEncoding]>;
  54   def _P8    : Atomic2Ops<Op, Opstr, CPU64Regs, CPU64Regs>,
  55                Requires<[IsN64, HasStandardEncoding]> {
  56     let isCodeGenOnly = 1;
  57   }
  58 }
  59
  60 multiclass AtomicCmpSwap64<PatFrag Op, string Width>  {
  61   def #NAME# : AtomicCmpSwap<Op, Width, CPU64Regs, CPURegs>,
  62                Requires<[NotN64, HasStandardEncoding]>;
  63   def _P8    : AtomicCmpSwap<Op, Width, CPU64Regs, CPU64Regs>,
  64                Requires<[IsN64, HasStandardEncoding]> {
  65     let isCodeGenOnly = 1;
  66   }
  67 }
  68 }
  69 let usesCustomInserter = 1, Predicates = [HasMips64, HasStandardEncoding],
  70   DecoderNamespace = "Mips64" in {
  71   defm ATOMIC_LOAD_ADD_I64  : Atomic2Ops64<atomic_load_add_64, "load_add_64">;
  72   defm ATOMIC_LOAD_SUB_I64  : Atomic2Ops64<atomic_load_sub_64, "load_sub_64">;
  73   defm ATOMIC_LOAD_AND_I64  : Atomic2Ops64<atomic_load_and_64, "load_and_64">;
  74   defm ATOMIC_LOAD_OR_I64   : Atomic2Ops64<atomic_load_or_64, "load_or_64">;
  75   defm ATOMIC_LOAD_XOR_I64  : Atomic2Ops64<atomic_load_xor_64, "load_xor_64">;
  76   defm ATOMIC_LOAD_NAND_I64 : Atomic2Ops64<atomic_load_nand_64, "load_nand_64">;
  77   defm ATOMIC_SWAP_I64      : Atomic2Ops64<atomic_swap_64, "swap_64">;
  78   defm ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap64<atomic_cmp_swap_64, "64">;
  79 }
  80
  81 //===----------------------------------------------------------------------===//
  82 // Instruction definition
  83 //===----------------------------------------------------------------------===//
  84 let DecoderNamespace = "Mips64" in {
  85 /// Arithmetic Instructions (ALU Immediate)
  86 def DADDiu   : ArithLogicI<0x19, "daddiu", add, simm16_64, immSExt16,
  87                            CPU64Regs>;
  88 def DANDi    : ArithLogicI<0x0c, "andi", and, uimm16_64, immZExt16, CPU64Regs>;
  89 def SLTi64   : SetCC_I<0x0a, "slti", setlt, simm16_64, immSExt16, CPU64Regs>;
  90 def SLTiu64  : SetCC_I<0x0b, "sltiu", setult, simm16_64, immSExt16, CPU64Regs>;
  91 def ORi64    : ArithLogicI<0x0d, "ori", or, uimm16_64, immZExt16, CPU64Regs>;
  92 def XORi64   : ArithLogicI<0x0e, "xori", xor, uimm16_64, immZExt16, CPU64Regs>;
  93 def LUi64    : LoadUpper<0x0f, "lui", CPU64Regs, uimm16_64>;
  94
  95 /// Arithmetic Instructions (3-Operand, R-Type)
  96 def DADDu    : ArithLogicR<0x00, 0x2d, "daddu", add, IIAlu, CPU64Regs, 1>;
  97 def DSUBu    : ArithLogicR<0x00, 0x2f, "dsubu", sub, IIAlu, CPU64Regs>;
  98 def SLT64    : SetCC_R<0x00, 0x2a, "slt", setlt, CPU64Regs>;
  99 def SLTu64   : SetCC_R<0x00, 0x2b, "sltu", setult, CPU64Regs>;
 100 def AND64    : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPU64Regs, 1>;
 101 def OR64     : ArithLogicR<0x00, 0x25, "or", or, IIAlu, CPU64Regs, 1>;
 102 def XOR64    : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPU64Regs, 1>;
 103 def NOR64    : LogicNOR<0x00, 0x27, "nor", CPU64Regs>;
 104
 105 /// Shift Instructions
 106 def DSLL     : shift_rotate_imm64<0x38, 0x00, "dsll", shl>;
 107 def DSRL     : shift_rotate_imm64<0x3a, 0x00, "dsrl", srl>;
 108 def DSRA     : shift_rotate_imm64<0x3b, 0x00, "dsra", sra>;
 109 def DSLLV    : shift_rotate_reg<0x14, 0x00, "dsllv", shl, CPU64Regs>;
 110 def DSRLV    : shift_rotate_reg<0x16, 0x00, "dsrlv", srl, CPU64Regs>;
 111 def DSRAV    : shift_rotate_reg<0x17, 0x00, "dsrav", sra, CPU64Regs>;
 112 }
 113 // Rotate Instructions
 114 let Predicates = [HasMips64r2, HasStandardEncoding],
 115     DecoderNamespace = "Mips64" in {
 116   def DROTR    : shift_rotate_imm64<0x3a, 0x01, "drotr", rotr>;
 117   def DROTRV   : shift_rotate_reg<0x16, 0x01, "drotrv", rotr, CPU64Regs>;
 118 }
 119
 120 let DecoderNamespace = "Mips64" in {
 121 /// Load and Store Instructions
 122 ///  aligned
 123 defm LB64    : LoadM64<0x20, "lb",  sextloadi8>;
 124 defm LBu64   : LoadM64<0x24, "lbu", zextloadi8>;
 125 defm LH64    : LoadM64<0x21, "lh",  sextloadi16_a>;
 126 defm LHu64   : LoadM64<0x25, "lhu", zextloadi16_a>;
 127 defm LW64    : LoadM64<0x23, "lw",  sextloadi32_a>;
 128 defm LWu64   : LoadM64<0x27, "lwu", zextloadi32_a>;
 129 defm SB64    : StoreM64<0x28, "sb", truncstorei8>;
 130 defm SH64    : StoreM64<0x29, "sh", truncstorei16_a>;
 131 defm SW64    : StoreM64<0x2b, "sw", truncstorei32_a>;
 132 defm LD      : LoadM64<0x37, "ld",  load_a>;
 133 defm SD      : StoreM64<0x3f, "sd", store_a>;
 134
 135 ///  unaligned
 136 defm ULH64     : LoadM64<0x21, "ulh",  sextloadi16_u, 1>;
 137 defm ULHu64    : LoadM64<0x25, "ulhu", zextloadi16_u, 1>;
 138 defm ULW64     : LoadM64<0x23, "ulw",  sextloadi32_u, 1>;
 139 defm USH64     : StoreM64<0x29, "ush", truncstorei16_u, 1>;
 140 defm USW64     : StoreM64<0x2b, "usw", truncstorei32_u, 1>;
 141 defm ULD       : LoadM64<0x37, "uld",  load_u, 1>;
 142 defm USD       : StoreM64<0x3f, "usd", store_u, 1>;
 143
 144 /// load/store left/right
 145 let isCodeGenOnly = 1 in {
 146   defm LWL64 : LoadLeftRightM64<0x22, "lwl", MipsLWL>;
 147   defm LWR64 : LoadLeftRightM64<0x26, "lwr", MipsLWR>;
 148   defm SWL64 : StoreLeftRightM64<0x2a, "swl", MipsSWL>;
 149   defm SWR64 : StoreLeftRightM64<0x2e, "swr", MipsSWR>;
 150 }
 151 defm LDL   : LoadLeftRightM64<0x1a, "ldl", MipsLDL>;
 152 defm LDR   : LoadLeftRightM64<0x1b, "ldr", MipsLDR>;
 153 defm SDL   : StoreLeftRightM64<0x2c, "sdl", MipsSDL>;
 154 defm SDR   : StoreLeftRightM64<0x2d, "sdr", MipsSDR>;
 155
 156 /// Load-linked, Store-conditional
 157 def LLD    : LLBase<0x34, "lld", CPU64Regs, mem>,
 158              Requires<[NotN64, HasStandardEncoding]>;
 159 def LLD_P8 : LLBase<0x34, "lld", CPU64Regs, mem64>,
 160              Requires<[IsN64, HasStandardEncoding]> {
 161   let isCodeGenOnly = 1;
 162 }
 163 def SCD    : SCBase<0x3c, "scd", CPU64Regs, mem>,
 164              Requires<[NotN64, HasStandardEncoding]>;
 165 def SCD_P8 : SCBase<0x3c, "scd", CPU64Regs, mem64>,
 166              Requires<[IsN64, HasStandardEncoding]> {
 167   let isCodeGenOnly = 1;
 168 }
 169
 170 /// Jump and Branch Instructions
 171 def JR64   : JumpFR<0x00, 0x08, "jr", CPU64Regs>;
 172 def BEQ64  : CBranch<0x04, "beq", seteq, CPU64Regs>;
 173 def BNE64  : CBranch<0x05, "bne", setne, CPU64Regs>;
 174 def BGEZ64 : CBranchZero<0x01, 1, "bgez", setge, CPU64Regs>;
 175 def BGTZ64 : CBranchZero<0x07, 0, "bgtz", setgt, CPU64Regs>;
 176 def BLEZ64 : CBranchZero<0x06, 0, "blez", setle, CPU64Regs>;
 177 def BLTZ64 : CBranchZero<0x01, 0, "bltz", setlt, CPU64Regs>;
 178 }
 179 let DecoderNamespace = "Mips64" in
 180 def JALR64 : JumpLinkReg<0x00, 0x09, "jalr", CPU64Regs>;
 181
 182 let DecoderNamespace = "Mips64" in {
 183 /// Multiply and Divide Instructions.
 184 def DMULT    : Mult64<0x1c, "dmult", IIImul>;
 185 def DMULTu   : Mult64<0x1d, "dmultu", IIImul>;
 186 def DSDIV    : Div64<MipsDivRem, 0x1e, "ddiv", IIIdiv>;
 187 def DUDIV    : Div64<MipsDivRemU, 0x1f, "ddivu", IIIdiv>;
 188
 189 def MTHI64 : MoveToLOHI<0x11, "mthi", CPU64Regs, [HI64]>;
 190 def MTLO64 : MoveToLOHI<0x13, "mtlo", CPU64Regs, [LO64]>;
 191 def MFHI64 : MoveFromLOHI<0x10, "mfhi", CPU64Regs, [HI64]>;
 192 def MFLO64 : MoveFromLOHI<0x12, "mflo", CPU64Regs, [LO64]>;
 193
 194 /// Sign Ext In Register Instructions.
 195 def SEB64 : SignExtInReg<0x10, "seb", i8, CPU64Regs>;
 196 def SEH64 : SignExtInReg<0x18, "seh", i16, CPU64Regs>;
 197
 198 /// Count Leading
 199 def DCLZ : CountLeading0<0x24, "dclz", CPU64Regs>;
 200 def DCLO : CountLeading1<0x25, "dclo", CPU64Regs>;
 201
 202 /// Double Word Swap Bytes/HalfWords
 203 def DSBH : SubwordSwap<0x24, 0x2, "dsbh", CPU64Regs>;
 204 def DSHD : SubwordSwap<0x24, 0x5, "dshd", CPU64Regs>;
 205
 206 def LEA_ADDiu64 : EffectiveAddress<"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>;
 207 }
 208 let Uses = [SP_64], DecoderNamespace = "Mips64" in
 209 def DynAlloc64 : EffectiveAddress<"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>,
 210                  Requires<[IsN64, HasStandardEncoding]> {
 211   let isCodeGenOnly = 1;
 212 }
 213 let DecoderNamespace = "Mips64" in {
 214 def RDHWR64 : ReadHardware<CPU64Regs, HWRegs64>;
 215
 216 def DEXT : ExtBase<3, "dext", CPU64Regs>;
 217 def DINS : InsBase<7, "dins", CPU64Regs>;
 218
 219 def DSLL64_32 : FR<0x3c, 0x00, (outs CPU64Regs:$rd), (ins CPURegs:$rt),
 220                    "dsll\t$rd, $rt, 32", [], IIAlu>;
 221 def SLL64_32 : FR<0x0, 0x00, (outs CPU64Regs:$rd), (ins CPURegs:$rt),
 222                   "sll\t$rd, $rt, 0", [], IIAlu>;
 223 let isCodeGenOnly = 1 in
 224 def SLL64_64 : FR<0x0, 0x00, (outs CPU64Regs:$rd), (ins CPU64Regs:$rt),
 225                   "sll\t$rd, $rt, 0", [], IIAlu>;
 226 }
 227 //===----------------------------------------------------------------------===//
 228 //  Arbitrary patterns that map to one or more instructions
 229 //===----------------------------------------------------------------------===//
 230
 231 // extended loads
 232 let Predicates = [NotN64, HasStandardEncoding] in {
 233   def : Pat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 234   def : Pat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 235   def : Pat<(i64 (extloadi16_a addr:$src)), (LH64 addr:$src)>;
 236   def : Pat<(i64 (extloadi16_u addr:$src)), (ULH64 addr:$src)>;
 237   def : Pat<(i64 (extloadi32_a addr:$src)), (LW64 addr:$src)>;
 238   def : Pat<(i64 (extloadi32_u addr:$src)), (ULW64 addr:$src)>;
 239   def : Pat<(zextloadi32_u addr:$a), (DSRL (DSLL (ULW64 addr:$a), 32), 32)>;
 240 }
 241 let Predicates = [IsN64, HasStandardEncoding] in {
 242   def : Pat<(i64 (extloadi1  addr:$src)), (LB64_P8 addr:$src)>;
 243   def : Pat<(i64 (extloadi8  addr:$src)), (LB64_P8 addr:$src)>;
 244   def : Pat<(i64 (extloadi16_a addr:$src)), (LH64_P8 addr:$src)>;
 245   def : Pat<(i64 (extloadi16_u addr:$src)), (ULH64_P8 addr:$src)>;
 246   def : Pat<(i64 (extloadi32_a addr:$src)), (LW64_P8 addr:$src)>;
 247   def : Pat<(i64 (extloadi32_u addr:$src)), (ULW64_P8 addr:$src)>;
 248   def : Pat<(zextloadi32_u addr:$a), (DSRL (DSLL (ULW64_P8 addr:$a), 32), 32)>;
 249 }
 250
 251 // hi/lo relocs
 252 def : Pat<(MipsHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 253 def : Pat<(MipsHi tblockaddress:$in), (LUi64 tblockaddress:$in)>;
 254 def : Pat<(MipsHi tjumptable:$in), (LUi64 tjumptable:$in)>;
 255 def : Pat<(MipsHi tconstpool:$in), (LUi64 tconstpool:$in)>;
 256 def : Pat<(MipsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>;
 257
 258 def : Pat<(MipsLo tglobaladdr:$in), (DADDiu ZERO_64, tglobaladdr:$in)>;
 259 def : Pat<(MipsLo tblockaddress:$in), (DADDiu ZERO_64, tblockaddress:$in)>;
 260 def : Pat<(MipsLo tjumptable:$in), (DADDiu ZERO_64, tjumptable:$in)>;
 261 def : Pat<(MipsLo tconstpool:$in), (DADDiu ZERO_64, tconstpool:$in)>;
 262 def : Pat<(MipsLo tglobaltlsaddr:$in), (DADDiu ZERO_64, tglobaltlsaddr:$in)>;
 263
 264 def : Pat<(add CPU64Regs:$hi, (MipsLo tglobaladdr:$lo)),
 265           (DADDiu CPU64Regs:$hi, tglobaladdr:$lo)>;
 266 def : Pat<(add CPU64Regs:$hi, (MipsLo tblockaddress:$lo)),
 267           (DADDiu CPU64Regs:$hi, tblockaddress:$lo)>;
 268 def : Pat<(add CPU64Regs:$hi, (MipsLo tjumptable:$lo)),
 269           (DADDiu CPU64Regs:$hi, tjumptable:$lo)>;
 270 def : Pat<(add CPU64Regs:$hi, (MipsLo tconstpool:$lo)),
 271           (DADDiu CPU64Regs:$hi, tconstpool:$lo)>;
 272 def : Pat<(add CPU64Regs:$hi, (MipsLo tglobaltlsaddr:$lo)),
 273           (DADDiu CPU64Regs:$hi, tglobaltlsaddr:$lo)>;
 274
 275 def : WrapperPat<tglobaladdr, DADDiu, CPU64Regs>;
 276 def : WrapperPat<tconstpool, DADDiu, CPU64Regs>;
 277 def : WrapperPat<texternalsym, DADDiu, CPU64Regs>;
 278 def : WrapperPat<tblockaddress, DADDiu, CPU64Regs>;
 279 def : WrapperPat<tjumptable, DADDiu, CPU64Regs>;
 280 def : WrapperPat<tglobaltlsaddr, DADDiu, CPU64Regs>;
 281
 282 defm : BrcondPats<CPU64Regs, BEQ64, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 283                   ZERO_64>;
 284
 285 // setcc patterns
 286 defm : SeteqPats<CPU64Regs, SLTiu64, XOR64, SLTu64, ZERO_64>;
 287 defm : SetlePats<CPU64Regs, SLT64, SLTu64>;
 288 defm : SetgtPats<CPU64Regs, SLT64, SLTu64>;
 289 defm : SetgePats<CPU64Regs, SLT64, SLTu64>;
 290 defm : SetgeImmPats<CPU64Regs, SLTi64, SLTiu64>;
 291
 292 // select MipsDynAlloc
 293 def : Pat<(MipsDynAlloc addr:$f), (DynAlloc64 addr:$f)>,
 294           Requires<[IsN64, HasStandardEncoding]>;
 295
 296 // truncate
 297 def : Pat<(i32 (trunc CPU64Regs:$src)),
 298           (SLL (EXTRACT_SUBREG CPU64Regs:$src, sub_32), 0)>,
 299           Requires<[IsN64, HasStandardEncoding]>;
 300
 301 // 32-to-64-bit extension
 302 def : Pat<(i64 (anyext CPURegs:$src)), (SLL64_32 CPURegs:$src)>;
 303 def : Pat<(i64 (zext CPURegs:$src)), (DSRL (DSLL64_32 CPURegs:$src), 32)>;
 304 def : Pat<(i64 (sext CPURegs:$src)), (SLL64_32 CPURegs:$src)>;
 305
 306 // Sign extend in register
 307 def : Pat<(i64 (sext_inreg CPU64Regs:$src, i32)), (SLL64_64 CPU64Regs:$src)>;
 308
 309 // bswap pattern
 310 def : Pat<(bswap CPU64Regs:$rt), (DSHD (DSBH CPU64Regs:$rt))>;