lib/Target/Mips/Mips16InstrInfo.td

   1 //===- Mips16InstrInfo.td - Target Description for Mips16  -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips16 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 //
  14 //
  15 // Mips Address
  16 //
  17 def addr16 :
  18   ComplexPattern<iPTR, 3, "SelectAddr16", [frameindex], [SDNPWantParent]>;
  19
  20 //
  21 // Address operand
  22 def mem16 : Operand<i32> {
  23   let PrintMethod = "printMemOperand";
  24   let MIOperandInfo = (ops CPU16Regs, simm16, CPU16Regs);
  25   let EncoderMethod = "getMemEncoding";
  26 }
  27
  28 def mem16_ea : Operand<i32> {
  29   let PrintMethod = "printMemOperandEA";
  30   let MIOperandInfo = (ops CPU16Regs, simm16);
  31   let EncoderMethod = "getMemEncoding";
  32 }
  33
  34 //
  35 // Compare a register and immediate and place result in CC
  36 // Implicit use of T8
  37 //
  38 // EXT-CCRR Instruction format
  39 //
  40 class FEXT_CCRXI16_ins<bits<5> _op, string asmstr,
  41                        InstrItinClass itin>:
  42   FEXT_RI16<_op, (outs CPU16Regs:$cc), (ins CPU16Regs:$rx, simm16:$imm),
  43             !strconcat(asmstr, "\t$rx, $imm\n\tmove\t$cc, $$t8"), [], itin> {
  44   let isCodeGenOnly=1;
  45 }
  46
  47 //
  48 // EXT-I instruction format
  49 //
  50 class FEXT_I16_ins<bits<5> eop, string asmstr, InstrItinClass itin> :
  51   FEXT_I16<eop, (outs), (ins brtarget:$imm16),
  52            !strconcat(asmstr, "\t$imm16"),[], itin>;
  53
  54 //
  55 // EXT-I8 instruction format
  56 //
  57
  58 class FEXT_I816_ins_base<bits<3> _func, string asmstr,
  59                          string asmstr2, InstrItinClass itin>:
  60   FEXT_I816<_func, (outs), (ins uimm16:$imm), !strconcat(asmstr, asmstr2),
  61             [], itin>;
  62
  63 class FEXT_I816_ins<bits<3> _func, string asmstr,
  64                     InstrItinClass itin>:
  65   FEXT_I816_ins_base<_func, asmstr, "\t$imm", itin>;
  66
  67 //
  68 // Assembler formats in alphabetical order.
  69 // Natural and pseudos are mixed together.
  70 //
  71 // Compare two registers and place result in CC
  72 // Implicit use of T8
  73 //
  74 // CC-RR Instruction format
  75 //
  76 class FCCRR16_ins<bits<5> f, string asmstr, InstrItinClass itin> :
  77   FRR16<f, (outs CPU16Regs:$cc), (ins CPU16Regs:$rx, CPU16Regs:$ry),
  78         !strconcat(asmstr, "\t$rx, $ry\n\tmove\t$cc, $$t8"), [], itin> {
  79   let isCodeGenOnly=1;
  80 }
  81
  82 //
  83 // EXT-RI instruction format
  84 //
  85
  86 class FEXT_RI16_ins_base<bits<5> _op, string asmstr, string asmstr2,
  87                          InstrItinClass itin>:
  88   FEXT_RI16<_op, (outs CPU16Regs:$rx), (ins simm16:$imm),
  89                   !strconcat(asmstr, asmstr2), [], itin>;
  90
  91 class FEXT_RI16_ins<bits<5> _op, string asmstr,
  92                     InstrItinClass itin>:
  93   FEXT_RI16_ins_base<_op, asmstr, "\t$rx, $imm", itin>;
  94
  95 class FEXT_RI16_PC_ins<bits<5> _op, string asmstr, InstrItinClass itin>:
  96   FEXT_RI16_ins_base<_op, asmstr, "\t$rx, $$pc, $imm", itin>;
  97
  98 class FEXT_RI16_B_ins<bits<5> _op, string asmstr,
  99                       InstrItinClass itin>:
 100   FEXT_RI16<_op, (outs), (ins  CPU16Regs:$rx, brtarget:$imm),
 101             !strconcat(asmstr, "\t$rx, $imm"), [], itin>;
 102
 103 class FEXT_2RI16_ins<bits<5> _op, string asmstr,
 104                      InstrItinClass itin>:
 105   FEXT_RI16<_op, (outs CPU16Regs:$rx), (ins CPU16Regs:$rx_, simm16:$imm),
 106             !strconcat(asmstr, "\t$rx, $imm"), [], itin> {
 107   let Constraints = "$rx_ = $rx";
 108 }
 109
 110
 111 // this has an explicit sp argument that we ignore to work around a problem
 112 // in the compiler
 113 class FEXT_RI16_SP_explicit_ins<bits<5> _op, string asmstr,
 114                                 InstrItinClass itin>:
 115   FEXT_RI16<_op, (outs CPU16Regs:$rx), (ins CPUSPReg:$ry, simm16:$imm),
 116             !strconcat(asmstr, "\t$rx, $imm ( $ry ); "), [], itin>;
 117
 118 //
 119 // EXT-RRI instruction format
 120 //
 121
 122 class FEXT_RRI16_mem_ins<bits<5> op, string asmstr, Operand MemOpnd,
 123                          InstrItinClass itin>:
 124   FEXT_RRI16<op, (outs CPU16Regs:$ry), (ins  MemOpnd:$addr),
 125              !strconcat(asmstr, "\t$ry, $addr"), [], itin>;
 126
 127 class FEXT_RRI16_mem2_ins<bits<5> op, string asmstr, Operand MemOpnd,
 128                           InstrItinClass itin>:
 129   FEXT_RRI16<op, (outs ), (ins  CPU16Regs:$ry, MemOpnd:$addr),
 130              !strconcat(asmstr, "\t$ry, $addr"), [], itin>;
 131
 132 //
 133 //
 134 // EXT-RRI-A instruction format
 135 //
 136
 137 class FEXT_RRI_A16_mem_ins<bits<1> op, string asmstr, Operand MemOpnd,
 138                            InstrItinClass itin>:
 139   FEXT_RRI_A16<op, (outs CPU16Regs:$ry), (ins  MemOpnd:$addr),
 140                !strconcat(asmstr, "\t$ry, $addr"), [], itin>;
 141
 142 //
 143 // EXT-SHIFT instruction format
 144 //
 145 class FEXT_SHIFT16_ins<bits<2> _f, string asmstr, InstrItinClass itin>:
 146   FEXT_SHIFT16<_f, (outs CPU16Regs:$rx), (ins CPU16Regs:$ry, shamt:$sa),
 147                !strconcat(asmstr, "\t$rx, $ry, $sa"), [], itin>;
 148
 149 //
 150 // EXT-T8I8
 151 //
 152 class FEXT_T8I816_ins<bits<3> _func, string asmstr, string asmstr2,
 153                       InstrItinClass itin>:
 154   FEXT_I816<_func, (outs),
 155             (ins CPU16Regs:$rx, CPU16Regs:$ry, brtarget:$imm),
 156             !strconcat(asmstr2, !strconcat("\t$rx, $ry\n\t",
 157             !strconcat(asmstr, "\t$imm"))),[], itin> {
 158   let isCodeGenOnly=1;
 159 }
 160
 161 //
 162 // EXT-T8I8I
 163 //
 164 class FEXT_T8I8I16_ins<bits<3> _func, string asmstr, string asmstr2,
 165                        InstrItinClass itin>:
 166   FEXT_I816<_func, (outs),
 167             (ins CPU16Regs:$rx, simm16:$imm, brtarget:$targ),
 168             !strconcat(asmstr2, !strconcat("\t$rx, $imm\n\t",
 169             !strconcat(asmstr, "\t$targ"))), [], itin> {
 170   let isCodeGenOnly=1;
 171 }
 172 //
 173
 174
 175 //
 176 // I8_MOVR32 instruction format (used only by the MOVR32 instructio
 177 //
 178 class FI8_MOVR3216_ins<string asmstr, InstrItinClass itin>:
 179        FI8_MOVR3216<(outs CPU16Regs:$rz), (ins CPURegs:$r32),
 180        !strconcat(asmstr,  "\t$rz, $r32"), [], itin>;
 181
 182 //
 183 // I8_MOV32R instruction format (used only by MOV32R instruction)
 184 //
 185
 186 class FI8_MOV32R16_ins<string asmstr, InstrItinClass itin>:
 187   FI8_MOV32R16<(outs CPURegs:$r32), (ins CPU16Regs:$rz),
 188                !strconcat(asmstr,  "\t$r32, $rz"), [], itin>;
 189
 190 //
 191 // This are pseudo formats for multiply
 192 // This first one can be changed to non pseudo now.
 193 //
 194 // MULT
 195 //
 196 class FMULT16_ins<string asmstr, InstrItinClass itin> :
 197   MipsPseudo16<(outs), (ins CPU16Regs:$rx, CPU16Regs:$ry),
 198                !strconcat(asmstr, "\t$rx, $ry"), []>;
 199
 200 //
 201 // MULT-LO
 202 //
 203 class FMULT16_LO_ins<string asmstr, InstrItinClass itin> :
 204   MipsPseudo16<(outs CPU16Regs:$rz), (ins CPU16Regs:$rx, CPU16Regs:$ry),
 205                !strconcat(asmstr, "\t$rx, $ry\n\tmflo\t$rz"), []> {
 206   let isCodeGenOnly=1;
 207 }
 208
 209 //
 210 // RR-type instruction format
 211 //
 212
 213 class FRR16_ins<bits<5> f, string asmstr, InstrItinClass itin> :
 214   FRR16<f, (outs CPU16Regs:$rx), (ins CPU16Regs:$ry),
 215         !strconcat(asmstr, "\t$rx, $ry"), [], itin> {
 216 }
 217
 218 class FRRTR16_ins<bits<5> f, string asmstr, InstrItinClass itin> :
 219   FRR16<f, (outs CPU16Regs:$rz), (ins CPU16Regs:$rx, CPU16Regs:$ry),
 220         !strconcat(asmstr, "\t$rx, $ry\n\tmove\t$rz, $$t8"), [], itin> ;
 221
 222 //
 223 // maybe refactor but need a $zero as a dummy first parameter
 224 //
 225 class FRR16_div_ins<bits<5> f, string asmstr, InstrItinClass itin> :
 226   FRR16<f, (outs ), (ins CPU16Regs:$rx, CPU16Regs:$ry),
 227         !strconcat(asmstr, "\t$$zero, $rx, $ry"), [], itin> ;
 228
 229 class FUnaryRR16_ins<bits<5> f, string asmstr, InstrItinClass itin> :
 230   FRR16<f, (outs CPU16Regs:$rx), (ins CPU16Regs:$ry),
 231         !strconcat(asmstr, "\t$rx, $ry"), [], itin> ;
 232
 233
 234 class FRR16_M_ins<bits<5> f, string asmstr,
 235                   InstrItinClass itin> :
 236   FRR16<f, (outs CPU16Regs:$rx), (ins),
 237         !strconcat(asmstr, "\t$rx"), [], itin>;
 238
 239 class FRxRxRy16_ins<bits<5> f, string asmstr,
 240                     InstrItinClass itin> :
 241   FRR16<f, (outs CPU16Regs:$rz), (ins CPU16Regs:$rx, CPU16Regs:$ry),
 242             !strconcat(asmstr, "\t$rz, $ry"),
 243             [], itin> {
 244   let Constraints = "$rx = $rz";
 245 }
 246
 247 let rx=0 in
 248 class FRR16_JALRC_RA_only_ins<bits<1> nd_, bits<1> l_,
 249                               string asmstr, InstrItinClass itin>:
 250   FRR16_JALRC<nd_, l_, 1, (outs), (ins), !strconcat(asmstr, "\t $$ra"),
 251               [], itin> ;
 252
 253
 254 class FRR16_JALRC_ins<bits<1> nd, bits<1> l, bits<1> ra,
 255                       string asmstr, InstrItinClass itin>:
 256   FRR16_JALRC<nd, l, ra, (outs), (ins CPU16Regs:$rx),
 257               !strconcat(asmstr, "\t $rx"), [], itin> ;
 258
 259 //
 260 // RRR-type instruction format
 261 //
 262
 263 class FRRR16_ins<bits<2> _f, string asmstr,  InstrItinClass itin> :
 264   FRRR16<_f, (outs CPU16Regs:$rz), (ins CPU16Regs:$rx, CPU16Regs:$ry),
 265          !strconcat(asmstr, "\t$rz, $rx, $ry"), [], itin>;
 266
 267 //
 268 // These Sel patterns support the generation of conditional move
 269 // pseudo instructions.
 270 //
 271 // The nomenclature uses the components making up the pseudo and may
 272 // be a bit counter intuitive when compared with the end result we seek.
 273 // For example using a bqez in the example directly below results in the
 274 // conditional move being done if the tested register is not zero.
 275 // I considered in easier to check by keeping the pseudo consistent with
 276 // it's components but it could have been done differently.
 277 //
 278 // The simplest case is when can test and operand directly and do the
 279 // conditional move based on a simple mips16 conditional
 280 //  branch instruction.
 281 // for example:
 282 // if $op == beqz or bnez:
 283 //
 284 // $op1 $rt, .+4
 285 // move $rd, $rs
 286 //
 287 // if $op == beqz, then if $rt != 0, then the conditional assignment
 288 // $rd = $rs is done.
 289
 290 // if $op == bnez, then if $rt == 0, then the conditional assignment
 291 // $rd = $rs is done.
 292 //
 293 // So this pseudo class only has one operand, i.e. op
 294 //
 295 class Sel<bits<5> f1, string op, InstrItinClass itin>:
 296   MipsInst16_32<(outs CPU16Regs:$rd_), (ins CPU16Regs:$rd, CPU16Regs:$rs,
 297                 CPU16Regs:$rt),
 298                 !strconcat(op, "\t$rt, .+4\n\t\n\tmove $rd, $rs"), [], itin,
 299                 Pseudo16> {
 300   let isCodeGenOnly=1;
 301   let Constraints = "$rd = $rd_";
 302 }
 303
 304 //
 305 // The next two instruction classes allow for an operand which tests
 306 // two operands and returns a value in register T8 and
 307 //then does a conditional branch based on the value of T8
 308 //
 309
 310 // op2 can be cmpi or slti/sltiu
 311 // op1 can bteqz or btnez
 312 // the operands for op2 are a register and a signed constant
 313 //
 314 // $op2 $t, $imm  ;test register t and branch conditionally
 315 // $op1 .+4       ;op1 is a conditional branch
 316 // move $rd, $rs
 317 //
 318 //
 319 class SeliT<bits<5> f1, string op1, bits<5> f2, string op2,
 320                  InstrItinClass itin>:
 321   MipsInst16_32<(outs CPU16Regs:$rd_), (ins CPU16Regs:$rd, CPU16Regs:$rs,
 322                                         CPU16Regs:$rl, simm16:$imm),
 323                  !strconcat(op2,
 324                  !strconcat("\t$rl, $imm\n\t",
 325                  !strconcat(op1, "\t.+4\n\tmove $rd, $rs"))), [], itin,
 326                  Pseudo16> {
 327   let isCodeGenOnly=1;
 328   let Constraints = "$rd = $rd_";
 329 }
 330
 331 //
 332 // op2 can be cmp or slt/sltu
 333 // op1 can be bteqz or btnez
 334 // the operands for op2 are two registers
 335 // op1 is a conditional branch
 336 //
 337 //
 338 // $op2 $rl, $rr  ;test registers rl,rr
 339 // $op1 .+4       ;op2 is a conditional branch
 340 // move $rd, $rs
 341 //
 342 //
 343 class SelT<bits<5> f1, string op1, bits<5> f2, string op2,
 344            InstrItinClass itin>:
 345   MipsInst16_32<(outs CPU16Regs:$rd_), (ins CPU16Regs:$rd, CPU16Regs:$rs,
 346                 CPU16Regs:$rl, CPU16Regs:$rr),
 347                 !strconcat(op2,
 348                 !strconcat("\t$rl, $rr\n\t",
 349                 !strconcat(op1, "\t.+4\n\tmove $rd, $rs"))), [], itin,
 350                 Pseudo16> {
 351   let isCodeGenOnly=1;
 352   let Constraints = "$rd = $rd_";
 353 }
 354
 355
 356 //
 357 // Some general instruction class info
 358 //
 359 //
 360
 361 class ArithLogic16Defs<bit isCom=0> {
 362   bits<5> shamt = 0;
 363   bit isCommutable = isCom;
 364   bit isReMaterializable = 1;
 365   bit neverHasSideEffects = 1;
 366 }
 367
 368 class branch16 {
 369   bit isBranch = 1;
 370   bit isTerminator = 1;
 371   bit isBarrier = 1;
 372 }
 373
 374 class cbranch16 {
 375   bit isBranch = 1;
 376   bit isTerminator = 1;
 377 }
 378
 379 class MayLoad {
 380   bit mayLoad = 1;
 381 }
 382
 383 class MayStore {
 384   bit mayStore = 1;
 385 }
 386 //
 387
 388 // Format: ADDIU rx, immediate MIPS16e
 389 // Purpose: Add Immediate Unsigned Word (2-Operand, Extended)
 390 // To add a constant to a 32-bit integer.
 391 //
 392 def AddiuRxImmX16: FEXT_RI16_ins<0b01001, "addiu", IIAlu>;
 393
 394 def AddiuRxRxImmX16: FEXT_2RI16_ins<0b01001, "addiu", IIAlu>,
 395   ArithLogic16Defs<0>;
 396
 397 def AddiuRxRyOffMemX16:
 398   FEXT_RRI_A16_mem_ins<0, "addiu", mem16_ea, IIAlu>;
 399
 400 //
 401
 402 // Format: ADDIU rx, pc, immediate MIPS16e
 403 // Purpose: Add Immediate Unsigned Word (3-Operand, PC-Relative, Extended)
 404 // To add a constant to the program counter.
 405 //
 406 def AddiuRxPcImmX16: FEXT_RI16_PC_ins<0b00001, "addiu", IIAlu>;
 407 //
 408 // Format: ADDU rz, rx, ry MIPS16e
 409 // Purpose: Add Unsigned Word (3-Operand)
 410 // To add 32-bit integers.
 411 //
 412
 413 def AdduRxRyRz16: FRRR16_ins<01, "addu", IIAlu>, ArithLogic16Defs<1>;
 414
 415 //
 416 // Format: AND rx, ry MIPS16e
 417 // Purpose: AND
 418 // To do a bitwise logical AND.
 419
 420 def AndRxRxRy16: FRxRxRy16_ins<0b01100, "and", IIAlu>, ArithLogic16Defs<1>;
 421
 422
 423 //
 424 // Format: BEQZ rx, offset MIPS16e
 425 // Purpose: Branch on Equal to Zero (Extended)
 426 // To test a GPR then do a PC-relative conditional branch.
 427 //
 428 def BeqzRxImmX16: FEXT_RI16_B_ins<0b00100, "beqz", IIAlu>, cbranch16;
 429
 430 // Format: B offset MIPS16e
 431 // Purpose: Unconditional Branch
 432 // To do an unconditional PC-relative branch.
 433 //
 434 def BimmX16: FEXT_I16_ins<0b00010, "b", IIAlu>, branch16;
 435
 436 //
 437 // Format: BNEZ rx, offset MIPS16e
 438 // Purpose: Branch on Not Equal to Zero (Extended)
 439 // To test a GPR then do a PC-relative conditional branch.
 440 //
 441 def BnezRxImmX16: FEXT_RI16_B_ins<0b00101, "bnez", IIAlu>, cbranch16;
 442
 443 //
 444 // Format: BTEQZ offset MIPS16e
 445 // Purpose: Branch on T Equal to Zero (Extended)
 446 // To test special register T then do a PC-relative conditional branch.
 447 //
 448 def BteqzX16: FEXT_I816_ins<0b000, "bteqz", IIAlu>, cbranch16;
 449
 450 def BteqzT8CmpX16: FEXT_T8I816_ins<0b000, "bteqz", "cmp", IIAlu>, cbranch16;
 451
 452 def BteqzT8CmpiX16: FEXT_T8I8I16_ins<0b000, "bteqz", "cmpi", IIAlu>,
 453   cbranch16;
 454
 455 def BteqzT8SltX16: FEXT_T8I816_ins<0b000, "bteqz", "slt", IIAlu>, cbranch16;
 456
 457 def BteqzT8SltuX16: FEXT_T8I816_ins<0b000, "bteqz", "sltu", IIAlu>, cbranch16;
 458
 459 def BteqzT8SltiX16: FEXT_T8I8I16_ins<0b000, "bteqz", "slti", IIAlu>, cbranch16;
 460
 461 def BteqzT8SltiuX16: FEXT_T8I8I16_ins<0b000, "bteqz", "sltiu", IIAlu>,
 462   cbranch16;
 463
 464 //
 465 // Format: BTNEZ offset MIPS16e
 466 // Purpose: Branch on T Not Equal to Zero (Extended)
 467 // To test special register T then do a PC-relative conditional branch.
 468 //
 469 def BtnezX16: FEXT_I816_ins<0b001, "btnez", IIAlu> ,cbranch16;
 470
 471 def BtnezT8CmpX16: FEXT_T8I816_ins<0b000, "btnez", "cmp", IIAlu>, cbranch16;
 472
 473 def BtnezT8CmpiX16: FEXT_T8I8I16_ins<0b000, "btnez", "cmpi", IIAlu>, cbranch16;
 474
 475 def BtnezT8SltX16: FEXT_T8I816_ins<0b000, "btnez", "slt", IIAlu>, cbranch16;
 476
 477 def BtnezT8SltuX16: FEXT_T8I816_ins<0b000, "btnez", "sltu", IIAlu>, cbranch16;
 478
 479 def BtnezT8SltiX16: FEXT_T8I8I16_ins<0b000, "btnez", "slti", IIAlu>, cbranch16;
 480
 481 def BtnezT8SltiuX16: FEXT_T8I8I16_ins<0b000, "btnez", "sltiu", IIAlu>,
 482   cbranch16;
 483
 484 //
 485 // Format: DIV rx, ry MIPS16e
 486 // Purpose: Divide Word
 487 // To divide 32-bit signed integers.
 488 //
 489 def DivRxRy16: FRR16_div_ins<0b11010, "div", IIAlu> {
 490   let Defs = [HI, LO];
 491 }
 492
 493 //
 494 // Format: DIVU rx, ry MIPS16e
 495 // Purpose: Divide Unsigned Word
 496 // To divide 32-bit unsigned integers.
 497 //
 498 def DivuRxRy16: FRR16_div_ins<0b11011, "divu", IIAlu> {
 499   let Defs = [HI, LO];
 500 }
 501
 502
 503 //
 504 // Format: JR ra MIPS16e
 505 // Purpose: Jump Register Through Register ra
 506 // To execute a branch to the instruction address in the return
 507 // address register.
 508 //
 509
 510 def JrRa16: FRR16_JALRC_RA_only_ins<0, 0, "jr", IIAlu> {
 511   let isBranch = 1;
 512   let isIndirectBranch = 1;
 513   let hasDelaySlot = 1;
 514   let isTerminator=1;
 515   let isBarrier=1;
 516 }
 517
 518 def JrcRa16: FRR16_JALRC_RA_only_ins<0, 0, "jrc", IIAlu> {
 519   let isBranch = 1;
 520   let isIndirectBranch = 1;
 521   let isTerminator=1;
 522   let isBarrier=1;
 523 }
 524
 525 def JrcRx16: FRR16_JALRC_ins<1, 1, 0, "jrc", IIAlu> {
 526   let isBranch = 1;
 527   let isIndirectBranch = 1;
 528   let isTerminator=1;
 529   let isBarrier=1;
 530 }
 531 //
 532 // Format: LB ry, offset(rx) MIPS16e
 533 // Purpose: Load Byte (Extended)
 534 // To load a byte from memory as a signed value.
 535 //
 536 def LbRxRyOffMemX16: FEXT_RRI16_mem_ins<0b10011, "lb", mem16, IILoad>, MayLoad;
 537
 538 //
 539 // Format: LBU ry, offset(rx) MIPS16e
 540 // Purpose: Load Byte Unsigned (Extended)
 541 // To load a byte from memory as a unsigned value.
 542 //
 543 def LbuRxRyOffMemX16:
 544   FEXT_RRI16_mem_ins<0b10100, "lbu", mem16, IILoad>, MayLoad;
 545
 546 //
 547 // Format: LH ry, offset(rx) MIPS16e
 548 // Purpose: Load Halfword signed (Extended)
 549 // To load a halfword from memory as a signed value.
 550 //
 551 def LhRxRyOffMemX16: FEXT_RRI16_mem_ins<0b10100, "lh", mem16, IILoad>, MayLoad;
 552
 553 //
 554 // Format: LHU ry, offset(rx) MIPS16e
 555 // Purpose: Load Halfword unsigned (Extended)
 556 // To load a halfword from memory as an unsigned value.
 557 //
 558 def LhuRxRyOffMemX16:
 559   FEXT_RRI16_mem_ins<0b10100, "lhu", mem16, IILoad>, MayLoad;
 560
 561 //
 562 // Format: LI rx, immediate MIPS16e
 563 // Purpose: Load Immediate (Extended)
 564 // To load a constant into a GPR.
 565 //
 566 def LiRxImmX16: FEXT_RI16_ins<0b01101, "li", IIAlu>;
 567
 568 //
 569 // Format: LW ry, offset(rx) MIPS16e
 570 // Purpose: Load Word (Extended)
 571 // To load a word from memory as a signed value.
 572 //
 573 def LwRxRyOffMemX16: FEXT_RRI16_mem_ins<0b10011, "lw", mem16, IILoad>, MayLoad;
 574
 575 // Format: LW rx, offset(sp) MIPS16e
 576 // Purpose: Load Word (SP-Relative, Extended)
 577 // To load an SP-relative word from memory as a signed value.
 578 //
 579 def LwRxSpImmX16: FEXT_RI16_SP_explicit_ins<0b10110, "lw", IILoad>, MayLoad{
 580   let Uses = [SP];
 581 }
 582
 583 //
 584 // Format: MOVE r32, rz MIPS16e
 585 // Purpose: Move
 586 // To move the contents of a GPR to a GPR.
 587 //
 588 def Move32R16: FI8_MOV32R16_ins<"move", IIAlu>;
 589
 590 //
 591 // Format: MOVE ry, r32 MIPS16e
 592 //Purpose: Move
 593 // To move the contents of a GPR to a GPR.
 594 //
 595 def MoveR3216: FI8_MOVR3216_ins<"move", IIAlu>;
 596
 597 //
 598 // Format: MFHI rx MIPS16e
 599 // Purpose: Move From HI Register
 600 // To copy the special purpose HI register to a GPR.
 601 //
 602 def Mfhi16: FRR16_M_ins<0b10000, "mfhi", IIAlu> {
 603   let Uses = [HI];
 604   let neverHasSideEffects = 1;
 605 }
 606
 607 //
 608 // Format: MFLO rx MIPS16e
 609 // Purpose: Move From LO Register
 610 // To copy the special purpose LO register to a GPR.
 611 //
 612 def Mflo16: FRR16_M_ins<0b10010, "mflo", IIAlu> {
 613   let Uses = [LO];
 614   let neverHasSideEffects = 1;
 615 }
 616
 617 //
 618 // Pseudo Instruction for mult
 619 //
 620 def MultRxRy16:  FMULT16_ins<"mult",  IIAlu> {
 621   let isCommutable = 1;
 622   let neverHasSideEffects = 1;
 623   let Defs = [HI, LO];
 624 }
 625
 626 def MultuRxRy16: FMULT16_ins<"multu", IIAlu> {
 627   let isCommutable = 1;
 628   let neverHasSideEffects = 1;
 629   let Defs = [HI, LO];
 630 }
 631
 632 //
 633 // Format: MULT rx, ry MIPS16e
 634 // Purpose: Multiply Word
 635 // To multiply 32-bit signed integers.
 636 //
 637 def MultRxRyRz16: FMULT16_LO_ins<"mult", IIAlu> {
 638   let isCommutable = 1;
 639   let neverHasSideEffects = 1;
 640   let Defs = [HI, LO];
 641 }
 642
 643 //
 644 // Format: MULTU rx, ry MIPS16e
 645 // Purpose: Multiply Unsigned Word
 646 // To multiply 32-bit unsigned integers.
 647 //
 648 def MultuRxRyRz16: FMULT16_LO_ins<"multu", IIAlu> {
 649   let isCommutable = 1;
 650   let neverHasSideEffects = 1;
 651   let Defs = [HI, LO];
 652 }
 653
 654 //
 655 // Format: NEG rx, ry MIPS16e
 656 // Purpose: Negate
 657 // To negate an integer value.
 658 //
 659 def NegRxRy16: FUnaryRR16_ins<0b11101, "neg", IIAlu>;
 660
 661 //
 662 // Format: NOT rx, ry MIPS16e
 663 // Purpose: Not
 664 // To complement an integer value
 665 //
 666 def NotRxRy16: FUnaryRR16_ins<0b01111, "not", IIAlu>;
 667
 668 //
 669 // Format: OR rx, ry MIPS16e
 670 // Purpose: Or
 671 // To do a bitwise logical OR.
 672 //
 673 def OrRxRxRy16: FRxRxRy16_ins<0b01101, "or", IIAlu>, ArithLogic16Defs<1>;
 674
 675 //
 676 // Format: RESTORE {ra,}{s0/s1/s0-1,}{framesize}
 677 // (All args are optional) MIPS16e
 678 // Purpose: Restore Registers and Deallocate Stack Frame
 679 // To deallocate a stack frame before exit from a subroutine,
 680 // restoring return address and static registers, and adjusting
 681 // stack
 682 //
 683
 684 // fixed form for restoring RA and the frame
 685 // for direct object emitter, encoding needs to be adjusted for the
 686 // frame size
 687 //
 688 let ra=1, s=0,s0=1,s1=1 in
 689 def RestoreRaF16:
 690   FI8_SVRS16<0b1, (outs), (ins uimm16:$frame_size),
 691              "restore\t$$ra,  $$s0, $$s1, $frame_size", [], IILoad >, MayLoad {
 692   let isCodeGenOnly = 1;
 693   let Defs = [S0, S1, RA, SP];
 694   let Uses = [SP];
 695 }
 696
 697 // Use Restore to increment SP since SP is not a Mip 16 register, this
 698 // is an easy way to do that which does not require a register.
 699 //
 700 let ra=0, s=0,s0=0,s1=0 in
 701 def RestoreIncSpF16:
 702   FI8_SVRS16<0b1, (outs), (ins uimm16:$frame_size),
 703              "restore\t$frame_size", [], IILoad >, MayLoad {
 704   let isCodeGenOnly = 1;
 705   let Defs = [SP];
 706   let Uses = [SP];
 707 }
 708
 709 //
 710 // Format: SAVE {ra,}{s0/s1/s0-1,}{framesize} (All arguments are optional)
 711 // MIPS16e
 712 // Purpose: Save Registers and Set Up Stack Frame
 713 // To set up a stack frame on entry to a subroutine,
 714 // saving return address and static registers, and adjusting stack
 715 //
 716 let ra=1, s=1,s0=1,s1=1 in
 717 def SaveRaF16:
 718   FI8_SVRS16<0b1, (outs), (ins uimm16:$frame_size),
 719              "save\t$$ra, $$s0, $$s1, $frame_size", [], IIStore >, MayStore {
 720   let isCodeGenOnly = 1;
 721   let Uses = [RA, SP, S0, S1];
 722   let Defs = [SP];
 723 }
 724
 725 //
 726 // Use Save to decrement the SP by a constant since SP is not
 727 // a Mips16 register.
 728 //
 729 let ra=0, s=0,s0=0,s1=0 in
 730 def SaveDecSpF16:
 731   FI8_SVRS16<0b1, (outs), (ins uimm16:$frame_size),
 732              "save\t$frame_size", [], IIStore >, MayStore {
 733   let isCodeGenOnly = 1;
 734   let Uses = [SP];
 735   let Defs = [SP];
 736 }
 737 //
 738 // Format: SB ry, offset(rx) MIPS16e
 739 // Purpose: Store Byte (Extended)
 740 // To store a byte to memory.
 741 //
 742 def SbRxRyOffMemX16:
 743   FEXT_RRI16_mem2_ins<0b11000, "sb", mem16, IIStore>, MayStore;
 744
 745 //
 746 // The Sel(T) instructions are pseudos
 747 // T means that they use T8 implicitly.
 748 //
 749 //
 750 // Format: SelBeqZ rd, rs, rt
 751 // Purpose: if rt==0, do nothing
 752 //          else rs = rt
 753 //
 754 def SelBeqZ: Sel<0b00100, "beqz", IIAlu>;
 755
 756 //
 757 // Format:  SelTBteqZCmp rd, rs, rl, rr
 758 // Purpose: b = Cmp rl, rr.
 759 //          If b==0 then do nothing.
 760 //          if b!=0 then rd = rs
 761 //
 762 def SelTBteqZCmp: SelT<0b000, "bteqz", 0b01010, "cmp", IIAlu>;
 763
 764 //
 765 // Format:  SelTBteqZCmpi rd, rs, rl, rr
 766 // Purpose: b = Cmpi rl, imm.
 767 //          If b==0 then do nothing.
 768 //          if b!=0 then rd = rs
 769 //
 770 def SelTBteqZCmpi: SeliT<0b000, "bteqz", 0b01110, "cmpi", IIAlu>;
 771
 772 //
 773 // Format:  SelTBteqZSlt rd, rs, rl, rr
 774 // Purpose: b = Slt rl, rr.
 775 //          If b==0 then do nothing.
 776 //          if b!=0 then rd = rs
 777 //
 778 def SelTBteqZSlt: SelT<0b000, "bteqz", 0b00010, "slt", IIAlu>;
 779
 780 //
 781 // Format:  SelTBteqZSlti rd, rs, rl, rr
 782 // Purpose: b = Slti rl, imm.
 783 //          If b==0 then do nothing.
 784 //          if b!=0 then rd = rs
 785 //
 786 def SelTBteqZSlti: SeliT<0b000, "bteqz", 0b01010, "slti", IIAlu>;
 787
 788 //
 789 // Format:  SelTBteqZSltu rd, rs, rl, rr
 790 // Purpose: b = Sltu rl, rr.
 791 //          If b==0 then do nothing.
 792 //          if b!=0 then rd = rs
 793 //
 794 def SelTBteqZSltu: SelT<0b000, "bteqz", 0b00011, "sltu", IIAlu>;
 795
 796 //
 797 // Format:  SelTBteqZSltiu rd, rs, rl, rr
 798 // Purpose: b = Sltiu rl, imm.
 799 //          If b==0 then do nothing.
 800 //          if b!=0 then rd = rs
 801 //
 802 def SelTBteqZSltiu: SeliT<0b000, "bteqz", 0b01011, "sltiu", IIAlu>;
 803
 804 //
 805 // Format: SelBnez rd, rs, rt
 806 // Purpose: if rt!=0, do nothing
 807 //          else rs = rt
 808 //
 809 def SelBneZ: Sel<0b00101, "bnez", IIAlu>;
 810
 811 //
 812 // Format:  SelTBtneZCmp rd, rs, rl, rr
 813 // Purpose: b = Cmp rl, rr.
 814 //          If b!=0 then do nothing.
 815 //          if b0=0 then rd = rs
 816 //
 817 def SelTBtneZCmp: SelT<0b001, "btnez", 0b01010, "cmp", IIAlu>;
 818
 819 //
 820 // Format:  SelTBtnezCmpi rd, rs, rl, rr
 821 // Purpose: b = Cmpi rl, imm.
 822 //          If b!=0 then do nothing.
 823 //          if b==0 then rd = rs
 824 //
 825 def SelTBtneZCmpi: SeliT<0b000, "btnez", 0b01110, "cmpi", IIAlu>;
 826
 827 //
 828 // Format:  SelTBtneZSlt rd, rs, rl, rr
 829 // Purpose: b = Slt rl, rr.
 830 //          If b!=0 then do nothing.
 831 //          if b==0 then rd = rs
 832 //
 833 def SelTBtneZSlt: SelT<0b001, "btnez", 0b00010, "slt", IIAlu>;
 834
 835 //
 836 // Format:  SelTBtneZSlti rd, rs, rl, rr
 837 // Purpose: b = Slti rl, imm.
 838 //          If b!=0 then do nothing.
 839 //          if b==0 then rd = rs
 840 //
 841 def SelTBtneZSlti: SeliT<0b001, "btnez", 0b01010, "slti", IIAlu>;
 842
 843 //
 844 // Format:  SelTBtneZSltu rd, rs, rl, rr
 845 // Purpose: b = Sltu rl, rr.
 846 //          If b!=0 then do nothing.
 847 //          if b==0 then rd = rs
 848 //
 849 def SelTBtneZSltu: SelT<0b001, "btnez", 0b00011, "sltu", IIAlu>;
 850
 851 //
 852 // Format:  SelTBtneZSltiu rd, rs, rl, rr
 853 // Purpose: b = Slti rl, imm.
 854 //          If b!=0 then do nothing.
 855 //          if b==0 then rd = rs
 856 //
 857 def SelTBtneZSltiu: SeliT<0b001, "btnez", 0b01011, "sltiu", IIAlu>;
 858 //
 859 //
 860 // Format: SH ry, offset(rx) MIPS16e
 861 // Purpose: Store Halfword (Extended)
 862 // To store a halfword to memory.
 863 //
 864 def ShRxRyOffMemX16:
 865   FEXT_RRI16_mem2_ins<0b11001, "sh", mem16, IIStore>, MayStore;
 866
 867 //
 868 // Format: SLL rx, ry, sa MIPS16e
 869 // Purpose: Shift Word Left Logical (Extended)
 870 // To execute a left-shift of a word by a fixed number of bits—0 to 31 bits.
 871 //
 872 def SllX16: FEXT_SHIFT16_ins<0b00, "sll", IIAlu>;
 873
 874 //
 875 // Format: SLLV ry, rx MIPS16e
 876 // Purpose: Shift Word Left Logical Variable
 877 // To execute a left-shift of a word by a variable number of bits.
 878 //
 879 def SllvRxRy16 : FRxRxRy16_ins<0b00100, "sllv", IIAlu>;
 880
 881 //
 882 // Format: SLTI rx, immediate MIPS16e
 883 // Purpose: Set on Less Than Immediate (Extended)
 884 // To record the result of a less-than comparison with a constant.
 885 //
 886 def SltiCCRxImmX16: FEXT_CCRXI16_ins<0b01010, "slti", IIAlu>;
 887
 888 //
 889 // Format: SLTIU rx, immediate MIPS16e
 890 // Purpose: Set on Less Than Immediate Unsigned (Extended)
 891 // To record the result of a less-than comparison with a constant.
 892 //
 893 def SltiuCCRxImmX16: FEXT_CCRXI16_ins<0b01011, "sltiu", IIAlu>;
 894
 895 //
 896 // Format: SLT rx, ry MIPS16e
 897 // Purpose: Set on Less Than
 898 // To record the result of a less-than comparison.
 899 //
 900 def SltRxRy16: FRR16_ins<0b00010, "slt", IIAlu>;
 901
 902 def SltCCRxRy16: FCCRR16_ins<0b00010, "slt", IIAlu>;
 903
 904 // Format: SLTU rx, ry MIPS16e
 905 // Purpose: Set on Less Than Unsigned
 906 // To record the result of an unsigned less-than comparison.
 907 //
 908 def SltuRxRyRz16: FRRTR16_ins<0b00011, "sltu", IIAlu> {
 909   let isCodeGenOnly=1;
 910 }
 911
 912
 913 def SltuCCRxRy16: FCCRR16_ins<0b00011, "sltu", IIAlu>;
 914 //
 915 // Format: SRAV ry, rx MIPS16e
 916 // Purpose: Shift Word Right Arithmetic Variable
 917 // To execute an arithmetic right-shift of a word by a variable
 918 // number of bits.
 919 //
 920 def SravRxRy16: FRxRxRy16_ins<0b00111, "srav", IIAlu>;
 921
 922
 923 //
 924 // Format: SRA rx, ry, sa MIPS16e
 925 // Purpose: Shift Word Right Arithmetic (Extended)
 926 // To execute an arithmetic right-shift of a word by a fixed
 927 // number of bits—1 to 8 bits.
 928 //
 929 def SraX16: FEXT_SHIFT16_ins<0b11, "sra", IIAlu>;
 930
 931
 932 //
 933 // Format: SRLV ry, rx MIPS16e
 934 // Purpose: Shift Word Right Logical Variable
 935 // To execute a logical right-shift of a word by a variable
 936 // number of bits.
 937 //
 938 def SrlvRxRy16: FRxRxRy16_ins<0b00110, "srlv", IIAlu>;
 939
 940
 941 //
 942 // Format: SRL rx, ry, sa MIPS16e
 943 // Purpose: Shift Word Right Logical (Extended)
 944 // To execute a logical right-shift of a word by a fixed
 945 // number of bits—1 to 31 bits.
 946 //
 947 def SrlX16: FEXT_SHIFT16_ins<0b10, "srl", IIAlu>;
 948
 949 //
 950 // Format: SUBU rz, rx, ry MIPS16e
 951 // Purpose: Subtract Unsigned Word
 952 // To subtract 32-bit integers
 953 //
 954 def SubuRxRyRz16: FRRR16_ins<0b11, "subu", IIAlu>, ArithLogic16Defs<0>;
 955
 956 //
 957 // Format: SW ry, offset(rx) MIPS16e
 958 // Purpose: Store Word (Extended)
 959 // To store a word to memory.
 960 //
 961 def SwRxRyOffMemX16:
 962   FEXT_RRI16_mem2_ins<0b11011, "sw", mem16, IIStore>, MayStore;
 963
 964 //
 965 // Format: SW rx, offset(sp) MIPS16e
 966 // Purpose: Store Word rx (SP-Relative)
 967 // To store an SP-relative word to memory.
 968 //
 969 def SwRxSpImmX16: FEXT_RI16_SP_explicit_ins<0b11010, "sw", IIStore>, MayStore;
 970
 971 //
 972 //
 973 // Format: XOR rx, ry MIPS16e
 974 // Purpose: Xor
 975 // To do a bitwise logical XOR.
 976 //
 977 def XorRxRxRy16: FRxRxRy16_ins<0b01110, "xor", IIAlu>, ArithLogic16Defs<1>;
 978
 979 class Mips16Pat<dag pattern, dag result> : Pat<pattern, result> {
 980   let Predicates = [InMips16Mode];
 981 }
 982
 983 // Unary Arith/Logic
 984 //
 985 class ArithLogicU_pat<PatFrag OpNode, Instruction I> :
 986   Mips16Pat<(OpNode CPU16Regs:$r),
 987             (I CPU16Regs:$r)>;
 988
 989 def: ArithLogicU_pat<not, NotRxRy16>;
 990 def: ArithLogicU_pat<ineg, NegRxRy16>;
 991
 992 class ArithLogic16_pat<SDNode OpNode, Instruction I> :
 993   Mips16Pat<(OpNode CPU16Regs:$l, CPU16Regs:$r),
 994             (I CPU16Regs:$l, CPU16Regs:$r)>;
 995
 996 def: ArithLogic16_pat<add, AdduRxRyRz16>;
 997 def: ArithLogic16_pat<and, AndRxRxRy16>;
 998 def: ArithLogic16_pat<mul, MultRxRyRz16>;
 999 def: ArithLogic16_pat<or, OrRxRxRy16>;
1000 def: ArithLogic16_pat<sub, SubuRxRyRz16>;
1001 def: ArithLogic16_pat<xor, XorRxRxRy16>;
1002
1003 // Arithmetic and logical instructions with 2 register operands.
1004
1005 class ArithLogicI16_pat<SDNode OpNode, PatFrag imm_type, Instruction I> :
1006   Mips16Pat<(OpNode CPU16Regs:$in, imm_type:$imm),
1007             (I CPU16Regs:$in, imm_type:$imm)>;
1008
1009 def: ArithLogicI16_pat<add, immSExt16, AddiuRxRxImmX16>;
1010 def: ArithLogicI16_pat<shl, immZExt5, SllX16>;
1011 def: ArithLogicI16_pat<srl, immZExt5, SrlX16>;
1012 def: ArithLogicI16_pat<sra, immZExt5, SraX16>;
1013
1014 class shift_rotate_reg16_pat<SDNode OpNode, Instruction I> :
1015   Mips16Pat<(OpNode CPU16Regs:$r, CPU16Regs:$ra),
1016             (I CPU16Regs:$r, CPU16Regs:$ra)>;
1017
1018 def: shift_rotate_reg16_pat<shl, SllvRxRy16>;
1019 def: shift_rotate_reg16_pat<sra, SravRxRy16>;
1020 def: shift_rotate_reg16_pat<srl, SrlvRxRy16>;
1021
1022 class LoadM16_pat<PatFrag OpNode, Instruction I> :
1023   Mips16Pat<(OpNode addr16:$addr), (I addr16:$addr)>;
1024
1025 def: LoadM16_pat<sextloadi8, LbRxRyOffMemX16>;
1026 def: LoadM16_pat<zextloadi8, LbuRxRyOffMemX16>;
1027 def: LoadM16_pat<sextloadi16, LhRxRyOffMemX16>;
1028 def: LoadM16_pat<zextloadi16, LhuRxRyOffMemX16>;
1029 def: LoadM16_pat<load, LwRxRyOffMemX16>;
1030
1031 class StoreM16_pat<PatFrag OpNode, Instruction I> :
1032   Mips16Pat<(OpNode CPU16Regs:$r, addr16:$addr),
1033             (I CPU16Regs:$r, addr16:$addr)>;
1034
1035 def: StoreM16_pat<truncstorei8, SbRxRyOffMemX16>;
1036 def: StoreM16_pat<truncstorei16, ShRxRyOffMemX16>;
1037 def: StoreM16_pat<store, SwRxRyOffMemX16>;
1038
1039 // Unconditional branch
1040 class UncondBranch16_pat<SDNode OpNode, Instruction I>:
1041   Mips16Pat<(OpNode bb:$imm16), (I bb:$imm16)> {
1042     let Predicates = [RelocPIC, InMips16Mode];
1043   }
1044
1045 // Indirect branch
1046 def: Mips16Pat<
1047   (brind CPU16Regs:$rs),
1048   (JrcRx16 CPU16Regs:$rs)>;
1049
1050
1051 // Jump and Link (Call)
1052 let isCall=1, hasDelaySlot=0 in
1053 def JumpLinkReg16:
1054   FRR16_JALRC<0, 0, 0, (outs), (ins CPU16Regs:$rs),
1055               "jalrc \t$rs", [(MipsJmpLink CPU16Regs:$rs)], IIBranch>;
1056
1057 // Mips16 pseudos
1058 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1,
1059   hasExtraSrcRegAllocReq = 1 in
1060 def RetRA16 : MipsPseudo16<(outs), (ins), "", [(MipsRet)]>;
1061
1062
1063 // setcc patterns
1064
1065 class SetCC_R16<PatFrag cond_op, Instruction I>:
1066   Mips16Pat<(cond_op CPU16Regs:$rx, CPU16Regs:$ry),
1067             (I CPU16Regs:$rx, CPU16Regs:$ry)>;
1068
1069 class SetCC_I16<PatFrag cond_op, PatLeaf imm_type, Instruction I>:
1070   Mips16Pat<(cond_op CPU16Regs:$rx, imm_type:$imm16),
1071             (I CPU16Regs:$rx, imm_type:$imm16)>;
1072
1073
1074 def: Mips16Pat<(i32  addr16:$addr),
1075                (AddiuRxRyOffMemX16  addr16:$addr)>;
1076
1077
1078 // Large (>16 bit) immediate loads
1079 def : Mips16Pat<(i32 imm:$imm),
1080                 (OrRxRxRy16 (SllX16 (LiRxImmX16 (HI16 imm:$imm)), 16),
1081                 (LiRxImmX16 (LO16 imm:$imm)))>;
1082
1083 // Carry MipsPatterns
1084 def : Mips16Pat<(subc CPU16Regs:$lhs, CPU16Regs:$rhs),
1085                 (SubuRxRyRz16 CPU16Regs:$lhs, CPU16Regs:$rhs)>;
1086 def : Mips16Pat<(addc CPU16Regs:$lhs, CPU16Regs:$rhs),
1087                 (AdduRxRyRz16 CPU16Regs:$lhs, CPU16Regs:$rhs)>;
1088 def : Mips16Pat<(addc  CPU16Regs:$src, immSExt16:$imm),
1089                 (AddiuRxRxImmX16 CPU16Regs:$src, imm:$imm)>;
1090
1091 //
1092 // Some branch conditional patterns are not generated by llvm at this time.
1093 // Some are for seemingly arbitrary reasons not used: i.e. with signed number
1094 // comparison they are used and for unsigned a different pattern is used.
1095 // I am pushing upstream from the full mips16 port and it seemed that I needed
1096 // these earlier and the mips32 port has these but now I cannot create test
1097 // cases that use these patterns. While I sort this all out I will leave these
1098 // extra patterns commented out and if I can be sure they are really not used,
1099 // I will delete the code. I don't want to check the code in uncommented without
1100 // a valid test case. In some cases, the compiler is generating patterns with
1101 // setcc instead and earlier I had implemented setcc first so may have masked
1102 // the problem. The setcc variants are suboptimal for mips16 so I may wantto
1103 // figure out how to enable the brcond patterns or else possibly new
1104 // combinations of of brcond and setcc.
1105 //
1106 //
1107 // bcond-seteq
1108 //
1109 def: Mips16Pat
1110   <(brcond (i32 (seteq CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1111    (BteqzT8CmpX16 CPU16Regs:$rx, CPU16Regs:$ry,  bb:$imm16)
1112   >;
1113
1114
1115 def: Mips16Pat
1116   <(brcond (i32 (seteq CPU16Regs:$rx, immZExt16:$imm)), bb:$targ16),
1117    (BteqzT8CmpiX16 CPU16Regs:$rx, immSExt16:$imm,  bb:$targ16)
1118   >;
1119
1120 def: Mips16Pat
1121   <(brcond (i32 (seteq CPU16Regs:$rx, 0)), bb:$targ16),
1122    (BeqzRxImmX16 CPU16Regs:$rx, bb:$targ16)
1123   >;
1124
1125 //
1126 // bcond-setgt (do we need to have this pair of setlt, setgt??)
1127 //
1128 def: Mips16Pat
1129   <(brcond (i32 (setgt CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1130    (BtnezT8SltX16 CPU16Regs:$ry, CPU16Regs:$rx,  bb:$imm16)
1131   >;
1132
1133 //
1134 // bcond-setge
1135 //
1136 def: Mips16Pat
1137   <(brcond (i32 (setge CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1138    (BteqzT8SltX16 CPU16Regs:$rx, CPU16Regs:$ry,  bb:$imm16)
1139   >;
1140
1141 //
1142 // never called because compiler transforms a >= k to a > (k-1)
1143 def: Mips16Pat
1144   <(brcond (i32 (setge CPU16Regs:$rx, immSExt16:$imm)), bb:$imm16),
1145    (BteqzT8SltiX16 CPU16Regs:$rx, immSExt16:$imm,  bb:$imm16)
1146   >;
1147
1148 //
1149 // bcond-setlt
1150 //
1151 def: Mips16Pat
1152   <(brcond (i32 (setlt CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1153    (BtnezT8SltX16 CPU16Regs:$rx, CPU16Regs:$ry,  bb:$imm16)
1154   >;
1155
1156 def: Mips16Pat
1157   <(brcond (i32 (setlt CPU16Regs:$rx, immSExt16:$imm)), bb:$imm16),
1158    (BtnezT8SltiX16 CPU16Regs:$rx, immSExt16:$imm,  bb:$imm16)
1159   >;
1160
1161 //
1162 // bcond-setle
1163 //
1164 def: Mips16Pat
1165   <(brcond (i32 (setle CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1166    (BteqzT8SltX16 CPU16Regs:$ry, CPU16Regs:$rx,  bb:$imm16)
1167   >;
1168
1169 //
1170 // bcond-setne
1171 //
1172 def: Mips16Pat
1173   <(brcond (i32 (setne CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1174    (BtnezT8CmpX16 CPU16Regs:$rx, CPU16Regs:$ry,  bb:$imm16)
1175   >;
1176
1177 def: Mips16Pat
1178   <(brcond (i32 (setne CPU16Regs:$rx, immZExt16:$imm)), bb:$targ16),
1179    (BtnezT8CmpiX16 CPU16Regs:$rx, immSExt16:$imm,  bb:$targ16)
1180   >;
1181
1182 def: Mips16Pat
1183   <(brcond (i32 (setne CPU16Regs:$rx, 0)), bb:$targ16),
1184    (BnezRxImmX16 CPU16Regs:$rx, bb:$targ16)
1185   >;
1186
1187 //
1188 // This needs to be there but I forget which code will generate it
1189 //
1190 def: Mips16Pat
1191   <(brcond CPU16Regs:$rx, bb:$targ16),
1192    (BnezRxImmX16 CPU16Regs:$rx, bb:$targ16)
1193   >;
1194
1195 //
1196
1197 //
1198 // bcond-setugt
1199 //
1200 //def: Mips16Pat
1201 //  <(brcond (i32 (setugt CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1202 //   (BtnezT8SltuX16 CPU16Regs:$ry, CPU16Regs:$rx,  bb:$imm16)
1203 //  >;
1204
1205 //
1206 // bcond-setuge
1207 //
1208 //def: Mips16Pat
1209 //  <(brcond (i32 (setuge CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1210 //   (BteqzT8SltuX16 CPU16Regs:$rx, CPU16Regs:$ry,  bb:$imm16)
1211 //  >;
1212
1213
1214 //
1215 // bcond-setult
1216 //
1217 //def: Mips16Pat
1218 //  <(brcond (i32 (setult CPU16Regs:$rx, CPU16Regs:$ry)), bb:$imm16),
1219 //   (BtnezT8SltuX16 CPU16Regs:$rx, CPU16Regs:$ry,  bb:$imm16)
1220 //  >;
1221
1222 def: UncondBranch16_pat<br, BimmX16>;
1223
1224 // Small immediates
1225 def: Mips16Pat<(i32 immSExt16:$in),
1226                (AddiuRxRxImmX16 (Move32R16 ZERO), immSExt16:$in)>;
1227
1228 def: Mips16Pat<(i32 immZExt16:$in), (LiRxImmX16 immZExt16:$in)>;
1229
1230 //
1231 // MipsDivRem
1232 //
1233 def: Mips16Pat
1234   <(MipsDivRem CPU16Regs:$rx, CPU16Regs:$ry),
1235    (DivRxRy16 CPU16Regs:$rx, CPU16Regs:$ry)>;
1236
1237 //
1238 // MipsDivRemU
1239 //
1240 def: Mips16Pat
1241   <(MipsDivRemU CPU16Regs:$rx, CPU16Regs:$ry),
1242    (DivuRxRy16 CPU16Regs:$rx, CPU16Regs:$ry)>;
1243
1244 //  signed a,b
1245 //  x = (a>=b)?x:y
1246 //
1247 //  if !(a < b) x = y
1248 //
1249 def : Mips16Pat<(select (i32 (setge CPU16Regs:$a, CPU16Regs:$b)),
1250                  CPU16Regs:$x, CPU16Regs:$y),
1251                 (SelTBteqZSlt CPU16Regs:$x, CPU16Regs:$y,
1252                  CPU16Regs:$a, CPU16Regs:$b)>;
1253
1254 //  signed a,b
1255 //  x = (a>b)?x:y
1256 //
1257 //  if  (b < a) x = y
1258 //
1259 def : Mips16Pat<(select (i32 (setgt CPU16Regs:$a, CPU16Regs:$b)),
1260                  CPU16Regs:$x, CPU16Regs:$y),
1261                 (SelTBtneZSlt CPU16Regs:$x, CPU16Regs:$y,
1262                  CPU16Regs:$b, CPU16Regs:$a)>;
1263
1264 // unsigned a,b
1265 // x = (a>=b)?x:y
1266 //
1267 // if !(a < b) x = y;
1268 //
1269 def : Mips16Pat<
1270   (select (i32 (setuge CPU16Regs:$a, CPU16Regs:$b)),
1271    CPU16Regs:$x, CPU16Regs:$y),
1272   (SelTBteqZSltu CPU16Regs:$x, CPU16Regs:$y,
1273    CPU16Regs:$a, CPU16Regs:$b)>;
1274
1275 //  unsigned a,b
1276 //  x = (a>b)?x:y
1277 //
1278 //  if (b < a) x = y
1279 //
1280 def : Mips16Pat<(select (i32 (setugt CPU16Regs:$a, CPU16Regs:$b)),
1281                  CPU16Regs:$x, CPU16Regs:$y),
1282                 (SelTBtneZSltu CPU16Regs:$x, CPU16Regs:$y,
1283                  CPU16Regs:$b, CPU16Regs:$a)>;
1284
1285 // signed
1286 // x = (a >= k)?x:y
1287 // due to an llvm optimization, i don't think that this will ever
1288 // be used. This is transformed into x = (a > k-1)?x:y
1289 //
1290 //
1291
1292 //def : Mips16Pat<
1293 //  (select (i32 (setge CPU16Regs:$lhs, immSExt16:$rhs)),
1294 //   CPU16Regs:$T, CPU16Regs:$F),
1295 //  (SelTBteqZSlti CPU16Regs:$T, CPU16Regs:$F,
1296 //   CPU16Regs:$lhs, immSExt16:$rhs)>;
1297
1298 //def : Mips16Pat<
1299 //  (select (i32 (setuge CPU16Regs:$lhs, immSExt16:$rhs)),
1300 //   CPU16Regs:$T, CPU16Regs:$F),
1301 //  (SelTBteqZSltiu CPU16Regs:$T, CPU16Regs:$F,
1302 //   CPU16Regs:$lhs, immSExt16:$rhs)>;
1303
1304 // signed
1305 // x = (a < k)?x:y
1306 //
1307 // if !(a < k) x = y;
1308 //
1309 def : Mips16Pat<
1310   (select (i32 (setlt CPU16Regs:$a, immSExt16:$b)),
1311    CPU16Regs:$x, CPU16Regs:$y),
1312   (SelTBtneZSlti CPU16Regs:$x, CPU16Regs:$y,
1313    CPU16Regs:$a, immSExt16:$b)>;
1314
1315
1316 //
1317 //
1318 // signed
1319 // x = (a <= b)? x : y
1320 //
1321 // if  (b < a) x = y
1322 //
1323 def : Mips16Pat<(select (i32 (setle CPU16Regs:$a, CPU16Regs:$b)),
1324                  CPU16Regs:$x, CPU16Regs:$y),
1325                 (SelTBteqZSlt CPU16Regs:$x, CPU16Regs:$y,
1326                  CPU16Regs:$b, CPU16Regs:$a)>;
1327
1328 //
1329 // unnsigned
1330 // x = (a <= b)? x : y
1331 //
1332 // if  (b < a) x = y
1333 //
1334 def : Mips16Pat<(select (i32 (setule CPU16Regs:$a, CPU16Regs:$b)),
1335                  CPU16Regs:$x, CPU16Regs:$y),
1336                 (SelTBteqZSltu CPU16Regs:$x, CPU16Regs:$y,
1337                  CPU16Regs:$b, CPU16Regs:$a)>;
1338
1339 //
1340 // signed/unsigned
1341 // x = (a == b)? x : y
1342 //
1343 // if (a != b) x = y
1344 //
1345 def : Mips16Pat<(select (i32 (seteq CPU16Regs:$a, CPU16Regs:$b)),
1346                  CPU16Regs:$x, CPU16Regs:$y),
1347                 (SelTBteqZCmp CPU16Regs:$x, CPU16Regs:$y,
1348                  CPU16Regs:$b, CPU16Regs:$a)>;
1349
1350 //
1351 // signed/unsigned
1352 // x = (a == 0)? x : y
1353 //
1354 // if (a != 0) x = y
1355 //
1356 def : Mips16Pat<(select (i32 (seteq CPU16Regs:$a, 0)),
1357                  CPU16Regs:$x, CPU16Regs:$y),
1358                 (SelBeqZ CPU16Regs:$x, CPU16Regs:$y,
1359                  CPU16Regs:$a)>;
1360
1361
1362 //
1363 // signed/unsigned
1364 // x = (a == k)? x : y
1365 //
1366 // if (a != k) x = y
1367 //
1368 def : Mips16Pat<(select (i32 (seteq CPU16Regs:$a, immZExt16:$k)),
1369                  CPU16Regs:$x, CPU16Regs:$y),
1370                 (SelTBteqZCmpi CPU16Regs:$x, CPU16Regs:$y,
1371                  CPU16Regs:$a, immZExt16:$k)>;
1372
1373
1374 //
1375 // signed/unsigned
1376 // x = (a != b)? x : y
1377 //
1378 // if (a == b) x = y
1379 //
1380 //
1381 def : Mips16Pat<(select (i32 (setne CPU16Regs:$a, CPU16Regs:$b)),
1382                  CPU16Regs:$x, CPU16Regs:$y),
1383                 (SelTBtneZCmp CPU16Regs:$x, CPU16Regs:$y,
1384                  CPU16Regs:$b, CPU16Regs:$a)>;
1385
1386 //
1387 // signed/unsigned
1388 // x = (a != 0)? x : y
1389 //
1390 // if (a == 0) x = y
1391 //
1392 def : Mips16Pat<(select (i32 (setne CPU16Regs:$a, 0)),
1393                  CPU16Regs:$x, CPU16Regs:$y),
1394                 (SelBneZ CPU16Regs:$x, CPU16Regs:$y,
1395                  CPU16Regs:$a)>;
1396
1397 // signed/unsigned
1398 // x = (a)? x : y
1399 //
1400 // if (!a) x = y
1401 //
1402 def : Mips16Pat<(select  CPU16Regs:$a,
1403                  CPU16Regs:$x, CPU16Regs:$y),
1404       (SelBneZ CPU16Regs:$x, CPU16Regs:$y,
1405        CPU16Regs:$a)>;
1406
1407
1408 //
1409 // signed/unsigned
1410 // x = (a != k)? x : y
1411 //
1412 // if (a == k) x = y
1413 //
1414 def : Mips16Pat<(select (i32 (setne CPU16Regs:$a, immZExt16:$k)),
1415                  CPU16Regs:$x, CPU16Regs:$y),
1416                 (SelTBtneZCmpi CPU16Regs:$x, CPU16Regs:$y,
1417                  CPU16Regs:$a, immZExt16:$k)>;
1418
1419 //
1420 // When writing C code to test setxx these patterns,
1421 // some will be transformed into
1422 // other things. So we test using C code but using -O3 and -O0
1423 //
1424 // seteq
1425 //
1426 def : Mips16Pat
1427   <(seteq CPU16Regs:$lhs,CPU16Regs:$rhs),
1428    (SltiuCCRxImmX16 (XorRxRxRy16 CPU16Regs:$lhs, CPU16Regs:$rhs), 1)>;
1429
1430 def : Mips16Pat
1431   <(seteq CPU16Regs:$lhs, 0),
1432    (SltiuCCRxImmX16 CPU16Regs:$lhs, 1)>;
1433
1434
1435 //
1436 // setge
1437 //
1438
1439 def: Mips16Pat
1440   <(setge CPU16Regs:$lhs, CPU16Regs:$rhs),
1441    (XorRxRxRy16 (SltCCRxRy16 CPU16Regs:$lhs, CPU16Regs:$rhs),
1442    (LiRxImmX16 1))>;
1443
1444 //
1445 // For constants, llvm transforms this to:
1446 // x > (k -1) and then reverses the operands to use setlt. So this pattern
1447 // is not used now by the compiler. (Presumably checking that k-1 does not
1448 // overflow). The compiler never uses this at a the current time, due to
1449 // other optimizations.
1450 //
1451 //def: Mips16Pat
1452 //  <(setge CPU16Regs:$lhs, immSExt16:$rhs),
1453 //   (XorRxRxRy16 (SltiCCRxImmX16 CPU16Regs:$lhs, immSExt16:$rhs),
1454 //   (LiRxImmX16 1))>;
1455
1456 // This catches the x >= -32768 case by transforming it to  x > -32769
1457 //
1458 def: Mips16Pat
1459   <(setgt CPU16Regs:$lhs, -32769),
1460    (XorRxRxRy16 (SltiCCRxImmX16 CPU16Regs:$lhs, -32768),
1461    (LiRxImmX16 1))>;
1462
1463 //
1464 // setgt
1465 //
1466 //
1467
1468 def: Mips16Pat
1469   <(setgt CPU16Regs:$lhs, CPU16Regs:$rhs),
1470    (SltCCRxRy16 CPU16Regs:$rhs, CPU16Regs:$lhs)>;
1471
1472 //
1473 // setle
1474 //
1475 def: Mips16Pat
1476   <(setle CPU16Regs:$lhs, CPU16Regs:$rhs),
1477    (XorRxRxRy16 (SltCCRxRy16 CPU16Regs:$rhs, CPU16Regs:$lhs), (LiRxImmX16 1))>;
1478
1479 //
1480 // setlt
1481 //
1482 def: SetCC_R16<setlt, SltCCRxRy16>;
1483
1484 def: SetCC_I16<setlt, immSExt16, SltiCCRxImmX16>;
1485
1486 //
1487 // setne
1488 //
1489 def : Mips16Pat
1490   <(setne CPU16Regs:$lhs,CPU16Regs:$rhs),
1491    (SltuCCRxRy16 (LiRxImmX16 0),
1492    (XorRxRxRy16 CPU16Regs:$lhs, CPU16Regs:$rhs))>;
1493
1494
1495 //
1496 // setuge
1497 //
1498 def: Mips16Pat
1499   <(setuge CPU16Regs:$lhs, CPU16Regs:$rhs),
1500    (XorRxRxRy16 (SltuCCRxRy16 CPU16Regs:$lhs, CPU16Regs:$rhs),
1501    (LiRxImmX16 1))>;
1502
1503 // this pattern will never be used because the compiler will transform
1504 // x >= k to x > (k - 1) and then use SLT
1505 //
1506 //def: Mips16Pat
1507 //  <(setuge CPU16Regs:$lhs, immZExt16:$rhs),
1508 //   (XorRxRxRy16 (SltiuCCRxImmX16 CPU16Regs:$lhs, immZExt16:$rhs),
1509 //   (LiRxImmX16 1))>;
1510
1511 //
1512 // setugt
1513 //
1514 def: Mips16Pat
1515   <(setugt CPU16Regs:$lhs, CPU16Regs:$rhs),
1516    (SltuCCRxRy16 CPU16Regs:$rhs, CPU16Regs:$lhs)>;
1517
1518 //
1519 // setule
1520 //
1521 def: Mips16Pat
1522   <(setule CPU16Regs:$lhs, CPU16Regs:$rhs),
1523    (XorRxRxRy16 (SltuCCRxRy16 CPU16Regs:$rhs, CPU16Regs:$lhs), (LiRxImmX16 1))>;
1524
1525 //
1526 // setult
1527 //
1528 def: SetCC_R16<setult, SltuCCRxRy16>;
1529
1530 def: SetCC_I16<setult, immSExt16, SltiuCCRxImmX16>;
1531
1532 def: Mips16Pat<(add CPU16Regs:$hi, (MipsLo tglobaladdr:$lo)),
1533                (AddiuRxRxImmX16 CPU16Regs:$hi, tglobaladdr:$lo)>;
1534
1535 // hi/lo relocs
1536
1537 def : Mips16Pat<(MipsHi tglobaltlsaddr:$in),
1538                 (SllX16 (LiRxImmX16 tglobaltlsaddr:$in), 16)>;
1539
1540 // wrapper_pic
1541 class Wrapper16Pat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1542   Mips16Pat<(MipsWrapper RC:$gp, node:$in),
1543             (ADDiuOp RC:$gp, node:$in)>;
1544
1545
1546 def : Wrapper16Pat<tglobaladdr, AddiuRxRxImmX16, CPU16Regs>;
1547 def : Wrapper16Pat<tglobaltlsaddr, AddiuRxRxImmX16, CPU16Regs>;
1548
1549 def : Mips16Pat<(i32 (extloadi8   addr16:$src)),
1550                 (LbuRxRyOffMemX16  addr16:$src)>;
1551 def : Mips16Pat<(i32 (extloadi16  addr16:$src)),
1552                 (LhuRxRyOffMemX16  addr16:$src)>;