lib/Target/IA64/IA64InstrInfo.cpp

   1 //===- IA64InstrInfo.cpp - IA64 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the IA64 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64InstrInfo.h"
  15 #include "IA64.h"
  16 #include "IA64InstrBuilder.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "IA64GenInstrInfo.inc"
  19 using namespace llvm;
  20
  21 IA64InstrInfo::IA64InstrInfo()
  22   : TargetInstrInfoImpl(IA64Insts, sizeof(IA64Insts)/sizeof(IA64Insts[0])),
  23     RI(*this) {
  24 }
  25
  26
  27 bool IA64InstrInfo::isMoveInstr(const MachineInstr& MI,
  28                                unsigned& sourceReg,
  29                                unsigned& destReg) const {
  30   unsigned oc = MI.getOpcode();
  31   if (oc == IA64::MOV || oc == IA64::FMOV) {
  32   // TODO: this doesn't detect predicate moves
  33      assert(MI.getNumOperands() >= 2 &&
  34              /* MI.getOperand(0).isReg() &&
  35              MI.getOperand(1).isReg() && */
  36              "invalid register-register move instruction");
  37      if (MI.getOperand(0).isReg() &&
  38          MI.getOperand(1).isReg()) {
  39        // if both operands of the MOV/FMOV are registers, then
  40        // yes, this is a move instruction
  41        sourceReg = MI.getOperand(1).getReg();
  42        destReg = MI.getOperand(0).getReg();
  43        return true;
  44      }
  45   }
  46   return false; // we don't consider e.g. %regN = MOV <FrameIndex #x> a
  47                 // move instruction
  48 }
  49
  50 unsigned
  51 IA64InstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
  52                             MachineBasicBlock *FBB,
  53                             const SmallVectorImpl<MachineOperand> &Cond)const {
  54   // Can only insert uncond branches so far.
  55   assert(Cond.empty() && !FBB && TBB && "Can only handle uncond branches!");
  56   BuildMI(&MBB, get(IA64::BRL_NOTCALL)).addMBB(TBB);
  57   return 1;
  58 }
  59
  60 bool IA64InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  61                                    MachineBasicBlock::iterator MI,
  62                                    unsigned DestReg, unsigned SrcReg,
  63                                    const TargetRegisterClass *DestRC,
  64                                    const TargetRegisterClass *SrcRC) const {
  65   if (DestRC != SrcRC) {
  66     // Not yet supported!
  67     return false;
  68   }
  69
  70   if(DestRC == IA64::PRRegisterClass ) // if a bool, we use pseudocode
  71     // (SrcReg) DestReg = cmp.eq.unc(r0, r0)
  72     BuildMI(MBB, MI, get(IA64::PCMPEQUNC), DestReg)
  73       .addReg(IA64::r0).addReg(IA64::r0).addReg(SrcReg);
  74   else // otherwise, MOV works (for both gen. regs and FP regs)
  75     BuildMI(MBB, MI, get(IA64::MOV), DestReg).addReg(SrcReg);
  76
  77   return true;
  78 }
  79
  80 void IA64InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
  81                                            MachineBasicBlock::iterator MI,
  82                                            unsigned SrcReg, bool isKill,
  83                                            int FrameIdx,
  84                                            const TargetRegisterClass *RC) const{
  85
  86   if (RC == IA64::FPRegisterClass) {
  87     BuildMI(MBB, MI, get(IA64::STF_SPILL)).addFrameIndex(FrameIdx)
  88       .addReg(SrcReg, false, false, isKill);
  89   } else if (RC == IA64::GRRegisterClass) {
  90     BuildMI(MBB, MI, get(IA64::ST8)).addFrameIndex(FrameIdx)
  91       .addReg(SrcReg, false, false, isKill);
  92   } else if (RC == IA64::PRRegisterClass) {
  93     /* we use IA64::r2 as a temporary register for doing this hackery. */
  94     // first we load 0:
  95     BuildMI(MBB, MI, get(IA64::MOV), IA64::r2).addReg(IA64::r0);
  96     // then conditionally add 1:
  97     BuildMI(MBB, MI, get(IA64::CADDIMM22), IA64::r2).addReg(IA64::r2)
  98       .addImm(1).addReg(SrcReg, false, false, isKill);
  99     // and then store it to the stack
 100     BuildMI(MBB, MI, get(IA64::ST8)).addFrameIndex(FrameIdx).addReg(IA64::r2);
 101   } else assert(0 &&
 102       "sorry, I don't know how to store this sort of reg in the stack\n");
 103 }
 104
 105 void IA64InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 106                                       bool isKill,
 107                                       SmallVectorImpl<MachineOperand> &Addr,
 108                                       const TargetRegisterClass *RC,
 109                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 110   unsigned Opc = 0;
 111   if (RC == IA64::FPRegisterClass) {
 112     Opc = IA64::STF8;
 113   } else if (RC == IA64::GRRegisterClass) {
 114     Opc = IA64::ST8;
 115   } else if (RC == IA64::PRRegisterClass) {
 116     Opc = IA64::ST1;
 117   } else {
 118     assert(0 &&
 119       "sorry, I don't know how to store this sort of reg\n");
 120   }
 121
 122   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
 123   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 124     MachineOperand &MO = Addr[i];
 125     if (MO.isReg())
 126       MIB.addReg(MO.getReg());
 127     else if (MO.isImm())
 128       MIB.addImm(MO.getImm());
 129     else
 130       MIB.addFrameIndex(MO.getIndex());
 131   }
 132   MIB.addReg(SrcReg, false, false, isKill);
 133   NewMIs.push_back(MIB);
 134   return;
 135
 136 }
 137
 138 void IA64InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 139                                             MachineBasicBlock::iterator MI,
 140                                             unsigned DestReg, int FrameIdx,
 141                                             const TargetRegisterClass *RC)const{
 142
 143   if (RC == IA64::FPRegisterClass) {
 144     BuildMI(MBB, MI, get(IA64::LDF_FILL), DestReg).addFrameIndex(FrameIdx);
 145   } else if (RC == IA64::GRRegisterClass) {
 146     BuildMI(MBB, MI, get(IA64::LD8), DestReg).addFrameIndex(FrameIdx);
 147  } else if (RC == IA64::PRRegisterClass) {
 148    // first we load a byte from the stack into r2, our 'predicate hackery'
 149    // scratch reg
 150    BuildMI(MBB, MI, get(IA64::LD8), IA64::r2).addFrameIndex(FrameIdx);
 151    // then we compare it to zero. If it _is_ zero, compare-not-equal to
 152    // r0 gives us 0, which is what we want, so that's nice.
 153    BuildMI(MBB, MI, get(IA64::CMPNE), DestReg).addReg(IA64::r2).addReg(IA64::r0);
 154  } else assert(0 &&
 155      "sorry, I don't know how to load this sort of reg from the stack\n");
 156 }
 157
 158 void IA64InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 159                                        SmallVectorImpl<MachineOperand> &Addr,
 160                                        const TargetRegisterClass *RC,
 161                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 162   unsigned Opc = 0;
 163   if (RC == IA64::FPRegisterClass) {
 164     Opc = IA64::LDF8;
 165   } else if (RC == IA64::GRRegisterClass) {
 166     Opc = IA64::LD8;
 167   } else if (RC == IA64::PRRegisterClass) {
 168     Opc = IA64::LD1;
 169   } else {
 170     assert(0 &&
 171       "sorry, I don't know how to store this sort of reg\n");
 172   }
 173
 174   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
 175   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 176     MachineOperand &MO = Addr[i];
 177     if (MO.isReg())
 178       MIB.addReg(MO.getReg());
 179     else if (MO.isImm())
 180       MIB.addImm(MO.getImm());
 181     else
 182       MIB.addFrameIndex(MO.getIndex());
 183   }
 184   NewMIs.push_back(MIB);
 185   return;
 186 }