lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setLoadXAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40       setLoadXAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  41
  42       setLoadXAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  43       setLoadXAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44       setLoadXAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45       setLoadXAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47       setOperationAction(ISD::BRIND            , MVT::i64,   Expand);
  48       setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  49       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  50
  51       // ia64 uses SELECT not SELECT_CC
  52       setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  53
  54       // We need to handle ISD::RET for void functions ourselves,
  55       // so we get a chance to restore ar.pfs before adding a
  56       // br.ret insn
  57       setOperationAction(ISD::RET, MVT::Other, Custom);
  58
  59       setSetCCResultType(MVT::i1);
  60       setShiftAmountType(MVT::i64);
  61
  62       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  63       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  64
  65       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  66       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  67
  68       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  69       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  70       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  71
  72       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  73       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  74
  75       // We don't support sin/cos/sqrt
  76       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  77       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  78       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  79       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  80       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  81       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  82
  83       // FIXME: IA64 supports fcopysign natively!
  84       setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  85       setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  86
  87       // We don't have line number support yet.
  88       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  89       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  90       setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
  91
  92       //IA64 has these, but they are not implemented
  93       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  94       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  95       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  96       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  97       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
  98
  99       // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 100       setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 101       setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 102
 103       // Use the default implementation.
 104       setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 105       setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 106       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 107       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 108       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 109
 110       setStackPointerRegisterToSaveRestore(IA64::r12);
 111
 112       setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 113       setJumpBufAlignment(16); // ...and must be 16-byte aligned
 114
 115       computeRegisterProperties();
 116
 117       setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 118       addLegalFPImmediate(+0.0);
 119       addLegalFPImmediate(+1.0);
 120 }
 121
 122 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 123   switch (Opcode) {
 124   default: return 0;
 125   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 126   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 127   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 128   }
 129 }
 130
 131
 132 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 133 static bool isFloatingPointZero(SDOperand Op) {
 134   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 135     return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 136   else if (Op.getOpcode() == ISD::EXTLOAD || Op.getOpcode() == ISD::LOAD) {
 137     // Maybe this has already been legalized into the constant pool?
 138     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 139       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 140         return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 141   }
 142   return false;
 143 }
 144
 145 std::vector<SDOperand>
 146 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 147   std::vector<SDOperand> ArgValues;
 148   //
 149   // add beautiful description of IA64 stack frame format
 150   // here (from intel 24535803.pdf most likely)
 151   //
 152   MachineFunction &MF = DAG.getMachineFunction();
 153   MachineFrameInfo *MFI = MF.getFrameInfo();
 154
 155   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 156   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 157   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 158
 159   MachineBasicBlock& BB = MF.front();
 160
 161   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 162                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 163
 164   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 165                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 166
 167   unsigned argVreg[8];
 168   unsigned argPreg[8];
 169   unsigned argOpc[8];
 170
 171   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 172
 173   unsigned ArgOffset = 0;
 174   int count = 0;
 175
 176   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 177     {
 178       SDOperand newroot, argt;
 179       if(count < 8) { // need to fix this logic? maybe.
 180
 181         switch (getValueType(I->getType())) {
 182           default:
 183             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 184           case MVT::f32:
 185             // fixme? (well, will need to for weird FP structy stuff,
 186             // see intel ABI docs)
 187           case MVT::f64:
 188 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 189             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 190             // floating point args go into f8..f15 as-needed, the increment
 191             argVreg[count] =                              // is below..:
 192             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 193             // FP args go into f8..f15 as needed: (hence the ++)
 194             argPreg[count] = args_FP[used_FPArgs++];
 195             argOpc[count] = IA64::FMOV;
 196             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 197                                                 MVT::f64);
 198             if (I->getType() == Type::FloatTy)
 199               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 200             break;
 201           case MVT::i1: // NOTE: as far as C abi stuff goes,
 202                         // bools are just boring old ints
 203           case MVT::i8:
 204           case MVT::i16:
 205           case MVT::i32:
 206           case MVT::i64:
 207 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 208             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 209             argVreg[count] =
 210             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 211             argPreg[count] = args_int[count];
 212             argOpc[count] = IA64::MOV;
 213             argt = newroot =
 214               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 215             if ( getValueType(I->getType()) != MVT::i64)
 216               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 217                   newroot);
 218             break;
 219         }
 220       } else { // more than 8 args go into the frame
 221         // Create the frame index object for this incoming parameter...
 222         ArgOffset = 16 + 8 * (count - 8);
 223         int FI = MFI->CreateFixedObject(8, ArgOffset);
 224
 225         // Create the SelectionDAG nodes corresponding to a load
 226         //from this parameter
 227         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 228         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 229                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 230       }
 231       ++count;
 232       DAG.setRoot(newroot.getValue(1));
 233       ArgValues.push_back(argt);
 234     }
 235
 236
 237   // Create a vreg to hold the output of (what will become)
 238   // the "alloc" instruction
 239   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 240   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 241   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 242 /*
 243   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 244
 245   // hmm:
 246   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 247   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 248   // ..hmm.
 249
 250   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 251
 252   // hmm:
 253   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 254   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 255   // ..hmm.
 256 */
 257
 258   unsigned tempOffset=0;
 259
 260   // if this is a varargs function, we simply lower llvm.va_start by
 261   // pointing to the first entry
 262   if(F.isVarArg()) {
 263     tempOffset=0;
 264     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 265   }
 266
 267   // here we actually do the moving of args, and store them to the stack
 268   // too if this is a varargs function:
 269   for (int i = 0; i < count && i < 8; ++i) {
 270     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 271     if(F.isVarArg()) {
 272       // if this is a varargs function, we copy the input registers to the stack
 273       int FI = MFI->CreateFixedObject(8, tempOffset);
 274       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 275       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 276       // FIXME: we should use st8.spill here, one day
 277       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 278     }
 279   }
 280
 281   // Finally, inform the code generator which regs we return values in.
 282   // (see the ISD::RET: case in the instruction selector)
 283   switch (getValueType(F.getReturnType())) {
 284   default: assert(0 && "i have no idea where to return this type!");
 285   case MVT::isVoid: break;
 286   case MVT::i1:
 287   case MVT::i8:
 288   case MVT::i16:
 289   case MVT::i32:
 290   case MVT::i64:
 291     MF.addLiveOut(IA64::r8);
 292     break;
 293   case MVT::f32:
 294   case MVT::f64:
 295     MF.addLiveOut(IA64::F8);
 296     break;
 297   }
 298
 299   return ArgValues;
 300 }
 301
 302 std::pair<SDOperand, SDOperand>
 303 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 304                                 const Type *RetTy, bool isVarArg,
 305                                 unsigned CallingConv, bool isTailCall,
 306                                 SDOperand Callee, ArgListTy &Args,
 307                                 SelectionDAG &DAG) {
 308
 309   MachineFunction &MF = DAG.getMachineFunction();
 310
 311   unsigned NumBytes = 16;
 312   unsigned outRegsUsed = 0;
 313
 314   if (Args.size() > 8) {
 315     NumBytes += (Args.size() - 8) * 8;
 316     outRegsUsed = 8;
 317   } else {
 318     outRegsUsed = Args.size();
 319   }
 320
 321   // FIXME? this WILL fail if we ever try to pass around an arg that
 322   // consumes more than a single output slot (a 'real' double, int128
 323   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 324   // registers we use. Hopefully, the assembler will notice.
 325   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 326     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 327
 328   // keep stack frame 16-byte aligned
 329   //assert(NumBytes==((NumBytes+15) & ~15) && "stack frame not 16-byte aligned!");
 330   NumBytes = (NumBytes+15) & ~15;
 331
 332   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 333
 334   SDOperand StackPtr, NullSV;
 335   std::vector<SDOperand> Stores;
 336   std::vector<SDOperand> Converts;
 337   std::vector<SDOperand> RegValuesToPass;
 338   unsigned ArgOffset = 16;
 339
 340   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 341     {
 342       SDOperand Val = Args[i].first;
 343       MVT::ValueType ObjectVT = Val.getValueType();
 344       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 345       unsigned ObjSize=8;
 346       switch (ObjectVT) {
 347       default: assert(0 && "unexpected argument type!");
 348       case MVT::i1:
 349       case MVT::i8:
 350       case MVT::i16:
 351       case MVT::i32:
 352         //promote to 64-bits, sign/zero extending based on type
 353         //of the argument
 354         if(Args[i].second->isSigned())
 355           Val = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Val);
 356         else
 357           Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Val);
 358         // XXX: fall through
 359       case MVT::i64:
 360         //ObjSize = 8;
 361         if(RegValuesToPass.size() >= 8) {
 362           ValToStore = Val;
 363         } else {
 364           RegValuesToPass.push_back(Val);
 365         }
 366         break;
 367       case MVT::f32:
 368         //promote to 64-bits
 369         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 370         // XXX: fall through
 371       case MVT::f64:
 372         if(RegValuesToPass.size() >= 8) {
 373           ValToStore = Val;
 374         } else {
 375           RegValuesToPass.push_back(Val);
 376           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 377             ValToConvert = Val; // additionally pass this FP value as an int
 378           }
 379         }
 380         break;
 381       }
 382
 383       if(ValToStore.Val) {
 384         if(!StackPtr.Val) {
 385           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 386           NullSV = DAG.getSrcValue(NULL);
 387         }
 388         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 389         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 390         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 391                                      ValToStore, PtrOff, NullSV));
 392         ArgOffset += ObjSize;
 393       }
 394
 395       if(ValToConvert.Val) {
 396         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 397       }
 398     }
 399
 400   // Emit all stores, make sure they occur before any copies into physregs.
 401   if (!Stores.empty())
 402     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 403
 404   static const unsigned IntArgRegs[] = {
 405     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 406     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 407   };
 408
 409   static const unsigned FPArgRegs[] = {
 410     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 411     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 412   };
 413
 414   SDOperand InFlag;
 415
 416   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 417   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 418   Chain = GPBeforeCall.getValue(1);
 419   InFlag = Chain.getValue(2);
 420   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 421   Chain = SPBeforeCall.getValue(1);
 422   InFlag = Chain.getValue(2);
 423   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 424   Chain = RPBeforeCall.getValue(1);
 425   InFlag = Chain.getValue(2);
 426
 427   // Build a sequence of copy-to-reg nodes chained together with token chain
 428   // and flag operands which copy the outgoing integer args into regs out[0-7]
 429   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 430   // TODO: for performance, we should only copy FP args into int regs when we
 431   // know this is required (i.e. for varardic or external (unknown) functions)
 432
 433   // first to the FP->(integer representation) conversions, these are
 434   // flagged for now, but shouldn't have to be (TODO)
 435   unsigned seenConverts = 0;
 436   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 437     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 438       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++], InFlag);
 439       InFlag = Chain.getValue(1);
 440     }
 441   }
 442
 443   // next copy args into the usual places, these are flagged
 444   unsigned usedFPArgs = 0;
 445   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 446     Chain = DAG.getCopyToReg(Chain,
 447       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 448                                           IntArgRegs[i] : FPArgRegs[usedFPArgs++],
 449       RegValuesToPass[i], InFlag);
 450     InFlag = Chain.getValue(1);
 451   }
 452
 453   // If the callee is a GlobalAddress node (quite common, every direct call is)
 454   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 455 /*
 456   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 457     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 458   }
 459 */
 460
 461   std::vector<MVT::ValueType> NodeTys;
 462   std::vector<SDOperand> CallOperands;
 463   NodeTys.push_back(MVT::Other);   // Returns a chain
 464   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 465   CallOperands.push_back(Chain);
 466   CallOperands.push_back(Callee);
 467
 468   // emit the call itself
 469   if (InFlag.Val)
 470     CallOperands.push_back(InFlag);
 471   else
 472     assert(0 && "this should never happen!\n");
 473
 474   // to make way for a hack:
 475   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys,
 476                       &CallOperands[0], CallOperands.size());
 477   InFlag = Chain.getValue(1);
 478
 479   // restore the GP, SP and RP after the call
 480   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 481   InFlag = Chain.getValue(1);
 482   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 483   InFlag = Chain.getValue(1);
 484   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 485   InFlag = Chain.getValue(1);
 486
 487   std::vector<MVT::ValueType> RetVals;
 488   RetVals.push_back(MVT::Other);
 489   RetVals.push_back(MVT::Flag);
 490
 491   MVT::ValueType RetTyVT = getValueType(RetTy);
 492   SDOperand RetVal;
 493   if (RetTyVT != MVT::isVoid) {
 494     switch (RetTyVT) {
 495     default: assert(0 && "Unknown value type to return!");
 496     case MVT::i1: { // bools are just like other integers (returned in r8)
 497       // we *could* fall through to the truncate below, but this saves a
 498       // few redundant predicate ops
 499       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 500       InFlag = boolInR8.getValue(2);
 501       Chain = boolInR8.getValue(1);
 502       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 503       InFlag = zeroReg.getValue(2);
 504       Chain = zeroReg.getValue(1);
 505
 506       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 507       break;
 508     }
 509     case MVT::i8:
 510     case MVT::i16:
 511     case MVT::i32:
 512       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 513       Chain = RetVal.getValue(1);
 514
 515       // keep track of whether it is sign or zero extended (todo: bools?)
 516 /* XXX
 517       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 518                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 519 */
 520       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 521       break;
 522     case MVT::i64:
 523       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 524       Chain = RetVal.getValue(1);
 525       InFlag = RetVal.getValue(2); // XXX dead
 526       break;
 527     case MVT::f32:
 528       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 529       Chain = RetVal.getValue(1);
 530       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 531       break;
 532     case MVT::f64:
 533       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 534       Chain = RetVal.getValue(1);
 535       InFlag = RetVal.getValue(2); // XXX dead
 536       break;
 537     }
 538   }
 539
 540   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 541                       DAG.getConstant(NumBytes, getPointerTy()));
 542
 543   return std::make_pair(RetVal, Chain);
 544 }
 545
 546 std::pair<SDOperand, SDOperand> IA64TargetLowering::
 547 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 548                         SelectionDAG &DAG) {
 549   assert(0 && "LowerFrameReturnAddress unimplemented");
 550   abort();
 551 }
 552
 553 SDOperand IA64TargetLowering::
 554 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 555   switch (Op.getOpcode()) {
 556   default: assert(0 && "Should not custom lower this!");
 557   case ISD::RET: {
 558     SDOperand AR_PFSVal, Copy;
 559
 560     switch(Op.getNumOperands()) {
 561      default:
 562       assert(0 && "Do not know how to return this many arguments!");
 563       abort();
 564     case 1:
 565       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 566       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 567                                    AR_PFSVal);
 568       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 569     case 3: {
 570       // Copy the result into the output register & restore ar.pfs
 571       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 572       unsigned ArgReg = MVT::isInteger(ArgVT) ? IA64::r8 : IA64::F8;
 573
 574       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 575       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 576                               SDOperand());
 577       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 578                                    Copy.getValue(1));
 579       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other,
 580                          AR_PFSVal, AR_PFSVal.getValue(1));
 581     }
 582     }
 583     return SDOperand();
 584   }
 585   case ISD::VAARG: {
 586     MVT::ValueType VT = getPointerTy();
 587     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 588                                    Op.getOperand(2));
 589     // Increment the pointer, VAList, to the next vaarg
 590     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 591                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 592                                                    VT));
 593     // Store the incremented VAList to the legalized pointer
 594     VAIncr = DAG.getNode(ISD::STORE, MVT::Other, VAList.getValue(1), VAIncr,
 595                          Op.getOperand(1), Op.getOperand(2));
 596     // Load the actual argument out of the pointer VAList
 597     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, DAG.getSrcValue(0));
 598   }
 599   case ISD::VASTART: {
 600     // vastart just stores the address of the VarArgsFrameIndex slot into the
 601     // memory location argument.
 602     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 603     return DAG.getNode(ISD::STORE, MVT::Other, Op.getOperand(0), FR,
 604                        Op.getOperand(1), Op.getOperand(2));
 605   }
 606   }
 607 }