lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setOperationAction(ISD::BRCONDTWOWAY     , MVT::Other, Expand);
  39       setOperationAction(ISD::BRTWOWAY_CC      , MVT::Other, Expand);
  40       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  41
  42       // We need to handle ISD::RET for void functions ourselves,
  43       // so we get a chance to restore ar.pfs before adding a
  44       // br.ret insn
  45       setOperationAction(ISD::RET, MVT::Other, Custom);
  46
  47       setSetCCResultType(MVT::i1);
  48       setShiftAmountType(MVT::i64);
  49
  50       setOperationAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  51
  52       setOperationAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  53
  54       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  55       setOperationAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  56       setOperationAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  57       setOperationAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  58
  59       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  60       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  61
  62       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  63       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  64
  65       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  66       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  67       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  68
  69       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  70       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  71
  72       // We don't support sin/cos/sqrt
  73       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  74       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  75       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  76       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  77       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  78       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  79
  80       // We don't have line number support yet.
  81       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  82       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  83       setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
  84
  85       //IA64 has these, but they are not implemented
  86       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  87       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  88       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  89       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
  90       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
  91
  92       // VASTART needs to be custom lowered to use the VarArgsFrameIndex
  93       setOperationAction(ISD::VAARG             , MVT::Other, Custom);
  94       setOperationAction(ISD::VASTART           , MVT::Other, Custom);
  95
  96       // Use the default implementation.
  97       setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
  98       setOperationAction(ISD::VAEND             , MVT::Other, Expand);
  99       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 100       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 101       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 102
 103       setSchedulingPreference(SchedulingForLatency);
 104       setStackPointerRegisterToSaveRestore(IA64::r12);
 105
 106       computeRegisterProperties();
 107
 108       addLegalFPImmediate(+0.0);
 109       addLegalFPImmediate(+1.0);
 110 }
 111
 112 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 113   switch (Opcode) {
 114   default: return 0;
 115   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 116   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 117   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 118   }
 119 }
 120
 121
 122 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 123 static bool isFloatingPointZero(SDOperand Op) {
 124   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 125     return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 126   else if (Op.getOpcode() == ISD::EXTLOAD || Op.getOpcode() == ISD::LOAD) {
 127     // Maybe this has already been legalized into the constant pool?
 128     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 129       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->get()))
 130         return CFP->isExactlyValue(-0.0) || CFP->isExactlyValue(0.0);
 131   }
 132   return false;
 133 }
 134
 135 std::vector<SDOperand>
 136 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 137   std::vector<SDOperand> ArgValues;
 138   //
 139   // add beautiful description of IA64 stack frame format
 140   // here (from intel 24535803.pdf most likely)
 141   //
 142   MachineFunction &MF = DAG.getMachineFunction();
 143   MachineFrameInfo *MFI = MF.getFrameInfo();
 144
 145   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 146   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 147   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 148
 149   MachineBasicBlock& BB = MF.front();
 150
 151   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 152                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 153
 154   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 155                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 156
 157   unsigned argVreg[8];
 158   unsigned argPreg[8];
 159   unsigned argOpc[8];
 160
 161   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 162
 163   unsigned ArgOffset = 0;
 164   int count = 0;
 165
 166   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 167     {
 168       SDOperand newroot, argt;
 169       if(count < 8) { // need to fix this logic? maybe.
 170
 171         switch (getValueType(I->getType())) {
 172           default:
 173             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 174           case MVT::f32:
 175             // fixme? (well, will need to for weird FP structy stuff,
 176             // see intel ABI docs)
 177           case MVT::f64:
 178 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 179             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 180             // floating point args go into f8..f15 as-needed, the increment
 181             argVreg[count] =                              // is below..:
 182             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 183             // FP args go into f8..f15 as needed: (hence the ++)
 184             argPreg[count] = args_FP[used_FPArgs++];
 185             argOpc[count] = IA64::FMOV;
 186             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 187                                                 MVT::f64);
 188             if (I->getType() == Type::FloatTy)
 189               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 190             break;
 191           case MVT::i1: // NOTE: as far as C abi stuff goes,
 192                         // bools are just boring old ints
 193           case MVT::i8:
 194           case MVT::i16:
 195           case MVT::i32:
 196           case MVT::i64:
 197 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 198             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 199             argVreg[count] =
 200             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 201             argPreg[count] = args_int[count];
 202             argOpc[count] = IA64::MOV;
 203             argt = newroot =
 204               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 205             if ( getValueType(I->getType()) != MVT::i64)
 206               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 207                   newroot);
 208             break;
 209         }
 210       } else { // more than 8 args go into the frame
 211         // Create the frame index object for this incoming parameter...
 212         ArgOffset = 16 + 8 * (count - 8);
 213         int FI = MFI->CreateFixedObject(8, ArgOffset);
 214
 215         // Create the SelectionDAG nodes corresponding to a load
 216         //from this parameter
 217         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 218         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 219                                      DAG.getEntryNode(), FIN, DAG.getSrcValue(NULL));
 220       }
 221       ++count;
 222       DAG.setRoot(newroot.getValue(1));
 223       ArgValues.push_back(argt);
 224     }
 225
 226
 227   // Create a vreg to hold the output of (what will become)
 228   // the "alloc" instruction
 229   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 230   BuildMI(&BB, IA64::PSEUDO_ALLOC, 0, VirtGPR);
 231   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 232 /*
 233   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 234
 235   // hmm:
 236   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 237   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 238   // ..hmm.
 239
 240   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 241
 242   // hmm:
 243   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 244   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 245   // ..hmm.
 246 */
 247
 248   unsigned tempOffset=0;
 249
 250   // if this is a varargs function, we simply lower llvm.va_start by
 251   // pointing to the first entry
 252   if(F.isVarArg()) {
 253     tempOffset=0;
 254     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 255   }
 256
 257   // here we actually do the moving of args, and store them to the stack
 258   // too if this is a varargs function:
 259   for (int i = 0; i < count && i < 8; ++i) {
 260     BuildMI(&BB, argOpc[i], 1, argVreg[i]).addReg(argPreg[i]);
 261     if(F.isVarArg()) {
 262       // if this is a varargs function, we copy the input registers to the stack
 263       int FI = MFI->CreateFixedObject(8, tempOffset);
 264       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 265       BuildMI(&BB, IA64::MOV, 1, IA64::r22).addFrameIndex(FI);
 266       // FIXME: we should use st8.spill here, one day
 267       BuildMI(&BB, IA64::ST8, 1, IA64::r22).addReg(argPreg[i]);
 268     }
 269   }
 270
 271   // Finally, inform the code generator which regs we return values in.
 272   // (see the ISD::RET: case in the instruction selector)
 273   switch (getValueType(F.getReturnType())) {
 274   default: assert(0 && "i have no idea where to return this type!");
 275   case MVT::isVoid: break;
 276   case MVT::i1:
 277   case MVT::i8:
 278   case MVT::i16:
 279   case MVT::i32:
 280   case MVT::i64:
 281     MF.addLiveOut(IA64::r8);
 282     break;
 283   case MVT::f32:
 284   case MVT::f64:
 285     MF.addLiveOut(IA64::F8);
 286     break;
 287   }
 288
 289   return ArgValues;
 290 }
 291
 292 std::pair<SDOperand, SDOperand>
 293 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 294                                 const Type *RetTy, bool isVarArg,
 295                                 unsigned CallingConv, bool isTailCall,
 296                                 SDOperand Callee, ArgListTy &Args,
 297                                 SelectionDAG &DAG) {
 298
 299   MachineFunction &MF = DAG.getMachineFunction();
 300
 301   unsigned NumBytes = 16;
 302   unsigned outRegsUsed = 0;
 303
 304   if (Args.size() > 8) {
 305     NumBytes += (Args.size() - 8) * 8;
 306     outRegsUsed = 8;
 307   } else {
 308     outRegsUsed = Args.size();
 309   }
 310
 311   // FIXME? this WILL fail if we ever try to pass around an arg that
 312   // consumes more than a single output slot (a 'real' double, int128
 313   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 314   // registers we use. Hopefully, the assembler will notice.
 315   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 316     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 317
 318   // keep stack frame 16-byte aligned
 319   //assert(NumBytes==((NumBytes+15) & ~15) && "stack frame not 16-byte aligned!");
 320   NumBytes = (NumBytes+15) & ~15;
 321
 322   Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 323                         DAG.getConstant(NumBytes, getPointerTy()));
 324
 325   SDOperand StackPtr, NullSV;
 326   std::vector<SDOperand> Stores;
 327   std::vector<SDOperand> Converts;
 328   std::vector<SDOperand> RegValuesToPass;
 329   unsigned ArgOffset = 16;
 330
 331   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 332     {
 333       SDOperand Val = Args[i].first;
 334       MVT::ValueType ObjectVT = Val.getValueType();
 335       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 336       unsigned ObjSize=8;
 337       switch (ObjectVT) {
 338       default: assert(0 && "unexpected argument type!");
 339       case MVT::i1:
 340       case MVT::i8:
 341       case MVT::i16:
 342       case MVT::i32:
 343         //promote to 64-bits, sign/zero extending based on type
 344         //of the argument
 345         if(Args[i].second->isSigned())
 346           Val = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Val);
 347         else
 348           Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Val);
 349         // XXX: fall through
 350       case MVT::i64:
 351         //ObjSize = 8;
 352         if(RegValuesToPass.size() >= 8) {
 353           ValToStore = Val;
 354         } else {
 355           RegValuesToPass.push_back(Val);
 356         }
 357         break;
 358       case MVT::f32:
 359         //promote to 64-bits
 360         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 361         // XXX: fall through
 362       case MVT::f64:
 363         if(RegValuesToPass.size() >= 8) {
 364           ValToStore = Val;
 365         } else {
 366           RegValuesToPass.push_back(Val);
 367           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 368             ValToConvert = Val; // additionally pass this FP value as an int
 369           }
 370         }
 371         break;
 372       }
 373
 374       if(ValToStore.Val) {
 375         if(!StackPtr.Val) {
 376           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 377           NullSV = DAG.getSrcValue(NULL);
 378         }
 379         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 380         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 381         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 382                                      ValToStore, PtrOff, NullSV));
 383         ArgOffset += ObjSize;
 384       }
 385
 386       if(ValToConvert.Val) {
 387         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 388       }
 389     }
 390
 391   // Emit all stores, make sure they occur before any copies into physregs.
 392   if (!Stores.empty())
 393     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 394
 395   static const unsigned IntArgRegs[] = {
 396     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 397     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 398   };
 399
 400   static const unsigned FPArgRegs[] = {
 401     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 402     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 403   };
 404
 405   SDOperand InFlag;
 406
 407   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 408   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 409   Chain = GPBeforeCall.getValue(1);
 410   InFlag = Chain.getValue(2);
 411   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 412   Chain = SPBeforeCall.getValue(1);
 413   InFlag = Chain.getValue(2);
 414   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 415   Chain = RPBeforeCall.getValue(1);
 416   InFlag = Chain.getValue(2);
 417
 418   // Build a sequence of copy-to-reg nodes chained together with token chain
 419   // and flag operands which copy the outgoing integer args into regs out[0-7]
 420   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 421   // TODO: for performance, we should only copy FP args into int regs when we
 422   // know this is required (i.e. for varardic or external (unknown) functions)
 423
 424   // first to the FP->(integer representation) conversions, these are
 425   // flagged for now, but shouldn't have to be (TODO)
 426   unsigned seenConverts = 0;
 427   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 428     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 429       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++], InFlag);
 430       InFlag = Chain.getValue(1);
 431     }
 432   }
 433
 434   // next copy args into the usual places, these are flagged
 435   unsigned usedFPArgs = 0;
 436   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 437     Chain = DAG.getCopyToReg(Chain,
 438       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 439                                           IntArgRegs[i] : FPArgRegs[usedFPArgs++],
 440       RegValuesToPass[i], InFlag);
 441     InFlag = Chain.getValue(1);
 442   }
 443
 444   // If the callee is a GlobalAddress node (quite common, every direct call is)
 445   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 446 /*
 447   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 448     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 449   }
 450 */
 451
 452   std::vector<MVT::ValueType> NodeTys;
 453   std::vector<SDOperand> CallOperands;
 454   NodeTys.push_back(MVT::Other);   // Returns a chain
 455   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 456   CallOperands.push_back(Chain);
 457   CallOperands.push_back(Callee);
 458
 459   // emit the call itself
 460   if (InFlag.Val)
 461     CallOperands.push_back(InFlag);
 462   else
 463     assert(0 && "this should never happen!\n");
 464
 465 /* out with the old...
 466     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee, InFlag), 0);
 467   else
 468     Chain = SDOperand(DAG.getCall(NodeTys, Chain, Callee), 0);
 469 */
 470   // to make way for a hack:
 471   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys, CallOperands);
 472   InFlag = Chain.getValue(1);
 473
 474   // restore the GP, SP and RP after the call
 475   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 476   InFlag = Chain.getValue(1);
 477   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 478   InFlag = Chain.getValue(1);
 479   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 480   InFlag = Chain.getValue(1);
 481
 482   std::vector<MVT::ValueType> RetVals;
 483   RetVals.push_back(MVT::Other);
 484   RetVals.push_back(MVT::Flag);
 485
 486   MVT::ValueType RetTyVT = getValueType(RetTy);
 487   SDOperand RetVal;
 488   if (RetTyVT != MVT::isVoid) {
 489     switch (RetTyVT) {
 490     default: assert(0 && "Unknown value type to return!");
 491     case MVT::i1: { // bools are just like other integers (returned in r8)
 492       // we *could* fall through to the truncate below, but this saves a
 493       // few redundant predicate ops
 494       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 495       InFlag = boolInR8.getValue(2);
 496       Chain = boolInR8.getValue(1);
 497       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 498       InFlag = zeroReg.getValue(2);
 499       Chain = zeroReg.getValue(1);
 500
 501       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 502       break;
 503     }
 504     case MVT::i8:
 505     case MVT::i16:
 506     case MVT::i32:
 507       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 508       Chain = RetVal.getValue(1);
 509
 510       // keep track of whether it is sign or zero extended (todo: bools?)
 511 /* XXX
 512       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 513                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 514 */
 515       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 516       break;
 517     case MVT::i64:
 518       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 519       Chain = RetVal.getValue(1);
 520       InFlag = RetVal.getValue(2); // XXX dead
 521       break;
 522     case MVT::f32:
 523       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 524       Chain = RetVal.getValue(1);
 525       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 526       break;
 527     case MVT::f64:
 528       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 529       Chain = RetVal.getValue(1);
 530       InFlag = RetVal.getValue(2); // XXX dead
 531       break;
 532     }
 533   }
 534
 535   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 536                       DAG.getConstant(NumBytes, getPointerTy()));
 537
 538   return std::make_pair(RetVal, Chain);
 539 }
 540
 541 SDOperand IA64TargetLowering::LowerReturnTo(SDOperand Chain, SDOperand Op,
 542                                                SelectionDAG &DAG) {
 543   SDOperand Copy, InFlag;
 544   SDOperand AR_PFSVal = DAG.getCopyFromReg(Chain, this->VirtGPR,
 545                                                MVT::i64);
 546   Chain = AR_PFSVal.getValue(1);
 547
 548   switch (Op.getValueType()) {
 549   default: assert(0 && "Unknown type to return! (promote?)");
 550   case MVT::i64:
 551     Copy = DAG.getCopyToReg(Chain, IA64::r8, Op, InFlag);
 552     break;
 553   case MVT::f64:
 554     Copy = DAG.getCopyToReg(Chain, IA64::F8, Op, InFlag);
 555     break;
 556   }
 557
 558   Chain = Copy.getValue(0);
 559   InFlag = Copy.getValue(1);
 560   // we need to copy VirtGPR (the vreg (to become a real reg)) that holds
 561   // the output of this function's alloc instruction back into ar.pfs
 562   // before we return. this copy must not float up above the last
 563   // outgoing call in this function - we flag this to the ret instruction
 564   Chain = DAG.getCopyToReg(Chain, IA64::AR_PFS, AR_PFSVal, InFlag);
 565   InFlag = Chain.getValue(1);
 566
 567   // and then just emit a 'ret' instruction
 568   std::vector<MVT::ValueType> NodeTys;
 569   std::vector<SDOperand> RetOperands;
 570   NodeTys.push_back(MVT::Other);
 571   NodeTys.push_back(MVT::Flag);
 572   RetOperands.push_back(Chain);
 573   RetOperands.push_back(InFlag);
 574
 575   return DAG.getNode(IA64ISD::RET_FLAG, NodeTys, RetOperands);
 576 //  return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, MVT::Other, Copy, Chain, InFlag);
 577 }
 578
 579 std::pair<SDOperand, SDOperand> IA64TargetLowering::
 580 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 581                         SelectionDAG &DAG) {
 582   assert(0 && "LowerFrameReturnAddress unimplemented");
 583   abort();
 584 }
 585
 586 SDOperand IA64TargetLowering::
 587 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 588   switch (Op.getOpcode()) {
 589   default: assert(0 && "Should not custom lower this!");
 590   case ISD::RET: { // the DAGgy stuff takes care of
 591     // restoring ar.pfs before adding a br.ret for functions
 592     // that return something, but we need to take care of stuff
 593     // that returns void manually, so here it is:
 594     assert(Op.getNumOperands()==1 &&
 595       "trying to custom lower a return other than void! (numops!=1)");
 596
 597     SDOperand Chain = Op.getOperand(0);
 598     SDOperand AR_PFSVal = DAG.getCopyFromReg(Chain, this->VirtGPR,
 599                                                   MVT::i64);
 600     Chain = AR_PFSVal.getValue(1);
 601     Chain = DAG.getCopyToReg(Chain, IA64::AR_PFS, AR_PFSVal);
 602
 603     // and then just emit a 'ret' instruction
 604     return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, Chain);
 605   }
 606   case ISD::VAARG: {
 607     MVT::ValueType VT = getPointerTy();
 608     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 609                                    Op.getOperand(2));
 610     // Increment the pointer, VAList, to the next vaarg
 611     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 612                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 613                                                    VT));
 614     // Store the incremented VAList to the legalized pointer
 615     VAIncr = DAG.getNode(ISD::STORE, MVT::Other, VAList.getValue(1), VAIncr,
 616                          Op.getOperand(1), Op.getOperand(2));
 617     // Load the actual argument out of the pointer VAList
 618     return DAG.getLoad(VT, VAIncr, VAList, DAG.getSrcValue(0));
 619   }
 620   case ISD::VASTART: {
 621     // vastart just stores the address of the VarArgsFrameIndex slot into the
 622     // memory location argument.
 623     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 624     return DAG.getNode(ISD::STORE, MVT::Other, Op.getOperand(0), FR,
 625                        Op.getOperand(1), Op.getOperand(2));
 626   }
 627   }
 628 }