lib/Target/Hexagon/HexagonTargetMachine.cpp

   1 //===-- HexagonTargetMachine.cpp - Define TargetMachine for Hexagon -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Implements the info about Hexagon target spec.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonTargetMachine.h"
  15 #include "Hexagon.h"
  16 #include "HexagonISelLowering.h"
  17 #include "HexagonMachineScheduler.h"
  18 #include "HexagonTargetObjectFile.h"
  19 #include "HexagonTargetTransformInfo.h"
  20 #include "llvm/CodeGen/Passes.h"
  21 #include "llvm/IR/LegacyPassManager.h"
  22 #include "llvm/IR/Module.h"
  23 #include "llvm/Support/CommandLine.h"
  24 #include "llvm/Support/TargetRegistry.h"
  25 #include "llvm/Transforms/Scalar.h"
  26
  27 using namespace llvm;
  28
  29 static cl:: opt<bool> DisableHardwareLoops("disable-hexagon-hwloops",
  30   cl::Hidden, cl::desc("Disable Hardware Loops for Hexagon target"));
  31
  32 static cl::opt<bool> DisableHexagonCFGOpt("disable-hexagon-cfgopt",
  33   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  34   cl::desc("Disable Hexagon CFG Optimization"));
  35
  36 static cl::opt<bool> DisableStoreWidening("disable-store-widen",
  37   cl::Hidden, cl::init(false), cl::desc("Disable store widening"));
  38
  39 static cl::opt<bool> EnableExpandCondsets("hexagon-expand-condsets",
  40   cl::init(true), cl::Hidden, cl::ZeroOrMore,
  41   cl::desc("Early expansion of MUX"));
  42
  43 static cl::opt<bool> EnableEarlyIf("hexagon-eif", cl::init(true), cl::Hidden,
  44   cl::ZeroOrMore, cl::desc("Enable early if-conversion"));
  45
  46 static cl::opt<bool> EnableGenInsert("hexagon-insert", cl::init(true),
  47   cl::Hidden, cl::desc("Generate \"insert\" instructions"));
  48
  49 static cl::opt<bool> EnableCommGEP("hexagon-commgep", cl::init(true),
  50   cl::Hidden, cl::ZeroOrMore, cl::desc("Enable commoning of GEP instructions"));
  51
  52 static cl::opt<bool> EnableGenExtract("hexagon-extract", cl::init(true),
  53   cl::Hidden, cl::desc("Generate \"extract\" instructions"));
  54
  55 static cl::opt<bool> EnableGenMux("hexagon-mux", cl::init(true), cl::Hidden,
  56   cl::desc("Enable converting conditional transfers into MUX instructions"));
  57
  58 static cl::opt<bool> EnableGenPred("hexagon-gen-pred", cl::init(true),
  59   cl::Hidden, cl::desc("Enable conversion of arithmetic operations to "
  60   "predicate instructions"));
  61
  62 static cl::opt<bool> DisableHSDR("disable-hsdr", cl::init(false), cl::Hidden,
  63   cl::desc("Disable splitting double registers"));
  64
  65 /// HexagonTargetMachineModule - Note that this is used on hosts that
  66 /// cannot link in a library unless there are references into the
  67 /// library.  In particular, it seems that it is not possible to get
  68 /// things to work on Win32 without this.  Though it is unused, do not
  69 /// remove it.
  70 extern "C" int HexagonTargetMachineModule;
  71 int HexagonTargetMachineModule = 0;
  72
  73 extern "C" void LLVMInitializeHexagonTarget() {
  74   // Register the target.
  75   RegisterTargetMachine<HexagonTargetMachine> X(TheHexagonTarget);
  76 }
  77
  78 static ScheduleDAGInstrs *createVLIWMachineSched(MachineSchedContext *C) {
  79   return new VLIWMachineScheduler(C, make_unique<ConvergingVLIWScheduler>());
  80 }
  81
  82 static MachineSchedRegistry
  83 SchedCustomRegistry("hexagon", "Run Hexagon's custom scheduler",
  84                     createVLIWMachineSched);
  85
  86 namespace llvm {
  87   FunctionPass *createHexagonCallFrameInformation();
  88   FunctionPass *createHexagonCFGOptimizer();
  89   FunctionPass *createHexagonCommonGEP();
  90   FunctionPass *createHexagonCopyToCombine();
  91   FunctionPass *createHexagonEarlyIfConversion();
  92   FunctionPass *createHexagonExpandCondsets();
  93   FunctionPass *createHexagonExpandPredSpillCode();
  94   FunctionPass *createHexagonFixupHwLoops();
  95   FunctionPass *createHexagonGenExtract();
  96   FunctionPass *createHexagonGenInsert();
  97   FunctionPass *createHexagonGenMux();
  98   FunctionPass *createHexagonGenPredicate();
  99   FunctionPass *createHexagonHardwareLoops();
 100   FunctionPass *createHexagonISelDag(HexagonTargetMachine &TM,
 101                                      CodeGenOpt::Level OptLevel);
 102   FunctionPass *createHexagonNewValueJump();
 103   FunctionPass *createHexagonOptimizeSZextends();
 104   FunctionPass *createHexagonPacketizer();
 105   FunctionPass *createHexagonPeephole();
 106   FunctionPass *createHexagonSplitConst32AndConst64();
 107   FunctionPass *createHexagonSplitDoubleRegs();
 108   FunctionPass *createHexagonStoreWidening();
 109 } // end namespace llvm;
 110
 111 /// HexagonTargetMachine ctor - Create an ILP32 architecture model.
 112 ///
 113
 114 /// Hexagon_TODO: Do I need an aggregate alignment?
 115 ///
 116 HexagonTargetMachine::HexagonTargetMachine(const Target &T, const Triple &TT,
 117                                            StringRef CPU, StringRef FS,
 118                                            const TargetOptions &Options,
 119                                            Reloc::Model RM, CodeModel::Model CM,
 120                                            CodeGenOpt::Level OL)
 121     : LLVMTargetMachine(T, "e-m:e-p:32:32-i1:32-i64:64-a:0-n32", TT, CPU, FS,
 122                         Options, RM, CM, OL),
 123       TLOF(make_unique<HexagonTargetObjectFile>()) {
 124   initAsmInfo();
 125 }
 126
 127 const HexagonSubtarget *
 128 HexagonTargetMachine::getSubtargetImpl(const Function &F) const {
 129   AttributeSet FnAttrs = F.getAttributes();
 130   Attribute CPUAttr =
 131       FnAttrs.getAttribute(AttributeSet::FunctionIndex, "target-cpu");
 132   Attribute FSAttr =
 133       FnAttrs.getAttribute(AttributeSet::FunctionIndex, "target-features");
 134
 135   std::string CPU = !CPUAttr.hasAttribute(Attribute::None)
 136                         ? CPUAttr.getValueAsString().str()
 137                         : TargetCPU;
 138   std::string FS = !FSAttr.hasAttribute(Attribute::None)
 139                        ? FSAttr.getValueAsString().str()
 140                        : TargetFS;
 141
 142   auto &I = SubtargetMap[CPU + FS];
 143   if (!I) {
 144     // This needs to be done before we create a new subtarget since any
 145     // creation will depend on the TM and the code generation flags on the
 146     // function that reside in TargetOptions.
 147     resetTargetOptions(F);
 148     I = llvm::make_unique<HexagonSubtarget>(TargetTriple, CPU, FS, *this);
 149   }
 150   return I.get();
 151 }
 152
 153 TargetIRAnalysis HexagonTargetMachine::getTargetIRAnalysis() {
 154   return TargetIRAnalysis([this](const Function &F) {
 155     return TargetTransformInfo(HexagonTTIImpl(this, F));
 156   });
 157 }
 158
 159
 160 HexagonTargetMachine::~HexagonTargetMachine() {}
 161
 162 namespace {
 163 /// Hexagon Code Generator Pass Configuration Options.
 164 class HexagonPassConfig : public TargetPassConfig {
 165 public:
 166   HexagonPassConfig(HexagonTargetMachine *TM, PassManagerBase &PM)
 167     : TargetPassConfig(TM, PM) {
 168     bool NoOpt = (TM->getOptLevel() == CodeGenOpt::None);
 169     if (!NoOpt) {
 170       if (EnableExpandCondsets) {
 171         Pass *Exp = createHexagonExpandCondsets();
 172         insertPass(&RegisterCoalescerID, IdentifyingPassPtr(Exp));
 173       }
 174     }
 175   }
 176
 177   HexagonTargetMachine &getHexagonTargetMachine() const {
 178     return getTM<HexagonTargetMachine>();
 179   }
 180
 181   ScheduleDAGInstrs *
 182   createMachineScheduler(MachineSchedContext *C) const override {
 183     return createVLIWMachineSched(C);
 184   }
 185
 186   void addIRPasses() override;
 187   bool addInstSelector() override;
 188   void addPreRegAlloc() override;
 189   void addPostRegAlloc() override;
 190   void addPreSched2() override;
 191   void addPreEmitPass() override;
 192 };
 193 } // namespace
 194
 195 TargetPassConfig *HexagonTargetMachine::createPassConfig(PassManagerBase &PM) {
 196   return new HexagonPassConfig(this, PM);
 197 }
 198
 199 void HexagonPassConfig::addIRPasses() {
 200   TargetPassConfig::addIRPasses();
 201   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 202
 203   addPass(createAtomicExpandPass(TM));
 204   if (!NoOpt) {
 205     if (EnableCommGEP)
 206       addPass(createHexagonCommonGEP());
 207     // Replace certain combinations of shifts and ands with extracts.
 208     if (EnableGenExtract)
 209       addPass(createHexagonGenExtract());
 210   }
 211 }
 212
 213 bool HexagonPassConfig::addInstSelector() {
 214   HexagonTargetMachine &TM = getHexagonTargetMachine();
 215   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 216
 217   if (!NoOpt)
 218     addPass(createHexagonOptimizeSZextends());
 219
 220   addPass(createHexagonISelDag(TM, getOptLevel()));
 221
 222   if (!NoOpt) {
 223     // Create logical operations on predicate registers.
 224     if (EnableGenPred)
 225       addPass(createHexagonGenPredicate(), false);
 226     // Split double registers.
 227     if (!DisableHSDR)
 228       addPass(createHexagonSplitDoubleRegs());
 229     addPass(createHexagonPeephole());
 230     printAndVerify("After hexagon peephole pass");
 231     if (EnableGenInsert)
 232       addPass(createHexagonGenInsert(), false);
 233     if (EnableEarlyIf)
 234       addPass(createHexagonEarlyIfConversion(), false);
 235   }
 236
 237   return false;
 238 }
 239
 240 void HexagonPassConfig::addPreRegAlloc() {
 241   if (getOptLevel() != CodeGenOpt::None) {
 242     if (!DisableStoreWidening)
 243       addPass(createHexagonStoreWidening(), false);
 244     if (!DisableHardwareLoops)
 245       addPass(createHexagonHardwareLoops(), false);
 246   }
 247 }
 248
 249 void HexagonPassConfig::addPostRegAlloc() {
 250   if (getOptLevel() != CodeGenOpt::None)
 251     if (!DisableHexagonCFGOpt)
 252       addPass(createHexagonCFGOptimizer(), false);
 253 }
 254
 255 void HexagonPassConfig::addPreSched2() {
 256   addPass(createHexagonCopyToCombine(), false);
 257   if (getOptLevel() != CodeGenOpt::None)
 258     addPass(&IfConverterID, false);
 259   addPass(createHexagonSplitConst32AndConst64());
 260 }
 261
 262 void HexagonPassConfig::addPreEmitPass() {
 263   bool NoOpt = (getOptLevel() == CodeGenOpt::None);
 264
 265   if (!NoOpt)
 266     addPass(createHexagonNewValueJump(), false);
 267
 268   // Expand Spill code for predicate registers.
 269   addPass(createHexagonExpandPredSpillCode(), false);
 270
 271   // Create Packets.
 272   if (!NoOpt) {
 273     if (!DisableHardwareLoops)
 274       addPass(createHexagonFixupHwLoops(), false);
 275     // Generate MUX from pairs of conditional transfers.
 276     if (EnableGenMux)
 277       addPass(createHexagonGenMux(), false);
 278
 279     addPass(createHexagonPacketizer(), false);
 280   }
 281
 282   // Add CFI instructions if necessary.
 283   addPass(createHexagonCallFrameInformation(), false);
 284 }