lib/Target/Hexagon/HexagonInstrInfoV60.td

   1 //=- HexagonInstrInfoV60.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V60 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 // Vector store
  16 let mayStore = 1, validSubTargets = HasV60SubT, hasSideEffects = 0 in
  17 {
  18   class VSTInst<dag outs, dag ins, string asmstr, list<dag> pattern = [],
  19                 string cstr = "", InstrItinClass itin = PSEUDO,
  20                 IType type = TypeCVI_VM_ST>
  21   : InstHexagon<outs, ins, asmstr, pattern, cstr, itin, type>, OpcodeHexagon;
  22
  23 }
  24
  25 // Vector load
  26 let Predicates = [HasV60T, UseHVX] in
  27 let mayLoad = 1, validSubTargets = HasV60SubT, hasSideEffects = 0 in
  28   class V6_LDInst<dag outs, dag ins, string asmstr, list<dag> pattern = [],
  29                   string cstr = "", InstrItinClass itin = PSEUDO,
  30                   IType type = TypeCVI_VM_LD>
  31   : InstHexagon<outs, ins, asmstr, pattern, cstr, itin, type>;
  32
  33 let Predicates = [HasV60T, UseHVX] in
  34 let mayStore = 1, validSubTargets = HasV60SubT, hasSideEffects = 0 in
  35 class V6_STInst<dag outs, dag ins, string asmstr, list<dag> pattern = [],
  36                 string cstr = "", InstrItinClass itin = PSEUDO,
  37                 IType type = TypeCVI_VM_ST>
  38 : InstHexagon<outs, ins, asmstr, pattern, cstr, itin, type>;
  39
  40 //===----------------------------------------------------------------------===//
  41 // Vector loads with base + immediate offset
  42 //===----------------------------------------------------------------------===//
  43 let addrMode = BaseImmOffset, accessSize = Vector64Access in
  44 class T_vload_ai<string asmStr>
  45   : V6_LDInst <(outs VectorRegs:$dst), (ins IntRegs:$src1, s4_6Imm:$src2),
  46                 asmStr>;
  47
  48 let isCodeGenOnly = 1, addrMode = BaseImmOffset, accessSize = Vector128Access in
  49 class T_vload_ai_128B<string asmStr>
  50   : V6_LDInst <(outs VectorRegs128B:$dst), (ins IntRegs:$src1, s4_7Imm:$src2),
  51                 asmStr>;
  52
  53 let isCVLoadable = 1, hasNewValue = 1 in {
  54   def V6_vL32b_ai         : T_vload_ai <"$dst = vmem($src1+#$src2)">,
  55                             V6_vL32b_ai_enc;
  56   def V6_vL32b_nt_ai      : T_vload_ai <"$dst = vmem($src1+#$src2):nt">,
  57                             V6_vL32b_nt_ai_enc;
  58   // 128B
  59   def V6_vL32b_ai_128B    : T_vload_ai_128B <"$dst = vmem($src1+#$src2)">,
  60                             V6_vL32b_ai_128B_enc;
  61   def V6_vL32b_nt_ai_128B : T_vload_ai_128B <"$dst = vmem($src1+#$src2):nt">,
  62                             V6_vL32b_nt_ai_128B_enc;
  63 }
  64
  65 let Itinerary = PSEUDO, Type = TypeCVI_VM_VP_LDU, hasNewValue = 1 in {
  66   def V6_vL32Ub_ai      : T_vload_ai <"$dst = vmemu($src1+#$src2)">,
  67                           V6_vL32Ub_ai_enc;
  68   def V6_vL32Ub_ai_128B : T_vload_ai_128B <"$dst = vmemu($src1+#$src2)">,
  69                           V6_vL32Ub_ai_128B_enc;
  70 }
  71
  72 let Itinerary = PSEUDO, Type = TypeCVI_VM_LD, isCVLoad = 1,
  73     hasNewValue = 1 in {
  74   def V6_vL32b_cur_ai    : T_vload_ai <"$dst.cur = vmem($src1+#$src2)">,
  75                            V6_vL32b_cur_ai_enc;
  76   def V6_vL32b_nt_cur_ai : T_vload_ai <"$dst.cur = vmem($src1+#$src2):nt">,
  77                            V6_vL32b_nt_cur_ai_enc;
  78   // 128B
  79   def V6_vL32b_cur_ai_128B    : T_vload_ai_128B
  80                                 <"$dst.cur = vmem($src1+#$src2)">,
  81                                 V6_vL32b_cur_ai_128B_enc;
  82   def V6_vL32b_nt_cur_ai_128B : T_vload_ai_128B
  83                                 <"$dst.cur = vmem($src1+#$src2):nt">,
  84                                 V6_vL32b_nt_cur_ai_128B_enc;
  85 }
  86
  87
  88 let Itinerary = PSEUDO, Type = TypeCVI_VM_TMP_LD, hasNewValue = 1 in {
  89   def V6_vL32b_tmp_ai    : T_vload_ai <"$dst.tmp = vmem($src1+#$src2)">,
  90                            V6_vL32b_tmp_ai_enc;
  91   def V6_vL32b_nt_tmp_ai : T_vload_ai <"$dst.tmp = vmem($src1+#$src2):nt">,
  92                            V6_vL32b_nt_tmp_ai_enc;
  93   // 128B
  94   def V6_vL32b_tmp_ai_128B    : T_vload_ai_128B
  95                                 <"$dst.tmp = vmem($src1+#$src2)">,
  96                                 V6_vL32b_tmp_ai_128B_enc;
  97   def V6_vL32b_nt_tmp_ai_128B : T_vload_ai_128B
  98                                 <"$dst.tmp = vmem($src1+#$src2)">,
  99                                 V6_vL32b_nt_tmp_ai_128B_enc;
 100 }
 101
 102 //===----------------------------------------------------------------------===//
 103 // Vector stores with base + immediate offset - unconditional
 104 //===----------------------------------------------------------------------===//
 105 let addrMode = BaseImmOffset, accessSize = Vector64Access in
 106 class T_vstore_ai <string mnemonic, string baseOp, Operand ImmOp,
 107                    RegisterClass RC, bit isNT>
 108   : V6_STInst <(outs), (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
 109     mnemonic#"($src1+#$src2)"#!if(isNT, ":nt", "")#" = $src3">, NewValueRel {
 110   let BaseOpcode = baseOp;
 111 }
 112
 113 let accessSize = Vector64Access in
 114 class T_vstore_ai_64B <string mnemonic, string baseOp, bit isNT = 0>
 115   : T_vstore_ai <mnemonic, baseOp, s4_6Imm, VectorRegs, isNT>;
 116
 117 let isCodeGenOnly = 1, accessSize = Vector128Access in
 118 class T_vstore_ai_128B <string mnemonic, string baseOp, bit isNT = 0>
 119   : T_vstore_ai <mnemonic, baseOp#"128B", s4_7Imm, VectorRegs128B, isNT>;
 120
 121 let isNVStorable = 1 in {
 122   def V6_vS32b_ai         : T_vstore_ai_64B <"vmem", "vS32b_ai">,
 123                             V6_vS32b_ai_enc;
 124   def V6_vS32b_ai_128B    : T_vstore_ai_128B <"vmem", "vS32b_ai">,
 125                             V6_vS32b_ai_128B_enc;
 126 }
 127
 128 let isNVStorable = 1, isNonTemporal = 1 in {
 129   def V6_vS32b_nt_ai      : T_vstore_ai_64B <"vmem", "vS32b_ai", 1>,
 130                             V6_vS32b_nt_ai_enc;
 131   def V6_vS32b_nt_ai_128B : T_vstore_ai_128B <"vmem", "vS32b_ai", 1>,
 132                             V6_vS32b_nt_ai_128B_enc;
 133 }
 134
 135 let Itinerary = PSEUDO, Type = TypeCVI_VM_STU in {
 136   def V6_vS32Ub_ai      : T_vstore_ai_64B <"vmemu", "vs32Ub_ai">,
 137                           V6_vS32Ub_ai_enc;
 138   def V6_vS32Ub_ai_128B : T_vstore_ai_128B <"vmemu", "vs32Ub_ai">,
 139                           V6_vS32Ub_ai_128B_enc;
 140 }
 141 //===----------------------------------------------------------------------===//
 142 // Vector stores with base + immediate offset - unconditional new
 143 //===----------------------------------------------------------------------===//
 144 let addrMode = BaseImmOffset, isNewValue = 1, opNewValue = 2, isNVStore = 1,
 145     Itinerary = PSEUDO, Type = TypeCVI_VM_NEW_ST in
 146 class T_vstore_new_ai <string baseOp, Operand ImmOp, RegisterClass RC, bit isNT>
 147   : V6_STInst <(outs ), (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
 148     "vmem($src1+#$src2)"#!if(isNT, ":nt", "")#" = $src3.new">, NewValueRel {
 149   let BaseOpcode = baseOp;
 150 }
 151
 152 let accessSize = Vector64Access in
 153 class T_vstore_new_ai_64B <string baseOp, bit isNT = 0>
 154   : T_vstore_new_ai <baseOp, s4_6Imm, VectorRegs, isNT>;
 155
 156 let isCodeGenOnly = 1, accessSize = Vector128Access in
 157 class T_vstore_new_ai_128B <string baseOp, bit isNT = 0>
 158   : T_vstore_new_ai <baseOp#"128B", s4_7Imm, VectorRegs128B, isNT>;
 159
 160 def V6_vS32b_new_ai      : T_vstore_new_ai_64B <"vS32b_ai">, V6_vS32b_new_ai_enc;
 161 def V6_vS32b_new_ai_128B : T_vstore_new_ai_128B <"vS32b_ai">,
 162                            V6_vS32b_new_ai_128B_enc;
 163
 164 let isNonTemporal = 1 in {
 165   def V6_vS32b_nt_new_ai      : T_vstore_new_ai_64B<"vS32b_ai", 1>,
 166                                 V6_vS32b_nt_new_ai_enc;
 167   def V6_vS32b_nt_new_ai_128B : T_vstore_new_ai_128B<"vS32b_ai", 1>,
 168                                 V6_vS32b_nt_new_ai_128B_enc;
 169 }
 170
 171 //===----------------------------------------------------------------------===//
 172 // Vector stores with base + immediate offset - conditional
 173 //===----------------------------------------------------------------------===//
 174 let addrMode = BaseImmOffset, isPredicated = 1 in
 175 class T_vstore_pred_ai <string mnemonic, string baseOp, Operand ImmOp,
 176                         RegisterClass RC, bit isPredNot = 0, bit isNT = 0>
 177   : V6_STInst <(outs),
 178                (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
 179     "if ("#!if(isPredNot, "!", "")#"$src1) "
 180      #mnemonic#"($src2+#$src3)"#!if(isNT, ":nt", "")#" = $src4">, NewValueRel {
 181   let isPredicatedFalse = isPredNot;
 182   let BaseOpcode = baseOp;
 183 }
 184
 185 let accessSize = Vector64Access in
 186 class T_vstore_pred_ai_64B <string mnemonic, string baseOp,
 187                             bit isPredNot = 0, bit isNT = 0>
 188   : T_vstore_pred_ai <mnemonic, baseOp, s4_6Imm, VectorRegs, isPredNot, isNT>;
 189
 190 let isCodeGenOnly = 1, accessSize = Vector128Access in
 191 class T_vstore_pred_ai_128B <string mnemonic, string baseOp,
 192                              bit isPredNot = 0, bit isNT = 0>
 193   : T_vstore_pred_ai <mnemonic, baseOp#"128B", s4_7Imm, VectorRegs128B,
 194                       isPredNot, isNT>;
 195
 196 let isNVStorable = 1 in {
 197   def V6_vS32b_pred_ai     : T_vstore_pred_ai_64B <"vmem", "vS32b_ai">,
 198                              V6_vS32b_pred_ai_enc;
 199   def V6_vS32b_npred_ai    : T_vstore_pred_ai_64B <"vmem", "vS32b_ai", 1>,
 200                              V6_vS32b_npred_ai_enc;
 201   // 128B
 202   def V6_vS32b_pred_ai_128B    : T_vstore_pred_ai_128B <"vmem", "vS32b_ai">,
 203                                  V6_vS32b_pred_ai_128B_enc;
 204   def V6_vS32b_npred_ai_128B   : T_vstore_pred_ai_128B <"vmem", "vS32b_ai", 1>,
 205                                  V6_vS32b_npred_ai_128B_enc;
 206 }
 207 let isNVStorable = 1, isNonTemporal = 1 in {
 208   def V6_vS32b_nt_pred_ai  : T_vstore_pred_ai_64B <"vmem", "vS32b_ai", 0, 1>,
 209                              V6_vS32b_nt_pred_ai_enc;
 210   def V6_vS32b_nt_npred_ai : T_vstore_pred_ai_64B <"vmem", "vS32b_ai", 1, 1>,
 211                              V6_vS32b_nt_npred_ai_enc;
 212   // 128B
 213   def V6_vS32b_nt_pred_ai_128B  : T_vstore_pred_ai_128B
 214                                   <"vmem", "vS32b_ai", 0, 1>,
 215                                   V6_vS32b_nt_pred_ai_128B_enc;
 216   def V6_vS32b_nt_npred_ai_128B : T_vstore_pred_ai_128B
 217                                   <"vmem", "vS32b_ai", 1, 1>,
 218                                   V6_vS32b_nt_npred_ai_128B_enc;
 219 }
 220
 221 let Itinerary = PSEUDO, Type = TypeCVI_VM_STU in {
 222   def V6_vS32Ub_pred_ai  : T_vstore_pred_ai_64B <"vmemu", "vS32Ub_ai">,
 223                            V6_vS32Ub_pred_ai_enc;
 224   def V6_vS32Ub_npred_ai : T_vstore_pred_ai_64B <"vmemu", "vS32Ub_ai", 1>,
 225                            V6_vS32Ub_npred_ai_enc;
 226   // 128B
 227   def V6_vS32Ub_pred_ai_128B  :T_vstore_pred_ai_128B <"vmemu", "vS32Ub_ai">,
 228                                V6_vS32Ub_pred_ai_128B_enc;
 229   def V6_vS32Ub_npred_ai_128B :T_vstore_pred_ai_128B <"vmemu", "vS32Ub_ai", 1>,
 230                                V6_vS32Ub_npred_ai_128B_enc;
 231 }
 232
 233 //===----------------------------------------------------------------------===//
 234 // Vector stores with base + immediate offset - byte-enabled aligned
 235 //===----------------------------------------------------------------------===//
 236 let addrMode = BaseImmOffset in
 237 class T_vstore_qpred_ai <Operand ImmOp, RegisterClass RC,
 238                          bit isPredNot = 0, bit isNT = 0>
 239   : V6_STInst <(outs),
 240                (ins VecPredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
 241     "if ("#!if(isPredNot, "!", "")#"$src1) vmem($src2+#$src3)"
 242           #!if(isNT, ":nt", "")#" = $src4"> {
 243   let isPredicatedFalse = isPredNot;
 244 }
 245
 246 let accessSize = Vector64Access in
 247 class T_vstore_qpred_ai_64B <bit isPredNot = 0, bit isNT = 0>
 248   : T_vstore_qpred_ai <s4_6Imm, VectorRegs, isPredNot, isNT>;
 249
 250 let isCodeGenOnly = 1, accessSize = Vector128Access in
 251 class T_vstore_qpred_ai_128B <bit isPredNot = 0, bit isNT = 0>
 252   : T_vstore_qpred_ai <s4_7Imm, VectorRegs128B, isPredNot, isNT>;
 253
 254 def V6_vS32b_qpred_ai  : T_vstore_qpred_ai_64B, V6_vS32b_qpred_ai_enc;
 255 def V6_vS32b_nqpred_ai : T_vstore_qpred_ai_64B <1>,
 256                          V6_vS32b_nqpred_ai_enc;
 257 def V6_vS32b_nt_qpred_ai  : T_vstore_qpred_ai_64B <0, 1>,
 258                             V6_vS32b_nt_qpred_ai_enc;
 259 def V6_vS32b_nt_nqpred_ai : T_vstore_qpred_ai_64B <1, 1>,
 260                             V6_vS32b_nt_nqpred_ai_enc;
 261 // 128B
 262 def V6_vS32b_qpred_ai_128B  : T_vstore_qpred_ai_128B, V6_vS32b_qpred_ai_128B_enc;
 263 def V6_vS32b_nqpred_ai_128B : T_vstore_qpred_ai_128B<1>,
 264                               V6_vS32b_nqpred_ai_128B_enc;
 265 def V6_vS32b_nt_qpred_ai_128B  : T_vstore_qpred_ai_128B<0, 1>,
 266                                  V6_vS32b_nt_qpred_ai_128B_enc;
 267 def V6_vS32b_nt_nqpred_ai_128B : T_vstore_qpred_ai_128B<1, 1>,
 268                                  V6_vS32b_nt_nqpred_ai_128B_enc;
 269
 270
 271 //===----------------------------------------------------------------------===//
 272 // Vector stores with base + immediate offset - conditional new
 273 //===----------------------------------------------------------------------===//
 274 let addrMode = BaseImmOffset, isPredicated = 1, isNewValue = 1, opNewValue = 3,
 275     isNVStore = 1, Type = TypeCVI_VM_NEW_ST, Itinerary = PSEUDO in
 276 class T_vstore_new_pred_ai <string baseOp, Operand ImmOp, RegisterClass RC,
 277                             bit isPredNot, bit isNT>
 278   : V6_STInst <(outs),
 279                (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
 280     "if("#!if(isPredNot, "!", "")#"$src1) vmem($src2+#$src3)"
 281          #!if(isNT, ":nt", "")#" = $src4.new">, NewValueRel {
 282   let isPredicatedFalse = isPredNot;
 283   let BaseOpcode = baseOp;
 284 }
 285
 286 let accessSize = Vector64Access in
 287 class T_vstore_new_pred_ai_64B <string baseOp, bit isPredNot = 0, bit isNT = 0>
 288   : T_vstore_new_pred_ai <baseOp, s4_6Imm, VectorRegs, isPredNot, isNT>;
 289
 290 let isCodeGenOnly = 1, accessSize = Vector128Access in
 291 class T_vstore_new_pred_ai_128B <string baseOp, bit isPredNot = 0, bit isNT = 0>
 292   : T_vstore_new_pred_ai <baseOp#"128B", s4_7Imm, VectorRegs128B,
 293                           isPredNot, isNT>;
 294
 295
 296 def V6_vS32b_new_pred_ai     : T_vstore_new_pred_ai_64B <"vS32b_ai">,
 297                                V6_vS32b_new_pred_ai_enc;
 298 def V6_vS32b_new_npred_ai    : T_vstore_new_pred_ai_64B <"vS32b_ai", 1>,
 299                                V6_vS32b_new_npred_ai_enc;
 300 // 128B
 301 def V6_vS32b_new_pred_ai_128B     : T_vstore_new_pred_ai_128B <"vS32b_ai">,
 302                                     V6_vS32b_new_pred_ai_128B_enc;
 303 def V6_vS32b_new_npred_ai_128B    : T_vstore_new_pred_ai_128B <"vS32b_ai", 1>,
 304                                     V6_vS32b_new_npred_ai_128B_enc;
 305 let isNonTemporal = 1 in {
 306   def V6_vS32b_nt_new_pred_ai  : T_vstore_new_pred_ai_64B <"vS32b_ai", 0, 1>,
 307                                  V6_vS32b_nt_new_pred_ai_enc;
 308   def V6_vS32b_nt_new_npred_ai : T_vstore_new_pred_ai_64B <"vS32b_ai", 1, 1>,
 309                                  V6_vS32b_nt_new_npred_ai_enc;
 310   // 128B
 311   def V6_vS32b_nt_new_pred_ai_128B  : T_vstore_new_pred_ai_128B
 312                                       <"vS32b_ai", 0, 1>,
 313                                       V6_vS32b_nt_new_pred_ai_128B_enc;
 314   def V6_vS32b_nt_new_npred_ai_128B : T_vstore_new_pred_ai_128B
 315                                       <"vS32b_ai", 1, 1>,
 316                                       V6_vS32b_nt_new_npred_ai_128B_enc;
 317 }
 318
 319 //===----------------------------------------------------------------------===//
 320 // Post increment vector loads with immediate offset.
 321 //===----------------------------------------------------------------------===//
 322 let addrMode = PostInc, hasNewValue = 1 in
 323 class T_vload_pi<string asmStr, Operand ImmOp, RegisterClass RC>
 324   : V6_LDInst <(outs RC:$dst, IntRegs:$_dst_),
 325                (ins IntRegs:$src1, ImmOp:$src2), asmStr, [],
 326     "$src1 = $_dst_">;
 327
 328 let accessSize = Vector64Access in
 329 class T_vload_pi_64B <string asmStr>
 330   : T_vload_pi <asmStr, s3_6Imm, VectorRegs>;
 331
 332 let isCodeGenOnly = 1, accessSize = Vector128Access in
 333 class T_vload_pi_128B <string asmStr>
 334   : T_vload_pi <asmStr, s3_7Imm, VectorRegs128B>;
 335
 336 let isCVLoadable = 1 in {
 337   def V6_vL32b_pi    : T_vload_pi_64B <"$dst = vmem($src1++#$src2)">,
 338                        V6_vL32b_pi_enc;
 339   def V6_vL32b_nt_pi : T_vload_pi_64B <"$dst = vmem($src1++#$src2):nt">,
 340                        V6_vL32b_nt_pi_enc;
 341   // 128B
 342   def V6_vL32b_pi_128B    : T_vload_pi_128B <"$dst = vmem($src1++#$src2)">,
 343                             V6_vL32b_pi_128B_enc;
 344   def V6_vL32b_nt_pi_128B : T_vload_pi_128B <"$dst = vmem($src1++#$src2):nt">,
 345                             V6_vL32b_nt_pi_128B_enc;
 346 }
 347
 348 let Itinerary = PSEUDO, Type = TypeCVI_VM_VP_LDU in {
 349   def V6_vL32Ub_pi : T_vload_pi_64B <"$dst = vmemu($src1++#$src2)">,
 350                      V6_vL32Ub_pi_enc;
 351   // 128B
 352   def V6_vL32Ub_pi_128B : T_vload_pi_128B <"$dst = vmemu($src1++#$src2)">,
 353                           V6_vL32Ub_pi_128B_enc;
 354 }
 355
 356 let isCVLoad = 1, Itinerary = PSEUDO, Type = TypeCVI_VM_LD in {
 357   def V6_vL32b_cur_pi    : T_vload_pi_64B <"$dst.cur = vmem($src1++#$src2)">,
 358                            V6_vL32b_cur_pi_enc;
 359   def V6_vL32b_nt_cur_pi : T_vload_pi_64B <"$dst.cur = vmem($src1++#$src2):nt">,
 360                            V6_vL32b_nt_cur_pi_enc;
 361   // 128B
 362   def V6_vL32b_cur_pi_128B    : T_vload_pi_128B
 363                                 <"$dst.cur = vmem($src1++#$src2)">,
 364                                 V6_vL32b_cur_pi_128B_enc;
 365   def V6_vL32b_nt_cur_pi_128B : T_vload_pi_128B
 366                                 <"$dst.cur = vmem($src1++#$src2):nt">,
 367                                 V6_vL32b_nt_cur_pi_128B_enc;
 368 }
 369
 370 let Itinerary = PSEUDO, Type = TypeCVI_VM_TMP_LD in {
 371   def V6_vL32b_tmp_pi    : T_vload_pi_64B <"$dst.tmp = vmem($src1++#$src2)">,
 372                            V6_vL32b_tmp_pi_enc;
 373   def V6_vL32b_nt_tmp_pi : T_vload_pi_64B <"$dst.tmp = vmem($src1++#$src2):nt">,
 374                            V6_vL32b_nt_tmp_pi_enc;
 375   //128B
 376   def V6_vL32b_tmp_pi_128B    : T_vload_pi_128B
 377                                 <"$dst.tmp = vmem($src1++#$src2)">,
 378                                 V6_vL32b_tmp_pi_128B_enc;
 379   def V6_vL32b_nt_tmp_pi_128B : T_vload_pi_128B
 380                                 <"$dst.tmp = vmem($src1++#$src2):nt">,
 381                                 V6_vL32b_nt_tmp_pi_128B_enc;
 382 }
 383
 384 //===----------------------------------------------------------------------===//
 385 // Post increment vector stores with immediate offset.
 386 //===----------------------------------------------------------------------===//
 387 let addrMode = PostInc in
 388 class T_vstore_pi <string mnemonic, string baseOp, Operand ImmOp,
 389                    RegisterClass RC, bit isNT>
 390   : V6_STInst <(outs IntRegs:$_dst_),
 391                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
 392     mnemonic#"($src1++#$src2)"#!if(isNT, ":nt", "")#" = $src3", [],
 393     "$src1 = $_dst_">, NewValueRel;
 394
 395 let accessSize = Vector64Access in
 396 class T_vstore_pi_64B <string mnemonic, string baseOp, bit isNT = 0>
 397   : T_vstore_pi <mnemonic, baseOp, s3_6Imm, VectorRegs, isNT>;
 398
 399 let isCodeGenOnly = 1, accessSize = Vector128Access in
 400 class T_vstore_pi_128B <string mnemonic, string baseOp, bit isNT = 0>
 401   : T_vstore_pi <mnemonic, baseOp, s3_7Imm, VectorRegs128B, isNT>;
 402
 403 let isNVStorable = 1 in {
 404   def V6_vS32b_pi      : T_vstore_pi_64B <"vmem", "vS32b_pi">, V6_vS32b_pi_enc;
 405   def V6_vS32b_pi_128B : T_vstore_pi_128B <"vmem", "vS32b_pi">,
 406                          V6_vS32b_pi_128B_enc;
 407 }
 408
 409 let isNVStorable = 1 , isNonTemporal = 1  in {
 410   def V6_vS32b_nt_pi      : T_vstore_pi_64B <"vmem", "vS32b_pi", 1>,
 411                             V6_vS32b_nt_pi_enc;
 412   def V6_vS32b_nt_pi_128B : T_vstore_pi_128B <"vmem", "vS32b_pi", 1>,
 413                             V6_vS32b_nt_pi_128B_enc;
 414 }
 415
 416
 417 let Itinerary = PSEUDO, Type = TypeCVI_VM_STU in {
 418   def V6_vS32Ub_pi      : T_vstore_pi_64B <"vmemu", "vS32Ub_pi">,
 419                           V6_vS32Ub_pi_enc;
 420   def V6_vS32Ub_pi_128B : T_vstore_pi_128B <"vmemu", "vS32Ub_pi">,
 421                           V6_vS32Ub_pi_128B_enc;
 422 }
 423
 424 //===----------------------------------------------------------------------===//
 425 // Post increment unconditional .new vector stores with immediate offset.
 426 //===----------------------------------------------------------------------===//
 427 let addrMode = PostInc, isNVStore = 1 in
 428 let Itinerary = PSEUDO, Type = TypeCVI_VM_NEW_ST, isNewValue = 1,
 429     opNewValue = 3, isNVStore = 1 in
 430 class T_vstore_new_pi <string baseOp, Operand ImmOp, RegisterClass RC, bit isNT>
 431   : V6_STInst <(outs IntRegs:$_dst_),
 432                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
 433     "vmem($src1++#$src2)"#!if(isNT, ":nt", "")#" = $src3.new", [],
 434     "$src1 = $_dst_">, NewValueRel {
 435   let BaseOpcode = baseOp;
 436 }
 437
 438 let accessSize = Vector64Access in
 439 class T_vstore_new_pi_64B <string baseOp, bit isNT = 0>
 440   : T_vstore_new_pi <baseOp, s3_6Imm, VectorRegs, isNT>;
 441
 442 let isCodeGenOnly = 1, accessSize = Vector128Access in
 443 class T_vstore_new_pi_128B <string baseOp, bit isNT = 0>
 444   : T_vstore_new_pi <baseOp#"128B", s3_7Imm, VectorRegs128B, isNT>;
 445
 446
 447 def V6_vS32b_new_pi      : T_vstore_new_pi_64B <"vS32b_pi">,
 448                            V6_vS32b_new_pi_enc;
 449 def V6_vS32b_new_pi_128B : T_vstore_new_pi_128B <"vS32b_pi">,
 450                            V6_vS32b_new_pi_128B_enc;
 451
 452 let isNonTemporal = 1 in {
 453   def V6_vS32b_nt_new_pi      : T_vstore_new_pi_64B <"vS32b_pi", 1>,
 454                                 V6_vS32b_nt_new_pi_enc;
 455   def V6_vS32b_nt_new_pi_128B : T_vstore_new_pi_128B <"vS32b_pi", 1>,
 456                                 V6_vS32b_nt_new_pi_128B_enc;
 457 }
 458
 459 //===----------------------------------------------------------------------===//
 460 // Post increment conditional vector stores with immediate offset
 461 //===----------------------------------------------------------------------===//
 462 let isPredicated = 1, addrMode = PostInc in
 463 class T_vstore_pred_pi <string mnemonic, string baseOp, Operand ImmOp,
 464                         RegisterClass RC, bit isPredNot, bit isNT>
 465   : V6_STInst<(outs IntRegs:$_dst_),
 466              (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
 467     "if ("#!if(isPredNot, "!", "")#"$src1) "#mnemonic#"($src2++#$src3)"
 468           #!if(isNT, ":nt", "")#" = $src4", [],
 469     "$src2 = $_dst_">, NewValueRel {
 470   let isPredicatedFalse = isPredNot;
 471   let BaseOpcode = baseOp;
 472 }
 473
 474 let accessSize = Vector64Access in
 475 class T_vstore_pred_pi_64B <string mnemonic, string baseOp,
 476                             bit isPredNot = 0, bit isNT = 0>
 477   : T_vstore_pred_pi <mnemonic, baseOp, s3_6Imm, VectorRegs, isPredNot, isNT>;
 478
 479 let isCodeGenOnly = 1, accessSize = Vector128Access in
 480 class T_vstore_pred_pi_128B <string mnemonic, string baseOp,
 481                              bit isPredNot = 0, bit isNT = 0>
 482   : T_vstore_pred_pi <mnemonic, baseOp#"128B", s3_7Imm, VectorRegs128B,
 483                       isPredNot, isNT>;
 484
 485 let isNVStorable = 1 in {
 486   def V6_vS32b_pred_pi     : T_vstore_pred_pi_64B <"vmem", "vS32b_pi">,
 487                              V6_vS32b_pred_pi_enc;
 488   def V6_vS32b_npred_pi    : T_vstore_pred_pi_64B <"vmem", "vS32b_pi", 1>,
 489                              V6_vS32b_npred_pi_enc;
 490   // 128B
 491   def V6_vS32b_pred_pi_128B  : T_vstore_pred_pi_128B <"vmem", "vS32b_pi">,
 492                                V6_vS32b_pred_pi_128B_enc;
 493   def V6_vS32b_npred_pi_128B : T_vstore_pred_pi_128B <"vmem", "vS32b_pi", 1>,
 494                                V6_vS32b_npred_pi_128B_enc;
 495 }
 496 let isNVStorable = 1, isNonTemporal = 1 in {
 497   def V6_vS32b_nt_pred_pi  : T_vstore_pred_pi_64B <"vmem", "vS32b_pi", 0, 1>,
 498                              V6_vS32b_nt_pred_pi_enc;
 499   def V6_vS32b_nt_npred_pi : T_vstore_pred_pi_64B <"vmem", "vS32b_pi", 1, 1>,
 500                              V6_vS32b_nt_npred_pi_enc;
 501   // 128B
 502   def V6_vS32b_nt_pred_pi_128B  : T_vstore_pred_pi_128B
 503                                   <"vmem", "vS32b_pi", 0, 1>,
 504                                   V6_vS32b_nt_pred_pi_128B_enc;
 505   def V6_vS32b_nt_npred_pi_128B : T_vstore_pred_pi_128B
 506                                   <"vmem", "vS32b_pi", 1, 1>,
 507                                   V6_vS32b_nt_npred_pi_128B_enc;
 508 }
 509
 510 let Itinerary = PSEUDO, Type = TypeCVI_VM_STU in {
 511   def V6_vS32Ub_pred_pi  : T_vstore_pred_pi_64B <"vmemu", "vS32Ub_pi">,
 512                            V6_vS32Ub_pred_pi_enc;
 513   def V6_vS32Ub_npred_pi : T_vstore_pred_pi_64B <"vmemu", "vS32Ub_pi", 1>,
 514                            V6_vS32Ub_npred_pi_enc;
 515   // 128B
 516   def V6_vS32Ub_pred_pi_128B  : T_vstore_pred_pi_128B <"vmemu", "vS32Ub_pi">,
 517                                 V6_vS32Ub_pred_pi_128B_enc;
 518   def V6_vS32Ub_npred_pi_128B : T_vstore_pred_pi_128B <"vmemu", "vS32Ub_pi", 1>,
 519                                 V6_vS32Ub_npred_pi_128B_enc;
 520 }
 521
 522 //===----------------------------------------------------------------------===//
 523 // Post increment vector stores with immediate offset - byte-enabled aligned
 524 //===----------------------------------------------------------------------===//
 525 let addrMode = PostInc in
 526 class T_vstore_qpred_pi <Operand ImmOp, RegisterClass RC, bit isPredNot = 0,
 527                          bit isNT = 0>
 528   : V6_STInst <(outs IntRegs:$_dst_),
 529                (ins VecPredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
 530     "if ("#!if(isPredNot, "!", "")#"$src1) vmem($src2++#$src3)"
 531           #!if(isNT, ":nt", "")#" = $src4", [],
 532     "$src2 = $_dst_">;
 533
 534 let accessSize = Vector64Access in
 535 class T_vstore_qpred_pi_64B <bit isPredNot = 0, bit isNT = 0>
 536   : T_vstore_qpred_pi <s3_6Imm, VectorRegs, isPredNot, isNT>;
 537
 538 let isCodeGenOnly = 1, accessSize = Vector128Access in
 539 class T_vstore_qpred_pi_128B <bit isPredNot = 0, bit isNT = 0>
 540   : T_vstore_qpred_pi <s3_7Imm, VectorRegs128B, isPredNot, isNT>;
 541
 542 def V6_vS32b_qpred_pi  : T_vstore_qpred_pi_64B, V6_vS32b_qpred_pi_enc;
 543 def V6_vS32b_nqpred_pi : T_vstore_qpred_pi_64B <1>, V6_vS32b_nqpred_pi_enc;
 544 // 128B
 545 def V6_vS32b_qpred_pi_128B  : T_vstore_qpred_pi_128B,
 546                               V6_vS32b_qpred_pi_128B_enc;
 547 def V6_vS32b_nqpred_pi_128B : T_vstore_qpred_pi_128B<1>,
 548                               V6_vS32b_nqpred_pi_128B_enc;
 549
 550 let isNonTemporal = 1 in {
 551   def V6_vS32b_nt_qpred_pi  : T_vstore_qpred_pi_64B <0, 1>,
 552                               V6_vS32b_nt_qpred_pi_enc;
 553   def V6_vS32b_nt_nqpred_pi : T_vstore_qpred_pi_64B <1, 1>,
 554                               V6_vS32b_nt_nqpred_pi_enc;
 555   // 128B
 556   def V6_vS32b_nt_qpred_pi_128B  : T_vstore_qpred_pi_128B<0, 1>,
 557                                    V6_vS32b_nt_qpred_pi_128B_enc;
 558   def V6_vS32b_nt_nqpred_pi_128B : T_vstore_qpred_pi_128B<1, 1>,
 559                                    V6_vS32b_nt_nqpred_pi_128B_enc;
 560 }
 561
 562 //===----------------------------------------------------------------------===//
 563 // Post increment conditional .new vector stores with immediate offset
 564 //===----------------------------------------------------------------------===//
 565 let Itinerary = PSEUDO, Type = TypeCVI_VM_NEW_ST, isPredicated = 1,
 566     isNewValue = 1, opNewValue = 4, addrMode = PostInc, isNVStore = 1 in
 567 class T_vstore_new_pred_pi <string baseOp, Operand ImmOp, RegisterClass RC,
 568                             bit isPredNot, bit isNT>
 569   : V6_STInst <(outs IntRegs:$_dst_),
 570                (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
 571     "if("#!if(isPredNot, "!", "")#"$src1) vmem($src2++#$src3)"
 572          #!if(isNT, ":nt", "")#" = $src4.new", [],
 573     "$src2 = $_dst_"> , NewValueRel {
 574   let isPredicatedFalse = isPredNot;
 575   let BaseOpcode = baseOp;
 576 }
 577
 578 let accessSize = Vector64Access in
 579 class T_vstore_new_pred_pi_64B <string baseOp, bit isPredNot = 0, bit isNT = 0>
 580   : T_vstore_new_pred_pi <baseOp, s3_6Imm, VectorRegs, isPredNot, isNT>;
 581
 582 let isCodeGenOnly = 1, accessSize = Vector128Access in
 583 class T_vstore_new_pred_pi_128B <string baseOp, bit isPredNot = 0, bit isNT = 0>
 584   : T_vstore_new_pred_pi <baseOp#"128B", s3_7Imm, VectorRegs128B,
 585                           isPredNot, isNT>;
 586
 587 def V6_vS32b_new_pred_pi     : T_vstore_new_pred_pi_64B <"vS32b_pi">,
 588                                V6_vS32b_new_pred_pi_enc;
 589 def V6_vS32b_new_npred_pi    : T_vstore_new_pred_pi_64B <"vS32b_pi", 1>,
 590                                V6_vS32b_new_npred_pi_enc;
 591 // 128B
 592 def V6_vS32b_new_pred_pi_128B    : T_vstore_new_pred_pi_128B <"vS32b_pi">,
 593                                    V6_vS32b_new_pred_pi_128B_enc;
 594 def V6_vS32b_new_npred_pi_128B   : T_vstore_new_pred_pi_128B <"vS32b_pi", 1>,
 595                                    V6_vS32b_new_npred_pi_128B_enc;
 596 let isNonTemporal = 1 in {
 597   def V6_vS32b_nt_new_pred_pi  : T_vstore_new_pred_pi_64B <"vS32b_pi", 0, 1>,
 598                                  V6_vS32b_nt_new_pred_pi_enc;
 599   def V6_vS32b_nt_new_npred_pi : T_vstore_new_pred_pi_64B <"vS32b_pi", 1, 1>,
 600                                  V6_vS32b_nt_new_npred_pi_enc;
 601   // 128B
 602   def V6_vS32b_nt_new_pred_pi_128B : T_vstore_new_pred_pi_128B
 603                                      <"vS32b_pi", 0, 1>,
 604                                      V6_vS32b_nt_new_pred_pi_128B_enc;
 605   def V6_vS32b_nt_new_npred_pi_128B : T_vstore_new_pred_pi_128B
 606                                       <"vS32b_pi", 1, 1>,
 607                                       V6_vS32b_nt_new_npred_pi_128B_enc;
 608 }
 609
 610 //===----------------------------------------------------------------------===//
 611 // Post increment vector loads with register offset
 612 //===----------------------------------------------------------------------===//
 613 let hasNewValue = 1 in
 614 class T_vload_ppu<string asmStr>
 615   : V6_LDInst <(outs VectorRegs:$dst, IntRegs:$_dst_),
 616                (ins IntRegs:$src1, ModRegs:$src2), asmStr, [],
 617     "$src1 = $_dst_">, NewValueRel;
 618
 619 let isCVLoadable = 1 in {
 620   def V6_vL32b_ppu    : T_vload_ppu <"$dst = vmem($src1++$src2)">,
 621                         V6_vL32b_ppu_enc;
 622   def V6_vL32b_nt_ppu : T_vload_ppu <"$dst = vmem($src1++$src2):nt">,
 623                         V6_vL32b_nt_ppu_enc;
 624 }
 625
 626 let Itinerary = PSEUDO, Type = TypeCVI_VM_VP_LDU in
 627 def V6_vL32Ub_ppu : T_vload_ppu <"$dst = vmemu($src1++$src2)">,
 628                      V6_vL32Ub_ppu_enc;
 629
 630 let isCVLoad = 1, Itinerary = PSEUDO, Type = TypeCVI_VM_CUR_LD in {
 631   def V6_vL32b_cur_ppu    : T_vload_ppu <"$dst.cur = vmem($src1++$src2)">,
 632                              V6_vL32b_cur_ppu_enc;
 633   def V6_vL32b_nt_cur_ppu : T_vload_ppu <"$dst.cur = vmem($src1++$src2):nt">,
 634                              V6_vL32b_nt_cur_ppu_enc;
 635 }
 636
 637 let Itinerary = PSEUDO, Type = TypeCVI_VM_TMP_LD in {
 638   def V6_vL32b_tmp_ppu    : T_vload_ppu <"$dst.tmp = vmem($src1++$src2)">,
 639                              V6_vL32b_tmp_ppu_enc;
 640   def V6_vL32b_nt_tmp_ppu : T_vload_ppu <"$dst.tmp = vmem($src1++$src2):nt">,
 641                              V6_vL32b_nt_tmp_ppu_enc;
 642 }
 643
 644 //===----------------------------------------------------------------------===//
 645 // Post increment vector stores with register offset
 646 //===----------------------------------------------------------------------===//
 647 class T_vstore_ppu <string mnemonic, bit isNT = 0>
 648   : V6_STInst <(outs IntRegs:$_dst_),
 649                (ins IntRegs:$src1, ModRegs:$src2, VectorRegs:$src3),
 650     mnemonic#"($src1++$src2)"#!if(isNT, ":nt", "")#" = $src3", [],
 651     "$src1 = $_dst_">, NewValueRel;
 652
 653 let isNVStorable = 1, BaseOpcode = "vS32b_ppu" in {
 654   def V6_vS32b_ppu    : T_vstore_ppu <"vmem">,
 655                         V6_vS32b_ppu_enc;
 656   let isNonTemporal = 1, BaseOpcode = "vS32b_ppu" in
 657   def V6_vS32b_nt_ppu : T_vstore_ppu <"vmem", 1>,
 658                         V6_vS32b_nt_ppu_enc;
 659 }
 660
 661 let BaseOpcode = "vS32Ub_ppu", Itinerary = PSEUDO, Type = TypeCVI_VM_STU in
 662 def V6_vS32Ub_ppu   : T_vstore_ppu <"vmemu">, V6_vS32Ub_ppu_enc;
 663
 664 //===----------------------------------------------------------------------===//
 665 // Post increment .new vector stores with register offset
 666 //===----------------------------------------------------------------------===//
 667 let Itinerary = PSEUDO, Type = TypeCVI_VM_NEW_ST, isNewValue = 1,
 668     opNewValue = 3, isNVStore = 1 in
 669 class T_vstore_new_ppu <bit isNT = 0>
 670   : V6_STInst <(outs IntRegs:$_dst_),
 671                (ins IntRegs:$src1, ModRegs:$src2, VectorRegs:$src3),
 672     "vmem($src1++$src2)"#!if(isNT, ":nt", "")#" = $src3.new", [],
 673     "$src1 = $_dst_">, NewValueRel;
 674
 675 let BaseOpcode = "vS32b_ppu" in
 676 def V6_vS32b_new_ppu    : T_vstore_new_ppu, V6_vS32b_new_ppu_enc;
 677
 678 let BaseOpcode = "vS32b_ppu", isNonTemporal = 1 in
 679 def V6_vS32b_nt_new_ppu : T_vstore_new_ppu<1>, V6_vS32b_nt_new_ppu_enc;
 680
 681 //===----------------------------------------------------------------------===//
 682 // Post increment conditional .new vector stores with register offset
 683 //===----------------------------------------------------------------------===//
 684 let isPredicated = 1 in
 685 class T_vstore_pred_ppu <string mnemonic, bit isPredNot = 0, bit isNT = 0>
 686   : V6_STInst<(outs IntRegs:$_dst_),
 687            (ins PredRegs:$src1, IntRegs:$src2, ModRegs:$src3, VectorRegs:$src4),
 688     "if ("#!if(isPredNot, "!", "")#"$src1) "#mnemonic#"($src2++$src3)"
 689           #!if(isNT, ":nt", "")#" = $src4", [],
 690     "$src2 = $_dst_">, NewValueRel {
 691   let isPredicatedFalse = isPredNot;
 692 }
 693
 694 let isNVStorable = 1, BaseOpcode = "vS32b_ppu" in {
 695   def V6_vS32b_pred_ppu : T_vstore_pred_ppu<"vmem">, V6_vS32b_pred_ppu_enc;
 696   def V6_vS32b_npred_ppu: T_vstore_pred_ppu<"vmem", 1>, V6_vS32b_npred_ppu_enc;
 697 }
 698
 699 let isNVStorable = 1, BaseOpcode = "vS32b_ppu", isNonTemporal = 1 in {
 700   def V6_vS32b_nt_pred_ppu  : T_vstore_pred_ppu <"vmem", 0, 1>,
 701                               V6_vS32b_nt_pred_ppu_enc;
 702   def V6_vS32b_nt_npred_ppu : T_vstore_pred_ppu <"vmem", 1, 1>,
 703                               V6_vS32b_nt_npred_ppu_enc;
 704 }
 705
 706 let BaseOpcode = "vS32Ub_ppu", Itinerary = PSEUDO,
 707     Type = TypeCVI_VM_STU in {
 708   def V6_vS32Ub_pred_ppu  : T_vstore_pred_ppu <"vmemu">,
 709                             V6_vS32Ub_pred_ppu_enc;
 710   def V6_vS32Ub_npred_ppu : T_vstore_pred_ppu <"vmemu", 1>,
 711                             V6_vS32Ub_npred_ppu_enc;
 712 }
 713
 714 //===----------------------------------------------------------------------===//
 715 // Post increment vector stores with register offset - byte-enabled aligned
 716 //===----------------------------------------------------------------------===//
 717 class T_vstore_qpred_ppu <bit isPredNot = 0, bit isNT = 0>
 718   : V6_STInst <(outs IntRegs:$_dst_),
 719         (ins VecPredRegs:$src1, IntRegs:$src2, ModRegs:$src3, VectorRegs:$src4),
 720     "if ("#!if(isPredNot, "!", "")#"$src1) vmem($src2++$src3)"
 721           #!if(isNT, ":nt", "")#" = $src4", [],
 722     "$src2 = $_dst_">, NewValueRel;
 723
 724 def V6_vS32b_qpred_ppu  : T_vstore_qpred_ppu, V6_vS32b_qpred_ppu_enc;
 725 def V6_vS32b_nqpred_ppu : T_vstore_qpred_ppu<1>, V6_vS32b_nqpred_ppu_enc;
 726 def V6_vS32b_nt_qpred_ppu  : T_vstore_qpred_ppu<0, 1>,
 727                              V6_vS32b_nt_qpred_ppu_enc;
 728 def V6_vS32b_nt_nqpred_ppu : T_vstore_qpred_ppu<1, 1>,
 729                              V6_vS32b_nt_nqpred_ppu_enc;
 730
 731 //===----------------------------------------------------------------------===//
 732 // Post increment conditional .new vector stores with register offset
 733 //===----------------------------------------------------------------------===//
 734 let Itinerary = PSEUDO, Type = TypeCVI_VM_NEW_ST, isPredicated = 1,
 735     isNewValue = 1, opNewValue = 4, isNVStore = 1 in
 736 class T_vstore_new_pred_ppu <bit isPredNot = 0, bit isNT = 0>
 737   : V6_STInst <(outs IntRegs:$_dst_),
 738            (ins PredRegs:$src1, IntRegs:$src2, ModRegs:$src3, VectorRegs:$src4),
 739     "if("#!if(isPredNot, "!", "")#"$src1) vmem($src2++$src3)"
 740          #!if(isNT, ":nt", "")#" = $src4.new", [],
 741     "$src2 = $_dst_">, NewValueRel {
 742   let isPredicatedFalse = isPredNot;
 743 }
 744
 745 let BaseOpcode = "vS32b_ppu" in {
 746   def V6_vS32b_new_pred_ppu  : T_vstore_new_pred_ppu,
 747                                V6_vS32b_new_pred_ppu_enc;
 748   def V6_vS32b_new_npred_ppu : T_vstore_new_pred_ppu<1>,
 749                                V6_vS32b_new_npred_ppu_enc;
 750 }
 751
 752 let BaseOpcode = "vS32b_ppu", isNonTemporal = 1 in {
 753 def V6_vS32b_nt_new_pred_ppu :  T_vstore_new_pred_ppu<0, 1>,
 754                                 V6_vS32b_nt_new_pred_ppu_enc;
 755 def V6_vS32b_nt_new_npred_ppu : T_vstore_new_pred_ppu<1, 1>,
 756                                 V6_vS32b_nt_new_npred_ppu_enc;
 757 }
 758
 759 let isPseudo = 1, validSubTargets = HasV60SubT in
 760 class STrivv_template<string mnemonic, Operand ImmOp, RegisterClass RC>:
 761         VSTInst<(outs), (ins IntRegs:$addr, ImmOp:$off, RC:$src),
 762                 #mnemonic#"($addr+#$off) = $src", []>;
 763
 764 def STrivv_indexed: STrivv_template<"vvmem", s4_6Imm, VecDblRegs>,
 765                     Requires<[HasV60T, UseHVXSgl]>;
 766 def STrivv_indexed_128B: STrivv_template<"vvmem", s4_7Imm, VecDblRegs128B>,
 767                          Requires<[HasV60T, UseHVXDbl]>;
 768
 769 multiclass STrivv_pats <ValueType VTSgl, ValueType VTDbl> {
 770   def : Pat<(store (VTSgl VecDblRegs:$src1), IntRegs:$addr),
 771             (STrivv_indexed IntRegs:$addr, #0, (VTSgl VecDblRegs:$src1))>,
 772             Requires<[UseHVXSgl]>;
 773
 774   def : Pat<(store (VTDbl VecDblRegs128B:$src1), IntRegs:$addr),
 775             (STrivv_indexed_128B IntRegs:$addr, #0,
 776                                  (VTDbl VecDblRegs128B:$src1))>,
 777             Requires<[UseHVXDbl]>;
 778 }
 779
 780
 781 multiclass vS32b_ai_pats <ValueType VTSgl, ValueType VTDbl> {
 782   // Aligned stores
 783   def : Pat<(store (VTSgl VectorRegs:$src1), IntRegs:$addr),
 784             (V6_vS32b_ai IntRegs:$addr, #0, (VTSgl VectorRegs:$src1))>,
 785             Requires<[UseHVXSgl]>;
 786
 787   // 128B Aligned stores
 788   def : Pat<(store (VTDbl VectorRegs128B:$src1), IntRegs:$addr),
 789             (V6_vS32b_ai_128B IntRegs:$addr, #0, (VTDbl VectorRegs128B:$src1))>,
 790             Requires<[UseHVXDbl]>;
 791
 792   // Fold Add R+IFF into vector store.
 793   let AddedComplexity = 10 in
 794   def : Pat<(store (VTSgl VectorRegs:$src1),
 795                    (add IntRegs:$src2, s4_6ImmPred:$offset)),
 796             (V6_vS32b_ai IntRegs:$src2, s4_6ImmPred:$offset,
 797                          (VTSgl VectorRegs:$src1))>,
 798             Requires<[UseHVXSgl]>;
 799
 800   // Fold Add R+IFF into vector store 128B.
 801   let AddedComplexity = 10 in
 802   def : Pat<(store (VTDbl VectorRegs128B:$src1),
 803                    (add IntRegs:$src2, s4_7ImmPred:$offset)),
 804             (V6_vS32b_ai_128B IntRegs:$src2, s4_7ImmPred:$offset,
 805                               (VTDbl VectorRegs128B:$src1))>,
 806             Requires<[UseHVXDbl]>;
 807 }
 808
 809 defm : vS32b_ai_pats <v8i64,  v16i64>;
 810
 811 let isPseudo = 1, validSubTargets = HasV60SubT in
 812 class LDrivv_template<string mnemonic, Operand ImmOp, RegisterClass RC>
 813   : V6_LDInst <(outs RC:$dst), (ins IntRegs:$addr, ImmOp:$off),
 814                "$dst="#mnemonic#"($addr+#$off)",
 815                []>,
 816                Requires<[HasV60T,UseHVXSgl]>;
 817
 818 def LDrivv_indexed: LDrivv_template<"vvmem", s4_6Imm, VecDblRegs>;
 819 def LDrivv_indexed_128B: LDrivv_template<"vvmem", s4_7Imm, VecDblRegs128B>;
 820
 821 multiclass LDrivv_pats <ValueType VTSgl, ValueType VTDbl> {
 822   def : Pat < (VTSgl (load IntRegs:$addr)),
 823               (LDrivv_indexed IntRegs:$addr, #0) >,
 824               Requires<[UseHVXSgl]>;
 825
 826   def : Pat < (VTDbl (load IntRegs:$addr)),
 827               (LDrivv_indexed_128B IntRegs:$addr, #0) >,
 828               Requires<[UseHVXDbl]>;
 829 }
 830
 831 multiclass vL32b_ai_pats <ValueType VTSgl, ValueType VTDbl> {
 832   // Aligned loads
 833   def : Pat < (VTSgl (load IntRegs:$addr)),
 834               (V6_vL32b_ai IntRegs:$addr, #0) >,
 835               Requires<[UseHVXSgl]>;
 836
 837   // 128B Load
 838   def : Pat < (VTDbl (load IntRegs:$addr)),
 839               (V6_vL32b_ai_128B IntRegs:$addr, #0) >,
 840               Requires<[UseHVXDbl]>;
 841
 842   // Fold Add R+IFF into vector load.
 843   let AddedComplexity = 10 in
 844   def : Pat<(VTDbl (load (add IntRegs:$src2, s4_7ImmPred:$offset))),
 845             (V6_vL32b_ai_128B IntRegs:$src2, s4_7ImmPred:$offset)>,
 846              Requires<[UseHVXDbl]>;
 847
 848   let AddedComplexity = 10 in
 849   def : Pat<(VTSgl (load (add IntRegs:$src2, s4_6ImmPred:$offset))),
 850             (V6_vL32b_ai IntRegs:$src2, s4_6ImmPred:$offset)>,
 851             Requires<[UseHVXSgl]>;
 852 }
 853
 854 defm : vL32b_ai_pats <v8i64,  v16i64>;
 855
 856 // Store vector predicate pseudo.
 857 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 13,
 858     isCodeGenOnly = 1, isPseudo = 1, mayStore = 1, hasSideEffects = 0 in {
 859 def STriq_pred_V6 : STInst<(outs),
 860             (ins IntRegs:$base, s32Imm:$offset, VecPredRegs:$src1),
 861             ".error \"should not emit\" ",
 862             []>,
 863             Requires<[HasV60T,UseHVXSgl]>;
 864
 865 def STriq_pred_vec_V6 : STInst<(outs),
 866             (ins IntRegs:$base, s32Imm:$offset, VectorRegs:$src1),
 867             ".error \"should not emit\" ",
 868             []>,
 869             Requires<[HasV60T,UseHVXSgl]>;
 870
 871 def STriq_pred_V6_128B : STInst<(outs),
 872             (ins IntRegs:$base, s32Imm:$offset, VecPredRegs128B:$src1),
 873             ".error \"should not emit\" ",
 874             []>,
 875             Requires<[HasV60T,UseHVXDbl]>;
 876
 877 def STriq_pred_vec_V6_128B : STInst<(outs),
 878             (ins IntRegs:$base, s32Imm:$offset, VectorRegs128B:$src1),
 879             ".error \"should not emit\" ",
 880             []>,
 881             Requires<[HasV60T,UseHVXDbl]>;
 882 }
 883
 884 // Load vector predicate pseudo.
 885 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
 886     opExtentAlign = 2, isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in {
 887 def LDriq_pred_V6 : LDInst<(outs VecPredRegs:$dst),
 888             (ins IntRegs:$base, s32Imm:$offset),
 889             ".error \"should not emit\" ",
 890             []>,
 891             Requires<[HasV60T,UseHVXSgl]>;
 892 def LDriq_pred_vec_V6 : LDInst<(outs VectorRegs:$dst),
 893             (ins IntRegs:$base, s32Imm:$offset),
 894             ".error \"should not emit\" ",
 895             []>,
 896             Requires<[HasV60T,UseHVXSgl]>;
 897 def LDriq_pred_V6_128B : LDInst<(outs VecPredRegs128B:$dst),
 898             (ins IntRegs:$base, s32Imm:$offset),
 899             ".error \"should not emit\" ",
 900             []>,
 901             Requires<[HasV60T,UseHVXDbl]>;
 902 def LDriq_pred_vec_V6_128B : LDInst<(outs VectorRegs128B:$dst),
 903             (ins IntRegs:$base, s32Imm:$offset),
 904             ".error \"should not emit\" ",
 905             []>,
 906             Requires<[HasV60T,UseHVXDbl]>;
 907 }
 908
 909 // Store vector pseudo.
 910 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 13,
 911     isCodeGenOnly = 1, isPseudo = 1, mayStore = 1, hasSideEffects = 0 in {
 912 def STriv_pseudo_V6 : STInst<(outs),
 913             (ins IntRegs:$base, s32Imm:$offset, VectorRegs:$src1),
 914             ".error \"should not emit\" ",
 915             []>,
 916             Requires<[HasV60T,UseHVXSgl]>;
 917 def STriv_pseudo_V6_128B : STInst<(outs),
 918             (ins IntRegs:$base, s32Imm:$offset, VectorRegs128B:$src1),
 919             ".error \"should not emit\" ",
 920             []>,
 921             Requires<[HasV60T,UseHVXDbl]>;
 922 }
 923
 924 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 13,
 925     isCodeGenOnly = 1, isPseudo = 1, mayStore = 1, hasSideEffects = 0 in {
 926 def STrivv_pseudo_V6 : STInst<(outs),
 927             (ins IntRegs:$base, s32Imm:$offset, VecDblRegs:$src1),
 928             ".error \"should not emit\" ",
 929             []>,
 930             Requires<[HasV60T,UseHVXSgl]>;
 931 def STrivv_pseudo_V6_128B : STInst<(outs),
 932             (ins IntRegs:$base, s32Imm:$offset, VecDblRegs128B:$src1),
 933             ".error \"should not emit\" ",
 934             []>,
 935             Requires<[HasV60T,UseHVXDbl]>;
 936 }
 937
 938 // Load vector pseudo.
 939 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
 940     opExtentAlign = 2, isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in {
 941 def LDriv_pseudo_V6 : LDInst<(outs VectorRegs:$dst),
 942             (ins IntRegs:$base, s32Imm:$offset),
 943             ".error \"should not emit\" ",
 944             []>,
 945             Requires<[HasV60T,UseHVXSgl]>;
 946 def LDriv_pseudo_V6_128B : LDInst<(outs VectorRegs128B:$dst),
 947             (ins IntRegs:$base, s32Imm:$offset),
 948             ".error \"should not emit\" ",
 949             []>,
 950             Requires<[HasV60T,UseHVXDbl]>;
 951 }
 952
 953 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
 954     opExtentAlign = 2, isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in {
 955 def LDrivv_pseudo_V6 : LDInst<(outs VecDblRegs:$dst),
 956             (ins IntRegs:$base, s32Imm:$offset),
 957             ".error \"should not emit\" ",
 958             []>,
 959             Requires<[HasV60T,UseHVXSgl]>;
 960 def LDrivv_pseudo_V6_128B : LDInst<(outs VecDblRegs128B:$dst),
 961             (ins IntRegs:$base, s32Imm:$offset),
 962             ".error \"should not emit\" ",
 963             []>,
 964             Requires<[HasV60T,UseHVXDbl]>;
 965 }
 966
 967 class VSELInst<dag outs, dag ins, string asmstr, list<dag> pattern = [],
 968               string cstr = "", InstrItinClass itin = PSEUDO,
 969               IType type = TypeCVI_VA_DV>
 970   : InstHexagon<outs, ins, asmstr, pattern, cstr, itin, type>;
 971
 972 let isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in {
 973 def VSelectPseudo_V6 : VSELInst<(outs VectorRegs:$dst),
 974             (ins PredRegs:$src1, VectorRegs:$src2, VectorRegs:$src3),
 975             ".error \"should not emit\" ",
 976             []>,
 977             Requires<[HasV60T,UseHVXSgl]>;
 978 def VSelectDblPseudo_V6 : VSELInst<(outs VecDblRegs:$dst),
 979                (ins PredRegs:$src1, VecDblRegs:$src2, VecDblRegs:$src3),
 980                ".error \"should not emit\" ",
 981                []>,
 982                Requires<[HasV60T,UseHVXSgl]>;
 983 }
 984
 985 def : Pat <(v16i32 (selectcc (i32 IntRegs:$lhs), (i32 IntRegs:$rhs),
 986                              (v16i32 VectorRegs:$tval),
 987                              (v16i32 VectorRegs:$fval), SETEQ)),
 988       (v16i32 (VSelectPseudo_V6 (i32 (C2_cmpeq (i32 IntRegs:$lhs),
 989                                 (i32 IntRegs:$rhs))),
 990                                 (v16i32 VectorRegs:$tval),
 991                                 (v16i32 VectorRegs:$fval)))>;
 992
 993
 994 let hasNewValue = 1 in
 995 class T_vmpy <string asmString, RegisterClass RCout, RegisterClass RCin>
 996   : CVI_VX_DV_Resource1<(outs RCout:$dst), (ins RCin:$src1, IntRegs:$src2),
 997     asmString >;
 998
 999 multiclass T_vmpy <string asmString, RegisterClass RCout,
1000                         RegisterClass RCin> {
1001   def NAME : T_vmpy <asmString, RCout, RCin>;
1002   let isCodeGenOnly = 1 in
1003   def NAME#_128B : T_vmpy <asmString, !cast<RegisterClass>(RCout#"128B"),
1004                                       !cast<RegisterClass>(RCin#"128B")>;
1005 }
1006
1007 multiclass T_vmpy_VV <string asmString>:
1008   T_vmpy <asmString, VectorRegs, VectorRegs>;
1009
1010 multiclass T_vmpy_WW <string asmString>:
1011   T_vmpy <asmString, VecDblRegs, VecDblRegs>;
1012
1013 multiclass T_vmpy_VW <string asmString>:
1014   T_vmpy <asmString, VectorRegs, VecDblRegs>;
1015
1016 multiclass T_vmpy_WV <string asmString>:
1017   T_vmpy <asmString, VecDblRegs, VectorRegs>;
1018
1019 defm V6_vtmpyb   :T_vmpy_WW<"$dst.h = vtmpy($src1.b,$src2.b)">, V6_vtmpyb_enc;
1020 defm V6_vtmpybus :T_vmpy_WW<"$dst.h = vtmpy($src1.ub,$src2.b)">, V6_vtmpybus_enc;
1021 defm V6_vdsaduh  :T_vmpy_WW<"$dst.uw = vdsad($src1.uh,$src2.uh)">, V6_vdsaduh_enc;
1022 defm V6_vmpybus  :T_vmpy_WV<"$dst.h = vmpy($src1.ub,$src2.b)">, V6_vmpybus_enc;
1023 defm V6_vmpabus  :T_vmpy_WW<"$dst.h = vmpa($src1.ub,$src2.b)">, V6_vmpabus_enc;
1024 defm V6_vmpahb   :T_vmpy_WW<"$dst.w = vmpa($src1.h,$src2.b)">, V6_vmpahb_enc;
1025 defm V6_vmpyh    :T_vmpy_WV<"$dst.w = vmpy($src1.h,$src2.h)">, V6_vmpyh_enc;
1026 defm V6_vmpyuh   :T_vmpy_WV<"$dst.uw = vmpy($src1.uh,$src2.uh)">, V6_vmpyuh_enc;
1027 defm V6_vmpyiwh  :T_vmpy_VV<"$dst.w = vmpyi($src1.w,$src2.h)">, V6_vmpyiwh_enc;
1028 defm V6_vtmpyhb  :T_vmpy_WW<"$dst.w = vtmpy($src1.h,$src2.b)">, V6_vtmpyhb_enc;
1029 defm V6_vmpyub   :T_vmpy_WV<"$dst.uh = vmpy($src1.ub,$src2.ub)">, V6_vmpyub_enc;
1030
1031 let Itinerary = PSEUDO, Type = TypeCVI_VX in
1032 defm V6_vmpyihb  :T_vmpy_VV<"$dst.h = vmpyi($src1.h,$src2.b)">, V6_vmpyihb_enc;
1033
1034 defm V6_vdmpybus_dv :
1035      T_vmpy_WW <"$dst.h = vdmpy($src1.ub,$src2.b)">, V6_vdmpybus_dv_enc;
1036 defm V6_vdmpyhsusat :
1037      T_vmpy_VV <"$dst.w = vdmpy($src1.h,$src2.uh):sat">, V6_vdmpyhsusat_enc;
1038 defm V6_vdmpyhsuisat :
1039      T_vmpy_VW <"$dst.w = vdmpy($src1.h,$src2.uh,#1):sat">, V6_vdmpyhsuisat_enc;
1040 defm V6_vdmpyhsat :
1041      T_vmpy_VV <"$dst.w = vdmpy($src1.h,$src2.h):sat">, V6_vdmpyhsat_enc;
1042 defm V6_vdmpyhisat :
1043      T_vmpy_VW <"$dst.w = vdmpy($src1.h,$src2.h):sat">, V6_vdmpyhisat_enc;
1044 defm V6_vdmpyhb_dv :
1045      T_vmpy_WW <"$dst.w = vdmpy($src1.h,$src2.b)">, V6_vdmpyhb_dv_enc;
1046 defm V6_vmpyhss :
1047      T_vmpy_VV <"$dst.h = vmpy($src1.h,$src2.h):<<1:sat">, V6_vmpyhss_enc;
1048 defm V6_vmpyhsrs :
1049      T_vmpy_VV <"$dst.h = vmpy($src1.h,$src2.h):<<1:rnd:sat">, V6_vmpyhsrs_enc;
1050
1051 let Itinerary = PSEUDO, Type = TypeCVI_VP in
1052 defm V6_vror : T_vmpy_VV <"$dst = vror($src1,$src2)">, V6_vror_enc;
1053
1054 let Itinerary = PSEUDO, Type = TypeCVI_VX in {
1055 defm V6_vdmpyhb  : T_vmpy_VV<"$dst.w = vdmpy($src1.h,$src2.b)">, V6_vdmpyhb_enc;
1056 defm V6_vrmpybus : T_vmpy_VV<"$dst.w = vrmpy($src1.ub,$src2.b)">, V6_vrmpybus_enc;
1057 defm V6_vdmpybus : T_vmpy_VV<"$dst.h = vdmpy($src1.ub,$src2.b)">, V6_vdmpybus_enc;
1058 defm V6_vmpyiwb  : T_vmpy_VV<"$dst.w = vmpyi($src1.w,$src2.b)">, V6_vmpyiwb_enc;
1059 defm V6_vrmpyub : T_vmpy_VV<"$dst.uw = vrmpy($src1.ub,$src2.ub)">, V6_vrmpyub_enc;
1060 }
1061
1062 let Itinerary = PSEUDO, Type = TypeCVI_VS in {
1063 defm V6_vasrw  : T_vmpy_VV <"$dst.w = vasr($src1.w,$src2)">, V6_vasrw_enc;
1064 defm V6_vasrh  : T_vmpy_VV <"$dst.h = vasr($src1.h,$src2)">, V6_vasrh_enc;
1065 defm V6_vaslw  : T_vmpy_VV <"$dst.w = vasl($src1.w,$src2)">, V6_vaslw_enc;
1066 defm V6_vaslh  : T_vmpy_VV <"$dst.h = vasl($src1.h,$src2)">, V6_vaslh_enc;
1067 defm V6_vlsrw  : T_vmpy_VV <"$dst.uw = vlsr($src1.uw,$src2)">, V6_vlsrw_enc;
1068 defm V6_vlsrh  : T_vmpy_VV <"$dst.uh = vlsr($src1.uh,$src2)">, V6_vlsrh_enc;
1069 }
1070
1071 let hasNewValue = 1 in
1072 class T_HVX_alu <string asmString, InstrItinClass itin,
1073                  RegisterClass RCout, RegisterClass RCin>
1074   : CVI_VA_Resource1 <(outs RCout:$dst), (ins RCin:$src1, RCin:$src2),
1075     asmString >{
1076   let Itinerary = itin;
1077   let Type = !cast<IType>("Type"#itin);
1078 }
1079
1080 multiclass T_HVX_alu <string asmString, RegisterClass RCout,
1081            RegisterClass RCin, InstrItinClass itin> {
1082   def NAME : T_HVX_alu <asmString, itin, RCout, RCin>;
1083   let isCodeGenOnly = 1 in
1084   def NAME#_128B : T_HVX_alu <asmString, itin,
1085                               !cast<RegisterClass>(RCout#"128B"),
1086                               !cast<RegisterClass>(RCin#"128B")>;
1087 }
1088
1089 multiclass T_HVX_alu_VV <string asmString>:
1090   T_HVX_alu <asmString, VectorRegs, VectorRegs, PSEUDO>;
1091
1092 multiclass T_HVX_alu_WW <string asmString>:
1093   T_HVX_alu <asmString, VecDblRegs, VecDblRegs, PSEUDO>;
1094
1095 multiclass T_HVX_alu_WV <string asmString>:
1096   T_HVX_alu <asmString, VecDblRegs, VectorRegs, PSEUDO>;
1097
1098
1099 let Itinerary  =  PSEUDO, Type  =  TypeCVI_VX in {
1100 defm V6_vrmpyubv :
1101      T_HVX_alu_VV <"$dst.uw = vrmpy($src1.ub,$src2.ub)">, V6_vrmpyubv_enc;
1102 defm V6_vrmpybv :
1103      T_HVX_alu_VV <"$dst.w = vrmpy($src1.b,$src2.b)">, V6_vrmpybv_enc;
1104 defm V6_vrmpybusv :
1105      T_HVX_alu_VV <"$dst.w = vrmpy($src1.ub,$src2.b)">, V6_vrmpybusv_enc;
1106 defm V6_vabsdiffub :
1107      T_HVX_alu_VV <"$dst.ub = vabsdiff($src1.ub,$src2.ub)">, V6_vabsdiffub_enc;
1108 defm V6_vabsdiffh :
1109      T_HVX_alu_VV <"$dst.uh = vabsdiff($src1.h,$src2.h)">, V6_vabsdiffh_enc;
1110 defm V6_vabsdiffuh :
1111      T_HVX_alu_VV <"$dst.uh = vabsdiff($src1.uh,$src2.uh)">, V6_vabsdiffuh_enc;
1112 defm V6_vabsdiffw :
1113      T_HVX_alu_VV <"$dst.uw = vabsdiff($src1.w,$src2.w)">, V6_vabsdiffw_enc;
1114 }
1115
1116 let Itinerary = PSEUDO, Type = TypeCVI_VX_DV in {
1117 defm V6_vdmpyhvsat :
1118      T_HVX_alu_VV <"$dst.w = vdmpy($src1.h,$src2.h):sat">, V6_vdmpyhvsat_enc;
1119 defm V6_vmpyhvsrs :
1120      T_HVX_alu_VV<"$dst.h = vmpy($src1.h,$src2.h):<<1:rnd:sat">, V6_vmpyhvsrs_enc;
1121 defm V6_vmpyih :
1122      T_HVX_alu_VV <"$dst.h = vmpyi($src1.h,$src2.h)">, V6_vmpyih_enc;
1123 }
1124
1125 defm V6_vand :
1126      T_HVX_alu_VV <"$dst = vand($src1,$src2)">, V6_vand_enc;
1127 defm V6_vor :
1128      T_HVX_alu_VV <"$dst = vor($src1,$src2)">, V6_vor_enc;
1129 defm V6_vxor :
1130      T_HVX_alu_VV <"$dst = vxor($src1,$src2)">, V6_vxor_enc;
1131 defm V6_vaddw :
1132      T_HVX_alu_VV <"$dst.w = vadd($src1.w,$src2.w)">, V6_vaddw_enc;
1133 defm V6_vaddubsat :
1134      T_HVX_alu_VV <"$dst.ub = vadd($src1.ub,$src2.ub):sat">, V6_vaddubsat_enc;
1135 defm V6_vadduhsat :
1136      T_HVX_alu_VV <"$dst.uh = vadd($src1.uh,$src2.uh):sat">, V6_vadduhsat_enc;
1137 defm V6_vaddhsat :
1138      T_HVX_alu_VV <"$dst.h = vadd($src1.h,$src2.h):sat">, V6_vaddhsat_enc;
1139 defm V6_vaddwsat :
1140      T_HVX_alu_VV <"$dst.w = vadd($src1.w,$src2.w):sat">, V6_vaddwsat_enc;
1141 defm V6_vsubb :
1142      T_HVX_alu_VV <"$dst.b = vsub($src1.b,$src2.b)">, V6_vsubb_enc;
1143 defm V6_vsubh :
1144      T_HVX_alu_VV <"$dst.h = vsub($src1.h,$src2.h)">, V6_vsubh_enc;
1145 defm V6_vsubw :
1146      T_HVX_alu_VV <"$dst.w = vsub($src1.w,$src2.w)">, V6_vsubw_enc;
1147 defm V6_vsububsat :
1148      T_HVX_alu_VV <"$dst.ub = vsub($src1.ub,$src2.ub):sat">, V6_vsububsat_enc;
1149 defm V6_vsubuhsat :
1150      T_HVX_alu_VV <"$dst.uh = vsub($src1.uh,$src2.uh):sat">, V6_vsubuhsat_enc;
1151 defm V6_vsubhsat :
1152      T_HVX_alu_VV <"$dst.h = vsub($src1.h,$src2.h):sat">, V6_vsubhsat_enc;
1153 defm V6_vsubwsat :
1154      T_HVX_alu_VV <"$dst.w = vsub($src1.w,$src2.w):sat">, V6_vsubwsat_enc;
1155 defm V6_vavgub :
1156      T_HVX_alu_VV <"$dst.ub = vavg($src1.ub,$src2.ub)">, V6_vavgub_enc;
1157 defm V6_vavguh :
1158      T_HVX_alu_VV <"$dst.uh = vavg($src1.uh,$src2.uh)">, V6_vavguh_enc;
1159 defm V6_vavgh :
1160      T_HVX_alu_VV <"$dst.h = vavg($src1.h,$src2.h)">, V6_vavgh_enc;
1161 defm V6_vavgw :
1162      T_HVX_alu_VV <"$dst.w = vavg($src1.w,$src2.w)">, V6_vavgw_enc;
1163 defm V6_vnavgub :
1164      T_HVX_alu_VV <"$dst.b = vnavg($src1.ub,$src2.ub)">, V6_vnavgub_enc;
1165 defm V6_vnavgh :
1166      T_HVX_alu_VV <"$dst.h = vnavg($src1.h,$src2.h)">, V6_vnavgh_enc;
1167 defm V6_vnavgw :
1168      T_HVX_alu_VV <"$dst.w = vnavg($src1.w,$src2.w)">, V6_vnavgw_enc;
1169 defm V6_vavgubrnd :
1170      T_HVX_alu_VV <"$dst.ub = vavg($src1.ub,$src2.ub):rnd">, V6_vavgubrnd_enc;
1171 defm V6_vavguhrnd :
1172      T_HVX_alu_VV <"$dst.uh = vavg($src1.uh,$src2.uh):rnd">, V6_vavguhrnd_enc;
1173 defm V6_vavghrnd :
1174      T_HVX_alu_VV <"$dst.h = vavg($src1.h,$src2.h):rnd">, V6_vavghrnd_enc;
1175 defm V6_vavgwrnd :
1176      T_HVX_alu_VV <"$dst.w = vavg($src1.w,$src2.w):rnd">, V6_vavgwrnd_enc;
1177
1178 defm V6_vmpybv :
1179      T_HVX_alu_WV <"$dst.h = vmpy($src1.b,$src2.b)">, V6_vmpybv_enc;
1180 defm V6_vmpyubv :
1181      T_HVX_alu_WV <"$dst.uh = vmpy($src1.ub,$src2.ub)">, V6_vmpyubv_enc;
1182 defm V6_vmpybusv :
1183      T_HVX_alu_WV <"$dst.h = vmpy($src1.ub,$src2.b)">, V6_vmpybusv_enc;
1184 defm V6_vmpyhv :
1185      T_HVX_alu_WV <"$dst.w = vmpy($src1.h,$src2.h)">, V6_vmpyhv_enc;
1186 defm V6_vmpyuhv :
1187      T_HVX_alu_WV <"$dst.uw = vmpy($src1.uh,$src2.uh)">, V6_vmpyuhv_enc;
1188 defm V6_vmpyhus :
1189      T_HVX_alu_WV <"$dst.w = vmpy($src1.h,$src2.uh)">, V6_vmpyhus_enc;
1190 defm V6_vaddubh :
1191      T_HVX_alu_WV <"$dst.h = vadd($src1.ub,$src2.ub)">, V6_vaddubh_enc;
1192 defm V6_vadduhw :
1193      T_HVX_alu_WV <"$dst.w = vadd($src1.uh,$src2.uh)">, V6_vadduhw_enc;
1194 defm V6_vaddhw :
1195      T_HVX_alu_WV <"$dst.w = vadd($src1.h,$src2.h)">, V6_vaddhw_enc;
1196 defm V6_vsububh :
1197      T_HVX_alu_WV <"$dst.h = vsub($src1.ub,$src2.ub)">, V6_vsububh_enc;
1198 defm V6_vsubuhw :
1199      T_HVX_alu_WV <"$dst.w = vsub($src1.uh,$src2.uh)">, V6_vsubuhw_enc;
1200 defm V6_vsubhw :
1201      T_HVX_alu_WV <"$dst.w = vsub($src1.h,$src2.h)">, V6_vsubhw_enc;
1202
1203 defm V6_vaddb_dv :
1204      T_HVX_alu_WW <"$dst.b = vadd($src1.b,$src2.b)">, V6_vaddb_dv_enc;
1205 defm V6_vaddh_dv :
1206      T_HVX_alu_WW <"$dst.h = vadd($src1.h,$src2.h)">, V6_vaddh_dv_enc;
1207 defm V6_vaddw_dv :
1208      T_HVX_alu_WW <"$dst.w = vadd($src1.w,$src2.w)">, V6_vaddw_dv_enc;
1209 defm V6_vaddubsat_dv :
1210      T_HVX_alu_WW <"$dst.ub = vadd($src1.ub,$src2.ub):sat">, V6_vaddubsat_dv_enc;
1211 defm V6_vadduhsat_dv :
1212      T_HVX_alu_WW <"$dst.uh = vadd($src1.uh,$src2.uh):sat">, V6_vadduhsat_dv_enc;
1213 defm V6_vaddhsat_dv :
1214      T_HVX_alu_WW <"$dst.h = vadd($src1.h,$src2.h):sat">, V6_vaddhsat_dv_enc;
1215 defm V6_vaddwsat_dv :
1216      T_HVX_alu_WW <"$dst.w = vadd($src1.w,$src2.w):sat">, V6_vaddwsat_dv_enc;
1217 defm V6_vsubb_dv :
1218      T_HVX_alu_WW <"$dst.b = vsub($src1.b,$src2.b)">, V6_vsubb_dv_enc;
1219 defm V6_vsubh_dv :
1220      T_HVX_alu_WW <"$dst.h = vsub($src1.h,$src2.h)">, V6_vsubh_dv_enc;
1221 defm V6_vsubw_dv :
1222      T_HVX_alu_WW <"$dst.w = vsub($src1.w,$src2.w)">, V6_vsubw_dv_enc;
1223 defm V6_vsububsat_dv :
1224      T_HVX_alu_WW <"$dst.ub = vsub($src1.ub,$src2.ub):sat">, V6_vsububsat_dv_enc;
1225 defm V6_vsubuhsat_dv :
1226      T_HVX_alu_WW <"$dst.uh = vsub($src1.uh,$src2.uh):sat">, V6_vsubuhsat_dv_enc;
1227 defm V6_vsubhsat_dv :
1228      T_HVX_alu_WW <"$dst.h = vsub($src1.h,$src2.h):sat">, V6_vsubhsat_dv_enc;
1229 defm V6_vsubwsat_dv :
1230      T_HVX_alu_WW <"$dst.w = vsub($src1.w,$src2.w):sat">, V6_vsubwsat_dv_enc;
1231
1232 let Itinerary = PSEUDO, Type = TypeCVI_VX_DV in {
1233 defm V6_vmpabusv :
1234      T_HVX_alu_WW <"$dst.h = vmpa($src1.ub,$src2.b)">, V6_vmpabusv_enc;
1235 defm V6_vmpabuuv :
1236      T_HVX_alu_WW <"$dst.h = vmpa($src1.ub,$src2.ub)">, V6_vmpabuuv_enc;
1237 }
1238
1239 let isAccumulator = 1, hasNewValue = 1 in
1240 class T_HVX_vmpyacc <string asmString, InstrItinClass itin, RegisterClass RCout,
1241                      RegisterClass RCin1, RegisterClass RCin2>
1242   : CVI_VA_Resource1 <(outs RCout:$dst),
1243                       (ins RCout:$_src_, RCin1:$src1, RCin2:$src2), asmString,
1244                       [], "$dst = $_src_" > {
1245   let Itinerary = itin;
1246   let Type = !cast<IType>("Type"#itin);
1247 }
1248
1249 multiclass T_HVX_vmpyacc_both <string asmString, RegisterClass RCout,
1250            RegisterClass RCin1, RegisterClass RCin2, InstrItinClass itin > {
1251   def NAME : T_HVX_vmpyacc <asmString, itin, RCout, RCin1, RCin2>;
1252   let isCodeGenOnly = 1 in
1253   def NAME#_128B : T_HVX_vmpyacc <asmString, itin,
1254                    !cast<RegisterClass>(RCout#"128B"),
1255                    !cast<RegisterClass>(RCin1#"128B"),
1256                    !cast<RegisterClass>(RCin2#
1257                    !if(!eq (!cast<string>(RCin2), "IntRegs"), "", "128B"))>;
1258 }
1259
1260 multiclass T_HVX_vmpyacc_VVR <string asmString>:
1261   T_HVX_vmpyacc_both <asmString, VectorRegs, VectorRegs, IntRegs, PSEUDO>;
1262
1263 multiclass T_HVX_vmpyacc_VWR <string asmString>:
1264   T_HVX_vmpyacc_both <asmString, VectorRegs, VecDblRegs, IntRegs, PSEUDO>;
1265
1266 multiclass T_HVX_vmpyacc_WVR <string asmString>:
1267   T_HVX_vmpyacc_both <asmString, VecDblRegs, VectorRegs, IntRegs, PSEUDO>;
1268
1269 multiclass T_HVX_vmpyacc_WWR <string asmString>:
1270   T_HVX_vmpyacc_both <asmString, VecDblRegs, VecDblRegs, IntRegs, PSEUDO>;
1271
1272 multiclass T_HVX_vmpyacc_VVV <string asmString>:
1273   T_HVX_vmpyacc_both <asmString, VectorRegs, VectorRegs, VectorRegs, PSEUDO>;
1274
1275 multiclass T_HVX_vmpyacc_WVV <string asmString>:
1276   T_HVX_vmpyacc_both <asmString, VecDblRegs, VectorRegs, VectorRegs, PSEUDO>;
1277
1278
1279 defm V6_vtmpyb_acc :
1280      T_HVX_vmpyacc_WWR <"$dst.h += vtmpy($src1.b,$src2.b)">,
1281      V6_vtmpyb_acc_enc;
1282 defm V6_vtmpybus_acc :
1283      T_HVX_vmpyacc_WWR <"$dst.h += vtmpy($src1.ub,$src2.b)">,
1284      V6_vtmpybus_acc_enc;
1285 defm V6_vtmpyhb_acc :
1286      T_HVX_vmpyacc_WWR <"$dst.w += vtmpy($src1.h,$src2.b)">,
1287      V6_vtmpyhb_acc_enc;
1288 defm V6_vdmpyhb_acc :
1289      T_HVX_vmpyacc_VVR <"$dst.w += vdmpy($src1.h,$src2.b)">,
1290      V6_vdmpyhb_acc_enc;
1291 defm V6_vrmpyub_acc :
1292      T_HVX_vmpyacc_VVR <"$dst.uw += vrmpy($src1.ub,$src2.ub)">,
1293      V6_vrmpyub_acc_enc;
1294 defm V6_vrmpybus_acc :
1295      T_HVX_vmpyacc_VVR <"$dst.w += vrmpy($src1.ub,$src2.b)">,
1296      V6_vrmpybus_acc_enc;
1297 defm V6_vdmpybus_acc :
1298      T_HVX_vmpyacc_VVR <"$dst.h += vdmpy($src1.ub,$src2.b)">,
1299      V6_vdmpybus_acc_enc;
1300 defm V6_vdmpybus_dv_acc :
1301      T_HVX_vmpyacc_WWR <"$dst.h += vdmpy($src1.ub,$src2.b)">,
1302      V6_vdmpybus_dv_acc_enc;
1303 defm V6_vdmpyhsuisat_acc :
1304      T_HVX_vmpyacc_VWR <"$dst.w += vdmpy($src1.h,$src2.uh,#1):sat">,
1305      V6_vdmpyhsuisat_acc_enc;
1306 defm V6_vdmpyhisat_acc :
1307      T_HVX_vmpyacc_VWR <"$dst.w += vdmpy($src1.h,$src2.h):sat">,
1308      V6_vdmpyhisat_acc_enc;
1309 defm V6_vdmpyhb_dv_acc :
1310      T_HVX_vmpyacc_WWR <"$dst.w += vdmpy($src1.h,$src2.b)">,
1311      V6_vdmpyhb_dv_acc_enc;
1312 defm V6_vmpybus_acc :
1313      T_HVX_vmpyacc_WVR <"$dst.h += vmpy($src1.ub,$src2.b)">,
1314      V6_vmpybus_acc_enc;
1315 defm V6_vmpabus_acc :
1316      T_HVX_vmpyacc_WWR <"$dst.h += vmpa($src1.ub,$src2.b)">,
1317      V6_vmpabus_acc_enc;
1318 defm V6_vmpahb_acc :
1319      T_HVX_vmpyacc_WWR <"$dst.w += vmpa($src1.h,$src2.b)">,
1320      V6_vmpahb_acc_enc;
1321 defm V6_vmpyhsat_acc :
1322      T_HVX_vmpyacc_WVR <"$dst.w += vmpy($src1.h,$src2.h):sat">,
1323      V6_vmpyhsat_acc_enc;
1324 defm V6_vmpyuh_acc :
1325      T_HVX_vmpyacc_WVR <"$dst.uw += vmpy($src1.uh,$src2.uh)">,
1326      V6_vmpyuh_acc_enc;
1327 defm V6_vmpyiwb_acc :
1328      T_HVX_vmpyacc_VVR <"$dst.w += vmpyi($src1.w,$src2.b)">,
1329      V6_vmpyiwb_acc_enc;
1330 defm V6_vdsaduh_acc :
1331      T_HVX_vmpyacc_WWR <"$dst.uw += vdsad($src1.uh,$src2.uh)">,
1332      V6_vdsaduh_acc_enc;
1333 defm V6_vmpyihb_acc :
1334      T_HVX_vmpyacc_VVR <"$dst.h += vmpyi($src1.h,$src2.b)">,
1335      V6_vmpyihb_acc_enc;
1336 defm V6_vmpyub_acc :
1337      T_HVX_vmpyacc_WVR <"$dst.uh += vmpy($src1.ub,$src2.ub)">,
1338      V6_vmpyub_acc_enc;
1339
1340 let Itinerary = PSEUDO, Type = TypeCVI_VX_DV in {
1341 defm V6_vdmpyhsusat_acc :
1342      T_HVX_vmpyacc_VVR <"$dst.w += vdmpy($src1.h,$src2.uh):sat">,
1343      V6_vdmpyhsusat_acc_enc;
1344 defm V6_vdmpyhsat_acc :
1345      T_HVX_vmpyacc_VVR <"$dst.w += vdmpy($src1.h,$src2.h):sat">,
1346      V6_vdmpyhsat_acc_enc;
1347 defm V6_vmpyiwh_acc : T_HVX_vmpyacc_VVR
1348      <"$dst.w += vmpyi($src1.w,$src2.h)">, V6_vmpyiwh_acc_enc;
1349 }
1350
1351 let Itinerary = PSEUDO, Type = TypeCVI_VS in {
1352 defm V6_vaslw_acc :
1353      T_HVX_vmpyacc_VVR <"$dst.w += vasl($src1.w,$src2)">, V6_vaslw_acc_enc;
1354 defm V6_vasrw_acc :
1355      T_HVX_vmpyacc_VVR <"$dst.w += vasr($src1.w,$src2)">, V6_vasrw_acc_enc;
1356 }
1357
1358 defm V6_vdmpyhvsat_acc :
1359      T_HVX_vmpyacc_VVV <"$dst.w += vdmpy($src1.h,$src2.h):sat">,
1360      V6_vdmpyhvsat_acc_enc;
1361 defm V6_vmpybusv_acc :
1362      T_HVX_vmpyacc_WVV <"$dst.h += vmpy($src1.ub,$src2.b)">,
1363      V6_vmpybusv_acc_enc;
1364 defm V6_vmpybv_acc :
1365      T_HVX_vmpyacc_WVV <"$dst.h += vmpy($src1.b,$src2.b)">, V6_vmpybv_acc_enc;
1366 defm V6_vmpyhus_acc :
1367      T_HVX_vmpyacc_WVV <"$dst.w += vmpy($src1.h,$src2.uh)">, V6_vmpyhus_acc_enc;
1368 defm V6_vmpyhv_acc :
1369      T_HVX_vmpyacc_WVV <"$dst.w += vmpy($src1.h,$src2.h)">, V6_vmpyhv_acc_enc;
1370 defm V6_vmpyiewh_acc :
1371      T_HVX_vmpyacc_VVV <"$dst.w += vmpyie($src1.w,$src2.h)">,
1372      V6_vmpyiewh_acc_enc;
1373 defm V6_vmpyiewuh_acc :
1374      T_HVX_vmpyacc_VVV <"$dst.w += vmpyie($src1.w,$src2.uh)">,
1375      V6_vmpyiewuh_acc_enc;
1376 defm V6_vmpyih_acc :
1377      T_HVX_vmpyacc_VVV <"$dst.h += vmpyi($src1.h,$src2.h)">, V6_vmpyih_acc_enc;
1378 defm V6_vmpyowh_rnd_sacc :
1379      T_HVX_vmpyacc_VVV <"$dst.w += vmpyo($src1.w,$src2.h):<<1:rnd:sat:shift">,
1380      V6_vmpyowh_rnd_sacc_enc;
1381 defm V6_vmpyowh_sacc :
1382      T_HVX_vmpyacc_VVV <"$dst.w += vmpyo($src1.w,$src2.h):<<1:sat:shift">,
1383      V6_vmpyowh_sacc_enc;
1384 defm V6_vmpyubv_acc :
1385      T_HVX_vmpyacc_WVV <"$dst.uh += vmpy($src1.ub,$src2.ub)">,
1386      V6_vmpyubv_acc_enc;
1387 defm V6_vmpyuhv_acc :
1388      T_HVX_vmpyacc_WVV <"$dst.uw += vmpy($src1.uh,$src2.uh)">,
1389      V6_vmpyuhv_acc_enc;
1390 defm V6_vrmpybusv_acc :
1391      T_HVX_vmpyacc_VVV <"$dst.w += vrmpy($src1.ub,$src2.b)">,
1392      V6_vrmpybusv_acc_enc;
1393 defm V6_vrmpybv_acc :
1394      T_HVX_vmpyacc_VVV <"$dst.w += vrmpy($src1.b,$src2.b)">, V6_vrmpybv_acc_enc;
1395 defm V6_vrmpyubv_acc :
1396      T_HVX_vmpyacc_VVV <"$dst.uw += vrmpy($src1.ub,$src2.ub)">,
1397      V6_vrmpyubv_acc_enc;
1398
1399
1400 class T_HVX_vcmp <string asmString, RegisterClass RCout, RegisterClass RCin>
1401   : CVI_VA_Resource1 <(outs RCout:$dst),
1402                       (ins RCout:$_src_, RCin:$src1, RCin:$src2), asmString,
1403                       [], "$dst = $_src_" > {
1404   let Itinerary = PSEUDO;
1405   let Type = TypeCVI_VA;
1406 }
1407
1408 multiclass T_HVX_vcmp <string asmString> {
1409   def NAME : T_HVX_vcmp <asmString, VecPredRegs, VectorRegs>;
1410   let isCodeGenOnly = 1 in
1411   def NAME#_128B : T_HVX_vcmp <asmString, VecPredRegs128B, VectorRegs128B>;
1412 }
1413
1414 defm V6_veqb_and :
1415      T_HVX_vcmp <"$dst &= vcmp.eq($src1.b,$src2.b)">, V6_veqb_and_enc;
1416 defm V6_veqh_and :
1417      T_HVX_vcmp <"$dst &= vcmp.eq($src1.h,$src2.h)">, V6_veqh_and_enc;
1418 defm V6_veqw_and :
1419      T_HVX_vcmp <"$dst &= vcmp.eq($src1.w,$src2.w)">, V6_veqw_and_enc;
1420 defm V6_vgtb_and :
1421      T_HVX_vcmp <"$dst &= vcmp.gt($src1.b,$src2.b)">, V6_vgtb_and_enc;
1422 defm V6_vgth_and :
1423      T_HVX_vcmp <"$dst &= vcmp.gt($src1.h,$src2.h)">, V6_vgth_and_enc;
1424 defm V6_vgtw_and :
1425      T_HVX_vcmp <"$dst &= vcmp.gt($src1.w,$src2.w)">, V6_vgtw_and_enc;
1426 defm V6_vgtub_and :
1427      T_HVX_vcmp <"$dst &= vcmp.gt($src1.ub,$src2.ub)">, V6_vgtub_and_enc;
1428 defm V6_vgtuh_and :
1429      T_HVX_vcmp <"$dst &= vcmp.gt($src1.uh,$src2.uh)">, V6_vgtuh_and_enc;
1430 defm V6_vgtuw_and :
1431      T_HVX_vcmp <"$dst &= vcmp.gt($src1.uw,$src2.uw)">, V6_vgtuw_and_enc;
1432 defm V6_veqb_or :
1433      T_HVX_vcmp <"$dst |= vcmp.eq($src1.b,$src2.b)">, V6_veqb_or_enc;
1434 defm V6_veqh_or :
1435      T_HVX_vcmp <"$dst |= vcmp.eq($src1.h,$src2.h)">, V6_veqh_or_enc;
1436 defm V6_veqw_or :
1437      T_HVX_vcmp <"$dst |= vcmp.eq($src1.w,$src2.w)">, V6_veqw_or_enc;
1438 defm V6_vgtb_or :
1439      T_HVX_vcmp <"$dst |= vcmp.gt($src1.b,$src2.b)">, V6_vgtb_or_enc;
1440 defm V6_vgth_or :
1441      T_HVX_vcmp <"$dst |= vcmp.gt($src1.h,$src2.h)">, V6_vgth_or_enc;
1442 defm V6_vgtw_or :
1443      T_HVX_vcmp <"$dst |= vcmp.gt($src1.w,$src2.w)">, V6_vgtw_or_enc;
1444 defm V6_vgtub_or :
1445      T_HVX_vcmp <"$dst |= vcmp.gt($src1.ub,$src2.ub)">, V6_vgtub_or_enc;
1446 defm V6_vgtuh_or :
1447      T_HVX_vcmp <"$dst |= vcmp.gt($src1.uh,$src2.uh)">, V6_vgtuh_or_enc;
1448 defm V6_vgtuw_or :
1449      T_HVX_vcmp <"$dst |= vcmp.gt($src1.uw,$src2.uw)">, V6_vgtuw_or_enc;
1450 defm V6_veqb_xor :
1451      T_HVX_vcmp <"$dst ^= vcmp.eq($src1.b,$src2.b)">, V6_veqb_xor_enc;
1452 defm V6_veqh_xor :
1453      T_HVX_vcmp <"$dst ^= vcmp.eq($src1.h,$src2.h)">, V6_veqh_xor_enc;
1454 defm V6_veqw_xor :
1455      T_HVX_vcmp <"$dst ^= vcmp.eq($src1.w,$src2.w)">, V6_veqw_xor_enc;
1456 defm V6_vgtb_xor :
1457      T_HVX_vcmp <"$dst ^= vcmp.gt($src1.b,$src2.b)">, V6_vgtb_xor_enc;
1458 defm V6_vgth_xor :
1459      T_HVX_vcmp <"$dst ^= vcmp.gt($src1.h,$src2.h)">, V6_vgth_xor_enc;
1460 defm V6_vgtw_xor :
1461      T_HVX_vcmp <"$dst ^= vcmp.gt($src1.w,$src2.w)">, V6_vgtw_xor_enc;
1462 defm V6_vgtub_xor :
1463      T_HVX_vcmp <"$dst ^= vcmp.gt($src1.ub,$src2.ub)">, V6_vgtub_xor_enc;
1464 defm V6_vgtuh_xor :
1465      T_HVX_vcmp <"$dst ^= vcmp.gt($src1.uh,$src2.uh)">, V6_vgtuh_xor_enc;
1466 defm V6_vgtuw_xor :
1467      T_HVX_vcmp <"$dst ^= vcmp.gt($src1.uw,$src2.uw)">, V6_vgtuw_xor_enc;
1468
1469 defm V6_vminub :
1470      T_HVX_alu_VV <"$dst.ub = vmin($src1.ub,$src2.ub)">, V6_vminub_enc;
1471 defm V6_vminuh :
1472      T_HVX_alu_VV <"$dst.uh = vmin($src1.uh,$src2.uh)">, V6_vminuh_enc;
1473 defm V6_vminh :
1474      T_HVX_alu_VV <"$dst.h = vmin($src1.h,$src2.h)">, V6_vminh_enc;
1475 defm V6_vminw :
1476      T_HVX_alu_VV <"$dst.w = vmin($src1.w,$src2.w)">, V6_vminw_enc;
1477 defm V6_vmaxub :
1478      T_HVX_alu_VV <"$dst.ub = vmax($src1.ub,$src2.ub)">, V6_vmaxub_enc;
1479 defm V6_vmaxuh :
1480      T_HVX_alu_VV <"$dst.uh = vmax($src1.uh,$src2.uh)">, V6_vmaxuh_enc;
1481 defm V6_vmaxh :
1482      T_HVX_alu_VV <"$dst.h = vmax($src1.h,$src2.h)">, V6_vmaxh_enc;
1483 defm V6_vmaxw :
1484      T_HVX_alu_VV <"$dst.w = vmax($src1.w,$src2.w)">, V6_vmaxw_enc;
1485 defm V6_vshuffeb :
1486      T_HVX_alu_VV <"$dst.b = vshuffe($src1.b,$src2.b)">, V6_vshuffeb_enc;
1487 defm V6_vshuffob :
1488      T_HVX_alu_VV <"$dst.b = vshuffo($src1.b,$src2.b)">, V6_vshuffob_enc;
1489 defm V6_vshufeh :
1490      T_HVX_alu_VV <"$dst.h = vshuffe($src1.h,$src2.h)">, V6_vshufeh_enc;
1491 defm V6_vshufoh :
1492      T_HVX_alu_VV <"$dst.h = vshuffo($src1.h,$src2.h)">, V6_vshufoh_enc;
1493
1494 let Itinerary = PSEUDO, Type = TypeCVI_VX_DV in {
1495 defm V6_vmpyowh_rnd :
1496      T_HVX_alu_VV <"$dst.w = vmpyo($src1.w,$src2.h):<<1:rnd:sat">,
1497      V6_vmpyowh_rnd_enc;
1498 defm V6_vmpyiewuh :
1499      T_HVX_alu_VV <"$dst.w = vmpyie($src1.w,$src2.uh)">, V6_vmpyiewuh_enc;
1500 defm V6_vmpyewuh :
1501      T_HVX_alu_VV <"$dst.w = vmpye($src1.w,$src2.uh)">, V6_vmpyewuh_enc;
1502 defm V6_vmpyowh :
1503      T_HVX_alu_VV <"$dst.w = vmpyo($src1.w,$src2.h):<<1:sat">, V6_vmpyowh_enc;
1504 defm V6_vmpyiowh :
1505      T_HVX_alu_VV <"$dst.w = vmpyio($src1.w,$src2.h)">, V6_vmpyiowh_enc;
1506 }
1507 let Itinerary = PSEUDO, Type = TypeCVI_VX in
1508 defm V6_vmpyieoh :
1509      T_HVX_alu_VV <"$dst.w = vmpyieo($src1.h,$src2.h)">, V6_vmpyieoh_enc;
1510
1511 let Itinerary = PSEUDO, Type = TypeCVI_VA_DV in {
1512 defm V6_vshufoeh :
1513      T_HVX_alu_WV <"$dst.h = vshuffoe($src1.h,$src2.h)">, V6_vshufoeh_enc;
1514 defm V6_vshufoeb :
1515      T_HVX_alu_WV <"$dst.b = vshuffoe($src1.b,$src2.b)">, V6_vshufoeb_enc;
1516 }
1517
1518 let isRegSequence = 1, Itinerary = PSEUDO, Type = TypeCVI_VA_DV in
1519 defm V6_vcombine :
1520      T_HVX_alu_WV <"$dst = vcombine($src1,$src2)">, V6_vcombine_enc;
1521
1522 let Itinerary = PSEUDO, Type = TypeCVI_VINLANESAT in {
1523 defm V6_vsathub :
1524      T_HVX_alu_VV <"$dst.ub = vsat($src1.h,$src2.h)">, V6_vsathub_enc;
1525 defm V6_vsatwh :
1526      T_HVX_alu_VV <"$dst.h = vsat($src1.w,$src2.w)">, V6_vsatwh_enc;
1527 }
1528
1529 let Itinerary = PSEUDO, Type = TypeCVI_VS in {
1530 defm V6_vroundwh :
1531      T_HVX_alu_VV <"$dst.h = vround($src1.w,$src2.w):sat">, V6_vroundwh_enc;
1532 defm V6_vroundwuh :
1533      T_HVX_alu_VV <"$dst.uh = vround($src1.w,$src2.w):sat">, V6_vroundwuh_enc;
1534 defm V6_vroundhb :
1535      T_HVX_alu_VV <"$dst.b = vround($src1.h,$src2.h):sat">, V6_vroundhb_enc;
1536 defm V6_vroundhub :
1537      T_HVX_alu_VV <"$dst.ub = vround($src1.h,$src2.h):sat">, V6_vroundhub_enc;
1538 defm V6_vasrwv :
1539      T_HVX_alu_VV <"$dst.w = vasr($src1.w,$src2.w)">, V6_vasrwv_enc;
1540 defm V6_vlsrwv :
1541      T_HVX_alu_VV <"$dst.w = vlsr($src1.w,$src2.w)">, V6_vlsrwv_enc;
1542 defm V6_vlsrhv :
1543      T_HVX_alu_VV <"$dst.h = vlsr($src1.h,$src2.h)">, V6_vlsrhv_enc;
1544 defm V6_vasrhv :
1545      T_HVX_alu_VV <"$dst.h = vasr($src1.h,$src2.h)">, V6_vasrhv_enc;
1546 defm V6_vaslwv :
1547      T_HVX_alu_VV <"$dst.w = vasl($src1.w,$src2.w)">, V6_vaslwv_enc;
1548 defm V6_vaslhv :
1549      T_HVX_alu_VV <"$dst.h = vasl($src1.h,$src2.h)">, V6_vaslhv_enc;
1550 }
1551
1552 defm V6_vaddb :
1553      T_HVX_alu_VV <"$dst.b = vadd($src1.b,$src2.b)">, V6_vaddb_enc;
1554 defm V6_vaddh :
1555      T_HVX_alu_VV <"$dst.h = vadd($src1.h,$src2.h)">, V6_vaddh_enc;
1556
1557 let Itinerary = PSEUDO, Type = TypeCVI_VP in {
1558 defm V6_vdelta :
1559      T_HVX_alu_VV <"$dst = vdelta($src1,$src2)">, V6_vdelta_enc;
1560 defm V6_vrdelta :
1561      T_HVX_alu_VV <"$dst = vrdelta($src1,$src2)">, V6_vrdelta_enc;
1562 defm V6_vdealb4w :
1563      T_HVX_alu_VV <"$dst.b = vdeale($src1.b,$src2.b)">, V6_vdealb4w_enc;
1564 defm V6_vpackeb :
1565      T_HVX_alu_VV <"$dst.b = vpacke($src1.h,$src2.h)">, V6_vpackeb_enc;
1566 defm V6_vpackeh :
1567      T_HVX_alu_VV <"$dst.h = vpacke($src1.w,$src2.w)">, V6_vpackeh_enc;
1568 defm V6_vpackhub_sat :
1569      T_HVX_alu_VV <"$dst.ub = vpack($src1.h,$src2.h):sat">, V6_vpackhub_sat_enc;
1570 defm V6_vpackhb_sat :
1571      T_HVX_alu_VV <"$dst.b = vpack($src1.h,$src2.h):sat">, V6_vpackhb_sat_enc;
1572 defm V6_vpackwuh_sat :
1573      T_HVX_alu_VV <"$dst.uh = vpack($src1.w,$src2.w):sat">, V6_vpackwuh_sat_enc;
1574 defm V6_vpackwh_sat :
1575      T_HVX_alu_VV <"$dst.h = vpack($src1.w,$src2.w):sat">, V6_vpackwh_sat_enc;
1576 defm V6_vpackob :
1577      T_HVX_alu_VV <"$dst.b = vpacko($src1.h,$src2.h)">, V6_vpackob_enc;
1578 defm V6_vpackoh :
1579      T_HVX_alu_VV <"$dst.h = vpacko($src1.w,$src2.w)">, V6_vpackoh_enc;
1580 }
1581
1582 let hasNewValue = 1, hasSideEffects = 0 in
1583 class T_HVX_condALU <string asmString, RegisterClass RC1, RegisterClass RC2>
1584   : CVI_VA_Resource1 <(outs RC2:$dst),
1585                       (ins RC1:$src1, RC2:$_src_, RC2:$src2), asmString,
1586                       [], "$dst = $_src_" > {
1587   let Itinerary = PSEUDO;
1588   let Type = TypeCVI_VA;
1589 }
1590
1591 multiclass T_HVX_condALU <string asmString> {
1592   def NAME : T_HVX_condALU <asmString, VecPredRegs, VectorRegs>;
1593   let isCodeGenOnly = 1 in
1594   def NAME#_128B : T_HVX_condALU <asmString, VecPredRegs128B, VectorRegs128B>;
1595 }
1596
1597 defm V6_vaddbq  : T_HVX_condALU <"if ($src1) $dst.b += $src2.b">,
1598                   V6_vaddbq_enc;
1599 defm V6_vaddhq  : T_HVX_condALU <"if ($src1) $dst.h += $src2.h">,
1600                   V6_vaddhq_enc;
1601 defm V6_vaddwq  : T_HVX_condALU <"if ($src1) $dst.w += $src2.w">,
1602                   V6_vaddwq_enc;
1603 defm V6_vsubbq  : T_HVX_condALU <"if ($src1) $dst.b -= $src2.b">,
1604                   V6_vsubbq_enc;
1605 defm V6_vsubhq  : T_HVX_condALU <"if ($src1) $dst.h -= $src2.h">,
1606                   V6_vsubhq_enc;
1607 defm V6_vsubwq  : T_HVX_condALU <"if ($src1) $dst.w -= $src2.w">,
1608                   V6_vsubwq_enc;
1609 defm V6_vaddbnq : T_HVX_condALU <"if (!$src1) $dst.b += $src2.b">,
1610                   V6_vaddbnq_enc;
1611 defm V6_vaddhnq : T_HVX_condALU <"if (!$src1) $dst.h += $src2.h">,
1612                   V6_vaddhnq_enc;
1613 defm V6_vaddwnq : T_HVX_condALU <"if (!$src1) $dst.w += $src2.w">,
1614                   V6_vaddwnq_enc;
1615 defm V6_vsubbnq : T_HVX_condALU <"if (!$src1) $dst.b -= $src2.b">,
1616                   V6_vsubbnq_enc;
1617 defm V6_vsubhnq : T_HVX_condALU <"if (!$src1) $dst.h -= $src2.h">,
1618                   V6_vsubhnq_enc;
1619 defm V6_vsubwnq : T_HVX_condALU <"if (!$src1) $dst.w -= $src2.w">,
1620                   V6_vsubwnq_enc;
1621
1622 let hasNewValue = 1 in
1623 class T_HVX_alu_2op <string asmString, InstrItinClass itin,
1624                  RegisterClass RCout, RegisterClass RCin>
1625   : CVI_VA_Resource1 <(outs RCout:$dst), (ins RCin:$src1),
1626     asmString >{
1627   let Itinerary = itin;
1628   let Type = !cast<IType>("Type"#itin);
1629 }
1630
1631 multiclass T_HVX_alu_2op <string asmString, RegisterClass RCout,
1632            RegisterClass RCin, InstrItinClass itin> {
1633   def NAME : T_HVX_alu_2op <asmString, itin, RCout, RCin>;
1634   let isCodeGenOnly = 1 in
1635   def NAME#_128B : T_HVX_alu_2op <asmString, itin,
1636                               !cast<RegisterClass>(RCout#"128B"),
1637                               !cast<RegisterClass>(RCin#"128B")>;
1638 }
1639
1640 let hasNewValue = 1 in
1641 multiclass T_HVX_alu_2op_VV <string asmString>:
1642   T_HVX_alu_2op <asmString, VectorRegs, VectorRegs, PSEUDO>;
1643
1644 multiclass T_HVX_alu_2op_WV <string asmString>:
1645   T_HVX_alu_2op <asmString, VecDblRegs, VectorRegs, PSEUDO>;
1646
1647
1648 defm V6_vabsh     : T_HVX_alu_2op_VV <"$dst.h = vabs($src1.h)">,
1649                     V6_vabsh_enc;
1650 defm V6_vabsw     : T_HVX_alu_2op_VV <"$dst.w = vabs($src1.w)">,
1651                     V6_vabsw_enc;
1652 defm V6_vabsh_sat : T_HVX_alu_2op_VV <"$dst.h = vabs($src1.h):sat">,
1653                     V6_vabsh_sat_enc;
1654 defm V6_vabsw_sat : T_HVX_alu_2op_VV <"$dst.w = vabs($src1.w):sat">,
1655                     V6_vabsw_sat_enc;
1656 defm V6_vnot      : T_HVX_alu_2op_VV <"$dst = vnot($src1)">,
1657                     V6_vnot_enc;
1658 defm V6_vassign   : T_HVX_alu_2op_VV <"$dst = $src1">,
1659                     V6_vassign_enc;
1660
1661 defm V6_vzb       : T_HVX_alu_2op_WV <"$dst.uh = vzxt($src1.ub)">,
1662                     V6_vzb_enc;
1663 defm V6_vzh       : T_HVX_alu_2op_WV <"$dst.uw = vzxt($src1.uh)">,
1664                     V6_vzh_enc;
1665 defm V6_vsb       : T_HVX_alu_2op_WV <"$dst.h = vsxt($src1.b)">,
1666                     V6_vsb_enc;
1667 defm V6_vsh       : T_HVX_alu_2op_WV <"$dst.w = vsxt($src1.h)">,
1668                     V6_vsh_enc;
1669
1670 let Itinerary = PSEUDO, Type = TypeCVI_VP in {
1671 defm V6_vdealh    : T_HVX_alu_2op_VV <"$dst.h = vdeal($src1.h)">,
1672                     V6_vdealh_enc;
1673 defm V6_vdealb    : T_HVX_alu_2op_VV <"$dst.b = vdeal($src1.b)">,
1674                     V6_vdealb_enc;
1675 defm V6_vshuffh   : T_HVX_alu_2op_VV <"$dst.h = vshuff($src1.h)">,
1676                     V6_vshuffh_enc;
1677 defm V6_vshuffb   : T_HVX_alu_2op_VV <"$dst.b = vshuff($src1.b)">,
1678                     V6_vshuffb_enc;
1679 }
1680
1681 let Itinerary = PSEUDO, Type = TypeCVI_VP_VS in {
1682 defm V6_vunpackub : T_HVX_alu_2op_WV <"$dst.uh = vunpack($src1.ub)">,
1683                     V6_vunpackub_enc;
1684 defm V6_vunpackuh : T_HVX_alu_2op_WV <"$dst.uw = vunpack($src1.uh)">,
1685                     V6_vunpackuh_enc;
1686 defm V6_vunpackb  : T_HVX_alu_2op_WV <"$dst.h = vunpack($src1.b)">,
1687                     V6_vunpackb_enc;
1688 defm V6_vunpackh  : T_HVX_alu_2op_WV <"$dst.w = vunpack($src1.h)">,
1689                     V6_vunpackh_enc;
1690 }
1691
1692 let Itinerary = PSEUDO, Type = TypeCVI_VS in {
1693 defm V6_vcl0w     : T_HVX_alu_2op_VV <"$dst.uw = vcl0($src1.uw)">,
1694                     V6_vcl0w_enc;
1695 defm V6_vcl0h     : T_HVX_alu_2op_VV <"$dst.uh = vcl0($src1.uh)">,
1696                     V6_vcl0h_enc;
1697 defm V6_vnormamtw : T_HVX_alu_2op_VV <"$dst.w = vnormamt($src1.w)">,
1698                     V6_vnormamtw_enc;
1699 defm V6_vnormamth : T_HVX_alu_2op_VV <"$dst.h = vnormamt($src1.h)">,
1700                     V6_vnormamth_enc;
1701 defm V6_vpopcounth : T_HVX_alu_2op_VV <"$dst.h = vpopcount($src1.h)">,
1702                      V6_vpopcounth_enc;
1703 }
1704
1705 let isAccumulator = 1, hasNewValue = 1, Itinerary = PSEUDO,
1706     Type = TypeCVI_VX_DV in
1707 class T_HVX_vmpyacc2 <string asmString, RegisterClass RC>
1708   : CVI_VA_Resource1 <(outs RC:$dst),
1709                       (ins RC:$_src_, RC:$src1, IntRegs:$src2, u1Imm:$src3),
1710     asmString, [], "$dst = $_src_" > ;
1711
1712
1713 multiclass T_HVX_vmpyacc2 <string asmString> {
1714   def NAME : T_HVX_vmpyacc2 <asmString, VecDblRegs>;
1715
1716   let isCodeGenOnly = 1 in
1717   def NAME#_128B : T_HVX_vmpyacc2 <asmString, VecDblRegs128B>;
1718 }
1719
1720 defm V6_vrmpybusi_acc :
1721      T_HVX_vmpyacc2<"$dst.w += vrmpy($src1.ub,$src2.b,#$src3)">,
1722      V6_vrmpybusi_acc_enc;
1723 defm V6_vrsadubi_acc :
1724      T_HVX_vmpyacc2<"$dst.uw += vrsad($src1.ub,$src2.ub,#$src3)">,
1725      V6_vrsadubi_acc_enc;
1726 defm V6_vrmpyubi_acc :
1727      T_HVX_vmpyacc2<"$dst.uw += vrmpy($src1.ub,$src2.ub,#$src3)">,
1728      V6_vrmpyubi_acc_enc;
1729
1730
1731 let Itinerary = PSEUDO, Type = TypeCVI_VX_DV, hasNewValue = 1 in
1732 class T_HVX_vmpy2 <string asmString, RegisterClass RC>
1733   : CVI_VA_Resource1<(outs RC:$dst), (ins RC:$src1, IntRegs:$src2, u1Imm:$src3),
1734     asmString>;
1735
1736
1737 multiclass T_HVX_vmpy2 <string asmString> {
1738   def NAME : T_HVX_vmpy2 <asmString, VecDblRegs>;
1739
1740   let isCodeGenOnly = 1 in
1741   def NAME#_128B : T_HVX_vmpy2 <asmString, VecDblRegs128B>;
1742 }
1743
1744 defm V6_vrmpybusi :
1745      T_HVX_vmpy2 <"$dst.w = vrmpy($src1.ub,$src2.b,#$src3)">, V6_vrmpybusi_enc;
1746 defm V6_vrsadubi :
1747      T_HVX_vmpy2 <"$dst.uw = vrsad($src1.ub,$src2.ub,#$src3)">, V6_vrsadubi_enc;
1748 defm V6_vrmpyubi :
1749      T_HVX_vmpy2 <"$dst.uw = vrmpy($src1.ub,$src2.ub,#$src3)">, V6_vrmpyubi_enc;
1750
1751
1752 let Itinerary = PSEUDO, Type = TypeCVI_VP_VS,
1753     hasSideEffects = 0, hasNewValue2 = 1, opNewValue2 = 1 in
1754 class T_HVX_perm <string asmString, RegisterClass RC>
1755   : CVI_VA_Resource1 <(outs RC:$_dst1_, RC:$_dst2_),
1756                       (ins RC:$src1, RC:$src2, IntRegs:$src3),
1757     asmString, [], "$_dst1_ = $src1, $_dst2_ = $src2" >;
1758
1759 multiclass T_HVX_perm <string asmString> {
1760   def NAME : T_HVX_perm <asmString, VectorRegs>;
1761
1762   let isCodeGenOnly = 1 in
1763   def NAME#_128B : T_HVX_perm <asmString, VectorRegs128B>;
1764 }
1765
1766 let hasNewValue = 1, opNewValue = 0, hasNewValue2 = 1, opNewValue2 = 1 in {
1767   defm V6_vshuff : T_HVX_perm <"vshuff($src1,$src2,$src3)">, V6_vshuff_enc;
1768   defm V6_vdeal : T_HVX_perm <"vdeal($src1,$src2,$src3)">, V6_vdeal_enc;
1769 }
1770
1771 // Conditional vector move.
1772 let isPredicated = 1, hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
1773 class T_HVX_cmov <bit isPredNot, RegisterClass RC>
1774   : CVI_VA_Resource1 <(outs RC:$dst), (ins PredRegs:$src1, RC:$src2),
1775     "if ("#!if(isPredNot, "!", "")#"$src1) $dst = $src2"> {
1776   let isPredicatedFalse = isPredNot;
1777 }
1778
1779 multiclass T_HVX_cmov <bit isPredNot = 0> {
1780   def NAME : T_HVX_cmov <isPredNot, VectorRegs>;
1781
1782   let isCodeGenOnly = 1 in
1783   def NAME#_128B : T_HVX_cmov <isPredNot, VectorRegs128B>;
1784 }
1785
1786 defm V6_vcmov : T_HVX_cmov, V6_vcmov_enc;
1787 defm V6_vncmov : T_HVX_cmov<1>, V6_vncmov_enc;
1788
1789 // Conditional vector combine.
1790 let Itinerary = PSEUDO, Type = TypeCVI_VA_DV, isPredicated = 1,
1791     hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
1792 class T_HVX_ccombine <bit isPredNot, RegisterClass RCout, RegisterClass RCin>
1793   : CVI_VA_Resource1 < (outs RCout:$dst),
1794     (ins PredRegs:$src1, RCin:$src2, RCin:$src3),
1795     "if ("#!if(isPredNot, "!", "")#"$src1) $dst = vcombine($src2,$src3)"> {
1796   let isPredicatedFalse = isPredNot;
1797 }
1798
1799 multiclass T_HVX_ccombine <bit isPredNot = 0> {
1800   def NAME : T_HVX_ccombine <isPredNot, VecDblRegs, VectorRegs>;
1801
1802   let isCodeGenOnly = 1 in
1803   def NAME#_128B : T_HVX_ccombine <isPredNot, VecDblRegs128B, VectorRegs128B>;
1804 }
1805
1806 defm V6_vccombine : T_HVX_ccombine, V6_vccombine_enc;
1807 defm V6_vnccombine : T_HVX_ccombine<1>, V6_vnccombine_enc;
1808
1809 let hasNewValue = 1 in
1810 class T_HVX_shift <string asmString, RegisterClass RCout, RegisterClass RCin>
1811   : CVI_VX_DV_Resource1<(outs RCout:$dst),
1812     (ins RCin:$src1, RCin:$src2, IntRegsLow8:$src3),
1813     asmString >;
1814
1815 multiclass T_HVX_shift <string asmString, RegisterClass RCout,
1816                         RegisterClass RCin> {
1817   def NAME : T_HVX_shift <asmString, RCout, RCin>;
1818   let isCodeGenOnly = 1 in
1819   def NAME#_128B : T_HVX_shift <asmString, !cast<RegisterClass>(RCout#"128B"),
1820                                            !cast<RegisterClass>(RCin#"128B")>;
1821 }
1822
1823 multiclass T_HVX_shift_VV <string asmString>:
1824   T_HVX_shift <asmString, VectorRegs, VectorRegs>;
1825
1826 multiclass T_HVX_shift_WV <string asmString>:
1827   T_HVX_shift <asmString, VecDblRegs, VectorRegs>;
1828
1829 let Itinerary = PSEUDO, Type = TypeCVI_VP in {
1830 defm V6_valignb :
1831      T_HVX_shift_VV <"$dst = valign($src1,$src2,$src3)">, V6_valignb_enc;
1832 defm V6_vlalignb :
1833      T_HVX_shift_VV <"$dst = vlalign($src1,$src2,$src3)">, V6_vlalignb_enc;
1834 }
1835
1836 let Itinerary = PSEUDO, Type = TypeCVI_VS in {
1837 defm V6_vasrwh :
1838      T_HVX_shift_VV <"$dst.h = vasr($src1.w,$src2.w,$src3)">, V6_vasrwh_enc;
1839 defm V6_vasrwhsat :
1840      T_HVX_shift_VV <"$dst.h = vasr($src1.w,$src2.w,$src3):sat">,
1841      V6_vasrwhsat_enc;
1842 defm V6_vasrwhrndsat :
1843      T_HVX_shift_VV <"$dst.h = vasr($src1.w,$src2.w,$src3):rnd:sat">,
1844      V6_vasrwhrndsat_enc;
1845 defm V6_vasrwuhsat :
1846      T_HVX_shift_VV <"$dst.uh = vasr($src1.w,$src2.w,$src3):sat">,
1847      V6_vasrwuhsat_enc;
1848 defm V6_vasrhubsat :
1849      T_HVX_shift_VV <"$dst.ub = vasr($src1.h,$src2.h,$src3):sat">,
1850      V6_vasrhubsat_enc;
1851 defm V6_vasrhubrndsat :
1852      T_HVX_shift_VV <"$dst.ub = vasr($src1.h,$src2.h,$src3):rnd:sat">,
1853      V6_vasrhubrndsat_enc;
1854 defm V6_vasrhbrndsat :
1855      T_HVX_shift_VV <"$dst.b = vasr($src1.h,$src2.h,$src3):rnd:sat">,
1856      V6_vasrhbrndsat_enc;
1857 }
1858
1859 // Assemlber mapped -- alias?
1860 //defm V6_vtran2x2vdd : T_HVX_shift_VV <"">, V6_vtran2x2vdd_enc;
1861 let Itinerary = PSEUDO, Type = TypeCVI_VP_VS in {
1862 defm V6_vshuffvdd :
1863      T_HVX_shift_WV <"$dst = vshuff($src1,$src2,$src3)">, V6_vshuffvdd_enc;
1864 defm V6_vdealvdd :
1865      T_HVX_shift_WV <"$dst = vdeal($src1,$src2,$src3)">, V6_vdealvdd_enc;
1866 }
1867
1868 let hasNewValue = 1, Itinerary = PSEUDO, Type = TypeCVI_VP_VS in
1869 class T_HVX_unpack <string asmString, RegisterClass RCout, RegisterClass RCin>
1870   : CVI_VX_DV_Resource1<(outs RCout:$dst), (ins RCout:$_src_, RCin:$src1),
1871     asmString, [], "$dst = $_src_">;
1872
1873 multiclass T_HVX_unpack <string asmString> {
1874   def NAME : T_HVX_unpack <asmString, VecDblRegs, VectorRegs>;
1875   let isCodeGenOnly = 1 in
1876   def NAME#_128B : T_HVX_unpack <asmString, VecDblRegs128B, VectorRegs128B>;
1877 }
1878
1879 defm V6_vunpackob : T_HVX_unpack <"$dst.h |= vunpacko($src1.b)">, V6_vunpackob_enc;
1880 defm V6_vunpackoh : T_HVX_unpack <"$dst.w |= vunpacko($src1.h)">, V6_vunpackoh_enc;
1881
1882 let Itinerary = PSEUDO, Type = TypeCVI_VP, hasNewValue = 1,
1883     hasSideEffects = 0 in
1884 class T_HVX_valign <string asmString, RegisterClass RC>
1885   : CVI_VA_Resource1<(outs RC:$dst), (ins RC:$src1, RC:$src2, u3Imm:$src3),
1886     asmString>;
1887
1888 multiclass T_HVX_valign <string asmString> {
1889   def NAME : T_HVX_valign <asmString, VectorRegs>;
1890
1891   let isCodeGenOnly = 1 in
1892   def NAME#_128B : T_HVX_valign <asmString, VectorRegs128B>;
1893 }
1894
1895 defm V6_valignbi :
1896      T_HVX_valign <"$dst = valign($src1,$src2,#$src3)">, V6_valignbi_enc;
1897 defm V6_vlalignbi :
1898      T_HVX_valign <"$dst = vlalign($src1,$src2,#$src3)">, V6_vlalignbi_enc;
1899
1900 let Itinerary = PSEUDO, Type = TypeCVI_VA_DV in
1901 class T_HVX_predAlu <string asmString, RegisterClass RC>
1902   : CVI_VA_Resource1<(outs RC:$dst), (ins RC:$src1, RC:$src2),
1903     asmString>;
1904
1905 multiclass T_HVX_predAlu <string asmString> {
1906   def NAME : T_HVX_predAlu <asmString, VecPredRegs>;
1907
1908   let isCodeGenOnly = 1 in
1909   def NAME#_128B : T_HVX_predAlu <asmString, VecPredRegs128B>;
1910 }
1911
1912 defm V6_pred_and  : T_HVX_predAlu <"$dst = and($src1,$src2)">, V6_pred_and_enc;
1913 defm V6_pred_or   : T_HVX_predAlu <"$dst = or($src1,$src2)">, V6_pred_or_enc;
1914 defm V6_pred_xor  : T_HVX_predAlu <"$dst = xor($src1,$src2)">, V6_pred_xor_enc;
1915 defm V6_pred_or_n : T_HVX_predAlu <"$dst = or($src1,!$src2)">, V6_pred_or_n_enc;
1916 defm V6_pred_and_n :
1917      T_HVX_predAlu <"$dst = and($src1,!$src2)">, V6_pred_and_n_enc;
1918
1919 let Itinerary = PSEUDO, Type = TypeCVI_VA in
1920 class T_HVX_prednot <RegisterClass RC>
1921   : CVI_VA_Resource1<(outs RC:$dst), (ins RC:$src1),
1922     "$dst = not($src1)">, V6_pred_not_enc;
1923
1924 def V6_pred_not : T_HVX_prednot <VecPredRegs>;
1925 let isCodeGenOnly =  1 in
1926 def V6_pred_not_128B : T_HVX_prednot <VecPredRegs128B>;
1927
1928 let Itinerary = PSEUDO, Type = TypeCVI_VA in
1929 class T_HVX_vcmp2 <string asmString, RegisterClass RCout, RegisterClass RCin>
1930   : CVI_VA_Resource1 <(outs RCout:$dst), (ins RCin:$src1, RCin:$src2),
1931     asmString >;
1932
1933 multiclass T_HVX_vcmp2 <string asmString> {
1934   def NAME : T_HVX_vcmp2 <asmString, VecPredRegs, VectorRegs>;
1935   let isCodeGenOnly = 1 in
1936   def NAME#_128B : T_HVX_vcmp2 <asmString, VecPredRegs128B, VectorRegs128B>;
1937 }
1938
1939 defm V6_veqb : T_HVX_vcmp2  <"$dst = vcmp.eq($src1.b,$src2.b)">, V6_veqb_enc;
1940 defm V6_veqh : T_HVX_vcmp2  <"$dst = vcmp.eq($src1.h,$src2.h)">, V6_veqh_enc;
1941 defm V6_veqw : T_HVX_vcmp2  <"$dst = vcmp.eq($src1.w,$src2.w)">, V6_veqw_enc;
1942 defm V6_vgtb : T_HVX_vcmp2  <"$dst = vcmp.gt($src1.b,$src2.b)">, V6_vgtb_enc;
1943 defm V6_vgth : T_HVX_vcmp2  <"$dst = vcmp.gt($src1.h,$src2.h)">, V6_vgth_enc;
1944 defm V6_vgtw : T_HVX_vcmp2  <"$dst = vcmp.gt($src1.w,$src2.w)">, V6_vgtw_enc;
1945 defm V6_vgtub : T_HVX_vcmp2 <"$dst = vcmp.gt($src1.ub,$src2.ub)">, V6_vgtub_enc;
1946 defm V6_vgtuh : T_HVX_vcmp2 <"$dst = vcmp.gt($src1.uh,$src2.uh)">, V6_vgtuh_enc;
1947 defm V6_vgtuw : T_HVX_vcmp2 <"$dst = vcmp.gt($src1.uw,$src2.uw)">, V6_vgtuw_enc;
1948
1949 let isAccumulator = 1, hasNewValue = 1, hasSideEffects = 0 in
1950 class T_V6_vandqrt_acc <RegisterClass RCout, RegisterClass RCin>
1951   : CVI_VX_Resource_late<(outs RCout:$dst),
1952     (ins RCout:$_src_, RCin:$src1, IntRegs:$src2),
1953     "$dst |= vand($src1,$src2)", [], "$dst = $_src_">, V6_vandqrt_acc_enc;
1954
1955 def V6_vandqrt_acc : T_V6_vandqrt_acc <VectorRegs, VecPredRegs>;
1956 let isCodeGenOnly = 1 in
1957 def V6_vandqrt_acc_128B : T_V6_vandqrt_acc <VectorRegs128B, VecPredRegs128B>;
1958
1959 let isAccumulator = 1 in
1960 class T_V6_vandvrt_acc <RegisterClass RCout, RegisterClass RCin>
1961   : CVI_VX_Resource_late<(outs RCout:$dst),
1962     (ins RCout:$_src_, RCin:$src1, IntRegs:$src2),
1963     "$dst |= vand($src1,$src2)", [], "$dst = $_src_">, V6_vandvrt_acc_enc;
1964
1965 def V6_vandvrt_acc : T_V6_vandvrt_acc <VecPredRegs, VectorRegs>;
1966 let isCodeGenOnly = 1 in
1967 def V6_vandvrt_acc_128B : T_V6_vandvrt_acc <VecPredRegs128B, VectorRegs128B>;
1968
1969 let hasNewValue =  1, hasSideEffects = 0 in
1970 class T_V6_vandqrt <RegisterClass RCout, RegisterClass RCin>
1971   : CVI_VX_Resource_late<(outs RCout:$dst),
1972     (ins RCin:$src1, IntRegs:$src2),
1973     "$dst = vand($src1,$src2)" >, V6_vandqrt_enc;
1974
1975 def V6_vandqrt : T_V6_vandqrt <VectorRegs, VecPredRegs>;
1976 let isCodeGenOnly = 1 in
1977 def V6_vandqrt_128B : T_V6_vandqrt <VectorRegs128B, VecPredRegs128B>;
1978
1979 let hasNewValue = 1, hasSideEffects = 0 in
1980 class T_V6_lvsplatw <RegisterClass RC>
1981   : CVI_VX_Resource_late<(outs RC:$dst), (ins IntRegs:$src1),
1982     "$dst = vsplat($src1)" >, V6_lvsplatw_enc;
1983
1984 def V6_lvsplatw : T_V6_lvsplatw <VectorRegs>;
1985 let isCodeGenOnly = 1 in
1986 def V6_lvsplatw_128B : T_V6_lvsplatw <VectorRegs128B>;
1987
1988
1989 let hasNewValue = 1 in
1990 class T_V6_vinsertwr <RegisterClass RC>
1991   : CVI_VX_Resource_late<(outs RC:$dst), (ins RC:$_src_, IntRegs:$src1),
1992     "$dst.w = vinsert($src1)", [], "$dst = $_src_">,
1993     V6_vinsertwr_enc;
1994
1995 def V6_vinsertwr : T_V6_vinsertwr <VectorRegs>;
1996 let isCodeGenOnly = 1 in
1997 def V6_vinsertwr_128B : T_V6_vinsertwr <VectorRegs128B>;
1998
1999
2000 let Itinerary = PSEUDO, Type = TypeCVI_VP in
2001 class T_V6_pred_scalar2 <RegisterClass RC>
2002   : CVI_VA_Resource1<(outs RC:$dst), (ins IntRegs:$src1),
2003     "$dst = vsetq($src1)">, V6_pred_scalar2_enc;
2004
2005 def V6_pred_scalar2 : T_V6_pred_scalar2 <VecPredRegs>;
2006 let isCodeGenOnly = 1 in
2007 def V6_pred_scalar2_128B : T_V6_pred_scalar2 <VecPredRegs128B>;
2008
2009 class T_V6_vandvrt <RegisterClass RCout, RegisterClass RCin>
2010   : CVI_VX_Resource_late<(outs RCout:$dst), (ins RCin:$src1, IntRegs:$src2),
2011     "$dst = vand($src1,$src2)">, V6_vandvrt_enc;
2012
2013 def V6_vandvrt : T_V6_vandvrt <VecPredRegs, VectorRegs>;
2014 let isCodeGenOnly = 1 in
2015 def V6_vandvrt_128B : T_V6_vandvrt <VecPredRegs128B, VectorRegs128B>;
2016
2017 let validSubTargets = HasV60SubT in
2018 class T_HVX_rol <string asmString, RegisterClass RC, Operand ImmOp >
2019   : SInst2 <(outs RC:$dst), (ins  RC:$src1, ImmOp:$src2), asmString>;
2020
2021 class T_HVX_rol_R <string asmString>
2022   : T_HVX_rol <asmString, IntRegs, u5Imm>;
2023 class T_HVX_rol_P <string asmString>
2024   : T_HVX_rol <asmString, DoubleRegs, u6Imm>;
2025
2026 def S6_rol_i_p : T_HVX_rol_P <"$dst = rol($src1,#$src2)">, S6_rol_i_p_enc;
2027 let hasNewValue = 1, opNewValue = 0 in
2028 def S6_rol_i_r : T_HVX_rol_R <"$dst = rol($src1,#$src2)">, S6_rol_i_r_enc;
2029
2030 let validSubTargets = HasV60SubT in
2031 class T_HVX_rol_acc <string asmString, RegisterClass RC, Operand ImmOp>
2032   : SInst2 <(outs RC:$dst), (ins RC:$_src_, RC:$src1, ImmOp:$src2),
2033     asmString, [], "$dst = $_src_" >;
2034
2035 class T_HVX_rol_acc_P <string asmString>
2036   : T_HVX_rol_acc <asmString, DoubleRegs, u6Imm>;
2037
2038 class T_HVX_rol_acc_R <string asmString>
2039   : T_HVX_rol_acc <asmString, IntRegs, u5Imm>;
2040
2041 def S6_rol_i_p_nac :
2042     T_HVX_rol_acc_P <"$dst -= rol($src1,#$src2)">, S6_rol_i_p_nac_enc;
2043 def S6_rol_i_p_acc :
2044     T_HVX_rol_acc_P <"$dst += rol($src1,#$src2)">, S6_rol_i_p_acc_enc;
2045 def S6_rol_i_p_and :
2046     T_HVX_rol_acc_P <"$dst &= rol($src1,#$src2)">, S6_rol_i_p_and_enc;
2047 def S6_rol_i_p_or  :
2048     T_HVX_rol_acc_P <"$dst |= rol($src1,#$src2)">, S6_rol_i_p_or_enc;
2049 def S6_rol_i_p_xacc :
2050     T_HVX_rol_acc_P<"$dst ^= rol($src1,#$src2)">, S6_rol_i_p_xacc_enc;
2051
2052 let hasNewValue = 1, opNewValue = 0 in {
2053 def S6_rol_i_r_nac :
2054     T_HVX_rol_acc_R <"$dst -= rol($src1,#$src2)">, S6_rol_i_r_nac_enc;
2055 def S6_rol_i_r_acc :
2056     T_HVX_rol_acc_R <"$dst += rol($src1,#$src2)">, S6_rol_i_r_acc_enc;
2057 def S6_rol_i_r_and :
2058     T_HVX_rol_acc_R <"$dst &= rol($src1,#$src2)">, S6_rol_i_r_and_enc;
2059 def S6_rol_i_r_or :
2060     T_HVX_rol_acc_R <"$dst |= rol($src1,#$src2)">, S6_rol_i_r_or_enc;
2061 def S6_rol_i_r_xacc :
2062     T_HVX_rol_acc_R <"$dst ^= rol($src1,#$src2)">, S6_rol_i_r_xacc_enc;
2063 }
2064
2065 let isSolo = 1, Itinerary = LD_tc_ld_SLOT0, Type = TypeLD in
2066 class T_V6_extractw <RegisterClass RC>
2067   : LD1Inst <(outs IntRegs:$dst), (ins RC:$src1, IntRegs:$src2),
2068     "$dst = vextract($src1,$src2)">, V6_extractw_enc;
2069
2070 def V6_extractw : T_V6_extractw <VectorRegs>;
2071 let isCodeGenOnly = 1 in
2072 def V6_extractw_128B : T_V6_extractw <VectorRegs128B>;
2073
2074 let Itinerary = ST_tc_st_SLOT0, validSubTargets = HasV55SubT  in
2075 class T_sys0op <string asmString>
2076   : ST1Inst <(outs), (ins), asmString>;
2077
2078 let isSolo = 1, validSubTargets = HasV55SubT in {
2079 def Y5_l2gunlock   : T_sys0op <"l2gunlock">, Y5_l2gunlock_enc;
2080 def Y5_l2gclean    : T_sys0op <"l2gclean">, Y5_l2gclean_enc;
2081 def Y5_l2gcleaninv : T_sys0op <"l2gcleaninv">, Y5_l2gcleaninv_enc;
2082 }
2083
2084 class T_sys1op <string asmString, RegisterClass RC>
2085   : ST1Inst <(outs), (ins RC:$src1), asmString>;
2086
2087 class T_sys1op_R <string asmString> : T_sys1op <asmString, IntRegs>;
2088 class T_sys1op_P <string asmString> : T_sys1op <asmString, DoubleRegs>;
2089
2090 let isSoloAX = 1, validSubTargets = HasV55SubT in
2091 def Y5_l2unlocka     : T_sys1op_R <"l2unlocka($src1)">, Y5_l2unlocka_enc;
2092
2093 let isSolo = 1, validSubTargets = HasV60SubT in {
2094 def Y6_l2gcleanpa    : T_sys1op_P <"l2gclean($src1)">, Y6_l2gcleanpa_enc;
2095 def Y6_l2gcleaninvpa : T_sys1op_P <"l2gcleaninv($src1)">, Y6_l2gcleaninvpa_enc;
2096 }
2097
2098 let Itinerary = ST_tc_3stall_SLOT0, isPredicateLate = 1, isSoloAX = 1,
2099     validSubTargets = HasV55SubT in
2100 def Y5_l2locka : ST1Inst <(outs PredRegs:$dst), (ins IntRegs:$src1),
2101   "$dst = l2locka($src1)">, Y5_l2locka_enc;
2102
2103 // not defined on etc side. why?
2104 // defm S2_cabacencbin : _VV <"Rdd=encbin(Rss,$src2,Pu)">, S2_cabacencbin_enc;
2105
2106 let Defs = [USR_OVF], Itinerary = M_tc_3stall_SLOT23, isPredicateLate = 1,
2107     hasSideEffects = 0,
2108 validSubTargets = HasV55SubT in
2109 def A5_ACS : MInst2 <(outs DoubleRegs:$dst1, PredRegs:$dst2),
2110   (ins DoubleRegs:$_src_, DoubleRegs:$src1, DoubleRegs:$src2),
2111   "$dst1,$dst2 = vacsh($src1,$src2)", [],
2112   "$dst1 = $_src_" >, Requires<[HasV55T]>, A5_ACS_enc;
2113
2114 let Itinerary = PSEUDO, Type = TypeCVI_VA_DV, hasNewValue = 1,
2115     hasSideEffects = 0 in
2116 class T_HVX_alu2 <string asmString, RegisterClass RCout, RegisterClass RCin1,
2117                   RegisterClass RCin2>
2118   : CVI_VA_Resource1<(outs RCout:$dst),
2119     (ins RCin1:$src1, RCin2:$src2, RCin2:$src3), asmString>;
2120
2121 multiclass T_HVX_alu2 <string asmString, RegisterClass RC > {
2122   def NAME : T_HVX_alu2 <asmString, RC, VecPredRegs, VectorRegs>;
2123   let isCodeGenOnly = 1 in
2124   def NAME#_128B : T_HVX_alu2 <asmString, !cast<RegisterClass>(RC#"128B"),
2125                                VecPredRegs128B, VectorRegs128B>;
2126 }
2127
2128 multiclass T_HVX_alu2_V <string asmString> :
2129   T_HVX_alu2 <asmString, VectorRegs>;
2130
2131 multiclass T_HVX_alu2_W <string asmString> :
2132   T_HVX_alu2 <asmString, VecDblRegs>;
2133
2134 defm V6_vswap : T_HVX_alu2_W <"$dst = vswap($src1,$src2,$src3)">, V6_vswap_enc;
2135
2136 let Itinerary = PSEUDO, Type = TypeCVI_VA, hasNewValue = 1,
2137     hasSideEffects = 0 in
2138 defm V6_vmux  : T_HVX_alu2_V <"$dst = vmux($src1,$src2,$src3)">, V6_vmux_enc;
2139
2140 class T_HVX_vlutb <string asmString, RegisterClass RCout, RegisterClass RCin>
2141   : CVI_VA_Resource1<(outs RCout:$dst),
2142     (ins RCin:$src1, RCin:$src2, IntRegsLow8:$src3), asmString>;
2143
2144 multiclass T_HVX_vlutb <string asmString, RegisterClass RCout,
2145                         RegisterClass RCin> {
2146   def NAME : T_HVX_vlutb <asmString, RCout, RCin>;
2147   let isCodeGenOnly = 1 in
2148   def NAME#_128B : T_HVX_vlutb <asmString, !cast<RegisterClass>(RCout#"128B"),
2149                                            !cast<RegisterClass>(RCin#"128B")>;
2150 }
2151
2152 multiclass T_HVX_vlutb_V <string asmString> :
2153   T_HVX_vlutb <asmString, VectorRegs, VectorRegs>;
2154
2155 multiclass T_HVX_vlutb_W <string asmString> :
2156   T_HVX_vlutb <asmString, VecDblRegs, VectorRegs>;
2157
2158 let Itinerary = PSEUDO, Type = TypeCVI_VP_VS, isAccumulator = 1 in
2159 class T_HVX_vlutb_acc <string asmString, RegisterClass RCout,
2160                        RegisterClass RCin>
2161   : CVI_VA_Resource1<(outs RCout:$dst),
2162     (ins RCout:$_src_, RCin:$src1, RCin:$src2, IntRegsLow8:$src3),
2163     asmString, [], "$dst = $_src_">;
2164
2165 multiclass T_HVX_vlutb_acc <string asmString, RegisterClass RCout,
2166                             RegisterClass RCin> {
2167   def NAME : T_HVX_vlutb_acc <asmString, RCout, RCin>;
2168   let isCodeGenOnly = 1 in
2169   def NAME#_128B : T_HVX_vlutb_acc<asmString,
2170                                    !cast<RegisterClass>(RCout#"128B"),
2171                                    !cast<RegisterClass>(RCin#"128B")>;
2172 }
2173
2174 multiclass T_HVX_vlutb_acc_V <string asmString> :
2175   T_HVX_vlutb_acc <asmString, VectorRegs, VectorRegs>;
2176
2177 multiclass T_HVX_vlutb_acc_W <string asmString> :
2178   T_HVX_vlutb_acc <asmString, VecDblRegs, VectorRegs>;
2179
2180
2181 let Itinerary = PSEUDO, Type = TypeCVI_VP, hasNewValue = 1 in
2182 defm V6_vlutvvb:
2183      T_HVX_vlutb_V <"$dst.b = vlut32($src1.b,$src2.b,$src3)">, V6_vlutvvb_enc;
2184
2185 let Itinerary = PSEUDO, Type = TypeCVI_VP_VS, hasNewValue = 1 in
2186 defm V6_vlutvwh:
2187      T_HVX_vlutb_W <"$dst.h = vlut16($src1.b,$src2.h,$src3)">, V6_vlutvwh_enc;
2188
2189 let hasNewValue = 1 in {
2190   defm V6_vlutvvb_oracc:
2191        T_HVX_vlutb_acc_V <"$dst.b |= vlut32($src1.b,$src2.b,$src3)">,
2192        V6_vlutvvb_oracc_enc;
2193   defm V6_vlutvwh_oracc:
2194        T_HVX_vlutb_acc_W <"$dst.h |= vlut16($src1.b,$src2.h,$src3)">,
2195        V6_vlutvwh_oracc_enc;
2196 }
2197
2198 // It's a fake instruction and should not be defined?
2199 def S2_cabacencbin
2200   : SInst2<(outs DoubleRegs:$dst),
2201           (ins DoubleRegs:$src1, DoubleRegs:$src2, PredRegs:$src3),
2202     "$dst = encbin($src1,$src2,$src3)">, S2_cabacencbin_enc;
2203
2204 // Vhist instructions
2205 def V6_vhistq
2206   : CVI_HIST_Resource1 <(outs), (ins VecPredRegs:$src1),
2207     "vhist($src1)">, V6_vhistq_enc;
2208
2209 def V6_vhist
2210   : CVI_HIST_Resource1 <(outs), (ins),
2211     "vhist" >, V6_vhist_enc;