lib/Target/Hexagon/HexagonInstrInfoV5.td

   1 //=- HexagonInstrInfoV5.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V5 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // XTYPE/MPY
  16 //===----------------------------------------------------------------------===//
  17
  18 let isCodeGenOnly = 0 in
  19 def S2_asr_i_p_rnd : S_2OpInstImm<"asr", 0b110, 0b111, u6Imm,
  20       [(set I64:$dst,
  21             (sra (i64 (add (i64 (sra I64:$src1, u6ImmPred:$src2)), 1)),
  22                  (i32 1)))], 1>,
  23       Requires<[HasV5T]> {
  24   bits<6> src2;
  25   let Inst{13-8} = src2;
  26 }
  27
  28 def S2_asr_i_p_rnd_goodsyntax
  29   : MInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
  30     "$dst = asrrnd($src1, #$src2)">;
  31
  32 let isCodeGenOnly = 0 in
  33 def C4_fastcorner9 : T_LOGICAL_2OP<"fastcorner9", 0b000, 0, 0>,
  34   Requires<[HasV5T]> {
  35   let Inst{13,7,4} = 0b111;
  36 }
  37
  38 let isCodeGenOnly = 0 in
  39 def C4_fastcorner9_not : T_LOGICAL_2OP<"!fastcorner9", 0b000, 0, 0>,
  40   Requires<[HasV5T]> {
  41   let Inst{20,13,7,4} = 0b1111;
  42 }
  43
  44 def SDTHexagonFCONST32 : SDTypeProfile<1, 1, [
  45                                             SDTCisVT<0, f32>,
  46                                             SDTCisPtrTy<1>]>;
  47 def HexagonFCONST32 : SDNode<"HexagonISD::FCONST32",     SDTHexagonFCONST32>;
  48
  49 let isReMaterializable = 1, isMoveImm = 1 in
  50 def FCONST32_nsdata : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
  51               "$dst = CONST32(#$global)",
  52               [(set (f32 IntRegs:$dst),
  53               (HexagonFCONST32 tglobaladdr:$global))]>,
  54                Requires<[HasV5T]>;
  55
  56 let isReMaterializable = 1, isMoveImm = 1 in
  57 def CONST64_Float_Real : LDInst<(outs DoubleRegs:$dst), (ins f64imm:$src1),
  58                        "$dst = CONST64(#$src1)",
  59                        [(set DoubleRegs:$dst, fpimm:$src1)]>,
  60           Requires<[HasV5T]>;
  61
  62 let isReMaterializable = 1, isMoveImm = 1 in
  63 def CONST32_Float_Real : LDInst<(outs IntRegs:$dst), (ins f32imm:$src1),
  64                        "$dst = CONST32(#$src1)",
  65                        [(set IntRegs:$dst, fpimm:$src1)]>,
  66           Requires<[HasV5T]>;
  67
  68 // Transfer immediate float.
  69 // Only works with single precision fp value.
  70 // For double precision, use CONST64_float_real, as 64bit transfer
  71 // can only hold 40-bit values - 32 from const ext + 8 bit immediate.
  72 // Make sure that complexity is more than the CONST32 pattern in
  73 // HexagonInstrInfo.td patterns.
  74 let isExtended = 1, opExtendable = 1, isMoveImm = 1, isReMaterializable = 1,
  75 isPredicable = 1, AddedComplexity = 30, validSubTargets = HasV5SubT,
  76 isCodeGenOnly = 1 in
  77 def TFRI_f : ALU32_ri<(outs IntRegs:$dst), (ins f32Ext:$src1),
  78            "$dst = #$src1",
  79            [(set IntRegs:$dst, fpimm:$src1)]>,
  80           Requires<[HasV5T]>;
  81
  82 let isExtended = 1, opExtendable = 2, isPredicated = 1,
  83 hasSideEffects = 0, validSubTargets = HasV5SubT in
  84 def TFRI_cPt_f : ALU32_ri<(outs IntRegs:$dst),
  85                           (ins PredRegs:$src1, f32Ext:$src2),
  86            "if ($src1) $dst = #$src2",
  87            []>,
  88           Requires<[HasV5T]>;
  89
  90 let isExtended = 1, opExtendable = 2, isPredicated = 1, isPredicatedFalse = 1,
  91 hasSideEffects = 0, validSubTargets = HasV5SubT in
  92 def TFRI_cNotPt_f : ALU32_ri<(outs IntRegs:$dst),
  93                              (ins PredRegs:$src1, f32Ext:$src2),
  94            "if (!$src1) $dst =#$src2",
  95            []>,
  96           Requires<[HasV5T]>;
  97
  98 def SDTHexagonI32I64: SDTypeProfile<1, 1, [SDTCisVT<0, i32>,
  99                                            SDTCisVT<1, i64>]>;
 100
 101 def HexagonPOPCOUNT: SDNode<"HexagonISD::POPCOUNT", SDTHexagonI32I64>;
 102
 103 let hasNewValue = 1, validSubTargets = HasV5SubT, isCodeGenOnly = 0 in
 104 def S5_popcountp : ALU64_rr<(outs IntRegs:$Rd), (ins DoubleRegs:$Rss),
 105   "$Rd = popcount($Rss)",
 106   [(set I32:$Rd, (HexagonPOPCOUNT I64:$Rss))], "", S_2op_tc_2_SLOT23>,
 107   Requires<[HasV5T]> {
 108     bits<5> Rd;
 109     bits<5> Rss;
 110
 111     let IClass = 0b1000;
 112
 113     let Inst{27-21} = 0b1000011;
 114     let Inst{7-5} = 0b011;
 115     let Inst{4-0} = Rd;
 116     let Inst{20-16} = Rss;
 117   }
 118
 119 defm: Loadx_pat<load, f32, s11_2ExtPred, L2_loadri_io>;
 120 defm: Loadx_pat<load, f64, s11_3ExtPred, L2_loadrd_io>;
 121
 122 defm: Storex_pat<store, F32, s11_2ExtPred, S2_storeri_io>;
 123 defm: Storex_pat<store, F64, s11_3ExtPred, S2_storerd_io>;
 124
 125 let isFP = 1, hasNewValue = 1, opNewValue = 0 in
 126 class T_MInstFloat <string mnemonic, bits<3> MajOp, bits<3> MinOp>
 127   : MInst<(outs IntRegs:$Rd),
 128           (ins IntRegs:$Rs, IntRegs:$Rt),
 129   "$Rd = "#mnemonic#"($Rs, $Rt)", [],
 130   "" , M_tc_3or4x_SLOT23 > ,
 131   Requires<[HasV5T]> {
 132     bits<5> Rd;
 133     bits<5> Rs;
 134     bits<5> Rt;
 135
 136     let IClass = 0b1110;
 137
 138     let Inst{27-24} = 0b1011;
 139     let Inst{23-21} = MajOp;
 140     let Inst{20-16} = Rs;
 141     let Inst{13} = 0b0;
 142     let Inst{12-8} = Rt;
 143     let Inst{7-5} = MinOp;
 144     let Inst{4-0} = Rd;
 145   }
 146
 147 let isCommutable = 1, isCodeGenOnly = 0 in {
 148   def F2_sfadd : T_MInstFloat < "sfadd", 0b000, 0b000>;
 149   def F2_sfmpy : T_MInstFloat < "sfmpy", 0b010, 0b000>;
 150 }
 151
 152 let isCodeGenOnly = 0 in
 153 def F2_sfsub : T_MInstFloat < "sfsub", 0b000, 0b001>;
 154
 155 def: Pat<(f32 (fadd F32:$src1, F32:$src2)),
 156          (F2_sfadd F32:$src1, F32:$src2)>;
 157
 158 def: Pat<(f32 (fsub F32:$src1, F32:$src2)),
 159          (F2_sfsub F32:$src1, F32:$src2)>;
 160
 161 def: Pat<(f32 (fmul F32:$src1, F32:$src2)),
 162          (F2_sfmpy F32:$src1, F32:$src2)>;
 163
 164 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
 165   def F2_sfmax : T_MInstFloat < "sfmax", 0b100, 0b000>;
 166   def F2_sfmin : T_MInstFloat < "sfmin", 0b100, 0b001>;
 167 }
 168
 169 let isCodeGenOnly = 0 in {
 170 def F2_sffixupn : T_MInstFloat < "sffixupn", 0b110, 0b000>;
 171 def F2_sffixupd : T_MInstFloat < "sffixupd", 0b110, 0b001>;
 172 }
 173
 174 // F2_sfrecipa: Reciprocal approximation for division.
 175 let isPredicateLate = 1, isFP = 1,
 176 hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 177 def F2_sfrecipa: MInst <
 178   (outs IntRegs:$Rd, PredRegs:$Pe),
 179   (ins IntRegs:$Rs, IntRegs:$Rt),
 180   "$Rd, $Pe = sfrecipa($Rs, $Rt)">,
 181   Requires<[HasV5T]> {
 182     bits<5> Rd;
 183     bits<2> Pe;
 184     bits<5> Rs;
 185     bits<5> Rt;
 186
 187     let IClass = 0b1110;
 188     let Inst{27-21} = 0b1011111;
 189     let Inst{20-16} = Rs;
 190     let Inst{13}    = 0b0;
 191     let Inst{12-8}  = Rt;
 192     let Inst{7}     = 0b1;
 193     let Inst{6-5}   = Pe;
 194     let Inst{4-0}   = Rd;
 195   }
 196
 197 // F2_dfcmpeq: Floating point compare for equal.
 198 let isCompare = 1, isFP = 1 in
 199 class T_fcmp <string mnemonic, RegisterClass RC, bits<3> MinOp,
 200               list<dag> pattern = [] >
 201   : ALU64Inst <(outs PredRegs:$dst), (ins RC:$src1, RC:$src2),
 202   "$dst = "#mnemonic#"($src1, $src2)", pattern,
 203   "" , ALU64_tc_2early_SLOT23 > ,
 204   Requires<[HasV5T]> {
 205     bits<2> dst;
 206     bits<5> src1;
 207     bits<5> src2;
 208
 209     let IClass = 0b1101;
 210
 211     let Inst{27-21} = 0b0010111;
 212     let Inst{20-16} = src1;
 213     let Inst{12-8}  = src2;
 214     let Inst{7-5}   = MinOp;
 215     let Inst{1-0}   = dst;
 216   }
 217
 218 class T_fcmp64 <string mnemonic, PatFrag OpNode, bits<3> MinOp>
 219   : T_fcmp <mnemonic, DoubleRegs, MinOp,
 220   [(set  I1:$dst, (OpNode F64:$src1, F64:$src2))]> {
 221   let IClass = 0b1101;
 222   let Inst{27-21} = 0b0010111;
 223 }
 224
 225 class T_fcmp32 <string mnemonic, PatFrag OpNode, bits<3> MinOp>
 226   : T_fcmp <mnemonic, IntRegs, MinOp,
 227   [(set  I1:$dst, (OpNode F32:$src1, F32:$src2))]> {
 228   let IClass = 0b1100;
 229   let Inst{27-21} = 0b0111111;
 230 }
 231
 232 let isCodeGenOnly = 0 in {
 233 def F2_dfcmpeq : T_fcmp64<"dfcmp.eq", setoeq, 0b000>;
 234 def F2_dfcmpgt : T_fcmp64<"dfcmp.gt", setogt, 0b001>;
 235 def F2_dfcmpge : T_fcmp64<"dfcmp.ge", setoge, 0b010>;
 236 def F2_dfcmpuo : T_fcmp64<"dfcmp.uo", setuo,  0b011>;
 237
 238 def F2_sfcmpge : T_fcmp32<"sfcmp.ge", setoge, 0b000>;
 239 def F2_sfcmpuo : T_fcmp32<"sfcmp.uo", setuo,  0b001>;
 240 def F2_sfcmpeq : T_fcmp32<"sfcmp.eq", setoeq, 0b011>;
 241 def F2_sfcmpgt : T_fcmp32<"sfcmp.gt", setogt, 0b100>;
 242 }
 243
 244 //===----------------------------------------------------------------------===//
 245 // Multiclass to define 'Def Pats' for ordered gt, ge, eq operations.
 246 //===----------------------------------------------------------------------===//
 247
 248 let Predicates = [HasV5T] in
 249 multiclass T_fcmp_pats<PatFrag cmpOp, InstHexagon IntMI, InstHexagon DoubleMI> {
 250   // IntRegs
 251   def: Pat<(i1 (cmpOp F32:$src1, F32:$src2)),
 252            (IntMI F32:$src1, F32:$src2)>;
 253   // DoubleRegs
 254   def: Pat<(i1 (cmpOp F64:$src1, F64:$src2)),
 255            (DoubleMI F64:$src1, F64:$src2)>;
 256 }
 257
 258 defm : T_fcmp_pats <seteq, F2_sfcmpeq, F2_dfcmpeq>;
 259 defm : T_fcmp_pats <setgt, F2_sfcmpgt, F2_dfcmpgt>;
 260 defm : T_fcmp_pats <setge, F2_sfcmpge, F2_dfcmpge>;
 261
 262 //===----------------------------------------------------------------------===//
 263 // Multiclass to define 'Def Pats' for unordered gt, ge, eq operations.
 264 //===----------------------------------------------------------------------===//
 265 let Predicates = [HasV5T] in
 266 multiclass unord_Pats <PatFrag cmpOp, InstHexagon IntMI, InstHexagon DoubleMI> {
 267   // IntRegs
 268   def: Pat<(i1 (cmpOp F32:$src1, F32:$src2)),
 269            (C2_or (F2_sfcmpuo F32:$src1, F32:$src2),
 270                   (IntMI F32:$src1, F32:$src2))>;
 271
 272   // DoubleRegs
 273   def: Pat<(i1 (cmpOp F64:$src1, F64:$src2)),
 274            (C2_or (F2_dfcmpuo F64:$src1, F64:$src2),
 275                   (DoubleMI F64:$src1, F64:$src2))>;
 276 }
 277
 278 defm : unord_Pats <setuge, F2_sfcmpge, F2_dfcmpge>;
 279 defm : unord_Pats <setugt, F2_sfcmpgt, F2_dfcmpgt>;
 280 defm : unord_Pats <setueq, F2_sfcmpeq, F2_dfcmpeq>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Multiclass to define 'Def Pats' for the following dags:
 284 // seteq(setoeq(op1, op2), 0) -> not(setoeq(op1, op2))
 285 // seteq(setoeq(op1, op2), 1) -> setoeq(op1, op2)
 286 // setne(setoeq(op1, op2), 0) -> setoeq(op1, op2)
 287 // setne(setoeq(op1, op2), 1) -> not(setoeq(op1, op2))
 288 //===----------------------------------------------------------------------===//
 289 let Predicates = [HasV5T] in
 290 multiclass eq_ordgePats <PatFrag cmpOp, InstHexagon IntMI,
 291                          InstHexagon DoubleMI> {
 292   // IntRegs
 293   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 294            (C2_not (IntMI F32:$src1, F32:$src2))>;
 295   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 296            (IntMI F32:$src1, F32:$src2)>;
 297   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 298            (IntMI F32:$src1, F32:$src2)>;
 299   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 300            (C2_not (IntMI F32:$src1, F32:$src2))>;
 301
 302   // DoubleRegs
 303   def : Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 304             (C2_not (DoubleMI F64:$src1, F64:$src2))>;
 305   def : Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 1)),
 306             (DoubleMI F64:$src1, F64:$src2)>;
 307   def : Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 308             (DoubleMI F64:$src1, F64:$src2)>;
 309   def : Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 1)),
 310             (C2_not (DoubleMI F64:$src1, F64:$src2))>;
 311 }
 312
 313 defm : eq_ordgePats<setoeq, F2_sfcmpeq, F2_dfcmpeq>;
 314 defm : eq_ordgePats<setoge, F2_sfcmpge, F2_dfcmpge>;
 315 defm : eq_ordgePats<setogt, F2_sfcmpgt, F2_dfcmpgt>;
 316
 317 //===----------------------------------------------------------------------===//
 318 // Multiclass to define 'Def Pats' for the following dags:
 319 // seteq(setolt(op1, op2), 0) -> not(setogt(op2, op1))
 320 // seteq(setolt(op1, op2), 1) -> setogt(op2, op1)
 321 // setne(setolt(op1, op2), 0) -> setogt(op2, op1)
 322 // setne(setolt(op1, op2), 1) -> not(setogt(op2, op1))
 323 //===----------------------------------------------------------------------===//
 324 let Predicates = [HasV5T] in
 325 multiclass eq_ordltPats <PatFrag cmpOp, InstHexagon IntMI,
 326                          InstHexagon DoubleMI> {
 327   // IntRegs
 328   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 329            (C2_not (IntMI F32:$src2, F32:$src1))>;
 330   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 331            (IntMI F32:$src2, F32:$src1)>;
 332   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 333            (IntMI F32:$src2, F32:$src1)>;
 334   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 335            (C2_not (IntMI F32:$src2, F32:$src1))>;
 336
 337   // DoubleRegs
 338   def: Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 339            (C2_not (DoubleMI F64:$src2, F64:$src1))>;
 340   def: Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 1)),
 341            (DoubleMI F64:$src2, F64:$src1)>;
 342   def: Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 343            (DoubleMI F64:$src2, F64:$src1)>;
 344   def: Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 345            (C2_not (DoubleMI F64:$src2, F64:$src1))>;
 346 }
 347
 348 defm : eq_ordltPats<setole, F2_sfcmpge, F2_dfcmpge>;
 349 defm : eq_ordltPats<setolt, F2_sfcmpgt, F2_dfcmpgt>;
 350
 351
 352 // o. seto inverse of setuo. http://llvm.org/docs/LangRef.html#i_fcmp
 353 let Predicates = [HasV5T] in {
 354   def: Pat<(i1 (seto F32:$src1, F32:$src2)),
 355            (C2_not (F2_sfcmpuo F32:$src2, F32:$src1))>;
 356   def: Pat<(i1 (seto F32:$src1, fpimm:$src2)),
 357            (C2_not (F2_sfcmpuo (TFRI_f fpimm:$src2), F32:$src1))>;
 358   def: Pat<(i1 (seto F64:$src1, F64:$src2)),
 359            (C2_not (F2_dfcmpuo F64:$src2, F64:$src1))>;
 360   def: Pat<(i1 (seto F64:$src1, fpimm:$src2)),
 361            (C2_not (F2_dfcmpuo (CONST64_Float_Real fpimm:$src2), F64:$src1))>;
 362 }
 363
 364 // Ordered lt.
 365 let Predicates = [HasV5T] in {
 366   def: Pat<(i1 (setolt F32:$src1, F32:$src2)),
 367            (F2_sfcmpgt F32:$src2, F32:$src1)>;
 368   def: Pat<(i1 (setolt F32:$src1, fpimm:$src2)),
 369            (F2_sfcmpgt (f32 (TFRI_f fpimm:$src2)), F32:$src1)>;
 370   def: Pat<(i1 (setolt F64:$src1, F64:$src2)),
 371            (F2_dfcmpgt F64:$src2, F64:$src1)>;
 372   def: Pat<(i1 (setolt F64:$src1, fpimm:$src2)),
 373            (F2_dfcmpgt (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 374 }
 375
 376 // Unordered lt.
 377 let Predicates = [HasV5T] in {
 378   def: Pat<(i1 (setult F32:$src1, F32:$src2)),
 379            (C2_or (F2_sfcmpuo  F32:$src1, F32:$src2),
 380                   (F2_sfcmpgt F32:$src2, F32:$src1))>;
 381   def: Pat<(i1 (setult F32:$src1, fpimm:$src2)),
 382            (C2_or (F2_sfcmpuo  F32:$src1, (TFRI_f fpimm:$src2)),
 383                   (F2_sfcmpgt (TFRI_f fpimm:$src2), F32:$src1))>;
 384   def: Pat<(i1 (setult F64:$src1, F64:$src2)),
 385            (C2_or (F2_dfcmpuo  F64:$src1, F64:$src2),
 386                   (F2_dfcmpgt F64:$src2, F64:$src1))>;
 387   def: Pat<(i1 (setult F64:$src1, fpimm:$src2)),
 388            (C2_or (F2_dfcmpuo  F64:$src1, (CONST64_Float_Real fpimm:$src2)),
 389                   (F2_dfcmpgt (CONST64_Float_Real fpimm:$src2), F64:$src1))>;
 390 }
 391
 392 // Ordered le.
 393 let Predicates = [HasV5T] in {
 394   // rs <= rt -> rt >= rs.
 395   def: Pat<(i1 (setole F32:$src1, F32:$src2)),
 396            (F2_sfcmpge F32:$src2, F32:$src1)>;
 397   def: Pat<(i1 (setole F32:$src1, fpimm:$src2)),
 398            (F2_sfcmpge (TFRI_f fpimm:$src2), F32:$src1)>;
 399
 400   // Rss <= Rtt -> Rtt >= Rss.
 401   def: Pat<(i1 (setole F64:$src1, F64:$src2)),
 402            (F2_dfcmpge F64:$src2, F64:$src1)>;
 403   def: Pat<(i1 (setole F64:$src1, fpimm:$src2)),
 404            (F2_dfcmpge (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 405 }
 406
 407 // Unordered le.
 408 let Predicates = [HasV5T] in {
 409 // rs <= rt -> rt >= rs.
 410   def: Pat<(i1 (setule F32:$src1, F32:$src2)),
 411            (C2_or (F2_sfcmpuo  F32:$src1, F32:$src2),
 412                   (F2_sfcmpge F32:$src2, F32:$src1))>;
 413   def: Pat<(i1 (setule F32:$src1, fpimm:$src2)),
 414            (C2_or (F2_sfcmpuo  F32:$src1, (TFRI_f fpimm:$src2)),
 415                   (F2_sfcmpge (TFRI_f fpimm:$src2), F32:$src1))>;
 416   def: Pat<(i1 (setule F64:$src1, F64:$src2)),
 417            (C2_or (F2_dfcmpuo  F64:$src1, F64:$src2),
 418                   (F2_dfcmpge F64:$src2, F64:$src1))>;
 419   def: Pat<(i1 (setule F64:$src1, fpimm:$src2)),
 420            (C2_or (F2_dfcmpuo  F64:$src1, (CONST64_Float_Real fpimm:$src2)),
 421                   (F2_dfcmpge (CONST64_Float_Real fpimm:$src2), F64:$src1))>;
 422 }
 423
 424 // Ordered ne.
 425 let Predicates = [HasV5T] in {
 426   def: Pat<(i1 (setone F32:$src1, F32:$src2)),
 427            (C2_not (F2_sfcmpeq F32:$src1, F32:$src2))>;
 428   def: Pat<(i1 (setone F64:$src1, F64:$src2)),
 429            (C2_not (F2_dfcmpeq F64:$src1, F64:$src2))>;
 430   def: Pat<(i1 (setone F32:$src1, fpimm:$src2)),
 431            (C2_not (F2_sfcmpeq F32:$src1, (TFRI_f fpimm:$src2)))>;
 432   def: Pat<(i1 (setone F64:$src1, fpimm:$src2)),
 433            (C2_not (F2_dfcmpeq F64:$src1, (CONST64_Float_Real fpimm:$src2)))>;
 434 }
 435
 436 // Unordered ne.
 437 let Predicates = [HasV5T] in {
 438   def: Pat<(i1 (setune F32:$src1, F32:$src2)),
 439            (C2_or (F2_sfcmpuo F32:$src1, F32:$src2),
 440                   (C2_not (F2_sfcmpeq F32:$src1, F32:$src2)))>;
 441   def: Pat<(i1 (setune F64:$src1, F64:$src2)),
 442            (C2_or (F2_dfcmpuo F64:$src1, F64:$src2),
 443                   (C2_not (F2_dfcmpeq F64:$src1, F64:$src2)))>;
 444   def: Pat<(i1 (setune F32:$src1, fpimm:$src2)),
 445            (C2_or (F2_sfcmpuo F32:$src1, (TFRI_f fpimm:$src2)),
 446                   (C2_not (F2_sfcmpeq F32:$src1, (TFRI_f fpimm:$src2))))>;
 447   def: Pat<(i1 (setune F64:$src1, fpimm:$src2)),
 448            (C2_or (F2_dfcmpuo F64:$src1, (CONST64_Float_Real fpimm:$src2)),
 449                   (C2_not (F2_dfcmpeq F64:$src1,
 450                                         (CONST64_Float_Real fpimm:$src2))))>;
 451 }
 452
 453 // Besides set[o|u][comparions], we also need set[comparisons].
 454 let Predicates = [HasV5T] in {
 455   // lt.
 456   def: Pat<(i1 (setlt F32:$src1, F32:$src2)),
 457            (F2_sfcmpgt F32:$src2, F32:$src1)>;
 458   def: Pat<(i1 (setlt F32:$src1, fpimm:$src2)),
 459            (F2_sfcmpgt (TFRI_f fpimm:$src2), F32:$src1)>;
 460   def: Pat<(i1 (setlt F64:$src1, F64:$src2)),
 461            (F2_dfcmpgt F64:$src2, F64:$src1)>;
 462   def: Pat<(i1 (setlt F64:$src1, fpimm:$src2)),
 463            (F2_dfcmpgt (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 464
 465   // le.
 466   // rs <= rt -> rt >= rs.
 467   def: Pat<(i1 (setle F32:$src1, F32:$src2)),
 468            (F2_sfcmpge F32:$src2, F32:$src1)>;
 469   def: Pat<(i1 (setle F32:$src1, fpimm:$src2)),
 470            (F2_sfcmpge (TFRI_f fpimm:$src2), F32:$src1)>;
 471
 472   // Rss <= Rtt -> Rtt >= Rss.
 473   def: Pat<(i1 (setle F64:$src1, F64:$src2)),
 474            (F2_dfcmpge F64:$src2, F64:$src1)>;
 475   def: Pat<(i1 (setle F64:$src1, fpimm:$src2)),
 476            (F2_dfcmpge (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 477
 478   // ne.
 479   def: Pat<(i1 (setne F32:$src1, F32:$src2)),
 480            (C2_not (F2_sfcmpeq F32:$src1, F32:$src2))>;
 481   def: Pat<(i1 (setne F64:$src1, F64:$src2)),
 482            (C2_not (F2_dfcmpeq F64:$src1, F64:$src2))>;
 483   def: Pat<(i1 (setne F32:$src1, fpimm:$src2)),
 484            (C2_not (F2_sfcmpeq F32:$src1, (TFRI_f fpimm:$src2)))>;
 485   def: Pat<(i1 (setne F64:$src1, fpimm:$src2)),
 486            (C2_not (F2_dfcmpeq F64:$src1, (CONST64_Float_Real fpimm:$src2)))>;
 487 }
 488
 489 // F2 convert template classes:
 490 let isFP = 1 in
 491 class F2_RDD_RSS_CONVERT<string mnemonic, bits<3> MinOp,
 492                          SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 493                          string chop ="">
 494   : SInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
 495    "$Rdd = "#mnemonic#"($Rss)"#chop,
 496    [(set RCOut:$Rdd, (Op RCIn:$Rss))], "",
 497    S_2op_tc_3or4x_SLOT23> {
 498      bits<5> Rdd;
 499      bits<5> Rss;
 500
 501      let IClass = 0b1000;
 502
 503      let Inst{27-21} = 0b0000111;
 504      let Inst{20-16} = Rss;
 505      let Inst{7-5} = MinOp;
 506      let Inst{4-0} = Rdd;
 507   }
 508
 509 let isFP = 1 in
 510 class F2_RDD_RS_CONVERT<string mnemonic, bits<3> MinOp,
 511                         SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 512                         string chop ="">
 513   : SInst <(outs DoubleRegs:$Rdd), (ins IntRegs:$Rs),
 514    "$Rdd = "#mnemonic#"($Rs)"#chop,
 515    [(set RCOut:$Rdd, (Op RCIn:$Rs))], "",
 516    S_2op_tc_3or4x_SLOT23> {
 517      bits<5> Rdd;
 518      bits<5> Rs;
 519
 520      let IClass = 0b1000;
 521
 522      let Inst{27-21} = 0b0100100;
 523      let Inst{20-16} = Rs;
 524      let Inst{7-5} = MinOp;
 525      let Inst{4-0} = Rdd;
 526   }
 527
 528 let isFP = 1, hasNewValue = 1 in
 529 class F2_RD_RSS_CONVERT<string mnemonic, bits<3> MinOp,
 530                         SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 531                         string chop ="">
 532   : SInst <(outs IntRegs:$Rd), (ins DoubleRegs:$Rss),
 533    "$Rd = "#mnemonic#"($Rss)"#chop,
 534    [(set RCOut:$Rd, (Op RCIn:$Rss))], "",
 535    S_2op_tc_3or4x_SLOT23> {
 536      bits<5> Rd;
 537      bits<5> Rss;
 538
 539      let IClass = 0b1000;
 540
 541      let Inst{27-24} = 0b1000;
 542      let Inst{23-21} = MinOp;
 543      let Inst{20-16} = Rss;
 544      let Inst{7-5} = 0b001;
 545      let Inst{4-0} = Rd;
 546   }
 547
 548 let isFP = 1, hasNewValue = 1 in
 549 class F2_RD_RS_CONVERT<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 550                         SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 551                         string chop ="">
 552   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs),
 553    "$Rd = "#mnemonic#"($Rs)"#chop,
 554    [(set RCOut:$Rd, (Op RCIn:$Rs))], "",
 555    S_2op_tc_3or4x_SLOT23> {
 556      bits<5> Rd;
 557      bits<5> Rs;
 558
 559      let IClass = 0b1000;
 560
 561      let Inst{27-24} = 0b1011;
 562      let Inst{23-21} = MajOp;
 563      let Inst{20-16} = Rs;
 564      let Inst{7-5} = MinOp;
 565      let Inst{4-0} = Rd;
 566   }
 567
 568 // Convert single precision to double precision and vice-versa.
 569 let isCodeGenOnly = 0 in {
 570 def F2_conv_sf2df : F2_RDD_RS_CONVERT <"convert_sf2df", 0b000,
 571                                        fextend, F64, F32>;
 572
 573 def F2_conv_df2sf : F2_RD_RSS_CONVERT <"convert_df2sf", 0b000,
 574                                        fround, F32, F64>;
 575
 576 // Convert Integer to Floating Point.
 577 def F2_conv_d2sf : F2_RD_RSS_CONVERT <"convert_d2sf", 0b010,
 578                                        sint_to_fp, F32, I64>;
 579 def F2_conv_ud2sf : F2_RD_RSS_CONVERT <"convert_ud2sf", 0b001,
 580                                        uint_to_fp, F32, I64>;
 581 def F2_conv_uw2sf : F2_RD_RS_CONVERT <"convert_uw2sf", 0b001, 0b000,
 582                                        uint_to_fp, F32, I32>;
 583 def F2_conv_w2sf : F2_RD_RS_CONVERT <"convert_w2sf", 0b010, 0b000,
 584                                        sint_to_fp, F32, I32>;
 585 def F2_conv_d2df : F2_RDD_RSS_CONVERT <"convert_d2df", 0b011,
 586                                        sint_to_fp, F64, I64>;
 587 def F2_conv_ud2df : F2_RDD_RSS_CONVERT <"convert_ud2df", 0b010,
 588                                         uint_to_fp, F64, I64>;
 589 def F2_conv_uw2df : F2_RDD_RS_CONVERT <"convert_uw2df", 0b001,
 590                                        uint_to_fp, F64, I32>;
 591 def F2_conv_w2df : F2_RDD_RS_CONVERT <"convert_w2df", 0b010,
 592                                        sint_to_fp, F64, I32>;
 593
 594 // Convert Floating Point to Integer - default.
 595 def F2_conv_df2uw_chop : F2_RD_RSS_CONVERT <"convert_df2uw", 0b101,
 596                                             fp_to_uint, I32, F64, ":chop">;
 597 def F2_conv_df2w_chop : F2_RD_RSS_CONVERT <"convert_df2w", 0b111,
 598                                             fp_to_sint, I32, F64, ":chop">;
 599 def F2_conv_sf2uw_chop : F2_RD_RS_CONVERT <"convert_sf2uw", 0b011, 0b001,
 600                                        fp_to_uint, I32, F32, ":chop">;
 601 def F2_conv_sf2w_chop : F2_RD_RS_CONVERT <"convert_sf2w", 0b100, 0b001,
 602                                        fp_to_sint, I32, F32, ":chop">;
 603 def F2_conv_df2d_chop : F2_RDD_RSS_CONVERT <"convert_df2d", 0b110,
 604                                             fp_to_sint, I64, F64, ":chop">;
 605 def F2_conv_df2ud_chop : F2_RDD_RSS_CONVERT <"convert_df2ud", 0b111,
 606                                              fp_to_uint, I64, F64, ":chop">;
 607 def F2_conv_sf2d_chop : F2_RDD_RS_CONVERT <"convert_sf2d", 0b110,
 608                                        fp_to_sint, I64, F32, ":chop">;
 609 def F2_conv_sf2ud_chop : F2_RDD_RS_CONVERT <"convert_sf2ud", 0b101,
 610                                             fp_to_uint, I64, F32, ":chop">;
 611
 612 // Convert Floating Point to Integer: non-chopped.
 613 let AddedComplexity = 20, Predicates = [HasV5T, IEEERndNearV5T] in {
 614   def F2_conv_df2d : F2_RDD_RSS_CONVERT <"convert_df2d", 0b000,
 615                                          fp_to_sint, I64, F64>;
 616   def F2_conv_df2ud : F2_RDD_RSS_CONVERT <"convert_df2ud", 0b001,
 617                                           fp_to_uint, I64, F64>;
 618   def F2_conv_sf2ud : F2_RDD_RS_CONVERT <"convert_sf2ud", 0b011,
 619                                          fp_to_uint, I64, F32>;
 620   def F2_conv_sf2d : F2_RDD_RS_CONVERT <"convert_sf2d", 0b100,
 621                                          fp_to_sint, I64, F32>;
 622   def F2_conv_df2uw : F2_RD_RSS_CONVERT <"convert_df2uw", 0b011,
 623                                          fp_to_uint, I32, F64>;
 624   def F2_conv_df2w : F2_RD_RSS_CONVERT <"convert_df2w", 0b100,
 625                                          fp_to_sint, I32, F64>;
 626   def F2_conv_sf2uw : F2_RD_RS_CONVERT <"convert_sf2uw", 0b011, 0b000,
 627                                          fp_to_uint, I32, F32>;
 628   def F2_conv_sf2w : F2_RD_RS_CONVERT <"convert_sf2w", 0b100, 0b000,
 629                                          fp_to_sint, I32, F32>;
 630 }
 631 }
 632
 633 // Fix up radicand.
 634 let isFP = 1, hasNewValue = 1, isCodeGenOnly = 0 in
 635 def F2_sffixupr: SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs),
 636   "$Rd = sffixupr($Rs)",
 637   [], "" , S_2op_tc_3or4x_SLOT23>, Requires<[HasV5T]> {
 638     bits<5> Rd;
 639     bits<5> Rs;
 640
 641     let IClass = 0b1000;
 642
 643     let Inst{27-21} = 0b1011101;
 644     let Inst{20-16} = Rs;
 645     let Inst{7-5}   = 0b000;
 646     let Inst{4-0}   = Rd;
 647   }
 648
 649 // Bitcast is different than [fp|sint|uint]_to_[sint|uint|fp].
 650 let Predicates = [HasV5T] in {
 651   def: Pat <(i32 (bitconvert F32:$src)), (I32:$src)>;
 652   def: Pat <(f32 (bitconvert I32:$src)), (F32:$src)>;
 653   def: Pat <(i64 (bitconvert F64:$src)), (I64:$src)>;
 654   def: Pat <(f64 (bitconvert I64:$src)), (F64:$src)>;
 655 }
 656
 657 // F2_sffma: Floating-point fused multiply add.
 658 let isFP = 1, hasNewValue = 1 in
 659 class T_sfmpy_acc <bit isSub, bit isLib>
 660   : MInst<(outs IntRegs:$Rx),
 661           (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
 662   "$Rx "#!if(isSub, "-=","+=")#" sfmpy($Rs, $Rt)"#!if(isLib, ":lib",""),
 663   [], "$dst2 = $Rx" , M_tc_3_SLOT23 > ,
 664   Requires<[HasV5T]> {
 665     bits<5> Rx;
 666     bits<5> Rs;
 667     bits<5> Rt;
 668
 669     let IClass = 0b1110;
 670
 671     let Inst{27-21} = 0b1111000;
 672     let Inst{20-16} = Rs;
 673     let Inst{13}    = 0b0;
 674     let Inst{12-8}  = Rt;
 675     let Inst{7}     = 0b1;
 676     let Inst{6}     = isLib;
 677     let Inst{5}     = isSub;
 678     let Inst{4-0}   = Rx;
 679   }
 680
 681 let isCodeGenOnly = 0 in {
 682 def F2_sffma: T_sfmpy_acc <0, 0>;
 683 def F2_sffms: T_sfmpy_acc <1, 0>;
 684 def F2_sffma_lib: T_sfmpy_acc <0, 1>;
 685 def F2_sffms_lib: T_sfmpy_acc <1, 1>;
 686 }
 687
 688 // Floating-point fused multiply add w/ additional scaling (2**pu).
 689 let isFP = 1, hasNewValue = 1, isCodeGenOnly = 0 in
 690 def F2_sffma_sc: MInst <
 691   (outs IntRegs:$Rx),
 692   (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt, PredRegs:$Pu),
 693   "$Rx += sfmpy($Rs, $Rt, $Pu):scale" ,
 694   [], "$dst2 = $Rx" , M_tc_3_SLOT23 > ,
 695   Requires<[HasV5T]> {
 696     bits<5> Rx;
 697     bits<5> Rs;
 698     bits<5> Rt;
 699     bits<2> Pu;
 700
 701     let IClass = 0b1110;
 702
 703     let Inst{27-21} = 0b1111011;
 704     let Inst{20-16} = Rs;
 705     let Inst{13}    = 0b0;
 706     let Inst{12-8}  = Rt;
 707     let Inst{7}     = 0b1;
 708     let Inst{6-5}   = Pu;
 709     let Inst{4-0}   = Rx;
 710   }
 711
 712 let isExtended = 1, isExtentSigned = 1, opExtentBits = 8, opExtendable = 3,
 713     isPseudo = 1, InputType = "imm" in
 714 def MUX_ir_f : ALU32_rr<(outs IntRegs:$dst),
 715       (ins PredRegs:$src1, IntRegs:$src2, f32Ext:$src3),
 716       "$dst = mux($src1, $src2, #$src3)",
 717       [(set F32:$dst, (f32 (select I1:$src1, F32:$src2, fpimm:$src3)))]>,
 718     Requires<[HasV5T]>;
 719
 720 let isExtended = 1, isExtentSigned = 1, opExtentBits = 8, opExtendable = 2,
 721     isPseudo = 1, InputType = "imm" in
 722 def MUX_ri_f : ALU32_rr<(outs IntRegs:$dst),
 723       (ins PredRegs:$src1, f32Ext:$src2, IntRegs:$src3),
 724       "$dst = mux($src1, #$src2, $src3)",
 725       [(set F32:$dst, (f32 (select I1:$src1, fpimm:$src2, F32:$src3)))]>,
 726     Requires<[HasV5T]>;
 727
 728 //===----------------------------------------------------------------------===//
 729 // :natural forms of vasrh and vasrhub insns
 730 //===----------------------------------------------------------------------===//
 731 // S5_asrhub_rnd_sat: Vector arithmetic shift right by immediate with round,
 732 // saturate, and pack.
 733 let Defs = [USR_OVF], hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
 734 class T_ASRHUB<bit isSat>
 735   : SInst <(outs IntRegs:$Rd),
 736   (ins DoubleRegs:$Rss, u4Imm:$u4),
 737   "$Rd = vasrhub($Rss, #$u4):"#!if(isSat, "sat", "raw"),
 738   [], "", S_2op_tc_2_SLOT23>,
 739   Requires<[HasV5T]> {
 740     bits<5> Rd;
 741     bits<5> Rss;
 742     bits<4> u4;
 743
 744     let IClass = 0b1000;
 745
 746     let Inst{27-21} = 0b1000011;
 747     let Inst{20-16} = Rss;
 748     let Inst{13-12} = 0b00;
 749     let Inst{11-8} = u4;
 750     let Inst{7-6} = 0b10;
 751     let Inst{5} = isSat;
 752     let Inst{4-0} = Rd;
 753   }
 754 def S5_asrhub_sat : T_ASRHUB <1>;
 755
 756 def S5_asrhub_rnd_sat_goodsyntax
 757   : SInst <(outs IntRegs:$Rd), (ins DoubleRegs:$Rss, u4Imm:$u4),
 758   "$Rd = vasrhub($Rss, #$u4):rnd:sat">, Requires<[HasV5T]>;
 759
 760 // Classify floating-point value
 761 let isFP = 1, isCodeGenOnly = 0 in
 762  def F2_sfclass : T_TEST_BIT_IMM<"sfclass", 0b111>;
 763
 764 let isFP = 1, isCodeGenOnly = 0 in
 765 def F2_dfclass: ALU64Inst<(outs PredRegs:$Pd), (ins DoubleRegs:$Rss, u5Imm:$u5),
 766   "$Pd = dfclass($Rss, #$u5)",
 767   [], "" , ALU64_tc_2early_SLOT23 > , Requires<[HasV5T]> {
 768     bits<2> Pd;
 769     bits<5> Rss;
 770     bits<5> u5;
 771
 772     let IClass = 0b1101;
 773     let Inst{27-21} = 0b1100100;
 774     let Inst{20-16} = Rss;
 775     let Inst{12-10} = 0b000;
 776     let Inst{9-5}   = u5;
 777     let Inst{4-3}   = 0b10;
 778     let Inst{1-0}   = Pd;
 779   }
 780
 781 // Instructions to create floating point constant
 782 let hasNewValue = 1, opNewValue = 0 in
 783 class T_fimm <string mnemonic, RegisterClass RC, bits<4> RegType, bit isNeg>
 784   : ALU64Inst<(outs RC:$dst), (ins u10Imm:$src),
 785   "$dst = "#mnemonic#"(#$src)"#!if(isNeg, ":neg", ":pos"),
 786   [], "", ALU64_tc_3x_SLOT23>, Requires<[HasV5T]> {
 787     bits<5> dst;
 788     bits<10> src;
 789
 790     let IClass = 0b1101;
 791     let Inst{27-24} = RegType;
 792     let Inst{23}    = 0b0;
 793     let Inst{22}    = isNeg;
 794     let Inst{21}    = src{9};
 795     let Inst{13-5}  = src{8-0};
 796     let Inst{4-0}   = dst;
 797   }
 798
 799 let isCodeGenOnly = 0 in {
 800 def F2_sfimm_p : T_fimm <"sfmake", IntRegs, 0b0110, 0>;
 801 def F2_sfimm_n : T_fimm <"sfmake", IntRegs, 0b0110, 1>;
 802 def F2_dfimm_p : T_fimm <"dfmake", DoubleRegs, 0b1001, 0>;
 803 def F2_dfimm_n : T_fimm <"dfmake", DoubleRegs, 0b1001, 1>;
 804 }
 805
 806 def : Pat <(fabs (f32 IntRegs:$src1)),
 807            (S2_clrbit_i (f32 IntRegs:$src1), 31)>,
 808           Requires<[HasV5T]>;
 809
 810 def : Pat <(fneg (f32 IntRegs:$src1)),
 811            (S2_togglebit_i (f32 IntRegs:$src1), 31)>,
 812           Requires<[HasV5T]>;
 813
 814 /*
 815 def : Pat <(fabs (f64 DoubleRegs:$src1)),
 816           (S2_clrbit_i (f32 (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg)), 31)>,
 817           Requires<[HasV5T]>;
 818
 819 def : Pat <(fabs (f64 DoubleRegs:$src1)),
 820           (S2_clrbit_i (f32 (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg)), 31)>,
 821           Requires<[HasV5T]>;
 822           */