lib/Target/Hexagon/HexagonInstrInfoV5.td

   1 //=- HexagonInstrInfoV5.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V5 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // XTYPE/MPY
  16 //===----------------------------------------------------------------------===//
  17
  18 // Vector multiply bytes
  19 // Rdd=vmpyb[s]u(Rs,Rt)
  20 let Predicates = [HasV5T], isCodeGenOnly = 0 in {
  21   // Rd=vaddhub(Rss,Rtt):sat
  22   let hasNewValue = 1, opNewValue = 0 in
  23     def A5_vaddhubs: T_S3op_1 <"vaddhub", IntRegs, 0b01, 0b001, 0, 1>;
  24 }
  25
  26 let isCodeGenOnly = 0 in
  27 def S2_asr_i_p_rnd : S_2OpInstImm<"asr", 0b110, 0b111, u6Imm,
  28       [(set I64:$dst,
  29             (sra (i64 (add (i64 (sra I64:$src1, u6ImmPred:$src2)), 1)),
  30                  (i32 1)))], 1>,
  31       Requires<[HasV5T]> {
  32   bits<6> src2;
  33   let Inst{13-8} = src2;
  34 }
  35
  36 def S2_asr_i_p_rnd_goodsyntax
  37   : MInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
  38     "$dst = asrrnd($src1, #$src2)">;
  39
  40 let isCodeGenOnly = 0 in
  41 def C4_fastcorner9 : T_LOGICAL_2OP<"fastcorner9", 0b000, 0, 0>,
  42   Requires<[HasV5T]> {
  43   let Inst{13,7,4} = 0b111;
  44 }
  45
  46 let isCodeGenOnly = 0 in
  47 def C4_fastcorner9_not : T_LOGICAL_2OP<"!fastcorner9", 0b000, 0, 0>,
  48   Requires<[HasV5T]> {
  49   let Inst{20,13,7,4} = 0b1111;
  50 }
  51
  52 def SDTHexagonFCONST32 : SDTypeProfile<1, 1, [
  53                                             SDTCisVT<0, f32>,
  54                                             SDTCisPtrTy<1>]>;
  55 def HexagonFCONST32 : SDNode<"HexagonISD::FCONST32",     SDTHexagonFCONST32>;
  56
  57 let isReMaterializable = 1, isMoveImm = 1 in
  58 def FCONST32_nsdata : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
  59               "$dst = CONST32(#$global)",
  60               [(set (f32 IntRegs:$dst),
  61               (HexagonFCONST32 tglobaladdr:$global))]>,
  62                Requires<[HasV5T]>;
  63
  64 let isReMaterializable = 1, isMoveImm = 1 in
  65 def CONST64_Float_Real : LDInst<(outs DoubleRegs:$dst), (ins f64imm:$src1),
  66                        "$dst = CONST64(#$src1)",
  67                        [(set DoubleRegs:$dst, fpimm:$src1)]>,
  68           Requires<[HasV5T]>;
  69
  70 let isReMaterializable = 1, isMoveImm = 1 in
  71 def CONST32_Float_Real : LDInst<(outs IntRegs:$dst), (ins f32imm:$src1),
  72                        "$dst = CONST32(#$src1)",
  73                        [(set IntRegs:$dst, fpimm:$src1)]>,
  74           Requires<[HasV5T]>;
  75
  76 // Transfer immediate float.
  77 // Only works with single precision fp value.
  78 // For double precision, use CONST64_float_real, as 64bit transfer
  79 // can only hold 40-bit values - 32 from const ext + 8 bit immediate.
  80 // Make sure that complexity is more than the CONST32 pattern in
  81 // HexagonInstrInfo.td patterns.
  82 let isExtended = 1, opExtendable = 1, isMoveImm = 1, isReMaterializable = 1,
  83 isPredicable = 1, AddedComplexity = 30, validSubTargets = HasV5SubT,
  84 isCodeGenOnly = 1 in
  85 def TFRI_f : ALU32_ri<(outs IntRegs:$dst), (ins f32Ext:$src1),
  86            "$dst = #$src1",
  87            [(set IntRegs:$dst, fpimm:$src1)]>,
  88           Requires<[HasV5T]>;
  89
  90 let isExtended = 1, opExtendable = 2, isPredicated = 1,
  91 hasSideEffects = 0, validSubTargets = HasV5SubT in
  92 def TFRI_cPt_f : ALU32_ri<(outs IntRegs:$dst),
  93                           (ins PredRegs:$src1, f32Ext:$src2),
  94            "if ($src1) $dst = #$src2",
  95            []>,
  96           Requires<[HasV5T]>;
  97
  98 let isExtended = 1, opExtendable = 2, isPredicated = 1, isPredicatedFalse = 1,
  99 hasSideEffects = 0, validSubTargets = HasV5SubT in
 100 def TFRI_cNotPt_f : ALU32_ri<(outs IntRegs:$dst),
 101                              (ins PredRegs:$src1, f32Ext:$src2),
 102            "if (!$src1) $dst =#$src2",
 103            []>,
 104           Requires<[HasV5T]>;
 105
 106 def SDTHexagonI32I64: SDTypeProfile<1, 1, [SDTCisVT<0, i32>,
 107                                            SDTCisVT<1, i64>]>;
 108
 109 def HexagonPOPCOUNT: SDNode<"HexagonISD::POPCOUNT", SDTHexagonI32I64>;
 110
 111 let hasNewValue = 1, validSubTargets = HasV5SubT, isCodeGenOnly = 0 in
 112 def S5_popcountp : ALU64_rr<(outs IntRegs:$Rd), (ins DoubleRegs:$Rss),
 113   "$Rd = popcount($Rss)",
 114   [(set I32:$Rd, (HexagonPOPCOUNT I64:$Rss))], "", S_2op_tc_2_SLOT23>,
 115   Requires<[HasV5T]> {
 116     bits<5> Rd;
 117     bits<5> Rss;
 118
 119     let IClass = 0b1000;
 120
 121     let Inst{27-21} = 0b1000011;
 122     let Inst{7-5} = 0b011;
 123     let Inst{4-0} = Rd;
 124     let Inst{20-16} = Rss;
 125   }
 126
 127 defm: Loadx_pat<load, f32, s11_2ExtPred, L2_loadri_io>;
 128 defm: Loadx_pat<load, f64, s11_3ExtPred, L2_loadrd_io>;
 129
 130 defm: Storex_pat<store, F32, s11_2ExtPred, S2_storeri_io>;
 131 defm: Storex_pat<store, F64, s11_3ExtPred, S2_storerd_io>;
 132
 133 let isFP = 1, hasNewValue = 1, opNewValue = 0 in
 134 class T_MInstFloat <string mnemonic, bits<3> MajOp, bits<3> MinOp>
 135   : MInst<(outs IntRegs:$Rd),
 136           (ins IntRegs:$Rs, IntRegs:$Rt),
 137   "$Rd = "#mnemonic#"($Rs, $Rt)", [],
 138   "" , M_tc_3or4x_SLOT23 > ,
 139   Requires<[HasV5T]> {
 140     bits<5> Rd;
 141     bits<5> Rs;
 142     bits<5> Rt;
 143
 144     let IClass = 0b1110;
 145
 146     let Inst{27-24} = 0b1011;
 147     let Inst{23-21} = MajOp;
 148     let Inst{20-16} = Rs;
 149     let Inst{13} = 0b0;
 150     let Inst{12-8} = Rt;
 151     let Inst{7-5} = MinOp;
 152     let Inst{4-0} = Rd;
 153   }
 154
 155 let isCommutable = 1, isCodeGenOnly = 0 in {
 156   def F2_sfadd : T_MInstFloat < "sfadd", 0b000, 0b000>;
 157   def F2_sfmpy : T_MInstFloat < "sfmpy", 0b010, 0b000>;
 158 }
 159
 160 let isCodeGenOnly = 0 in
 161 def F2_sfsub : T_MInstFloat < "sfsub", 0b000, 0b001>;
 162
 163 def: Pat<(f32 (fadd F32:$src1, F32:$src2)),
 164          (F2_sfadd F32:$src1, F32:$src2)>;
 165
 166 def: Pat<(f32 (fsub F32:$src1, F32:$src2)),
 167          (F2_sfsub F32:$src1, F32:$src2)>;
 168
 169 def: Pat<(f32 (fmul F32:$src1, F32:$src2)),
 170          (F2_sfmpy F32:$src1, F32:$src2)>;
 171
 172 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
 173   def F2_sfmax : T_MInstFloat < "sfmax", 0b100, 0b000>;
 174   def F2_sfmin : T_MInstFloat < "sfmin", 0b100, 0b001>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 def F2_sffixupn : T_MInstFloat < "sffixupn", 0b110, 0b000>;
 179 def F2_sffixupd : T_MInstFloat < "sffixupd", 0b110, 0b001>;
 180 }
 181
 182 // F2_sfrecipa: Reciprocal approximation for division.
 183 let isPredicateLate = 1, isFP = 1,
 184 hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 185 def F2_sfrecipa: MInst <
 186   (outs IntRegs:$Rd, PredRegs:$Pe),
 187   (ins IntRegs:$Rs, IntRegs:$Rt),
 188   "$Rd, $Pe = sfrecipa($Rs, $Rt)">,
 189   Requires<[HasV5T]> {
 190     bits<5> Rd;
 191     bits<2> Pe;
 192     bits<5> Rs;
 193     bits<5> Rt;
 194
 195     let IClass = 0b1110;
 196     let Inst{27-21} = 0b1011111;
 197     let Inst{20-16} = Rs;
 198     let Inst{13}    = 0b0;
 199     let Inst{12-8}  = Rt;
 200     let Inst{7}     = 0b1;
 201     let Inst{6-5}   = Pe;
 202     let Inst{4-0}   = Rd;
 203   }
 204
 205 // F2_dfcmpeq: Floating point compare for equal.
 206 let isCompare = 1, isFP = 1 in
 207 class T_fcmp <string mnemonic, RegisterClass RC, bits<3> MinOp,
 208               list<dag> pattern = [] >
 209   : ALU64Inst <(outs PredRegs:$dst), (ins RC:$src1, RC:$src2),
 210   "$dst = "#mnemonic#"($src1, $src2)", pattern,
 211   "" , ALU64_tc_2early_SLOT23 > ,
 212   Requires<[HasV5T]> {
 213     bits<2> dst;
 214     bits<5> src1;
 215     bits<5> src2;
 216
 217     let IClass = 0b1101;
 218
 219     let Inst{27-21} = 0b0010111;
 220     let Inst{20-16} = src1;
 221     let Inst{12-8}  = src2;
 222     let Inst{7-5}   = MinOp;
 223     let Inst{1-0}   = dst;
 224   }
 225
 226 class T_fcmp64 <string mnemonic, PatFrag OpNode, bits<3> MinOp>
 227   : T_fcmp <mnemonic, DoubleRegs, MinOp,
 228   [(set  I1:$dst, (OpNode F64:$src1, F64:$src2))]> {
 229   let IClass = 0b1101;
 230   let Inst{27-21} = 0b0010111;
 231 }
 232
 233 class T_fcmp32 <string mnemonic, PatFrag OpNode, bits<3> MinOp>
 234   : T_fcmp <mnemonic, IntRegs, MinOp,
 235   [(set  I1:$dst, (OpNode F32:$src1, F32:$src2))]> {
 236   let IClass = 0b1100;
 237   let Inst{27-21} = 0b0111111;
 238 }
 239
 240 let isCodeGenOnly = 0 in {
 241 def F2_dfcmpeq : T_fcmp64<"dfcmp.eq", setoeq, 0b000>;
 242 def F2_dfcmpgt : T_fcmp64<"dfcmp.gt", setogt, 0b001>;
 243 def F2_dfcmpge : T_fcmp64<"dfcmp.ge", setoge, 0b010>;
 244 def F2_dfcmpuo : T_fcmp64<"dfcmp.uo", setuo,  0b011>;
 245
 246 def F2_sfcmpge : T_fcmp32<"sfcmp.ge", setoge, 0b000>;
 247 def F2_sfcmpuo : T_fcmp32<"sfcmp.uo", setuo,  0b001>;
 248 def F2_sfcmpeq : T_fcmp32<"sfcmp.eq", setoeq, 0b011>;
 249 def F2_sfcmpgt : T_fcmp32<"sfcmp.gt", setogt, 0b100>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // Multiclass to define 'Def Pats' for ordered gt, ge, eq operations.
 254 //===----------------------------------------------------------------------===//
 255
 256 let Predicates = [HasV5T] in
 257 multiclass T_fcmp_pats<PatFrag cmpOp, InstHexagon IntMI, InstHexagon DoubleMI> {
 258   // IntRegs
 259   def: Pat<(i1 (cmpOp F32:$src1, F32:$src2)),
 260            (IntMI F32:$src1, F32:$src2)>;
 261   // DoubleRegs
 262   def: Pat<(i1 (cmpOp F64:$src1, F64:$src2)),
 263            (DoubleMI F64:$src1, F64:$src2)>;
 264 }
 265
 266 defm : T_fcmp_pats <seteq, F2_sfcmpeq, F2_dfcmpeq>;
 267 defm : T_fcmp_pats <setgt, F2_sfcmpgt, F2_dfcmpgt>;
 268 defm : T_fcmp_pats <setge, F2_sfcmpge, F2_dfcmpge>;
 269
 270 //===----------------------------------------------------------------------===//
 271 // Multiclass to define 'Def Pats' for unordered gt, ge, eq operations.
 272 //===----------------------------------------------------------------------===//
 273 let Predicates = [HasV5T] in
 274 multiclass unord_Pats <PatFrag cmpOp, InstHexagon IntMI, InstHexagon DoubleMI> {
 275   // IntRegs
 276   def: Pat<(i1 (cmpOp F32:$src1, F32:$src2)),
 277            (C2_or (F2_sfcmpuo F32:$src1, F32:$src2),
 278                   (IntMI F32:$src1, F32:$src2))>;
 279
 280   // DoubleRegs
 281   def: Pat<(i1 (cmpOp F64:$src1, F64:$src2)),
 282            (C2_or (F2_dfcmpuo F64:$src1, F64:$src2),
 283                   (DoubleMI F64:$src1, F64:$src2))>;
 284 }
 285
 286 defm : unord_Pats <setuge, F2_sfcmpge, F2_dfcmpge>;
 287 defm : unord_Pats <setugt, F2_sfcmpgt, F2_dfcmpgt>;
 288 defm : unord_Pats <setueq, F2_sfcmpeq, F2_dfcmpeq>;
 289
 290 //===----------------------------------------------------------------------===//
 291 // Multiclass to define 'Def Pats' for the following dags:
 292 // seteq(setoeq(op1, op2), 0) -> not(setoeq(op1, op2))
 293 // seteq(setoeq(op1, op2), 1) -> setoeq(op1, op2)
 294 // setne(setoeq(op1, op2), 0) -> setoeq(op1, op2)
 295 // setne(setoeq(op1, op2), 1) -> not(setoeq(op1, op2))
 296 //===----------------------------------------------------------------------===//
 297 let Predicates = [HasV5T] in
 298 multiclass eq_ordgePats <PatFrag cmpOp, InstHexagon IntMI,
 299                          InstHexagon DoubleMI> {
 300   // IntRegs
 301   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 302            (C2_not (IntMI F32:$src1, F32:$src2))>;
 303   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 304            (IntMI F32:$src1, F32:$src2)>;
 305   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 306            (IntMI F32:$src1, F32:$src2)>;
 307   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 308            (C2_not (IntMI F32:$src1, F32:$src2))>;
 309
 310   // DoubleRegs
 311   def : Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 312             (C2_not (DoubleMI F64:$src1, F64:$src2))>;
 313   def : Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 1)),
 314             (DoubleMI F64:$src1, F64:$src2)>;
 315   def : Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 316             (DoubleMI F64:$src1, F64:$src2)>;
 317   def : Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 1)),
 318             (C2_not (DoubleMI F64:$src1, F64:$src2))>;
 319 }
 320
 321 defm : eq_ordgePats<setoeq, F2_sfcmpeq, F2_dfcmpeq>;
 322 defm : eq_ordgePats<setoge, F2_sfcmpge, F2_dfcmpge>;
 323 defm : eq_ordgePats<setogt, F2_sfcmpgt, F2_dfcmpgt>;
 324
 325 //===----------------------------------------------------------------------===//
 326 // Multiclass to define 'Def Pats' for the following dags:
 327 // seteq(setolt(op1, op2), 0) -> not(setogt(op2, op1))
 328 // seteq(setolt(op1, op2), 1) -> setogt(op2, op1)
 329 // setne(setolt(op1, op2), 0) -> setogt(op2, op1)
 330 // setne(setolt(op1, op2), 1) -> not(setogt(op2, op1))
 331 //===----------------------------------------------------------------------===//
 332 let Predicates = [HasV5T] in
 333 multiclass eq_ordltPats <PatFrag cmpOp, InstHexagon IntMI,
 334                          InstHexagon DoubleMI> {
 335   // IntRegs
 336   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 337            (C2_not (IntMI F32:$src2, F32:$src1))>;
 338   def: Pat<(i1 (seteq (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 339            (IntMI F32:$src2, F32:$src1)>;
 340   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 0)),
 341            (IntMI F32:$src2, F32:$src1)>;
 342   def: Pat<(i1 (setne (i1 (cmpOp F32:$src1, F32:$src2)), 1)),
 343            (C2_not (IntMI F32:$src2, F32:$src1))>;
 344
 345   // DoubleRegs
 346   def: Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 347            (C2_not (DoubleMI F64:$src2, F64:$src1))>;
 348   def: Pat<(i1 (seteq (i1 (cmpOp F64:$src1, F64:$src2)), 1)),
 349            (DoubleMI F64:$src2, F64:$src1)>;
 350   def: Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 351            (DoubleMI F64:$src2, F64:$src1)>;
 352   def: Pat<(i1 (setne (i1 (cmpOp F64:$src1, F64:$src2)), 0)),
 353            (C2_not (DoubleMI F64:$src2, F64:$src1))>;
 354 }
 355
 356 defm : eq_ordltPats<setole, F2_sfcmpge, F2_dfcmpge>;
 357 defm : eq_ordltPats<setolt, F2_sfcmpgt, F2_dfcmpgt>;
 358
 359
 360 // o. seto inverse of setuo. http://llvm.org/docs/LangRef.html#i_fcmp
 361 let Predicates = [HasV5T] in {
 362   def: Pat<(i1 (seto F32:$src1, F32:$src2)),
 363            (C2_not (F2_sfcmpuo F32:$src2, F32:$src1))>;
 364   def: Pat<(i1 (seto F32:$src1, fpimm:$src2)),
 365            (C2_not (F2_sfcmpuo (TFRI_f fpimm:$src2), F32:$src1))>;
 366   def: Pat<(i1 (seto F64:$src1, F64:$src2)),
 367            (C2_not (F2_dfcmpuo F64:$src2, F64:$src1))>;
 368   def: Pat<(i1 (seto F64:$src1, fpimm:$src2)),
 369            (C2_not (F2_dfcmpuo (CONST64_Float_Real fpimm:$src2), F64:$src1))>;
 370 }
 371
 372 // Ordered lt.
 373 let Predicates = [HasV5T] in {
 374   def: Pat<(i1 (setolt F32:$src1, F32:$src2)),
 375            (F2_sfcmpgt F32:$src2, F32:$src1)>;
 376   def: Pat<(i1 (setolt F32:$src1, fpimm:$src2)),
 377            (F2_sfcmpgt (f32 (TFRI_f fpimm:$src2)), F32:$src1)>;
 378   def: Pat<(i1 (setolt F64:$src1, F64:$src2)),
 379            (F2_dfcmpgt F64:$src2, F64:$src1)>;
 380   def: Pat<(i1 (setolt F64:$src1, fpimm:$src2)),
 381            (F2_dfcmpgt (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 382 }
 383
 384 // Unordered lt.
 385 let Predicates = [HasV5T] in {
 386   def: Pat<(i1 (setult F32:$src1, F32:$src2)),
 387            (C2_or (F2_sfcmpuo  F32:$src1, F32:$src2),
 388                   (F2_sfcmpgt F32:$src2, F32:$src1))>;
 389   def: Pat<(i1 (setult F32:$src1, fpimm:$src2)),
 390            (C2_or (F2_sfcmpuo  F32:$src1, (TFRI_f fpimm:$src2)),
 391                   (F2_sfcmpgt (TFRI_f fpimm:$src2), F32:$src1))>;
 392   def: Pat<(i1 (setult F64:$src1, F64:$src2)),
 393            (C2_or (F2_dfcmpuo  F64:$src1, F64:$src2),
 394                   (F2_dfcmpgt F64:$src2, F64:$src1))>;
 395   def: Pat<(i1 (setult F64:$src1, fpimm:$src2)),
 396            (C2_or (F2_dfcmpuo  F64:$src1, (CONST64_Float_Real fpimm:$src2)),
 397                   (F2_dfcmpgt (CONST64_Float_Real fpimm:$src2), F64:$src1))>;
 398 }
 399
 400 // Ordered le.
 401 let Predicates = [HasV5T] in {
 402   // rs <= rt -> rt >= rs.
 403   def: Pat<(i1 (setole F32:$src1, F32:$src2)),
 404            (F2_sfcmpge F32:$src2, F32:$src1)>;
 405   def: Pat<(i1 (setole F32:$src1, fpimm:$src2)),
 406            (F2_sfcmpge (TFRI_f fpimm:$src2), F32:$src1)>;
 407
 408   // Rss <= Rtt -> Rtt >= Rss.
 409   def: Pat<(i1 (setole F64:$src1, F64:$src2)),
 410            (F2_dfcmpge F64:$src2, F64:$src1)>;
 411   def: Pat<(i1 (setole F64:$src1, fpimm:$src2)),
 412            (F2_dfcmpge (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 413 }
 414
 415 // Unordered le.
 416 let Predicates = [HasV5T] in {
 417 // rs <= rt -> rt >= rs.
 418   def: Pat<(i1 (setule F32:$src1, F32:$src2)),
 419            (C2_or (F2_sfcmpuo  F32:$src1, F32:$src2),
 420                   (F2_sfcmpge F32:$src2, F32:$src1))>;
 421   def: Pat<(i1 (setule F32:$src1, fpimm:$src2)),
 422            (C2_or (F2_sfcmpuo  F32:$src1, (TFRI_f fpimm:$src2)),
 423                   (F2_sfcmpge (TFRI_f fpimm:$src2), F32:$src1))>;
 424   def: Pat<(i1 (setule F64:$src1, F64:$src2)),
 425            (C2_or (F2_dfcmpuo  F64:$src1, F64:$src2),
 426                   (F2_dfcmpge F64:$src2, F64:$src1))>;
 427   def: Pat<(i1 (setule F64:$src1, fpimm:$src2)),
 428            (C2_or (F2_dfcmpuo  F64:$src1, (CONST64_Float_Real fpimm:$src2)),
 429                   (F2_dfcmpge (CONST64_Float_Real fpimm:$src2), F64:$src1))>;
 430 }
 431
 432 // Ordered ne.
 433 let Predicates = [HasV5T] in {
 434   def: Pat<(i1 (setone F32:$src1, F32:$src2)),
 435            (C2_not (F2_sfcmpeq F32:$src1, F32:$src2))>;
 436   def: Pat<(i1 (setone F64:$src1, F64:$src2)),
 437            (C2_not (F2_dfcmpeq F64:$src1, F64:$src2))>;
 438   def: Pat<(i1 (setone F32:$src1, fpimm:$src2)),
 439            (C2_not (F2_sfcmpeq F32:$src1, (TFRI_f fpimm:$src2)))>;
 440   def: Pat<(i1 (setone F64:$src1, fpimm:$src2)),
 441            (C2_not (F2_dfcmpeq F64:$src1, (CONST64_Float_Real fpimm:$src2)))>;
 442 }
 443
 444 // Unordered ne.
 445 let Predicates = [HasV5T] in {
 446   def: Pat<(i1 (setune F32:$src1, F32:$src2)),
 447            (C2_or (F2_sfcmpuo F32:$src1, F32:$src2),
 448                   (C2_not (F2_sfcmpeq F32:$src1, F32:$src2)))>;
 449   def: Pat<(i1 (setune F64:$src1, F64:$src2)),
 450            (C2_or (F2_dfcmpuo F64:$src1, F64:$src2),
 451                   (C2_not (F2_dfcmpeq F64:$src1, F64:$src2)))>;
 452   def: Pat<(i1 (setune F32:$src1, fpimm:$src2)),
 453            (C2_or (F2_sfcmpuo F32:$src1, (TFRI_f fpimm:$src2)),
 454                   (C2_not (F2_sfcmpeq F32:$src1, (TFRI_f fpimm:$src2))))>;
 455   def: Pat<(i1 (setune F64:$src1, fpimm:$src2)),
 456            (C2_or (F2_dfcmpuo F64:$src1, (CONST64_Float_Real fpimm:$src2)),
 457                   (C2_not (F2_dfcmpeq F64:$src1,
 458                                         (CONST64_Float_Real fpimm:$src2))))>;
 459 }
 460
 461 // Besides set[o|u][comparions], we also need set[comparisons].
 462 let Predicates = [HasV5T] in {
 463   // lt.
 464   def: Pat<(i1 (setlt F32:$src1, F32:$src2)),
 465            (F2_sfcmpgt F32:$src2, F32:$src1)>;
 466   def: Pat<(i1 (setlt F32:$src1, fpimm:$src2)),
 467            (F2_sfcmpgt (TFRI_f fpimm:$src2), F32:$src1)>;
 468   def: Pat<(i1 (setlt F64:$src1, F64:$src2)),
 469            (F2_dfcmpgt F64:$src2, F64:$src1)>;
 470   def: Pat<(i1 (setlt F64:$src1, fpimm:$src2)),
 471            (F2_dfcmpgt (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 472
 473   // le.
 474   // rs <= rt -> rt >= rs.
 475   def: Pat<(i1 (setle F32:$src1, F32:$src2)),
 476            (F2_sfcmpge F32:$src2, F32:$src1)>;
 477   def: Pat<(i1 (setle F32:$src1, fpimm:$src2)),
 478            (F2_sfcmpge (TFRI_f fpimm:$src2), F32:$src1)>;
 479
 480   // Rss <= Rtt -> Rtt >= Rss.
 481   def: Pat<(i1 (setle F64:$src1, F64:$src2)),
 482            (F2_dfcmpge F64:$src2, F64:$src1)>;
 483   def: Pat<(i1 (setle F64:$src1, fpimm:$src2)),
 484            (F2_dfcmpge (CONST64_Float_Real fpimm:$src2), F64:$src1)>;
 485
 486   // ne.
 487   def: Pat<(i1 (setne F32:$src1, F32:$src2)),
 488            (C2_not (F2_sfcmpeq F32:$src1, F32:$src2))>;
 489   def: Pat<(i1 (setne F64:$src1, F64:$src2)),
 490            (C2_not (F2_dfcmpeq F64:$src1, F64:$src2))>;
 491   def: Pat<(i1 (setne F32:$src1, fpimm:$src2)),
 492            (C2_not (F2_sfcmpeq F32:$src1, (TFRI_f fpimm:$src2)))>;
 493   def: Pat<(i1 (setne F64:$src1, fpimm:$src2)),
 494            (C2_not (F2_dfcmpeq F64:$src1, (CONST64_Float_Real fpimm:$src2)))>;
 495 }
 496
 497 // F2 convert template classes:
 498 let isFP = 1 in
 499 class F2_RDD_RSS_CONVERT<string mnemonic, bits<3> MinOp,
 500                          SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 501                          string chop ="">
 502   : SInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
 503    "$Rdd = "#mnemonic#"($Rss)"#chop,
 504    [(set RCOut:$Rdd, (Op RCIn:$Rss))], "",
 505    S_2op_tc_3or4x_SLOT23> {
 506      bits<5> Rdd;
 507      bits<5> Rss;
 508
 509      let IClass = 0b1000;
 510
 511      let Inst{27-21} = 0b0000111;
 512      let Inst{20-16} = Rss;
 513      let Inst{7-5} = MinOp;
 514      let Inst{4-0} = Rdd;
 515   }
 516
 517 let isFP = 1 in
 518 class F2_RDD_RS_CONVERT<string mnemonic, bits<3> MinOp,
 519                         SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 520                         string chop ="">
 521   : SInst <(outs DoubleRegs:$Rdd), (ins IntRegs:$Rs),
 522    "$Rdd = "#mnemonic#"($Rs)"#chop,
 523    [(set RCOut:$Rdd, (Op RCIn:$Rs))], "",
 524    S_2op_tc_3or4x_SLOT23> {
 525      bits<5> Rdd;
 526      bits<5> Rs;
 527
 528      let IClass = 0b1000;
 529
 530      let Inst{27-21} = 0b0100100;
 531      let Inst{20-16} = Rs;
 532      let Inst{7-5} = MinOp;
 533      let Inst{4-0} = Rdd;
 534   }
 535
 536 let isFP = 1, hasNewValue = 1 in
 537 class F2_RD_RSS_CONVERT<string mnemonic, bits<3> MinOp,
 538                         SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 539                         string chop ="">
 540   : SInst <(outs IntRegs:$Rd), (ins DoubleRegs:$Rss),
 541    "$Rd = "#mnemonic#"($Rss)"#chop,
 542    [(set RCOut:$Rd, (Op RCIn:$Rss))], "",
 543    S_2op_tc_3or4x_SLOT23> {
 544      bits<5> Rd;
 545      bits<5> Rss;
 546
 547      let IClass = 0b1000;
 548
 549      let Inst{27-24} = 0b1000;
 550      let Inst{23-21} = MinOp;
 551      let Inst{20-16} = Rss;
 552      let Inst{7-5} = 0b001;
 553      let Inst{4-0} = Rd;
 554   }
 555
 556 let isFP = 1, hasNewValue = 1 in
 557 class F2_RD_RS_CONVERT<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 558                         SDNode Op, PatLeaf RCOut, PatLeaf RCIn,
 559                         string chop ="">
 560   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs),
 561    "$Rd = "#mnemonic#"($Rs)"#chop,
 562    [(set RCOut:$Rd, (Op RCIn:$Rs))], "",
 563    S_2op_tc_3or4x_SLOT23> {
 564      bits<5> Rd;
 565      bits<5> Rs;
 566
 567      let IClass = 0b1000;
 568
 569      let Inst{27-24} = 0b1011;
 570      let Inst{23-21} = MajOp;
 571      let Inst{20-16} = Rs;
 572      let Inst{7-5} = MinOp;
 573      let Inst{4-0} = Rd;
 574   }
 575
 576 // Convert single precision to double precision and vice-versa.
 577 let isCodeGenOnly = 0 in {
 578 def F2_conv_sf2df : F2_RDD_RS_CONVERT <"convert_sf2df", 0b000,
 579                                        fextend, F64, F32>;
 580
 581 def F2_conv_df2sf : F2_RD_RSS_CONVERT <"convert_df2sf", 0b000,
 582                                        fround, F32, F64>;
 583
 584 // Convert Integer to Floating Point.
 585 def F2_conv_d2sf : F2_RD_RSS_CONVERT <"convert_d2sf", 0b010,
 586                                        sint_to_fp, F32, I64>;
 587 def F2_conv_ud2sf : F2_RD_RSS_CONVERT <"convert_ud2sf", 0b001,
 588                                        uint_to_fp, F32, I64>;
 589 def F2_conv_uw2sf : F2_RD_RS_CONVERT <"convert_uw2sf", 0b001, 0b000,
 590                                        uint_to_fp, F32, I32>;
 591 def F2_conv_w2sf : F2_RD_RS_CONVERT <"convert_w2sf", 0b010, 0b000,
 592                                        sint_to_fp, F32, I32>;
 593 def F2_conv_d2df : F2_RDD_RSS_CONVERT <"convert_d2df", 0b011,
 594                                        sint_to_fp, F64, I64>;
 595 def F2_conv_ud2df : F2_RDD_RSS_CONVERT <"convert_ud2df", 0b010,
 596                                         uint_to_fp, F64, I64>;
 597 def F2_conv_uw2df : F2_RDD_RS_CONVERT <"convert_uw2df", 0b001,
 598                                        uint_to_fp, F64, I32>;
 599 def F2_conv_w2df : F2_RDD_RS_CONVERT <"convert_w2df", 0b010,
 600                                        sint_to_fp, F64, I32>;
 601
 602 // Convert Floating Point to Integer - default.
 603 def F2_conv_df2uw_chop : F2_RD_RSS_CONVERT <"convert_df2uw", 0b101,
 604                                             fp_to_uint, I32, F64, ":chop">;
 605 def F2_conv_df2w_chop : F2_RD_RSS_CONVERT <"convert_df2w", 0b111,
 606                                             fp_to_sint, I32, F64, ":chop">;
 607 def F2_conv_sf2uw_chop : F2_RD_RS_CONVERT <"convert_sf2uw", 0b011, 0b001,
 608                                        fp_to_uint, I32, F32, ":chop">;
 609 def F2_conv_sf2w_chop : F2_RD_RS_CONVERT <"convert_sf2w", 0b100, 0b001,
 610                                        fp_to_sint, I32, F32, ":chop">;
 611 def F2_conv_df2d_chop : F2_RDD_RSS_CONVERT <"convert_df2d", 0b110,
 612                                             fp_to_sint, I64, F64, ":chop">;
 613 def F2_conv_df2ud_chop : F2_RDD_RSS_CONVERT <"convert_df2ud", 0b111,
 614                                              fp_to_uint, I64, F64, ":chop">;
 615 def F2_conv_sf2d_chop : F2_RDD_RS_CONVERT <"convert_sf2d", 0b110,
 616                                        fp_to_sint, I64, F32, ":chop">;
 617 def F2_conv_sf2ud_chop : F2_RDD_RS_CONVERT <"convert_sf2ud", 0b101,
 618                                             fp_to_uint, I64, F32, ":chop">;
 619
 620 // Convert Floating Point to Integer: non-chopped.
 621 let AddedComplexity = 20, Predicates = [HasV5T, IEEERndNearV5T] in {
 622   def F2_conv_df2d : F2_RDD_RSS_CONVERT <"convert_df2d", 0b000,
 623                                          fp_to_sint, I64, F64>;
 624   def F2_conv_df2ud : F2_RDD_RSS_CONVERT <"convert_df2ud", 0b001,
 625                                           fp_to_uint, I64, F64>;
 626   def F2_conv_sf2ud : F2_RDD_RS_CONVERT <"convert_sf2ud", 0b011,
 627                                          fp_to_uint, I64, F32>;
 628   def F2_conv_sf2d : F2_RDD_RS_CONVERT <"convert_sf2d", 0b100,
 629                                          fp_to_sint, I64, F32>;
 630   def F2_conv_df2uw : F2_RD_RSS_CONVERT <"convert_df2uw", 0b011,
 631                                          fp_to_uint, I32, F64>;
 632   def F2_conv_df2w : F2_RD_RSS_CONVERT <"convert_df2w", 0b100,
 633                                          fp_to_sint, I32, F64>;
 634   def F2_conv_sf2uw : F2_RD_RS_CONVERT <"convert_sf2uw", 0b011, 0b000,
 635                                          fp_to_uint, I32, F32>;
 636   def F2_conv_sf2w : F2_RD_RS_CONVERT <"convert_sf2w", 0b100, 0b000,
 637                                          fp_to_sint, I32, F32>;
 638 }
 639 }
 640
 641 // Fix up radicand.
 642 let isFP = 1, hasNewValue = 1, isCodeGenOnly = 0 in
 643 def F2_sffixupr: SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs),
 644   "$Rd = sffixupr($Rs)",
 645   [], "" , S_2op_tc_3or4x_SLOT23>, Requires<[HasV5T]> {
 646     bits<5> Rd;
 647     bits<5> Rs;
 648
 649     let IClass = 0b1000;
 650
 651     let Inst{27-21} = 0b1011101;
 652     let Inst{20-16} = Rs;
 653     let Inst{7-5}   = 0b000;
 654     let Inst{4-0}   = Rd;
 655   }
 656
 657 // Bitcast is different than [fp|sint|uint]_to_[sint|uint|fp].
 658 let Predicates = [HasV5T] in {
 659   def: Pat <(i32 (bitconvert F32:$src)), (I32:$src)>;
 660   def: Pat <(f32 (bitconvert I32:$src)), (F32:$src)>;
 661   def: Pat <(i64 (bitconvert F64:$src)), (I64:$src)>;
 662   def: Pat <(f64 (bitconvert I64:$src)), (F64:$src)>;
 663 }
 664
 665 // F2_sffma: Floating-point fused multiply add.
 666 let isFP = 1, hasNewValue = 1 in
 667 class T_sfmpy_acc <bit isSub, bit isLib>
 668   : MInst<(outs IntRegs:$Rx),
 669           (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
 670   "$Rx "#!if(isSub, "-=","+=")#" sfmpy($Rs, $Rt)"#!if(isLib, ":lib",""),
 671   [], "$dst2 = $Rx" , M_tc_3_SLOT23 > ,
 672   Requires<[HasV5T]> {
 673     bits<5> Rx;
 674     bits<5> Rs;
 675     bits<5> Rt;
 676
 677     let IClass = 0b1110;
 678
 679     let Inst{27-21} = 0b1111000;
 680     let Inst{20-16} = Rs;
 681     let Inst{13}    = 0b0;
 682     let Inst{12-8}  = Rt;
 683     let Inst{7}     = 0b1;
 684     let Inst{6}     = isLib;
 685     let Inst{5}     = isSub;
 686     let Inst{4-0}   = Rx;
 687   }
 688
 689 let isCodeGenOnly = 0 in {
 690 def F2_sffma: T_sfmpy_acc <0, 0>;
 691 def F2_sffms: T_sfmpy_acc <1, 0>;
 692 def F2_sffma_lib: T_sfmpy_acc <0, 1>;
 693 def F2_sffms_lib: T_sfmpy_acc <1, 1>;
 694 }
 695
 696 // Floating-point fused multiply add w/ additional scaling (2**pu).
 697 let isFP = 1, hasNewValue = 1, isCodeGenOnly = 0 in
 698 def F2_sffma_sc: MInst <
 699   (outs IntRegs:$Rx),
 700   (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt, PredRegs:$Pu),
 701   "$Rx += sfmpy($Rs, $Rt, $Pu):scale" ,
 702   [], "$dst2 = $Rx" , M_tc_3_SLOT23 > ,
 703   Requires<[HasV5T]> {
 704     bits<5> Rx;
 705     bits<5> Rs;
 706     bits<5> Rt;
 707     bits<2> Pu;
 708
 709     let IClass = 0b1110;
 710
 711     let Inst{27-21} = 0b1111011;
 712     let Inst{20-16} = Rs;
 713     let Inst{13}    = 0b0;
 714     let Inst{12-8}  = Rt;
 715     let Inst{7}     = 0b1;
 716     let Inst{6-5}   = Pu;
 717     let Inst{4-0}   = Rx;
 718   }
 719
 720 let isExtended = 1, isExtentSigned = 1, opExtentBits = 8, opExtendable = 3,
 721     isPseudo = 1, InputType = "imm" in
 722 def MUX_ir_f : ALU32_rr<(outs IntRegs:$dst),
 723       (ins PredRegs:$src1, IntRegs:$src2, f32Ext:$src3),
 724       "$dst = mux($src1, $src2, #$src3)",
 725       [(set F32:$dst, (f32 (select I1:$src1, F32:$src2, fpimm:$src3)))]>,
 726     Requires<[HasV5T]>;
 727
 728 let isExtended = 1, isExtentSigned = 1, opExtentBits = 8, opExtendable = 2,
 729     isPseudo = 1, InputType = "imm" in
 730 def MUX_ri_f : ALU32_rr<(outs IntRegs:$dst),
 731       (ins PredRegs:$src1, f32Ext:$src2, IntRegs:$src3),
 732       "$dst = mux($src1, #$src2, $src3)",
 733       [(set F32:$dst, (f32 (select I1:$src1, fpimm:$src2, F32:$src3)))]>,
 734     Requires<[HasV5T]>;
 735
 736 //===----------------------------------------------------------------------===//
 737 // :natural forms of vasrh and vasrhub insns
 738 //===----------------------------------------------------------------------===//
 739 // S5_asrhub_rnd_sat: Vector arithmetic shift right by immediate with round,
 740 // saturate, and pack.
 741 let Defs = [USR_OVF], hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
 742 class T_ASRHUB<bit isSat>
 743   : SInst <(outs IntRegs:$Rd),
 744   (ins DoubleRegs:$Rss, u4Imm:$u4),
 745   "$Rd = vasrhub($Rss, #$u4):"#!if(isSat, "sat", "raw"),
 746   [], "", S_2op_tc_2_SLOT23>,
 747   Requires<[HasV5T]> {
 748     bits<5> Rd;
 749     bits<5> Rss;
 750     bits<4> u4;
 751
 752     let IClass = 0b1000;
 753
 754     let Inst{27-21} = 0b1000011;
 755     let Inst{20-16} = Rss;
 756     let Inst{13-12} = 0b00;
 757     let Inst{11-8} = u4;
 758     let Inst{7-6} = 0b10;
 759     let Inst{5} = isSat;
 760     let Inst{4-0} = Rd;
 761   }
 762 def S5_asrhub_sat : T_ASRHUB <1>;
 763
 764 def S5_asrhub_rnd_sat_goodsyntax
 765   : SInst <(outs IntRegs:$Rd), (ins DoubleRegs:$Rss, u4Imm:$u4),
 766   "$Rd = vasrhub($Rss, #$u4):rnd:sat">, Requires<[HasV5T]>;
 767
 768 // Complex multiply 32x16
 769 let Defs = [USR_OVF], Itinerary = S_3op_tc_3x_SLOT23, isCodeGenOnly = 0 in {
 770   def M4_cmpyi_whc : T_S3op_8<"cmpyiwh", 0b101, 1, 1, 1, 1>;
 771   def M4_cmpyr_whc : T_S3op_8<"cmpyrwh", 0b111, 1, 1, 1, 1>;
 772 }
 773
 774 // Classify floating-point value
 775 let isFP = 1, isCodeGenOnly = 0 in
 776  def F2_sfclass : T_TEST_BIT_IMM<"sfclass", 0b111>;
 777
 778 let isFP = 1, isCodeGenOnly = 0 in
 779 def F2_dfclass: ALU64Inst<(outs PredRegs:$Pd), (ins DoubleRegs:$Rss, u5Imm:$u5),
 780   "$Pd = dfclass($Rss, #$u5)",
 781   [], "" , ALU64_tc_2early_SLOT23 > , Requires<[HasV5T]> {
 782     bits<2> Pd;
 783     bits<5> Rss;
 784     bits<5> u5;
 785
 786     let IClass = 0b1101;
 787     let Inst{27-21} = 0b1100100;
 788     let Inst{20-16} = Rss;
 789     let Inst{12-10} = 0b000;
 790     let Inst{9-5}   = u5;
 791     let Inst{4-3}   = 0b10;
 792     let Inst{1-0}   = Pd;
 793   }
 794
 795 // Instructions to create floating point constant
 796 let hasNewValue = 1, opNewValue = 0 in
 797 class T_fimm <string mnemonic, RegisterClass RC, bits<4> RegType, bit isNeg>
 798   : ALU64Inst<(outs RC:$dst), (ins u10Imm:$src),
 799   "$dst = "#mnemonic#"(#$src)"#!if(isNeg, ":neg", ":pos"),
 800   [], "", ALU64_tc_3x_SLOT23>, Requires<[HasV5T]> {
 801     bits<5> dst;
 802     bits<10> src;
 803
 804     let IClass = 0b1101;
 805     let Inst{27-24} = RegType;
 806     let Inst{23}    = 0b0;
 807     let Inst{22}    = isNeg;
 808     let Inst{21}    = src{9};
 809     let Inst{13-5}  = src{8-0};
 810     let Inst{4-0}   = dst;
 811   }
 812
 813 let isCodeGenOnly = 0 in {
 814 def F2_sfimm_p : T_fimm <"sfmake", IntRegs, 0b0110, 0>;
 815 def F2_sfimm_n : T_fimm <"sfmake", IntRegs, 0b0110, 1>;
 816 def F2_dfimm_p : T_fimm <"dfmake", DoubleRegs, 0b1001, 0>;
 817 def F2_dfimm_n : T_fimm <"dfmake", DoubleRegs, 0b1001, 1>;
 818 }
 819
 820 def : Pat <(fabs (f32 IntRegs:$src1)),
 821            (S2_clrbit_i (f32 IntRegs:$src1), 31)>,
 822           Requires<[HasV5T]>;
 823
 824 def : Pat <(fneg (f32 IntRegs:$src1)),
 825            (S2_togglebit_i (f32 IntRegs:$src1), 31)>,
 826           Requires<[HasV5T]>;
 827
 828 /*
 829 def : Pat <(fabs (f64 DoubleRegs:$src1)),
 830           (S2_clrbit_i (f32 (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg)), 31)>,
 831           Requires<[HasV5T]>;
 832
 833 def : Pat <(fabs (f64 DoubleRegs:$src1)),
 834           (S2_clrbit_i (f32 (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg)), 31)>,
 835           Requires<[HasV5T]>;
 836           */