lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let neverHasSideEffects = 1 in
  15 class T_Immext<dag ins> :
  16   EXTENDERInst<(outs), ins, "immext(#$imm)", []>,
  17   Requires<[HasV4T]>;
  18
  19 def IMMEXT_b : T_Immext<(ins brtarget:$imm)>;
  20 def IMMEXT_c : T_Immext<(ins calltarget:$imm)>;
  21 def IMMEXT_g : T_Immext<(ins globaladdress:$imm)>;
  22 def IMMEXT_i : T_Immext<(ins u26_6Imm:$imm)>;
  23
  24 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  25 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  26
  27 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  28 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  29
  30 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  31                                        (HexagonCONST32 node:$addr), [{
  32   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  33 }]>;
  34
  35 // Hexagon V4 Architecture spec defines 8 instruction classes:
  36 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  37 // compiler)
  38
  39 // LD Instructions:
  40 // ========================================
  41 // Loads (8/16/32/64 bit)
  42 // Deallocframe
  43
  44 // ST Instructions:
  45 // ========================================
  46 // Stores (8/16/32/64 bit)
  47 // Allocframe
  48
  49 // ALU32 Instructions:
  50 // ========================================
  51 // Arithmetic / Logical (32 bit)
  52 // Vector Halfword
  53
  54 // XTYPE Instructions (32/64 bit):
  55 // ========================================
  56 // Arithmetic, Logical, Bit Manipulation
  57 // Multiply (Integer, Fractional, Complex)
  58 // Permute / Vector Permute Operations
  59 // Predicate Operations
  60 // Shift / Shift with Add/Sub/Logical
  61 // Vector Byte ALU
  62 // Vector Halfword (ALU, Shift, Multiply)
  63 // Vector Word (ALU, Shift)
  64
  65 // J Instructions:
  66 // ========================================
  67 // Jump/Call PC-relative
  68
  69 // JR Instructions:
  70 // ========================================
  71 // Jump/Call Register
  72
  73 // MEMOP Instructions:
  74 // ========================================
  75 // Operation on memory (8/16/32 bit)
  76
  77 // NV Instructions:
  78 // ========================================
  79 // New-value Jumps
  80 // New-value Stores
  81
  82 // CR Instructions:
  83 // ========================================
  84 // Control-Register Transfers
  85 // Hardware Loop Setup
  86 // Predicate Logicals & Reductions
  87
  88 // SYSTEM Instructions (not implemented in the compiler):
  89 // ========================================
  90 // Prefetch
  91 // Cache Maintenance
  92 // Bus Operations
  93
  94
  95 //===----------------------------------------------------------------------===//
  96 // ALU32 +
  97 //===----------------------------------------------------------------------===//
  98 // Generate frame index addresses.
  99 let neverHasSideEffects = 1, isReMaterializable = 1,
 100 isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in
 101 def TFR_FI_immext_V4 : ALU32_ri<(outs IntRegs:$dst),
 102             (ins IntRegs:$src1, s32Imm:$offset),
 103             "$dst = add($src1, ##$offset)",
 104             []>,
 105             Requires<[HasV4T]>;
 106
 107 // Rd=cmp.eq(Rs,#s8)
 108 let validSubTargets = HasV4SubT, isExtendable = 1, opExtendable = 2,
 109 isExtentSigned = 1, opExtentBits = 8 in
 110 def V4_A4_rcmpeqi : ALU32_ri<(outs IntRegs:$Rd),
 111                     (ins IntRegs:$Rs, s8Ext:$s8),
 112                     "$Rd = cmp.eq($Rs, #$s8)",
 113                     [(set (i32 IntRegs:$Rd),
 114                           (i32 (zext (i1 (seteq (i32 IntRegs:$Rs),
 115                                                 s8ExtPred:$s8)))))]>,
 116                     Requires<[HasV4T]>;
 117
 118 // Preserve the TSTBIT generation
 119 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 120                                            (i32 IntRegs:$src1))), 0)))),
 121       (i32 (MUX_ii (i1 (TSTBIT_rr (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
 122                    1, 0))>;
 123
 124 // Interfered with tstbit generation, above pattern preserves, see : tstbit.ll
 125 // Rd=cmp.ne(Rs,#s8)
 126 let validSubTargets = HasV4SubT, isExtendable = 1, opExtendable = 2,
 127 isExtentSigned = 1, opExtentBits = 8 in
 128 def V4_A4_rcmpneqi : ALU32_ri<(outs IntRegs:$Rd),
 129                      (ins IntRegs:$Rs, s8Ext:$s8),
 130                      "$Rd = !cmp.eq($Rs, #$s8)",
 131                      [(set (i32 IntRegs:$Rd),
 132                            (i32 (zext (i1 (setne (i32 IntRegs:$Rs),
 133                                                  s8ExtPred:$s8)))))]>,
 134                      Requires<[HasV4T]>;
 135
 136 // Rd=cmp.eq(Rs,Rt)
 137 let validSubTargets = HasV4SubT in
 138 def V4_A4_rcmpeq : ALU32_ri<(outs IntRegs:$Rd),
 139                    (ins IntRegs:$Rs, IntRegs:$Rt),
 140                    "$Rd = cmp.eq($Rs, $Rt)",
 141                    [(set (i32 IntRegs:$Rd),
 142                          (i32 (zext (i1 (seteq (i32 IntRegs:$Rs),
 143                                                IntRegs:$Rt)))))]>,
 144                    Requires<[HasV4T]>;
 145
 146 // Rd=cmp.ne(Rs,Rt)
 147 let validSubTargets = HasV4SubT in
 148 def V4_A4_rcmpneq : ALU32_ri<(outs IntRegs:$Rd),
 149                     (ins IntRegs:$Rs, IntRegs:$Rt),
 150                     "$Rd = !cmp.eq($Rs, $Rt)",
 151                     [(set (i32 IntRegs:$Rd),
 152                           (i32 (zext (i1 (setne (i32 IntRegs:$Rs),
 153                                                IntRegs:$Rt)))))]>,
 154                     Requires<[HasV4T]>;
 155
 156 //===----------------------------------------------------------------------===//
 157 // ALU32 -
 158 //===----------------------------------------------------------------------===//
 159
 160
 161 //===----------------------------------------------------------------------===//
 162 // ALU32/PERM +
 163 //===----------------------------------------------------------------------===//
 164
 165 // Combine
 166 // Rdd=combine(Rs, #s8)
 167 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 168     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 169 def COMBINE_rI_V4 : ALU32_ri<(outs DoubleRegs:$dst),
 170             (ins IntRegs:$src1, s8Ext:$src2),
 171             "$dst = combine($src1, #$src2)",
 172             []>,
 173             Requires<[HasV4T]>;
 174
 175 // Rdd=combine(#s8, Rs)
 176 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 177     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 178 def COMBINE_Ir_V4 : ALU32_ir<(outs DoubleRegs:$dst),
 179             (ins s8Ext:$src1, IntRegs:$src2),
 180             "$dst = combine(#$src1, $src2)",
 181             []>,
 182             Requires<[HasV4T]>;
 183
 184 def HexagonWrapperCombineRI_V4 :
 185   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 186 def HexagonWrapperCombineIR_V4 :
 187   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 188
 189 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 190            (COMBINE_rI_V4 IntRegs:$r, s8ExtPred:$i)>,
 191           Requires<[HasV4T]>;
 192
 193 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 194            (COMBINE_Ir_V4 s8ExtPred:$i, IntRegs:$r)>,
 195           Requires<[HasV4T]>;
 196
 197 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 6,
 198     neverHasSideEffects = 1, validSubTargets = HasV4SubT in
 199 def COMBINE_iI_V4 : ALU32_ii<(outs DoubleRegs:$dst),
 200             (ins s8Imm:$src1, u6Ext:$src2),
 201             "$dst = combine(#$src1, #$src2)",
 202             []>,
 203             Requires<[HasV4T]>;
 204
 205 //===----------------------------------------------------------------------===//
 206 // ALU32/PERM +
 207 //===----------------------------------------------------------------------===//
 208
 209 //===----------------------------------------------------------------------===//
 210 // LD +
 211 //===----------------------------------------------------------------------===//
 212 //===----------------------------------------------------------------------===//
 213 // Template class for load instructions with Absolute set addressing mode.
 214 //===----------------------------------------------------------------------===//
 215 let isExtended = 1, opExtendable = 2, neverHasSideEffects = 1,
 216 validSubTargets = HasV4SubT in
 217 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 218             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 219             (ins u0AlwaysExt:$addr),
 220             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 221             []>,
 222             Requires<[HasV4T]>;
 223
 224 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 225 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 226 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 227 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 228 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 229 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 230
 231
 232 // multiclass for load instructions with base + register offset
 233 // addressing mode
 234 multiclass ld_idxd_shl_pbase<string mnemonic, RegisterClass RC, bit isNot,
 235                              bit isPredNew> {
 236   let isPredicatedNew = isPredNew in
 237   def NAME : LDInst2<(outs RC:$dst),
 238             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$offset),
 239             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 240             ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$offset)",
 241             []>, Requires<[HasV4T]>;
 242 }
 243
 244 multiclass ld_idxd_shl_pred<string mnemonic, RegisterClass RC, bit PredNot> {
 245   let isPredicatedFalse = PredNot in {
 246     defm _c#NAME : ld_idxd_shl_pbase<mnemonic, RC, PredNot, 0>;
 247     // Predicate new
 248     defm _cdn#NAME : ld_idxd_shl_pbase<mnemonic, RC, PredNot, 1>;
 249   }
 250 }
 251
 252 let neverHasSideEffects  = 1 in
 253 multiclass ld_idxd_shl<string mnemonic, string CextOp, RegisterClass RC> {
 254   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 255     let isPredicable = 1 in
 256     def NAME#_V4 : LDInst2<(outs RC:$dst),
 257             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$offset),
 258             "$dst = "#mnemonic#"($src1+$src2<<#$offset)",
 259             []>, Requires<[HasV4T]>;
 260
 261     let isPredicated = 1 in {
 262       defm Pt_V4 : ld_idxd_shl_pred<mnemonic, RC, 0 >;
 263       defm NotPt_V4 : ld_idxd_shl_pred<mnemonic, RC, 1>;
 264     }
 265   }
 266 }
 267
 268 let addrMode = BaseRegOffset in {
 269   defm LDrib_indexed_shl: ld_idxd_shl<"memb", "LDrib", IntRegs>, AddrModeRel;
 270   defm LDriub_indexed_shl: ld_idxd_shl<"memub", "LDriub", IntRegs>, AddrModeRel;
 271   defm LDrih_indexed_shl: ld_idxd_shl<"memh", "LDrih", IntRegs>, AddrModeRel;
 272   defm LDriuh_indexed_shl: ld_idxd_shl<"memuh", "LDriuh", IntRegs>, AddrModeRel;
 273   defm LDriw_indexed_shl: ld_idxd_shl<"memw", "LDriw", IntRegs>, AddrModeRel;
 274   defm LDrid_indexed_shl: ld_idxd_shl<"memd", "LDrid", DoubleRegs>, AddrModeRel;
 275 }
 276
 277 // 'def pats' for load instructions with base + register offset and non-zero
 278 // immediate value. Immediate value is used to left-shift the second
 279 // register operand.
 280 let AddedComplexity = 40 in {
 281 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 282                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 283            (LDrib_indexed_shl_V4 IntRegs:$src1,
 284             IntRegs:$src2, u2ImmPred:$offset)>,
 285             Requires<[HasV4T]>;
 286
 287 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 288                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 289            (LDriub_indexed_shl_V4 IntRegs:$src1,
 290             IntRegs:$src2, u2ImmPred:$offset)>,
 291             Requires<[HasV4T]>;
 292
 293 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 294                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 295            (LDriub_indexed_shl_V4 IntRegs:$src1,
 296             IntRegs:$src2, u2ImmPred:$offset)>,
 297             Requires<[HasV4T]>;
 298
 299 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 300                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 301            (LDrih_indexed_shl_V4 IntRegs:$src1,
 302             IntRegs:$src2, u2ImmPred:$offset)>,
 303             Requires<[HasV4T]>;
 304
 305 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 306                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 307            (LDriuh_indexed_shl_V4 IntRegs:$src1,
 308             IntRegs:$src2, u2ImmPred:$offset)>,
 309             Requires<[HasV4T]>;
 310
 311 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 312                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 313            (LDriuh_indexed_shl_V4 IntRegs:$src1,
 314             IntRegs:$src2, u2ImmPred:$offset)>,
 315             Requires<[HasV4T]>;
 316
 317 def : Pat <(i32 (load (add IntRegs:$src1,
 318                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 319            (LDriw_indexed_shl_V4 IntRegs:$src1,
 320             IntRegs:$src2, u2ImmPred:$offset)>,
 321             Requires<[HasV4T]>;
 322
 323 def : Pat <(i64 (load (add IntRegs:$src1,
 324                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 325            (LDrid_indexed_shl_V4 IntRegs:$src1,
 326             IntRegs:$src2, u2ImmPred:$offset)>,
 327             Requires<[HasV4T]>;
 328 }
 329
 330
 331 // 'def pats' for load instruction base + register offset and
 332 // zero immediate value.
 333 let AddedComplexity = 10 in {
 334 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 335            (LDrid_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 336             Requires<[HasV4T]>;
 337
 338 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 339            (LDrib_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 340             Requires<[HasV4T]>;
 341
 342 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 343            (LDriub_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 344             Requires<[HasV4T]>;
 345
 346 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 347            (LDriub_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 348             Requires<[HasV4T]>;
 349
 350 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 351            (LDrih_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 352             Requires<[HasV4T]>;
 353
 354 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 355            (LDriuh_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 356             Requires<[HasV4T]>;
 357
 358 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 359            (LDriuh_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 360             Requires<[HasV4T]>;
 361
 362 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 363            (LDriw_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2, 0)>,
 364             Requires<[HasV4T]>;
 365 }
 366
 367 // zext i1->i64
 368 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 369       (i64 (COMBINE_Ir_V4 0, (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
 370       Requires<[HasV4T]>;
 371
 372 // zext i32->i64
 373 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 374       (i64 (COMBINE_Ir_V4 0, (i32 IntRegs:$src1)))>,
 375       Requires<[HasV4T]>;
 376 // zext i8->i64
 377 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 378       (i64 (COMBINE_Ir_V4 0, (LDriub ADDRriS11_0:$src1)))>,
 379       Requires<[HasV4T]>;
 380
 381 let AddedComplexity = 20 in
 382 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 383                                 s11_0ExtPred:$offset))),
 384       (i64 (COMBINE_Ir_V4 0, (LDriub_indexed IntRegs:$src1,
 385                                   s11_0ExtPred:$offset)))>,
 386       Requires<[HasV4T]>;
 387
 388 // zext i1->i64
 389 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 390       (i64 (COMBINE_Ir_V4 0, (LDriub ADDRriS11_0:$src1)))>,
 391       Requires<[HasV4T]>;
 392
 393 let AddedComplexity = 20 in
 394 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 395                                 s11_0ExtPred:$offset))),
 396       (i64 (COMBINE_Ir_V4 0, (LDriub_indexed IntRegs:$src1,
 397                                   s11_0ExtPred:$offset)))>,
 398       Requires<[HasV4T]>;
 399
 400 // zext i16->i64
 401 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 402       (i64 (COMBINE_Ir_V4 0, (LDriuh ADDRriS11_1:$src1)))>,
 403       Requires<[HasV4T]>;
 404
 405 let AddedComplexity = 20 in
 406 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 407                                   s11_1ExtPred:$offset))),
 408       (i64 (COMBINE_Ir_V4 0, (LDriuh_indexed IntRegs:$src1,
 409                                   s11_1ExtPred:$offset)))>,
 410       Requires<[HasV4T]>;
 411
 412 // anyext i16->i64
 413 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 414       (i64 (COMBINE_Ir_V4 0, (LDrih ADDRriS11_2:$src1)))>,
 415       Requires<[HasV4T]>;
 416
 417 let AddedComplexity = 20 in
 418 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 419                                   s11_1ExtPred:$offset))),
 420       (i64 (COMBINE_Ir_V4 0, (LDrih_indexed IntRegs:$src1,
 421                                   s11_1ExtPred:$offset)))>,
 422       Requires<[HasV4T]>;
 423
 424 // zext i32->i64
 425 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 426       (i64 (COMBINE_Ir_V4 0, (LDriw ADDRriS11_2:$src1)))>,
 427       Requires<[HasV4T]>;
 428
 429 let AddedComplexity = 100 in
 430 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 431       (i64 (COMBINE_Ir_V4 0, (LDriw_indexed IntRegs:$src1,
 432                                   s11_2ExtPred:$offset)))>,
 433       Requires<[HasV4T]>;
 434
 435 // anyext i32->i64
 436 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 437       (i64 (COMBINE_Ir_V4 0, (LDriw ADDRriS11_2:$src1)))>,
 438       Requires<[HasV4T]>;
 439
 440 let AddedComplexity = 100 in
 441 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 442       (i64 (COMBINE_Ir_V4 0, (LDriw_indexed IntRegs:$src1,
 443                                   s11_2ExtPred:$offset)))>,
 444       Requires<[HasV4T]>;
 445
 446
 447
 448 //===----------------------------------------------------------------------===//
 449 // LD -
 450 //===----------------------------------------------------------------------===//
 451
 452 //===----------------------------------------------------------------------===//
 453 // ST +
 454 //===----------------------------------------------------------------------===//
 455 ///
 456 //===----------------------------------------------------------------------===//
 457 // Template class for store instructions with Absolute set addressing mode.
 458 //===----------------------------------------------------------------------===//
 459 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT in
 460 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 461             STInst2<(outs IntRegs:$dst1),
 462             (ins RC:$src1, u0AlwaysExt:$src2),
 463             mnemonic#"($dst1=##$src2) = $src1",
 464             []>,
 465             Requires<[HasV4T]>;
 466
 467 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 468 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 469 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 470 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 471
 472 //===----------------------------------------------------------------------===//
 473 // multiclass for store instructions with base + register offset addressing
 474 // mode
 475 //===----------------------------------------------------------------------===//
 476 multiclass ST_Idxd_shl_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 477                              bit isPredNew> {
 478   let isPredicatedNew = isPredNew in
 479   def NAME : STInst2<(outs),
 480             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$src4,
 481                  RC:$src5),
 482             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 483             ") ")#mnemonic#"($src2+$src3<<#$src4) = $src5",
 484             []>,
 485             Requires<[HasV4T]>;
 486 }
 487
 488 multiclass ST_Idxd_shl_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 489   let isPredicatedFalse = PredNot in {
 490     defm _c#NAME : ST_Idxd_shl_Pbase<mnemonic, RC, PredNot, 0>;
 491     // Predicate new
 492     defm _cdn#NAME : ST_Idxd_shl_Pbase<mnemonic, RC, PredNot, 1>;
 493   }
 494 }
 495
 496 let isNVStorable = 1 in
 497 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC> {
 498   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 499     let isPredicable = 1 in
 500     def NAME#_V4 : STInst2<(outs),
 501             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$src3, RC:$src4),
 502             mnemonic#"($src1+$src2<<#$src3) = $src4",
 503             []>,
 504             Requires<[HasV4T]>;
 505
 506     let isPredicated = 1 in {
 507       defm Pt_V4 : ST_Idxd_shl_Pred<mnemonic, RC, 0 >;
 508       defm NotPt_V4 : ST_Idxd_shl_Pred<mnemonic, RC, 1>;
 509     }
 510   }
 511 }
 512
 513 // multiclass for new-value store instructions with base + register offset
 514 // addressing mode.
 515 multiclass ST_Idxd_shl_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
 516                              bit isPredNew> {
 517   let isPredicatedNew = isPredNew in
 518   def NAME#_nv_V4 : NVInst_V4<(outs),
 519             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$src4,
 520                  RC:$src5),
 521             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 522             ") ")#mnemonic#"($src2+$src3<<#$src4) = $src5.new",
 523             []>,
 524             Requires<[HasV4T]>;
 525 }
 526
 527 multiclass ST_Idxd_shl_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
 528   let isPredicatedFalse = PredNot in {
 529     defm _c#NAME : ST_Idxd_shl_Pbase_nv<mnemonic, RC, PredNot, 0>;
 530     // Predicate new
 531     defm _cdn#NAME : ST_Idxd_shl_Pbase_nv<mnemonic, RC, PredNot, 1>;
 532   }
 533 }
 534
 535 let mayStore = 1, isNVStore = 1 in
 536 multiclass ST_Idxd_shl_nv<string mnemonic, string CextOp, RegisterClass RC> {
 537   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 538     let isPredicable = 1 in
 539     def NAME#_nv_V4 : NVInst_V4<(outs),
 540             (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$src3, RC:$src4),
 541             mnemonic#"($src1+$src2<<#$src3) = $src4.new",
 542             []>,
 543             Requires<[HasV4T]>;
 544
 545     let isPredicated = 1 in {
 546       defm Pt : ST_Idxd_shl_Pred_nv<mnemonic, RC, 0 >;
 547       defm NotPt : ST_Idxd_shl_Pred_nv<mnemonic, RC, 1>;
 548     }
 549   }
 550 }
 551
 552 let addrMode = BaseRegOffset, neverHasSideEffects = 1,
 553 validSubTargets = HasV4SubT in {
 554   defm STrib_indexed_shl: ST_Idxd_shl<"memb", "STrib", IntRegs>,
 555                           ST_Idxd_shl_nv<"memb", "STrib", IntRegs>, AddrModeRel;
 556
 557   defm STrih_indexed_shl: ST_Idxd_shl<"memh", "STrih", IntRegs>,
 558                           ST_Idxd_shl_nv<"memh", "STrih", IntRegs>, AddrModeRel;
 559
 560   defm STriw_indexed_shl: ST_Idxd_shl<"memw", "STriw", IntRegs>,
 561                           ST_Idxd_shl_nv<"memw", "STriw", IntRegs>, AddrModeRel;
 562
 563   let isNVStorable = 0 in
 564   defm STrid_indexed_shl: ST_Idxd_shl<"memd", "STrid", DoubleRegs>, AddrModeRel;
 565 }
 566
 567 let Predicates = [HasV4T], AddedComplexity = 10 in {
 568 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 569                        (add IntRegs:$src1, (shl IntRegs:$src2,
 570                                                 u2ImmPred:$src3))),
 571           (STrib_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 572                                 u2ImmPred:$src3, IntRegs:$src4)>;
 573
 574 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 575                         (add IntRegs:$src1, (shl IntRegs:$src2,
 576                                                  u2ImmPred:$src3))),
 577           (STrih_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 578                                 u2ImmPred:$src3, IntRegs:$src4)>;
 579
 580 def : Pat<(store (i32 IntRegs:$src4),
 581                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 582           (STriw_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 583                                 u2ImmPred:$src3, IntRegs:$src4)>;
 584
 585 def : Pat<(store (i64 DoubleRegs:$src4),
 586                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 587           (STrid_indexed_shl_V4 IntRegs:$src1, IntRegs:$src2,
 588                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 589 }
 590
 591 let isExtended = 1, opExtendable = 2 in
 592 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 593             STInst<(outs),
 594             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 595             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 596             [(stOp (VT RC:$src4),
 597                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 598                          u0AlwaysExtPred:$src3))]>,
 599             Requires<[HasV4T]>;
 600
 601 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 602 class T_ST_LongOff_nv <string mnemonic> :
 603             NVInst_V4<(outs),
 604             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 605             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 606             []>,
 607             Requires<[HasV4T]>;
 608
 609 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 610   let  BaseOpcode = BaseOp#"_shl" in {
 611     let isNVStorable = 1 in
 612     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 613
 614     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 615   }
 616 }
 617
 618 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 619   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 620   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 621   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 622   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 623 }
 624
 625 let AddedComplexity = 40 in
 626 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 627                            PatFrag stOp> {
 628  def : Pat<(stOp (VT RC:$src4),
 629            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 630                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 631            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 632
 633  def : Pat<(stOp (VT RC:$src4),
 634            (add IntRegs:$src1,
 635                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 636            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 637 }
 638
 639 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 640 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 641 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 642 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 643
 644 // memd(Rx++#s4:3)=Rtt
 645 // memd(Rx++#s4:3:circ(Mu))=Rtt
 646 // memd(Rx++I:circ(Mu))=Rtt
 647 // memd(Rx++Mu)=Rtt
 648 // memd(Rx++Mu:brev)=Rtt
 649 // memd(gp+#u16:3)=Rtt
 650
 651 // Store doubleword conditionally.
 652 // if ([!]Pv[.new]) memd(#u6)=Rtt
 653 // TODO: needs to be implemented.
 654
 655 //===----------------------------------------------------------------------===//
 656 // multiclass for store instructions with base + immediate offset
 657 // addressing mode and immediate stored value.
 658 // mem[bhw](Rx++#s4:3)=#s8
 659 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 660 //===----------------------------------------------------------------------===//
 661 multiclass ST_Imm_Pbase<string mnemonic, Operand OffsetOp, bit isNot,
 662                         bit isPredNew> {
 663   let isPredicatedNew = isPredNew in
 664   def NAME : STInst2<(outs),
 665             (ins PredRegs:$src1, IntRegs:$src2, OffsetOp:$src3, s6Ext:$src4),
 666             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 667             ") ")#mnemonic#"($src2+#$src3) = #$src4",
 668             []>,
 669             Requires<[HasV4T]>;
 670 }
 671
 672 multiclass ST_Imm_Pred<string mnemonic, Operand OffsetOp, bit PredNot> {
 673   let isPredicatedFalse = PredNot in {
 674     defm _c#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 0>;
 675     // Predicate new
 676     defm _cdn#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 1>;
 677   }
 678 }
 679
 680 let isExtendable = 1, isExtentSigned = 1, neverHasSideEffects = 1 in
 681 multiclass ST_Imm<string mnemonic, string CextOp, Operand OffsetOp> {
 682   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 683     let opExtendable = 2, opExtentBits = 8, isPredicable = 1 in
 684     def NAME#_V4 : STInst2<(outs),
 685             (ins IntRegs:$src1, OffsetOp:$src2, s8Ext:$src3),
 686             mnemonic#"($src1+#$src2) = #$src3",
 687             []>,
 688             Requires<[HasV4T]>;
 689
 690     let opExtendable = 3, opExtentBits = 6, isPredicated = 1 in {
 691       defm Pt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 0>;
 692       defm NotPt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 1 >;
 693     }
 694   }
 695 }
 696
 697 let addrMode = BaseImmOffset, InputType = "imm",
 698     validSubTargets = HasV4SubT in {
 699   defm STrib_imm : ST_Imm<"memb", "STrib", u6_0Imm>, ImmRegRel, PredNewRel;
 700   defm STrih_imm : ST_Imm<"memh", "STrih", u6_1Imm>, ImmRegRel, PredNewRel;
 701   defm STriw_imm : ST_Imm<"memw", "STriw", u6_2Imm>, ImmRegRel, PredNewRel;
 702 }
 703
 704 let Predicates = [HasV4T], AddedComplexity = 10 in {
 705 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
 706             (STrib_imm_V4 IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
 707
 708 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
 709                                               u6_1ImmPred:$src2)),
 710             (STrih_imm_V4 IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
 711
 712 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
 713             (STriw_imm_V4 IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
 714 }
 715
 716 let AddedComplexity = 6 in
 717 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
 718            (STrib_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 719            Requires<[HasV4T]>;
 720
 721 // memb(Rx++#s4:0:circ(Mu))=Rt
 722 // memb(Rx++I:circ(Mu))=Rt
 723 // memb(Rx++Mu)=Rt
 724 // memb(Rx++Mu:brev)=Rt
 725 // memb(gp+#u16:0)=Rt
 726
 727
 728 // Store halfword.
 729 // TODO: needs to be implemented
 730 // memh(Re=#U6)=Rt.H
 731 // memh(Rs+#s11:1)=Rt.H
 732 let AddedComplexity = 6 in
 733 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
 734            (STrih_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 735            Requires<[HasV4T]>;
 736
 737 // memh(Rs+Ru<<#u2)=Rt.H
 738 // TODO: needs to be implemented.
 739
 740 // memh(Ru<<#u2+#U6)=Rt.H
 741 // memh(Rx++#s4:1:circ(Mu))=Rt.H
 742 // memh(Rx++#s4:1:circ(Mu))=Rt
 743 // memh(Rx++I:circ(Mu))=Rt.H
 744 // memh(Rx++I:circ(Mu))=Rt
 745 // memh(Rx++Mu)=Rt.H
 746 // memh(Rx++Mu)=Rt
 747 // memh(Rx++Mu:brev)=Rt.H
 748 // memh(Rx++Mu:brev)=Rt
 749 // memh(gp+#u16:1)=Rt
 750 // if ([!]Pv[.new]) memh(#u6)=Rt.H
 751 // if ([!]Pv[.new]) memh(#u6)=Rt
 752
 753
 754 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
 755 // TODO: needs to be implemented.
 756
 757 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
 758 // TODO: Needs to be implemented.
 759
 760 // Store word.
 761 // memw(Re=#U6)=Rt
 762 // TODO: Needs to be implemented.
 763
 764 // Store predicate:
 765 let neverHasSideEffects = 1 in
 766 def STriw_pred_V4 : STInst2<(outs),
 767             (ins MEMri:$addr, PredRegs:$src1),
 768             "Error; should not emit",
 769             []>,
 770             Requires<[HasV4T]>;
 771
 772 let AddedComplexity = 6 in
 773 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
 774            (STriw_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 775            Requires<[HasV4T]>;
 776
 777 // memw(Rx++#s4:2)=Rt
 778 // memw(Rx++#s4:2:circ(Mu))=Rt
 779 // memw(Rx++I:circ(Mu))=Rt
 780 // memw(Rx++Mu)=Rt
 781 // memw(Rx++Mu:brev)=Rt
 782
 783 //===----------------------------------------------------------------------===
 784 // ST -
 785 //===----------------------------------------------------------------------===
 786
 787
 788 //===----------------------------------------------------------------------===//
 789 // NV/ST +
 790 //===----------------------------------------------------------------------===//
 791
 792 // multiclass for new-value store instructions with base + immediate offset.
 793 //
 794 multiclass ST_Idxd_Pbase_nv<string mnemonic, RegisterClass RC,
 795                             Operand predImmOp, bit isNot, bit isPredNew> {
 796   let isPredicatedNew = isPredNew in
 797   def NAME#_nv_V4 : NVInst_V4<(outs),
 798             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
 799             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 800             ") ")#mnemonic#"($src2+#$src3) = $src4.new",
 801             []>,
 802             Requires<[HasV4T]>;
 803 }
 804
 805 multiclass ST_Idxd_Pred_nv<string mnemonic, RegisterClass RC, Operand predImmOp,
 806                            bit PredNot> {
 807   let isPredicatedFalse = PredNot in {
 808     defm _c#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 0>;
 809     // Predicate new
 810     defm _cdn#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 1>;
 811   }
 812 }
 813
 814 let mayStore = 1, isNVStore = 1, neverHasSideEffects = 1, isExtendable = 1 in
 815 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
 816                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
 817                    bits<5> PredImmBits> {
 818
 819   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
 820     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
 821     isPredicable = 1 in
 822     def NAME#_nv_V4 : NVInst_V4<(outs),
 823             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
 824             mnemonic#"($src1+#$src2) = $src3.new",
 825             []>,
 826             Requires<[HasV4T]>;
 827
 828     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
 829     isPredicated = 1 in {
 830       defm Pt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 0>;
 831       defm NotPt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 1>;
 832     }
 833   }
 834 }
 835
 836 let addrMode = BaseImmOffset, validSubTargets = HasV4SubT in {
 837   defm STrib_indexed: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
 838                                  u6_0Ext, 11, 6>, AddrModeRel;
 839   defm STrih_indexed: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
 840                                  u6_1Ext, 12, 7>, AddrModeRel;
 841   defm STriw_indexed: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
 842                                  u6_2Ext, 13, 8>, AddrModeRel;
 843 }
 844
 845 // multiclass for new-value store instructions with base + immediate offset.
 846 // and MEMri operand.
 847 multiclass ST_MEMri_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
 848                           bit isPredNew> {
 849   let isPredicatedNew = isPredNew in
 850   def NAME#_nv_V4 : NVInst_V4<(outs),
 851             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
 852             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 853             ") ")#mnemonic#"($addr) = $src2.new",
 854             []>,
 855             Requires<[HasV4T]>;
 856 }
 857
 858 multiclass ST_MEMri_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
 859   let isPredicatedFalse = PredNot in {
 860     defm _c#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 0>;
 861
 862     // Predicate new
 863     defm _cdn#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 1>;
 864   }
 865 }
 866
 867 let mayStore = 1, isNVStore = 1, isExtendable = 1, neverHasSideEffects = 1 in
 868 multiclass ST_MEMri_nv<string mnemonic, string CextOp, RegisterClass RC,
 869                     bits<5> ImmBits, bits<5> PredImmBits> {
 870
 871   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 872     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
 873          isPredicable = 1 in
 874     def NAME#_nv_V4 : NVInst_V4<(outs),
 875             (ins MEMri:$addr, RC:$src),
 876             mnemonic#"($addr) = $src.new",
 877             []>,
 878             Requires<[HasV4T]>;
 879
 880     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
 881         neverHasSideEffects = 1, isPredicated = 1 in {
 882       defm Pt : ST_MEMri_Pred_nv<mnemonic, RC, 0>;
 883       defm NotPt : ST_MEMri_Pred_nv<mnemonic, RC, 1>;
 884     }
 885   }
 886 }
 887
 888 let addrMode = BaseImmOffset, isMEMri = "true", validSubTargets = HasV4SubT,
 889 mayStore = 1 in {
 890   defm STrib: ST_MEMri_nv<"memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
 891   defm STrih: ST_MEMri_nv<"memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
 892   defm STriw: ST_MEMri_nv<"memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
 893 }
 894
 895 //===----------------------------------------------------------------------===//
 896 // Post increment store
 897 // mem[bhwd](Rx++#s4:[0123])=Nt.new
 898 //===----------------------------------------------------------------------===//
 899
 900 multiclass ST_PostInc_Pbase_nv<string mnemonic, RegisterClass RC, Operand ImmOp,
 901                             bit isNot, bit isPredNew> {
 902   let isPredicatedNew = isPredNew in
 903   def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
 904             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
 905             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 906             ") ")#mnemonic#"($src2++#$offset) = $src3.new",
 907             [],
 908             "$src2 = $dst">,
 909             Requires<[HasV4T]>;
 910 }
 911
 912 multiclass ST_PostInc_Pred_nv<string mnemonic, RegisterClass RC,
 913                            Operand ImmOp, bit PredNot> {
 914   let isPredicatedFalse = PredNot in {
 915     defm _c#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 0>;
 916     // Predicate new
 917     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
 918     defm _cdn#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 1>;
 919   }
 920 }
 921
 922 let hasCtrlDep = 1, isNVStore = 1, neverHasSideEffects = 1 in
 923 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, RegisterClass RC,
 924                       Operand ImmOp> {
 925
 926   let BaseOpcode = "POST_"#BaseOp in {
 927     let isPredicable = 1 in
 928     def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
 929                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
 930                 mnemonic#"($src1++#$offset) = $src2.new",
 931                 [],
 932                 "$src1 = $dst">,
 933                 Requires<[HasV4T]>;
 934
 935     let isPredicated = 1 in {
 936       defm Pt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 0 >;
 937       defm NotPt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 1 >;
 938     }
 939   }
 940 }
 941
 942 let validSubTargets = HasV4SubT in {
 943 defm POST_STbri: ST_PostInc_nv <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
 944 defm POST_SThri: ST_PostInc_nv <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
 945 defm POST_STwri: ST_PostInc_nv <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
 946 }
 947
 948 // memb(Rx++#s4:0:circ(Mu))=Nt.new
 949 // memb(Rx++I:circ(Mu))=Nt.new
 950 // memb(Rx++Mu)=Nt.new
 951 // memb(Rx++Mu:brev)=Nt.new
 952 // memh(Rx++#s4:1:circ(Mu))=Nt.new
 953 // memh(Rx++I:circ(Mu))=Nt.new
 954 // memh(Rx++Mu)=Nt.new
 955 // memh(Rx++Mu:brev)=Nt.new
 956
 957 // memw(Rx++#s4:2:circ(Mu))=Nt.new
 958 // memw(Rx++I:circ(Mu))=Nt.new
 959 // memw(Rx++Mu)=Nt.new
 960 // memw(Rx++Mu:brev)=Nt.new
 961
 962 //===----------------------------------------------------------------------===//
 963 // NV/ST -
 964 //===----------------------------------------------------------------------===//
 965
 966 //===----------------------------------------------------------------------===//
 967 // NV/J +
 968 //===----------------------------------------------------------------------===//
 969
 970 multiclass NVJ_type_basic_reg<string NotStr, string OpcStr, string TakenStr> {
 971   def _ie_nv_V4 : NVInst_V4<(outs),
 972             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
 973             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
 974             !strconcat("($src1.new, $src2)) jump:",
 975             !strconcat(TakenStr, " $offset"))))),
 976             []>,
 977             Requires<[HasV4T]>;
 978
 979   def _nv_V4 : NVInst_V4<(outs),
 980             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
 981             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
 982             !strconcat("($src1.new, $src2)) jump:",
 983             !strconcat(TakenStr, " $offset"))))),
 984             []>,
 985             Requires<[HasV4T]>;
 986 }
 987
 988 multiclass NVJ_type_basic_2ndDotNew<string NotStr, string OpcStr,
 989                                                    string TakenStr> {
 990   def _ie_nv_V4 : NVInst_V4<(outs),
 991             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
 992             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
 993             !strconcat("($src1, $src2.new)) jump:",
 994             !strconcat(TakenStr, " $offset"))))),
 995             []>,
 996             Requires<[HasV4T]>;
 997
 998   def _nv_V4 : NVInst_V4<(outs),
 999             (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1000             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1001             !strconcat("($src1, $src2.new)) jump:",
1002             !strconcat(TakenStr, " $offset"))))),
1003             []>,
1004             Requires<[HasV4T]>;
1005 }
1006
1007 multiclass NVJ_type_basic_imm<string NotStr, string OpcStr, string TakenStr> {
1008   def _ie_nv_V4 : NVInst_V4<(outs),
1009             (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1010             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1011             !strconcat("($src1.new, #$src2)) jump:",
1012             !strconcat(TakenStr, " $offset"))))),
1013             []>,
1014             Requires<[HasV4T]>;
1015
1016   def _nv_V4 : NVInst_V4<(outs),
1017             (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1018             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1019             !strconcat("($src1.new, #$src2)) jump:",
1020             !strconcat(TakenStr, " $offset"))))),
1021             []>,
1022             Requires<[HasV4T]>;
1023 }
1024
1025 multiclass NVJ_type_basic_neg<string NotStr, string OpcStr, string TakenStr> {
1026   def _ie_nv_V4 : NVInst_V4<(outs),
1027             (ins IntRegs:$src1, nOneImm:$src2, brtarget:$offset),
1028             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1029             !strconcat("($src1.new, #$src2)) jump:",
1030             !strconcat(TakenStr, " $offset"))))),
1031             []>,
1032             Requires<[HasV4T]>;
1033
1034   def _nv_V4 : NVInst_V4<(outs),
1035             (ins IntRegs:$src1, nOneImm:$src2, brtarget:$offset),
1036             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1037             !strconcat("($src1.new, #$src2)) jump:",
1038             !strconcat(TakenStr, " $offset"))))),
1039             []>,
1040             Requires<[HasV4T]>;
1041 }
1042
1043 multiclass NVJ_type_basic_tstbit<string NotStr, string OpcStr,
1044                                                 string TakenStr> {
1045   def _ie_nv_V4 : NVInst_V4<(outs),
1046             (ins IntRegs:$src1, u1Imm:$src2, brtarget:$offset),
1047             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1048             !strconcat("($src1.new, #$src2)) jump:",
1049             !strconcat(TakenStr, " $offset"))))),
1050             []>,
1051             Requires<[HasV4T]>;
1052
1053   def _nv_V4 : NVInst_V4<(outs),
1054             (ins IntRegs:$src1, u1Imm:$src2, brtarget:$offset),
1055             !strconcat("if (", !strconcat(NotStr, !strconcat(OpcStr,
1056             !strconcat("($src1.new, #$src2)) jump:",
1057             !strconcat(TakenStr, " $offset"))))),
1058             []>,
1059             Requires<[HasV4T]>;
1060 }
1061
1062 // Multiclass for regular dot new of Ist operand register.
1063 multiclass NVJ_type_br_pred_reg<string NotStr, string OpcStr> {
1064   defm Pt  : NVJ_type_basic_reg<NotStr, OpcStr, "t">;
1065   defm Pnt : NVJ_type_basic_reg<NotStr, OpcStr, "nt">;
1066 }
1067
1068 // Multiclass for dot new of 2nd operand register.
1069 multiclass NVJ_type_br_pred_2ndDotNew<string NotStr, string OpcStr> {
1070   defm Pt  : NVJ_type_basic_2ndDotNew<NotStr, OpcStr, "t">;
1071   defm Pnt : NVJ_type_basic_2ndDotNew<NotStr, OpcStr, "nt">;
1072 }
1073
1074 // Multiclass for 2nd operand immediate, including -1.
1075 multiclass NVJ_type_br_pred_imm<string NotStr, string OpcStr> {
1076   defm Pt     : NVJ_type_basic_imm<NotStr, OpcStr, "t">;
1077   defm Pnt    : NVJ_type_basic_imm<NotStr, OpcStr, "nt">;
1078   defm Ptneg  : NVJ_type_basic_neg<NotStr, OpcStr, "t">;
1079   defm Pntneg : NVJ_type_basic_neg<NotStr, OpcStr, "nt">;
1080 }
1081
1082 // Multiclass for 2nd operand immediate, excluding -1.
1083 multiclass NVJ_type_br_pred_imm_only<string NotStr, string OpcStr> {
1084   defm Pt     : NVJ_type_basic_imm<NotStr, OpcStr, "t">;
1085   defm Pnt    : NVJ_type_basic_imm<NotStr, OpcStr, "nt">;
1086 }
1087
1088 // Multiclass for tstbit, where 2nd operand is always #0.
1089 multiclass NVJ_type_br_pred_tstbit<string NotStr, string OpcStr> {
1090   defm Pt     : NVJ_type_basic_tstbit<NotStr, OpcStr, "t">;
1091   defm Pnt    : NVJ_type_basic_tstbit<NotStr, OpcStr, "nt">;
1092 }
1093
1094 // Multiclass for GT.
1095 multiclass NVJ_type_rr_ri<string OpcStr> {
1096   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1097   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1098   defm rrdnNot : NVJ_type_br_pred_2ndDotNew<"!", OpcStr>;
1099   defm rrdn    : NVJ_type_br_pred_2ndDotNew<"",  OpcStr>;
1100   defm riNot   : NVJ_type_br_pred_imm<"!", OpcStr>;
1101   defm ri      : NVJ_type_br_pred_imm<"",  OpcStr>;
1102 }
1103
1104 // Multiclass for EQ.
1105 multiclass NVJ_type_rr_ri_no_2ndDotNew<string OpcStr> {
1106   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1107   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1108   defm riNot   : NVJ_type_br_pred_imm<"!", OpcStr>;
1109   defm ri      : NVJ_type_br_pred_imm<"",  OpcStr>;
1110 }
1111
1112 // Multiclass for GTU.
1113 multiclass NVJ_type_rr_ri_no_nOne<string OpcStr> {
1114   defm rrNot   : NVJ_type_br_pred_reg<"!", OpcStr>;
1115   defm rr      : NVJ_type_br_pred_reg<"",  OpcStr>;
1116   defm rrdnNot : NVJ_type_br_pred_2ndDotNew<"!", OpcStr>;
1117   defm rrdn    : NVJ_type_br_pred_2ndDotNew<"",  OpcStr>;
1118   defm riNot   : NVJ_type_br_pred_imm_only<"!", OpcStr>;
1119   defm ri      : NVJ_type_br_pred_imm_only<"",  OpcStr>;
1120 }
1121
1122 // Multiclass for tstbit.
1123 multiclass NVJ_type_r0<string OpcStr> {
1124   defm r0Not : NVJ_type_br_pred_tstbit<"!", OpcStr>;
1125   defm r0    : NVJ_type_br_pred_tstbit<"",  OpcStr>;
1126  }
1127
1128 // Base Multiclass for New Value Jump.
1129 multiclass NVJ_type {
1130   defm GT     : NVJ_type_rr_ri<"cmp.gt">;
1131   defm EQ     : NVJ_type_rr_ri_no_2ndDotNew<"cmp.eq">;
1132   defm GTU    : NVJ_type_rr_ri_no_nOne<"cmp.gtu">;
1133   defm TSTBIT : NVJ_type_r0<"tstbit">;
1134 }
1135
1136 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC] in {
1137   defm JMP_ : NVJ_type;
1138 }
1139
1140 //===----------------------------------------------------------------------===//
1141 // NV/J -
1142 //===----------------------------------------------------------------------===//
1143
1144 //===----------------------------------------------------------------------===//
1145 // XTYPE/ALU +
1146 //===----------------------------------------------------------------------===//
1147
1148 //  Add and accumulate.
1149 //  Rd=add(Rs,add(Ru,#s6))
1150 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1151 validSubTargets = HasV4SubT in
1152 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1153           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1154           "$dst = add($src1, add($src2, #$src3))",
1155           [(set (i32 IntRegs:$dst),
1156            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1157                                           s6_16ExtPred:$src3)))]>,
1158           Requires<[HasV4T]>;
1159
1160 //  Rd=add(Rs,sub(#s6,Ru))
1161 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1162 validSubTargets = HasV4SubT in
1163 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1164           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1165           "$dst = add($src1, sub(#$src2, $src3))",
1166           [(set (i32 IntRegs:$dst),
1167            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1168                                           (i32 IntRegs:$src3))))]>,
1169           Requires<[HasV4T]>;
1170
1171 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1172 // pattern.
1173 //  Rd=add(Rs,sub(#s6,Ru))
1174 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1175 validSubTargets = HasV4SubT in
1176 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1177           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1178           "$dst = add($src1, sub(#$src2, $src3))",
1179           [(set (i32 IntRegs:$dst),
1180                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1181                      (i32 IntRegs:$src3)))]>,
1182           Requires<[HasV4T]>;
1183
1184
1185 //  Add or subtract doublewords with carry.
1186 //TODO:
1187 //  Rdd=add(Rss,Rtt,Px):carry
1188 //TODO:
1189 //  Rdd=sub(Rss,Rtt,Px):carry
1190
1191
1192 //  Logical doublewords.
1193 //  Rdd=and(Rtt,~Rss)
1194 let validSubTargets = HasV4SubT in
1195 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1196           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1197           "$dst = and($src1, ~$src2)",
1198           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1199                                       (not (i64 DoubleRegs:$src2))))]>,
1200           Requires<[HasV4T]>;
1201
1202 //  Rdd=or(Rtt,~Rss)
1203 let validSubTargets = HasV4SubT in
1204 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1205           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1206           "$dst = or($src1, ~$src2)",
1207           [(set (i64 DoubleRegs:$dst),
1208            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1209           Requires<[HasV4T]>;
1210
1211
1212 //  Logical-logical doublewords.
1213 //  Rxx^=xor(Rss,Rtt)
1214 let validSubTargets = HasV4SubT in
1215 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1216           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1217           "$dst ^= xor($src2, $src3)",
1218           [(set (i64 DoubleRegs:$dst),
1219            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1220                                              (i64 DoubleRegs:$src3))))],
1221           "$src1 = $dst">,
1222           Requires<[HasV4T]>;
1223
1224
1225 // Logical-logical words.
1226 // Rx=or(Ru,and(Rx,#s10))
1227 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1228 validSubTargets = HasV4SubT in
1229 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1230             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1231             "$dst = or($src1, and($src2, #$src3))",
1232             [(set (i32 IntRegs:$dst),
1233                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1234                                                 s10ExtPred:$src3)))],
1235             "$src2 = $dst">,
1236             Requires<[HasV4T]>;
1237
1238 // Rx[&|^]=and(Rs,Rt)
1239 // Rx&=and(Rs,Rt)
1240 let validSubTargets = HasV4SubT in
1241 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1242             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1243             "$dst &= and($src2, $src3)",
1244             [(set (i32 IntRegs:$dst),
1245                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1246                                                  (i32 IntRegs:$src3))))],
1247             "$src1 = $dst">,
1248             Requires<[HasV4T]>;
1249
1250 // Rx|=and(Rs,Rt)
1251 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1252 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1253             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1254             "$dst |= and($src2, $src3)",
1255             [(set (i32 IntRegs:$dst),
1256                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1257                                                 (i32 IntRegs:$src3))))],
1258             "$src1 = $dst">,
1259             Requires<[HasV4T]>, ImmRegRel;
1260
1261 // Rx^=and(Rs,Rt)
1262 let validSubTargets = HasV4SubT in
1263 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1264             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1265             "$dst ^= and($src2, $src3)",
1266             [(set (i32 IntRegs:$dst),
1267              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1268                                             (i32 IntRegs:$src3))))],
1269             "$src1 = $dst">,
1270             Requires<[HasV4T]>;
1271
1272 // Rx[&|^]=and(Rs,~Rt)
1273 // Rx&=and(Rs,~Rt)
1274 let validSubTargets = HasV4SubT in
1275 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1276             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1277             "$dst &= and($src2, ~$src3)",
1278             [(set (i32 IntRegs:$dst),
1279                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1280                                                  (not (i32 IntRegs:$src3)))))],
1281             "$src1 = $dst">,
1282             Requires<[HasV4T]>;
1283
1284 // Rx|=and(Rs,~Rt)
1285 let validSubTargets = HasV4SubT in
1286 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1287             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1288             "$dst |= and($src2, ~$src3)",
1289             [(set (i32 IntRegs:$dst),
1290              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1291                                            (not (i32 IntRegs:$src3)))))],
1292             "$src1 = $dst">,
1293             Requires<[HasV4T]>;
1294
1295 // Rx^=and(Rs,~Rt)
1296 let validSubTargets = HasV4SubT in
1297 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1298             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1299             "$dst ^= and($src2, ~$src3)",
1300             [(set (i32 IntRegs:$dst),
1301              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1302                                             (not (i32 IntRegs:$src3)))))],
1303             "$src1 = $dst">,
1304             Requires<[HasV4T]>;
1305
1306 // Rx[&|^]=or(Rs,Rt)
1307 // Rx&=or(Rs,Rt)
1308 let validSubTargets = HasV4SubT in
1309 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1310             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1311             "$dst &= or($src2, $src3)",
1312             [(set (i32 IntRegs:$dst),
1313                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1314                                                 (i32 IntRegs:$src3))))],
1315             "$src1 = $dst">,
1316             Requires<[HasV4T]>;
1317
1318 // Rx|=or(Rs,Rt)
1319 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
1320 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1321             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1322             "$dst |= or($src2, $src3)",
1323             [(set (i32 IntRegs:$dst),
1324                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1325                                                (i32 IntRegs:$src3))))],
1326             "$src1 = $dst">,
1327             Requires<[HasV4T]>, ImmRegRel;
1328
1329 // Rx^=or(Rs,Rt)
1330 let validSubTargets = HasV4SubT in
1331 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1332             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1333             "$dst ^= or($src2, $src3)",
1334             [(set (i32 IntRegs:$dst),
1335              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1336                                            (i32 IntRegs:$src3))))],
1337             "$src1 = $dst">,
1338             Requires<[HasV4T]>;
1339
1340 // Rx[&|^]=xor(Rs,Rt)
1341 // Rx&=xor(Rs,Rt)
1342 let validSubTargets = HasV4SubT in
1343 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1344             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1345             "$dst &= xor($src2, $src3)",
1346             [(set (i32 IntRegs:$dst),
1347                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1348                                                  (i32 IntRegs:$src3))))],
1349             "$src1 = $dst">,
1350             Requires<[HasV4T]>;
1351
1352 // Rx|=xor(Rs,Rt)
1353 let validSubTargets = HasV4SubT in
1354 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1355             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1356             "$dst |= xor($src2, $src3)",
1357             [(set (i32 IntRegs:$dst),
1358                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1359                                                  (i32 IntRegs:$src3))))],
1360             "$src1 = $dst">,
1361             Requires<[HasV4T]>;
1362
1363 // Rx^=xor(Rs,Rt)
1364 let validSubTargets = HasV4SubT in
1365 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1366             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1367             "$dst ^= xor($src2, $src3)",
1368             [(set (i32 IntRegs:$dst),
1369              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1370                                             (i32 IntRegs:$src3))))],
1371             "$src1 = $dst">,
1372             Requires<[HasV4T]>;
1373
1374 // Rx|=and(Rs,#s10)
1375 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1376 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
1377 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
1378             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1379             "$dst |= and($src2, #$src3)",
1380             [(set (i32 IntRegs:$dst),
1381                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1382                                                 s10ExtPred:$src3)))],
1383             "$src1 = $dst">,
1384             Requires<[HasV4T]>, ImmRegRel;
1385
1386 // Rx|=or(Rs,#s10)
1387 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1388 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
1389 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
1390             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1391             "$dst |= or($src2, #$src3)",
1392             [(set (i32 IntRegs:$dst),
1393                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1394                                                 s10ExtPred:$src3)))],
1395             "$src1 = $dst">,
1396             Requires<[HasV4T]>, ImmRegRel;
1397
1398
1399 //    Modulo wrap
1400 //        Rd=modwrap(Rs,Rt)
1401 //    Round
1402 //        Rd=cround(Rs,#u5)
1403 //        Rd=cround(Rs,Rt)
1404 //        Rd=round(Rs,#u5)[:sat]
1405 //        Rd=round(Rs,Rt)[:sat]
1406 //    Vector reduce add unsigned halfwords
1407 //        Rd=vraddh(Rss,Rtt)
1408 //    Vector add bytes
1409 //        Rdd=vaddb(Rss,Rtt)
1410 //    Vector conditional negate
1411 //        Rdd=vcnegh(Rss,Rt)
1412 //        Rxx+=vrcnegh(Rss,Rt)
1413 //    Vector maximum bytes
1414 //        Rdd=vmaxb(Rtt,Rss)
1415 //    Vector reduce maximum halfwords
1416 //        Rxx=vrmaxh(Rss,Ru)
1417 //        Rxx=vrmaxuh(Rss,Ru)
1418 //    Vector reduce maximum words
1419 //        Rxx=vrmaxuw(Rss,Ru)
1420 //        Rxx=vrmaxw(Rss,Ru)
1421 //    Vector minimum bytes
1422 //        Rdd=vminb(Rtt,Rss)
1423 //    Vector reduce minimum halfwords
1424 //        Rxx=vrminh(Rss,Ru)
1425 //        Rxx=vrminuh(Rss,Ru)
1426 //    Vector reduce minimum words
1427 //        Rxx=vrminuw(Rss,Ru)
1428 //        Rxx=vrminw(Rss,Ru)
1429 //    Vector subtract bytes
1430 //        Rdd=vsubb(Rss,Rtt)
1431
1432 //===----------------------------------------------------------------------===//
1433 // XTYPE/ALU -
1434 //===----------------------------------------------------------------------===//
1435
1436
1437 //===----------------------------------------------------------------------===//
1438 // XTYPE/MPY +
1439 //===----------------------------------------------------------------------===//
1440
1441 // Multiply and user lower result.
1442 // Rd=add(#u6,mpyi(Rs,#U6))
1443 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1444 validSubTargets = HasV4SubT in
1445 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
1446             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
1447             "$dst = add(#$src1, mpyi($src2, #$src3))",
1448             [(set (i32 IntRegs:$dst),
1449                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1450                        u6ExtPred:$src1))]>,
1451             Requires<[HasV4T]>;
1452
1453 // Rd=add(##,mpyi(Rs,#U6))
1454 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1455                      (HexagonCONST32 tglobaladdr:$src1)),
1456            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
1457                                u6ImmPred:$src3))>;
1458
1459 // Rd=add(#u6,mpyi(Rs,Rt))
1460 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1461 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1462 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
1463             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
1464             "$dst = add(#$src1, mpyi($src2, $src3))",
1465             [(set (i32 IntRegs:$dst),
1466                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1467                        u6ExtPred:$src1))]>,
1468             Requires<[HasV4T]>, ImmRegRel;
1469
1470 // Rd=add(##,mpyi(Rs,Rt))
1471 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1472                      (HexagonCONST32 tglobaladdr:$src1)),
1473            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
1474                                IntRegs:$src3))>;
1475
1476 // Rd=add(Ru,mpyi(#u6:2,Rs))
1477 let validSubTargets = HasV4SubT in
1478 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
1479             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
1480             "$dst = add($src1, mpyi(#$src2, $src3))",
1481             [(set (i32 IntRegs:$dst),
1482              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
1483                                             u6_2ImmPred:$src2)))]>,
1484             Requires<[HasV4T]>;
1485
1486 // Rd=add(Ru,mpyi(Rs,#u6))
1487 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
1488 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1489 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
1490             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
1491             "$dst = add($src1, mpyi($src2, #$src3))",
1492             [(set (i32 IntRegs:$dst),
1493                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1494                                                  u6ExtPred:$src3)))]>,
1495             Requires<[HasV4T]>, ImmRegRel;
1496
1497 // Rx=add(Ru,mpyi(Rx,Rs))
1498 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
1499 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
1500             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1501             "$dst = add($src1, mpyi($src2, $src3))",
1502             [(set (i32 IntRegs:$dst),
1503              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1504                                             (i32 IntRegs:$src3))))],
1505             "$src2 = $dst">,
1506             Requires<[HasV4T]>, ImmRegRel;
1507
1508
1509 // Polynomial multiply words
1510 // Rdd=pmpyw(Rs,Rt)
1511 // Rxx^=pmpyw(Rs,Rt)
1512
1513 // Vector reduce multiply word by signed half (32x16)
1514 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
1515 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
1516 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
1517 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
1518
1519 // Multiply and use upper result
1520 // Rd=mpy(Rs,Rt.H):<<1:sat
1521 // Rd=mpy(Rs,Rt.L):<<1:sat
1522 // Rd=mpy(Rs,Rt):<<1
1523 // Rd=mpy(Rs,Rt):<<1:sat
1524 // Rd=mpysu(Rs,Rt)
1525 // Rx+=mpy(Rs,Rt):<<1:sat
1526 // Rx-=mpy(Rs,Rt):<<1:sat
1527
1528 // Vector multiply bytes
1529 // Rdd=vmpybsu(Rs,Rt)
1530 // Rdd=vmpybu(Rs,Rt)
1531 // Rxx+=vmpybsu(Rs,Rt)
1532 // Rxx+=vmpybu(Rs,Rt)
1533
1534 // Vector polynomial multiply halfwords
1535 // Rdd=vpmpyh(Rs,Rt)
1536 // Rxx^=vpmpyh(Rs,Rt)
1537
1538 //===----------------------------------------------------------------------===//
1539 // XTYPE/MPY -
1540 //===----------------------------------------------------------------------===//
1541
1542
1543 //===----------------------------------------------------------------------===//
1544 // XTYPE/SHIFT +
1545 //===----------------------------------------------------------------------===//
1546
1547 // Shift by immediate and accumulate.
1548 // Rx=add(#u8,asl(Rx,#U5))
1549 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1550 validSubTargets = HasV4SubT in
1551 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1552             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1553             "$dst = add(#$src1, asl($src2, #$src3))",
1554             [(set (i32 IntRegs:$dst),
1555                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1556                        u8ExtPred:$src1))],
1557             "$src2 = $dst">,
1558             Requires<[HasV4T]>;
1559
1560 // Rx=add(#u8,lsr(Rx,#U5))
1561 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1562 validSubTargets = HasV4SubT in
1563 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1564             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1565             "$dst = add(#$src1, lsr($src2, #$src3))",
1566             [(set (i32 IntRegs:$dst),
1567                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1568                        u8ExtPred:$src1))],
1569             "$src2 = $dst">,
1570             Requires<[HasV4T]>;
1571
1572 // Rx=sub(#u8,asl(Rx,#U5))
1573 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1574 validSubTargets = HasV4SubT in
1575 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1576             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1577             "$dst = sub(#$src1, asl($src2, #$src3))",
1578             [(set (i32 IntRegs:$dst),
1579                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1580                        u8ExtPred:$src1))],
1581             "$src2 = $dst">,
1582             Requires<[HasV4T]>;
1583
1584 // Rx=sub(#u8,lsr(Rx,#U5))
1585 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1586 validSubTargets = HasV4SubT in
1587 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1588             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1589             "$dst = sub(#$src1, lsr($src2, #$src3))",
1590             [(set (i32 IntRegs:$dst),
1591                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1592                        u8ExtPred:$src1))],
1593             "$src2 = $dst">,
1594             Requires<[HasV4T]>;
1595
1596
1597 //Shift by immediate and logical.
1598 //Rx=and(#u8,asl(Rx,#U5))
1599 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1600 validSubTargets = HasV4SubT in
1601 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1602             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1603             "$dst = and(#$src1, asl($src2, #$src3))",
1604             [(set (i32 IntRegs:$dst),
1605                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1606                        u8ExtPred:$src1))],
1607             "$src2 = $dst">,
1608             Requires<[HasV4T]>;
1609
1610 //Rx=and(#u8,lsr(Rx,#U5))
1611 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1612 validSubTargets = HasV4SubT in
1613 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1614             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1615             "$dst = and(#$src1, lsr($src2, #$src3))",
1616             [(set (i32 IntRegs:$dst),
1617                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1618                        u8ExtPred:$src1))],
1619             "$src2 = $dst">,
1620             Requires<[HasV4T]>;
1621
1622 //Rx=or(#u8,asl(Rx,#U5))
1623 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1624 AddedComplexity = 30, validSubTargets = HasV4SubT in
1625 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1626             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1627             "$dst = or(#$src1, asl($src2, #$src3))",
1628             [(set (i32 IntRegs:$dst),
1629                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1630                       u8ExtPred:$src1))],
1631             "$src2 = $dst">,
1632             Requires<[HasV4T]>;
1633
1634 //Rx=or(#u8,lsr(Rx,#U5))
1635 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1636 AddedComplexity = 30, validSubTargets = HasV4SubT in
1637 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1638             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1639             "$dst = or(#$src1, lsr($src2, #$src3))",
1640             [(set (i32 IntRegs:$dst),
1641                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1642                       u8ExtPred:$src1))],
1643             "$src2 = $dst">,
1644             Requires<[HasV4T]>;
1645
1646
1647 //Shift by register.
1648 //Rd=lsl(#s6,Rt)
1649 let validSubTargets = HasV4SubT in {
1650 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
1651             "$dst = lsl(#$src1, $src2)",
1652             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
1653                                            (i32 IntRegs:$src2)))]>,
1654             Requires<[HasV4T]>;
1655
1656
1657 //Shift by register and logical.
1658 //Rxx^=asl(Rss,Rt)
1659 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1660             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1661             "$dst ^= asl($src2, $src3)",
1662             [(set (i64 DoubleRegs:$dst),
1663                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
1664                                                     (i32 IntRegs:$src3))))],
1665             "$src1 = $dst">,
1666             Requires<[HasV4T]>;
1667
1668 //Rxx^=asr(Rss,Rt)
1669 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1670             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1671             "$dst ^= asr($src2, $src3)",
1672             [(set (i64 DoubleRegs:$dst),
1673                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
1674                                                     (i32 IntRegs:$src3))))],
1675             "$src1 = $dst">,
1676             Requires<[HasV4T]>;
1677
1678 //Rxx^=lsl(Rss,Rt)
1679 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1680             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1681             "$dst ^= lsl($src2, $src3)",
1682             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
1683                                               (shl (i64 DoubleRegs:$src2),
1684                                                    (i32 IntRegs:$src3))))],
1685             "$src1 = $dst">,
1686             Requires<[HasV4T]>;
1687
1688 //Rxx^=lsr(Rss,Rt)
1689 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1690             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1691             "$dst ^= lsr($src2, $src3)",
1692             [(set (i64 DoubleRegs:$dst),
1693                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
1694                                                     (i32 IntRegs:$src3))))],
1695             "$src1 = $dst">,
1696             Requires<[HasV4T]>;
1697 }
1698
1699 //===----------------------------------------------------------------------===//
1700 // XTYPE/SHIFT -
1701 //===----------------------------------------------------------------------===//
1702
1703 //===----------------------------------------------------------------------===//
1704 // MEMOP: Word, Half, Byte
1705 //===----------------------------------------------------------------------===//
1706
1707 def MEMOPIMM : SDNodeXForm<imm, [{
1708   // Call the transformation function XformM5ToU5Imm to get the negative
1709   // immediate's positive counterpart.
1710   int32_t imm = N->getSExtValue();
1711   return XformM5ToU5Imm(imm);
1712 }]>;
1713
1714 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
1715   // -1 .. -31 represented as 65535..65515
1716   // assigning to a short restores our desired signed value.
1717   // Call the transformation function XformM5ToU5Imm to get the negative
1718   // immediate's positive counterpart.
1719   int16_t imm = N->getSExtValue();
1720   return XformM5ToU5Imm(imm);
1721 }]>;
1722
1723 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
1724   // -1 .. -31 represented as 255..235
1725   // assigning to a char restores our desired signed value.
1726   // Call the transformation function XformM5ToU5Imm to get the negative
1727   // immediate's positive counterpart.
1728   int8_t imm = N->getSExtValue();
1729   return XformM5ToU5Imm(imm);
1730 }]>;
1731
1732 def SETMEMIMM : SDNodeXForm<imm, [{
1733    // Return the bit position we will set [0-31].
1734    // As an SDNode.
1735    int32_t imm = N->getSExtValue();
1736    return XformMskToBitPosU5Imm(imm);
1737 }]>;
1738
1739 def CLRMEMIMM : SDNodeXForm<imm, [{
1740    // Return the bit position we will clear [0-31].
1741    // As an SDNode.
1742    // we bit negate the value first
1743    int32_t imm = ~(N->getSExtValue());
1744    return XformMskToBitPosU5Imm(imm);
1745 }]>;
1746
1747 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
1748    // Return the bit position we will set [0-15].
1749    // As an SDNode.
1750    int16_t imm = N->getSExtValue();
1751    return XformMskToBitPosU4Imm(imm);
1752 }]>;
1753
1754 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
1755    // Return the bit position we will clear [0-15].
1756    // As an SDNode.
1757    // we bit negate the value first
1758    int16_t imm = ~(N->getSExtValue());
1759    return XformMskToBitPosU4Imm(imm);
1760 }]>;
1761
1762 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
1763    // Return the bit position we will set [0-7].
1764    // As an SDNode.
1765    int8_t imm =  N->getSExtValue();
1766    return XformMskToBitPosU3Imm(imm);
1767 }]>;
1768
1769 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
1770    // Return the bit position we will clear [0-7].
1771    // As an SDNode.
1772    // we bit negate the value first
1773    int8_t imm = ~(N->getSExtValue());
1774    return XformMskToBitPosU3Imm(imm);
1775 }]>;
1776
1777 //===----------------------------------------------------------------------===//
1778 // Template class for MemOp instructions with the register value.
1779 //===----------------------------------------------------------------------===//
1780 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
1781                      string memOp, bits<2> memOpBits> :
1782       MEMInst_V4<(outs),
1783                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
1784                  opc#"($base+#$offset)"#memOp#"$delta",
1785                  []>,
1786                  Requires<[HasV4T, UseMEMOP]> {
1787
1788     bits<5> base;
1789     bits<5> delta;
1790     bits<32> offset;
1791     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
1792
1793     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
1794                      !if (!eq(opcBits, 0b01), offset{6-1},
1795                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
1796
1797     let IClass = 0b0011;
1798     let Inst{27-24} = 0b1110;
1799     let Inst{22-21} = opcBits;
1800     let Inst{20-16} = base;
1801     let Inst{13} = 0b0;
1802     let Inst{12-7} = offsetBits;
1803     let Inst{6-5} = memOpBits;
1804     let Inst{4-0} = delta;
1805 }
1806
1807 //===----------------------------------------------------------------------===//
1808 // Template class for MemOp instructions with the immediate value.
1809 //===----------------------------------------------------------------------===//
1810 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
1811                      string memOp, bits<2> memOpBits> :
1812       MEMInst_V4 <(outs),
1813                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
1814                   opc#"($base+#$offset)"#memOp#"#$delta"
1815                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
1816                   []>,
1817                   Requires<[HasV4T, UseMEMOP]> {
1818
1819     bits<5> base;
1820     bits<5> delta;
1821     bits<32> offset;
1822     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
1823
1824     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
1825                      !if (!eq(opcBits, 0b01), offset{6-1},
1826                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
1827
1828     let IClass = 0b0011;
1829     let Inst{27-24} = 0b1111;
1830     let Inst{22-21} = opcBits;
1831     let Inst{20-16} = base;
1832     let Inst{13} = 0b0;
1833     let Inst{12-7} = offsetBits;
1834     let Inst{6-5} = memOpBits;
1835     let Inst{4-0} = delta;
1836 }
1837
1838 // multiclass to define MemOp instructions with register operand.
1839 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
1840   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
1841   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
1842   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
1843   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
1844 }
1845
1846 // multiclass to define MemOp instructions with immediate Operand.
1847 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
1848   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
1849   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
1850   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
1851   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
1852 }
1853
1854 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
1855   defm r : MemOp_rr <opc, opcBits, ImmOp>;
1856   defm i : MemOp_ri <opc, opcBits, ImmOp>;
1857 }
1858
1859 // Define MemOp instructions.
1860 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
1861 validSubTargets =HasV4SubT in {
1862   let opExtentBits = 6, accessSize = ByteAccess in
1863   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
1864
1865   let opExtentBits = 7, accessSize = HalfWordAccess in
1866   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
1867
1868   let opExtentBits = 8, accessSize = WordAccess in
1869   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
1870 }
1871
1872 //===----------------------------------------------------------------------===//
1873 // Multiclass to define 'Def Pats' for ALU operations on the memory
1874 // Here value used for the ALU operation is an immediate value.
1875 // mem[bh](Rs+#0) += #U5
1876 // mem[bh](Rs+#u6) += #U5
1877 //===----------------------------------------------------------------------===//
1878
1879 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
1880                           InstHexagon MI, SDNode OpNode> {
1881   let AddedComplexity = 180 in
1882   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
1883                     IntRegs:$addr),
1884               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
1885
1886   let AddedComplexity = 190 in
1887   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
1888                      u5ImmPred:$addend),
1889              (add IntRegs:$base, ExtPred:$offset)),
1890        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
1891 }
1892
1893 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
1894                           InstHexagon addMI, InstHexagon subMI> {
1895   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
1896   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
1897 }
1898
1899 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
1900   // Half Word
1901   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
1902                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
1903   // Byte
1904   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
1905                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
1906 }
1907
1908 let Predicates = [HasV4T, UseMEMOP] in {
1909   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
1910   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
1911   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
1912
1913   // Word
1914   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
1915                          MemOPw_SUBi_V4>;
1916 }
1917
1918 //===----------------------------------------------------------------------===//
1919 // multiclass to define 'Def Pats' for ALU operations on the memory.
1920 // Here value used for the ALU operation is a negative value.
1921 // mem[bh](Rs+#0) += #m5
1922 // mem[bh](Rs+#u6) += #m5
1923 //===----------------------------------------------------------------------===//
1924
1925 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
1926                           PatLeaf immPred, ComplexPattern addrPred,
1927                           SDNodeXForm xformFunc, InstHexagon MI> {
1928   let AddedComplexity = 190 in
1929   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
1930                    IntRegs:$addr),
1931              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
1932
1933   let AddedComplexity = 195 in
1934   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
1935                        immPred:$subend),
1936                   (add IntRegs:$base, extPred:$offset)),
1937             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
1938 }
1939
1940 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
1941   // Half Word
1942   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
1943                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
1944   // Byte
1945   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
1946                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
1947 }
1948
1949 let Predicates = [HasV4T, UseMEMOP] in {
1950   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
1951   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
1952   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
1953
1954   // Word
1955   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
1956                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
1957 }
1958
1959 //===----------------------------------------------------------------------===//
1960 // Multiclass to define 'def Pats' for bit operations on the memory.
1961 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
1962 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
1963 //===----------------------------------------------------------------------===//
1964
1965 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
1966                      PatLeaf extPred, ComplexPattern addrPred,
1967                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
1968
1969   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
1970   let AddedComplexity = 250 in
1971   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
1972                           immPred:$bitend),
1973                   (add IntRegs:$base, extPred:$offset)),
1974             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
1975
1976   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
1977   let AddedComplexity = 225 in
1978   def : Pat <(stOp (OpNode (ldOp addrPred:$addr), immPred:$bitend),
1979                    addrPred:$addr),
1980              (MI IntRegs:$addr, #0, (xformFunc immPred:$bitend))>;
1981 }
1982
1983 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
1984   // Byte - clrbit
1985   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
1986                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
1987   // Byte - setbit
1988   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
1989                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
1990   // Half Word - clrbit
1991   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
1992                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
1993   // Half Word - setbit
1994   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
1995                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
1996 }
1997
1998 let Predicates = [HasV4T, UseMEMOP] in {
1999   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2000   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2001   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2002   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2003   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2004
2005   // memw(Rs+#0) = [clrbit|setbit](#U5)
2006   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2007   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2008                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2009   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2010                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2011 }
2012
2013 //===----------------------------------------------------------------------===//
2014 // Multiclass to define 'def Pats' for ALU operations on the memory
2015 // where addend is a register.
2016 // mem[bhw](Rs+#0) [+-&|]= Rt
2017 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2018 //===----------------------------------------------------------------------===//
2019
2020 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2021                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2022   let AddedComplexity = 141 in
2023   // mem[bhw](Rs+#0) [+-&|]= Rt
2024   def : Pat <(stOp (OpNode (ldOp addrPred:$addr), (i32 IntRegs:$addend)),
2025                    addrPred:$addr),
2026              (MI IntRegs:$addr, #0, (i32 IntRegs:$addend) )>;
2027
2028   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2029   let AddedComplexity = 150 in
2030   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2031                            (i32 IntRegs:$orend)),
2032                    (add IntRegs:$base, extPred:$offset)),
2033              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2034 }
2035
2036 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2037                         ComplexPattern addrPred, PatLeaf extPred,
2038                         InstHexagon addMI, InstHexagon subMI,
2039                         InstHexagon andMI, InstHexagon orMI > {
2040
2041   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2042   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2043   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2044   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2045 }
2046
2047 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2048   // Half Word
2049   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2050                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2051                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2052   // Byte
2053   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2054                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2055                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2056 }
2057
2058 // Define 'def Pats' for MemOps with register addend.
2059 let Predicates = [HasV4T, UseMEMOP] in {
2060   // Byte, Half Word
2061   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2062   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2063   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2064   // Word
2065   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2066                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2067 }
2068
2069 //===----------------------------------------------------------------------===//
2070 // XTYPE/PRED +
2071 //===----------------------------------------------------------------------===//
2072
2073 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2074 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2075 // hardware. However, compiler can still implement these patterns through
2076 // appropriate patterns combinations based on current implemented patterns.
2077 // The implemented patterns are: EQ/GT/GTU.
2078 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2079
2080 // Following instruction is not being extended as it results into the
2081 // incorrect code for negative numbers.
2082 // Pd=cmpb.eq(Rs,#u8)
2083
2084 // p=!cmp.eq(r1,r2)
2085 let isCompare = 1, validSubTargets = HasV4SubT in
2086 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2087                            (ins IntRegs:$src1, IntRegs:$src2),
2088       "$dst = !cmp.eq($src1, $src2)",
2089       [(set (i1 PredRegs:$dst),
2090             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2091       Requires<[HasV4T]>;
2092
2093 // p=!cmp.eq(r1,#s10)
2094 let isCompare = 1, validSubTargets = HasV4SubT in
2095 def CMPnotEQ_ri : ALU32_ri<(outs PredRegs:$dst),
2096                            (ins IntRegs:$src1, s10Ext:$src2),
2097       "$dst = !cmp.eq($src1, #$src2)",
2098       [(set (i1 PredRegs:$dst),
2099             (setne (i32 IntRegs:$src1), s10ImmPred:$src2))]>,
2100       Requires<[HasV4T]>;
2101
2102 // p=!cmp.gt(r1,r2)
2103 let isCompare = 1, validSubTargets = HasV4SubT in
2104 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2105                            (ins IntRegs:$src1, IntRegs:$src2),
2106       "$dst = !cmp.gt($src1, $src2)",
2107       [(set (i1 PredRegs:$dst),
2108             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2109       Requires<[HasV4T]>;
2110
2111 // p=!cmp.gt(r1,#s10)
2112 let isCompare = 1, validSubTargets = HasV4SubT in
2113 def CMPnotGT_ri : ALU32_ri<(outs PredRegs:$dst),
2114                            (ins IntRegs:$src1, s10Ext:$src2),
2115       "$dst = !cmp.gt($src1, #$src2)",
2116       [(set (i1 PredRegs:$dst),
2117             (not (setgt (i32 IntRegs:$src1), s10ImmPred:$src2)))]>,
2118       Requires<[HasV4T]>;
2119
2120 // p=!cmp.gtu(r1,r2)
2121 let isCompare = 1, validSubTargets = HasV4SubT in
2122 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2123                             (ins IntRegs:$src1, IntRegs:$src2),
2124       "$dst = !cmp.gtu($src1, $src2)",
2125       [(set (i1 PredRegs:$dst),
2126             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2127       Requires<[HasV4T]>;
2128
2129 // p=!cmp.gtu(r1,#u9)
2130 let isCompare = 1, validSubTargets = HasV4SubT in
2131 def CMPnotGTU_ri : ALU32_ri<(outs PredRegs:$dst),
2132                             (ins IntRegs:$src1, u9Ext:$src2),
2133       "$dst = !cmp.gtu($src1, #$src2)",
2134       [(set (i1 PredRegs:$dst),
2135             (not (setugt (i32 IntRegs:$src1), u9ImmPred:$src2)))]>,
2136       Requires<[HasV4T]>;
2137
2138 let isCompare = 1, validSubTargets = HasV4SubT in
2139 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2140             (ins IntRegs:$src1, u8Imm:$src2),
2141             "$dst = cmpb.eq($src1, #$src2)",
2142             [(set (i1 PredRegs:$dst),
2143                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2144             Requires<[HasV4T]>;
2145
2146 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2147                        bb:$offset),
2148       (JMP_f (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2149                 bb:$offset)>,
2150       Requires<[HasV4T]>;
2151
2152 // Pd=cmpb.eq(Rs,Rt)
2153 let isCompare = 1, validSubTargets = HasV4SubT in
2154 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2155             (ins IntRegs:$src1, IntRegs:$src2),
2156             "$dst = cmpb.eq($src1, $src2)",
2157             [(set (i1 PredRegs:$dst),
2158                   (seteq (and (xor (i32 IntRegs:$src1),
2159                                    (i32 IntRegs:$src2)), 255), 0))]>,
2160             Requires<[HasV4T]>;
2161
2162 // Pd=cmpb.eq(Rs,Rt)
2163 let isCompare = 1, validSubTargets = HasV4SubT in
2164 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2165             (ins IntRegs:$src1, IntRegs:$src2),
2166             "$dst = cmpb.eq($src1, $src2)",
2167             [(set (i1 PredRegs:$dst),
2168                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2169                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2170             Requires<[HasV4T]>;
2171
2172 // Pd=cmpb.gt(Rs,Rt)
2173 let isCompare = 1, validSubTargets = HasV4SubT in
2174 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2175             (ins IntRegs:$src1, IntRegs:$src2),
2176             "$dst = cmpb.gt($src1, $src2)",
2177             [(set (i1 PredRegs:$dst),
2178                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2179                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2180             Requires<[HasV4T]>;
2181
2182 // Pd=cmpb.gtu(Rs,#u7)
2183 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2184 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2185 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2186             (ins IntRegs:$src1, u7Ext:$src2),
2187             "$dst = cmpb.gtu($src1, #$src2)",
2188             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2189                                               u7ExtPred:$src2))]>,
2190             Requires<[HasV4T]>, ImmRegRel;
2191
2192 // SDNode for converting immediate C to C-1.
2193 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2194    // Return the byte immediate const-1 as an SDNode.
2195    int32_t imm = N->getSExtValue();
2196    return XformU7ToU7M1Imm(imm);
2197 }]>;
2198
2199 // For the sequence
2200 //   zext( seteq ( and(Rs, 255), u8))
2201 // Generate
2202 //   Pd=cmpb.eq(Rs, #u8)
2203 //   if (Pd.new) Rd=#1
2204 //   if (!Pd.new) Rd=#0
2205 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2206                                            u8ExtPred:$u8)))),
2207            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2208                                                  (u8ExtPred:$u8))),
2209                                 1, 0))>,
2210            Requires<[HasV4T]>;
2211
2212 // For the sequence
2213 //   zext( setne ( and(Rs, 255), u8))
2214 // Generate
2215 //   Pd=cmpb.eq(Rs, #u8)
2216 //   if (Pd.new) Rd=#0
2217 //   if (!Pd.new) Rd=#1
2218 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2219                                            u8ExtPred:$u8)))),
2220            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2221                                                  (u8ExtPred:$u8))),
2222                                 0, 1))>,
2223            Requires<[HasV4T]>;
2224
2225 // For the sequence
2226 //   zext( seteq (Rs, and(Rt, 255)))
2227 // Generate
2228 //   Pd=cmpb.eq(Rs, Rt)
2229 //   if (Pd.new) Rd=#1
2230 //   if (!Pd.new) Rd=#0
2231 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2232                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2233            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2234                                                       (i32 IntRegs:$Rt))),
2235                                 1, 0))>,
2236            Requires<[HasV4T]>;
2237
2238 // For the sequence
2239 //   zext( setne (Rs, and(Rt, 255)))
2240 // Generate
2241 //   Pd=cmpb.eq(Rs, Rt)
2242 //   if (Pd.new) Rd=#0
2243 //   if (!Pd.new) Rd=#1
2244 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2245                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2246            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2247                                                       (i32 IntRegs:$Rt))),
2248                                 0, 1))>,
2249            Requires<[HasV4T]>;
2250
2251 // For the sequence
2252 //   zext( setugt ( and(Rs, 255), u8))
2253 // Generate
2254 //   Pd=cmpb.gtu(Rs, #u8)
2255 //   if (Pd.new) Rd=#1
2256 //   if (!Pd.new) Rd=#0
2257 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2258                                             u8ExtPred:$u8)))),
2259            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2260                                                   (u8ExtPred:$u8))),
2261                                 1, 0))>,
2262            Requires<[HasV4T]>;
2263
2264 // For the sequence
2265 //   zext( setugt ( and(Rs, 254), u8))
2266 // Generate
2267 //   Pd=cmpb.gtu(Rs, #u8)
2268 //   if (Pd.new) Rd=#1
2269 //   if (!Pd.new) Rd=#0
2270 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2271                                             u8ExtPred:$u8)))),
2272            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2273                                                   (u8ExtPred:$u8))),
2274                                 1, 0))>,
2275            Requires<[HasV4T]>;
2276
2277 // For the sequence
2278 //   zext( setult ( Rs, Rt))
2279 // Generate
2280 //   Pd=cmp.ltu(Rs, Rt)
2281 //   if (Pd.new) Rd=#1
2282 //   if (!Pd.new) Rd=#0
2283 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2284 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2285            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rt),
2286                                               (i32 IntRegs:$Rs))),
2287                                 1, 0))>,
2288            Requires<[HasV4T]>;
2289
2290 // For the sequence
2291 //   zext( setlt ( Rs, Rt))
2292 // Generate
2293 //   Pd=cmp.lt(Rs, Rt)
2294 //   if (Pd.new) Rd=#1
2295 //   if (!Pd.new) Rd=#0
2296 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2297 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2298            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rt),
2299                                              (i32 IntRegs:$Rs))),
2300                                 1, 0))>,
2301            Requires<[HasV4T]>;
2302
2303 // For the sequence
2304 //   zext( setugt ( Rs, Rt))
2305 // Generate
2306 //   Pd=cmp.gtu(Rs, Rt)
2307 //   if (Pd.new) Rd=#1
2308 //   if (!Pd.new) Rd=#0
2309 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2310            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rs),
2311                                               (i32 IntRegs:$Rt))),
2312                                 1, 0))>,
2313            Requires<[HasV4T]>;
2314
2315 // This pattern interefers with coremark performance, not implementing at this
2316 // time.
2317 // For the sequence
2318 //   zext( setgt ( Rs, Rt))
2319 // Generate
2320 //   Pd=cmp.gt(Rs, Rt)
2321 //   if (Pd.new) Rd=#1
2322 //   if (!Pd.new) Rd=#0
2323
2324 // For the sequence
2325 //   zext( setuge ( Rs, Rt))
2326 // Generate
2327 //   Pd=cmp.ltu(Rs, Rt)
2328 //   if (Pd.new) Rd=#0
2329 //   if (!Pd.new) Rd=#1
2330 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2331 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2332            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rt),
2333                                               (i32 IntRegs:$Rs))),
2334                                 0, 1))>,
2335            Requires<[HasV4T]>;
2336
2337 // For the sequence
2338 //   zext( setge ( Rs, Rt))
2339 // Generate
2340 //   Pd=cmp.lt(Rs, Rt)
2341 //   if (Pd.new) Rd=#0
2342 //   if (!Pd.new) Rd=#1
2343 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2344 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2345            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rt),
2346                                              (i32 IntRegs:$Rs))),
2347                                 0, 1))>,
2348            Requires<[HasV4T]>;
2349
2350 // For the sequence
2351 //   zext( setule ( Rs, Rt))
2352 // Generate
2353 //   Pd=cmp.gtu(Rs, Rt)
2354 //   if (Pd.new) Rd=#0
2355 //   if (!Pd.new) Rd=#1
2356 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2357            (i32 (TFR_condset_ii (i1 (CMPGTUrr (i32 IntRegs:$Rs),
2358                                               (i32 IntRegs:$Rt))),
2359                                 0, 1))>,
2360            Requires<[HasV4T]>;
2361
2362 // For the sequence
2363 //   zext( setle ( Rs, Rt))
2364 // Generate
2365 //   Pd=cmp.gt(Rs, Rt)
2366 //   if (Pd.new) Rd=#0
2367 //   if (!Pd.new) Rd=#1
2368 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2369            (i32 (TFR_condset_ii (i1 (CMPGTrr (i32 IntRegs:$Rs),
2370                                              (i32 IntRegs:$Rt))),
2371                                 0, 1))>,
2372            Requires<[HasV4T]>;
2373
2374 // For the sequence
2375 //   zext( setult ( and(Rs, 255), u8))
2376 // Use the isdigit transformation below
2377
2378 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2379 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2380 // The isdigit transformation relies on two 'clever' aspects:
2381 // 1) The data type is unsigned which allows us to eliminate a zero test after
2382 //    biasing the expression by 48. We are depending on the representation of
2383 //    the unsigned types, and semantics.
2384 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2385 //
2386 // For the C code:
2387 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2388 // The code is transformed upstream of llvm into
2389 //   retval = (c-48) < 10 ? 1 : 0;
2390 let AddedComplexity = 139 in
2391 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2392                                   u7StrictPosImmPred:$src2)))),
2393   (i32 (MUX_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2394                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2395                    0, 1))>,
2396                    Requires<[HasV4T]>;
2397
2398 // Pd=cmpb.gtu(Rs,Rt)
2399 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2400 InputType = "reg" in
2401 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2402             (ins IntRegs:$src1, IntRegs:$src2),
2403             "$dst = cmpb.gtu($src1, $src2)",
2404             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2405                                              (and (i32 IntRegs:$src2), 255)))]>,
2406             Requires<[HasV4T]>, ImmRegRel;
2407
2408 // Following instruction is not being extended as it results into the incorrect
2409 // code for negative numbers.
2410
2411 // Signed half compare(.eq) ri.
2412 // Pd=cmph.eq(Rs,#s8)
2413 let isCompare = 1, validSubTargets = HasV4SubT in
2414 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
2415             (ins IntRegs:$src1, s8Imm:$src2),
2416             "$dst = cmph.eq($src1, #$src2)",
2417             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
2418                                              s8ImmPred:$src2))]>,
2419             Requires<[HasV4T]>;
2420
2421 // Signed half compare(.eq) rr.
2422 // Case 1: xor + and, then compare:
2423 //   r0=xor(r0,r1)
2424 //   r0=and(r0,#0xffff)
2425 //   p0=cmp.eq(r0,#0)
2426 // Pd=cmph.eq(Rs,Rt)
2427 let isCompare = 1, validSubTargets = HasV4SubT in
2428 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
2429             (ins IntRegs:$src1, IntRegs:$src2),
2430             "$dst = cmph.eq($src1, $src2)",
2431             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
2432                                                        (i32 IntRegs:$src2)),
2433                                                   65535), 0))]>,
2434             Requires<[HasV4T]>;
2435
2436 // Signed half compare(.eq) rr.
2437 // Case 2: shift left 16 bits then compare:
2438 //   r0=asl(r0,16)
2439 //   r1=asl(r1,16)
2440 //   p0=cmp.eq(r0,r1)
2441 // Pd=cmph.eq(Rs,Rt)
2442 let isCompare = 1, validSubTargets = HasV4SubT in
2443 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
2444             (ins IntRegs:$src1, IntRegs:$src2),
2445             "$dst = cmph.eq($src1, $src2)",
2446             [(set (i1 PredRegs:$dst),
2447                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
2448                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2449             Requires<[HasV4T]>;
2450
2451 /* Incorrect Pattern -- immediate should be right shifted before being
2452 used in the cmph.gt instruction.
2453 // Signed half compare(.gt) ri.
2454 // Pd=cmph.gt(Rs,#s8)
2455
2456 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
2457 isCompare = 1, validSubTargets = HasV4SubT in
2458 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
2459             (ins IntRegs:$src1, s8Ext:$src2),
2460             "$dst = cmph.gt($src1, #$src2)",
2461             [(set (i1 PredRegs:$dst),
2462                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2463                          s8ExtPred:$src2))]>,
2464             Requires<[HasV4T]>;
2465 */
2466
2467 // Signed half compare(.gt) rr.
2468 // Pd=cmph.gt(Rs,Rt)
2469 let isCompare = 1, validSubTargets = HasV4SubT in
2470 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
2471             (ins IntRegs:$src1, IntRegs:$src2),
2472             "$dst = cmph.gt($src1, $src2)",
2473             [(set (i1 PredRegs:$dst),
2474                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2475                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2476             Requires<[HasV4T]>;
2477
2478 // Unsigned half compare rr (.gtu).
2479 // Pd=cmph.gtu(Rs,Rt)
2480 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2481 InputType = "reg" in
2482 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
2483             (ins IntRegs:$src1, IntRegs:$src2),
2484             "$dst = cmph.gtu($src1, $src2)",
2485             [(set (i1 PredRegs:$dst),
2486                   (setugt (and (i32 IntRegs:$src1), 65535),
2487                           (and (i32 IntRegs:$src2), 65535)))]>,
2488             Requires<[HasV4T]>, ImmRegRel;
2489
2490 // Unsigned half compare ri (.gtu).
2491 // Pd=cmph.gtu(Rs,#u7)
2492 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2493 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2494 InputType = "imm" in
2495 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
2496             (ins IntRegs:$src1, u7Ext:$src2),
2497             "$dst = cmph.gtu($src1, #$src2)",
2498             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
2499                                               u7ExtPred:$src2))]>,
2500             Requires<[HasV4T]>, ImmRegRel;
2501
2502 let validSubTargets = HasV4SubT in
2503 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2504     "$dst = !tstbit($src1, $src2)",
2505     [(set (i1 PredRegs:$dst),
2506           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
2507     Requires<[HasV4T]>;
2508
2509 let validSubTargets = HasV4SubT in
2510 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2511     "$dst = !tstbit($src1, $src2)",
2512     [(set (i1 PredRegs:$dst),
2513           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
2514     Requires<[HasV4T]>;
2515
2516 //===----------------------------------------------------------------------===//
2517 // XTYPE/PRED -
2518 //===----------------------------------------------------------------------===//
2519
2520 //Deallocate frame and return.
2521 //    dealloc_return
2522 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
2523   Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1 in {
2524   def DEALLOC_RET_V4 : NVInst_V4<(outs), (ins i32imm:$amt1),
2525             "dealloc_return",
2526             []>,
2527             Requires<[HasV4T]>;
2528 }
2529
2530 // Restore registers and dealloc return function call.
2531 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2532   Defs = [R29, R30, R31, PC] in {
2533   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
2534                                    (ins calltarget:$dst),
2535              "jump $dst // Restore_and_dealloc_return",
2536              []>,
2537              Requires<[HasV4T]>;
2538 }
2539
2540 // Restore registers and dealloc frame before a tail call.
2541 let isCall = 1, isBarrier = 1,
2542   Defs = [R29, R30, R31, PC] in {
2543   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
2544                                            (ins calltarget:$dst),
2545              "call $dst // Restore_and_dealloc_before_tailcall",
2546              []>,
2547              Requires<[HasV4T]>;
2548 }
2549
2550 // Save registers function call.
2551 let isCall = 1, isBarrier = 1,
2552   Uses = [R29, R31] in {
2553   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
2554                                (ins calltarget:$dst),
2555              "call $dst // Save_calle_saved_registers",
2556              []>,
2557              Requires<[HasV4T]>;
2558 }
2559
2560 //    if (Ps) dealloc_return
2561 let isReturn = 1, isTerminator = 1,
2562     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2563     isPredicated = 1 in {
2564   def DEALLOC_RET_cPt_V4 : NVInst_V4<(outs),
2565                            (ins PredRegs:$src1, i32imm:$amt1),
2566             "if ($src1) dealloc_return",
2567             []>,
2568             Requires<[HasV4T]>;
2569 }
2570
2571 //    if (!Ps) dealloc_return
2572 let isReturn = 1, isTerminator = 1,
2573     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2574     isPredicated = 1 in {
2575   def DEALLOC_RET_cNotPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2576                                                      i32imm:$amt1),
2577             "if (!$src1) dealloc_return",
2578             []>,
2579             Requires<[HasV4T]>;
2580 }
2581
2582 //    if (Ps.new) dealloc_return:nt
2583 let isReturn = 1, isTerminator = 1,
2584     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2585     isPredicated = 1 in {
2586   def DEALLOC_RET_cdnPnt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2587                                                      i32imm:$amt1),
2588             "if ($src1.new) dealloc_return:nt",
2589             []>,
2590             Requires<[HasV4T]>;
2591 }
2592
2593 //    if (!Ps.new) dealloc_return:nt
2594 let isReturn = 1, isTerminator = 1,
2595     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2596     isPredicated = 1 in {
2597   def DEALLOC_RET_cNotdnPnt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2598                                                         i32imm:$amt1),
2599             "if (!$src1.new) dealloc_return:nt",
2600             []>,
2601             Requires<[HasV4T]>;
2602 }
2603
2604 //    if (Ps.new) dealloc_return:t
2605 let isReturn = 1, isTerminator = 1,
2606     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2607     isPredicated = 1 in {
2608   def DEALLOC_RET_cdnPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2609                                                     i32imm:$amt1),
2610             "if ($src1.new) dealloc_return:t",
2611             []>,
2612             Requires<[HasV4T]>;
2613 }
2614
2615 //    if (!Ps.new) dealloc_return:nt
2616 let isReturn = 1, isTerminator = 1,
2617     Defs = [R29, R30, R31, PC], Uses = [R29, R31], neverHasSideEffects = 1,
2618     isPredicated = 1 in {
2619   def DEALLOC_RET_cNotdnPt_V4 : NVInst_V4<(outs), (ins PredRegs:$src1,
2620                                                        i32imm:$amt1),
2621             "if (!$src1.new) dealloc_return:t",
2622             []>,
2623             Requires<[HasV4T]>;
2624 }
2625
2626 // Load/Store with absolute addressing mode
2627 // memw(#u6)=Rt
2628
2629 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
2630                            bit isPredNew> {
2631   let isPredicatedNew = isPredNew in
2632   def NAME#_V4 : STInst2<(outs),
2633             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2634             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2635             ") ")#mnemonic#"(##$absaddr) = $src2",
2636             []>,
2637             Requires<[HasV4T]>;
2638 }
2639
2640 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2641   let isPredicatedFalse = PredNot in {
2642     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
2643     // Predicate new
2644     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
2645   }
2646 }
2647
2648 let isNVStorable = 1, isExtended = 1, neverHasSideEffects = 1 in
2649 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
2650   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2651     let opExtendable = 0, isPredicable = 1 in
2652     def NAME#_V4 : STInst2<(outs),
2653             (ins u0AlwaysExt:$absaddr, RC:$src),
2654             mnemonic#"(##$absaddr) = $src",
2655             []>,
2656             Requires<[HasV4T]>;
2657
2658     let opExtendable = 1, isPredicated = 1 in {
2659       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
2660       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
2661     }
2662   }
2663 }
2664
2665 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
2666                            bit isPredNew> {
2667   let isPredicatedNew = isPredNew in
2668   def NAME#_nv_V4 : NVInst_V4<(outs),
2669             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2670             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2671             ") ")#mnemonic#"(##$absaddr) = $src2.new",
2672             []>,
2673             Requires<[HasV4T]>;
2674 }
2675
2676 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
2677   let isPredicatedFalse = PredNot in {
2678     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
2679     // Predicate new
2680     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
2681   }
2682 }
2683
2684 let mayStore = 1, isNVStore = 1, isExtended = 1, neverHasSideEffects = 1 in
2685 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
2686   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2687     let opExtendable = 0, isPredicable = 1 in
2688     def NAME#_nv_V4 : NVInst_V4<(outs),
2689             (ins u0AlwaysExt:$absaddr, RC:$src),
2690             mnemonic#"(##$absaddr) = $src.new",
2691             []>,
2692             Requires<[HasV4T]>;
2693
2694     let opExtendable = 1, isPredicated = 1 in {
2695       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
2696       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
2697     }
2698   }
2699 }
2700
2701 let addrMode = Absolute in {
2702   let accessSize = ByteAccess in
2703     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
2704                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
2705
2706   let accessSize = HalfWordAccess in
2707     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
2708                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
2709
2710   let accessSize = WordAccess in
2711     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
2712                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
2713
2714   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2715     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
2716 }
2717
2718 let Predicates = [HasV4T], AddedComplexity = 30 in {
2719 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
2720                         (HexagonCONST32 tglobaladdr:$absaddr)),
2721           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
2722
2723 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
2724                           (HexagonCONST32 tglobaladdr:$absaddr)),
2725           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
2726
2727 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
2728           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
2729
2730 def : Pat<(store (i64 DoubleRegs:$src1),
2731                  (HexagonCONST32 tglobaladdr:$absaddr)),
2732           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
2733 }
2734
2735 //===----------------------------------------------------------------------===//
2736 // multiclass for store instructions with GP-relative addressing mode.
2737 // mem[bhwd](#global)=Rt
2738 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
2739 //===----------------------------------------------------------------------===//
2740 let mayStore = 1, isNVStorable = 1 in
2741 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
2742   let BaseOpcode = BaseOp, isPredicable = 1 in
2743   def NAME#_V4 : STInst2<(outs),
2744           (ins globaladdress:$global, RC:$src),
2745           mnemonic#"(#$global) = $src",
2746           []>;
2747
2748   // When GP-relative instructions are predicated, their addressing mode is
2749   // changed to absolute and they are always constant extended.
2750   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
2751   isPredicated = 1 in {
2752     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
2753     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
2754   }
2755 }
2756
2757 let mayStore = 1, isNVStore = 1 in
2758 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
2759   let BaseOpcode = BaseOp, isPredicable = 1 in
2760   def NAME#_nv_V4 : NVInst_V4<(outs),
2761           (ins u0AlwaysExt:$global, RC:$src),
2762           mnemonic#"(#$global) = $src.new",
2763           []>,
2764           Requires<[HasV4T]>;
2765
2766   // When GP-relative instructions are predicated, their addressing mode is
2767   // changed to absolute and they are always constant extended.
2768   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
2769   isPredicated = 1 in {
2770     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
2771     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
2772   }
2773 }
2774
2775 let validSubTargets = HasV4SubT, neverHasSideEffects = 1 in {
2776   let isNVStorable = 0 in
2777   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
2778
2779   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
2780                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
2781   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
2782                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
2783   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
2784                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
2785 }
2786
2787 // 64 bit atomic store
2788 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
2789                             (i64 DoubleRegs:$src1)),
2790            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
2791            Requires<[HasV4T]>;
2792
2793 // Map from store(globaladdress) -> memd(#foo)
2794 let AddedComplexity = 100 in
2795 def : Pat <(store (i64 DoubleRegs:$src1),
2796                   (HexagonCONST32_GP tglobaladdr:$global)),
2797            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
2798
2799 // 8 bit atomic store
2800 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
2801                             (i32 IntRegs:$src1)),
2802             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2803
2804 // Map from store(globaladdress) -> memb(#foo)
2805 let AddedComplexity = 100 in
2806 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
2807           (HexagonCONST32_GP tglobaladdr:$global)),
2808           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2809
2810 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
2811 //       to "r0 = 1; memw(#foo) = r0"
2812 let AddedComplexity = 100 in
2813 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2814           (STb_GP_V4 tglobaladdr:$global, (TFRI 1))>;
2815
2816 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
2817                            (i32 IntRegs:$src1)),
2818           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2819
2820 // Map from store(globaladdress) -> memh(#foo)
2821 let AddedComplexity = 100 in
2822 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
2823                          (HexagonCONST32_GP tglobaladdr:$global)),
2824           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2825
2826 // 32 bit atomic store
2827 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
2828                            (i32 IntRegs:$src1)),
2829           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2830
2831 // Map from store(globaladdress) -> memw(#foo)
2832 let AddedComplexity = 100 in
2833 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
2834           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
2835
2836 //===----------------------------------------------------------------------===//
2837 // Multiclass for the load instructions with absolute addressing mode.
2838 //===----------------------------------------------------------------------===//
2839 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
2840                            bit isPredNew> {
2841   let isPredicatedNew = isPredNew in
2842   def NAME : LDInst2<(outs RC:$dst),
2843             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
2844             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2845             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
2846             []>,
2847             Requires<[HasV4T]>;
2848 }
2849
2850 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2851   let isPredicatedFalse = PredNot in {
2852     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
2853     // Predicate new
2854     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
2855   }
2856 }
2857
2858 let isExtended = 1, neverHasSideEffects = 1 in
2859 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
2860   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2861     let  opExtendable = 1, isPredicable = 1 in
2862     def NAME#_V4 : LDInst2<(outs RC:$dst),
2863             (ins u0AlwaysExt:$absaddr),
2864             "$dst = "#mnemonic#"(##$absaddr)",
2865             []>,
2866             Requires<[HasV4T]>;
2867
2868     let opExtendable = 2, isPredicated = 1 in {
2869       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
2870       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
2871     }
2872   }
2873 }
2874
2875 let addrMode = Absolute in {
2876   let accessSize = ByteAccess in {
2877     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
2878     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
2879   }
2880   let accessSize = HalfWordAccess in {
2881     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
2882     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
2883   }
2884   let accessSize = WordAccess in
2885     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
2886
2887   let accessSize = DoubleWordAccess in
2888     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
2889 }
2890
2891 let Predicates = [HasV4T], AddedComplexity  = 30 in {
2892 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
2893           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
2894
2895 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
2896           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
2897
2898 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
2899           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
2900
2901 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
2902           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
2903
2904 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
2905           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
2906 }
2907
2908 //===----------------------------------------------------------------------===//
2909 // multiclass for load instructions with GP-relative addressing mode.
2910 // Rx=mem[bhwd](##global)
2911 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
2912 //===----------------------------------------------------------------------===//
2913 let neverHasSideEffects = 1, validSubTargets = HasV4SubT in
2914 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
2915   let BaseOpcode = BaseOp in {
2916     let isPredicable = 1 in
2917     def NAME#_V4 : LDInst2<(outs RC:$dst),
2918             (ins globaladdress:$global),
2919             "$dst = "#mnemonic#"(#$global)",
2920             []>;
2921
2922     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
2923       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
2924       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
2925     }
2926   }
2927 }
2928
2929 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
2930 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
2931 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
2932 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
2933 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
2934 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
2935
2936 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
2937            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
2938
2939 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
2940            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
2941
2942 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
2943            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
2944
2945 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
2946            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
2947
2948 // Map from load(globaladdress) -> memw(#foo + 0)
2949 let AddedComplexity = 100 in
2950 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2951            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
2952
2953 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
2954 let AddedComplexity = 100 in
2955 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2956            (i1 (TFR_PdRs (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
2957
2958 // When the Interprocedural Global Variable optimizer realizes that a certain
2959 // global variable takes only two constant values, it shrinks the global to
2960 // a boolean. Catch those loads here in the following 3 patterns.
2961 let AddedComplexity = 100 in
2962 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2963            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2964
2965 let AddedComplexity = 100 in
2966 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2967            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2968
2969 // Map from load(globaladdress) -> memb(#foo)
2970 let AddedComplexity = 100 in
2971 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2972            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2973
2974 // Map from load(globaladdress) -> memb(#foo)
2975 let AddedComplexity = 100 in
2976 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2977            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
2978
2979 let AddedComplexity = 100 in
2980 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2981            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
2982
2983 // Map from load(globaladdress) -> memub(#foo)
2984 let AddedComplexity = 100 in
2985 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2986            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
2987
2988 // Map from load(globaladdress) -> memh(#foo)
2989 let AddedComplexity = 100 in
2990 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2991            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
2992
2993 // Map from load(globaladdress) -> memh(#foo)
2994 let AddedComplexity = 100 in
2995 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2996            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
2997
2998 // Map from load(globaladdress) -> memuh(#foo)
2999 let AddedComplexity = 100 in
3000 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3001            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3002
3003 // Map from load(globaladdress) -> memw(#foo)
3004 let AddedComplexity = 100 in
3005 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3006            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3007
3008
3009 // Transfer global address into a register
3010 let AddedComplexity=50, isMoveImm = 1, isReMaterializable = 1 in
3011 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$src1),
3012            "$dst = ##$src1",
3013            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3014            Requires<[HasV4T]>;
3015
3016 // Transfer a block address into a register
3017 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3018           (TFRI_V4 tblockaddress:$src1)>,
3019           Requires<[HasV4T]>;
3020
3021 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3022 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3023                            (ins PredRegs:$src1, globaladdress:$src2),
3024            "if($src1) $dst = ##$src2",
3025            []>,
3026            Requires<[HasV4T]>;
3027
3028 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3029 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3030                               (ins PredRegs:$src1, globaladdress:$src2),
3031            "if(!$src1) $dst = ##$src2",
3032            []>,
3033            Requires<[HasV4T]>;
3034
3035 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3036 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3037                              (ins PredRegs:$src1, globaladdress:$src2),
3038            "if($src1.new) $dst = ##$src2",
3039            []>,
3040            Requires<[HasV4T]>;
3041
3042 let AddedComplexity=50, neverHasSideEffects = 1, isPredicated = 1 in
3043 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3044                                 (ins PredRegs:$src1, globaladdress:$src2),
3045            "if(!$src1.new) $dst = ##$src2",
3046            []>,
3047            Requires<[HasV4T]>;
3048
3049 let AddedComplexity = 50, Predicates = [HasV4T] in
3050 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3051            (TFRI_V4 tglobaladdr:$src1)>;
3052
3053
3054 // Load - Indirect with long offset: These instructions take global address
3055 // as an operand
3056 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3057 validSubTargets = HasV4SubT in
3058 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3059             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3060             "$dst=memd($src1<<#$src2+##$offset)",
3061             [(set (i64 DoubleRegs:$dst),
3062                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3063                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3064             Requires<[HasV4T]>;
3065
3066 let AddedComplexity = 40 in
3067 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3068 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3069   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3070             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3071             !strconcat("$dst = ",
3072             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3073             [(set IntRegs:$dst,
3074                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3075                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3076             Requires<[HasV4T]>;
3077 }
3078
3079 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3080 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3081 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3082 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3083 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3084 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3085 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3086
3087 let AddedComplexity = 40 in
3088 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3089                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3090            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3091            Requires<[HasV4T]>;
3092
3093 let AddedComplexity = 40 in
3094 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3095                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3096            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3097            Requires<[HasV4T]>;
3098
3099 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3100 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3101           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3102
3103 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3104           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3105
3106 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3107           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3108 }
3109
3110 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3111 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3112           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3113
3114 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3115           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3116
3117 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3118           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3119
3120 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3121           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3122
3123 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3124           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3125 }
3126
3127 // Indexed store word - global address.
3128 // memw(Rs+#u6:2)=#S8
3129 let AddedComplexity = 10 in
3130 def STriw_offset_ext_V4 : STInst<(outs),
3131             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3132             "memw($src1+#$src2) = ##$src3",
3133             [(store (HexagonCONST32 tglobaladdr:$src3),
3134                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3135             Requires<[HasV4T]>;
3136
3137
3138 // Indexed store double word - global address.
3139 // memw(Rs+#u6:2)=#S8
3140 let AddedComplexity = 10 in
3141 def STrih_offset_ext_V4 : STInst<(outs),
3142             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3143             "memh($src1+#$src2) = ##$src3",
3144             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3145                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3146             Requires<[HasV4T]>;
3147 // Map from store(globaladdress + x) -> memd(#foo + x)
3148 let AddedComplexity = 100 in
3149 def : Pat<(store (i64 DoubleRegs:$src1),
3150                  FoldGlobalAddrGP:$addr),
3151           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3152           Requires<[HasV4T]>;
3153
3154 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3155                            (i64 DoubleRegs:$src1)),
3156           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3157           Requires<[HasV4T]>;
3158
3159 // Map from store(globaladdress + x) -> memb(#foo + x)
3160 let AddedComplexity = 100 in
3161 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3162           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3163             Requires<[HasV4T]>;
3164
3165 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3166           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3167             Requires<[HasV4T]>;
3168
3169 // Map from store(globaladdress + x) -> memh(#foo + x)
3170 let AddedComplexity = 100 in
3171 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3172           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3173             Requires<[HasV4T]>;
3174
3175 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3176           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3177             Requires<[HasV4T]>;
3178
3179 // Map from store(globaladdress + x) -> memw(#foo + x)
3180 let AddedComplexity = 100 in
3181 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3182           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3183            Requires<[HasV4T]>;
3184
3185 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3186           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3187             Requires<[HasV4T]>;
3188
3189 // Map from load(globaladdress + x) -> memd(#foo + x)
3190 let AddedComplexity = 100 in
3191 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3192           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3193            Requires<[HasV4T]>;
3194
3195 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3196           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3197            Requires<[HasV4T]>;
3198
3199 // Map from load(globaladdress + x) -> memb(#foo + x)
3200 let AddedComplexity = 100 in
3201 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3202           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3203            Requires<[HasV4T]>;
3204
3205 // Map from load(globaladdress + x) -> memb(#foo + x)
3206 let AddedComplexity = 100 in
3207 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3208           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3209            Requires<[HasV4T]>;
3210
3211 //let AddedComplexity = 100 in
3212 let AddedComplexity = 100 in
3213 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3214           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3215            Requires<[HasV4T]>;
3216
3217 // Map from load(globaladdress + x) -> memh(#foo + x)
3218 let AddedComplexity = 100 in
3219 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3220           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3221            Requires<[HasV4T]>;
3222
3223 // Map from load(globaladdress + x) -> memuh(#foo + x)
3224 let AddedComplexity = 100 in
3225 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3226           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3227            Requires<[HasV4T]>;
3228
3229 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3230           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3231            Requires<[HasV4T]>;
3232
3233 // Map from load(globaladdress + x) -> memub(#foo + x)
3234 let AddedComplexity = 100 in
3235 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3236           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3237            Requires<[HasV4T]>;
3238
3239 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3240           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3241            Requires<[HasV4T]>;
3242
3243 // Map from load(globaladdress + x) -> memw(#foo + x)
3244 let AddedComplexity = 100 in
3245 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3246           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3247            Requires<[HasV4T]>;
3248
3249 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3250           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3251            Requires<[HasV4T]>;
3252