lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 def BITPOS32 : SDNodeXForm<imm, [{
  35    // Return the bit position we will set [0-31].
  36    // As an SDNode.
  37    int32_t imm = N->getSExtValue();
  38    return XformMskToBitPosU5Imm(imm);
  39 }]>;
  40
  41 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  42 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  43
  44 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  45 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  46
  47 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  48                                        (HexagonCONST32 node:$addr), [{
  49   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  50 }]>;
  51
  52 // Hexagon V4 Architecture spec defines 8 instruction classes:
  53 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  54 // compiler)
  55
  56 // LD Instructions:
  57 // ========================================
  58 // Loads (8/16/32/64 bit)
  59 // Deallocframe
  60
  61 // ST Instructions:
  62 // ========================================
  63 // Stores (8/16/32/64 bit)
  64 // Allocframe
  65
  66 // ALU32 Instructions:
  67 // ========================================
  68 // Arithmetic / Logical (32 bit)
  69 // Vector Halfword
  70
  71 // XTYPE Instructions (32/64 bit):
  72 // ========================================
  73 // Arithmetic, Logical, Bit Manipulation
  74 // Multiply (Integer, Fractional, Complex)
  75 // Permute / Vector Permute Operations
  76 // Predicate Operations
  77 // Shift / Shift with Add/Sub/Logical
  78 // Vector Byte ALU
  79 // Vector Halfword (ALU, Shift, Multiply)
  80 // Vector Word (ALU, Shift)
  81
  82 // J Instructions:
  83 // ========================================
  84 // Jump/Call PC-relative
  85
  86 // JR Instructions:
  87 // ========================================
  88 // Jump/Call Register
  89
  90 // MEMOP Instructions:
  91 // ========================================
  92 // Operation on memory (8/16/32 bit)
  93
  94 // NV Instructions:
  95 // ========================================
  96 // New-value Jumps
  97 // New-value Stores
  98
  99 // CR Instructions:
 100 // ========================================
 101 // Control-Register Transfers
 102 // Hardware Loop Setup
 103 // Predicate Logicals & Reductions
 104
 105 // SYSTEM Instructions (not implemented in the compiler):
 106 // ========================================
 107 // Prefetch
 108 // Cache Maintenance
 109 // Bus Operations
 110
 111
 112 //===----------------------------------------------------------------------===//
 113 // ALU32 +
 114 //===----------------------------------------------------------------------===//
 115
 116 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 117                       bit OpsRev>
 118   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 119   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 120 }
 121
 122 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 123 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 124 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 125 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 126
 127 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 128 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 129 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 130 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 131
 132 let isCodeGenOnly = 0 in {
 133 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 134 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 135 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 136 }
 137
 138 // Pats for instruction selection.
 139
 140 // A class to embed the usual comparison patfrags within a zext to i32.
 141 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 142 // names, or else the frag's "body" won't match the operands.
 143 class CmpInReg<PatFrag Op>
 144   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 145
 146 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 147 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 148
 149 def: T_cmp32_rr_pat<C4_cmpneq,  setne,  i1>;
 150
 151 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 152   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 153     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 154     ImmRegRel {
 155   let validSubTargets = HasV4SubT;
 156   let InputType = "reg";
 157   let CextOpcode = mnemonic;
 158   let isCompare = 1;
 159   let isCommutable = IsComm;
 160   let hasSideEffects = 0;
 161
 162   bits<2> Pd;
 163   bits<5> Rs;
 164   bits<5> Rt;
 165
 166   let IClass = 0b1100;
 167   let Inst{27-21} = 0b0111110;
 168   let Inst{20-16} = Rs;
 169   let Inst{12-8} = Rt;
 170   let Inst{7-5} = MinOp;
 171   let Inst{1-0} = Pd;
 172 }
 173
 174 let isCodeGenOnly = 0 in {
 175 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 176 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 177 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 178 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 179 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 180 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 181 }
 182
 183 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 184                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 185   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 186     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 187     ImmRegRel {
 188   let validSubTargets = HasV4SubT;
 189   let InputType = "imm";
 190   let CextOpcode = mnemonic;
 191   let isCompare = 1;
 192   let isCommutable = IsComm;
 193   let hasSideEffects = 0;
 194   let isExtendable = IsImmExt;
 195   let opExtendable = !if (IsImmExt, 2, 0);
 196   let isExtentSigned = IsImmSigned;
 197   let opExtentBits = ImmBits;
 198
 199   bits<2> Pd;
 200   bits<5> Rs;
 201   bits<8> Imm;
 202
 203   let IClass = 0b1101;
 204   let Inst{27-24} = 0b1101;
 205   let Inst{22-21} = MajOp;
 206   let Inst{20-16} = Rs;
 207   let Inst{12-5} = Imm;
 208   let Inst{4} = 0b0;
 209   let Inst{3} = IsHalf;
 210   let Inst{1-0} = Pd;
 211 }
 212
 213 let isCodeGenOnly = 0 in {
 214 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 215 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 216 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 217 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 218 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 219 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 220 }
 221 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 222   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 223     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 224     ImmRegRel {
 225   let validSubTargets = HasV4SubT;
 226   let InputType = "imm";
 227   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 228   let isExtendable = 1;
 229   let opExtendable = 2;
 230   let isExtentSigned = 1;
 231   let opExtentBits = 8;
 232   let hasNewValue = 1;
 233
 234   bits<5> Rd;
 235   bits<5> Rs;
 236   bits<8> s8;
 237
 238   let IClass = 0b0111;
 239   let Inst{27-24} = 0b0011;
 240   let Inst{22} = 0b1;
 241   let Inst{21} = IsNeg;
 242   let Inst{20-16} = Rs;
 243   let Inst{13} = 0b1;
 244   let Inst{12-5} = s8;
 245   let Inst{4-0} = Rd;
 246 }
 247
 248 let isCodeGenOnly = 0 in {
 249 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 250 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 251 }
 252
 253 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 254          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 255 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 256          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 257
 258 // Preserve the S2_tstbit_r generation
 259 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 260                                          (i32 IntRegs:$src1))), 0)))),
 261          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 262
 263
 264 //===----------------------------------------------------------------------===//
 265 // ALU32 -
 266 //===----------------------------------------------------------------------===//
 267
 268
 269 //===----------------------------------------------------------------------===//
 270 // ALU32/PERM +
 271 //===----------------------------------------------------------------------===//
 272
 273 // Combine a word and an immediate into a register pair.
 274 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 275     opExtentBits = 8 in
 276 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 277   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 278     bits<5> Rdd;
 279     bits<5> Rs;
 280     bits<8> s8;
 281
 282     let IClass      = 0b0111;
 283     let Inst{27-24} = 0b0011;
 284     let Inst{22-21} = MajOp;
 285     let Inst{20-16} = Rs;
 286     let Inst{13}    = 0b1;
 287     let Inst{12-5}  = s8;
 288     let Inst{4-0}   = Rdd;
 289   }
 290
 291 let opExtendable = 2, isCodeGenOnly = 0 in
 292 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 293                                     "$Rdd = combine($Rs, #$s8)">;
 294
 295 let opExtendable = 1, isCodeGenOnly = 0 in
 296 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 297                                     "$Rdd = combine(#$s8, $Rs)">;
 298
 299 def HexagonWrapperCombineRI_V4 :
 300   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 301 def HexagonWrapperCombineIR_V4 :
 302   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 303
 304 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 305            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 306           Requires<[HasV4T]>;
 307
 308 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 309            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 310           Requires<[HasV4T]>;
 311
 312 // A4_combineii: Set two small immediates.
 313 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 314 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 315   "$Rdd = combine(#$s8, #$U6)"> {
 316     bits<5> Rdd;
 317     bits<8> s8;
 318     bits<6> U6;
 319
 320     let IClass = 0b0111;
 321     let Inst{27-23} = 0b11001;
 322     let Inst{20-16} = U6{5-1};
 323     let Inst{13}    = U6{0};
 324     let Inst{12-5}  = s8;
 325     let Inst{4-0}   = Rdd;
 326   }
 327
 328 //===----------------------------------------------------------------------===//
 329 // ALU32/PERM -
 330 //===----------------------------------------------------------------------===//
 331
 332 //===----------------------------------------------------------------------===//
 333 // LD +
 334 //===----------------------------------------------------------------------===//
 335 //===----------------------------------------------------------------------===//
 336 // Template class for load instructions with Absolute set addressing mode.
 337 //===----------------------------------------------------------------------===//
 338 let isExtended = 1, opExtendable = 2, opExtentBits = 6, addrMode = AbsoluteSet,
 339     hasSideEffects = 0 in
 340 class T_LD_abs_set<string mnemonic, RegisterClass RC, bits<4>MajOp>:
 341             LDInst<(outs RC:$dst1, IntRegs:$dst2),
 342             (ins u6Ext:$addr),
 343             "$dst1 = "#mnemonic#"($dst2 = #$addr)",
 344             []> {
 345   bits<7> name;
 346   bits<5> dst1;
 347   bits<5> dst2;
 348   bits<6> addr;
 349
 350   let IClass = 0b1001;
 351   let Inst{27-25} = 0b101;
 352   let Inst{24-21} = MajOp;
 353   let Inst{13-12} = 0b01;
 354   let Inst{4-0}   = dst1;
 355   let Inst{20-16} = dst2;
 356   let Inst{11-8}  = addr{5-2};
 357   let Inst{6-5}   = addr{1-0};
 358 }
 359
 360 let accessSize = ByteAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
 361   def L4_loadrb_ap   : T_LD_abs_set <"memb",   IntRegs, 0b1000>;
 362   def L4_loadrub_ap  : T_LD_abs_set <"memub",  IntRegs, 0b1001>;
 363 }
 364
 365 let accessSize = HalfWordAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
 366   def L4_loadrh_ap  : T_LD_abs_set <"memh",  IntRegs, 0b1010>;
 367   def L4_loadruh_ap : T_LD_abs_set <"memuh", IntRegs, 0b1011>;
 368 }
 369
 370 let accessSize = WordAccess, hasNewValue = 1, isCodeGenOnly = 0 in
 371   def L4_loadri_ap : T_LD_abs_set <"memw", IntRegs, 0b1100>;
 372
 373 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 374 def L4_loadrd_ap : T_LD_abs_set <"memd", DoubleRegs, 0b1110>;
 375
 376 //===----------------------------------------------------------------------===//
 377 // Template classes for the non-predicated load instructions with
 378 // base + register offset addressing mode
 379 //===----------------------------------------------------------------------===//
 380 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 381    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 382   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 383   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 384     bits<5> dst;
 385     bits<5> src1;
 386     bits<5> src2;
 387     bits<2> u2;
 388
 389     let IClass = 0b0011;
 390
 391     let Inst{27-24} = 0b1010;
 392     let Inst{23-21} = MajOp;
 393     let Inst{20-16} = src1;
 394     let Inst{12-8}  = src2;
 395     let Inst{13}    = u2{1};
 396     let Inst{7}     = u2{0};
 397     let Inst{4-0}   = dst;
 398   }
 399
 400 //===----------------------------------------------------------------------===//
 401 // Template classes for the predicated load instructions with
 402 // base + register offset addressing mode
 403 //===----------------------------------------------------------------------===//
 404 let isPredicated =  1 in
 405 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 406                   bit isNot, bit isPredNew>:
 407    LDInst <(outs RC:$dst),
 408            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 409   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 410   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 411   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 412     bits<5> dst;
 413     bits<2> src1;
 414     bits<5> src2;
 415     bits<5> src3;
 416     bits<2> u2;
 417
 418     let isPredicatedFalse = isNot;
 419     let isPredicatedNew = isPredNew;
 420
 421     let IClass = 0b0011;
 422
 423     let Inst{27-26} = 0b00;
 424     let Inst{25}    = isPredNew;
 425     let Inst{24}    = isNot;
 426     let Inst{23-21} = MajOp;
 427     let Inst{20-16} = src2;
 428     let Inst{12-8}  = src3;
 429     let Inst{13}    = u2{1};
 430     let Inst{7}     = u2{0};
 431     let Inst{6-5}   = src1;
 432     let Inst{4-0}   = dst;
 433   }
 434
 435 //===----------------------------------------------------------------------===//
 436 // multiclass for load instructions with base + register offset
 437 // addressing mode
 438 //===----------------------------------------------------------------------===//
 439 let hasSideEffects = 0, addrMode = BaseRegOffset in
 440 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 441                         bits<3> MajOp > {
 442   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 443       InputType = "reg" in {
 444     let isPredicable = 1 in
 445     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 446
 447     // Predicated
 448     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 449     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 450
 451     // Predicated new
 452     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 453     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 454   }
 455 }
 456
 457 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 458   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 459   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 460 }
 461
 462 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 463   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 464   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 465 }
 466
 467 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 468 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 469
 470 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 471 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 472
 473 // 'def pats' for load instructions with base + register offset and non-zero
 474 // immediate value. Immediate value is used to left-shift the second
 475 // register operand.
 476 let AddedComplexity = 40 in {
 477 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 478                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 479            (L4_loadrb_rr IntRegs:$src1,
 480             IntRegs:$src2, u2ImmPred:$offset)>,
 481             Requires<[HasV4T]>;
 482
 483 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 484                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 485            (L4_loadrub_rr IntRegs:$src1,
 486             IntRegs:$src2, u2ImmPred:$offset)>,
 487             Requires<[HasV4T]>;
 488
 489 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 490                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 491            (L4_loadrub_rr IntRegs:$src1,
 492             IntRegs:$src2, u2ImmPred:$offset)>,
 493             Requires<[HasV4T]>;
 494
 495 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 496                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 497            (L4_loadrh_rr IntRegs:$src1,
 498             IntRegs:$src2, u2ImmPred:$offset)>,
 499             Requires<[HasV4T]>;
 500
 501 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 502                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 503            (L4_loadruh_rr IntRegs:$src1,
 504             IntRegs:$src2, u2ImmPred:$offset)>,
 505             Requires<[HasV4T]>;
 506
 507 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 508                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 509            (L4_loadruh_rr IntRegs:$src1,
 510             IntRegs:$src2, u2ImmPred:$offset)>,
 511             Requires<[HasV4T]>;
 512
 513 def : Pat <(i32 (load (add IntRegs:$src1,
 514                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 515            (L4_loadri_rr IntRegs:$src1,
 516             IntRegs:$src2, u2ImmPred:$offset)>,
 517             Requires<[HasV4T]>;
 518
 519 def : Pat <(i64 (load (add IntRegs:$src1,
 520                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 521            (L4_loadrd_rr IntRegs:$src1,
 522             IntRegs:$src2, u2ImmPred:$offset)>,
 523             Requires<[HasV4T]>;
 524 }
 525
 526 // 'def pats' for load instruction base + register offset and
 527 // zero immediate value.
 528 class Loadxs_simple_pat<PatFrag Load, ValueType VT, InstHexagon MI>
 529   : Pat<(VT (Load (add (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)))),
 530         (VT (MI IntRegs:$Rs, IntRegs:$Rt, 0))>;
 531
 532 let AddedComplexity = 20 in {
 533   def: Loadxs_simple_pat<extloadi8,   i32, L4_loadrub_rr>;
 534   def: Loadxs_simple_pat<zextloadi8,  i32, L4_loadrub_rr>;
 535   def: Loadxs_simple_pat<sextloadi8,  i32, L4_loadrb_rr>;
 536   def: Loadxs_simple_pat<extloadi16,  i32, L4_loadruh_rr>;
 537   def: Loadxs_simple_pat<zextloadi16, i32, L4_loadruh_rr>;
 538   def: Loadxs_simple_pat<sextloadi16, i32, L4_loadrh_rr>;
 539   def: Loadxs_simple_pat<load,        i32, L4_loadri_rr>;
 540   def: Loadxs_simple_pat<load,        i64, L4_loadrd_rr>;
 541 }
 542
 543 // zext i1->i64
 544 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 545       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 546       Requires<[HasV4T]>;
 547
 548 // zext i32->i64
 549 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 550       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 551       Requires<[HasV4T]>;
 552 // zext i8->i64
 553 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 554       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 555       Requires<[HasV4T]>;
 556
 557 let AddedComplexity = 20 in
 558 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 559                                 s11_0ExtPred:$offset))),
 560       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 561                                   s11_0ExtPred:$offset)))>,
 562       Requires<[HasV4T]>;
 563
 564 // zext i1->i64
 565 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 566       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 567       Requires<[HasV4T]>;
 568
 569 let AddedComplexity = 20 in
 570 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 571                                 s11_0ExtPred:$offset))),
 572       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 573                                   s11_0ExtPred:$offset)))>,
 574       Requires<[HasV4T]>;
 575
 576 // zext i16->i64
 577 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 578       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 579       Requires<[HasV4T]>;
 580
 581 let AddedComplexity = 20 in
 582 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 583                                   s11_1ExtPred:$offset))),
 584       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 585                                   s11_1ExtPred:$offset)))>,
 586       Requires<[HasV4T]>;
 587
 588 // anyext i16->i64
 589 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 590       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 591       Requires<[HasV4T]>;
 592
 593 let AddedComplexity = 20 in
 594 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 595                                   s11_1ExtPred:$offset))),
 596       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 597                                   s11_1ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600 // zext i32->i64
 601 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 602       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 603       Requires<[HasV4T]>;
 604
 605 let AddedComplexity = 100 in
 606 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 607       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 608                                   s11_2ExtPred:$offset)))>,
 609       Requires<[HasV4T]>;
 610
 611 // anyext i32->i64
 612 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 613       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 614       Requires<[HasV4T]>;
 615
 616 let AddedComplexity = 100 in
 617 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 618       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 619                                   s11_2ExtPred:$offset)))>,
 620       Requires<[HasV4T]>;
 621
 622
 623
 624 //===----------------------------------------------------------------------===//
 625 // LD -
 626 //===----------------------------------------------------------------------===//
 627
 628 //===----------------------------------------------------------------------===//
 629 // ST +
 630 //===----------------------------------------------------------------------===//
 631 ///
 632 //===----------------------------------------------------------------------===//
 633 // Template class for store instructions with Absolute set addressing mode.
 634 //===----------------------------------------------------------------------===//
 635 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 636 addrMode = AbsoluteSet in
 637 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 638             STInst2<(outs IntRegs:$dst1),
 639             (ins RC:$src1, u0AlwaysExt:$src2),
 640             mnemonic#"($dst1=##$src2) = $src1",
 641             []>,
 642             Requires<[HasV4T]>;
 643
 644 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 645 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 646 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 647 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 648
 649 //===----------------------------------------------------------------------===//
 650 // Template classes for the non-predicated store instructions with
 651 // base + register offset addressing mode
 652 //===----------------------------------------------------------------------===//
 653 let isPredicable = 1 in
 654 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 655   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 656   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 657   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 658
 659     bits<5> Rs;
 660     bits<5> Ru;
 661     bits<2> u2;
 662     bits<5> Rt;
 663
 664     let IClass = 0b0011;
 665
 666     let Inst{27-24} = 0b1011;
 667     let Inst{23-21} = MajOp;
 668     let Inst{20-16} = Rs;
 669     let Inst{12-8}  = Ru;
 670     let Inst{13}    = u2{1};
 671     let Inst{7}     = u2{0};
 672     let Inst{4-0}   = Rt;
 673   }
 674
 675 //===----------------------------------------------------------------------===//
 676 // Template classes for the predicated store instructions with
 677 // base + register offset addressing mode
 678 //===----------------------------------------------------------------------===//
 679 let isPredicated = 1 in
 680 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 681                    bit isNot, bit isPredNew, bit isH>
 682   : STInst <(outs),
 683             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 684
 685   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 686   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 687   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 688     bits<2> Pv;
 689     bits<5> Rs;
 690     bits<5> Ru;
 691     bits<2> u2;
 692     bits<5> Rt;
 693
 694     let isPredicatedFalse = isNot;
 695     let isPredicatedNew = isPredNew;
 696
 697     let IClass = 0b0011;
 698
 699     let Inst{27-26} = 0b01;
 700     let Inst{25}    = isPredNew;
 701     let Inst{24}    = isNot;
 702     let Inst{23-21} = MajOp;
 703     let Inst{20-16} = Rs;
 704     let Inst{12-8}  = Ru;
 705     let Inst{13}    = u2{1};
 706     let Inst{7}     = u2{0};
 707     let Inst{6-5}   = Pv;
 708     let Inst{4-0}   = Rt;
 709   }
 710
 711 //===----------------------------------------------------------------------===//
 712 // Template classes for the new-value store instructions with
 713 // base + register offset addressing mode
 714 //===----------------------------------------------------------------------===//
 715 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 716 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 717   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 718   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 719   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 720
 721     bits<5> Rs;
 722     bits<5> Ru;
 723     bits<2> u2;
 724     bits<3> Nt;
 725
 726     let IClass = 0b0011;
 727
 728     let Inst{27-21} = 0b1011101;
 729     let Inst{20-16} = Rs;
 730     let Inst{12-8}  = Ru;
 731     let Inst{13}    = u2{1};
 732     let Inst{7}     = u2{0};
 733     let Inst{4-3}   = MajOp;
 734     let Inst{2-0}   = Nt;
 735   }
 736
 737 //===----------------------------------------------------------------------===//
 738 // Template classes for the predicated new-value store instructions with
 739 // base + register offset addressing mode
 740 //===----------------------------------------------------------------------===//
 741 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 742 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 743   : NVInst<(outs),
 744            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 745    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 746    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 747    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 748     bits<2> Pv;
 749     bits<5> Rs;
 750     bits<5> Ru;
 751     bits<2> u2;
 752     bits<3> Nt;
 753
 754     let isPredicatedFalse = isNot;
 755     let isPredicatedNew = isPredNew;
 756
 757     let IClass = 0b0011;
 758     let Inst{27-26} = 0b01;
 759     let Inst{25}    = isPredNew;
 760     let Inst{24}    = isNot;
 761     let Inst{23-21} = 0b101;
 762     let Inst{20-16} = Rs;
 763     let Inst{12-8}  = Ru;
 764     let Inst{13}    = u2{1};
 765     let Inst{7}     = u2{0};
 766     let Inst{6-5}   = Pv;
 767     let Inst{4-3}   = MajOp;
 768     let Inst{2-0}   = Nt;
 769   }
 770
 771 //===----------------------------------------------------------------------===//
 772 // multiclass for store instructions with base + register offset addressing
 773 // mode
 774 //===----------------------------------------------------------------------===//
 775 let isNVStorable = 1 in
 776 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 777                        bits<3> MajOp, bit isH = 0> {
 778   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 779     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 780
 781     // Predicated
 782     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 783     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 784
 785     // Predicated new
 786     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 787     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 788   }
 789 }
 790
 791 //===----------------------------------------------------------------------===//
 792 // multiclass for new-value store instructions with base + register offset
 793 // addressing mode.
 794 //===----------------------------------------------------------------------===//
 795 let mayStore = 1, isNVStore = 1 in
 796 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 797                            bits<2> MajOp> {
 798   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 799     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 800
 801     // Predicated
 802     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 803     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 804
 805     // Predicated new
 806     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 807     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 808   }
 809 }
 810
 811 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 812     isCodeGenOnly = 0 in {
 813   let accessSize = ByteAccess in
 814   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 815                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 816
 817   let accessSize = HalfWordAccess in
 818   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 819                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 820
 821   let accessSize = WordAccess in
 822   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 823                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 824
 825   let isNVStorable = 0, accessSize = DoubleWordAccess in
 826   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 827
 828   let isNVStorable = 0, accessSize = HalfWordAccess in
 829   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 830 }
 831
 832 let Predicates = [HasV4T], AddedComplexity = 10 in {
 833 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 834                        (add IntRegs:$src1, (shl IntRegs:$src2,
 835                                                 u2ImmPred:$src3))),
 836           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 837                                 u2ImmPred:$src3, IntRegs:$src4)>;
 838
 839 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 840                         (add IntRegs:$src1, (shl IntRegs:$src2,
 841                                                  u2ImmPred:$src3))),
 842           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 843                                 u2ImmPred:$src3, IntRegs:$src4)>;
 844
 845 def : Pat<(store (i32 IntRegs:$src4),
 846                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 847           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 848                                 u2ImmPred:$src3, IntRegs:$src4)>;
 849
 850 def : Pat<(store (i64 DoubleRegs:$src4),
 851                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 852           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 853                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 854 }
 855
 856 let isExtended = 1, opExtendable = 2 in
 857 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 858             STInst<(outs),
 859             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 860             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 861             [(stOp (VT RC:$src4),
 862                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 863                          u0AlwaysExtPred:$src3))]>,
 864             Requires<[HasV4T]>;
 865
 866 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 867 class T_ST_LongOff_nv <string mnemonic> :
 868             NVInst_V4<(outs),
 869             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 870             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 871             []>,
 872             Requires<[HasV4T]>;
 873
 874 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 875   let  BaseOpcode = BaseOp#"_shl" in {
 876     let isNVStorable = 1 in
 877     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 878
 879     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 880   }
 881 }
 882
 883 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 884   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 885   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 886   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 887   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 888 }
 889
 890 let AddedComplexity = 40 in
 891 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 892                            PatFrag stOp> {
 893  def : Pat<(stOp (VT RC:$src4),
 894            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 895                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 896            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 897
 898  def : Pat<(stOp (VT RC:$src4),
 899            (add IntRegs:$src1,
 900                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 901            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 902 }
 903
 904 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 905 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 906 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 907 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 908
 909 // memd(Rx++#s4:3)=Rtt
 910 // memd(Rx++#s4:3:circ(Mu))=Rtt
 911 // memd(Rx++I:circ(Mu))=Rtt
 912 // memd(Rx++Mu)=Rtt
 913 // memd(Rx++Mu:brev)=Rtt
 914 // memd(gp+#u16:3)=Rtt
 915
 916 // Store doubleword conditionally.
 917 // if ([!]Pv[.new]) memd(#u6)=Rtt
 918 // TODO: needs to be implemented.
 919
 920 //===----------------------------------------------------------------------===//
 921 // Template class
 922 //===----------------------------------------------------------------------===//
 923 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 924     opExtendable = 2 in
 925 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 926   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 927   mnemonic#"($Rs+#$offset)=#$S8",
 928   [], "", V4LDST_tc_st_SLOT01>,
 929   ImmRegRel, PredNewRel {
 930     bits<5> Rs;
 931     bits<8> S8;
 932     bits<8> offset;
 933     bits<6> offsetBits;
 934
 935     string OffsetOpStr = !cast<string>(OffsetOp);
 936     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 937                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 938                                          /* u6_0Imm */ offset{5-0}));
 939
 940     let IClass = 0b0011;
 941
 942     let Inst{27-25} = 0b110;
 943     let Inst{22-21} = MajOp;
 944     let Inst{20-16} = Rs;
 945     let Inst{12-7}  = offsetBits;
 946     let Inst{13}    = S8{7};
 947     let Inst{6-0}   = S8{6-0};
 948   }
 949
 950 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 951     opExtendable = 3 in
 952 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 953                        bit isPredNot, bit isPredNew >
 954   : STInst <(outs ),
 955             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 956   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 957   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 958   [], "", V4LDST_tc_st_SLOT01>,
 959   ImmRegRel, PredNewRel {
 960     bits<2> Pv;
 961     bits<5> Rs;
 962     bits<6> S6;
 963     bits<8> offset;
 964     bits<6> offsetBits;
 965
 966     string OffsetOpStr = !cast<string>(OffsetOp);
 967     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 968                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 969                                          /* u6_0Imm */ offset{5-0}));
 970     let isPredicatedNew = isPredNew;
 971     let isPredicatedFalse = isPredNot;
 972
 973     let IClass = 0b0011;
 974
 975     let Inst{27-25} = 0b100;
 976     let Inst{24}    = isPredNew;
 977     let Inst{23}    = isPredNot;
 978     let Inst{22-21} = MajOp;
 979     let Inst{20-16} = Rs;
 980     let Inst{13}    = S6{5};
 981     let Inst{12-7}  = offsetBits;
 982     let Inst{6-5}   = Pv;
 983     let Inst{4-0}   = S6{4-0};
 984   }
 985
 986
 987 //===----------------------------------------------------------------------===//
 988 // multiclass for store instructions with base + immediate offset
 989 // addressing mode and immediate stored value.
 990 // mem[bhw](Rx++#s4:3)=#s8
 991 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 992 //===----------------------------------------------------------------------===//
 993
 994 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 995                         bit PredNot> {
 996   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 997   // Predicate new
 998   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 999 }
1000
1001 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
1002                    bits<2> MajOp> {
1003   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
1004     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
1005
1006     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
1007     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
1008   }
1009 }
1010
1011 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1012     InputType = "imm", isCodeGenOnly = 0 in {
1013   let accessSize = ByteAccess in
1014   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1015
1016   let accessSize = HalfWordAccess in
1017   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1018
1019   let accessSize = WordAccess in
1020   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1021 }
1022
1023 let Predicates = [HasV4T], AddedComplexity = 10 in {
1024 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1025             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1026
1027 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1028                                               u6_1ImmPred:$src2)),
1029             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1030
1031 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1032             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1033 }
1034
1035 let AddedComplexity = 6 in
1036 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1037            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1038            Requires<[HasV4T]>;
1039
1040 // memb(Rx++#s4:0:circ(Mu))=Rt
1041 // memb(Rx++I:circ(Mu))=Rt
1042 // memb(Rx++Mu)=Rt
1043 // memb(Rx++Mu:brev)=Rt
1044 // memb(gp+#u16:0)=Rt
1045
1046
1047 // Store halfword.
1048 // TODO: needs to be implemented
1049 // memh(Re=#U6)=Rt.H
1050 // memh(Rs+#s11:1)=Rt.H
1051 let AddedComplexity = 6 in
1052 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1053            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1054            Requires<[HasV4T]>;
1055
1056 // memh(Rs+Ru<<#u2)=Rt.H
1057 // TODO: needs to be implemented.
1058
1059 // memh(Ru<<#u2+#U6)=Rt.H
1060 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1061 // memh(Rx++#s4:1:circ(Mu))=Rt
1062 // memh(Rx++I:circ(Mu))=Rt.H
1063 // memh(Rx++I:circ(Mu))=Rt
1064 // memh(Rx++Mu)=Rt.H
1065 // memh(Rx++Mu)=Rt
1066 // memh(Rx++Mu:brev)=Rt.H
1067 // memh(Rx++Mu:brev)=Rt
1068 // memh(gp+#u16:1)=Rt
1069 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1070 // if ([!]Pv[.new]) memh(#u6)=Rt
1071
1072
1073 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1074 // TODO: needs to be implemented.
1075
1076 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1077 // TODO: Needs to be implemented.
1078
1079 // Store word.
1080 // memw(Re=#U6)=Rt
1081 // TODO: Needs to be implemented.
1082
1083 // Store predicate:
1084 let hasSideEffects = 0 in
1085 def STriw_pred_V4 : STInst2<(outs),
1086             (ins MEMri:$addr, PredRegs:$src1),
1087             "Error; should not emit",
1088             []>,
1089             Requires<[HasV4T]>;
1090
1091 let AddedComplexity = 6 in
1092 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1093            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1094            Requires<[HasV4T]>;
1095
1096 // memw(Rx++#s4:2)=Rt
1097 // memw(Rx++#s4:2:circ(Mu))=Rt
1098 // memw(Rx++I:circ(Mu))=Rt
1099 // memw(Rx++Mu)=Rt
1100 // memw(Rx++Mu:brev)=Rt
1101
1102 //===----------------------------------------------------------------------===
1103 // ST -
1104 //===----------------------------------------------------------------------===
1105
1106
1107 //===----------------------------------------------------------------------===//
1108 // NV/ST +
1109 //===----------------------------------------------------------------------===//
1110
1111 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1112 class T_store_io_nv <string mnemonic, RegisterClass RC,
1113                     Operand ImmOp, bits<2>MajOp>
1114   : NVInst_V4 <(outs),
1115                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1116   mnemonic#"($src1+#$src2) = $src3.new",
1117   [],"",ST_tc_st_SLOT0> {
1118     bits<5> src1;
1119     bits<13> src2; // Actual address offset
1120     bits<3> src3;
1121     bits<11> offsetBits; // Represents offset encoding
1122
1123     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1124                        !if (!eq(mnemonic, "memh"), 12,
1125                        !if (!eq(mnemonic, "memw"), 13, 0)));
1126
1127     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1128                         !if (!eq(mnemonic, "memh"), 1,
1129                         !if (!eq(mnemonic, "memw"), 2, 0)));
1130
1131     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1132                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1133                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1134
1135     let IClass = 0b1010;
1136
1137     let Inst{27} = 0b0;
1138     let Inst{26-25} = offsetBits{10-9};
1139     let Inst{24-21} = 0b1101;
1140     let Inst{20-16} = src1;
1141     let Inst{13} = offsetBits{8};
1142     let Inst{12-11} = MajOp;
1143     let Inst{10-8} = src3;
1144     let Inst{7-0} = offsetBits{7-0};
1145   }
1146
1147 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1148 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1149                          bits<2>MajOp, bit PredNot, bit isPredNew>
1150   : NVInst_V4 <(outs),
1151                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1152   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1153   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1154   [],"",V2LDST_tc_st_SLOT0> {
1155     bits<2> src1;
1156     bits<5> src2;
1157     bits<9> src3;
1158     bits<3> src4;
1159     bits<6> offsetBits; // Represents offset encoding
1160
1161     let isPredicatedNew = isPredNew;
1162     let isPredicatedFalse = PredNot;
1163     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1164                        !if (!eq(mnemonic, "memh"), 7,
1165                        !if (!eq(mnemonic, "memw"), 8, 0)));
1166
1167     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1168                         !if (!eq(mnemonic, "memh"), 1,
1169                         !if (!eq(mnemonic, "memw"), 2, 0)));
1170
1171     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1172                      !if (!eq(mnemonic, "memh"), src3{6-1},
1173                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1174
1175     let IClass = 0b0100;
1176
1177     let Inst{27}    = 0b0;
1178     let Inst{26}    = PredNot;
1179     let Inst{25}    = isPredNew;
1180     let Inst{24-21} = 0b0101;
1181     let Inst{20-16} = src2;
1182     let Inst{13}    = offsetBits{5};
1183     let Inst{12-11} = MajOp;
1184     let Inst{10-8}  = src4;
1185     let Inst{7-3}   = offsetBits{4-0};
1186     let Inst{2}     = 0b0;
1187     let Inst{1-0}   = src1;
1188   }
1189
1190 // multiclass for new-value store instructions with base + immediate offset.
1191 //
1192 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1193     isExtendable = 1 in
1194 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1195                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1196
1197   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1198     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1199     // Predicated
1200     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1201     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1202     // Predicated new
1203     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1204                                               MajOp, 0, 1>;
1205     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1206                                               MajOp, 1, 1>;
1207   }
1208 }
1209
1210 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1211   let accessSize = ByteAccess in
1212   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1213                            u6_0Ext, 0b00>, AddrModeRel;
1214
1215   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1216   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1217                            u6_1Ext, 0b01>, AddrModeRel;
1218
1219   let accessSize = WordAccess, opExtentAlign = 2 in
1220   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1221                            u6_2Ext, 0b10>, AddrModeRel;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // Post increment loads with register offset.
1226 //===----------------------------------------------------------------------===//
1227
1228 let hasNewValue = 1, isCodeGenOnly = 0 in
1229 def L2_loadbsw2_pr : T_load_pr <"membh", IntRegs, 0b0001, HalfWordAccess>;
1230
1231 let isCodeGenOnly = 0 in
1232 def L2_loadbsw4_pr : T_load_pr <"membh", DoubleRegs, 0b0111, WordAccess>;
1233
1234 //===----------------------------------------------------------------------===//
1235 // Template class for non-predicated post increment .new stores
1236 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1237 //===----------------------------------------------------------------------===//
1238 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1239     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1240 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1241   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1242                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1243   mnemonic#"($src1++#$offset) = $src2.new",
1244   [], "$src1 = $_dst_">,
1245   AddrModeRel {
1246     bits<5> src1;
1247     bits<3> src2;
1248     bits<7> offset;
1249     bits<4> offsetBits;
1250
1251     string ImmOpStr = !cast<string>(ImmOp);
1252     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1253                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1254                                       /* s4_0Imm */ offset{3-0}));
1255     let IClass = 0b1010;
1256
1257     let Inst{27-21} = 0b1011101;
1258     let Inst{20-16} = src1;
1259     let Inst{13} = 0b0;
1260     let Inst{12-11} = MajOp;
1261     let Inst{10-8} = src2;
1262     let Inst{7} = 0b0;
1263     let Inst{6-3} = offsetBits;
1264     let Inst{1} = 0b0;
1265   }
1266
1267 //===----------------------------------------------------------------------===//
1268 // Template class for predicated post increment .new stores
1269 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1270 //===----------------------------------------------------------------------===//
1271 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1272     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1273 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1274                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1275   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1276                  (ins PredRegs:$src1, IntRegs:$src2,
1277                       ImmOp:$offset, IntRegs:$src3),
1278   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1279   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1280   [], "$src2 = $_dst_">,
1281   AddrModeRel {
1282     bits<2> src1;
1283     bits<5> src2;
1284     bits<3> src3;
1285     bits<7> offset;
1286     bits<4> offsetBits;
1287
1288     string ImmOpStr = !cast<string>(ImmOp);
1289     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1290                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1291                                       /* s4_0Imm */ offset{3-0}));
1292     let isPredicatedNew = isPredNew;
1293     let isPredicatedFalse = isPredNot;
1294
1295     let IClass = 0b1010;
1296
1297     let Inst{27-21} = 0b1011101;
1298     let Inst{20-16} = src2;
1299     let Inst{13} = 0b1;
1300     let Inst{12-11} = MajOp;
1301     let Inst{10-8} = src3;
1302     let Inst{7} = isPredNew;
1303     let Inst{6-3} = offsetBits;
1304     let Inst{2} = isPredNot;
1305     let Inst{1-0} = src1;
1306   }
1307
1308 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1309                               bits<2> MajOp, bit PredNot> {
1310   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1311
1312   // Predicate new
1313   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1314 }
1315
1316 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1317                          bits<2> MajOp> {
1318   let BaseOpcode = "POST_"#BaseOp in {
1319     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1320
1321     // Predicated
1322     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1323     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1324   }
1325 }
1326
1327 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1328 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1329
1330 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1331 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1332
1333 let accessSize = WordAccess, isCodeGenOnly = 0 in
1334 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1335
1336 //===----------------------------------------------------------------------===//
1337 // Template class for post increment .new stores with register offset
1338 //===----------------------------------------------------------------------===//
1339 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1340 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1341   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1342                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1343   #mnemonic#"($src1++$src2) = $src3.new",
1344   [], "$src1 = $_dst_"> {
1345     bits<5> src1;
1346     bits<1> src2;
1347     bits<3> src3;
1348     let accessSize = AccessSz;
1349
1350     let IClass = 0b1010;
1351
1352     let Inst{27-21} = 0b1101101;
1353     let Inst{20-16} = src1;
1354     let Inst{13}    = src2;
1355     let Inst{12-11} = MajOp;
1356     let Inst{10-8}  = src3;
1357     let Inst{7}     = 0b0;
1358   }
1359
1360 let isCodeGenOnly = 0 in {
1361 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1362 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1363 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1364 }
1365
1366 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1367 // memb(Rx++I:circ(Mu))=Nt.new
1368 // memb(Rx++Mu)=Nt.new
1369 // memb(Rx++Mu:brev)=Nt.new
1370 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1371 // memh(Rx++I:circ(Mu))=Nt.new
1372 // memh(Rx++Mu)=Nt.new
1373 // memh(Rx++Mu:brev)=Nt.new
1374
1375 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1376 // memw(Rx++I:circ(Mu))=Nt.new
1377 // memw(Rx++Mu)=Nt.new
1378 // memw(Rx++Mu:brev)=Nt.new
1379
1380 //===----------------------------------------------------------------------===//
1381 // NV/ST -
1382 //===----------------------------------------------------------------------===//
1383
1384 //===----------------------------------------------------------------------===//
1385 // NV/J +
1386 //===----------------------------------------------------------------------===//
1387
1388 //===----------------------------------------------------------------------===//
1389 // multiclass/template class for the new-value compare jumps with the register
1390 // operands.
1391 //===----------------------------------------------------------------------===//
1392
1393 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1394     opExtentAlign = 2 in
1395 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1396                       bit isNegCond, bit isTak>
1397   : NVInst_V4<(outs),
1398     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1399     "if ("#!if(isNegCond, "!","")#mnemonic#
1400     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1401     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1402     #!if(isTak, "t","nt")#" $offset", []> {
1403
1404       bits<5> src1;
1405       bits<5> src2;
1406       bits<3> Ns;    // New-Value Operand
1407       bits<5> RegOp; // Non-New-Value Operand
1408       bits<11> offset;
1409
1410       let isTaken = isTak;
1411       let isPredicatedFalse = isNegCond;
1412       let opNewValue{0} = NvOpNum;
1413
1414       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1415       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1416
1417       let IClass = 0b0010;
1418       let Inst{26} = 0b0;
1419       let Inst{25-23} = majOp;
1420       let Inst{22} = isNegCond;
1421       let Inst{18-16} = Ns;
1422       let Inst{13} = isTak;
1423       let Inst{12-8} = RegOp;
1424       let Inst{21-20} = offset{10-9};
1425       let Inst{7-1} = offset{8-2};
1426 }
1427
1428
1429 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1430                        bit isNegCond> {
1431   // Branch not taken:
1432   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1433   // Branch taken:
1434   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1435 }
1436
1437 // NvOpNum = 0 -> First Operand is a new-value Register
1438 // NvOpNum = 1 -> Second Operand is a new-value Register
1439
1440 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1441                        bit NvOpNum> {
1442   let BaseOpcode = BaseOp#_NVJ in {
1443     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1444     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1445   }
1446 }
1447
1448 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1449 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1450 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1451 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1452 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1453
1454 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1455     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1456     isCodeGenOnly = 0 in {
1457   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1458   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1459   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1460   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1461   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1462 }
1463
1464 //===----------------------------------------------------------------------===//
1465 // multiclass/template class for the new-value compare jumps instruction
1466 // with a register and an unsigned immediate (U5) operand.
1467 //===----------------------------------------------------------------------===//
1468
1469 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1470     opExtentAlign = 2 in
1471 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1472                          bit isTak>
1473   : NVInst_V4<(outs),
1474     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1475     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1476     #!if(isTak, "t","nt")#" $offset", []> {
1477
1478       let isTaken = isTak;
1479       let isPredicatedFalse = isNegCond;
1480       let isTaken = isTak;
1481
1482       bits<3> src1;
1483       bits<5> src2;
1484       bits<11> offset;
1485
1486       let IClass = 0b0010;
1487       let Inst{26} = 0b1;
1488       let Inst{25-23} = majOp;
1489       let Inst{22} = isNegCond;
1490       let Inst{18-16} = src1;
1491       let Inst{13} = isTak;
1492       let Inst{12-8} = src2;
1493       let Inst{21-20} = offset{10-9};
1494       let Inst{7-1} = offset{8-2};
1495 }
1496
1497 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1498   // Branch not taken:
1499   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1500   // Branch taken:
1501   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1502 }
1503
1504 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1505   let BaseOpcode = BaseOp#_NVJri in {
1506     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1507     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1508   }
1509 }
1510
1511 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1512 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1513 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1514
1515 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1516     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1517     isCodeGenOnly = 0 in {
1518   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1519   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1520   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1521 }
1522
1523 //===----------------------------------------------------------------------===//
1524 // multiclass/template class for the new-value compare jumps instruction
1525 // with a register and an hardcoded 0/-1 immediate value.
1526 //===----------------------------------------------------------------------===//
1527
1528 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1529     opExtentAlign = 2 in
1530 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1531                             bit isNegCond, bit isTak>
1532   : NVInst_V4<(outs),
1533     (ins IntRegs:$src1, brtarget:$offset),
1534     "if ("#!if(isNegCond, "!","")#mnemonic
1535     #"($src1.new, #"#ImmVal#")) jump:"
1536     #!if(isTak, "t","nt")#" $offset", []> {
1537
1538       let isTaken = isTak;
1539       let isPredicatedFalse = isNegCond;
1540       let isTaken = isTak;
1541
1542       bits<3> src1;
1543       bits<11> offset;
1544       let IClass = 0b0010;
1545       let Inst{26} = 0b1;
1546       let Inst{25-23} = majOp;
1547       let Inst{22} = isNegCond;
1548       let Inst{18-16} = src1;
1549       let Inst{13} = isTak;
1550       let Inst{21-20} = offset{10-9};
1551       let Inst{7-1} = offset{8-2};
1552 }
1553
1554 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1555                              bit isNegCond> {
1556   // Branch not taken:
1557   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1558   // Branch taken:
1559   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1560 }
1561
1562 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1563                              string ImmVal> {
1564   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1565     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1566     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1567   }
1568 }
1569
1570 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1571 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1572 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1573
1574 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1575     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1576   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1577   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1578   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1579 }
1580
1581 // J4_hintjumpr: Hint indirect conditional jump.
1582 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1583 def J4_hintjumpr: JRInst <
1584   (outs),
1585   (ins IntRegs:$Rs),
1586   "hintjr($Rs)"> {
1587     bits<5> Rs;
1588     let IClass = 0b0101;
1589     let Inst{27-21} = 0b0010101;
1590     let Inst{20-16} = Rs;
1591   }
1592
1593 //===----------------------------------------------------------------------===//
1594 // NV/J -
1595 //===----------------------------------------------------------------------===//
1596
1597 //===----------------------------------------------------------------------===//
1598 // CR +
1599 //===----------------------------------------------------------------------===//
1600
1601 // PC-relative add
1602 let hasNewValue = 1, isExtendable = 1, opExtendable = 1,
1603     isExtentSigned = 0, opExtentBits = 6, hasSideEffects = 0,
1604     Uses = [PC], validSubTargets = HasV4SubT, isCodeGenOnly = 0 in
1605 def C4_addipc : CRInst <(outs IntRegs:$Rd), (ins u6Ext:$u6),
1606   "$Rd = add(pc, #$u6)", [], "", CR_tc_2_SLOT3 > {
1607     bits<5> Rd;
1608     bits<6> u6;
1609
1610     let IClass = 0b0110;
1611     let Inst{27-16} = 0b101001001001;
1612     let Inst{12-7} = u6;
1613     let Inst{4-0} = Rd;
1614   }
1615
1616
1617
1618 let hasSideEffects = 0 in
1619 class T_LOGICAL_3OP<string MnOp1, string MnOp2, bits<2> OpBits, bit IsNeg>
1620     : CRInst<(outs PredRegs:$Pd),
1621              (ins PredRegs:$Ps, PredRegs:$Pt, PredRegs:$Pu),
1622              "$Pd = " # MnOp1 # "($Ps, " # MnOp2 # "($Pt, " #
1623                    !if (IsNeg,"!","") # "$Pu))",
1624              [], "", CR_tc_2early_SLOT23> {
1625   bits<2> Pd;
1626   bits<2> Ps;
1627   bits<2> Pt;
1628   bits<2> Pu;
1629
1630   let IClass = 0b0110;
1631   let Inst{27-24} = 0b1011;
1632   let Inst{23} = IsNeg;
1633   let Inst{22-21} = OpBits;
1634   let Inst{20} = 0b1;
1635   let Inst{17-16} = Ps;
1636   let Inst{13} = 0b0;
1637   let Inst{9-8} = Pt;
1638   let Inst{7-6} = Pu;
1639   let Inst{1-0} = Pd;
1640 }
1641
1642 let isCodeGenOnly = 0 in {
1643 def C4_and_and  : T_LOGICAL_3OP<"and", "and", 0b00, 0>;
1644 def C4_and_or   : T_LOGICAL_3OP<"and", "or",  0b01, 0>;
1645 def C4_or_and   : T_LOGICAL_3OP<"or",  "and", 0b10, 0>;
1646 def C4_or_or    : T_LOGICAL_3OP<"or",  "or",  0b11, 0>;
1647 def C4_and_andn : T_LOGICAL_3OP<"and", "and", 0b00, 1>;
1648 def C4_and_orn  : T_LOGICAL_3OP<"and", "or",  0b01, 1>;
1649 def C4_or_andn  : T_LOGICAL_3OP<"or",  "and", 0b10, 1>;
1650 def C4_or_orn   : T_LOGICAL_3OP<"or",  "or",  0b11, 1>;
1651 }
1652
1653 //===----------------------------------------------------------------------===//
1654 // CR -
1655 //===----------------------------------------------------------------------===//
1656
1657 //===----------------------------------------------------------------------===//
1658 // XTYPE/ALU +
1659 //===----------------------------------------------------------------------===//
1660
1661 // Logical with-not instructions.
1662 let validSubTargets = HasV4SubT, isCodeGenOnly = 0 in {
1663   def A4_andnp : T_ALU64_logical<"and", 0b001, 1, 0, 1>;
1664   def A4_ornp  : T_ALU64_logical<"or",  0b011, 1, 0, 1>;
1665 }
1666
1667 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1668 def S4_parity: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1669       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1670   bits<5> Rd;
1671   bits<5> Rs;
1672   bits<5> Rt;
1673
1674   let IClass = 0b1101;
1675   let Inst{27-21} = 0b0101111;
1676   let Inst{20-16} = Rs;
1677   let Inst{12-8} = Rt;
1678   let Inst{4-0} = Rd;
1679 }
1680 //  Add and accumulate.
1681 //  Rd=add(Rs,add(Ru,#s6))
1682 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 6,
1683     opExtendable = 3, isCodeGenOnly = 0 in
1684 def S4_addaddi : ALU64Inst <(outs IntRegs:$Rd),
1685                             (ins IntRegs:$Rs, IntRegs:$Ru, s6Ext:$s6),
1686   "$Rd = add($Rs, add($Ru, #$s6))" ,
1687   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs),
1688                            (add (i32 IntRegs:$Ru), s6_16ExtPred:$s6)))],
1689   "", ALU64_tc_2_SLOT23> {
1690     bits<5> Rd;
1691     bits<5> Rs;
1692     bits<5> Ru;
1693     bits<6> s6;
1694
1695     let IClass = 0b1101;
1696
1697     let Inst{27-23} = 0b10110;
1698     let Inst{22-21} = s6{5-4};
1699     let Inst{20-16} = Rs;
1700     let Inst{13}    = s6{3};
1701     let Inst{12-8}  = Rd;
1702     let Inst{7-5}   = s6{2-0};
1703     let Inst{4-0}   = Ru;
1704   }
1705
1706 let isExtentSigned = 1, hasSideEffects = 0, hasNewValue = 1, isExtendable = 1,
1707     opExtentBits = 6, opExtendable = 2, isCodeGenOnly = 0 in
1708 def S4_subaddi: ALU64Inst <(outs IntRegs:$Rd),
1709                            (ins IntRegs:$Rs, s6Ext:$s6, IntRegs:$Ru),
1710   "$Rd = add($Rs, sub(#$s6, $Ru))",
1711   [], "", ALU64_tc_2_SLOT23> {
1712     bits<5> Rd;
1713     bits<5> Rs;
1714     bits<6> s6;
1715     bits<5> Ru;
1716
1717     let IClass = 0b1101;
1718
1719     let Inst{27-23} = 0b10111;
1720     let Inst{22-21} = s6{5-4};
1721     let Inst{20-16} = Rs;
1722     let Inst{13}    = s6{3};
1723     let Inst{12-8}  = Rd;
1724     let Inst{7-5}   = s6{2-0};
1725     let Inst{4-0}   = Ru;
1726   }
1727
1728 // Extract bitfield
1729 // Rdd=extract(Rss,#u6,#U6)
1730 // Rdd=extract(Rss,Rtt)
1731 // Rd=extract(Rs,Rtt)
1732 // Rd=extract(Rs,#u5,#U5)
1733
1734 let isCodeGenOnly = 0 in {
1735 def S4_extractp_rp : T_S3op_64 < "extract",  0b11, 0b100, 0>;
1736 def S4_extractp    : T_S2op_extract <"extract",  0b1010, DoubleRegs, u6Imm>;
1737 }
1738
1739 let hasNewValue = 1, isCodeGenOnly = 0 in {
1740   def S4_extract_rp : T_S3op_extract<"extract",  0b01>;
1741   def S4_extract    : T_S2op_extract <"extract",  0b1101, IntRegs, u5Imm>;
1742 }
1743
1744 let Itinerary = M_tc_3x_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1745   def M4_mac_up_s1_sat: T_MType_acc_rr<"+= mpy", 0b011, 0b000, 0, [], 0, 1, 1>;
1746   def M4_nac_up_s1_sat: T_MType_acc_rr<"-= mpy", 0b011, 0b001, 0, [], 0, 1, 1>;
1747 }
1748
1749 // Logical xor with xor accumulation.
1750 // Rxx^=xor(Rss,Rtt)
1751 let hasSideEffects = 0, isCodeGenOnly = 0 in
1752 def M4_xor_xacc
1753   : SInst <(outs DoubleRegs:$Rxx),
1754            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
1755   "$Rxx ^= xor($Rss, $Rtt)",
1756   [(set (i64 DoubleRegs:$Rxx),
1757    (xor (i64 DoubleRegs:$dst2), (xor (i64 DoubleRegs:$Rss),
1758                                      (i64 DoubleRegs:$Rtt))))],
1759   "$dst2 = $Rxx", S_3op_tc_1_SLOT23> {
1760     bits<5> Rxx;
1761     bits<5> Rss;
1762     bits<5> Rtt;
1763
1764     let IClass = 0b1100;
1765
1766     let Inst{27-23} = 0b10101;
1767     let Inst{20-16} = Rss;
1768     let Inst{12-8}  = Rtt;
1769     let Inst{4-0}   = Rxx;
1770   }
1771
1772
1773 // Vector reduce conditional negate halfwords
1774 let hasSideEffects = 0, isCodeGenOnly = 0 in
1775 def S2_vrcnegh
1776   : SInst <(outs DoubleRegs:$Rxx),
1777            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, IntRegs:$Rt),
1778   "$Rxx += vrcnegh($Rss, $Rt)", [],
1779   "$dst2 = $Rxx", S_3op_tc_3x_SLOT23> {
1780     bits<5> Rxx;
1781     bits<5> Rss;
1782     bits<5> Rt;
1783
1784     let IClass = 0b1100;
1785
1786     let Inst{27-21} = 0b1011001;
1787     let Inst{20-16} = Rss;
1788     let Inst{13}    = 0b1;
1789     let Inst{12-8}  = Rt;
1790     let Inst{7-5}   = 0b111;
1791     let Inst{4-0}   = Rxx;
1792   }
1793
1794 // Split bitfield
1795 let isCodeGenOnly = 0 in
1796 def A4_bitspliti : T_S2op_2_di <"bitsplit", 0b110, 0b100>;
1797
1798 // Arithmetic/Convergent round
1799 let isCodeGenOnly = 0 in
1800 def A4_cround_ri : T_S2op_2_ii <"cround", 0b111, 0b000>;
1801
1802 let isCodeGenOnly = 0 in
1803 def A4_round_ri  : T_S2op_2_ii <"round", 0b111, 0b100>;
1804
1805 let Defs = [USR_OVF], isCodeGenOnly = 0 in
1806 def A4_round_ri_sat : T_S2op_2_ii <"round", 0b111, 0b110, 1>;
1807
1808 // Logical-logical words.
1809 // Compound or-and -- Rx=or(Ru,and(Rx,#s10))
1810 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 10,
1811     opExtendable = 3, isCodeGenOnly = 0 in
1812 def S4_or_andix:
1813   ALU64Inst<(outs IntRegs:$Rx),
1814             (ins IntRegs:$Ru, IntRegs:$_src_, s10Ext:$s10),
1815   "$Rx = or($Ru, and($_src_, #$s10))" ,
1816   [(set (i32 IntRegs:$Rx),
1817         (or (i32 IntRegs:$Ru), (and (i32 IntRegs:$_src_), s10ExtPred:$s10)))] ,
1818   "$_src_ = $Rx", ALU64_tc_2_SLOT23> {
1819     bits<5> Rx;
1820     bits<5> Ru;
1821     bits<10> s10;
1822
1823     let IClass = 0b1101;
1824
1825     let Inst{27-22} = 0b101001;
1826     let Inst{20-16} = Rx;
1827     let Inst{21}    = s10{9};
1828     let Inst{13-5}  = s10{8-0};
1829     let Inst{4-0}   = Ru;
1830   }
1831
1832 // Miscellaneous ALU64 instructions.
1833 //
1834 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1835 def A4_modwrapu: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1836       "$Rd = modwrap($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1837   bits<5> Rd;
1838   bits<5> Rs;
1839   bits<5> Rt;
1840
1841   let IClass = 0b1101;
1842   let Inst{27-21} = 0b0011111;
1843   let Inst{20-16} = Rs;
1844   let Inst{12-8} = Rt;
1845   let Inst{7-5} = 0b111;
1846   let Inst{4-0} = Rd;
1847 }
1848
1849 let hasSideEffects = 0, isCodeGenOnly = 0 in
1850 def A4_bitsplit: ALU64Inst<(outs DoubleRegs:$Rd),
1851       (ins IntRegs:$Rs, IntRegs:$Rt),
1852       "$Rd = bitsplit($Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1853   bits<5> Rd;
1854   bits<5> Rs;
1855   bits<5> Rt;
1856
1857   let IClass = 0b1101;
1858   let Inst{27-24} = 0b0100;
1859   let Inst{21} = 0b1;
1860   let Inst{20-16} = Rs;
1861   let Inst{12-8} = Rt;
1862   let Inst{4-0} = Rd;
1863 }
1864
1865 let isCodeGenOnly = 0 in {
1866 // Rx[&|]=xor(Rs,Rt)
1867 def M4_or_xor   : T_MType_acc_rr < "|= xor", 0b110, 0b001, 0>;
1868 def M4_and_xor  : T_MType_acc_rr < "&= xor", 0b010, 0b010, 0>;
1869
1870 // Rx[&|^]=or(Rs,Rt)
1871 def M4_xor_or   : T_MType_acc_rr < "^= or",  0b110, 0b011, 0>;
1872
1873 let CextOpcode = "ORr_ORr" in
1874 def M4_or_or    : T_MType_acc_rr < "|= or",  0b110, 0b000, 0>;
1875 def M4_and_or   : T_MType_acc_rr < "&= or",  0b010, 0b001, 0>;
1876
1877 // Rx[&|^]=and(Rs,Rt)
1878 def M4_xor_and  : T_MType_acc_rr < "^= and", 0b110, 0b010, 0>;
1879
1880 let CextOpcode = "ORr_ANDr" in
1881 def M4_or_and   : T_MType_acc_rr < "|= and", 0b010, 0b011, 0>;
1882 def M4_and_and  : T_MType_acc_rr < "&= and", 0b010, 0b000, 0>;
1883
1884 // Rx[&|^]=and(Rs,~Rt)
1885 def M4_xor_andn : T_MType_acc_rr < "^= and", 0b001, 0b010, 0, [], 1>;
1886 def M4_or_andn  : T_MType_acc_rr < "|= and", 0b001, 0b000, 0, [], 1>;
1887 def M4_and_andn : T_MType_acc_rr < "&= and", 0b001, 0b001, 0, [], 1>;
1888 }
1889
1890 // Compound or-or and or-and
1891 let isExtentSigned = 1, InputType = "imm", hasNewValue = 1, isExtendable = 1,
1892     opExtentBits = 10, opExtendable = 3 in
1893 class T_CompOR <string mnemonic, bits<2> MajOp, SDNode OpNode>
1894   : MInst_acc <(outs IntRegs:$Rx),
1895                (ins IntRegs:$src1, IntRegs:$Rs, s10Ext:$s10),
1896   "$Rx |= "#mnemonic#"($Rs, #$s10)",
1897   [(set (i32 IntRegs:$Rx), (or (i32 IntRegs:$src1),
1898                            (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10)))],
1899   "$src1 = $Rx", ALU64_tc_2_SLOT23>, ImmRegRel {
1900     bits<5> Rx;
1901     bits<5> Rs;
1902     bits<10> s10;
1903
1904     let IClass = 0b1101;
1905
1906     let Inst{27-24} = 0b1010;
1907     let Inst{23-22} = MajOp;
1908     let Inst{20-16} = Rs;
1909     let Inst{21}    = s10{9};
1910     let Inst{13-5}  = s10{8-0};
1911     let Inst{4-0}   = Rx;
1912   }
1913
1914 let CextOpcode = "ORr_ANDr", isCodeGenOnly = 0 in
1915 def S4_or_andi : T_CompOR <"and", 0b00, and>;
1916
1917 let CextOpcode = "ORr_ORr", isCodeGenOnly = 0 in
1918 def S4_or_ori : T_CompOR <"or", 0b10, or>;
1919
1920 //    Modulo wrap
1921 //        Rd=modwrap(Rs,Rt)
1922 //    Round
1923 //        Rd=cround(Rs,#u5)
1924 //        Rd=cround(Rs,Rt)
1925 //        Rd=round(Rs,#u5)[:sat]
1926 //        Rd=round(Rs,Rt)[:sat]
1927 //    Vector reduce add unsigned halfwords
1928 //        Rd=vraddh(Rss,Rtt)
1929 //    Vector add bytes
1930 //        Rdd=vaddb(Rss,Rtt)
1931 //    Vector conditional negate
1932 //        Rdd=vcnegh(Rss,Rt)
1933 //        Rxx+=vrcnegh(Rss,Rt)
1934 //    Vector maximum bytes
1935 //        Rdd=vmaxb(Rtt,Rss)
1936 //    Vector reduce maximum halfwords
1937 //        Rxx=vrmaxh(Rss,Ru)
1938 //        Rxx=vrmaxuh(Rss,Ru)
1939 //    Vector reduce maximum words
1940 //        Rxx=vrmaxuw(Rss,Ru)
1941 //        Rxx=vrmaxw(Rss,Ru)
1942 //    Vector minimum bytes
1943 //        Rdd=vminb(Rtt,Rss)
1944 //    Vector reduce minimum halfwords
1945 //        Rxx=vrminh(Rss,Ru)
1946 //        Rxx=vrminuh(Rss,Ru)
1947 //    Vector reduce minimum words
1948 //        Rxx=vrminuw(Rss,Ru)
1949 //        Rxx=vrminw(Rss,Ru)
1950 //    Vector subtract bytes
1951 //        Rdd=vsubb(Rss,Rtt)
1952
1953 //===----------------------------------------------------------------------===//
1954 // XTYPE/ALU -
1955 //===----------------------------------------------------------------------===//
1956
1957 //===----------------------------------------------------------------------===//
1958 // XTYPE/BIT +
1959 //===----------------------------------------------------------------------===//
1960
1961 // Bit reverse
1962 let isCodeGenOnly = 0 in
1963 def S2_brevp : T_S2op_3 <"brev", 0b11, 0b110>;
1964
1965 // Bit count
1966 let isCodeGenOnly = 0 in {
1967 def S2_ct0p : T_COUNT_LEADING_64<"ct0", 0b111, 0b010>;
1968 def S2_ct1p : T_COUNT_LEADING_64<"ct1", 0b111, 0b100>;
1969 def S4_clbpnorm : T_COUNT_LEADING_64<"normamt", 0b011, 0b000>;
1970 }
1971
1972 def: Pat<(i32 (trunc (cttz (i64 DoubleRegs:$Rss)))),
1973          (S2_ct0p (i64 DoubleRegs:$Rss))>;
1974 def: Pat<(i32 (trunc (cttz (not (i64 DoubleRegs:$Rss))))),
1975          (S2_ct1p (i64 DoubleRegs:$Rss))>;
1976
1977 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1978 def S4_clbaddi : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s6Imm:$s6),
1979     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
1980   bits<5> Rs;
1981   bits<5> Rd;
1982   bits<6> s6;
1983   let IClass = 0b1000;
1984   let Inst{27-24} = 0b1100;
1985   let Inst{23-21} = 0b001;
1986   let Inst{20-16} = Rs;
1987   let Inst{13-8} = s6;
1988   let Inst{7-5} = 0b000;
1989   let Inst{4-0} = Rd;
1990 }
1991
1992 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1993 def S4_clbpaddi : SInst<(outs IntRegs:$Rd), (ins DoubleRegs:$Rs, s6Imm:$s6),
1994     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
1995   bits<5> Rs;
1996   bits<5> Rd;
1997   bits<6> s6;
1998   let IClass = 0b1000;
1999   let Inst{27-24} = 0b1000;
2000   let Inst{23-21} = 0b011;
2001   let Inst{20-16} = Rs;
2002   let Inst{13-8} = s6;
2003   let Inst{7-5} = 0b010;
2004   let Inst{4-0} = Rd;
2005 }
2006
2007
2008 // Bit test/set/clear
2009 let isCodeGenOnly = 0 in {
2010 def S4_ntstbit_i : T_TEST_BIT_IMM<"!tstbit", 0b001>;
2011 def S4_ntstbit_r : T_TEST_BIT_REG<"!tstbit", 1>;
2012 }
2013
2014 let AddedComplexity = 20 in {   // Complexity greater than cmp reg-imm.
2015   def: Pat<(i1 (seteq (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
2016            (S4_ntstbit_i (i32 IntRegs:$Rs), u5ImmPred:$u5)>;
2017   def: Pat<(i1 (seteq (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
2018            (S4_ntstbit_r (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))>;
2019 }
2020
2021 // Add extra complexity to prefer these instructions over bitsset/bitsclr.
2022 // The reason is that tstbit/ntstbit can be folded into a compound instruction:
2023 //   if ([!]tstbit(...)) jump ...
2024 let AddedComplexity = 100 in
2025 def: Pat<(i1 (setne (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
2026          (S2_tstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
2027
2028 let AddedComplexity = 100 in
2029 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
2030          (S4_ntstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
2031
2032 let isCodeGenOnly = 0 in {
2033 def C4_nbitsset  : T_TEST_BITS_REG<"!bitsset", 0b01, 1>;
2034 def C4_nbitsclr  : T_TEST_BITS_REG<"!bitsclr", 0b10, 1>;
2035 def C4_nbitsclri : T_TEST_BITS_IMM<"!bitsclr", 0b10, 1>;
2036 }
2037
2038 // Do not increase complexity of these patterns. In the DAG, "cmp i8" may be
2039 // represented as a compare against "value & 0xFF", which is an exact match
2040 // for cmpb (same for cmph). The patterns below do not contain any additional
2041 // complexity that would make them preferable, and if they were actually used
2042 // instead of cmpb/cmph, they would result in a compare against register that
2043 // is loaded with the byte/half mask (i.e. 0xFF or 0xFFFF).
2044 def: Pat<(i1 (setne (and I32:$Rs, u6ImmPred:$u6), 0)),
2045          (C4_nbitsclri I32:$Rs, u6ImmPred:$u6)>;
2046 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), 0)),
2047          (C4_nbitsclr I32:$Rs, I32:$Rt)>;
2048 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), I32:$Rt)),
2049          (C4_nbitsset I32:$Rs, I32:$Rt)>;
2050
2051 //===----------------------------------------------------------------------===//
2052 // XTYPE/BIT -
2053 //===----------------------------------------------------------------------===//
2054
2055 //===----------------------------------------------------------------------===//
2056 // XTYPE/MPY +
2057 //===----------------------------------------------------------------------===//
2058
2059 // Rd=add(#u6,mpyi(Rs,#U6)) -- Multiply by immed and add immed.
2060
2061 let hasNewValue = 1, isExtendable = 1, opExtentBits = 6, opExtendable = 1,
2062     isCodeGenOnly = 0 in
2063 def M4_mpyri_addi : MInst<(outs IntRegs:$Rd),
2064   (ins u6Ext:$u6, IntRegs:$Rs, u6Imm:$U6),
2065   "$Rd = add(#$u6, mpyi($Rs, #$U6))" ,
2066   [(set (i32 IntRegs:$Rd),
2067         (add (mul (i32 IntRegs:$Rs), u6ImmPred:$U6),
2068              u6ExtPred:$u6))] ,"",ALU64_tc_3x_SLOT23> {
2069     bits<5> Rd;
2070     bits<6> u6;
2071     bits<5> Rs;
2072     bits<6> U6;
2073
2074     let IClass = 0b1101;
2075
2076     let Inst{27-24} = 0b1000;
2077     let Inst{23}    = U6{5};
2078     let Inst{22-21} = u6{5-4};
2079     let Inst{20-16} = Rs;
2080     let Inst{13}    = u6{3};
2081     let Inst{12-8}  = Rd;
2082     let Inst{7-5}   = u6{2-0};
2083     let Inst{4-0}   = U6{4-0};
2084   }
2085
2086 // Rd=add(#u6,mpyi(Rs,Rt))
2087 let CextOpcode = "ADD_MPY", InputType = "imm", hasNewValue = 1,
2088     isExtendable = 1, opExtentBits = 6, opExtendable = 1, isCodeGenOnly = 0 in
2089 def M4_mpyrr_addi : MInst <(outs IntRegs:$Rd),
2090   (ins u6Ext:$u6, IntRegs:$Rs, IntRegs:$Rt),
2091   "$Rd = add(#$u6, mpyi($Rs, $Rt))" ,
2092   [(set (i32 IntRegs:$Rd),
2093         (add (mul (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), u6ExtPred:$u6))],
2094   "", ALU64_tc_3x_SLOT23>, ImmRegRel {
2095     bits<5> Rd;
2096     bits<6> u6;
2097     bits<5> Rs;
2098     bits<5> Rt;
2099
2100     let IClass = 0b1101;
2101
2102     let Inst{27-23} = 0b01110;
2103     let Inst{22-21} = u6{5-4};
2104     let Inst{20-16} = Rs;
2105     let Inst{13}    = u6{3};
2106     let Inst{12-8}  = Rt;
2107     let Inst{7-5}   = u6{2-0};
2108     let Inst{4-0}   = Rd;
2109   }
2110
2111 let hasNewValue = 1 in
2112 class T_AddMpy <bit MajOp, PatLeaf ImmPred, dag ins>
2113   : ALU64Inst <(outs IntRegs:$dst), ins,
2114   "$dst = add($src1, mpyi("#!if(MajOp,"$src3, #$src2))",
2115                                       "#$src2, $src3))"),
2116   [(set (i32 IntRegs:$dst),
2117         (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3), ImmPred:$src2)))],
2118   "", ALU64_tc_3x_SLOT23> {
2119     bits<5> dst;
2120     bits<5> src1;
2121     bits<8> src2;
2122     bits<5> src3;
2123
2124     let IClass = 0b1101;
2125
2126     bits<6> ImmValue = !if(MajOp, src2{5-0}, src2{7-2});
2127
2128     let Inst{27-24} = 0b1111;
2129     let Inst{23}    = MajOp;
2130     let Inst{22-21} = ImmValue{5-4};
2131     let Inst{20-16} = src3;
2132     let Inst{13}    = ImmValue{3};
2133     let Inst{12-8}  = dst;
2134     let Inst{7-5}   = ImmValue{2-0};
2135     let Inst{4-0}   = src1;
2136   }
2137
2138 let isCodeGenOnly = 0 in
2139 def M4_mpyri_addr_u2 : T_AddMpy<0b0, u6_2ImmPred,
2140                        (ins IntRegs:$src1, u6_2Imm:$src2, IntRegs:$src3)>;
2141
2142 let isExtendable = 1, opExtentBits = 6, opExtendable = 3,
2143     CextOpcode = "ADD_MPY", InputType = "imm", isCodeGenOnly = 0 in
2144 def M4_mpyri_addr : T_AddMpy<0b1, u6ExtPred,
2145                     (ins IntRegs:$src1, IntRegs:$src3, u6Ext:$src2)>, ImmRegRel;
2146
2147 // Rx=add(Ru,mpyi(Rx,Rs))
2148 let validSubTargets = HasV4SubT, CextOpcode = "ADD_MPY", InputType = "reg",
2149     hasNewValue = 1, isCodeGenOnly = 0 in
2150 def M4_mpyrr_addr: MInst_acc <(outs IntRegs:$Rx),
2151                               (ins IntRegs:$Ru, IntRegs:$_src_, IntRegs:$Rs),
2152   "$Rx = add($Ru, mpyi($_src_, $Rs))",
2153   [(set (i32 IntRegs:$Rx), (add (i32 IntRegs:$Ru),
2154                            (mul (i32 IntRegs:$_src_), (i32 IntRegs:$Rs))))],
2155   "$_src_ = $Rx", M_tc_3x_SLOT23>, ImmRegRel {
2156     bits<5> Rx;
2157     bits<5> Ru;
2158     bits<5> Rs;
2159
2160     let IClass = 0b1110;
2161
2162     let Inst{27-21} = 0b0011000;
2163     let Inst{12-8} = Rx;
2164     let Inst{4-0} = Ru;
2165     let Inst{20-16} = Rs;
2166   }
2167
2168 // Rd=add(##,mpyi(Rs,#U6))
2169 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2170                      (HexagonCONST32 tglobaladdr:$src1)),
2171            (i32 (M4_mpyri_addi tglobaladdr:$src1, IntRegs:$src2,
2172                                u6ImmPred:$src3))>;
2173
2174 // Rd=add(##,mpyi(Rs,Rt))
2175 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2176                      (HexagonCONST32 tglobaladdr:$src1)),
2177            (i32 (M4_mpyrr_addi tglobaladdr:$src1, IntRegs:$src2,
2178                                IntRegs:$src3))>;
2179
2180 // Vector reduce multiply word by signed half (32x16)
2181 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2182 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2183 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
2184 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
2185
2186 // Multiply and use upper result
2187 // Rd=mpy(Rs,Rt.H):<<1:sat
2188 // Rd=mpy(Rs,Rt.L):<<1:sat
2189 // Rd=mpy(Rs,Rt):<<1
2190 // Rd=mpy(Rs,Rt):<<1:sat
2191 // Rd=mpysu(Rs,Rt)
2192 // Rx+=mpy(Rs,Rt):<<1:sat
2193 // Rx-=mpy(Rs,Rt):<<1:sat
2194
2195 // Vector multiply bytes
2196 // Rdd=vmpybsu(Rs,Rt)
2197 // Rdd=vmpybu(Rs,Rt)
2198 // Rxx+=vmpybsu(Rs,Rt)
2199 // Rxx+=vmpybu(Rs,Rt)
2200
2201 // Vector polynomial multiply halfwords
2202 // Rdd=vpmpyh(Rs,Rt)
2203 // Rxx^=vpmpyh(Rs,Rt)
2204
2205 // Polynomial multiply words
2206 // Rdd=pmpyw(Rs,Rt)
2207 let isCodeGenOnly = 0 in
2208 def M4_pmpyw : T_XTYPE_mpy64 < "pmpyw", 0b010, 0b111, 0, 0, 0>;
2209
2210 // Rxx^=pmpyw(Rs,Rt)
2211 let isCodeGenOnly = 0 in
2212 def M4_pmpyw_acc  : T_XTYPE_mpy64_acc < "pmpyw", "^", 0b001, 0b111, 0, 0, 0>;
2213
2214 //===----------------------------------------------------------------------===//
2215 // XTYPE/MPY -
2216 //===----------------------------------------------------------------------===//
2217
2218
2219 //===----------------------------------------------------------------------===//
2220 // XTYPE/SHIFT +
2221 //===----------------------------------------------------------------------===//
2222 // Shift by immediate and accumulate/logical.
2223 // Rx=add(#u8,asl(Rx,#U5))  Rx=add(#u8,lsr(Rx,#U5))
2224 // Rx=sub(#u8,asl(Rx,#U5))  Rx=sub(#u8,lsr(Rx,#U5))
2225 // Rx=and(#u8,asl(Rx,#U5))  Rx=and(#u8,lsr(Rx,#U5))
2226 // Rx=or(#u8,asl(Rx,#U5))   Rx=or(#u8,lsr(Rx,#U5))
2227 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2228     hasNewValue = 1, opNewValue = 0, validSubTargets = HasV4SubT in
2229 class T_S4_ShiftOperate<string MnOp, string MnSh, SDNode Op, SDNode Sh,
2230                         bit asl_lsr, bits<2> MajOp, InstrItinClass Itin>
2231   : MInst_acc<(outs IntRegs:$Rd), (ins u8Ext:$u8, IntRegs:$Rx, u5Imm:$U5),
2232       "$Rd = "#MnOp#"(#$u8, "#MnSh#"($Rx, #$U5))",
2233       [(set (i32 IntRegs:$Rd),
2234             (Op (Sh I32:$Rx, u5ImmPred:$U5), u8ExtPred:$u8))],
2235       "$Rd = $Rx", Itin> {
2236
2237   bits<5> Rd;
2238   bits<8> u8;
2239   bits<5> Rx;
2240   bits<5> U5;
2241
2242   let IClass = 0b1101;
2243   let Inst{27-24} = 0b1110;
2244   let Inst{23-21} = u8{7-5};
2245   let Inst{20-16} = Rd;
2246   let Inst{13} = u8{4};
2247   let Inst{12-8} = U5;
2248   let Inst{7-5} = u8{3-1};
2249   let Inst{4} = asl_lsr;
2250   let Inst{3} = u8{0};
2251   let Inst{2-1} = MajOp;
2252 }
2253
2254 multiclass T_ShiftOperate<string mnemonic, SDNode Op, bits<2> MajOp,
2255                           InstrItinClass Itin> {
2256   def _asl_ri : T_S4_ShiftOperate<mnemonic, "asl", Op, shl, 0, MajOp, Itin>;
2257   def _lsr_ri : T_S4_ShiftOperate<mnemonic, "lsr", Op, srl, 1, MajOp, Itin>;
2258 }
2259
2260 let AddedComplexity = 200, isCodeGenOnly = 0 in {
2261   defm S4_addi : T_ShiftOperate<"add", add, 0b10, ALU64_tc_2_SLOT23>;
2262   defm S4_andi : T_ShiftOperate<"and", and, 0b00, ALU64_tc_2_SLOT23>;
2263 }
2264
2265 let AddedComplexity = 30, isCodeGenOnly = 0 in
2266 defm S4_ori  : T_ShiftOperate<"or",  or,  0b01, ALU64_tc_1_SLOT23>;
2267
2268 let isCodeGenOnly = 0 in
2269 defm S4_subi : T_ShiftOperate<"sub", sub, 0b11, ALU64_tc_1_SLOT23>;
2270
2271 // Vector conditional negate
2272 // Rdd=vcnegh(Rss,Rt)
2273 let Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23, isCodeGenOnly = 0 in
2274 def S2_vcnegh   : T_S3op_shiftVect < "vcnegh",   0b11, 0b01>;
2275
2276 // Rd=[cround|round](Rs,Rt)
2277 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2278   def A4_cround_rr    : T_S3op_3 < "cround", IntRegs, 0b11, 0b00>;
2279   def A4_round_rr     : T_S3op_3 < "round", IntRegs, 0b11, 0b10>;
2280 }
2281
2282 // Rd=round(Rs,Rt):sat
2283 let hasNewValue = 1, Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23,
2284     isCodeGenOnly = 0 in
2285 def A4_round_rr_sat : T_S3op_3 < "round", IntRegs, 0b11, 0b11, 1>;
2286
2287 // Rdd=[add|sub](Rss,Rtt,Px):carry
2288 let isPredicateLate = 1, hasSideEffects = 0 in
2289 class T_S3op_carry <string mnemonic, bits<3> MajOp>
2290   : SInst < (outs DoubleRegs:$Rdd, PredRegs:$Px),
2291             (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, PredRegs:$Pu),
2292   "$Rdd = "#mnemonic#"($Rss, $Rtt, $Pu):carry",
2293   [], "$Px = $Pu", S_3op_tc_1_SLOT23 > {
2294     bits<5> Rdd;
2295     bits<5> Rss;
2296     bits<5> Rtt;
2297     bits<2> Pu;
2298
2299     let IClass = 0b1100;
2300
2301     let Inst{27-24} = 0b0010;
2302     let Inst{23-21} = MajOp;
2303     let Inst{20-16} = Rss;
2304     let Inst{12-8}  = Rtt;
2305     let Inst{6-5}   = Pu;
2306     let Inst{4-0}   = Rdd;
2307   }
2308
2309 let isCodeGenOnly = 0 in {
2310 def A4_addp_c : T_S3op_carry < "add", 0b110 >;
2311 def A4_subp_c : T_S3op_carry < "sub", 0b111 >;
2312 }
2313
2314 let Itinerary = S_3op_tc_3_SLOT23, hasSideEffects = 0 in
2315 class T_S3op_6 <string mnemonic, bits<3> MinOp, bit isUnsigned>
2316   : SInst <(outs DoubleRegs:$Rxx),
2317            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, IntRegs:$Ru),
2318   "$Rxx = "#mnemonic#"($Rss, $Ru)" ,
2319   [] , "$dst2 = $Rxx"> {
2320     bits<5> Rxx;
2321     bits<5> Rss;
2322     bits<5> Ru;
2323
2324     let IClass = 0b1100;
2325
2326     let Inst{27-21} = 0b1011001;
2327     let Inst{20-16} = Rss;
2328     let Inst{13}    = isUnsigned;
2329     let Inst{12-8}  = Rxx;
2330     let Inst{7-5}   = MinOp;
2331     let Inst{4-0}   = Ru;
2332   }
2333
2334 // Vector reduce maximum halfwords
2335 // Rxx=vrmax[u]h(Rss,Ru)
2336 let isCodeGenOnly = 0 in {
2337 def A4_vrmaxh  : T_S3op_6 < "vrmaxh",  0b001, 0>;
2338 def A4_vrmaxuh : T_S3op_6 < "vrmaxuh", 0b001, 1>;
2339 }
2340 // Vector reduce maximum words
2341 // Rxx=vrmax[u]w(Rss,Ru)
2342 let isCodeGenOnly = 0 in {
2343 def A4_vrmaxw  : T_S3op_6 < "vrmaxw",  0b010, 0>;
2344 def A4_vrmaxuw : T_S3op_6 < "vrmaxuw", 0b010, 1>;
2345 }
2346 // Vector reduce minimum halfwords
2347 // Rxx=vrmin[u]h(Rss,Ru)
2348 let isCodeGenOnly = 0 in {
2349 def A4_vrminh  : T_S3op_6 < "vrminh",  0b101, 0>;
2350 def A4_vrminuh : T_S3op_6 < "vrminuh", 0b101, 1>;
2351 }
2352
2353 // Vector reduce minimum words
2354 // Rxx=vrmin[u]w(Rss,Ru)
2355 let isCodeGenOnly = 0 in {
2356 def A4_vrminw  : T_S3op_6 < "vrminw",  0b110, 0>;
2357 def A4_vrminuw : T_S3op_6 < "vrminuw", 0b110, 1>;
2358 }
2359
2360 // Shift an immediate left by register amount.
2361 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
2362 def S4_lsli: SInst <(outs IntRegs:$Rd), (ins s6Imm:$s6, IntRegs:$Rt),
2363   "$Rd = lsl(#$s6, $Rt)" ,
2364   [(set (i32 IntRegs:$Rd), (shl s6ImmPred:$s6,
2365                                  (i32 IntRegs:$Rt)))],
2366   "", S_3op_tc_1_SLOT23> {
2367     bits<5> Rd;
2368     bits<6> s6;
2369     bits<5> Rt;
2370
2371     let IClass = 0b1100;
2372
2373     let Inst{27-22} = 0b011010;
2374     let Inst{20-16} = s6{5-1};
2375     let Inst{12-8}  = Rt;
2376     let Inst{7-6}   = 0b11;
2377     let Inst{4-0}   = Rd;
2378     let Inst{5}     = s6{0};
2379   }
2380
2381 //===----------------------------------------------------------------------===//
2382 // XTYPE/SHIFT -
2383 //===----------------------------------------------------------------------===//
2384
2385 //===----------------------------------------------------------------------===//
2386 // MEMOP: Word, Half, Byte
2387 //===----------------------------------------------------------------------===//
2388
2389 def MEMOPIMM : SDNodeXForm<imm, [{
2390   // Call the transformation function XformM5ToU5Imm to get the negative
2391   // immediate's positive counterpart.
2392   int32_t imm = N->getSExtValue();
2393   return XformM5ToU5Imm(imm);
2394 }]>;
2395
2396 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2397   // -1 .. -31 represented as 65535..65515
2398   // assigning to a short restores our desired signed value.
2399   // Call the transformation function XformM5ToU5Imm to get the negative
2400   // immediate's positive counterpart.
2401   int16_t imm = N->getSExtValue();
2402   return XformM5ToU5Imm(imm);
2403 }]>;
2404
2405 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2406   // -1 .. -31 represented as 255..235
2407   // assigning to a char restores our desired signed value.
2408   // Call the transformation function XformM5ToU5Imm to get the negative
2409   // immediate's positive counterpart.
2410   int8_t imm = N->getSExtValue();
2411   return XformM5ToU5Imm(imm);
2412 }]>;
2413
2414 def SETMEMIMM : SDNodeXForm<imm, [{
2415    // Return the bit position we will set [0-31].
2416    // As an SDNode.
2417    int32_t imm = N->getSExtValue();
2418    return XformMskToBitPosU5Imm(imm);
2419 }]>;
2420
2421 def CLRMEMIMM : SDNodeXForm<imm, [{
2422    // Return the bit position we will clear [0-31].
2423    // As an SDNode.
2424    // we bit negate the value first
2425    int32_t imm = ~(N->getSExtValue());
2426    return XformMskToBitPosU5Imm(imm);
2427 }]>;
2428
2429 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2430    // Return the bit position we will set [0-15].
2431    // As an SDNode.
2432    int16_t imm = N->getSExtValue();
2433    return XformMskToBitPosU4Imm(imm);
2434 }]>;
2435
2436 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2437    // Return the bit position we will clear [0-15].
2438    // As an SDNode.
2439    // we bit negate the value first
2440    int16_t imm = ~(N->getSExtValue());
2441    return XformMskToBitPosU4Imm(imm);
2442 }]>;
2443
2444 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2445    // Return the bit position we will set [0-7].
2446    // As an SDNode.
2447    int8_t imm =  N->getSExtValue();
2448    return XformMskToBitPosU3Imm(imm);
2449 }]>;
2450
2451 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2452    // Return the bit position we will clear [0-7].
2453    // As an SDNode.
2454    // we bit negate the value first
2455    int8_t imm = ~(N->getSExtValue());
2456    return XformMskToBitPosU3Imm(imm);
2457 }]>;
2458
2459 //===----------------------------------------------------------------------===//
2460 // Template class for MemOp instructions with the register value.
2461 //===----------------------------------------------------------------------===//
2462 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2463                      string memOp, bits<2> memOpBits> :
2464       MEMInst_V4<(outs),
2465                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2466                  opc#"($base+#$offset)"#memOp#"$delta",
2467                  []>,
2468                  Requires<[UseMEMOP]> {
2469
2470     bits<5> base;
2471     bits<5> delta;
2472     bits<32> offset;
2473     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2474
2475     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2476                      !if (!eq(opcBits, 0b01), offset{6-1},
2477                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2478
2479     let opExtentAlign = opcBits;
2480     let IClass = 0b0011;
2481     let Inst{27-24} = 0b1110;
2482     let Inst{22-21} = opcBits;
2483     let Inst{20-16} = base;
2484     let Inst{13} = 0b0;
2485     let Inst{12-7} = offsetBits;
2486     let Inst{6-5} = memOpBits;
2487     let Inst{4-0} = delta;
2488 }
2489
2490 //===----------------------------------------------------------------------===//
2491 // Template class for MemOp instructions with the immediate value.
2492 //===----------------------------------------------------------------------===//
2493 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2494                      string memOp, bits<2> memOpBits> :
2495       MEMInst_V4 <(outs),
2496                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2497                   opc#"($base+#$offset)"#memOp#"#$delta"
2498                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2499                   []>,
2500                   Requires<[UseMEMOP]> {
2501
2502     bits<5> base;
2503     bits<5> delta;
2504     bits<32> offset;
2505     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2506
2507     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2508                      !if (!eq(opcBits, 0b01), offset{6-1},
2509                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2510
2511     let opExtentAlign = opcBits;
2512     let IClass = 0b0011;
2513     let Inst{27-24} = 0b1111;
2514     let Inst{22-21} = opcBits;
2515     let Inst{20-16} = base;
2516     let Inst{13} = 0b0;
2517     let Inst{12-7} = offsetBits;
2518     let Inst{6-5} = memOpBits;
2519     let Inst{4-0} = delta;
2520 }
2521
2522 // multiclass to define MemOp instructions with register operand.
2523 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2524   def L4_add#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2525   def L4_sub#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2526   def L4_and#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2527   def L4_or#NAME  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2528 }
2529
2530 // multiclass to define MemOp instructions with immediate Operand.
2531 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2532   def L4_iadd#NAME : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2533   def L4_isub#NAME : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2534   def L4_iand#NAME : MemOp_ri_base<opc, opcBits, ImmOp, " = clrbit(", 0b10>;
2535   def L4_ior#NAME : MemOp_ri_base<opc, opcBits, ImmOp, " = setbit(", 0b11>;
2536 }
2537
2538 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2539   defm _#NAME : MemOp_rr <opc, opcBits, ImmOp>;
2540   defm _#NAME : MemOp_ri <opc, opcBits, ImmOp>;
2541 }
2542
2543 // Define MemOp instructions.
2544 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2545     validSubTargets =HasV4SubT in {
2546   let opExtentBits = 6, accessSize = ByteAccess, isCodeGenOnly = 0 in
2547   defm memopb_io : MemOp_base <"memb", 0b00, u6_0Ext>;
2548
2549   let opExtentBits = 7, accessSize = HalfWordAccess, isCodeGenOnly = 0 in
2550   defm memoph_io : MemOp_base <"memh", 0b01, u6_1Ext>;
2551
2552   let opExtentBits = 8, accessSize = WordAccess, isCodeGenOnly = 0 in
2553   defm memopw_io : MemOp_base <"memw", 0b10, u6_2Ext>;
2554 }
2555
2556 //===----------------------------------------------------------------------===//
2557 // Multiclass to define 'Def Pats' for ALU operations on the memory
2558 // Here value used for the ALU operation is an immediate value.
2559 // mem[bh](Rs+#0) += #U5
2560 // mem[bh](Rs+#u6) += #U5
2561 //===----------------------------------------------------------------------===//
2562
2563 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2564                           InstHexagon MI, SDNode OpNode> {
2565   let AddedComplexity = 180 in
2566   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2567                     IntRegs:$addr),
2568               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2569
2570   let AddedComplexity = 190 in
2571   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2572                      u5ImmPred:$addend),
2573              (add IntRegs:$base, ExtPred:$offset)),
2574        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2575 }
2576
2577 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2578                           InstHexagon addMI, InstHexagon subMI> {
2579   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2580   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2581 }
2582
2583 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2584   // Half Word
2585   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2586                          L4_iadd_memoph_io, L4_isub_memoph_io>;
2587   // Byte
2588   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2589                          L4_iadd_memopb_io, L4_isub_memopb_io>;
2590 }
2591
2592 let Predicates = [HasV4T, UseMEMOP] in {
2593   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2594   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2595   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2596
2597   // Word
2598   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, L4_iadd_memopw_io,
2599                          L4_isub_memopw_io>;
2600 }
2601
2602 //===----------------------------------------------------------------------===//
2603 // multiclass to define 'Def Pats' for ALU operations on the memory.
2604 // Here value used for the ALU operation is a negative value.
2605 // mem[bh](Rs+#0) += #m5
2606 // mem[bh](Rs+#u6) += #m5
2607 //===----------------------------------------------------------------------===//
2608
2609 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2610                           PatLeaf immPred, ComplexPattern addrPred,
2611                           SDNodeXForm xformFunc, InstHexagon MI> {
2612   let AddedComplexity = 190 in
2613   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2614                    IntRegs:$addr),
2615              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2616
2617   let AddedComplexity = 195 in
2618   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2619                        immPred:$subend),
2620                   (add IntRegs:$base, extPred:$offset)),
2621             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2622 }
2623
2624 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2625   // Half Word
2626   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2627                         ADDRriU6_1, MEMOPIMM_HALF, L4_isub_memoph_io>;
2628   // Byte
2629   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2630                         ADDRriU6_0, MEMOPIMM_BYTE, L4_isub_memopb_io>;
2631 }
2632
2633 let Predicates = [HasV4T, UseMEMOP] in {
2634   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2635   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2636   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2637
2638   // Word
2639   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2640                           ADDRriU6_2, MEMOPIMM, L4_isub_memopw_io>;
2641 }
2642
2643 //===----------------------------------------------------------------------===//
2644 // Multiclass to define 'def Pats' for bit operations on the memory.
2645 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2646 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2647 //===----------------------------------------------------------------------===//
2648
2649 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2650                      PatLeaf extPred, ComplexPattern addrPred,
2651                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2652
2653   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2654   let AddedComplexity = 250 in
2655   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2656                           immPred:$bitend),
2657                   (add IntRegs:$base, extPred:$offset)),
2658             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2659
2660   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2661   let AddedComplexity = 225 in
2662   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2663                            immPred:$bitend),
2664                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2665              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2666 }
2667
2668 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2669   // Byte - clrbit
2670   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2671                        ADDRriU6_0, CLRMEMIMM_BYTE, L4_iand_memopb_io, and>;
2672   // Byte - setbit
2673   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2674                        ADDRriU6_0, SETMEMIMM_BYTE, L4_ior_memopb_io, or>;
2675   // Half Word - clrbit
2676   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2677                        ADDRriU6_1, CLRMEMIMM_SHORT, L4_iand_memoph_io, and>;
2678   // Half Word - setbit
2679   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2680                        ADDRriU6_1, SETMEMIMM_SHORT, L4_ior_memoph_io, or>;
2681 }
2682
2683 let Predicates = [HasV4T, UseMEMOP] in {
2684   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2685   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2686   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2687   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2688   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2689
2690   // memw(Rs+#0) = [clrbit|setbit](#U5)
2691   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2692   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2693                        CLRMEMIMM, L4_iand_memopw_io, and>;
2694   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2695                        SETMEMIMM, L4_ior_memopw_io, or>;
2696 }
2697
2698 //===----------------------------------------------------------------------===//
2699 // Multiclass to define 'def Pats' for ALU operations on the memory
2700 // where addend is a register.
2701 // mem[bhw](Rs+#0) [+-&|]= Rt
2702 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2703 //===----------------------------------------------------------------------===//
2704
2705 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2706                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2707   let AddedComplexity = 141 in
2708   // mem[bhw](Rs+#0) [+-&|]= Rt
2709   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2710                            (i32 IntRegs:$addend)),
2711                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2712              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2713
2714   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2715   let AddedComplexity = 150 in
2716   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2717                            (i32 IntRegs:$orend)),
2718                    (add IntRegs:$base, extPred:$offset)),
2719              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2720 }
2721
2722 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2723                         ComplexPattern addrPred, PatLeaf extPred,
2724                         InstHexagon addMI, InstHexagon subMI,
2725                         InstHexagon andMI, InstHexagon orMI > {
2726
2727   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2728   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2729   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2730   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2731 }
2732
2733 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2734   // Half Word
2735   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2736                        L4_add_memoph_io, L4_sub_memoph_io,
2737                        L4_and_memoph_io, L4_or_memoph_io>;
2738   // Byte
2739   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2740                        L4_add_memopb_io, L4_sub_memopb_io,
2741                        L4_and_memopb_io, L4_or_memopb_io>;
2742 }
2743
2744 // Define 'def Pats' for MemOps with register addend.
2745 let Predicates = [HasV4T, UseMEMOP] in {
2746   // Byte, Half Word
2747   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2748   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2749   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2750   // Word
2751   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, L4_add_memopw_io,
2752                        L4_sub_memopw_io, L4_and_memopw_io, L4_or_memopw_io >;
2753 }
2754
2755 //===----------------------------------------------------------------------===//
2756 // XTYPE/PRED +
2757 //===----------------------------------------------------------------------===//
2758
2759 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2760 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2761 // hardware. However, compiler can still implement these patterns through
2762 // appropriate patterns combinations based on current implemented patterns.
2763 // The implemented patterns are: EQ/GT/GTU.
2764 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2765
2766 // Following instruction is not being extended as it results into the
2767 // incorrect code for negative numbers.
2768 // Pd=cmpb.eq(Rs,#u8)
2769
2770 // p=!cmp.eq(r1,#s10)
2771 let isCodeGenOnly = 0 in {
2772 def C4_cmpneqi  : T_CMP <"cmp.eq",  0b00, 1, s10Ext>;
2773 def C4_cmpltei  : T_CMP <"cmp.gt",  0b01, 1, s10Ext>;
2774 def C4_cmplteui : T_CMP <"cmp.gtu", 0b10, 1, u9Ext>;
2775 }
2776
2777 def : T_CMP_pat <C4_cmpneqi,  setne,  s10ExtPred>;
2778 def : T_CMP_pat <C4_cmpltei,  setle,  s10ExtPred>;
2779 def : T_CMP_pat <C4_cmplteui, setule, u9ImmPred>;
2780
2781 // rs <= rt -> !(rs > rt).
2782 /*
2783 def: Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2784          (C2_not (C2_cmpgti IntRegs:$src1, s10ExtPred:$src2))>;
2785 //         (C4_cmpltei IntRegs:$src1, s10ExtPred:$src2)>;
2786 */
2787 // Map cmplt(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2788 def: Pat<(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2789          (C4_cmpltei IntRegs:$src1, (DEC_CONST_SIGNED s8ExtPred:$src2))>;
2790
2791 // rs != rt -> !(rs == rt).
2792 def: Pat<(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2793          (C4_cmpneqi IntRegs:$src1, s10ExtPred:$src2)>;
2794
2795 // SDNode for converting immediate C to C-1.
2796 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2797    // Return the byte immediate const-1 as an SDNode.
2798    int32_t imm = N->getSExtValue();
2799    return XformU7ToU7M1Imm(imm);
2800 }]>;
2801
2802 // For the sequence
2803 //   zext( seteq ( and(Rs, 255), u8))
2804 // Generate
2805 //   Pd=cmpb.eq(Rs, #u8)
2806 //   if (Pd.new) Rd=#1
2807 //   if (!Pd.new) Rd=#0
2808 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2809                                            u8ExtPred:$u8)))),
2810            (i32 (TFR_condset_ii (i1 (A4_cmpbeqi (i32 IntRegs:$Rs),
2811                                                  (u8ExtPred:$u8))),
2812                                 1, 0))>,
2813            Requires<[HasV4T]>;
2814
2815 // For the sequence
2816 //   zext( setne ( and(Rs, 255), u8))
2817 // Generate
2818 //   Pd=cmpb.eq(Rs, #u8)
2819 //   if (Pd.new) Rd=#0
2820 //   if (!Pd.new) Rd=#1
2821 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2822                                            u8ExtPred:$u8)))),
2823            (i32 (TFR_condset_ii (i1 (A4_cmpbeqi (i32 IntRegs:$Rs),
2824                                                  (u8ExtPred:$u8))),
2825                                 0, 1))>,
2826            Requires<[HasV4T]>;
2827
2828 // For the sequence
2829 //   zext( seteq (Rs, and(Rt, 255)))
2830 // Generate
2831 //   Pd=cmpb.eq(Rs, Rt)
2832 //   if (Pd.new) Rd=#1
2833 //   if (!Pd.new) Rd=#0
2834 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2835                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2836            (i32 (TFR_condset_ii (i1 (A4_cmpbeq (i32 IntRegs:$Rs),
2837                                                       (i32 IntRegs:$Rt))),
2838                                 1, 0))>,
2839            Requires<[HasV4T]>;
2840
2841 // For the sequence
2842 //   zext( setne (Rs, and(Rt, 255)))
2843 // Generate
2844 //   Pd=cmpb.eq(Rs, Rt)
2845 //   if (Pd.new) Rd=#0
2846 //   if (!Pd.new) Rd=#1
2847 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2848                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2849            (i32 (TFR_condset_ii (i1 (A4_cmpbeq (i32 IntRegs:$Rs),
2850                                                       (i32 IntRegs:$Rt))),
2851                                 0, 1))>,
2852            Requires<[HasV4T]>;
2853
2854 // For the sequence
2855 //   zext( setugt ( and(Rs, 255), u8))
2856 // Generate
2857 //   Pd=cmpb.gtu(Rs, #u8)
2858 //   if (Pd.new) Rd=#1
2859 //   if (!Pd.new) Rd=#0
2860 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2861                                             u8ExtPred:$u8)))),
2862            (i32 (TFR_condset_ii (i1 (A4_cmpbgtui (i32 IntRegs:$Rs),
2863                                                   (u8ExtPred:$u8))),
2864                                 1, 0))>,
2865            Requires<[HasV4T]>;
2866
2867 // For the sequence
2868 //   zext( setugt ( and(Rs, 254), u8))
2869 // Generate
2870 //   Pd=cmpb.gtu(Rs, #u8)
2871 //   if (Pd.new) Rd=#1
2872 //   if (!Pd.new) Rd=#0
2873 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2874                                             u8ExtPred:$u8)))),
2875            (i32 (TFR_condset_ii (i1 (A4_cmpbgtui (i32 IntRegs:$Rs),
2876                                                   (u8ExtPred:$u8))),
2877                                 1, 0))>,
2878            Requires<[HasV4T]>;
2879
2880 // For the sequence
2881 //   zext( setult ( Rs, Rt))
2882 // Generate
2883 //   Pd=cmp.ltu(Rs, Rt)
2884 //   if (Pd.new) Rd=#1
2885 //   if (!Pd.new) Rd=#0
2886 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2887 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2888            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2889                                               (i32 IntRegs:$Rs))),
2890                                 1, 0))>,
2891            Requires<[HasV4T]>;
2892
2893 // For the sequence
2894 //   zext( setlt ( Rs, Rt))
2895 // Generate
2896 //   Pd=cmp.lt(Rs, Rt)
2897 //   if (Pd.new) Rd=#1
2898 //   if (!Pd.new) Rd=#0
2899 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2900 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2901            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2902                                              (i32 IntRegs:$Rs))),
2903                                 1, 0))>,
2904            Requires<[HasV4T]>;
2905
2906 // For the sequence
2907 //   zext( setugt ( Rs, Rt))
2908 // Generate
2909 //   Pd=cmp.gtu(Rs, Rt)
2910 //   if (Pd.new) Rd=#1
2911 //   if (!Pd.new) Rd=#0
2912 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2913            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2914                                               (i32 IntRegs:$Rt))),
2915                                 1, 0))>,
2916            Requires<[HasV4T]>;
2917
2918 // This pattern interefers with coremark performance, not implementing at this
2919 // time.
2920 // For the sequence
2921 //   zext( setgt ( Rs, Rt))
2922 // Generate
2923 //   Pd=cmp.gt(Rs, Rt)
2924 //   if (Pd.new) Rd=#1
2925 //   if (!Pd.new) Rd=#0
2926
2927 // For the sequence
2928 //   zext( setuge ( Rs, Rt))
2929 // Generate
2930 //   Pd=cmp.ltu(Rs, Rt)
2931 //   if (Pd.new) Rd=#0
2932 //   if (!Pd.new) Rd=#1
2933 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2934 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2935            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2936                                               (i32 IntRegs:$Rs))),
2937                                 0, 1))>,
2938            Requires<[HasV4T]>;
2939
2940 // For the sequence
2941 //   zext( setge ( Rs, Rt))
2942 // Generate
2943 //   Pd=cmp.lt(Rs, Rt)
2944 //   if (Pd.new) Rd=#0
2945 //   if (!Pd.new) Rd=#1
2946 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2947 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2948            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2949                                              (i32 IntRegs:$Rs))),
2950                                 0, 1))>,
2951            Requires<[HasV4T]>;
2952
2953 // For the sequence
2954 //   zext( setule ( Rs, Rt))
2955 // Generate
2956 //   Pd=cmp.gtu(Rs, Rt)
2957 //   if (Pd.new) Rd=#0
2958 //   if (!Pd.new) Rd=#1
2959 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2960            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2961                                               (i32 IntRegs:$Rt))),
2962                                 0, 1))>,
2963            Requires<[HasV4T]>;
2964
2965 // For the sequence
2966 //   zext( setle ( Rs, Rt))
2967 // Generate
2968 //   Pd=cmp.gt(Rs, Rt)
2969 //   if (Pd.new) Rd=#0
2970 //   if (!Pd.new) Rd=#1
2971 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2972            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2973                                              (i32 IntRegs:$Rt))),
2974                                 0, 1))>,
2975            Requires<[HasV4T]>;
2976
2977 // For the sequence
2978 //   zext( setult ( and(Rs, 255), u8))
2979 // Use the isdigit transformation below
2980
2981 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2982 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2983 // The isdigit transformation relies on two 'clever' aspects:
2984 // 1) The data type is unsigned which allows us to eliminate a zero test after
2985 //    biasing the expression by 48. We are depending on the representation of
2986 //    the unsigned types, and semantics.
2987 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2988 //
2989 // For the C code:
2990 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2991 // The code is transformed upstream of llvm into
2992 //   retval = (c-48) < 10 ? 1 : 0;
2993 let AddedComplexity = 139 in
2994 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2995                                   u7StrictPosImmPred:$src2)))),
2996   (i32 (C2_muxii (i1 (A4_cmpbgtui (i32 IntRegs:$src1),
2997                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2998                    0, 1))>,
2999                    Requires<[HasV4T]>;
3000
3001 //===----------------------------------------------------------------------===//
3002 // XTYPE/PRED -
3003 //===----------------------------------------------------------------------===//
3004
3005 //===----------------------------------------------------------------------===//
3006 // Multiclass for DeallocReturn
3007 //===----------------------------------------------------------------------===//
3008 class L4_RETURN<string mnemonic, bit isNot, bit isPredNew, bit isTak>
3009   : LD0Inst<(outs), (ins PredRegs:$src),
3010   !if(isNot, "if (!$src", "if ($src")#
3011   !if(isPredNew, ".new) ", ") ")#mnemonic#
3012   !if(isPredNew, #!if(isTak,":t", ":nt"),""),
3013   [], "", LD_tc_3or4stall_SLOT0> {
3014
3015     bits<2> src;
3016     let BaseOpcode = "L4_RETURN";
3017     let isPredicatedFalse = isNot;
3018     let isPredicatedNew = isPredNew;
3019     let isTaken = isTak;
3020     let IClass = 0b1001;
3021
3022     let Inst{27-16} = 0b011000011110;
3023
3024     let Inst{13} = isNot;
3025     let Inst{12} = isTak;
3026     let Inst{11} = isPredNew;
3027     let Inst{10} = 0b0;
3028     let Inst{9-8} = src;
3029     let Inst{4-0} = 0b11110;
3030   }
3031
3032 // Produce all predicated forms, p, !p, p.new, !p.new, :t, :nt
3033 multiclass L4_RETURN_PRED<string mnemonic, bit PredNot> {
3034   let isPredicated = 1 in {
3035     def _#NAME# : L4_RETURN <mnemonic, PredNot, 0, 1>;
3036     def _#NAME#new_pnt : L4_RETURN <mnemonic, PredNot, 1, 0>;
3037     def _#NAME#new_pt : L4_RETURN <mnemonic, PredNot, 1, 1>;
3038   }
3039 }
3040
3041 multiclass LD_MISC_L4_RETURN<string mnemonic> {
3042   let isBarrier = 1, isPredicable = 1 in
3043     def NAME : LD0Inst <(outs), (ins), mnemonic, [], "",
3044                         LD_tc_3or4stall_SLOT0> {
3045       let BaseOpcode = "L4_RETURN";
3046       let IClass = 0b1001;
3047       let Inst{27-16} = 0b011000011110;
3048       let Inst{13-10} = 0b0000;
3049       let Inst{4-0} = 0b11110;
3050     }
3051   defm t : L4_RETURN_PRED<mnemonic, 0 >;
3052   defm f : L4_RETURN_PRED<mnemonic, 1 >;
3053 }
3054
3055 let isReturn = 1, isTerminator = 1,
3056     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3057     validSubTargets = HasV4SubT, isCodeGenOnly = 0 in
3058 defm L4_return: LD_MISC_L4_RETURN <"dealloc_return">, PredNewRel;
3059
3060 // Restore registers and dealloc return function call.
3061 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
3062   Defs = [R29, R30, R31, PC] in {
3063 let validSubTargets = HasV4SubT in
3064   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
3065                                    (ins calltarget:$dst),
3066              "jump $dst",
3067              []>,
3068              Requires<[HasV4T]>;
3069 }
3070
3071 // Restore registers and dealloc frame before a tail call.
3072 let isCall = 1, isBarrier = 1,
3073   Defs = [R29, R30, R31, PC] in {
3074 let validSubTargets = HasV4SubT in
3075   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
3076                                            (ins calltarget:$dst),
3077              "call $dst",
3078              []>,
3079              Requires<[HasV4T]>;
3080 }
3081
3082 // Save registers function call.
3083 let isCall = 1, isBarrier = 1,
3084   Uses = [R29, R31] in {
3085   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3086                                (ins calltarget:$dst),
3087              "call $dst // Save_calle_saved_registers",
3088              []>,
3089              Requires<[HasV4T]>;
3090 }
3091
3092 //===----------------------------------------------------------------------===//
3093 // Template class for non predicated store instructions with
3094 // GP-Relative or absolute addressing.
3095 //===----------------------------------------------------------------------===//
3096 let hasSideEffects = 0, isPredicable = 1, isNVStorable = 1 in
3097 class T_StoreAbsGP <string mnemonic, RegisterClass RC, Operand ImmOp,
3098                     bits<2>MajOp, Operand AddrOp, bit isAbs, bit isHalf>
3099   : STInst<(outs), (ins AddrOp:$addr, RC:$src),
3100   mnemonic # !if(isAbs, "(##", "(#")#"$addr) = $src"#!if(isHalf, ".h",""),
3101   [], "", V2LDST_tc_st_SLOT01> {
3102     bits<19> addr;
3103     bits<5> src;
3104     bits<16> offsetBits;
3105
3106     string ImmOpStr = !cast<string>(ImmOp);
3107     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3108                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3109                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3110                                       /* u16_0Imm */ addr{15-0})));
3111     let IClass = 0b0100;
3112     let Inst{27} = 1;
3113     let Inst{26-25} = offsetBits{15-14};
3114     let Inst{24}    = 0b0;
3115     let Inst{23-22} = MajOp;
3116     let Inst{21}    = isHalf;
3117     let Inst{20-16} = offsetBits{13-9};
3118     let Inst{13}    = offsetBits{8};
3119     let Inst{12-8}  = src;
3120     let Inst{7-0}   = offsetBits{7-0};
3121   }
3122
3123 //===----------------------------------------------------------------------===//
3124 // Template class for predicated store instructions with
3125 // GP-Relative or absolute addressing.
3126 //===----------------------------------------------------------------------===//
3127 let hasSideEffects = 0, isPredicated = 1, isNVStorable = 1, opExtentBits = 6,
3128     opExtendable = 1 in
3129 class T_StoreAbs_Pred <string mnemonic, RegisterClass RC, bits<2> MajOp,
3130                        bit isHalf, bit isNot, bit isNew>
3131   : STInst<(outs), (ins PredRegs:$src1, u6Ext:$absaddr, RC: $src2),
3132   !if(isNot, "if (!$src1", "if ($src1")#!if(isNew, ".new) ",
3133   ") ")#mnemonic#"(#$absaddr) = $src2"#!if(isHalf, ".h",""),
3134   [], "", ST_tc_st_SLOT01>, AddrModeRel {
3135     bits<2> src1;
3136     bits<6> absaddr;
3137     bits<5> src2;
3138
3139     let isPredicatedNew = isNew;
3140     let isPredicatedFalse = isNot;
3141
3142     let IClass = 0b1010;
3143
3144     let Inst{27-24} = 0b1111;
3145     let Inst{23-22} = MajOp;
3146     let Inst{21}    = isHalf;
3147     let Inst{17-16} = absaddr{5-4};
3148     let Inst{13}    = isNew;
3149     let Inst{12-8}  = src2;
3150     let Inst{7}     = 0b1;
3151     let Inst{6-3}   = absaddr{3-0};
3152     let Inst{2}     = isNot;
3153     let Inst{1-0}   = src1;
3154   }
3155
3156 //===----------------------------------------------------------------------===//
3157 // Template class for predicated store instructions with absolute addressing.
3158 //===----------------------------------------------------------------------===//
3159 class T_StoreAbs <string mnemonic, RegisterClass RC, Operand ImmOp,
3160                  bits<2> MajOp, bit isHalf>
3161   : T_StoreAbsGP <mnemonic, RC, ImmOp, MajOp, u0AlwaysExt, 1, isHalf>,
3162                   AddrModeRel {
3163   string ImmOpStr = !cast<string>(ImmOp);
3164   let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3165                      !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3166                      !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3167                                       /* u16_0Imm */ 16)));
3168
3169   let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3170                       !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3171                       !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3172                                        /* u16_0Imm */ 0)));
3173 }
3174
3175 //===----------------------------------------------------------------------===//
3176 // Multiclass for store instructions with absolute addressing.
3177 //===----------------------------------------------------------------------===//
3178 let validSubTargets = HasV4SubT, addrMode = Absolute, isExtended = 1 in
3179 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC,
3180                   Operand ImmOp, bits<2> MajOp, bit isHalf = 0> {
3181   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3182     let opExtendable = 0, isPredicable = 1 in
3183     def S2_#NAME#abs : T_StoreAbs <mnemonic, RC, ImmOp, MajOp, isHalf>;
3184
3185     // Predicated
3186     def S4_p#NAME#t_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 0, 0>;
3187     def S4_p#NAME#f_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 1, 0>;
3188
3189     // .new Predicated
3190     def S4_p#NAME#tnew_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 0, 1>;
3191     def S4_p#NAME#fnew_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 1, 1>;
3192   }
3193 }
3194
3195 //===----------------------------------------------------------------------===//
3196 // Template class for non predicated new-value store instructions with
3197 // GP-Relative or absolute addressing.
3198 //===----------------------------------------------------------------------===//
3199 let hasSideEffects = 0, isPredicable = 1, mayStore = 1, isNVStore = 1,
3200     isNewValue = 1, opNewValue = 1 in
3201 class T_StoreAbsGP_NV <string mnemonic, Operand ImmOp, bits<2>MajOp, bit isAbs>
3202   : NVInst_V4<(outs), (ins u0AlwaysExt:$addr, IntRegs:$src),
3203   mnemonic # !if(isAbs, "(##", "(#")#"$addr) = $src.new",
3204   [], "", V2LDST_tc_st_SLOT0> {
3205     bits<19> addr;
3206     bits<3> src;
3207     bits<16> offsetBits;
3208
3209     string ImmOpStr = !cast<string>(ImmOp);
3210     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3211                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3212                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3213                                       /* u16_0Imm */ addr{15-0})));
3214     let IClass = 0b0100;
3215
3216     let Inst{27} = 1;
3217     let Inst{26-25} = offsetBits{15-14};
3218     let Inst{24-21} = 0b0101;
3219     let Inst{20-16} = offsetBits{13-9};
3220     let Inst{13}    = offsetBits{8};
3221     let Inst{12-11} = MajOp;
3222     let Inst{10-8}  = src;
3223     let Inst{7-0}   = offsetBits{7-0};
3224   }
3225
3226 //===----------------------------------------------------------------------===//
3227 // Template class for predicated new-value store instructions with
3228 // absolute addressing.
3229 //===----------------------------------------------------------------------===//
3230 let hasSideEffects = 0, isPredicated = 1, mayStore = 1, isNVStore = 1,
3231     isNewValue = 1, opNewValue = 2, opExtentBits = 6, opExtendable = 1 in
3232 class T_StoreAbs_NV_Pred <string mnemonic, bits<2> MajOp, bit isNot, bit isNew>
3233   : NVInst_V4<(outs), (ins PredRegs:$src1, u6Ext:$absaddr, IntRegs:$src2),
3234   !if(isNot, "if (!$src1", "if ($src1")#!if(isNew, ".new) ",
3235   ") ")#mnemonic#"(#$absaddr) = $src2.new",
3236   [], "", ST_tc_st_SLOT0>, AddrModeRel {
3237     bits<2> src1;
3238     bits<6> absaddr;
3239     bits<3> src2;
3240
3241     let isPredicatedNew = isNew;
3242     let isPredicatedFalse = isNot;
3243
3244     let IClass = 0b1010;
3245
3246     let Inst{27-24} = 0b1111;
3247     let Inst{23-21} = 0b101;
3248     let Inst{17-16} = absaddr{5-4};
3249     let Inst{13}    = isNew;
3250     let Inst{12-11} = MajOp;
3251     let Inst{10-8}  = src2;
3252     let Inst{7}     = 0b1;
3253     let Inst{6-3}   = absaddr{3-0};
3254     let Inst{2}     = isNot;
3255     let Inst{1-0}   = src1;
3256 }
3257
3258 //===----------------------------------------------------------------------===//
3259 // Template class for non-predicated new-value store instructions with
3260 // absolute addressing.
3261 //===----------------------------------------------------------------------===//
3262 class T_StoreAbs_NV <string mnemonic, Operand ImmOp, bits<2> MajOp>
3263   : T_StoreAbsGP_NV <mnemonic, ImmOp, MajOp, 1>, AddrModeRel {
3264
3265   string ImmOpStr = !cast<string>(ImmOp);
3266   let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3267                      !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3268                      !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3269                                       /* u16_0Imm */ 16)));
3270
3271   let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3272                       !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3273                       !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3274                                        /* u16_0Imm */ 0)));
3275 }
3276
3277 //===----------------------------------------------------------------------===//
3278 // Multiclass for new-value store instructions with absolute addressing.
3279 //===----------------------------------------------------------------------===//
3280 let validSubTargets = HasV4SubT, addrMode = Absolute, isExtended = 1  in
3281 multiclass ST_Abs_NV <string mnemonic, string CextOp, Operand ImmOp,
3282                    bits<2> MajOp> {
3283   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3284     let opExtendable = 0, isPredicable = 1 in
3285     def S2_#NAME#newabs : T_StoreAbs_NV <mnemonic, ImmOp, MajOp>;
3286
3287     // Predicated
3288     def S4_p#NAME#newt_abs  : T_StoreAbs_NV_Pred <mnemonic, MajOp, 0, 0>;
3289     def S4_p#NAME#newf_abs  : T_StoreAbs_NV_Pred <mnemonic, MajOp, 1, 0>;
3290
3291     // .new Predicated
3292     def S4_p#NAME#newtnew_abs : T_StoreAbs_NV_Pred <mnemonic, MajOp, 0, 1>;
3293     def S4_p#NAME#newfnew_abs : T_StoreAbs_NV_Pred <mnemonic, MajOp, 1, 1>;
3294   }
3295 }
3296
3297 //===----------------------------------------------------------------------===//
3298 // Stores with absolute addressing
3299 //===----------------------------------------------------------------------===//
3300 let accessSize = ByteAccess, isCodeGenOnly = 0 in
3301 defm storerb : ST_Abs    <"memb", "STrib", IntRegs, u16_0Imm, 0b00>,
3302                ST_Abs_NV <"memb", "STrib", u16_0Imm, 0b00>;
3303
3304 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3305 defm storerh : ST_Abs    <"memh", "STrih", IntRegs, u16_1Imm, 0b01>,
3306                ST_Abs_NV <"memh", "STrih", u16_1Imm, 0b01>;
3307
3308 let accessSize = WordAccess, isCodeGenOnly = 0 in
3309 defm storeri : ST_Abs    <"memw", "STriw", IntRegs, u16_2Imm, 0b10>,
3310                ST_Abs_NV <"memw", "STriw", u16_2Imm, 0b10>;
3311
3312 let isNVStorable = 0, accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3313 defm storerd : ST_Abs <"memd", "STrid", DoubleRegs, u16_3Imm, 0b11>;
3314
3315 let isNVStorable = 0, accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3316 defm storerf : ST_Abs <"memh", "STrif", IntRegs, u16_1Imm, 0b01, 1>;
3317
3318 //===----------------------------------------------------------------------===//
3319 // GP-relative stores.
3320 // mem[bhwd](#global)=Rt
3321 // Once predicated, these instructions map to absolute addressing mode.
3322 // if ([!]Pv[.new]) mem[bhwd](##global)=Rt
3323 //===----------------------------------------------------------------------===//
3324
3325 let validSubTargets = HasV4SubT in
3326 class T_StoreGP <string mnemonic, string BaseOp, RegisterClass RC,
3327                  Operand ImmOp, bits<2> MajOp, bit isHalf = 0>
3328   : T_StoreAbsGP <mnemonic, RC, ImmOp, MajOp, globaladdress, 0, isHalf> {
3329     // Set BaseOpcode same as absolute addressing instructions so that
3330     // non-predicated GP-Rel instructions can have relate with predicated
3331     // Absolute instruction.
3332     let BaseOpcode = BaseOp#_abs;
3333   }
3334
3335 let validSubTargets = HasV4SubT in
3336 multiclass ST_GP <string mnemonic, string BaseOp, Operand ImmOp,
3337                   bits<2> MajOp, bit isHalf = 0> {
3338   // Set BaseOpcode same as absolute addressing instructions so that
3339   // non-predicated GP-Rel instructions can have relate with predicated
3340   // Absolute instruction.
3341   let BaseOpcode = BaseOp#_abs in {
3342     def NAME#gp : T_StoreAbsGP <mnemonic, IntRegs, ImmOp, MajOp,
3343                                 globaladdress, 0, isHalf>;
3344     // New-value store
3345     def NAME#newgp : T_StoreAbsGP_NV <mnemonic, ImmOp, MajOp, 0> ;
3346   }
3347 }
3348
3349 let accessSize = ByteAccess in
3350 defm S2_storerb : ST_GP<"memb", "STrib", u16_0Imm, 0b00>, NewValueRel;
3351
3352 let accessSize = HalfWordAccess in
3353 defm S2_storerh : ST_GP<"memh", "STrih", u16_1Imm, 0b01>, NewValueRel;
3354
3355 let accessSize = WordAccess in
3356 defm S2_storeri : ST_GP<"memw", "STriw", u16_2Imm, 0b10>, NewValueRel;
3357
3358 let isNVStorable = 0, accessSize = DoubleWordAccess in
3359 def S2_storerdgp : T_StoreGP <"memd", "STrid", DoubleRegs,
3360                               u16_3Imm, 0b11>, PredNewRel;
3361
3362 let isNVStorable = 0, accessSize = HalfWordAccess in
3363 def S2_storerfgp : T_StoreGP <"memh", "STrif", IntRegs,
3364                               u16_1Imm, 0b01, 1>, PredNewRel;
3365
3366 let Predicates = [HasV4T], AddedComplexity = 30 in {
3367 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3368                         (HexagonCONST32 tglobaladdr:$absaddr)),
3369           (S2_storerbabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3370
3371 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3372                           (HexagonCONST32 tglobaladdr:$absaddr)),
3373           (S2_storerhabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3374
3375 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3376           (S2_storeriabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3377
3378 def : Pat<(store (i64 DoubleRegs:$src1),
3379                  (HexagonCONST32 tglobaladdr:$absaddr)),
3380           (S2_storerdabs tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3381 }
3382
3383 // 64 bit atomic store
3384 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3385                             (i64 DoubleRegs:$src1)),
3386            (S2_storerdgp tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3387            Requires<[HasV4T]>;
3388
3389 // Map from store(globaladdress) -> memd(#foo)
3390 let AddedComplexity = 100 in
3391 def : Pat <(store (i64 DoubleRegs:$src1),
3392                   (HexagonCONST32_GP tglobaladdr:$global)),
3393            (S2_storerdgp tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3394
3395 // 8 bit atomic store
3396 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3397                             (i32 IntRegs:$src1)),
3398             (S2_storerbgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3399
3400 // Map from store(globaladdress) -> memb(#foo)
3401 let AddedComplexity = 100 in
3402 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3403           (HexagonCONST32_GP tglobaladdr:$global)),
3404           (S2_storerbgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3405
3406 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3407 //       to "r0 = 1; memw(#foo) = r0"
3408 let AddedComplexity = 100 in
3409 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3410           (S2_storerbgp tglobaladdr:$global, (A2_tfrsi 1))>;
3411
3412 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3413                            (i32 IntRegs:$src1)),
3414           (S2_storerhgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3415
3416 // Map from store(globaladdress) -> memh(#foo)
3417 let AddedComplexity = 100 in
3418 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3419                          (HexagonCONST32_GP tglobaladdr:$global)),
3420           (S2_storerhgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3421
3422 // 32 bit atomic store
3423 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3424                            (i32 IntRegs:$src1)),
3425           (S2_storerigp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3426
3427 // Map from store(globaladdress) -> memw(#foo)
3428 let AddedComplexity = 100 in
3429 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3430           (S2_storerigp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3431
3432 //===----------------------------------------------------------------------===//
3433 // Template class for non predicated load instructions with
3434 // absolute addressing mode.
3435 //===----------------------------------------------------------------------===//
3436 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT in
3437 class T_LoadAbsGP <string mnemonic, RegisterClass RC, Operand ImmOp,
3438                    bits<3> MajOp, Operand AddrOp, bit isAbs>
3439   : LDInst <(outs RC:$dst), (ins AddrOp:$addr),
3440   "$dst = "#mnemonic# !if(isAbs, "(##", "(#")#"$addr)",
3441   [], "", V2LDST_tc_ld_SLOT01> {
3442     bits<5> dst;
3443     bits<19> addr;
3444     bits<16> offsetBits;
3445
3446     string ImmOpStr = !cast<string>(ImmOp);
3447     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3448                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3449                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3450                                       /* u16_0Imm */ addr{15-0})));
3451
3452     let IClass = 0b0100;
3453
3454     let Inst{27}    = 0b1;
3455     let Inst{26-25} = offsetBits{15-14};
3456     let Inst{24}    = 0b1;
3457     let Inst{23-21} = MajOp;
3458     let Inst{20-16} = offsetBits{13-9};
3459     let Inst{13-5}  = offsetBits{8-0};
3460     let Inst{4-0}   = dst;
3461   }
3462
3463 class T_LoadAbs <string mnemonic, RegisterClass RC, Operand ImmOp,
3464                  bits<3> MajOp>
3465   : T_LoadAbsGP <mnemonic, RC, ImmOp, MajOp, u0AlwaysExt, 1>, AddrModeRel {
3466
3467     string ImmOpStr = !cast<string>(ImmOp);
3468     let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3469                        !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3470                        !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3471                                         /* u16_0Imm */ 16)));
3472
3473     let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3474                         !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3475                         !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3476                                         /* u16_0Imm */ 0)));
3477   }
3478 //===----------------------------------------------------------------------===//
3479 // Template class for predicated load instructions with
3480 // absolute addressing mode.
3481 //===----------------------------------------------------------------------===//
3482 let isPredicated = 1, hasNewValue = 1, opExtentBits = 6, opExtendable = 2 in
3483 class T_LoadAbs_Pred <string mnemonic, RegisterClass RC, bits<3> MajOp,
3484                       bit isPredNot, bit isPredNew>
3485   : LDInst <(outs RC:$dst), (ins PredRegs:$src1, u6Ext:$absaddr),
3486   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3487   ") ")#"$dst = "#mnemonic#"(#$absaddr)">, AddrModeRel {
3488     bits<5> dst;
3489     bits<2> src1;
3490     bits<6> absaddr;
3491
3492     let isPredicatedNew = isPredNew;
3493     let isPredicatedFalse = isPredNot;
3494
3495     let IClass = 0b1001;
3496
3497     let Inst{27-24} = 0b1111;
3498     let Inst{23-21} = MajOp;
3499     let Inst{20-16} = absaddr{5-1};
3500     let Inst{13} = 0b1;
3501     let Inst{12} = isPredNew;
3502     let Inst{11} = isPredNot;
3503     let Inst{10-9} = src1;
3504     let Inst{8} = absaddr{0};
3505     let Inst{7} = 0b1;
3506     let Inst{4-0} = dst;
3507   }
3508
3509 //===----------------------------------------------------------------------===//
3510 // Multiclass for the load instructions with absolute addressing mode.
3511 //===----------------------------------------------------------------------===//
3512 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bits<3> MajOp,
3513                        bit PredNot> {
3514   def _abs : T_LoadAbs_Pred <mnemonic, RC, MajOp, PredNot, 0>;
3515   // Predicate new
3516   def new_abs : T_LoadAbs_Pred <mnemonic, RC, MajOp, PredNot, 1>;
3517 }
3518
3519 let addrMode = Absolute, isExtended = 1 in
3520 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC,
3521                   Operand ImmOp, bits<3> MajOp> {
3522   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3523     let opExtendable = 1, isPredicable = 1 in
3524     def L4_#NAME#_abs: T_LoadAbs <mnemonic, RC, ImmOp, MajOp>;
3525
3526     // Predicated
3527     defm L4_p#NAME#t : LD_Abs_Pred<mnemonic, RC, MajOp, 0>;
3528     defm L4_p#NAME#f : LD_Abs_Pred<mnemonic, RC, MajOp, 1>;
3529   }
3530 }
3531
3532 let accessSize = ByteAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
3533   defm loadrb  : LD_Abs<"memb",  "LDrib",  IntRegs, u16_0Imm, 0b000>;
3534   defm loadrub : LD_Abs<"memub", "LDriub", IntRegs, u16_0Imm, 0b001>;
3535 }
3536
3537 let accessSize = HalfWordAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
3538   defm loadrh  : LD_Abs<"memh",  "LDrih",  IntRegs, u16_1Imm, 0b010>;
3539   defm loadruh : LD_Abs<"memuh", "LDriuh", IntRegs, u16_1Imm, 0b011>;
3540 }
3541
3542 let accessSize = WordAccess, hasNewValue = 1, isCodeGenOnly = 0 in
3543 defm loadri  : LD_Abs<"memw",  "LDriw",  IntRegs, u16_2Imm, 0b100>;
3544
3545 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3546 defm loadrd  : LD_Abs<"memd",  "LDrid", DoubleRegs, u16_3Imm, 0b110>;
3547
3548 //===----------------------------------------------------------------------===//
3549 // multiclass for load instructions with GP-relative addressing mode.
3550 // Rx=mem[bhwd](##global)
3551 // Once predicated, these instructions map to absolute addressing mode.
3552 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3553 //===----------------------------------------------------------------------===//
3554
3555 class T_LoadGP <string mnemonic, string BaseOp, RegisterClass RC, Operand ImmOp,
3556                 bits<3> MajOp>
3557   : T_LoadAbsGP <mnemonic, RC, ImmOp, MajOp, globaladdress, 0>, PredNewRel {
3558     let BaseOpcode = BaseOp#_abs;
3559   }
3560
3561 let accessSize = ByteAccess, hasNewValue = 1 in {
3562   def L2_loadrbgp  : T_LoadGP<"memb",  "LDrib",  IntRegs, u16_0Imm, 0b000>;
3563   def L2_loadrubgp : T_LoadGP<"memub", "LDriub", IntRegs, u16_0Imm, 0b001>;
3564 }
3565
3566 let accessSize = HalfWordAccess, hasNewValue = 1 in {
3567   def L2_loadrhgp  : T_LoadGP<"memh",  "LDrih",  IntRegs, u16_1Imm, 0b010>;
3568   def L2_loadruhgp : T_LoadGP<"memuh", "LDriuh", IntRegs, u16_1Imm, 0b011>;
3569 }
3570
3571 let accessSize = WordAccess, hasNewValue = 1 in
3572 def L2_loadrigp  : T_LoadGP<"memw",  "LDriw",  IntRegs, u16_2Imm, 0b100>;
3573
3574 let accessSize = DoubleWordAccess in
3575 def L2_loadrdgp  : T_LoadGP<"memd", "LDrid", DoubleRegs, u16_3Imm, 0b110>;
3576
3577 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3578 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3579           (L4_loadri_abs tglobaladdr: $absaddr)>;
3580
3581 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3582           (L4_loadrb_abs tglobaladdr:$absaddr)>;
3583
3584 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3585           (L4_loadrub_abs tglobaladdr:$absaddr)>;
3586
3587 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3588           (L4_loadrh_abs tglobaladdr:$absaddr)>;
3589
3590 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3591           (L4_loadruh_abs tglobaladdr:$absaddr)>;
3592 }
3593
3594 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3595            (i64 (L2_loadrdgp tglobaladdr:$global))>;
3596
3597 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3598            (i32 (L2_loadrigp tglobaladdr:$global))>;
3599
3600 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3601            (i32 (L2_loadruhgp tglobaladdr:$global))>;
3602
3603 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3604            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3605
3606 // Map from load(globaladdress) -> memw(#foo + 0)
3607 let AddedComplexity = 100 in
3608 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3609            (i64 (L2_loadrdgp tglobaladdr:$global))>;
3610
3611 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3612 let AddedComplexity = 100 in
3613 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3614            (i1 (C2_tfrrp (i32 (L2_loadrbgp tglobaladdr:$global))))>;
3615
3616 // When the Interprocedural Global Variable optimizer realizes that a certain
3617 // global variable takes only two constant values, it shrinks the global to
3618 // a boolean. Catch those loads here in the following 3 patterns.
3619 let AddedComplexity = 100 in
3620 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3621            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3622
3623 let AddedComplexity = 100 in
3624 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3625            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3626
3627 // Map from load(globaladdress) -> memb(#foo)
3628 let AddedComplexity = 100 in
3629 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3630            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3631
3632 // Map from load(globaladdress) -> memb(#foo)
3633 let AddedComplexity = 100 in
3634 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3635            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3636
3637 let AddedComplexity = 100 in
3638 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3639            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3640
3641 // Map from load(globaladdress) -> memub(#foo)
3642 let AddedComplexity = 100 in
3643 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3644            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3645
3646 // Map from load(globaladdress) -> memh(#foo)
3647 let AddedComplexity = 100 in
3648 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3649            (i32 (L2_loadrhgp tglobaladdr:$global))>;
3650
3651 // Map from load(globaladdress) -> memh(#foo)
3652 let AddedComplexity = 100 in
3653 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3654            (i32 (L2_loadrhgp tglobaladdr:$global))>;
3655
3656 // Map from load(globaladdress) -> memuh(#foo)
3657 let AddedComplexity = 100 in
3658 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3659            (i32 (L2_loadruhgp tglobaladdr:$global))>;
3660
3661 // Map from load(globaladdress) -> memw(#foo)
3662 let AddedComplexity = 100 in
3663 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3664            (i32 (L2_loadrigp tglobaladdr:$global))>;
3665
3666
3667 // Transfer global address into a register
3668 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3669 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3670 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3671            "$dst = #$src1",
3672            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3673            Requires<[HasV4T]>;
3674
3675 // Transfer a block address into a register
3676 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3677           (TFRI_V4 tblockaddress:$src1)>,
3678           Requires<[HasV4T]>;
3679
3680 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3681 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3682 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3683                            (ins PredRegs:$src1, s16Ext:$src2),
3684            "if($src1) $dst = #$src2",
3685            []>,
3686            Requires<[HasV4T]>;
3687
3688 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3689 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3690 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3691                               (ins PredRegs:$src1, s16Ext:$src2),
3692            "if(!$src1) $dst = #$src2",
3693            []>,
3694            Requires<[HasV4T]>;
3695
3696 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3697 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3698 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3699                              (ins PredRegs:$src1, s16Ext:$src2),
3700            "if($src1.new) $dst = #$src2",
3701            []>,
3702            Requires<[HasV4T]>;
3703
3704 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3705 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3706 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3707                                 (ins PredRegs:$src1, s16Ext:$src2),
3708            "if(!$src1.new) $dst = #$src2",
3709            []>,
3710            Requires<[HasV4T]>;
3711
3712 let AddedComplexity = 50, Predicates = [HasV4T] in
3713 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3714            (TFRI_V4 tglobaladdr:$src1)>,
3715            Requires<[HasV4T]>;
3716
3717
3718 // Load - Indirect with long offset: These instructions take global address
3719 // as an operand
3720 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3721 validSubTargets = HasV4SubT in
3722 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3723             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3724             "$dst=memd($src1<<#$src2+##$offset)",
3725             [(set (i64 DoubleRegs:$dst),
3726                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3727                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3728             Requires<[HasV4T]>;
3729
3730 let AddedComplexity = 40 in
3731 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3732 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3733   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3734             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3735             !strconcat("$dst = ",
3736             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3737             [(set IntRegs:$dst,
3738                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3739                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3740             Requires<[HasV4T]>;
3741 }
3742
3743 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3744 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3745 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3746 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3747 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3748 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3749 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3750
3751 let AddedComplexity = 40 in
3752 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3753                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3754            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3755            Requires<[HasV4T]>;
3756
3757 let AddedComplexity = 40 in
3758 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3759                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3760            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3761            Requires<[HasV4T]>;
3762
3763 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3764 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3765           (S2_storerbabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3766
3767 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3768           (S2_storerhabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3769
3770 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3771           (S2_storeriabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3772 }
3773
3774 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3775 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3776           (L4_loadri_abs u0AlwaysExtPred:$src)>;
3777
3778 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3779           (L4_loadrb_abs u0AlwaysExtPred:$src)>;
3780
3781 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3782           (L4_loadrub_abs u0AlwaysExtPred:$src)>;
3783
3784 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3785           (L4_loadrh_abs u0AlwaysExtPred:$src)>;
3786
3787 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3788           (L4_loadruh_abs u0AlwaysExtPred:$src)>;
3789 }
3790
3791 // Indexed store word - global address.
3792 // memw(Rs+#u6:2)=#S8
3793 let AddedComplexity = 10 in
3794 def STriw_offset_ext_V4 : STInst<(outs),
3795             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3796             "memw($src1+#$src2) = ##$src3",
3797             [(store (HexagonCONST32 tglobaladdr:$src3),
3798                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3799             Requires<[HasV4T]>;
3800
3801 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3802           (i64 (A4_combineir (i32 0), (i32 (S2_cl0p DoubleRegs:$src1))))>,
3803           Requires<[HasV4T]>;
3804
3805 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3806           (i64 (A4_combineir (i32 0), (i32 (S2_ct0p DoubleRegs:$src1))))>,
3807           Requires<[HasV4T]>;
3808
3809
3810 // i8 -> i64 loads
3811 // We need a complexity of 120 here to override preceding handling of
3812 // zextloadi8.
3813 let Predicates = [HasV4T], AddedComplexity = 120 in {
3814 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3815       (i64 (A4_combineir 0, (L4_loadrb_abs tglobaladdr:$addr)))>;
3816
3817 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3818       (i64 (A4_combineir 0, (L4_loadrub_abs tglobaladdr:$addr)))>;
3819
3820 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3821       (i64 (A2_sxtw (L4_loadrb_abs tglobaladdr:$addr)))>;
3822
3823 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3824       (i64 (A4_combineir 0, (L4_loadrb_abs FoldGlobalAddr:$addr)))>;
3825
3826 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3827       (i64 (A4_combineir 0, (L4_loadrub_abs FoldGlobalAddr:$addr)))>;
3828
3829 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3830       (i64 (A2_sxtw (L4_loadrb_abs FoldGlobalAddr:$addr)))>;
3831 }
3832 // i16 -> i64 loads
3833 // We need a complexity of 120 here to override preceding handling of
3834 // zextloadi16.
3835 let AddedComplexity = 120 in {
3836 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3837       (i64 (A4_combineir 0, (L4_loadrh_abs tglobaladdr:$addr)))>,
3838       Requires<[HasV4T]>;
3839
3840 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3841       (i64 (A4_combineir 0, (L4_loadruh_abs tglobaladdr:$addr)))>,
3842       Requires<[HasV4T]>;
3843
3844 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3845       (i64 (A2_sxtw (L4_loadrh_abs tglobaladdr:$addr)))>,
3846       Requires<[HasV4T]>;
3847
3848 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3849       (i64 (A4_combineir 0, (L4_loadrh_abs FoldGlobalAddr:$addr)))>,
3850       Requires<[HasV4T]>;
3851
3852 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3853       (i64 (A4_combineir 0, (L4_loadruh_abs FoldGlobalAddr:$addr)))>,
3854       Requires<[HasV4T]>;
3855
3856 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3857       (i64 (A2_sxtw (L4_loadrh_abs FoldGlobalAddr:$addr)))>,
3858       Requires<[HasV4T]>;
3859 }
3860 // i32->i64 loads
3861 // We need a complexity of 120 here to override preceding handling of
3862 // zextloadi32.
3863 let AddedComplexity = 120 in {
3864 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3865       (i64 (A4_combineir 0, (L4_loadri_abs tglobaladdr:$addr)))>,
3866       Requires<[HasV4T]>;
3867
3868 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3869       (i64 (A4_combineir 0, (L4_loadri_abs tglobaladdr:$addr)))>,
3870       Requires<[HasV4T]>;
3871
3872 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3873       (i64 (A2_sxtw (L4_loadri_abs tglobaladdr:$addr)))>,
3874       Requires<[HasV4T]>;
3875
3876 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3877       (i64 (A4_combineir 0, (L4_loadri_abs FoldGlobalAddr:$addr)))>,
3878       Requires<[HasV4T]>;
3879
3880 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3881       (i64 (A4_combineir 0, (L4_loadri_abs FoldGlobalAddr:$addr)))>,
3882       Requires<[HasV4T]>;
3883
3884 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3885       (i64 (A2_sxtw (L4_loadri_abs FoldGlobalAddr:$addr)))>,
3886       Requires<[HasV4T]>;
3887 }
3888
3889 // Indexed store double word - global address.
3890 // memw(Rs+#u6:2)=#S8
3891 let AddedComplexity = 10 in
3892 def STrih_offset_ext_V4 : STInst<(outs),
3893             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3894             "memh($src1+#$src2) = ##$src3",
3895             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3896                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3897             Requires<[HasV4T]>;
3898 // Map from store(globaladdress + x) -> memd(#foo + x)
3899 let AddedComplexity = 100 in
3900 def : Pat<(store (i64 DoubleRegs:$src1),
3901                  FoldGlobalAddrGP:$addr),
3902           (S2_storerdabs FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3903           Requires<[HasV4T]>;
3904
3905 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3906                            (i64 DoubleRegs:$src1)),
3907           (S2_storerdabs FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3908           Requires<[HasV4T]>;
3909
3910 // Map from store(globaladdress + x) -> memb(#foo + x)
3911 let AddedComplexity = 100 in
3912 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3913           (S2_storerbabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3914             Requires<[HasV4T]>;
3915
3916 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3917           (S2_storerbabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3918             Requires<[HasV4T]>;
3919
3920 // Map from store(globaladdress + x) -> memh(#foo + x)
3921 let AddedComplexity = 100 in
3922 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3923           (S2_storerhabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3924             Requires<[HasV4T]>;
3925
3926 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3927           (S2_storerhabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3928             Requires<[HasV4T]>;
3929
3930 // Map from store(globaladdress + x) -> memw(#foo + x)
3931 let AddedComplexity = 100 in
3932 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3933           (S2_storeriabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3934            Requires<[HasV4T]>;
3935
3936 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3937           (S2_storeriabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3938             Requires<[HasV4T]>;
3939
3940 // Map from load(globaladdress + x) -> memd(#foo + x)
3941 let AddedComplexity = 100 in
3942 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3943           (i64 (L4_loadrd_abs FoldGlobalAddrGP:$addr))>,
3944            Requires<[HasV4T]>;
3945
3946 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3947           (i64 (L4_loadrd_abs FoldGlobalAddrGP:$addr))>,
3948            Requires<[HasV4T]>;
3949
3950 // Map from load(globaladdress + x) -> memb(#foo + x)
3951 let AddedComplexity = 100 in
3952 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3953           (i32 (L4_loadrb_abs FoldGlobalAddrGP:$addr))>,
3954            Requires<[HasV4T]>;
3955
3956 // Map from load(globaladdress + x) -> memb(#foo + x)
3957 let AddedComplexity = 100 in
3958 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3959           (i32 (L4_loadrb_abs FoldGlobalAddrGP:$addr))>,
3960            Requires<[HasV4T]>;
3961
3962 //let AddedComplexity = 100 in
3963 let AddedComplexity = 100 in
3964 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3965           (i32 (L4_loadrh_abs FoldGlobalAddrGP:$addr))>,
3966            Requires<[HasV4T]>;
3967
3968 // Map from load(globaladdress + x) -> memh(#foo + x)
3969 let AddedComplexity = 100 in
3970 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3971           (i32 (L4_loadrh_abs FoldGlobalAddrGP:$addr))>,
3972            Requires<[HasV4T]>;
3973
3974 // Map from load(globaladdress + x) -> memuh(#foo + x)
3975 let AddedComplexity = 100 in
3976 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3977           (i32 (L4_loadruh_abs FoldGlobalAddrGP:$addr))>,
3978            Requires<[HasV4T]>;
3979
3980 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3981           (i32 (L4_loadruh_abs FoldGlobalAddrGP:$addr))>,
3982            Requires<[HasV4T]>;
3983
3984 // Map from load(globaladdress + x) -> memub(#foo + x)
3985 let AddedComplexity = 100 in
3986 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3987           (i32 (L4_loadrub_abs FoldGlobalAddrGP:$addr))>,
3988            Requires<[HasV4T]>;
3989
3990 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3991           (i32 (L4_loadrub_abs FoldGlobalAddrGP:$addr))>,
3992            Requires<[HasV4T]>;
3993
3994 // Map from load(globaladdress + x) -> memw(#foo + x)
3995 let AddedComplexity = 100 in
3996 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3997           (i32 (L4_loadri_abs FoldGlobalAddrGP:$addr))>,
3998            Requires<[HasV4T]>;
3999
4000 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
4001           (i32 (L4_loadri_abs FoldGlobalAddrGP:$addr))>,
4002            Requires<[HasV4T]>;
4003
4004 //===----------------------------------------------------------------------===//
4005 // :raw for of boundscheck:hi:lo insns
4006 //===----------------------------------------------------------------------===//
4007
4008 // A4_boundscheck_lo: Detect if a register is within bounds.
4009 let hasSideEffects = 0, isCodeGenOnly = 0 in
4010 def A4_boundscheck_lo: ALU64Inst <
4011   (outs PredRegs:$Pd),
4012   (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
4013   "$Pd = boundscheck($Rss, $Rtt):raw:lo"> {
4014     bits<2> Pd;
4015     bits<5> Rss;
4016     bits<5> Rtt;
4017
4018     let IClass = 0b1101;
4019
4020     let Inst{27-23} = 0b00100;
4021     let Inst{13} = 0b1;
4022     let Inst{7-5} = 0b100;
4023     let Inst{1-0} = Pd;
4024     let Inst{20-16} = Rss;
4025     let Inst{12-8} = Rtt;
4026   }
4027
4028 // A4_boundscheck_hi: Detect if a register is within bounds.
4029 let hasSideEffects = 0, isCodeGenOnly = 0 in
4030 def A4_boundscheck_hi: ALU64Inst <
4031   (outs PredRegs:$Pd),
4032   (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
4033   "$Pd = boundscheck($Rss, $Rtt):raw:hi"> {
4034     bits<2> Pd;
4035     bits<5> Rss;
4036     bits<5> Rtt;
4037
4038     let IClass = 0b1101;
4039
4040     let Inst{27-23} = 0b00100;
4041     let Inst{13} = 0b1;
4042     let Inst{7-5} = 0b101;
4043     let Inst{1-0} = Pd;
4044     let Inst{20-16} = Rss;
4045     let Inst{12-8} = Rtt;
4046   }
4047
4048 let hasSideEffects = 0 in
4049 def A4_boundscheck : MInst <
4050   (outs PredRegs:$Pd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4051   "$Pd=boundscheck($Rs,$Rtt)">;
4052
4053 // A4_tlbmatch: Detect if a VA/ASID matches a TLB entry.
4054 let isPredicateLate = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
4055 def A4_tlbmatch : ALU64Inst<(outs PredRegs:$Pd),
4056   (ins DoubleRegs:$Rs, IntRegs:$Rt),
4057   "$Pd = tlbmatch($Rs, $Rt)",
4058   [], "", ALU64_tc_2early_SLOT23> {
4059     bits<2> Pd;
4060     bits<5> Rs;
4061     bits<5> Rt;
4062
4063     let IClass = 0b1101;
4064     let Inst{27-23} = 0b00100;
4065     let Inst{20-16} = Rs;
4066     let Inst{13} = 0b1;
4067     let Inst{12-8} = Rt;
4068     let Inst{7-5} = 0b011;
4069     let Inst{1-0} = Pd;
4070   }
4071
4072 // We need custom lowering of ISD::PREFETCH into HexagonISD::DCFETCH
4073 // because the SDNode ISD::PREFETCH has properties MayLoad and MayStore.
4074 // We don't really want either one here.
4075 def SDTHexagonDCFETCH : SDTypeProfile<0, 2, [SDTCisPtrTy<0>,SDTCisInt<1>]>;
4076 def HexagonDCFETCH : SDNode<"HexagonISD::DCFETCH", SDTHexagonDCFETCH,
4077                             [SDNPHasChain]>;
4078
4079 // Use LD0Inst for dcfetch, but set "mayLoad" to 0 because this doesn't
4080 // really do a load.
4081 let hasSideEffects = 1, mayLoad = 0, isCodeGenOnly = 0 in
4082 def Y2_dcfetchbo : LD0Inst<(outs), (ins IntRegs:$Rs, u11_3Imm:$u11_3),
4083       "dcfetch($Rs + #$u11_3)",
4084       [(HexagonDCFETCH IntRegs:$Rs, u11_3ImmPred:$u11_3)],
4085       "", LD_tc_ld_SLOT0> {
4086   bits<5> Rs;
4087   bits<14> u11_3;
4088
4089   let IClass = 0b1001;
4090   let Inst{27-21} = 0b0100000;
4091   let Inst{20-16} = Rs;
4092   let Inst{13} = 0b0;
4093   let Inst{10-0} = u11_3{13-3};
4094 }
4095
4096 //===----------------------------------------------------------------------===//
4097 // Compound instructions
4098 //===----------------------------------------------------------------------===//
4099
4100 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4101     isPredicated = 1, isPredicatedNew = 1, isExtendable = 1,
4102     opExtentBits = 11, opExtentAlign = 2, opExtendable = 1,
4103     isTerminator = 1, validSubTargets = HasV4SubT in
4104 class CJInst_tstbit_R0<string px, bit np, string tnt>
4105   : InstHexagon<(outs), (ins IntRegs:$Rs, brtarget:$r9_2),
4106   ""#px#" = tstbit($Rs, #0); if ("
4107     #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4108   [], "", COMPOUND, TypeCOMPOUND> {
4109   bits<4> Rs;
4110   bits<11> r9_2;
4111
4112   // np: !p[01]
4113   let isPredicatedFalse = np;
4114   // tnt: Taken/Not Taken
4115   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4116   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4117
4118   let IClass = 0b0001;
4119   let Inst{27-26} = 0b00;
4120   let Inst{25} = !if (!eq(px, "!p1"), 1,
4121                  !if (!eq(px,  "p1"), 1, 0));
4122   let Inst{24-23} = 0b11;
4123   let Inst{22} = np;
4124   let Inst{21-20} = r9_2{10-9};
4125   let Inst{19-16} = Rs;
4126   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4127   let Inst{9-8} = 0b11;
4128   let Inst{7-1} = r9_2{8-2};
4129 }
4130
4131 let Defs = [PC, P0], Uses = [P0], isCodeGenOnly = 0 in {
4132   def J4_tstbit0_tp0_jump_nt : CJInst_tstbit_R0<"p0", 0, "nt">;
4133   def J4_tstbit0_tp0_jump_t : CJInst_tstbit_R0<"p0", 0, "t">;
4134   def J4_tstbit0_fp0_jump_nt : CJInst_tstbit_R0<"p0", 1, "nt">;
4135   def J4_tstbit0_fp0_jump_t : CJInst_tstbit_R0<"p0", 1, "t">;
4136 }
4137
4138 let Defs = [PC, P1], Uses = [P1], isCodeGenOnly = 0 in {
4139   def J4_tstbit0_tp1_jump_nt : CJInst_tstbit_R0<"p1", 0, "nt">;
4140   def J4_tstbit0_tp1_jump_t : CJInst_tstbit_R0<"p1", 0, "t">;
4141   def J4_tstbit0_fp1_jump_nt : CJInst_tstbit_R0<"p1", 1, "nt">;
4142   def J4_tstbit0_fp1_jump_t : CJInst_tstbit_R0<"p1", 1, "t">;
4143 }
4144
4145
4146 let isBranch = 1, hasSideEffects = 0,
4147     isExtentSigned = 1, isPredicated = 1, isPredicatedNew = 1,
4148     isExtendable = 1, opExtentBits = 11, opExtentAlign = 2,
4149     opExtendable = 2, isTerminator = 1, validSubTargets = HasV4SubT in
4150 class CJInst_RR<string px, string op, bit np, string tnt>
4151   : InstHexagon<(outs), (ins IntRegs:$Rs, IntRegs:$Rt, brtarget:$r9_2),
4152   ""#px#" = cmp."#op#"($Rs, $Rt); if ("
4153    #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4154   [], "", COMPOUND, TypeCOMPOUND> {
4155   bits<4> Rs;
4156   bits<4> Rt;
4157   bits<11> r9_2;
4158
4159   // np: !p[01]
4160   let isPredicatedFalse = np;
4161   // tnt: Taken/Not Taken
4162   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4163   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4164
4165   let IClass = 0b0001;
4166   let Inst{27-23} = !if (!eq(op, "eq"),  0b01000,
4167                     !if (!eq(op, "gt"),  0b01001,
4168                     !if (!eq(op, "gtu"), 0b01010, 0)));
4169   let Inst{22} = np;
4170   let Inst{21-20} = r9_2{10-9};
4171   let Inst{19-16} = Rs;
4172   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4173   // px: Predicate reg 0/1
4174   let Inst{12} = !if (!eq(px, "!p1"), 1,
4175                  !if (!eq(px,  "p1"), 1, 0));
4176   let Inst{11-8} = Rt;
4177   let Inst{7-1} = r9_2{8-2};
4178 }
4179
4180 // P[10] taken/not taken.
4181 multiclass T_tnt_CJInst_RR<string op, bit np> {
4182   let Defs = [PC, P0], Uses = [P0] in {
4183     def NAME#p0_jump_nt : CJInst_RR<"p0", op, np, "nt">;
4184     def NAME#p0_jump_t : CJInst_RR<"p0", op, np, "t">;
4185   }
4186   let Defs = [PC, P1], Uses = [P1] in {
4187     def NAME#p1_jump_nt : CJInst_RR<"p1", op, np, "nt">;
4188     def NAME#p1_jump_t : CJInst_RR<"p1", op, np, "t">;
4189   }
4190 }
4191 // Predicate / !Predicate
4192 multiclass T_pnp_CJInst_RR<string op>{
4193   defm J4_cmp#NAME#_t : T_tnt_CJInst_RR<op, 0>;
4194   defm J4_cmp#NAME#_f : T_tnt_CJInst_RR<op, 1>;
4195 }
4196 // TypeCJ Instructions compare RR and jump
4197 let isCodeGenOnly = 0 in {
4198 defm eq : T_pnp_CJInst_RR<"eq">;
4199 defm gt : T_pnp_CJInst_RR<"gt">;
4200 defm gtu : T_pnp_CJInst_RR<"gtu">;
4201 }
4202
4203 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4204     isPredicated = 1, isPredicatedNew = 1, isExtendable = 1, opExtentBits = 11,
4205     opExtentAlign = 2, opExtendable = 2, isTerminator = 1,
4206     validSubTargets = HasV4SubT in
4207 class CJInst_RU5<string px, string op, bit np, string tnt>
4208   : InstHexagon<(outs), (ins IntRegs:$Rs, u5Imm:$U5, brtarget:$r9_2),
4209   ""#px#" = cmp."#op#"($Rs, #$U5); if ("
4210     #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4211   [], "", COMPOUND, TypeCOMPOUND> {
4212   bits<4> Rs;
4213   bits<5> U5;
4214   bits<11> r9_2;
4215
4216   // np: !p[01]
4217   let isPredicatedFalse = np;
4218   // tnt: Taken/Not Taken
4219   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4220   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4221
4222   let IClass = 0b0001;
4223   let Inst{27-26} = 0b00;
4224   // px: Predicate reg 0/1
4225   let Inst{25} = !if (!eq(px, "!p1"), 1,
4226                  !if (!eq(px,  "p1"), 1, 0));
4227   let Inst{24-23} = !if (!eq(op, "eq"),  0b00,
4228                     !if (!eq(op, "gt"),  0b01,
4229                     !if (!eq(op, "gtu"), 0b10, 0)));
4230   let Inst{22} = np;
4231   let Inst{21-20} = r9_2{10-9};
4232   let Inst{19-16} = Rs;
4233   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4234   let Inst{12-8} = U5;
4235   let Inst{7-1} = r9_2{8-2};
4236 }
4237 // P[10] taken/not taken.
4238 multiclass T_tnt_CJInst_RU5<string op, bit np> {
4239   let Defs = [PC, P0], Uses = [P0] in {
4240     def NAME#p0_jump_nt : CJInst_RU5<"p0", op, np, "nt">;
4241     def NAME#p0_jump_t : CJInst_RU5<"p0", op, np, "t">;
4242   }
4243   let Defs = [PC, P1], Uses = [P1] in {
4244     def NAME#p1_jump_nt : CJInst_RU5<"p1", op, np, "nt">;
4245     def NAME#p1_jump_t : CJInst_RU5<"p1", op, np, "t">;
4246   }
4247 }
4248 // Predicate / !Predicate
4249 multiclass T_pnp_CJInst_RU5<string op>{
4250   defm J4_cmp#NAME#i_t : T_tnt_CJInst_RU5<op, 0>;
4251   defm J4_cmp#NAME#i_f : T_tnt_CJInst_RU5<op, 1>;
4252 }
4253 // TypeCJ Instructions compare RI and jump
4254 let isCodeGenOnly = 0 in {
4255 defm eq : T_pnp_CJInst_RU5<"eq">;
4256 defm gt : T_pnp_CJInst_RU5<"gt">;
4257 defm gtu : T_pnp_CJInst_RU5<"gtu">;
4258 }
4259
4260 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4261     isPredicated = 1, isPredicatedFalse = 1, isPredicatedNew = 1,
4262     isExtendable = 1, opExtentBits = 11, opExtentAlign = 2, opExtendable = 1,
4263     isTerminator = 1, validSubTargets = HasV4SubT in
4264 class CJInst_Rn1<string px, string op, bit np, string tnt>
4265   : InstHexagon<(outs), (ins IntRegs:$Rs, brtarget:$r9_2),
4266   ""#px#" = cmp."#op#"($Rs,#-1); if ("
4267   #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4268   [], "", COMPOUND, TypeCOMPOUND> {
4269   bits<4> Rs;
4270   bits<11> r9_2;
4271
4272   // np: !p[01]
4273   let isPredicatedFalse = np;
4274   // tnt: Taken/Not Taken
4275   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4276   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4277
4278   let IClass = 0b0001;
4279   let Inst{27-26} = 0b00;
4280   let Inst{25} = !if (!eq(px, "!p1"), 1,
4281                  !if (!eq(px,  "p1"), 1, 0));
4282
4283   let Inst{24-23} = 0b11;
4284   let Inst{22} = np;
4285   let Inst{21-20} = r9_2{10-9};
4286   let Inst{19-16} = Rs;
4287   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4288   let Inst{9-8} = !if (!eq(op, "eq"),  0b00,
4289                   !if (!eq(op, "gt"),  0b01, 0));
4290   let Inst{7-1} = r9_2{8-2};
4291 }
4292
4293 // P[10] taken/not taken.
4294 multiclass T_tnt_CJInst_Rn1<string op, bit np> {
4295   let Defs = [PC, P0], Uses = [P0] in {
4296     def NAME#p0_jump_nt : CJInst_Rn1<"p0", op, np, "nt">;
4297     def NAME#p0_jump_t : CJInst_Rn1<"p0", op, np, "t">;
4298   }
4299   let Defs = [PC, P1], Uses = [P1] in {
4300     def NAME#p1_jump_nt : CJInst_Rn1<"p1", op, np, "nt">;
4301     def NAME#p1_jump_t : CJInst_Rn1<"p1", op, np, "t">;
4302   }
4303 }
4304 // Predicate / !Predicate
4305 multiclass T_pnp_CJInst_Rn1<string op>{
4306   defm J4_cmp#NAME#n1_t : T_tnt_CJInst_Rn1<op, 0>;
4307   defm J4_cmp#NAME#n1_f : T_tnt_CJInst_Rn1<op, 1>;
4308 }
4309 // TypeCJ Instructions compare -1 and jump
4310 let isCodeGenOnly = 0 in {
4311 defm eq : T_pnp_CJInst_Rn1<"eq">;
4312 defm gt : T_pnp_CJInst_Rn1<"gt">;
4313 }
4314
4315 // J4_jumpseti: Direct unconditional jump and set register to immediate.
4316 let Defs = [PC], isBranch = 1, hasSideEffects = 0, hasNewValue = 1,
4317     isExtentSigned = 1, opNewValue = 0, isExtendable = 1, opExtentBits = 11,
4318     opExtentAlign = 2, opExtendable = 2, validSubTargets = HasV4SubT,
4319     isCodeGenOnly = 0 in
4320 def J4_jumpseti: CJInst <
4321   (outs IntRegs:$Rd),
4322   (ins u6Imm:$U6, brtarget:$r9_2),
4323   "$Rd = #$U6 ; jump $r9_2"> {
4324     bits<4> Rd;
4325     bits<6> U6;
4326     bits<11> r9_2;
4327
4328     let IClass = 0b0001;
4329     let Inst{27-24} = 0b0110;
4330     let Inst{21-20} = r9_2{10-9};
4331     let Inst{19-16} = Rd;
4332     let Inst{13-8} = U6;
4333     let Inst{7-1} = r9_2{8-2};
4334   }
4335
4336 // J4_jumpsetr: Direct unconditional jump and transfer register.
4337 let Defs = [PC], isBranch = 1, hasSideEffects = 0, hasNewValue = 1,
4338     isExtentSigned = 1, opNewValue = 0, isExtendable = 1, opExtentBits = 11,
4339     opExtentAlign = 2, opExtendable = 2, validSubTargets = HasV4SubT,
4340     isCodeGenOnly = 0 in
4341 def J4_jumpsetr: CJInst <
4342   (outs IntRegs:$Rd),
4343   (ins IntRegs:$Rs, brtarget:$r9_2),
4344   "$Rd = $Rs ; jump $r9_2"> {
4345     bits<4> Rd;
4346     bits<4> Rs;
4347     bits<11> r9_2;
4348
4349     let IClass = 0b0001;
4350     let Inst{27-24} = 0b0111;
4351     let Inst{21-20} = r9_2{10-9};
4352     let Inst{11-8} = Rd;
4353     let Inst{19-16} = Rs;
4354     let Inst{7-1} = r9_2{8-2};
4355   }