lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 def BITPOS32 : SDNodeXForm<imm, [{
  35    // Return the bit position we will set [0-31].
  36    // As an SDNode.
  37    int32_t imm = N->getSExtValue();
  38    return XformMskToBitPosU5Imm(imm);
  39 }]>;
  40
  41 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  42 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  43
  44 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  45 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  46
  47 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  48                                        (HexagonCONST32 node:$addr), [{
  49   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  50 }]>;
  51
  52 // Hexagon V4 Architecture spec defines 8 instruction classes:
  53 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  54 // compiler)
  55
  56 // LD Instructions:
  57 // ========================================
  58 // Loads (8/16/32/64 bit)
  59 // Deallocframe
  60
  61 // ST Instructions:
  62 // ========================================
  63 // Stores (8/16/32/64 bit)
  64 // Allocframe
  65
  66 // ALU32 Instructions:
  67 // ========================================
  68 // Arithmetic / Logical (32 bit)
  69 // Vector Halfword
  70
  71 // XTYPE Instructions (32/64 bit):
  72 // ========================================
  73 // Arithmetic, Logical, Bit Manipulation
  74 // Multiply (Integer, Fractional, Complex)
  75 // Permute / Vector Permute Operations
  76 // Predicate Operations
  77 // Shift / Shift with Add/Sub/Logical
  78 // Vector Byte ALU
  79 // Vector Halfword (ALU, Shift, Multiply)
  80 // Vector Word (ALU, Shift)
  81
  82 // J Instructions:
  83 // ========================================
  84 // Jump/Call PC-relative
  85
  86 // JR Instructions:
  87 // ========================================
  88 // Jump/Call Register
  89
  90 // MEMOP Instructions:
  91 // ========================================
  92 // Operation on memory (8/16/32 bit)
  93
  94 // NV Instructions:
  95 // ========================================
  96 // New-value Jumps
  97 // New-value Stores
  98
  99 // CR Instructions:
 100 // ========================================
 101 // Control-Register Transfers
 102 // Hardware Loop Setup
 103 // Predicate Logicals & Reductions
 104
 105 // SYSTEM Instructions (not implemented in the compiler):
 106 // ========================================
 107 // Prefetch
 108 // Cache Maintenance
 109 // Bus Operations
 110
 111
 112 //===----------------------------------------------------------------------===//
 113 // ALU32 +
 114 //===----------------------------------------------------------------------===//
 115
 116 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 117                       bit OpsRev>
 118   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 119   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 120 }
 121
 122 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 123 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 124 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 125 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 126
 127 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 128 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 129 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 130 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 131
 132 let isCodeGenOnly = 0 in {
 133 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 134 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 135 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 136 }
 137
 138 // Pats for instruction selection.
 139
 140 // A class to embed the usual comparison patfrags within a zext to i32.
 141 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 142 // names, or else the frag's "body" won't match the operands.
 143 class CmpInReg<PatFrag Op>
 144   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 145
 146 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 147 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 148
 149 def: T_cmp32_rr_pat<C4_cmpneq,  setne,  i1>;
 150
 151 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 152   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 153     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 154     ImmRegRel {
 155   let validSubTargets = HasV4SubT;
 156   let InputType = "reg";
 157   let CextOpcode = mnemonic;
 158   let isCompare = 1;
 159   let isCommutable = IsComm;
 160   let hasSideEffects = 0;
 161
 162   bits<2> Pd;
 163   bits<5> Rs;
 164   bits<5> Rt;
 165
 166   let IClass = 0b1100;
 167   let Inst{27-21} = 0b0111110;
 168   let Inst{20-16} = Rs;
 169   let Inst{12-8} = Rt;
 170   let Inst{7-5} = MinOp;
 171   let Inst{1-0} = Pd;
 172 }
 173
 174 let isCodeGenOnly = 0 in {
 175 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 176 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 177 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 178 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 179 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 180 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 181 }
 182
 183 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 184                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 185   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 186     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 187     ImmRegRel {
 188   let validSubTargets = HasV4SubT;
 189   let InputType = "imm";
 190   let CextOpcode = mnemonic;
 191   let isCompare = 1;
 192   let isCommutable = IsComm;
 193   let hasSideEffects = 0;
 194   let isExtendable = IsImmExt;
 195   let opExtendable = !if (IsImmExt, 2, 0);
 196   let isExtentSigned = IsImmSigned;
 197   let opExtentBits = ImmBits;
 198
 199   bits<2> Pd;
 200   bits<5> Rs;
 201   bits<8> Imm;
 202
 203   let IClass = 0b1101;
 204   let Inst{27-24} = 0b1101;
 205   let Inst{22-21} = MajOp;
 206   let Inst{20-16} = Rs;
 207   let Inst{12-5} = Imm;
 208   let Inst{4} = 0b0;
 209   let Inst{3} = IsHalf;
 210   let Inst{1-0} = Pd;
 211 }
 212
 213 let isCodeGenOnly = 0 in {
 214 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 215 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 216 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 217 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 218 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 219 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 220 }
 221 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 222   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 223     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 224     ImmRegRel {
 225   let validSubTargets = HasV4SubT;
 226   let InputType = "imm";
 227   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 228   let isExtendable = 1;
 229   let opExtendable = 2;
 230   let isExtentSigned = 1;
 231   let opExtentBits = 8;
 232   let hasNewValue = 1;
 233
 234   bits<5> Rd;
 235   bits<5> Rs;
 236   bits<8> s8;
 237
 238   let IClass = 0b0111;
 239   let Inst{27-24} = 0b0011;
 240   let Inst{22} = 0b1;
 241   let Inst{21} = IsNeg;
 242   let Inst{20-16} = Rs;
 243   let Inst{13} = 0b1;
 244   let Inst{12-5} = s8;
 245   let Inst{4-0} = Rd;
 246 }
 247
 248 let isCodeGenOnly = 0 in {
 249 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 250 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 251 }
 252
 253 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 254          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 255 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 256          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 257
 258 // Preserve the S2_tstbit_r generation
 259 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 260                                          (i32 IntRegs:$src1))), 0)))),
 261          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 262
 263
 264 //===----------------------------------------------------------------------===//
 265 // ALU32 -
 266 //===----------------------------------------------------------------------===//
 267
 268
 269 //===----------------------------------------------------------------------===//
 270 // ALU32/PERM +
 271 //===----------------------------------------------------------------------===//
 272
 273 // Combine a word and an immediate into a register pair.
 274 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 275     opExtentBits = 8 in
 276 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 277   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 278     bits<5> Rdd;
 279     bits<5> Rs;
 280     bits<8> s8;
 281
 282     let IClass      = 0b0111;
 283     let Inst{27-24} = 0b0011;
 284     let Inst{22-21} = MajOp;
 285     let Inst{20-16} = Rs;
 286     let Inst{13}    = 0b1;
 287     let Inst{12-5}  = s8;
 288     let Inst{4-0}   = Rdd;
 289   }
 290
 291 let opExtendable = 2, isCodeGenOnly = 0 in
 292 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 293                                     "$Rdd = combine($Rs, #$s8)">;
 294
 295 let opExtendable = 1, isCodeGenOnly = 0 in
 296 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 297                                     "$Rdd = combine(#$s8, $Rs)">;
 298
 299 def HexagonWrapperCombineRI_V4 :
 300   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 301 def HexagonWrapperCombineIR_V4 :
 302   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 303
 304 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 305            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 306           Requires<[HasV4T]>;
 307
 308 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 309            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 310           Requires<[HasV4T]>;
 311
 312 // A4_combineii: Set two small immediates.
 313 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 314 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 315   "$Rdd = combine(#$s8, #$U6)"> {
 316     bits<5> Rdd;
 317     bits<8> s8;
 318     bits<6> U6;
 319
 320     let IClass = 0b0111;
 321     let Inst{27-23} = 0b11001;
 322     let Inst{20-16} = U6{5-1};
 323     let Inst{13}    = U6{0};
 324     let Inst{12-5}  = s8;
 325     let Inst{4-0}   = Rdd;
 326   }
 327
 328 //===----------------------------------------------------------------------===//
 329 // ALU32/PERM -
 330 //===----------------------------------------------------------------------===//
 331
 332 //===----------------------------------------------------------------------===//
 333 // LD +
 334 //===----------------------------------------------------------------------===//
 335 //===----------------------------------------------------------------------===//
 336 // Template class for load instructions with Absolute set addressing mode.
 337 //===----------------------------------------------------------------------===//
 338 let isExtended = 1, opExtendable = 2, opExtentBits = 6, addrMode = AbsoluteSet,
 339     hasSideEffects = 0 in
 340 class T_LD_abs_set<string mnemonic, RegisterClass RC, bits<4>MajOp>:
 341             LDInst<(outs RC:$dst1, IntRegs:$dst2),
 342             (ins u6Ext:$addr),
 343             "$dst1 = "#mnemonic#"($dst2 = #$addr)",
 344             []> {
 345   bits<7> name;
 346   bits<5> dst1;
 347   bits<5> dst2;
 348   bits<6> addr;
 349
 350   let IClass = 0b1001;
 351   let Inst{27-25} = 0b101;
 352   let Inst{24-21} = MajOp;
 353   let Inst{13-12} = 0b01;
 354   let Inst{4-0}   = dst1;
 355   let Inst{20-16} = dst2;
 356   let Inst{11-8}  = addr{5-2};
 357   let Inst{6-5}   = addr{1-0};
 358 }
 359
 360 let accessSize = ByteAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
 361   def L4_loadrb_ap   : T_LD_abs_set <"memb",   IntRegs, 0b1000>;
 362   def L4_loadrub_ap  : T_LD_abs_set <"memub",  IntRegs, 0b1001>;
 363 }
 364
 365 let accessSize = HalfWordAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
 366   def L4_loadrh_ap  : T_LD_abs_set <"memh",  IntRegs, 0b1010>;
 367   def L4_loadruh_ap : T_LD_abs_set <"memuh", IntRegs, 0b1011>;
 368 }
 369
 370 let accessSize = WordAccess, hasNewValue = 1, isCodeGenOnly = 0 in
 371   def L4_loadri_ap : T_LD_abs_set <"memw", IntRegs, 0b1100>;
 372
 373 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 374 def L4_loadrd_ap : T_LD_abs_set <"memd", DoubleRegs, 0b1110>;
 375 // Load - Indirect with long offset
 376 let InputType = "imm", addrMode = BaseLongOffset, isExtended = 1,
 377 opExtentBits = 6, opExtendable = 3 in
 378 class T_LoadAbsReg <string mnemonic, string CextOp, RegisterClass RC,
 379                     bits<4> MajOp>
 380   : LDInst <(outs RC:$dst), (ins IntRegs:$src1, u2Imm:$src2, u6Ext:$src3),
 381   "$dst = "#mnemonic#"($src1<<#$src2 + #$src3)",
 382   [] >, ImmRegShl {
 383     bits<5> dst;
 384     bits<5> src1;
 385     bits<2> src2;
 386     bits<6> src3;
 387     let CextOpcode = CextOp;
 388     let hasNewValue = !if (!eq(!cast<string>(RC), "DoubleRegs"), 0, 1);
 389
 390     let IClass = 0b1001;
 391     let Inst{27-25} = 0b110;
 392     let Inst{24-21} = MajOp;
 393     let Inst{20-16} = src1;
 394     let Inst{13}    = src2{1};
 395     let Inst{12}    = 0b1;
 396     let Inst{11-8}  = src3{5-2};
 397     let Inst{7}     = src2{0};
 398     let Inst{6-5}   = src3{1-0};
 399     let Inst{4-0}   = dst;
 400   }
 401
 402 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
 403   def L4_loadrb_ur  : T_LoadAbsReg<"memb",  "LDrib", IntRegs, 0b1000>;
 404   def L4_loadrub_ur : T_LoadAbsReg<"memub", "LDriub", IntRegs, 0b1001>;
 405   def L4_loadalignb_ur : T_LoadAbsReg<"memb_fifo", "LDrib_fifo",
 406                                       DoubleRegs, 0b0100>;
 407 }
 408
 409 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 410   def L4_loadrh_ur   : T_LoadAbsReg<"memh",   "LDrih",    IntRegs, 0b1010>;
 411   def L4_loadruh_ur  : T_LoadAbsReg<"memuh",  "LDriuh",   IntRegs, 0b1011>;
 412   def L4_loadbsw2_ur : T_LoadAbsReg<"membh",  "LDribh2",  IntRegs, 0b0001>;
 413   def L4_loadbzw2_ur : T_LoadAbsReg<"memubh", "LDriubh2", IntRegs, 0b0011>;
 414   def L4_loadalignh_ur : T_LoadAbsReg<"memh_fifo", "LDrih_fifo",
 415                                       DoubleRegs, 0b0010>;
 416 }
 417
 418 let accessSize = WordAccess, isCodeGenOnly = 0 in {
 419   def L4_loadri_ur   : T_LoadAbsReg<"memw", "LDriw", IntRegs, 0b1100>;
 420   def L4_loadbsw4_ur : T_LoadAbsReg<"membh", "LDribh4", DoubleRegs, 0b0111>;
 421   def L4_loadbzw4_ur : T_LoadAbsReg<"memubh", "LDriubh4", DoubleRegs, 0b0101>;
 422 }
 423
 424 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 425 def L4_loadrd_ur  : T_LoadAbsReg<"memd", "LDrid", DoubleRegs, 0b1110>;
 426
 427
 428 multiclass T_LoadAbsReg_Pat <PatFrag ldOp, InstHexagon MI, ValueType VT = i32> {
 429   def  : Pat <(VT (ldOp (add (shl IntRegs:$src1, u2ImmPred:$src2),
 430                              (HexagonCONST32 tglobaladdr:$src3)))),
 431               (MI IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3)>;
 432
 433   def  : Pat <(VT (ldOp (add IntRegs:$src1,
 434                              (HexagonCONST32 tglobaladdr:$src2)))),
 435               (MI IntRegs:$src1, 0, tglobaladdr:$src2)>;
 436 }
 437
 438 let AddedComplexity  = 60 in {
 439 defm : T_LoadAbsReg_Pat <sextloadi8, L4_loadrb_ur>;
 440 defm : T_LoadAbsReg_Pat <zextloadi8, L4_loadrub_ur>;
 441 defm : T_LoadAbsReg_Pat <extloadi8,  L4_loadrub_ur>;
 442
 443 defm : T_LoadAbsReg_Pat <sextloadi16, L4_loadrh_ur>;
 444 defm : T_LoadAbsReg_Pat <zextloadi16, L4_loadruh_ur>;
 445 defm : T_LoadAbsReg_Pat <extloadi16,  L4_loadruh_ur>;
 446
 447 defm : T_LoadAbsReg_Pat <load, L4_loadri_ur>;
 448 defm : T_LoadAbsReg_Pat <load, L4_loadrd_ur, i64>;
 449 }
 450
 451 //===----------------------------------------------------------------------===//
 452 // Template classes for the non-predicated load instructions with
 453 // base + register offset addressing mode
 454 //===----------------------------------------------------------------------===//
 455 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 456    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 457   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 458   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 459     bits<5> dst;
 460     bits<5> src1;
 461     bits<5> src2;
 462     bits<2> u2;
 463
 464     let IClass = 0b0011;
 465
 466     let Inst{27-24} = 0b1010;
 467     let Inst{23-21} = MajOp;
 468     let Inst{20-16} = src1;
 469     let Inst{12-8}  = src2;
 470     let Inst{13}    = u2{1};
 471     let Inst{7}     = u2{0};
 472     let Inst{4-0}   = dst;
 473   }
 474
 475 //===----------------------------------------------------------------------===//
 476 // Template classes for the predicated load instructions with
 477 // base + register offset addressing mode
 478 //===----------------------------------------------------------------------===//
 479 let isPredicated =  1 in
 480 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 481                   bit isNot, bit isPredNew>:
 482    LDInst <(outs RC:$dst),
 483            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 484   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 485   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 486   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 487     bits<5> dst;
 488     bits<2> src1;
 489     bits<5> src2;
 490     bits<5> src3;
 491     bits<2> u2;
 492
 493     let isPredicatedFalse = isNot;
 494     let isPredicatedNew = isPredNew;
 495
 496     let IClass = 0b0011;
 497
 498     let Inst{27-26} = 0b00;
 499     let Inst{25}    = isPredNew;
 500     let Inst{24}    = isNot;
 501     let Inst{23-21} = MajOp;
 502     let Inst{20-16} = src2;
 503     let Inst{12-8}  = src3;
 504     let Inst{13}    = u2{1};
 505     let Inst{7}     = u2{0};
 506     let Inst{6-5}   = src1;
 507     let Inst{4-0}   = dst;
 508   }
 509
 510 //===----------------------------------------------------------------------===//
 511 // multiclass for load instructions with base + register offset
 512 // addressing mode
 513 //===----------------------------------------------------------------------===//
 514 let hasSideEffects = 0, addrMode = BaseRegOffset in
 515 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 516                         bits<3> MajOp > {
 517   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 518       InputType = "reg" in {
 519     let isPredicable = 1 in
 520     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 521
 522     // Predicated
 523     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 524     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 525
 526     // Predicated new
 527     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 528     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 529   }
 530 }
 531
 532 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 533   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 534   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 535 }
 536
 537 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 538   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 539   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 540 }
 541
 542 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 543 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 544
 545 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 546 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 547
 548 // 'def pats' for load instructions with base + register offset and non-zero
 549 // immediate value. Immediate value is used to left-shift the second
 550 // register operand.
 551 let AddedComplexity = 40 in {
 552 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 553                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 554            (L4_loadrb_rr IntRegs:$src1,
 555             IntRegs:$src2, u2ImmPred:$offset)>,
 556             Requires<[HasV4T]>;
 557
 558 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 559                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 560            (L4_loadrub_rr IntRegs:$src1,
 561             IntRegs:$src2, u2ImmPred:$offset)>,
 562             Requires<[HasV4T]>;
 563
 564 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 565                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 566            (L4_loadrub_rr IntRegs:$src1,
 567             IntRegs:$src2, u2ImmPred:$offset)>,
 568             Requires<[HasV4T]>;
 569
 570 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 571                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 572            (L4_loadrh_rr IntRegs:$src1,
 573             IntRegs:$src2, u2ImmPred:$offset)>,
 574             Requires<[HasV4T]>;
 575
 576 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 577                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 578            (L4_loadruh_rr IntRegs:$src1,
 579             IntRegs:$src2, u2ImmPred:$offset)>,
 580             Requires<[HasV4T]>;
 581
 582 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 583                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 584            (L4_loadruh_rr IntRegs:$src1,
 585             IntRegs:$src2, u2ImmPred:$offset)>,
 586             Requires<[HasV4T]>;
 587
 588 def : Pat <(i32 (load (add IntRegs:$src1,
 589                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 590            (L4_loadri_rr IntRegs:$src1,
 591             IntRegs:$src2, u2ImmPred:$offset)>,
 592             Requires<[HasV4T]>;
 593
 594 def : Pat <(i64 (load (add IntRegs:$src1,
 595                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 596            (L4_loadrd_rr IntRegs:$src1,
 597             IntRegs:$src2, u2ImmPred:$offset)>,
 598             Requires<[HasV4T]>;
 599 }
 600
 601 // 'def pats' for load instruction base + register offset and
 602 // zero immediate value.
 603 class Loadxs_simple_pat<PatFrag Load, ValueType VT, InstHexagon MI>
 604   : Pat<(VT (Load (add (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)))),
 605         (VT (MI IntRegs:$Rs, IntRegs:$Rt, 0))>;
 606
 607 let AddedComplexity = 20 in {
 608   def: Loadxs_simple_pat<extloadi8,   i32, L4_loadrub_rr>;
 609   def: Loadxs_simple_pat<zextloadi8,  i32, L4_loadrub_rr>;
 610   def: Loadxs_simple_pat<sextloadi8,  i32, L4_loadrb_rr>;
 611   def: Loadxs_simple_pat<extloadi16,  i32, L4_loadruh_rr>;
 612   def: Loadxs_simple_pat<zextloadi16, i32, L4_loadruh_rr>;
 613   def: Loadxs_simple_pat<sextloadi16, i32, L4_loadrh_rr>;
 614   def: Loadxs_simple_pat<load,        i32, L4_loadri_rr>;
 615   def: Loadxs_simple_pat<load,        i64, L4_loadrd_rr>;
 616 }
 617
 618 // zext i1->i64
 619 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 620       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 621       Requires<[HasV4T]>;
 622
 623 // zext i32->i64
 624 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 625       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 626       Requires<[HasV4T]>;
 627 // zext i8->i64
 628 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 629       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 630       Requires<[HasV4T]>;
 631
 632 let AddedComplexity = 20 in
 633 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 634                                 s11_0ExtPred:$offset))),
 635       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 636                                   s11_0ExtPred:$offset)))>,
 637       Requires<[HasV4T]>;
 638
 639 // zext i1->i64
 640 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 641       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 642       Requires<[HasV4T]>;
 643
 644 let AddedComplexity = 20 in
 645 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 646                                 s11_0ExtPred:$offset))),
 647       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 648                                   s11_0ExtPred:$offset)))>,
 649       Requires<[HasV4T]>;
 650
 651 // zext i16->i64
 652 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 653       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 654       Requires<[HasV4T]>;
 655
 656 let AddedComplexity = 20 in
 657 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 658                                   s11_1ExtPred:$offset))),
 659       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 660                                   s11_1ExtPred:$offset)))>,
 661       Requires<[HasV4T]>;
 662
 663 // anyext i16->i64
 664 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 665       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 666       Requires<[HasV4T]>;
 667
 668 let AddedComplexity = 20 in
 669 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 670                                   s11_1ExtPred:$offset))),
 671       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 672                                   s11_1ExtPred:$offset)))>,
 673       Requires<[HasV4T]>;
 674
 675 // zext i32->i64
 676 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 677       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 678       Requires<[HasV4T]>;
 679
 680 let AddedComplexity = 100 in
 681 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 682       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 683                                   s11_2ExtPred:$offset)))>,
 684       Requires<[HasV4T]>;
 685
 686 // anyext i32->i64
 687 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 688       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 689       Requires<[HasV4T]>;
 690
 691 let AddedComplexity = 100 in
 692 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 693       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 694                                   s11_2ExtPred:$offset)))>,
 695       Requires<[HasV4T]>;
 696
 697
 698
 699 //===----------------------------------------------------------------------===//
 700 // LD -
 701 //===----------------------------------------------------------------------===//
 702
 703 //===----------------------------------------------------------------------===//
 704 // ST +
 705 //===----------------------------------------------------------------------===//
 706 ///
 707 //===----------------------------------------------------------------------===//
 708 // Template class for store instructions with Absolute set addressing mode.
 709 //===----------------------------------------------------------------------===//
 710 let isExtended = 1, opExtendable = 1, opExtentBits = 6,
 711     addrMode = AbsoluteSet, isNVStorable = 1 in
 712 class T_ST_absset <string mnemonic, string BaseOp, RegisterClass RC,
 713                    bits<3> MajOp, MemAccessSize AccessSz, bit isHalf = 0>
 714   : STInst<(outs IntRegs:$dst),
 715            (ins u6Ext:$addr, RC:$src),
 716     mnemonic#"($dst = #$addr) = $src"#!if(isHalf, ".h","")>, NewValueRel {
 717     bits<5> dst;
 718     bits<6> addr;
 719     bits<5> src;
 720     let accessSize = AccessSz;
 721     let BaseOpcode = BaseOp#"_AbsSet";
 722
 723     let IClass = 0b1010;
 724
 725     let Inst{27-24} = 0b1011;
 726     let Inst{23-21} = MajOp;
 727     let Inst{20-16} = dst;
 728     let Inst{13}    = 0b0;
 729     let Inst{12-8}  = src;
 730     let Inst{7}     = 0b1;
 731     let Inst{5-0}   = addr;
 732   }
 733
 734 def S4_storerb_ap : T_ST_absset <"memb", "STrib", IntRegs, 0b000, ByteAccess>;
 735 def S4_storerh_ap : T_ST_absset <"memh", "STrih", IntRegs, 0b010,
 736                                  HalfWordAccess>;
 737 def S4_storeri_ap : T_ST_absset <"memw", "STriw", IntRegs, 0b100, WordAccess>;
 738
 739 let isNVStorable = 0 in {
 740   def S4_storerf_ap : T_ST_absset <"memh", "STrif", IntRegs,
 741                                    0b011, HalfWordAccess, 1>;
 742   def S4_storerd_ap : T_ST_absset <"memd", "STrid", DoubleRegs,
 743                                    0b110, DoubleWordAccess>;
 744 }
 745
 746 let opExtendable = 1, isNewValue = 1, isNVStore = 1, opNewValue = 2,
 747 isExtended = 1, opExtentBits= 6 in
 748 class T_ST_absset_nv <string mnemonic, string BaseOp, bits<2> MajOp,
 749                       MemAccessSize AccessSz >
 750   : NVInst <(outs IntRegs:$dst),
 751             (ins u6Ext:$addr, IntRegs:$src),
 752     mnemonic#"($dst = #$addr) = $src.new">, NewValueRel {
 753     bits<5> dst;
 754     bits<6> addr;
 755     bits<3> src;
 756     let accessSize = AccessSz;
 757     let BaseOpcode = BaseOp#"_AbsSet";
 758
 759     let IClass = 0b1010;
 760
 761     let Inst{27-21} = 0b1011101;
 762     let Inst{20-16} = dst;
 763     let Inst{13-11} = 0b000;
 764     let Inst{12-11} = MajOp;
 765     let Inst{10-8}  = src;
 766     let Inst{7}     = 0b1;
 767     let Inst{5-0}   = addr;
 768   }
 769
 770 let mayStore = 1, addrMode = AbsoluteSet in {
 771   def S4_storerbnew_ap : T_ST_absset_nv <"memb", "STrib", 0b00, ByteAccess>;
 772   def S4_storerhnew_ap : T_ST_absset_nv <"memh", "STrih", 0b01, HalfWordAccess>;
 773   def S4_storerinew_ap : T_ST_absset_nv <"memw", "STriw", 0b10, WordAccess>;
 774 }
 775
 776 let isExtended = 1, opExtendable = 2, opExtentBits = 6, InputType = "imm",
 777 addrMode = BaseLongOffset, AddedComplexity = 40 in
 778 class T_StoreAbsReg <string mnemonic, string CextOp, RegisterClass RC,
 779                      bits<3> MajOp, MemAccessSize AccessSz, bit isHalf = 0>
 780   : STInst<(outs),
 781            (ins IntRegs:$src1, u2Imm:$src2, u6Ext:$src3, RC:$src4),
 782    mnemonic#"($src1<<#$src2 + #$src3) = $src4"#!if(isHalf, ".h",""),
 783    []>, ImmRegShl, NewValueRel {
 784
 785     bits<5> src1;
 786     bits<2> src2;
 787     bits<6> src3;
 788     bits<5> src4;
 789
 790     let accessSize = AccessSz;
 791     let CextOpcode = CextOp;
 792     let BaseOpcode = CextOp#"_shl";
 793     let IClass = 0b1010;
 794
 795     let Inst{27-24} =0b1101;
 796     let Inst{23-21} = MajOp;
 797     let Inst{20-16} = src1;
 798     let Inst{13}    = src2{1};
 799     let Inst{12-8}  = src4;
 800     let Inst{7}     = 0b1;
 801     let Inst{6}     = src2{0};
 802     let Inst{5-0}   = src3;
 803 }
 804
 805 def S4_storerb_ur : T_StoreAbsReg <"memb", "STrib", IntRegs, 0b000, ByteAccess>;
 806 def S4_storerh_ur : T_StoreAbsReg <"memh", "STrih", IntRegs, 0b010,
 807                                    HalfWordAccess>;
 808 def S4_storerf_ur : T_StoreAbsReg <"memh", "STrif", IntRegs, 0b011,
 809                                    HalfWordAccess, 1>;
 810 def S4_storeri_ur : T_StoreAbsReg <"memw", "STriw", IntRegs, 0b100, WordAccess>;
 811 def S4_storerd_ur : T_StoreAbsReg <"memd", "STrid", DoubleRegs, 0b110,
 812                                    DoubleWordAccess>;
 813
 814 let AddedComplexity = 40 in
 815 multiclass T_StoreAbsReg_Pats <InstHexagon MI, RegisterClass RC, ValueType VT,
 816                            PatFrag stOp> {
 817  def : Pat<(stOp (VT RC:$src4),
 818                  (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 819                       u0AlwaysExtPred:$src3)),
 820           (MI IntRegs:$src1, u2ImmPred:$src2, u0AlwaysExtPred:$src3, RC:$src4)>;
 821
 822  def : Pat<(stOp (VT RC:$src4),
 823                  (add (shl IntRegs:$src1, u2ImmPred:$src2),
 824                       (HexagonCONST32 tglobaladdr:$src3))),
 825            (MI IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 826
 827  def : Pat<(stOp (VT RC:$src4),
 828                  (add IntRegs:$src1, (HexagonCONST32 tglobaladdr:$src3))),
 829            (MI IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 830 }
 831
 832 defm : T_StoreAbsReg_Pats <S4_storerd_ur, DoubleRegs, i64, store>;
 833 defm : T_StoreAbsReg_Pats <S4_storeri_ur, IntRegs, i32, store>;
 834 defm : T_StoreAbsReg_Pats <S4_storerb_ur, IntRegs, i32, truncstorei8>;
 835 defm : T_StoreAbsReg_Pats <S4_storerh_ur, IntRegs, i32, truncstorei16>;
 836
 837 let mayStore = 1, isNVStore = 1, isExtended = 1, addrMode = BaseLongOffset,
 838     opExtentBits = 6, isNewValue = 1, opNewValue = 3, opExtendable = 2 in
 839 class T_StoreAbsRegNV <string mnemonic, string CextOp, bits<2> MajOp,
 840                        MemAccessSize AccessSz>
 841   : NVInst <(outs ),
 842             (ins IntRegs:$src1, u2Imm:$src2, u6Ext:$src3, IntRegs:$src4),
 843   mnemonic#"($src1<<#$src2 + #$src3) = $src4.new">, NewValueRel {
 844     bits<5> src1;
 845     bits<2> src2;
 846     bits<6> src3;
 847     bits<3> src4;
 848
 849     let CextOpcode  = CextOp;
 850     let BaseOpcode  = CextOp#"_shl";
 851     let IClass      = 0b1010;
 852
 853     let Inst{27-21} = 0b1101101;
 854     let Inst{12-11} = 0b00;
 855     let Inst{7}     = 0b1;
 856     let Inst{20-16} = src1;
 857     let Inst{13}    = src2{1};
 858     let Inst{12-11} = MajOp;
 859     let Inst{10-8}  = src4;
 860     let Inst{6}     = src2{0};
 861     let Inst{5-0}   = src3;
 862   }
 863
 864 def S4_storerbnew_ur : T_StoreAbsRegNV <"memb", "STrib", 0b00, ByteAccess>;
 865 def S4_storerhnew_ur : T_StoreAbsRegNV <"memh", "STrih", 0b01, HalfWordAccess>;
 866 def S4_storerinew_ur : T_StoreAbsRegNV <"memw", "STriw", 0b10, WordAccess>;
 867
 868 //===----------------------------------------------------------------------===//
 869 // Template classes for the non-predicated store instructions with
 870 // base + register offset addressing mode
 871 //===----------------------------------------------------------------------===//
 872 let isPredicable = 1 in
 873 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 874   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 875   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 876   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 877
 878     bits<5> Rs;
 879     bits<5> Ru;
 880     bits<2> u2;
 881     bits<5> Rt;
 882
 883     let IClass = 0b0011;
 884
 885     let Inst{27-24} = 0b1011;
 886     let Inst{23-21} = MajOp;
 887     let Inst{20-16} = Rs;
 888     let Inst{12-8}  = Ru;
 889     let Inst{13}    = u2{1};
 890     let Inst{7}     = u2{0};
 891     let Inst{4-0}   = Rt;
 892   }
 893
 894 //===----------------------------------------------------------------------===//
 895 // Template classes for the predicated store instructions with
 896 // base + register offset addressing mode
 897 //===----------------------------------------------------------------------===//
 898 let isPredicated = 1 in
 899 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 900                    bit isNot, bit isPredNew, bit isH>
 901   : STInst <(outs),
 902             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 903
 904   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 905   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 906   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 907     bits<2> Pv;
 908     bits<5> Rs;
 909     bits<5> Ru;
 910     bits<2> u2;
 911     bits<5> Rt;
 912
 913     let isPredicatedFalse = isNot;
 914     let isPredicatedNew = isPredNew;
 915
 916     let IClass = 0b0011;
 917
 918     let Inst{27-26} = 0b01;
 919     let Inst{25}    = isPredNew;
 920     let Inst{24}    = isNot;
 921     let Inst{23-21} = MajOp;
 922     let Inst{20-16} = Rs;
 923     let Inst{12-8}  = Ru;
 924     let Inst{13}    = u2{1};
 925     let Inst{7}     = u2{0};
 926     let Inst{6-5}   = Pv;
 927     let Inst{4-0}   = Rt;
 928   }
 929
 930 //===----------------------------------------------------------------------===//
 931 // Template classes for the new-value store instructions with
 932 // base + register offset addressing mode
 933 //===----------------------------------------------------------------------===//
 934 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 935 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 936   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 937   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 938   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 939
 940     bits<5> Rs;
 941     bits<5> Ru;
 942     bits<2> u2;
 943     bits<3> Nt;
 944
 945     let IClass = 0b0011;
 946
 947     let Inst{27-21} = 0b1011101;
 948     let Inst{20-16} = Rs;
 949     let Inst{12-8}  = Ru;
 950     let Inst{13}    = u2{1};
 951     let Inst{7}     = u2{0};
 952     let Inst{4-3}   = MajOp;
 953     let Inst{2-0}   = Nt;
 954   }
 955
 956 //===----------------------------------------------------------------------===//
 957 // Template classes for the predicated new-value store instructions with
 958 // base + register offset addressing mode
 959 //===----------------------------------------------------------------------===//
 960 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 961 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 962   : NVInst<(outs),
 963            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 964    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 965    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 966    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 967     bits<2> Pv;
 968     bits<5> Rs;
 969     bits<5> Ru;
 970     bits<2> u2;
 971     bits<3> Nt;
 972
 973     let isPredicatedFalse = isNot;
 974     let isPredicatedNew = isPredNew;
 975
 976     let IClass = 0b0011;
 977     let Inst{27-26} = 0b01;
 978     let Inst{25}    = isPredNew;
 979     let Inst{24}    = isNot;
 980     let Inst{23-21} = 0b101;
 981     let Inst{20-16} = Rs;
 982     let Inst{12-8}  = Ru;
 983     let Inst{13}    = u2{1};
 984     let Inst{7}     = u2{0};
 985     let Inst{6-5}   = Pv;
 986     let Inst{4-3}   = MajOp;
 987     let Inst{2-0}   = Nt;
 988   }
 989
 990 //===----------------------------------------------------------------------===//
 991 // multiclass for store instructions with base + register offset addressing
 992 // mode
 993 //===----------------------------------------------------------------------===//
 994 let isNVStorable = 1 in
 995 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 996                        bits<3> MajOp, bit isH = 0> {
 997   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 998     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 999
1000     // Predicated
1001     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
1002     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
1003
1004     // Predicated new
1005     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
1006     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
1007   }
1008 }
1009
1010 //===----------------------------------------------------------------------===//
1011 // multiclass for new-value store instructions with base + register offset
1012 // addressing mode.
1013 //===----------------------------------------------------------------------===//
1014 let mayStore = 1, isNVStore = 1 in
1015 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
1016                            bits<2> MajOp> {
1017   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
1018     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
1019
1020     // Predicated
1021     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
1022     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
1023
1024     // Predicated new
1025     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
1026     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
1027   }
1028 }
1029
1030 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0 in {
1031   let accessSize = ByteAccess in
1032   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
1033                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
1034
1035   let accessSize = HalfWordAccess in
1036   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
1037                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
1038
1039   let accessSize = WordAccess in
1040   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
1041                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
1042
1043   let isNVStorable = 0, accessSize = DoubleWordAccess in
1044   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
1045
1046   let isNVStorable = 0, accessSize = HalfWordAccess in
1047   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
1048 }
1049
1050 class Storexs_pat<PatFrag Store, PatFrag Value, InstHexagon MI>
1051   : Pat<(Store Value:$Ru, (add (i32 IntRegs:$Rs),
1052                                (i32 (shl (i32 IntRegs:$Rt), u2ImmPred:$u2)))),
1053         (MI IntRegs:$Rs, IntRegs:$Rt, imm:$u2, Value:$Ru)>;
1054
1055 let AddedComplexity = 40 in {
1056   def: Storexs_pat<truncstorei8,  I32, S4_storerb_rr>;
1057   def: Storexs_pat<truncstorei16, I32, S4_storerh_rr>;
1058   def: Storexs_pat<store,         I32, S4_storeri_rr>;
1059   def: Storexs_pat<store,         I64, S4_storerd_rr>;
1060 }
1061
1062 // memd(Rx++#s4:3)=Rtt
1063 // memd(Rx++#s4:3:circ(Mu))=Rtt
1064 // memd(Rx++I:circ(Mu))=Rtt
1065 // memd(Rx++Mu)=Rtt
1066 // memd(Rx++Mu:brev)=Rtt
1067 // memd(gp+#u16:3)=Rtt
1068
1069 // Store doubleword conditionally.
1070 // if ([!]Pv[.new]) memd(#u6)=Rtt
1071 // TODO: needs to be implemented.
1072
1073 //===----------------------------------------------------------------------===//
1074 // Template class
1075 //===----------------------------------------------------------------------===//
1076 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
1077     opExtendable = 2 in
1078 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
1079   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
1080   mnemonic#"($Rs+#$offset)=#$S8",
1081   [], "", V4LDST_tc_st_SLOT01>,
1082   ImmRegRel, PredNewRel {
1083     bits<5> Rs;
1084     bits<8> S8;
1085     bits<8> offset;
1086     bits<6> offsetBits;
1087
1088     string OffsetOpStr = !cast<string>(OffsetOp);
1089     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
1090                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
1091                                          /* u6_0Imm */ offset{5-0}));
1092
1093     let IClass = 0b0011;
1094
1095     let Inst{27-25} = 0b110;
1096     let Inst{22-21} = MajOp;
1097     let Inst{20-16} = Rs;
1098     let Inst{12-7}  = offsetBits;
1099     let Inst{13}    = S8{7};
1100     let Inst{6-0}   = S8{6-0};
1101   }
1102
1103 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
1104     opExtendable = 3 in
1105 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
1106                        bit isPredNot, bit isPredNew >
1107   : STInst <(outs ),
1108             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
1109   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
1110   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
1111   [], "", V4LDST_tc_st_SLOT01>,
1112   ImmRegRel, PredNewRel {
1113     bits<2> Pv;
1114     bits<5> Rs;
1115     bits<6> S6;
1116     bits<8> offset;
1117     bits<6> offsetBits;
1118
1119     string OffsetOpStr = !cast<string>(OffsetOp);
1120     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
1121                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
1122                                          /* u6_0Imm */ offset{5-0}));
1123     let isPredicatedNew = isPredNew;
1124     let isPredicatedFalse = isPredNot;
1125
1126     let IClass = 0b0011;
1127
1128     let Inst{27-25} = 0b100;
1129     let Inst{24}    = isPredNew;
1130     let Inst{23}    = isPredNot;
1131     let Inst{22-21} = MajOp;
1132     let Inst{20-16} = Rs;
1133     let Inst{13}    = S6{5};
1134     let Inst{12-7}  = offsetBits;
1135     let Inst{6-5}   = Pv;
1136     let Inst{4-0}   = S6{4-0};
1137   }
1138
1139
1140 //===----------------------------------------------------------------------===//
1141 // multiclass for store instructions with base + immediate offset
1142 // addressing mode and immediate stored value.
1143 // mem[bhw](Rx++#s4:3)=#s8
1144 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
1145 //===----------------------------------------------------------------------===//
1146
1147 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
1148                         bit PredNot> {
1149   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
1150   // Predicate new
1151   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
1152 }
1153
1154 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
1155                    bits<2> MajOp> {
1156   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
1157     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
1158
1159     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
1160     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
1161   }
1162 }
1163
1164 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1165     InputType = "imm", isCodeGenOnly = 0 in {
1166   let accessSize = ByteAccess in
1167   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1168
1169   let accessSize = HalfWordAccess in
1170   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1171
1172   let accessSize = WordAccess in
1173   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1174 }
1175
1176 let Predicates = [HasV4T], AddedComplexity = 10 in {
1177 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1178             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1179
1180 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1181                                               u6_1ImmPred:$src2)),
1182             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1183
1184 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1185             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1186 }
1187
1188 let AddedComplexity = 6 in
1189 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1190            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1191            Requires<[HasV4T]>;
1192
1193 // memb(Rx++#s4:0:circ(Mu))=Rt
1194 // memb(Rx++I:circ(Mu))=Rt
1195 // memb(Rx++Mu)=Rt
1196 // memb(Rx++Mu:brev)=Rt
1197 // memb(gp+#u16:0)=Rt
1198
1199
1200 // Store halfword.
1201 // TODO: needs to be implemented
1202 // memh(Re=#U6)=Rt.H
1203 // memh(Rs+#s11:1)=Rt.H
1204 let AddedComplexity = 6 in
1205 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1206            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1207            Requires<[HasV4T]>;
1208
1209 // memh(Rs+Ru<<#u2)=Rt.H
1210 // TODO: needs to be implemented.
1211
1212 // memh(Ru<<#u2+#U6)=Rt.H
1213 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1214 // memh(Rx++#s4:1:circ(Mu))=Rt
1215 // memh(Rx++I:circ(Mu))=Rt.H
1216 // memh(Rx++I:circ(Mu))=Rt
1217 // memh(Rx++Mu)=Rt.H
1218 // memh(Rx++Mu)=Rt
1219 // memh(Rx++Mu:brev)=Rt.H
1220 // memh(Rx++Mu:brev)=Rt
1221 // memh(gp+#u16:1)=Rt
1222 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1223 // if ([!]Pv[.new]) memh(#u6)=Rt
1224
1225
1226 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1227 // TODO: needs to be implemented.
1228
1229 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1230 // TODO: Needs to be implemented.
1231
1232 // Store word.
1233 // memw(Re=#U6)=Rt
1234 // TODO: Needs to be implemented.
1235
1236 // Store predicate:
1237 let hasSideEffects = 0 in
1238 def STriw_pred_V4 : STInst2<(outs),
1239             (ins MEMri:$addr, PredRegs:$src1),
1240             "Error; should not emit",
1241             []>,
1242             Requires<[HasV4T]>;
1243
1244 let AddedComplexity = 6 in
1245 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1246            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1247            Requires<[HasV4T]>;
1248
1249 // memw(Rx++#s4:2)=Rt
1250 // memw(Rx++#s4:2:circ(Mu))=Rt
1251 // memw(Rx++I:circ(Mu))=Rt
1252 // memw(Rx++Mu)=Rt
1253 // memw(Rx++Mu:brev)=Rt
1254
1255 //===----------------------------------------------------------------------===
1256 // ST -
1257 //===----------------------------------------------------------------------===
1258
1259
1260 //===----------------------------------------------------------------------===//
1261 // NV/ST +
1262 //===----------------------------------------------------------------------===//
1263
1264 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1265 class T_store_io_nv <string mnemonic, RegisterClass RC,
1266                     Operand ImmOp, bits<2>MajOp>
1267   : NVInst_V4 <(outs),
1268                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1269   mnemonic#"($src1+#$src2) = $src3.new",
1270   [],"",ST_tc_st_SLOT0> {
1271     bits<5> src1;
1272     bits<13> src2; // Actual address offset
1273     bits<3> src3;
1274     bits<11> offsetBits; // Represents offset encoding
1275
1276     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1277                        !if (!eq(mnemonic, "memh"), 12,
1278                        !if (!eq(mnemonic, "memw"), 13, 0)));
1279
1280     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1281                         !if (!eq(mnemonic, "memh"), 1,
1282                         !if (!eq(mnemonic, "memw"), 2, 0)));
1283
1284     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1285                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1286                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1287
1288     let IClass = 0b1010;
1289
1290     let Inst{27} = 0b0;
1291     let Inst{26-25} = offsetBits{10-9};
1292     let Inst{24-21} = 0b1101;
1293     let Inst{20-16} = src1;
1294     let Inst{13} = offsetBits{8};
1295     let Inst{12-11} = MajOp;
1296     let Inst{10-8} = src3;
1297     let Inst{7-0} = offsetBits{7-0};
1298   }
1299
1300 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1301 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1302                          bits<2>MajOp, bit PredNot, bit isPredNew>
1303   : NVInst_V4 <(outs),
1304                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1305   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1306   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1307   [],"",V2LDST_tc_st_SLOT0> {
1308     bits<2> src1;
1309     bits<5> src2;
1310     bits<9> src3;
1311     bits<3> src4;
1312     bits<6> offsetBits; // Represents offset encoding
1313
1314     let isPredicatedNew = isPredNew;
1315     let isPredicatedFalse = PredNot;
1316     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1317                        !if (!eq(mnemonic, "memh"), 7,
1318                        !if (!eq(mnemonic, "memw"), 8, 0)));
1319
1320     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1321                         !if (!eq(mnemonic, "memh"), 1,
1322                         !if (!eq(mnemonic, "memw"), 2, 0)));
1323
1324     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1325                      !if (!eq(mnemonic, "memh"), src3{6-1},
1326                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1327
1328     let IClass = 0b0100;
1329
1330     let Inst{27}    = 0b0;
1331     let Inst{26}    = PredNot;
1332     let Inst{25}    = isPredNew;
1333     let Inst{24-21} = 0b0101;
1334     let Inst{20-16} = src2;
1335     let Inst{13}    = offsetBits{5};
1336     let Inst{12-11} = MajOp;
1337     let Inst{10-8}  = src4;
1338     let Inst{7-3}   = offsetBits{4-0};
1339     let Inst{2}     = 0b0;
1340     let Inst{1-0}   = src1;
1341   }
1342
1343 // multiclass for new-value store instructions with base + immediate offset.
1344 //
1345 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1346     isExtendable = 1 in
1347 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1348                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1349
1350   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1351     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1352     // Predicated
1353     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1354     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1355     // Predicated new
1356     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1357                                               MajOp, 0, 1>;
1358     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1359                                               MajOp, 1, 1>;
1360   }
1361 }
1362
1363 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1364   let accessSize = ByteAccess in
1365   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1366                            u6_0Ext, 0b00>, AddrModeRel;
1367
1368   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1369   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1370                            u6_1Ext, 0b01>, AddrModeRel;
1371
1372   let accessSize = WordAccess, opExtentAlign = 2 in
1373   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1374                            u6_2Ext, 0b10>, AddrModeRel;
1375 }
1376
1377 //===----------------------------------------------------------------------===//
1378 // Post increment loads with register offset.
1379 //===----------------------------------------------------------------------===//
1380
1381 let hasNewValue = 1, isCodeGenOnly = 0 in
1382 def L2_loadbsw2_pr : T_load_pr <"membh", IntRegs, 0b0001, HalfWordAccess>;
1383
1384 let isCodeGenOnly = 0 in
1385 def L2_loadbsw4_pr : T_load_pr <"membh", DoubleRegs, 0b0111, WordAccess>;
1386
1387 //===----------------------------------------------------------------------===//
1388 // Template class for non-predicated post increment .new stores
1389 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1390 //===----------------------------------------------------------------------===//
1391 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1392     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1393 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1394   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1395                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1396   mnemonic#"($src1++#$offset) = $src2.new",
1397   [], "$src1 = $_dst_">,
1398   AddrModeRel {
1399     bits<5> src1;
1400     bits<3> src2;
1401     bits<7> offset;
1402     bits<4> offsetBits;
1403
1404     string ImmOpStr = !cast<string>(ImmOp);
1405     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1406                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1407                                       /* s4_0Imm */ offset{3-0}));
1408     let IClass = 0b1010;
1409
1410     let Inst{27-21} = 0b1011101;
1411     let Inst{20-16} = src1;
1412     let Inst{13} = 0b0;
1413     let Inst{12-11} = MajOp;
1414     let Inst{10-8} = src2;
1415     let Inst{7} = 0b0;
1416     let Inst{6-3} = offsetBits;
1417     let Inst{1} = 0b0;
1418   }
1419
1420 //===----------------------------------------------------------------------===//
1421 // Template class for predicated post increment .new stores
1422 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1423 //===----------------------------------------------------------------------===//
1424 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1425     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1426 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1427                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1428   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1429                  (ins PredRegs:$src1, IntRegs:$src2,
1430                       ImmOp:$offset, IntRegs:$src3),
1431   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1432   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1433   [], "$src2 = $_dst_">,
1434   AddrModeRel {
1435     bits<2> src1;
1436     bits<5> src2;
1437     bits<3> src3;
1438     bits<7> offset;
1439     bits<4> offsetBits;
1440
1441     string ImmOpStr = !cast<string>(ImmOp);
1442     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1443                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1444                                       /* s4_0Imm */ offset{3-0}));
1445     let isPredicatedNew = isPredNew;
1446     let isPredicatedFalse = isPredNot;
1447
1448     let IClass = 0b1010;
1449
1450     let Inst{27-21} = 0b1011101;
1451     let Inst{20-16} = src2;
1452     let Inst{13} = 0b1;
1453     let Inst{12-11} = MajOp;
1454     let Inst{10-8} = src3;
1455     let Inst{7} = isPredNew;
1456     let Inst{6-3} = offsetBits;
1457     let Inst{2} = isPredNot;
1458     let Inst{1-0} = src1;
1459   }
1460
1461 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1462                               bits<2> MajOp, bit PredNot> {
1463   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1464
1465   // Predicate new
1466   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1467 }
1468
1469 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1470                          bits<2> MajOp> {
1471   let BaseOpcode = "POST_"#BaseOp in {
1472     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1473
1474     // Predicated
1475     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1476     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1477   }
1478 }
1479
1480 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1481 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1482
1483 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1484 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1485
1486 let accessSize = WordAccess, isCodeGenOnly = 0 in
1487 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1488
1489 //===----------------------------------------------------------------------===//
1490 // Template class for post increment .new stores with register offset
1491 //===----------------------------------------------------------------------===//
1492 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1493 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1494   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1495                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1496   #mnemonic#"($src1++$src2) = $src3.new",
1497   [], "$src1 = $_dst_"> {
1498     bits<5> src1;
1499     bits<1> src2;
1500     bits<3> src3;
1501     let accessSize = AccessSz;
1502
1503     let IClass = 0b1010;
1504
1505     let Inst{27-21} = 0b1101101;
1506     let Inst{20-16} = src1;
1507     let Inst{13}    = src2;
1508     let Inst{12-11} = MajOp;
1509     let Inst{10-8}  = src3;
1510     let Inst{7}     = 0b0;
1511   }
1512
1513 let isCodeGenOnly = 0 in {
1514 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1515 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1516 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1517 }
1518
1519 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1520 // memb(Rx++I:circ(Mu))=Nt.new
1521 // memb(Rx++Mu)=Nt.new
1522 // memb(Rx++Mu:brev)=Nt.new
1523 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1524 // memh(Rx++I:circ(Mu))=Nt.new
1525 // memh(Rx++Mu)=Nt.new
1526 // memh(Rx++Mu:brev)=Nt.new
1527
1528 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1529 // memw(Rx++I:circ(Mu))=Nt.new
1530 // memw(Rx++Mu)=Nt.new
1531 // memw(Rx++Mu:brev)=Nt.new
1532
1533 //===----------------------------------------------------------------------===//
1534 // NV/ST -
1535 //===----------------------------------------------------------------------===//
1536
1537 //===----------------------------------------------------------------------===//
1538 // NV/J +
1539 //===----------------------------------------------------------------------===//
1540
1541 //===----------------------------------------------------------------------===//
1542 // multiclass/template class for the new-value compare jumps with the register
1543 // operands.
1544 //===----------------------------------------------------------------------===//
1545
1546 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1547     opExtentAlign = 2 in
1548 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1549                       bit isNegCond, bit isTak>
1550   : NVInst_V4<(outs),
1551     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1552     "if ("#!if(isNegCond, "!","")#mnemonic#
1553     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1554     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1555     #!if(isTak, "t","nt")#" $offset", []> {
1556
1557       bits<5> src1;
1558       bits<5> src2;
1559       bits<3> Ns;    // New-Value Operand
1560       bits<5> RegOp; // Non-New-Value Operand
1561       bits<11> offset;
1562
1563       let isTaken = isTak;
1564       let isPredicatedFalse = isNegCond;
1565       let opNewValue{0} = NvOpNum;
1566
1567       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1568       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1569
1570       let IClass = 0b0010;
1571       let Inst{26} = 0b0;
1572       let Inst{25-23} = majOp;
1573       let Inst{22} = isNegCond;
1574       let Inst{18-16} = Ns;
1575       let Inst{13} = isTak;
1576       let Inst{12-8} = RegOp;
1577       let Inst{21-20} = offset{10-9};
1578       let Inst{7-1} = offset{8-2};
1579 }
1580
1581
1582 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1583                        bit isNegCond> {
1584   // Branch not taken:
1585   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1586   // Branch taken:
1587   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1588 }
1589
1590 // NvOpNum = 0 -> First Operand is a new-value Register
1591 // NvOpNum = 1 -> Second Operand is a new-value Register
1592
1593 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1594                        bit NvOpNum> {
1595   let BaseOpcode = BaseOp#_NVJ in {
1596     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1597     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1598   }
1599 }
1600
1601 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1602 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1603 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1604 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1605 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1606
1607 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1608     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1609     isCodeGenOnly = 0 in {
1610   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1611   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1612   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1613   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1614   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1615 }
1616
1617 //===----------------------------------------------------------------------===//
1618 // multiclass/template class for the new-value compare jumps instruction
1619 // with a register and an unsigned immediate (U5) operand.
1620 //===----------------------------------------------------------------------===//
1621
1622 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1623     opExtentAlign = 2 in
1624 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1625                          bit isTak>
1626   : NVInst_V4<(outs),
1627     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1628     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1629     #!if(isTak, "t","nt")#" $offset", []> {
1630
1631       let isTaken = isTak;
1632       let isPredicatedFalse = isNegCond;
1633       let isTaken = isTak;
1634
1635       bits<3> src1;
1636       bits<5> src2;
1637       bits<11> offset;
1638
1639       let IClass = 0b0010;
1640       let Inst{26} = 0b1;
1641       let Inst{25-23} = majOp;
1642       let Inst{22} = isNegCond;
1643       let Inst{18-16} = src1;
1644       let Inst{13} = isTak;
1645       let Inst{12-8} = src2;
1646       let Inst{21-20} = offset{10-9};
1647       let Inst{7-1} = offset{8-2};
1648 }
1649
1650 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1651   // Branch not taken:
1652   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1653   // Branch taken:
1654   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1655 }
1656
1657 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1658   let BaseOpcode = BaseOp#_NVJri in {
1659     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1660     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1661   }
1662 }
1663
1664 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1665 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1666 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1667
1668 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1669     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1670     isCodeGenOnly = 0 in {
1671   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1672   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1673   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1674 }
1675
1676 //===----------------------------------------------------------------------===//
1677 // multiclass/template class for the new-value compare jumps instruction
1678 // with a register and an hardcoded 0/-1 immediate value.
1679 //===----------------------------------------------------------------------===//
1680
1681 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1682     opExtentAlign = 2 in
1683 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1684                             bit isNegCond, bit isTak>
1685   : NVInst_V4<(outs),
1686     (ins IntRegs:$src1, brtarget:$offset),
1687     "if ("#!if(isNegCond, "!","")#mnemonic
1688     #"($src1.new, #"#ImmVal#")) jump:"
1689     #!if(isTak, "t","nt")#" $offset", []> {
1690
1691       let isTaken = isTak;
1692       let isPredicatedFalse = isNegCond;
1693       let isTaken = isTak;
1694
1695       bits<3> src1;
1696       bits<11> offset;
1697       let IClass = 0b0010;
1698       let Inst{26} = 0b1;
1699       let Inst{25-23} = majOp;
1700       let Inst{22} = isNegCond;
1701       let Inst{18-16} = src1;
1702       let Inst{13} = isTak;
1703       let Inst{21-20} = offset{10-9};
1704       let Inst{7-1} = offset{8-2};
1705 }
1706
1707 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1708                              bit isNegCond> {
1709   // Branch not taken:
1710   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1711   // Branch taken:
1712   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1713 }
1714
1715 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1716                              string ImmVal> {
1717   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1718     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1719     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1720   }
1721 }
1722
1723 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1724 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1725 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1726
1727 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1728     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1729   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1730   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1731   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1732 }
1733
1734 // J4_hintjumpr: Hint indirect conditional jump.
1735 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1736 def J4_hintjumpr: JRInst <
1737   (outs),
1738   (ins IntRegs:$Rs),
1739   "hintjr($Rs)"> {
1740     bits<5> Rs;
1741     let IClass = 0b0101;
1742     let Inst{27-21} = 0b0010101;
1743     let Inst{20-16} = Rs;
1744   }
1745
1746 //===----------------------------------------------------------------------===//
1747 // NV/J -
1748 //===----------------------------------------------------------------------===//
1749
1750 //===----------------------------------------------------------------------===//
1751 // CR +
1752 //===----------------------------------------------------------------------===//
1753
1754 // PC-relative add
1755 let hasNewValue = 1, isExtendable = 1, opExtendable = 1,
1756     isExtentSigned = 0, opExtentBits = 6, hasSideEffects = 0,
1757     Uses = [PC], validSubTargets = HasV4SubT, isCodeGenOnly = 0 in
1758 def C4_addipc : CRInst <(outs IntRegs:$Rd), (ins u6Ext:$u6),
1759   "$Rd = add(pc, #$u6)", [], "", CR_tc_2_SLOT3 > {
1760     bits<5> Rd;
1761     bits<6> u6;
1762
1763     let IClass = 0b0110;
1764     let Inst{27-16} = 0b101001001001;
1765     let Inst{12-7} = u6;
1766     let Inst{4-0} = Rd;
1767   }
1768
1769
1770
1771 let hasSideEffects = 0 in
1772 class T_LOGICAL_3OP<string MnOp1, string MnOp2, bits<2> OpBits, bit IsNeg>
1773     : CRInst<(outs PredRegs:$Pd),
1774              (ins PredRegs:$Ps, PredRegs:$Pt, PredRegs:$Pu),
1775              "$Pd = " # MnOp1 # "($Ps, " # MnOp2 # "($Pt, " #
1776                    !if (IsNeg,"!","") # "$Pu))",
1777              [], "", CR_tc_2early_SLOT23> {
1778   bits<2> Pd;
1779   bits<2> Ps;
1780   bits<2> Pt;
1781   bits<2> Pu;
1782
1783   let IClass = 0b0110;
1784   let Inst{27-24} = 0b1011;
1785   let Inst{23} = IsNeg;
1786   let Inst{22-21} = OpBits;
1787   let Inst{20} = 0b1;
1788   let Inst{17-16} = Ps;
1789   let Inst{13} = 0b0;
1790   let Inst{9-8} = Pt;
1791   let Inst{7-6} = Pu;
1792   let Inst{1-0} = Pd;
1793 }
1794
1795 let isCodeGenOnly = 0 in {
1796 def C4_and_and  : T_LOGICAL_3OP<"and", "and", 0b00, 0>;
1797 def C4_and_or   : T_LOGICAL_3OP<"and", "or",  0b01, 0>;
1798 def C4_or_and   : T_LOGICAL_3OP<"or",  "and", 0b10, 0>;
1799 def C4_or_or    : T_LOGICAL_3OP<"or",  "or",  0b11, 0>;
1800 def C4_and_andn : T_LOGICAL_3OP<"and", "and", 0b00, 1>;
1801 def C4_and_orn  : T_LOGICAL_3OP<"and", "or",  0b01, 1>;
1802 def C4_or_andn  : T_LOGICAL_3OP<"or",  "and", 0b10, 1>;
1803 def C4_or_orn   : T_LOGICAL_3OP<"or",  "or",  0b11, 1>;
1804 }
1805
1806 //===----------------------------------------------------------------------===//
1807 // CR -
1808 //===----------------------------------------------------------------------===//
1809
1810 //===----------------------------------------------------------------------===//
1811 // XTYPE/ALU +
1812 //===----------------------------------------------------------------------===//
1813
1814 // Logical with-not instructions.
1815 let validSubTargets = HasV4SubT, isCodeGenOnly = 0 in {
1816   def A4_andnp : T_ALU64_logical<"and", 0b001, 1, 0, 1>;
1817   def A4_ornp  : T_ALU64_logical<"or",  0b011, 1, 0, 1>;
1818 }
1819
1820 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1821 def S4_parity: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1822       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1823   bits<5> Rd;
1824   bits<5> Rs;
1825   bits<5> Rt;
1826
1827   let IClass = 0b1101;
1828   let Inst{27-21} = 0b0101111;
1829   let Inst{20-16} = Rs;
1830   let Inst{12-8} = Rt;
1831   let Inst{4-0} = Rd;
1832 }
1833 //  Add and accumulate.
1834 //  Rd=add(Rs,add(Ru,#s6))
1835 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 6,
1836     opExtendable = 3, isCodeGenOnly = 0 in
1837 def S4_addaddi : ALU64Inst <(outs IntRegs:$Rd),
1838                             (ins IntRegs:$Rs, IntRegs:$Ru, s6Ext:$s6),
1839   "$Rd = add($Rs, add($Ru, #$s6))" ,
1840   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs),
1841                            (add (i32 IntRegs:$Ru), s6_16ExtPred:$s6)))],
1842   "", ALU64_tc_2_SLOT23> {
1843     bits<5> Rd;
1844     bits<5> Rs;
1845     bits<5> Ru;
1846     bits<6> s6;
1847
1848     let IClass = 0b1101;
1849
1850     let Inst{27-23} = 0b10110;
1851     let Inst{22-21} = s6{5-4};
1852     let Inst{20-16} = Rs;
1853     let Inst{13}    = s6{3};
1854     let Inst{12-8}  = Rd;
1855     let Inst{7-5}   = s6{2-0};
1856     let Inst{4-0}   = Ru;
1857   }
1858
1859 let isExtentSigned = 1, hasSideEffects = 0, hasNewValue = 1, isExtendable = 1,
1860     opExtentBits = 6, opExtendable = 2, isCodeGenOnly = 0 in
1861 def S4_subaddi: ALU64Inst <(outs IntRegs:$Rd),
1862                            (ins IntRegs:$Rs, s6Ext:$s6, IntRegs:$Ru),
1863   "$Rd = add($Rs, sub(#$s6, $Ru))",
1864   [], "", ALU64_tc_2_SLOT23> {
1865     bits<5> Rd;
1866     bits<5> Rs;
1867     bits<6> s6;
1868     bits<5> Ru;
1869
1870     let IClass = 0b1101;
1871
1872     let Inst{27-23} = 0b10111;
1873     let Inst{22-21} = s6{5-4};
1874     let Inst{20-16} = Rs;
1875     let Inst{13}    = s6{3};
1876     let Inst{12-8}  = Rd;
1877     let Inst{7-5}   = s6{2-0};
1878     let Inst{4-0}   = Ru;
1879   }
1880
1881 // Extract bitfield
1882 // Rdd=extract(Rss,#u6,#U6)
1883 // Rdd=extract(Rss,Rtt)
1884 // Rd=extract(Rs,Rtt)
1885 // Rd=extract(Rs,#u5,#U5)
1886
1887 let isCodeGenOnly = 0 in {
1888 def S4_extractp_rp : T_S3op_64 < "extract",  0b11, 0b100, 0>;
1889 def S4_extractp    : T_S2op_extract <"extract",  0b1010, DoubleRegs, u6Imm>;
1890 }
1891
1892 let hasNewValue = 1, isCodeGenOnly = 0 in {
1893   def S4_extract_rp : T_S3op_extract<"extract",  0b01>;
1894   def S4_extract    : T_S2op_extract <"extract",  0b1101, IntRegs, u5Imm>;
1895 }
1896
1897 // Complex add/sub halfwords/words
1898 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1899   def S4_vxaddsubh : T_S3op_64 < "vxaddsubh", 0b01, 0b100, 0, 1>;
1900   def S4_vxaddsubw : T_S3op_64 < "vxaddsubw", 0b01, 0b000, 0, 1>;
1901   def S4_vxsubaddh : T_S3op_64 < "vxsubaddh", 0b01, 0b110, 0, 1>;
1902   def S4_vxsubaddw : T_S3op_64 < "vxsubaddw", 0b01, 0b010, 0, 1>;
1903 }
1904
1905 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1906   def S4_vxaddsubhr : T_S3op_64 < "vxaddsubh", 0b11, 0b000, 0, 1, 1, 1>;
1907   def S4_vxsubaddhr : T_S3op_64 < "vxsubaddh", 0b11, 0b010, 0, 1, 1, 1>;
1908 }
1909
1910 let Itinerary = M_tc_3x_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1911   def M4_mac_up_s1_sat: T_MType_acc_rr<"+= mpy", 0b011, 0b000, 0, [], 0, 1, 1>;
1912   def M4_nac_up_s1_sat: T_MType_acc_rr<"-= mpy", 0b011, 0b001, 0, [], 0, 1, 1>;
1913 }
1914
1915 // Logical xor with xor accumulation.
1916 // Rxx^=xor(Rss,Rtt)
1917 let hasSideEffects = 0, isCodeGenOnly = 0 in
1918 def M4_xor_xacc
1919   : SInst <(outs DoubleRegs:$Rxx),
1920            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
1921   "$Rxx ^= xor($Rss, $Rtt)",
1922   [(set (i64 DoubleRegs:$Rxx),
1923    (xor (i64 DoubleRegs:$dst2), (xor (i64 DoubleRegs:$Rss),
1924                                      (i64 DoubleRegs:$Rtt))))],
1925   "$dst2 = $Rxx", S_3op_tc_1_SLOT23> {
1926     bits<5> Rxx;
1927     bits<5> Rss;
1928     bits<5> Rtt;
1929
1930     let IClass = 0b1100;
1931
1932     let Inst{27-23} = 0b10101;
1933     let Inst{20-16} = Rss;
1934     let Inst{12-8}  = Rtt;
1935     let Inst{4-0}   = Rxx;
1936   }
1937
1938 // Rotate and reduce bytes
1939 // Rdd=vrcrotate(Rss,Rt,#u2)
1940 let hasSideEffects = 0, isCodeGenOnly = 0 in
1941 def S4_vrcrotate
1942   : SInst <(outs DoubleRegs:$Rdd),
1943            (ins DoubleRegs:$Rss, IntRegs:$Rt, u2Imm:$u2),
1944   "$Rdd = vrcrotate($Rss, $Rt, #$u2)",
1945   [], "", S_3op_tc_3x_SLOT23> {
1946     bits<5> Rdd;
1947     bits<5> Rss;
1948     bits<5> Rt;
1949     bits<2> u2;
1950
1951     let IClass = 0b1100;
1952
1953     let Inst{27-22} = 0b001111;
1954     let Inst{20-16} = Rss;
1955     let Inst{13}    = u2{1};
1956     let Inst{12-8}  = Rt;
1957     let Inst{7-6}   = 0b11;
1958     let Inst{5}     = u2{0};
1959     let Inst{4-0}   = Rdd;
1960   }
1961
1962 // Rotate and reduce bytes with accumulation
1963 // Rxx+=vrcrotate(Rss,Rt,#u2)
1964 let hasSideEffects = 0, isCodeGenOnly = 0 in
1965 def S4_vrcrotate_acc
1966   : SInst <(outs DoubleRegs:$Rxx),
1967            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, IntRegs:$Rt, u2Imm:$u2),
1968   "$Rxx += vrcrotate($Rss, $Rt, #$u2)", [],
1969   "$dst2 = $Rxx", S_3op_tc_3x_SLOT23> {
1970     bits<5> Rxx;
1971     bits<5> Rss;
1972     bits<5> Rt;
1973     bits<2> u2;
1974
1975     let IClass = 0b1100;
1976
1977     let Inst{27-21} = 0b1011101;
1978     let Inst{20-16} = Rss;
1979     let Inst{13}    = u2{1};
1980     let Inst{12-8}  = Rt;
1981     let Inst{5}     = u2{0};
1982     let Inst{4-0}   = Rxx;
1983   }
1984
1985
1986 // Vector reduce conditional negate halfwords
1987 let hasSideEffects = 0, isCodeGenOnly = 0 in
1988 def S2_vrcnegh
1989   : SInst <(outs DoubleRegs:$Rxx),
1990            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, IntRegs:$Rt),
1991   "$Rxx += vrcnegh($Rss, $Rt)", [],
1992   "$dst2 = $Rxx", S_3op_tc_3x_SLOT23> {
1993     bits<5> Rxx;
1994     bits<5> Rss;
1995     bits<5> Rt;
1996
1997     let IClass = 0b1100;
1998
1999     let Inst{27-21} = 0b1011001;
2000     let Inst{20-16} = Rss;
2001     let Inst{13}    = 0b1;
2002     let Inst{12-8}  = Rt;
2003     let Inst{7-5}   = 0b111;
2004     let Inst{4-0}   = Rxx;
2005   }
2006
2007 // Split bitfield
2008 let isCodeGenOnly = 0 in
2009 def A4_bitspliti : T_S2op_2_di <"bitsplit", 0b110, 0b100>;
2010
2011 // Arithmetic/Convergent round
2012 let isCodeGenOnly = 0 in
2013 def A4_cround_ri : T_S2op_2_ii <"cround", 0b111, 0b000>;
2014
2015 let isCodeGenOnly = 0 in
2016 def A4_round_ri  : T_S2op_2_ii <"round", 0b111, 0b100>;
2017
2018 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2019 def A4_round_ri_sat : T_S2op_2_ii <"round", 0b111, 0b110, 1>;
2020
2021 // Logical-logical words.
2022 // Compound or-and -- Rx=or(Ru,and(Rx,#s10))
2023 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 10,
2024     opExtendable = 3, isCodeGenOnly = 0 in
2025 def S4_or_andix:
2026   ALU64Inst<(outs IntRegs:$Rx),
2027             (ins IntRegs:$Ru, IntRegs:$_src_, s10Ext:$s10),
2028   "$Rx = or($Ru, and($_src_, #$s10))" ,
2029   [(set (i32 IntRegs:$Rx),
2030         (or (i32 IntRegs:$Ru), (and (i32 IntRegs:$_src_), s10ExtPred:$s10)))] ,
2031   "$_src_ = $Rx", ALU64_tc_2_SLOT23> {
2032     bits<5> Rx;
2033     bits<5> Ru;
2034     bits<10> s10;
2035
2036     let IClass = 0b1101;
2037
2038     let Inst{27-22} = 0b101001;
2039     let Inst{20-16} = Rx;
2040     let Inst{21}    = s10{9};
2041     let Inst{13-5}  = s10{8-0};
2042     let Inst{4-0}   = Ru;
2043   }
2044
2045 // Miscellaneous ALU64 instructions.
2046 //
2047 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
2048 def A4_modwrapu: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2049       "$Rd = modwrap($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
2050   bits<5> Rd;
2051   bits<5> Rs;
2052   bits<5> Rt;
2053
2054   let IClass = 0b1101;
2055   let Inst{27-21} = 0b0011111;
2056   let Inst{20-16} = Rs;
2057   let Inst{12-8} = Rt;
2058   let Inst{7-5} = 0b111;
2059   let Inst{4-0} = Rd;
2060 }
2061
2062 let hasSideEffects = 0, isCodeGenOnly = 0 in
2063 def A4_bitsplit: ALU64Inst<(outs DoubleRegs:$Rd),
2064       (ins IntRegs:$Rs, IntRegs:$Rt),
2065       "$Rd = bitsplit($Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
2066   bits<5> Rd;
2067   bits<5> Rs;
2068   bits<5> Rt;
2069
2070   let IClass = 0b1101;
2071   let Inst{27-24} = 0b0100;
2072   let Inst{21} = 0b1;
2073   let Inst{20-16} = Rs;
2074   let Inst{12-8} = Rt;
2075   let Inst{4-0} = Rd;
2076 }
2077
2078 let isCodeGenOnly = 0 in {
2079 // Rx[&|]=xor(Rs,Rt)
2080 def M4_or_xor   : T_MType_acc_rr < "|= xor", 0b110, 0b001, 0>;
2081 def M4_and_xor  : T_MType_acc_rr < "&= xor", 0b010, 0b010, 0>;
2082
2083 // Rx[&|^]=or(Rs,Rt)
2084 def M4_xor_or   : T_MType_acc_rr < "^= or",  0b110, 0b011, 0>;
2085
2086 let CextOpcode = "ORr_ORr" in
2087 def M4_or_or    : T_MType_acc_rr < "|= or",  0b110, 0b000, 0>;
2088 def M4_and_or   : T_MType_acc_rr < "&= or",  0b010, 0b001, 0>;
2089
2090 // Rx[&|^]=and(Rs,Rt)
2091 def M4_xor_and  : T_MType_acc_rr < "^= and", 0b110, 0b010, 0>;
2092
2093 let CextOpcode = "ORr_ANDr" in
2094 def M4_or_and   : T_MType_acc_rr < "|= and", 0b010, 0b011, 0>;
2095 def M4_and_and  : T_MType_acc_rr < "&= and", 0b010, 0b000, 0>;
2096
2097 // Rx[&|^]=and(Rs,~Rt)
2098 def M4_xor_andn : T_MType_acc_rr < "^= and", 0b001, 0b010, 0, [], 1>;
2099 def M4_or_andn  : T_MType_acc_rr < "|= and", 0b001, 0b000, 0, [], 1>;
2100 def M4_and_andn : T_MType_acc_rr < "&= and", 0b001, 0b001, 0, [], 1>;
2101 }
2102
2103 // Compound or-or and or-and
2104 let isExtentSigned = 1, InputType = "imm", hasNewValue = 1, isExtendable = 1,
2105     opExtentBits = 10, opExtendable = 3 in
2106 class T_CompOR <string mnemonic, bits<2> MajOp, SDNode OpNode>
2107   : MInst_acc <(outs IntRegs:$Rx),
2108                (ins IntRegs:$src1, IntRegs:$Rs, s10Ext:$s10),
2109   "$Rx |= "#mnemonic#"($Rs, #$s10)",
2110   [(set (i32 IntRegs:$Rx), (or (i32 IntRegs:$src1),
2111                            (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10)))],
2112   "$src1 = $Rx", ALU64_tc_2_SLOT23>, ImmRegRel {
2113     bits<5> Rx;
2114     bits<5> Rs;
2115     bits<10> s10;
2116
2117     let IClass = 0b1101;
2118
2119     let Inst{27-24} = 0b1010;
2120     let Inst{23-22} = MajOp;
2121     let Inst{20-16} = Rs;
2122     let Inst{21}    = s10{9};
2123     let Inst{13-5}  = s10{8-0};
2124     let Inst{4-0}   = Rx;
2125   }
2126
2127 let CextOpcode = "ORr_ANDr", isCodeGenOnly = 0 in
2128 def S4_or_andi : T_CompOR <"and", 0b00, and>;
2129
2130 let CextOpcode = "ORr_ORr", isCodeGenOnly = 0 in
2131 def S4_or_ori : T_CompOR <"or", 0b10, or>;
2132
2133 //    Modulo wrap
2134 //        Rd=modwrap(Rs,Rt)
2135 //    Round
2136 //        Rd=cround(Rs,#u5)
2137 //        Rd=cround(Rs,Rt)
2138 //        Rd=round(Rs,#u5)[:sat]
2139 //        Rd=round(Rs,Rt)[:sat]
2140 //    Vector reduce add unsigned halfwords
2141 //        Rd=vraddh(Rss,Rtt)
2142 //    Vector add bytes
2143 //        Rdd=vaddb(Rss,Rtt)
2144 //    Vector conditional negate
2145 //        Rdd=vcnegh(Rss,Rt)
2146 //        Rxx+=vrcnegh(Rss,Rt)
2147 //    Vector maximum bytes
2148 //        Rdd=vmaxb(Rtt,Rss)
2149 //    Vector reduce maximum halfwords
2150 //        Rxx=vrmaxh(Rss,Ru)
2151 //        Rxx=vrmaxuh(Rss,Ru)
2152 //    Vector reduce maximum words
2153 //        Rxx=vrmaxuw(Rss,Ru)
2154 //        Rxx=vrmaxw(Rss,Ru)
2155 //    Vector minimum bytes
2156 //        Rdd=vminb(Rtt,Rss)
2157 //    Vector reduce minimum halfwords
2158 //        Rxx=vrminh(Rss,Ru)
2159 //        Rxx=vrminuh(Rss,Ru)
2160 //    Vector reduce minimum words
2161 //        Rxx=vrminuw(Rss,Ru)
2162 //        Rxx=vrminw(Rss,Ru)
2163 //    Vector subtract bytes
2164 //        Rdd=vsubb(Rss,Rtt)
2165
2166 //===----------------------------------------------------------------------===//
2167 // XTYPE/ALU -
2168 //===----------------------------------------------------------------------===//
2169
2170 //===----------------------------------------------------------------------===//
2171 // XTYPE/BIT +
2172 //===----------------------------------------------------------------------===//
2173
2174 // Bit reverse
2175 let isCodeGenOnly = 0 in
2176 def S2_brevp : T_S2op_3 <"brev", 0b11, 0b110>;
2177
2178 // Bit count
2179 let isCodeGenOnly = 0 in {
2180 def S2_ct0p : T_COUNT_LEADING_64<"ct0", 0b111, 0b010>;
2181 def S2_ct1p : T_COUNT_LEADING_64<"ct1", 0b111, 0b100>;
2182 def S4_clbpnorm : T_COUNT_LEADING_64<"normamt", 0b011, 0b000>;
2183 }
2184
2185 def: Pat<(i32 (trunc (cttz (i64 DoubleRegs:$Rss)))),
2186          (S2_ct0p (i64 DoubleRegs:$Rss))>;
2187 def: Pat<(i32 (trunc (cttz (not (i64 DoubleRegs:$Rss))))),
2188          (S2_ct1p (i64 DoubleRegs:$Rss))>;
2189
2190 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
2191 def S4_clbaddi : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s6Imm:$s6),
2192     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
2193   bits<5> Rs;
2194   bits<5> Rd;
2195   bits<6> s6;
2196   let IClass = 0b1000;
2197   let Inst{27-24} = 0b1100;
2198   let Inst{23-21} = 0b001;
2199   let Inst{20-16} = Rs;
2200   let Inst{13-8} = s6;
2201   let Inst{7-5} = 0b000;
2202   let Inst{4-0} = Rd;
2203 }
2204
2205 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
2206 def S4_clbpaddi : SInst<(outs IntRegs:$Rd), (ins DoubleRegs:$Rs, s6Imm:$s6),
2207     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
2208   bits<5> Rs;
2209   bits<5> Rd;
2210   bits<6> s6;
2211   let IClass = 0b1000;
2212   let Inst{27-24} = 0b1000;
2213   let Inst{23-21} = 0b011;
2214   let Inst{20-16} = Rs;
2215   let Inst{13-8} = s6;
2216   let Inst{7-5} = 0b010;
2217   let Inst{4-0} = Rd;
2218 }
2219
2220
2221 // Bit test/set/clear
2222 let isCodeGenOnly = 0 in {
2223 def S4_ntstbit_i : T_TEST_BIT_IMM<"!tstbit", 0b001>;
2224 def S4_ntstbit_r : T_TEST_BIT_REG<"!tstbit", 1>;
2225 }
2226
2227 let AddedComplexity = 20 in {   // Complexity greater than cmp reg-imm.
2228   def: Pat<(i1 (seteq (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
2229            (S4_ntstbit_i (i32 IntRegs:$Rs), u5ImmPred:$u5)>;
2230   def: Pat<(i1 (seteq (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
2231            (S4_ntstbit_r (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))>;
2232 }
2233
2234 // Add extra complexity to prefer these instructions over bitsset/bitsclr.
2235 // The reason is that tstbit/ntstbit can be folded into a compound instruction:
2236 //   if ([!]tstbit(...)) jump ...
2237 let AddedComplexity = 100 in
2238 def: Pat<(i1 (setne (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
2239          (S2_tstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
2240
2241 let AddedComplexity = 100 in
2242 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
2243          (S4_ntstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
2244
2245 let isCodeGenOnly = 0 in {
2246 def C4_nbitsset  : T_TEST_BITS_REG<"!bitsset", 0b01, 1>;
2247 def C4_nbitsclr  : T_TEST_BITS_REG<"!bitsclr", 0b10, 1>;
2248 def C4_nbitsclri : T_TEST_BITS_IMM<"!bitsclr", 0b10, 1>;
2249 }
2250
2251 // Do not increase complexity of these patterns. In the DAG, "cmp i8" may be
2252 // represented as a compare against "value & 0xFF", which is an exact match
2253 // for cmpb (same for cmph). The patterns below do not contain any additional
2254 // complexity that would make them preferable, and if they were actually used
2255 // instead of cmpb/cmph, they would result in a compare against register that
2256 // is loaded with the byte/half mask (i.e. 0xFF or 0xFFFF).
2257 def: Pat<(i1 (setne (and I32:$Rs, u6ImmPred:$u6), 0)),
2258          (C4_nbitsclri I32:$Rs, u6ImmPred:$u6)>;
2259 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), 0)),
2260          (C4_nbitsclr I32:$Rs, I32:$Rt)>;
2261 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), I32:$Rt)),
2262          (C4_nbitsset I32:$Rs, I32:$Rt)>;
2263
2264 //===----------------------------------------------------------------------===//
2265 // XTYPE/BIT -
2266 //===----------------------------------------------------------------------===//
2267
2268 //===----------------------------------------------------------------------===//
2269 // XTYPE/MPY +
2270 //===----------------------------------------------------------------------===//
2271
2272 // Rd=add(#u6,mpyi(Rs,#U6)) -- Multiply by immed and add immed.
2273
2274 let hasNewValue = 1, isExtendable = 1, opExtentBits = 6, opExtendable = 1,
2275     isCodeGenOnly = 0 in
2276 def M4_mpyri_addi : MInst<(outs IntRegs:$Rd),
2277   (ins u6Ext:$u6, IntRegs:$Rs, u6Imm:$U6),
2278   "$Rd = add(#$u6, mpyi($Rs, #$U6))" ,
2279   [(set (i32 IntRegs:$Rd),
2280         (add (mul (i32 IntRegs:$Rs), u6ImmPred:$U6),
2281              u6ExtPred:$u6))] ,"",ALU64_tc_3x_SLOT23> {
2282     bits<5> Rd;
2283     bits<6> u6;
2284     bits<5> Rs;
2285     bits<6> U6;
2286
2287     let IClass = 0b1101;
2288
2289     let Inst{27-24} = 0b1000;
2290     let Inst{23}    = U6{5};
2291     let Inst{22-21} = u6{5-4};
2292     let Inst{20-16} = Rs;
2293     let Inst{13}    = u6{3};
2294     let Inst{12-8}  = Rd;
2295     let Inst{7-5}   = u6{2-0};
2296     let Inst{4-0}   = U6{4-0};
2297   }
2298
2299 // Rd=add(#u6,mpyi(Rs,Rt))
2300 let CextOpcode = "ADD_MPY", InputType = "imm", hasNewValue = 1,
2301     isExtendable = 1, opExtentBits = 6, opExtendable = 1, isCodeGenOnly = 0 in
2302 def M4_mpyrr_addi : MInst <(outs IntRegs:$Rd),
2303   (ins u6Ext:$u6, IntRegs:$Rs, IntRegs:$Rt),
2304   "$Rd = add(#$u6, mpyi($Rs, $Rt))" ,
2305   [(set (i32 IntRegs:$Rd),
2306         (add (mul (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), u6ExtPred:$u6))],
2307   "", ALU64_tc_3x_SLOT23>, ImmRegRel {
2308     bits<5> Rd;
2309     bits<6> u6;
2310     bits<5> Rs;
2311     bits<5> Rt;
2312
2313     let IClass = 0b1101;
2314
2315     let Inst{27-23} = 0b01110;
2316     let Inst{22-21} = u6{5-4};
2317     let Inst{20-16} = Rs;
2318     let Inst{13}    = u6{3};
2319     let Inst{12-8}  = Rt;
2320     let Inst{7-5}   = u6{2-0};
2321     let Inst{4-0}   = Rd;
2322   }
2323
2324 let hasNewValue = 1 in
2325 class T_AddMpy <bit MajOp, PatLeaf ImmPred, dag ins>
2326   : ALU64Inst <(outs IntRegs:$dst), ins,
2327   "$dst = add($src1, mpyi("#!if(MajOp,"$src3, #$src2))",
2328                                       "#$src2, $src3))"),
2329   [(set (i32 IntRegs:$dst),
2330         (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3), ImmPred:$src2)))],
2331   "", ALU64_tc_3x_SLOT23> {
2332     bits<5> dst;
2333     bits<5> src1;
2334     bits<8> src2;
2335     bits<5> src3;
2336
2337     let IClass = 0b1101;
2338
2339     bits<6> ImmValue = !if(MajOp, src2{5-0}, src2{7-2});
2340
2341     let Inst{27-24} = 0b1111;
2342     let Inst{23}    = MajOp;
2343     let Inst{22-21} = ImmValue{5-4};
2344     let Inst{20-16} = src3;
2345     let Inst{13}    = ImmValue{3};
2346     let Inst{12-8}  = dst;
2347     let Inst{7-5}   = ImmValue{2-0};
2348     let Inst{4-0}   = src1;
2349   }
2350
2351 let isCodeGenOnly = 0 in
2352 def M4_mpyri_addr_u2 : T_AddMpy<0b0, u6_2ImmPred,
2353                        (ins IntRegs:$src1, u6_2Imm:$src2, IntRegs:$src3)>;
2354
2355 let isExtendable = 1, opExtentBits = 6, opExtendable = 3,
2356     CextOpcode = "ADD_MPY", InputType = "imm", isCodeGenOnly = 0 in
2357 def M4_mpyri_addr : T_AddMpy<0b1, u6ExtPred,
2358                     (ins IntRegs:$src1, IntRegs:$src3, u6Ext:$src2)>, ImmRegRel;
2359
2360 // Rx=add(Ru,mpyi(Rx,Rs))
2361 let validSubTargets = HasV4SubT, CextOpcode = "ADD_MPY", InputType = "reg",
2362     hasNewValue = 1, isCodeGenOnly = 0 in
2363 def M4_mpyrr_addr: MInst_acc <(outs IntRegs:$Rx),
2364                               (ins IntRegs:$Ru, IntRegs:$_src_, IntRegs:$Rs),
2365   "$Rx = add($Ru, mpyi($_src_, $Rs))",
2366   [(set (i32 IntRegs:$Rx), (add (i32 IntRegs:$Ru),
2367                            (mul (i32 IntRegs:$_src_), (i32 IntRegs:$Rs))))],
2368   "$_src_ = $Rx", M_tc_3x_SLOT23>, ImmRegRel {
2369     bits<5> Rx;
2370     bits<5> Ru;
2371     bits<5> Rs;
2372
2373     let IClass = 0b1110;
2374
2375     let Inst{27-21} = 0b0011000;
2376     let Inst{12-8} = Rx;
2377     let Inst{4-0} = Ru;
2378     let Inst{20-16} = Rs;
2379   }
2380
2381 // Rd=add(##,mpyi(Rs,#U6))
2382 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2383                      (HexagonCONST32 tglobaladdr:$src1)),
2384            (i32 (M4_mpyri_addi tglobaladdr:$src1, IntRegs:$src2,
2385                                u6ImmPred:$src3))>;
2386
2387 // Rd=add(##,mpyi(Rs,Rt))
2388 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2389                      (HexagonCONST32 tglobaladdr:$src1)),
2390            (i32 (M4_mpyrr_addi tglobaladdr:$src1, IntRegs:$src2,
2391                                IntRegs:$src3))>;
2392
2393 // Vector reduce multiply word by signed half (32x16)
2394 //Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2395 let isCodeGenOnly = 0 in {
2396 def M4_vrmpyeh_s0 : T_M2_vmpy<"vrmpyweh", 0b010, 0b100, 0, 0, 0>;
2397 def M4_vrmpyeh_s1 : T_M2_vmpy<"vrmpyweh", 0b110, 0b100, 1, 0, 0>;
2398 }
2399
2400 //Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2401 let isCodeGenOnly = 0 in {
2402 def M4_vrmpyoh_s0 : T_M2_vmpy<"vrmpywoh", 0b001, 0b010, 0, 0, 0>;
2403 def M4_vrmpyoh_s1 : T_M2_vmpy<"vrmpywoh", 0b101, 0b010, 1, 0, 0>;
2404 }
2405 //Rdd+=vrmpyweh(Rss,Rtt)[:<<1]
2406 let isCodeGenOnly = 0 in {
2407 def M4_vrmpyeh_acc_s0: T_M2_vmpy_acc<"vrmpyweh", 0b001, 0b110, 0, 0>;
2408 def M4_vrmpyeh_acc_s1: T_M2_vmpy_acc<"vrmpyweh", 0b101, 0b110, 1, 0>;
2409 }
2410
2411 //Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2412 let isCodeGenOnly = 0 in {
2413 def M4_vrmpyoh_acc_s0: T_M2_vmpy_acc<"vrmpywoh", 0b011, 0b110, 0, 0>;
2414 def M4_vrmpyoh_acc_s1: T_M2_vmpy_acc<"vrmpywoh", 0b111, 0b110, 1, 0>;
2415 }
2416
2417 // Vector multiply halfwords, signed by unsigned
2418 // Rdd=vmpyhsu(Rs,Rt)[:<<]:sat
2419 let isCodeGenOnly = 0 in {
2420 def M2_vmpy2su_s0 : T_XTYPE_mpy64 < "vmpyhsu", 0b000, 0b111, 1, 0, 0>;
2421 def M2_vmpy2su_s1 : T_XTYPE_mpy64 < "vmpyhsu", 0b100, 0b111, 1, 1, 0>;
2422 }
2423
2424 // Rxx+=vmpyhsu(Rs,Rt)[:<<1]:sat
2425 let isCodeGenOnly = 0 in {
2426 def M2_vmac2su_s0 : T_XTYPE_mpy64_acc < "vmpyhsu", "+", 0b011, 0b101, 1, 0, 0>;
2427 def M2_vmac2su_s1 : T_XTYPE_mpy64_acc < "vmpyhsu", "+", 0b111, 0b101, 1, 1, 0>;
2428 }
2429
2430 // Vector polynomial multiply halfwords
2431 // Rdd=vpmpyh(Rs,Rt)
2432 let isCodeGenOnly = 0 in
2433 def M4_vpmpyh : T_XTYPE_mpy64 < "vpmpyh", 0b110, 0b111, 0, 0, 0>;
2434
2435 // Rxx^=vpmpyh(Rs,Rt)
2436 let isCodeGenOnly = 0 in
2437 def M4_vpmpyh_acc : T_XTYPE_mpy64_acc < "vpmpyh", "^", 0b101, 0b111, 0, 0, 0>;
2438
2439 // Polynomial multiply words
2440 // Rdd=pmpyw(Rs,Rt)
2441 let isCodeGenOnly = 0 in
2442 def M4_pmpyw : T_XTYPE_mpy64 < "pmpyw", 0b010, 0b111, 0, 0, 0>;
2443
2444 // Rxx^=pmpyw(Rs,Rt)
2445 let isCodeGenOnly = 0 in
2446 def M4_pmpyw_acc  : T_XTYPE_mpy64_acc < "pmpyw", "^", 0b001, 0b111, 0, 0, 0>;
2447
2448 //===----------------------------------------------------------------------===//
2449 // XTYPE/MPY -
2450 //===----------------------------------------------------------------------===//
2451
2452
2453 //===----------------------------------------------------------------------===//
2454 // ALU64/Vector compare
2455 //===----------------------------------------------------------------------===//
2456 //===----------------------------------------------------------------------===//
2457 // Template class for vector compare
2458 //===----------------------------------------------------------------------===//
2459
2460 let hasSideEffects = 0 in
2461 class T_vcmpImm <string Str, bits<2> cmpOp, bits<2> minOp, Operand ImmOprnd>
2462   : ALU64_rr <(outs PredRegs:$Pd),
2463               (ins DoubleRegs:$Rss, ImmOprnd:$Imm),
2464   "$Pd = "#Str#"($Rss, #$Imm)",
2465   [], "", ALU64_tc_2early_SLOT23> {
2466     bits<2> Pd;
2467     bits<5> Rss;
2468     bits<32> Imm;
2469     bits<8> ImmBits;
2470     let ImmBits{6-0} = Imm{6-0};
2471     let ImmBits{7} = !if (!eq(cmpOp,0b10), 0b0, Imm{7}); // 0 for vcmp[bhw].gtu
2472
2473     let IClass = 0b1101;
2474
2475     let Inst{27-24} = 0b1100;
2476     let Inst{22-21} = cmpOp;
2477     let Inst{20-16} = Rss;
2478     let Inst{12-5} = ImmBits;
2479     let Inst{4-3} = minOp;
2480     let Inst{1-0} = Pd;
2481   }
2482
2483 // Vector compare bytes
2484 let isCodeGenOnly = 0 in
2485 def A4_vcmpbgt   : T_vcmp <"vcmpb.gt", 0b1010>;
2486 def: T_vcmp_pat<A4_vcmpbgt, setgt, v8i8>;
2487
2488 let AsmString = "$Pd = any8(vcmpb.eq($Rss, $Rtt))" in
2489 let isCodeGenOnly = 0 in
2490 def A4_vcmpbeq_any : T_vcmp <"any8(vcmpb.gt", 0b1000>;
2491
2492 let isCodeGenOnly = 0 in {
2493 def A4_vcmpbeqi  : T_vcmpImm <"vcmpb.eq",  0b00, 0b00, u8Imm>;
2494 def A4_vcmpbgti  : T_vcmpImm <"vcmpb.gt",  0b01, 0b00, s8Imm>;
2495 def A4_vcmpbgtui : T_vcmpImm <"vcmpb.gtu", 0b10, 0b00, u7Imm>;
2496 }
2497
2498 // Vector compare halfwords
2499 let isCodeGenOnly = 0 in {
2500 def A4_vcmpheqi  : T_vcmpImm <"vcmph.eq",  0b00, 0b01, s8Imm>;
2501 def A4_vcmphgti  : T_vcmpImm <"vcmph.gt",  0b01, 0b01, s8Imm>;
2502 def A4_vcmphgtui : T_vcmpImm <"vcmph.gtu", 0b10, 0b01, u7Imm>;
2503 }
2504
2505 // Vector compare words
2506 let isCodeGenOnly = 0 in {
2507 def A4_vcmpweqi  : T_vcmpImm <"vcmpw.eq",  0b00, 0b10, s8Imm>;
2508 def A4_vcmpwgti  : T_vcmpImm <"vcmpw.gt",  0b01, 0b10, s8Imm>;
2509 def A4_vcmpwgtui : T_vcmpImm <"vcmpw.gtu", 0b10, 0b10, u7Imm>;
2510 }
2511
2512 //===----------------------------------------------------------------------===//
2513 // XTYPE/SHIFT +
2514 //===----------------------------------------------------------------------===//
2515 // Shift by immediate and accumulate/logical.
2516 // Rx=add(#u8,asl(Rx,#U5))  Rx=add(#u8,lsr(Rx,#U5))
2517 // Rx=sub(#u8,asl(Rx,#U5))  Rx=sub(#u8,lsr(Rx,#U5))
2518 // Rx=and(#u8,asl(Rx,#U5))  Rx=and(#u8,lsr(Rx,#U5))
2519 // Rx=or(#u8,asl(Rx,#U5))   Rx=or(#u8,lsr(Rx,#U5))
2520 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2521     hasNewValue = 1, opNewValue = 0, validSubTargets = HasV4SubT in
2522 class T_S4_ShiftOperate<string MnOp, string MnSh, SDNode Op, SDNode Sh,
2523                         bit asl_lsr, bits<2> MajOp, InstrItinClass Itin>
2524   : MInst_acc<(outs IntRegs:$Rd), (ins u8Ext:$u8, IntRegs:$Rx, u5Imm:$U5),
2525       "$Rd = "#MnOp#"(#$u8, "#MnSh#"($Rx, #$U5))",
2526       [(set (i32 IntRegs:$Rd),
2527             (Op (Sh I32:$Rx, u5ImmPred:$U5), u8ExtPred:$u8))],
2528       "$Rd = $Rx", Itin> {
2529
2530   bits<5> Rd;
2531   bits<8> u8;
2532   bits<5> Rx;
2533   bits<5> U5;
2534
2535   let IClass = 0b1101;
2536   let Inst{27-24} = 0b1110;
2537   let Inst{23-21} = u8{7-5};
2538   let Inst{20-16} = Rd;
2539   let Inst{13} = u8{4};
2540   let Inst{12-8} = U5;
2541   let Inst{7-5} = u8{3-1};
2542   let Inst{4} = asl_lsr;
2543   let Inst{3} = u8{0};
2544   let Inst{2-1} = MajOp;
2545 }
2546
2547 multiclass T_ShiftOperate<string mnemonic, SDNode Op, bits<2> MajOp,
2548                           InstrItinClass Itin> {
2549   def _asl_ri : T_S4_ShiftOperate<mnemonic, "asl", Op, shl, 0, MajOp, Itin>;
2550   def _lsr_ri : T_S4_ShiftOperate<mnemonic, "lsr", Op, srl, 1, MajOp, Itin>;
2551 }
2552
2553 let AddedComplexity = 200, isCodeGenOnly = 0 in {
2554   defm S4_addi : T_ShiftOperate<"add", add, 0b10, ALU64_tc_2_SLOT23>;
2555   defm S4_andi : T_ShiftOperate<"and", and, 0b00, ALU64_tc_2_SLOT23>;
2556 }
2557
2558 let AddedComplexity = 30, isCodeGenOnly = 0 in
2559 defm S4_ori  : T_ShiftOperate<"or",  or,  0b01, ALU64_tc_1_SLOT23>;
2560
2561 let isCodeGenOnly = 0 in
2562 defm S4_subi : T_ShiftOperate<"sub", sub, 0b11, ALU64_tc_1_SLOT23>;
2563
2564 // Vector conditional negate
2565 // Rdd=vcnegh(Rss,Rt)
2566 let Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23, isCodeGenOnly = 0 in
2567 def S2_vcnegh   : T_S3op_shiftVect < "vcnegh",   0b11, 0b01>;
2568
2569 // Rd=[cround|round](Rs,Rt)
2570 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2571   def A4_cround_rr    : T_S3op_3 < "cround", IntRegs, 0b11, 0b00>;
2572   def A4_round_rr     : T_S3op_3 < "round", IntRegs, 0b11, 0b10>;
2573 }
2574
2575 // Rd=round(Rs,Rt):sat
2576 let hasNewValue = 1, Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23,
2577     isCodeGenOnly = 0 in
2578 def A4_round_rr_sat : T_S3op_3 < "round", IntRegs, 0b11, 0b11, 1>;
2579
2580 // Rd=[cmpyiwh|cmpyrwh](Rss,Rt):<<1:rnd:sat
2581 let Defs = [USR_OVF], Itinerary = S_3op_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2582   def M4_cmpyi_wh     : T_S3op_8<"cmpyiwh", 0b100, 1, 1, 1>;
2583   def M4_cmpyr_wh     : T_S3op_8<"cmpyrwh", 0b110, 1, 1, 1>;
2584 }
2585
2586 // Rdd=[add|sub](Rss,Rtt,Px):carry
2587 let isPredicateLate = 1, hasSideEffects = 0 in
2588 class T_S3op_carry <string mnemonic, bits<3> MajOp>
2589   : SInst < (outs DoubleRegs:$Rdd, PredRegs:$Px),
2590             (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, PredRegs:$Pu),
2591   "$Rdd = "#mnemonic#"($Rss, $Rtt, $Pu):carry",
2592   [], "$Px = $Pu", S_3op_tc_1_SLOT23 > {
2593     bits<5> Rdd;
2594     bits<5> Rss;
2595     bits<5> Rtt;
2596     bits<2> Pu;
2597
2598     let IClass = 0b1100;
2599
2600     let Inst{27-24} = 0b0010;
2601     let Inst{23-21} = MajOp;
2602     let Inst{20-16} = Rss;
2603     let Inst{12-8}  = Rtt;
2604     let Inst{6-5}   = Pu;
2605     let Inst{4-0}   = Rdd;
2606   }
2607
2608 let isCodeGenOnly = 0 in {
2609 def A4_addp_c : T_S3op_carry < "add", 0b110 >;
2610 def A4_subp_c : T_S3op_carry < "sub", 0b111 >;
2611 }
2612
2613 let Itinerary = S_3op_tc_3_SLOT23, hasSideEffects = 0 in
2614 class T_S3op_6 <string mnemonic, bits<3> MinOp, bit isUnsigned>
2615   : SInst <(outs DoubleRegs:$Rxx),
2616            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, IntRegs:$Ru),
2617   "$Rxx = "#mnemonic#"($Rss, $Ru)" ,
2618   [] , "$dst2 = $Rxx"> {
2619     bits<5> Rxx;
2620     bits<5> Rss;
2621     bits<5> Ru;
2622
2623     let IClass = 0b1100;
2624
2625     let Inst{27-21} = 0b1011001;
2626     let Inst{20-16} = Rss;
2627     let Inst{13}    = isUnsigned;
2628     let Inst{12-8}  = Rxx;
2629     let Inst{7-5}   = MinOp;
2630     let Inst{4-0}   = Ru;
2631   }
2632
2633 // Vector reduce maximum halfwords
2634 // Rxx=vrmax[u]h(Rss,Ru)
2635 let isCodeGenOnly = 0 in {
2636 def A4_vrmaxh  : T_S3op_6 < "vrmaxh",  0b001, 0>;
2637 def A4_vrmaxuh : T_S3op_6 < "vrmaxuh", 0b001, 1>;
2638 }
2639 // Vector reduce maximum words
2640 // Rxx=vrmax[u]w(Rss,Ru)
2641 let isCodeGenOnly = 0 in {
2642 def A4_vrmaxw  : T_S3op_6 < "vrmaxw",  0b010, 0>;
2643 def A4_vrmaxuw : T_S3op_6 < "vrmaxuw", 0b010, 1>;
2644 }
2645 // Vector reduce minimum halfwords
2646 // Rxx=vrmin[u]h(Rss,Ru)
2647 let isCodeGenOnly = 0 in {
2648 def A4_vrminh  : T_S3op_6 < "vrminh",  0b101, 0>;
2649 def A4_vrminuh : T_S3op_6 < "vrminuh", 0b101, 1>;
2650 }
2651
2652 // Vector reduce minimum words
2653 // Rxx=vrmin[u]w(Rss,Ru)
2654 let isCodeGenOnly = 0 in {
2655 def A4_vrminw  : T_S3op_6 < "vrminw",  0b110, 0>;
2656 def A4_vrminuw : T_S3op_6 < "vrminuw", 0b110, 1>;
2657 }
2658
2659 // Shift an immediate left by register amount.
2660 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
2661 def S4_lsli: SInst <(outs IntRegs:$Rd), (ins s6Imm:$s6, IntRegs:$Rt),
2662   "$Rd = lsl(#$s6, $Rt)" ,
2663   [(set (i32 IntRegs:$Rd), (shl s6ImmPred:$s6,
2664                                  (i32 IntRegs:$Rt)))],
2665   "", S_3op_tc_1_SLOT23> {
2666     bits<5> Rd;
2667     bits<6> s6;
2668     bits<5> Rt;
2669
2670     let IClass = 0b1100;
2671
2672     let Inst{27-22} = 0b011010;
2673     let Inst{20-16} = s6{5-1};
2674     let Inst{12-8}  = Rt;
2675     let Inst{7-6}   = 0b11;
2676     let Inst{4-0}   = Rd;
2677     let Inst{5}     = s6{0};
2678   }
2679
2680 //===----------------------------------------------------------------------===//
2681 // XTYPE/SHIFT -
2682 //===----------------------------------------------------------------------===//
2683
2684 //===----------------------------------------------------------------------===//
2685 // MEMOP: Word, Half, Byte
2686 //===----------------------------------------------------------------------===//
2687
2688 def MEMOPIMM : SDNodeXForm<imm, [{
2689   // Call the transformation function XformM5ToU5Imm to get the negative
2690   // immediate's positive counterpart.
2691   int32_t imm = N->getSExtValue();
2692   return XformM5ToU5Imm(imm);
2693 }]>;
2694
2695 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2696   // -1 .. -31 represented as 65535..65515
2697   // assigning to a short restores our desired signed value.
2698   // Call the transformation function XformM5ToU5Imm to get the negative
2699   // immediate's positive counterpart.
2700   int16_t imm = N->getSExtValue();
2701   return XformM5ToU5Imm(imm);
2702 }]>;
2703
2704 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2705   // -1 .. -31 represented as 255..235
2706   // assigning to a char restores our desired signed value.
2707   // Call the transformation function XformM5ToU5Imm to get the negative
2708   // immediate's positive counterpart.
2709   int8_t imm = N->getSExtValue();
2710   return XformM5ToU5Imm(imm);
2711 }]>;
2712
2713 def SETMEMIMM : SDNodeXForm<imm, [{
2714    // Return the bit position we will set [0-31].
2715    // As an SDNode.
2716    int32_t imm = N->getSExtValue();
2717    return XformMskToBitPosU5Imm(imm);
2718 }]>;
2719
2720 def CLRMEMIMM : SDNodeXForm<imm, [{
2721    // Return the bit position we will clear [0-31].
2722    // As an SDNode.
2723    // we bit negate the value first
2724    int32_t imm = ~(N->getSExtValue());
2725    return XformMskToBitPosU5Imm(imm);
2726 }]>;
2727
2728 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2729    // Return the bit position we will set [0-15].
2730    // As an SDNode.
2731    int16_t imm = N->getSExtValue();
2732    return XformMskToBitPosU4Imm(imm);
2733 }]>;
2734
2735 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2736    // Return the bit position we will clear [0-15].
2737    // As an SDNode.
2738    // we bit negate the value first
2739    int16_t imm = ~(N->getSExtValue());
2740    return XformMskToBitPosU4Imm(imm);
2741 }]>;
2742
2743 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2744    // Return the bit position we will set [0-7].
2745    // As an SDNode.
2746    int8_t imm =  N->getSExtValue();
2747    return XformMskToBitPosU3Imm(imm);
2748 }]>;
2749
2750 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2751    // Return the bit position we will clear [0-7].
2752    // As an SDNode.
2753    // we bit negate the value first
2754    int8_t imm = ~(N->getSExtValue());
2755    return XformMskToBitPosU3Imm(imm);
2756 }]>;
2757
2758 //===----------------------------------------------------------------------===//
2759 // Template class for MemOp instructions with the register value.
2760 //===----------------------------------------------------------------------===//
2761 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2762                      string memOp, bits<2> memOpBits> :
2763       MEMInst_V4<(outs),
2764                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2765                  opc#"($base+#$offset)"#memOp#"$delta",
2766                  []>,
2767                  Requires<[UseMEMOP]> {
2768
2769     bits<5> base;
2770     bits<5> delta;
2771     bits<32> offset;
2772     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2773
2774     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2775                      !if (!eq(opcBits, 0b01), offset{6-1},
2776                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2777
2778     let opExtentAlign = opcBits;
2779     let IClass = 0b0011;
2780     let Inst{27-24} = 0b1110;
2781     let Inst{22-21} = opcBits;
2782     let Inst{20-16} = base;
2783     let Inst{13} = 0b0;
2784     let Inst{12-7} = offsetBits;
2785     let Inst{6-5} = memOpBits;
2786     let Inst{4-0} = delta;
2787 }
2788
2789 //===----------------------------------------------------------------------===//
2790 // Template class for MemOp instructions with the immediate value.
2791 //===----------------------------------------------------------------------===//
2792 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2793                      string memOp, bits<2> memOpBits> :
2794       MEMInst_V4 <(outs),
2795                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2796                   opc#"($base+#$offset)"#memOp#"#$delta"
2797                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2798                   []>,
2799                   Requires<[UseMEMOP]> {
2800
2801     bits<5> base;
2802     bits<5> delta;
2803     bits<32> offset;
2804     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2805
2806     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2807                      !if (!eq(opcBits, 0b01), offset{6-1},
2808                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2809
2810     let opExtentAlign = opcBits;
2811     let IClass = 0b0011;
2812     let Inst{27-24} = 0b1111;
2813     let Inst{22-21} = opcBits;
2814     let Inst{20-16} = base;
2815     let Inst{13} = 0b0;
2816     let Inst{12-7} = offsetBits;
2817     let Inst{6-5} = memOpBits;
2818     let Inst{4-0} = delta;
2819 }
2820
2821 // multiclass to define MemOp instructions with register operand.
2822 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2823   def L4_add#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2824   def L4_sub#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2825   def L4_and#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2826   def L4_or#NAME  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2827 }
2828
2829 // multiclass to define MemOp instructions with immediate Operand.
2830 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2831   def L4_iadd#NAME : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2832   def L4_isub#NAME : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2833   def L4_iand#NAME : MemOp_ri_base<opc, opcBits, ImmOp, " = clrbit(", 0b10>;
2834   def L4_ior#NAME : MemOp_ri_base<opc, opcBits, ImmOp, " = setbit(", 0b11>;
2835 }
2836
2837 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2838   defm _#NAME : MemOp_rr <opc, opcBits, ImmOp>;
2839   defm _#NAME : MemOp_ri <opc, opcBits, ImmOp>;
2840 }
2841
2842 // Define MemOp instructions.
2843 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2844     validSubTargets =HasV4SubT in {
2845   let opExtentBits = 6, accessSize = ByteAccess, isCodeGenOnly = 0 in
2846   defm memopb_io : MemOp_base <"memb", 0b00, u6_0Ext>;
2847
2848   let opExtentBits = 7, accessSize = HalfWordAccess, isCodeGenOnly = 0 in
2849   defm memoph_io : MemOp_base <"memh", 0b01, u6_1Ext>;
2850
2851   let opExtentBits = 8, accessSize = WordAccess, isCodeGenOnly = 0 in
2852   defm memopw_io : MemOp_base <"memw", 0b10, u6_2Ext>;
2853 }
2854
2855 //===----------------------------------------------------------------------===//
2856 // Multiclass to define 'Def Pats' for ALU operations on the memory
2857 // Here value used for the ALU operation is an immediate value.
2858 // mem[bh](Rs+#0) += #U5
2859 // mem[bh](Rs+#u6) += #U5
2860 //===----------------------------------------------------------------------===//
2861
2862 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2863                           InstHexagon MI, SDNode OpNode> {
2864   let AddedComplexity = 180 in
2865   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2866                     IntRegs:$addr),
2867               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2868
2869   let AddedComplexity = 190 in
2870   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2871                      u5ImmPred:$addend),
2872              (add IntRegs:$base, ExtPred:$offset)),
2873        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2874 }
2875
2876 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2877                           InstHexagon addMI, InstHexagon subMI> {
2878   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2879   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2880 }
2881
2882 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2883   // Half Word
2884   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2885                          L4_iadd_memoph_io, L4_isub_memoph_io>;
2886   // Byte
2887   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2888                          L4_iadd_memopb_io, L4_isub_memopb_io>;
2889 }
2890
2891 let Predicates = [HasV4T, UseMEMOP] in {
2892   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2893   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2894   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2895
2896   // Word
2897   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, L4_iadd_memopw_io,
2898                          L4_isub_memopw_io>;
2899 }
2900
2901 //===----------------------------------------------------------------------===//
2902 // multiclass to define 'Def Pats' for ALU operations on the memory.
2903 // Here value used for the ALU operation is a negative value.
2904 // mem[bh](Rs+#0) += #m5
2905 // mem[bh](Rs+#u6) += #m5
2906 //===----------------------------------------------------------------------===//
2907
2908 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2909                           PatLeaf immPred, ComplexPattern addrPred,
2910                           SDNodeXForm xformFunc, InstHexagon MI> {
2911   let AddedComplexity = 190 in
2912   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2913                    IntRegs:$addr),
2914              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2915
2916   let AddedComplexity = 195 in
2917   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2918                        immPred:$subend),
2919                   (add IntRegs:$base, extPred:$offset)),
2920             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2921 }
2922
2923 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2924   // Half Word
2925   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2926                         ADDRriU6_1, MEMOPIMM_HALF, L4_isub_memoph_io>;
2927   // Byte
2928   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2929                         ADDRriU6_0, MEMOPIMM_BYTE, L4_isub_memopb_io>;
2930 }
2931
2932 let Predicates = [HasV4T, UseMEMOP] in {
2933   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2934   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2935   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2936
2937   // Word
2938   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2939                           ADDRriU6_2, MEMOPIMM, L4_isub_memopw_io>;
2940 }
2941
2942 //===----------------------------------------------------------------------===//
2943 // Multiclass to define 'def Pats' for bit operations on the memory.
2944 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2945 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2946 //===----------------------------------------------------------------------===//
2947
2948 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2949                      PatLeaf extPred, ComplexPattern addrPred,
2950                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2951
2952   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2953   let AddedComplexity = 250 in
2954   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2955                           immPred:$bitend),
2956                   (add IntRegs:$base, extPred:$offset)),
2957             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2958
2959   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2960   let AddedComplexity = 225 in
2961   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2962                            immPred:$bitend),
2963                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2964              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2965 }
2966
2967 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2968   // Byte - clrbit
2969   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2970                        ADDRriU6_0, CLRMEMIMM_BYTE, L4_iand_memopb_io, and>;
2971   // Byte - setbit
2972   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2973                        ADDRriU6_0, SETMEMIMM_BYTE, L4_ior_memopb_io, or>;
2974   // Half Word - clrbit
2975   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2976                        ADDRriU6_1, CLRMEMIMM_SHORT, L4_iand_memoph_io, and>;
2977   // Half Word - setbit
2978   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2979                        ADDRriU6_1, SETMEMIMM_SHORT, L4_ior_memoph_io, or>;
2980 }
2981
2982 let Predicates = [HasV4T, UseMEMOP] in {
2983   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2984   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2985   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2986   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2987   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2988
2989   // memw(Rs+#0) = [clrbit|setbit](#U5)
2990   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2991   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2992                        CLRMEMIMM, L4_iand_memopw_io, and>;
2993   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2994                        SETMEMIMM, L4_ior_memopw_io, or>;
2995 }
2996
2997 //===----------------------------------------------------------------------===//
2998 // Multiclass to define 'def Pats' for ALU operations on the memory
2999 // where addend is a register.
3000 // mem[bhw](Rs+#0) [+-&|]= Rt
3001 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
3002 //===----------------------------------------------------------------------===//
3003
3004 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
3005                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
3006   let AddedComplexity = 141 in
3007   // mem[bhw](Rs+#0) [+-&|]= Rt
3008   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
3009                            (i32 IntRegs:$addend)),
3010                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
3011              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
3012
3013   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
3014   let AddedComplexity = 150 in
3015   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
3016                            (i32 IntRegs:$orend)),
3017                    (add IntRegs:$base, extPred:$offset)),
3018              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
3019 }
3020
3021 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
3022                         ComplexPattern addrPred, PatLeaf extPred,
3023                         InstHexagon addMI, InstHexagon subMI,
3024                         InstHexagon andMI, InstHexagon orMI > {
3025
3026   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
3027   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
3028   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
3029   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
3030 }
3031
3032 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
3033   // Half Word
3034   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
3035                        L4_add_memoph_io, L4_sub_memoph_io,
3036                        L4_and_memoph_io, L4_or_memoph_io>;
3037   // Byte
3038   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
3039                        L4_add_memopb_io, L4_sub_memopb_io,
3040                        L4_and_memopb_io, L4_or_memopb_io>;
3041 }
3042
3043 // Define 'def Pats' for MemOps with register addend.
3044 let Predicates = [HasV4T, UseMEMOP] in {
3045   // Byte, Half Word
3046   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
3047   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
3048   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
3049   // Word
3050   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, L4_add_memopw_io,
3051                        L4_sub_memopw_io, L4_and_memopw_io, L4_or_memopw_io >;
3052 }
3053
3054 //===----------------------------------------------------------------------===//
3055 // XTYPE/PRED +
3056 //===----------------------------------------------------------------------===//
3057
3058 // Hexagon V4 only supports these flavors of byte/half compare instructions:
3059 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
3060 // hardware. However, compiler can still implement these patterns through
3061 // appropriate patterns combinations based on current implemented patterns.
3062 // The implemented patterns are: EQ/GT/GTU.
3063 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
3064
3065 // Following instruction is not being extended as it results into the
3066 // incorrect code for negative numbers.
3067 // Pd=cmpb.eq(Rs,#u8)
3068
3069 // p=!cmp.eq(r1,#s10)
3070 let isCodeGenOnly = 0 in {
3071 def C4_cmpneqi  : T_CMP <"cmp.eq",  0b00, 1, s10Ext>;
3072 def C4_cmpltei  : T_CMP <"cmp.gt",  0b01, 1, s10Ext>;
3073 def C4_cmplteui : T_CMP <"cmp.gtu", 0b10, 1, u9Ext>;
3074 }
3075
3076 def : T_CMP_pat <C4_cmpneqi,  setne,  s10ExtPred>;
3077 def : T_CMP_pat <C4_cmpltei,  setle,  s10ExtPred>;
3078 def : T_CMP_pat <C4_cmplteui, setule, u9ImmPred>;
3079
3080 // rs <= rt -> !(rs > rt).
3081 /*
3082 def: Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3083          (C2_not (C2_cmpgti IntRegs:$src1, s10ExtPred:$src2))>;
3084 //         (C4_cmpltei IntRegs:$src1, s10ExtPred:$src2)>;
3085 */
3086 // Map cmplt(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3087 def: Pat<(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3088          (C4_cmpltei IntRegs:$src1, (DEC_CONST_SIGNED s8ExtPred:$src2))>;
3089
3090 // rs != rt -> !(rs == rt).
3091 def: Pat<(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3092          (C4_cmpneqi IntRegs:$src1, s10ExtPred:$src2)>;
3093
3094 // SDNode for converting immediate C to C-1.
3095 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
3096    // Return the byte immediate const-1 as an SDNode.
3097    int32_t imm = N->getSExtValue();
3098    return XformU7ToU7M1Imm(imm);
3099 }]>;
3100
3101 // For the sequence
3102 //   zext( seteq ( and(Rs, 255), u8))
3103 // Generate
3104 //   Pd=cmpb.eq(Rs, #u8)
3105 //   if (Pd.new) Rd=#1
3106 //   if (!Pd.new) Rd=#0
3107 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
3108                                            u8ExtPred:$u8)))),
3109            (i32 (TFR_condset_ii (i1 (A4_cmpbeqi (i32 IntRegs:$Rs),
3110                                                  (u8ExtPred:$u8))),
3111                                 1, 0))>,
3112            Requires<[HasV4T]>;
3113
3114 // For the sequence
3115 //   zext( setne ( and(Rs, 255), u8))
3116 // Generate
3117 //   Pd=cmpb.eq(Rs, #u8)
3118 //   if (Pd.new) Rd=#0
3119 //   if (!Pd.new) Rd=#1
3120 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
3121                                            u8ExtPred:$u8)))),
3122            (i32 (TFR_condset_ii (i1 (A4_cmpbeqi (i32 IntRegs:$Rs),
3123                                                  (u8ExtPred:$u8))),
3124                                 0, 1))>,
3125            Requires<[HasV4T]>;
3126
3127 // For the sequence
3128 //   zext( seteq (Rs, and(Rt, 255)))
3129 // Generate
3130 //   Pd=cmpb.eq(Rs, Rt)
3131 //   if (Pd.new) Rd=#1
3132 //   if (!Pd.new) Rd=#0
3133 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
3134                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
3135            (i32 (TFR_condset_ii (i1 (A4_cmpbeq (i32 IntRegs:$Rs),
3136                                                       (i32 IntRegs:$Rt))),
3137                                 1, 0))>,
3138            Requires<[HasV4T]>;
3139
3140 // For the sequence
3141 //   zext( setne (Rs, and(Rt, 255)))
3142 // Generate
3143 //   Pd=cmpb.eq(Rs, Rt)
3144 //   if (Pd.new) Rd=#0
3145 //   if (!Pd.new) Rd=#1
3146 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
3147                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
3148            (i32 (TFR_condset_ii (i1 (A4_cmpbeq (i32 IntRegs:$Rs),
3149                                                       (i32 IntRegs:$Rt))),
3150                                 0, 1))>,
3151            Requires<[HasV4T]>;
3152
3153 // For the sequence
3154 //   zext( setugt ( and(Rs, 255), u8))
3155 // Generate
3156 //   Pd=cmpb.gtu(Rs, #u8)
3157 //   if (Pd.new) Rd=#1
3158 //   if (!Pd.new) Rd=#0
3159 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
3160                                             u8ExtPred:$u8)))),
3161            (i32 (TFR_condset_ii (i1 (A4_cmpbgtui (i32 IntRegs:$Rs),
3162                                                   (u8ExtPred:$u8))),
3163                                 1, 0))>,
3164            Requires<[HasV4T]>;
3165
3166 // For the sequence
3167 //   zext( setugt ( and(Rs, 254), u8))
3168 // Generate
3169 //   Pd=cmpb.gtu(Rs, #u8)
3170 //   if (Pd.new) Rd=#1
3171 //   if (!Pd.new) Rd=#0
3172 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
3173                                             u8ExtPred:$u8)))),
3174            (i32 (TFR_condset_ii (i1 (A4_cmpbgtui (i32 IntRegs:$Rs),
3175                                                   (u8ExtPred:$u8))),
3176                                 1, 0))>,
3177            Requires<[HasV4T]>;
3178
3179 // For the sequence
3180 //   zext( setult ( Rs, Rt))
3181 // Generate
3182 //   Pd=cmp.ltu(Rs, Rt)
3183 //   if (Pd.new) Rd=#1
3184 //   if (!Pd.new) Rd=#0
3185 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
3186 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3187            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
3188                                               (i32 IntRegs:$Rs))),
3189                                 1, 0))>,
3190            Requires<[HasV4T]>;
3191
3192 // For the sequence
3193 //   zext( setlt ( Rs, Rt))
3194 // Generate
3195 //   Pd=cmp.lt(Rs, Rt)
3196 //   if (Pd.new) Rd=#1
3197 //   if (!Pd.new) Rd=#0
3198 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
3199 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3200            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
3201                                              (i32 IntRegs:$Rs))),
3202                                 1, 0))>,
3203            Requires<[HasV4T]>;
3204
3205 // For the sequence
3206 //   zext( setugt ( Rs, Rt))
3207 // Generate
3208 //   Pd=cmp.gtu(Rs, Rt)
3209 //   if (Pd.new) Rd=#1
3210 //   if (!Pd.new) Rd=#0
3211 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3212            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
3213                                               (i32 IntRegs:$Rt))),
3214                                 1, 0))>,
3215            Requires<[HasV4T]>;
3216
3217 // This pattern interefers with coremark performance, not implementing at this
3218 // time.
3219 // For the sequence
3220 //   zext( setgt ( Rs, Rt))
3221 // Generate
3222 //   Pd=cmp.gt(Rs, Rt)
3223 //   if (Pd.new) Rd=#1
3224 //   if (!Pd.new) Rd=#0
3225
3226 // For the sequence
3227 //   zext( setuge ( Rs, Rt))
3228 // Generate
3229 //   Pd=cmp.ltu(Rs, Rt)
3230 //   if (Pd.new) Rd=#0
3231 //   if (!Pd.new) Rd=#1
3232 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
3233 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3234            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
3235                                               (i32 IntRegs:$Rs))),
3236                                 0, 1))>,
3237            Requires<[HasV4T]>;
3238
3239 // For the sequence
3240 //   zext( setge ( Rs, Rt))
3241 // Generate
3242 //   Pd=cmp.lt(Rs, Rt)
3243 //   if (Pd.new) Rd=#0
3244 //   if (!Pd.new) Rd=#1
3245 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
3246 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3247            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
3248                                              (i32 IntRegs:$Rs))),
3249                                 0, 1))>,
3250            Requires<[HasV4T]>;
3251
3252 // For the sequence
3253 //   zext( setule ( Rs, Rt))
3254 // Generate
3255 //   Pd=cmp.gtu(Rs, Rt)
3256 //   if (Pd.new) Rd=#0
3257 //   if (!Pd.new) Rd=#1
3258 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3259            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
3260                                               (i32 IntRegs:$Rt))),
3261                                 0, 1))>,
3262            Requires<[HasV4T]>;
3263
3264 // For the sequence
3265 //   zext( setle ( Rs, Rt))
3266 // Generate
3267 //   Pd=cmp.gt(Rs, Rt)
3268 //   if (Pd.new) Rd=#0
3269 //   if (!Pd.new) Rd=#1
3270 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
3271            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
3272                                              (i32 IntRegs:$Rt))),
3273                                 0, 1))>,
3274            Requires<[HasV4T]>;
3275
3276 // For the sequence
3277 //   zext( setult ( and(Rs, 255), u8))
3278 // Use the isdigit transformation below
3279
3280 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
3281 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
3282 // The isdigit transformation relies on two 'clever' aspects:
3283 // 1) The data type is unsigned which allows us to eliminate a zero test after
3284 //    biasing the expression by 48. We are depending on the representation of
3285 //    the unsigned types, and semantics.
3286 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
3287 //
3288 // For the C code:
3289 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
3290 // The code is transformed upstream of llvm into
3291 //   retval = (c-48) < 10 ? 1 : 0;
3292 let AddedComplexity = 139 in
3293 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
3294                                   u7StrictPosImmPred:$src2)))),
3295   (i32 (C2_muxii (i1 (A4_cmpbgtui (i32 IntRegs:$src1),
3296                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
3297                    0, 1))>,
3298                    Requires<[HasV4T]>;
3299
3300 //===----------------------------------------------------------------------===//
3301 // XTYPE/PRED -
3302 //===----------------------------------------------------------------------===//
3303
3304 //===----------------------------------------------------------------------===//
3305 // Multiclass for DeallocReturn
3306 //===----------------------------------------------------------------------===//
3307 class L4_RETURN<string mnemonic, bit isNot, bit isPredNew, bit isTak>
3308   : LD0Inst<(outs), (ins PredRegs:$src),
3309   !if(isNot, "if (!$src", "if ($src")#
3310   !if(isPredNew, ".new) ", ") ")#mnemonic#
3311   !if(isPredNew, #!if(isTak,":t", ":nt"),""),
3312   [], "", LD_tc_3or4stall_SLOT0> {
3313
3314     bits<2> src;
3315     let BaseOpcode = "L4_RETURN";
3316     let isPredicatedFalse = isNot;
3317     let isPredicatedNew = isPredNew;
3318     let isTaken = isTak;
3319     let IClass = 0b1001;
3320
3321     let Inst{27-16} = 0b011000011110;
3322
3323     let Inst{13} = isNot;
3324     let Inst{12} = isTak;
3325     let Inst{11} = isPredNew;
3326     let Inst{10} = 0b0;
3327     let Inst{9-8} = src;
3328     let Inst{4-0} = 0b11110;
3329   }
3330
3331 // Produce all predicated forms, p, !p, p.new, !p.new, :t, :nt
3332 multiclass L4_RETURN_PRED<string mnemonic, bit PredNot> {
3333   let isPredicated = 1 in {
3334     def _#NAME# : L4_RETURN <mnemonic, PredNot, 0, 1>;
3335     def _#NAME#new_pnt : L4_RETURN <mnemonic, PredNot, 1, 0>;
3336     def _#NAME#new_pt : L4_RETURN <mnemonic, PredNot, 1, 1>;
3337   }
3338 }
3339
3340 multiclass LD_MISC_L4_RETURN<string mnemonic> {
3341   let isBarrier = 1, isPredicable = 1 in
3342     def NAME : LD0Inst <(outs), (ins), mnemonic, [], "",
3343                         LD_tc_3or4stall_SLOT0> {
3344       let BaseOpcode = "L4_RETURN";
3345       let IClass = 0b1001;
3346       let Inst{27-16} = 0b011000011110;
3347       let Inst{13-10} = 0b0000;
3348       let Inst{4-0} = 0b11110;
3349     }
3350   defm t : L4_RETURN_PRED<mnemonic, 0 >;
3351   defm f : L4_RETURN_PRED<mnemonic, 1 >;
3352 }
3353
3354 let isReturn = 1, isTerminator = 1,
3355     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3356     validSubTargets = HasV4SubT, isCodeGenOnly = 0 in
3357 defm L4_return: LD_MISC_L4_RETURN <"dealloc_return">, PredNewRel;
3358
3359 // Restore registers and dealloc return function call.
3360 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
3361   Defs = [R29, R30, R31, PC], isAsmParserOnly = 1 in {
3362 let validSubTargets = HasV4SubT in
3363   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
3364                                    (ins calltarget:$dst),
3365              "jump $dst",
3366              []>,
3367              Requires<[HasV4T]>;
3368 }
3369
3370 // Restore registers and dealloc frame before a tail call.
3371 let isCall = 1, isBarrier = 1, isAsmParserOnly = 1,
3372   Defs = [R29, R30, R31, PC] in {
3373 let validSubTargets = HasV4SubT in
3374   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
3375                                            (ins calltarget:$dst),
3376              "call $dst",
3377              []>,
3378              Requires<[HasV4T]>;
3379 }
3380
3381 // Save registers function call.
3382 let isCall = 1, isBarrier = 1, isAsmParserOnly = 1,
3383   Uses = [R29, R31] in {
3384   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3385                                (ins calltarget:$dst),
3386              "call $dst // Save_calle_saved_registers",
3387              []>,
3388              Requires<[HasV4T]>;
3389 }
3390
3391 //===----------------------------------------------------------------------===//
3392 // Template class for non predicated store instructions with
3393 // GP-Relative or absolute addressing.
3394 //===----------------------------------------------------------------------===//
3395 let hasSideEffects = 0, isPredicable = 1, isNVStorable = 1 in
3396 class T_StoreAbsGP <string mnemonic, RegisterClass RC, Operand ImmOp,
3397                     bits<2>MajOp, Operand AddrOp, bit isAbs, bit isHalf>
3398   : STInst<(outs), (ins AddrOp:$addr, RC:$src),
3399   mnemonic # !if(isAbs, "(##", "(#")#"$addr) = $src"#!if(isHalf, ".h",""),
3400   [], "", V2LDST_tc_st_SLOT01> {
3401     bits<19> addr;
3402     bits<5> src;
3403     bits<16> offsetBits;
3404
3405     string ImmOpStr = !cast<string>(ImmOp);
3406     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3407                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3408                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3409                                       /* u16_0Imm */ addr{15-0})));
3410     let IClass = 0b0100;
3411     let Inst{27} = 1;
3412     let Inst{26-25} = offsetBits{15-14};
3413     let Inst{24}    = 0b0;
3414     let Inst{23-22} = MajOp;
3415     let Inst{21}    = isHalf;
3416     let Inst{20-16} = offsetBits{13-9};
3417     let Inst{13}    = offsetBits{8};
3418     let Inst{12-8}  = src;
3419     let Inst{7-0}   = offsetBits{7-0};
3420   }
3421
3422 //===----------------------------------------------------------------------===//
3423 // Template class for predicated store instructions with
3424 // GP-Relative or absolute addressing.
3425 //===----------------------------------------------------------------------===//
3426 let hasSideEffects = 0, isPredicated = 1, isNVStorable = 1, opExtentBits = 6,
3427     opExtendable = 1 in
3428 class T_StoreAbs_Pred <string mnemonic, RegisterClass RC, bits<2> MajOp,
3429                        bit isHalf, bit isNot, bit isNew>
3430   : STInst<(outs), (ins PredRegs:$src1, u6Ext:$absaddr, RC: $src2),
3431   !if(isNot, "if (!$src1", "if ($src1")#!if(isNew, ".new) ",
3432   ") ")#mnemonic#"(#$absaddr) = $src2"#!if(isHalf, ".h",""),
3433   [], "", ST_tc_st_SLOT01>, AddrModeRel {
3434     bits<2> src1;
3435     bits<6> absaddr;
3436     bits<5> src2;
3437
3438     let isPredicatedNew = isNew;
3439     let isPredicatedFalse = isNot;
3440
3441     let IClass = 0b1010;
3442
3443     let Inst{27-24} = 0b1111;
3444     let Inst{23-22} = MajOp;
3445     let Inst{21}    = isHalf;
3446     let Inst{17-16} = absaddr{5-4};
3447     let Inst{13}    = isNew;
3448     let Inst{12-8}  = src2;
3449     let Inst{7}     = 0b1;
3450     let Inst{6-3}   = absaddr{3-0};
3451     let Inst{2}     = isNot;
3452     let Inst{1-0}   = src1;
3453   }
3454
3455 //===----------------------------------------------------------------------===//
3456 // Template class for predicated store instructions with absolute addressing.
3457 //===----------------------------------------------------------------------===//
3458 class T_StoreAbs <string mnemonic, RegisterClass RC, Operand ImmOp,
3459                  bits<2> MajOp, bit isHalf>
3460   : T_StoreAbsGP <mnemonic, RC, ImmOp, MajOp, u0AlwaysExt, 1, isHalf>,
3461                   AddrModeRel {
3462   string ImmOpStr = !cast<string>(ImmOp);
3463   let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3464                      !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3465                      !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3466                                       /* u16_0Imm */ 16)));
3467
3468   let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3469                       !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3470                       !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3471                                        /* u16_0Imm */ 0)));
3472 }
3473
3474 //===----------------------------------------------------------------------===//
3475 // Multiclass for store instructions with absolute addressing.
3476 //===----------------------------------------------------------------------===//
3477 let validSubTargets = HasV4SubT, addrMode = Absolute, isExtended = 1 in
3478 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC,
3479                   Operand ImmOp, bits<2> MajOp, bit isHalf = 0> {
3480   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3481     let opExtendable = 0, isPredicable = 1 in
3482     def S2_#NAME#abs : T_StoreAbs <mnemonic, RC, ImmOp, MajOp, isHalf>;
3483
3484     // Predicated
3485     def S4_p#NAME#t_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 0, 0>;
3486     def S4_p#NAME#f_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 1, 0>;
3487
3488     // .new Predicated
3489     def S4_p#NAME#tnew_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 0, 1>;
3490     def S4_p#NAME#fnew_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 1, 1>;
3491   }
3492 }
3493
3494 //===----------------------------------------------------------------------===//
3495 // Template class for non predicated new-value store instructions with
3496 // GP-Relative or absolute addressing.
3497 //===----------------------------------------------------------------------===//
3498 let hasSideEffects = 0, isPredicable = 1, mayStore = 1, isNVStore = 1,
3499     isNewValue = 1, opNewValue = 1 in
3500 class T_StoreAbsGP_NV <string mnemonic, Operand ImmOp, bits<2>MajOp, bit isAbs>
3501   : NVInst_V4<(outs), (ins u0AlwaysExt:$addr, IntRegs:$src),
3502   mnemonic # !if(isAbs, "(##", "(#")#"$addr) = $src.new",
3503   [], "", V2LDST_tc_st_SLOT0> {
3504     bits<19> addr;
3505     bits<3> src;
3506     bits<16> offsetBits;
3507
3508     string ImmOpStr = !cast<string>(ImmOp);
3509     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3510                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3511                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3512                                       /* u16_0Imm */ addr{15-0})));
3513     let IClass = 0b0100;
3514
3515     let Inst{27} = 1;
3516     let Inst{26-25} = offsetBits{15-14};
3517     let Inst{24-21} = 0b0101;
3518     let Inst{20-16} = offsetBits{13-9};
3519     let Inst{13}    = offsetBits{8};
3520     let Inst{12-11} = MajOp;
3521     let Inst{10-8}  = src;
3522     let Inst{7-0}   = offsetBits{7-0};
3523   }
3524
3525 //===----------------------------------------------------------------------===//
3526 // Template class for predicated new-value store instructions with
3527 // absolute addressing.
3528 //===----------------------------------------------------------------------===//
3529 let hasSideEffects = 0, isPredicated = 1, mayStore = 1, isNVStore = 1,
3530     isNewValue = 1, opNewValue = 2, opExtentBits = 6, opExtendable = 1 in
3531 class T_StoreAbs_NV_Pred <string mnemonic, bits<2> MajOp, bit isNot, bit isNew>
3532   : NVInst_V4<(outs), (ins PredRegs:$src1, u6Ext:$absaddr, IntRegs:$src2),
3533   !if(isNot, "if (!$src1", "if ($src1")#!if(isNew, ".new) ",
3534   ") ")#mnemonic#"(#$absaddr) = $src2.new",
3535   [], "", ST_tc_st_SLOT0>, AddrModeRel {
3536     bits<2> src1;
3537     bits<6> absaddr;
3538     bits<3> src2;
3539
3540     let isPredicatedNew = isNew;
3541     let isPredicatedFalse = isNot;
3542
3543     let IClass = 0b1010;
3544
3545     let Inst{27-24} = 0b1111;
3546     let Inst{23-21} = 0b101;
3547     let Inst{17-16} = absaddr{5-4};
3548     let Inst{13}    = isNew;
3549     let Inst{12-11} = MajOp;
3550     let Inst{10-8}  = src2;
3551     let Inst{7}     = 0b1;
3552     let Inst{6-3}   = absaddr{3-0};
3553     let Inst{2}     = isNot;
3554     let Inst{1-0}   = src1;
3555 }
3556
3557 //===----------------------------------------------------------------------===//
3558 // Template class for non-predicated new-value store instructions with
3559 // absolute addressing.
3560 //===----------------------------------------------------------------------===//
3561 class T_StoreAbs_NV <string mnemonic, Operand ImmOp, bits<2> MajOp>
3562   : T_StoreAbsGP_NV <mnemonic, ImmOp, MajOp, 1>, AddrModeRel {
3563
3564   string ImmOpStr = !cast<string>(ImmOp);
3565   let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3566                      !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3567                      !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3568                                       /* u16_0Imm */ 16)));
3569
3570   let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3571                       !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3572                       !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3573                                        /* u16_0Imm */ 0)));
3574 }
3575
3576 //===----------------------------------------------------------------------===//
3577 // Multiclass for new-value store instructions with absolute addressing.
3578 //===----------------------------------------------------------------------===//
3579 let validSubTargets = HasV4SubT, addrMode = Absolute, isExtended = 1  in
3580 multiclass ST_Abs_NV <string mnemonic, string CextOp, Operand ImmOp,
3581                    bits<2> MajOp> {
3582   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3583     let opExtendable = 0, isPredicable = 1 in
3584     def S2_#NAME#newabs : T_StoreAbs_NV <mnemonic, ImmOp, MajOp>;
3585
3586     // Predicated
3587     def S4_p#NAME#newt_abs  : T_StoreAbs_NV_Pred <mnemonic, MajOp, 0, 0>;
3588     def S4_p#NAME#newf_abs  : T_StoreAbs_NV_Pred <mnemonic, MajOp, 1, 0>;
3589
3590     // .new Predicated
3591     def S4_p#NAME#newtnew_abs : T_StoreAbs_NV_Pred <mnemonic, MajOp, 0, 1>;
3592     def S4_p#NAME#newfnew_abs : T_StoreAbs_NV_Pred <mnemonic, MajOp, 1, 1>;
3593   }
3594 }
3595
3596 //===----------------------------------------------------------------------===//
3597 // Stores with absolute addressing
3598 //===----------------------------------------------------------------------===//
3599 let accessSize = ByteAccess, isCodeGenOnly = 0 in
3600 defm storerb : ST_Abs    <"memb", "STrib", IntRegs, u16_0Imm, 0b00>,
3601                ST_Abs_NV <"memb", "STrib", u16_0Imm, 0b00>;
3602
3603 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3604 defm storerh : ST_Abs    <"memh", "STrih", IntRegs, u16_1Imm, 0b01>,
3605                ST_Abs_NV <"memh", "STrih", u16_1Imm, 0b01>;
3606
3607 let accessSize = WordAccess, isCodeGenOnly = 0 in
3608 defm storeri : ST_Abs    <"memw", "STriw", IntRegs, u16_2Imm, 0b10>,
3609                ST_Abs_NV <"memw", "STriw", u16_2Imm, 0b10>;
3610
3611 let isNVStorable = 0, accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3612 defm storerd : ST_Abs <"memd", "STrid", DoubleRegs, u16_3Imm, 0b11>;
3613
3614 let isNVStorable = 0, accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3615 defm storerf : ST_Abs <"memh", "STrif", IntRegs, u16_1Imm, 0b01, 1>;
3616
3617 //===----------------------------------------------------------------------===//
3618 // GP-relative stores.
3619 // mem[bhwd](#global)=Rt
3620 // Once predicated, these instructions map to absolute addressing mode.
3621 // if ([!]Pv[.new]) mem[bhwd](##global)=Rt
3622 //===----------------------------------------------------------------------===//
3623
3624 let validSubTargets = HasV4SubT, isAsmParserOnly = 1 in
3625 class T_StoreGP <string mnemonic, string BaseOp, RegisterClass RC,
3626                  Operand ImmOp, bits<2> MajOp, bit isHalf = 0>
3627   : T_StoreAbsGP <mnemonic, RC, ImmOp, MajOp, globaladdress, 0, isHalf> {
3628     // Set BaseOpcode same as absolute addressing instructions so that
3629     // non-predicated GP-Rel instructions can have relate with predicated
3630     // Absolute instruction.
3631     let BaseOpcode = BaseOp#_abs;
3632   }
3633
3634 let validSubTargets = HasV4SubT, isAsmParserOnly = 1 in
3635 multiclass ST_GP <string mnemonic, string BaseOp, Operand ImmOp,
3636                   bits<2> MajOp, bit isHalf = 0> {
3637   // Set BaseOpcode same as absolute addressing instructions so that
3638   // non-predicated GP-Rel instructions can have relate with predicated
3639   // Absolute instruction.
3640   let BaseOpcode = BaseOp#_abs in {
3641     def NAME#gp : T_StoreAbsGP <mnemonic, IntRegs, ImmOp, MajOp,
3642                                 globaladdress, 0, isHalf>;
3643     // New-value store
3644     def NAME#newgp : T_StoreAbsGP_NV <mnemonic, ImmOp, MajOp, 0> ;
3645   }
3646 }
3647
3648 let accessSize = ByteAccess in
3649 defm S2_storerb : ST_GP<"memb", "STrib", u16_0Imm, 0b00>, NewValueRel;
3650
3651 let accessSize = HalfWordAccess in
3652 defm S2_storerh : ST_GP<"memh", "STrih", u16_1Imm, 0b01>, NewValueRel;
3653
3654 let accessSize = WordAccess in
3655 defm S2_storeri : ST_GP<"memw", "STriw", u16_2Imm, 0b10>, NewValueRel;
3656
3657 let isNVStorable = 0, accessSize = DoubleWordAccess in
3658 def S2_storerdgp : T_StoreGP <"memd", "STrid", DoubleRegs,
3659                               u16_3Imm, 0b11>, PredNewRel;
3660
3661 let isNVStorable = 0, accessSize = HalfWordAccess in
3662 def S2_storerfgp : T_StoreGP <"memh", "STrif", IntRegs,
3663                               u16_1Imm, 0b01, 1>, PredNewRel;
3664
3665 let Predicates = [HasV4T], AddedComplexity = 30 in {
3666 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3667                         (HexagonCONST32 tglobaladdr:$absaddr)),
3668           (S2_storerbabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3669
3670 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3671                           (HexagonCONST32 tglobaladdr:$absaddr)),
3672           (S2_storerhabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3673
3674 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3675           (S2_storeriabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3676
3677 def : Pat<(store (i64 DoubleRegs:$src1),
3678                  (HexagonCONST32 tglobaladdr:$absaddr)),
3679           (S2_storerdabs tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3680 }
3681
3682 // 64 bit atomic store
3683 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3684                             (i64 DoubleRegs:$src1)),
3685            (S2_storerdgp tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3686            Requires<[HasV4T]>;
3687
3688 // Map from store(globaladdress) -> memd(#foo)
3689 let AddedComplexity = 100 in
3690 def : Pat <(store (i64 DoubleRegs:$src1),
3691                   (HexagonCONST32_GP tglobaladdr:$global)),
3692            (S2_storerdgp tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3693
3694 // 8 bit atomic store
3695 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3696                             (i32 IntRegs:$src1)),
3697             (S2_storerbgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3698
3699 // Map from store(globaladdress) -> memb(#foo)
3700 let AddedComplexity = 100 in
3701 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3702           (HexagonCONST32_GP tglobaladdr:$global)),
3703           (S2_storerbgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3704
3705 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3706 //       to "r0 = 1; memw(#foo) = r0"
3707 let AddedComplexity = 100 in
3708 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3709           (S2_storerbgp tglobaladdr:$global, (A2_tfrsi 1))>;
3710
3711 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3712                            (i32 IntRegs:$src1)),
3713           (S2_storerhgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3714
3715 // Map from store(globaladdress) -> memh(#foo)
3716 let AddedComplexity = 100 in
3717 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3718                          (HexagonCONST32_GP tglobaladdr:$global)),
3719           (S2_storerhgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3720
3721 // 32 bit atomic store
3722 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3723                            (i32 IntRegs:$src1)),
3724           (S2_storerigp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3725
3726 // Map from store(globaladdress) -> memw(#foo)
3727 let AddedComplexity = 100 in
3728 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3729           (S2_storerigp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3730
3731 //===----------------------------------------------------------------------===//
3732 // Template class for non predicated load instructions with
3733 // absolute addressing mode.
3734 //===----------------------------------------------------------------------===//
3735 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT in
3736 class T_LoadAbsGP <string mnemonic, RegisterClass RC, Operand ImmOp,
3737                    bits<3> MajOp, Operand AddrOp, bit isAbs>
3738   : LDInst <(outs RC:$dst), (ins AddrOp:$addr),
3739   "$dst = "#mnemonic# !if(isAbs, "(##", "(#")#"$addr)",
3740   [], "", V2LDST_tc_ld_SLOT01> {
3741     bits<5> dst;
3742     bits<19> addr;
3743     bits<16> offsetBits;
3744
3745     string ImmOpStr = !cast<string>(ImmOp);
3746     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3747                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3748                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3749                                       /* u16_0Imm */ addr{15-0})));
3750
3751     let IClass = 0b0100;
3752
3753     let Inst{27}    = 0b1;
3754     let Inst{26-25} = offsetBits{15-14};
3755     let Inst{24}    = 0b1;
3756     let Inst{23-21} = MajOp;
3757     let Inst{20-16} = offsetBits{13-9};
3758     let Inst{13-5}  = offsetBits{8-0};
3759     let Inst{4-0}   = dst;
3760   }
3761
3762 class T_LoadAbs <string mnemonic, RegisterClass RC, Operand ImmOp,
3763                  bits<3> MajOp>
3764   : T_LoadAbsGP <mnemonic, RC, ImmOp, MajOp, u0AlwaysExt, 1>, AddrModeRel {
3765
3766     string ImmOpStr = !cast<string>(ImmOp);
3767     let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3768                        !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3769                        !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3770                                         /* u16_0Imm */ 16)));
3771
3772     let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3773                         !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3774                         !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3775                                         /* u16_0Imm */ 0)));
3776   }
3777 //===----------------------------------------------------------------------===//
3778 // Template class for predicated load instructions with
3779 // absolute addressing mode.
3780 //===----------------------------------------------------------------------===//
3781 let isPredicated = 1, hasNewValue = 1, opExtentBits = 6, opExtendable = 2 in
3782 class T_LoadAbs_Pred <string mnemonic, RegisterClass RC, bits<3> MajOp,
3783                       bit isPredNot, bit isPredNew>
3784   : LDInst <(outs RC:$dst), (ins PredRegs:$src1, u6Ext:$absaddr),
3785   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3786   ") ")#"$dst = "#mnemonic#"(#$absaddr)">, AddrModeRel {
3787     bits<5> dst;
3788     bits<2> src1;
3789     bits<6> absaddr;
3790
3791     let isPredicatedNew = isPredNew;
3792     let isPredicatedFalse = isPredNot;
3793
3794     let IClass = 0b1001;
3795
3796     let Inst{27-24} = 0b1111;
3797     let Inst{23-21} = MajOp;
3798     let Inst{20-16} = absaddr{5-1};
3799     let Inst{13} = 0b1;
3800     let Inst{12} = isPredNew;
3801     let Inst{11} = isPredNot;
3802     let Inst{10-9} = src1;
3803     let Inst{8} = absaddr{0};
3804     let Inst{7} = 0b1;
3805     let Inst{4-0} = dst;
3806   }
3807
3808 //===----------------------------------------------------------------------===//
3809 // Multiclass for the load instructions with absolute addressing mode.
3810 //===----------------------------------------------------------------------===//
3811 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bits<3> MajOp,
3812                        bit PredNot> {
3813   def _abs : T_LoadAbs_Pred <mnemonic, RC, MajOp, PredNot, 0>;
3814   // Predicate new
3815   def new_abs : T_LoadAbs_Pred <mnemonic, RC, MajOp, PredNot, 1>;
3816 }
3817
3818 let addrMode = Absolute, isExtended = 1 in
3819 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC,
3820                   Operand ImmOp, bits<3> MajOp> {
3821   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3822     let opExtendable = 1, isPredicable = 1 in
3823     def L4_#NAME#_abs: T_LoadAbs <mnemonic, RC, ImmOp, MajOp>;
3824
3825     // Predicated
3826     defm L4_p#NAME#t : LD_Abs_Pred<mnemonic, RC, MajOp, 0>;
3827     defm L4_p#NAME#f : LD_Abs_Pred<mnemonic, RC, MajOp, 1>;
3828   }
3829 }
3830
3831 let accessSize = ByteAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
3832   defm loadrb  : LD_Abs<"memb",  "LDrib",  IntRegs, u16_0Imm, 0b000>;
3833   defm loadrub : LD_Abs<"memub", "LDriub", IntRegs, u16_0Imm, 0b001>;
3834 }
3835
3836 let accessSize = HalfWordAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
3837   defm loadrh  : LD_Abs<"memh",  "LDrih",  IntRegs, u16_1Imm, 0b010>;
3838   defm loadruh : LD_Abs<"memuh", "LDriuh", IntRegs, u16_1Imm, 0b011>;
3839 }
3840
3841 let accessSize = WordAccess, hasNewValue = 1, isCodeGenOnly = 0 in
3842 defm loadri  : LD_Abs<"memw",  "LDriw",  IntRegs, u16_2Imm, 0b100>;
3843
3844 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3845 defm loadrd  : LD_Abs<"memd",  "LDrid", DoubleRegs, u16_3Imm, 0b110>;
3846
3847 //===----------------------------------------------------------------------===//
3848 // multiclass for load instructions with GP-relative addressing mode.
3849 // Rx=mem[bhwd](##global)
3850 // Once predicated, these instructions map to absolute addressing mode.
3851 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3852 //===----------------------------------------------------------------------===//
3853
3854 let isAsmParserOnly = 1 in
3855 class T_LoadGP <string mnemonic, string BaseOp, RegisterClass RC, Operand ImmOp,
3856                 bits<3> MajOp>
3857   : T_LoadAbsGP <mnemonic, RC, ImmOp, MajOp, globaladdress, 0>, PredNewRel {
3858     let BaseOpcode = BaseOp#_abs;
3859   }
3860
3861 let accessSize = ByteAccess, hasNewValue = 1 in {
3862   def L2_loadrbgp  : T_LoadGP<"memb",  "LDrib",  IntRegs, u16_0Imm, 0b000>;
3863   def L2_loadrubgp : T_LoadGP<"memub", "LDriub", IntRegs, u16_0Imm, 0b001>;
3864 }
3865
3866 let accessSize = HalfWordAccess, hasNewValue = 1 in {
3867   def L2_loadrhgp  : T_LoadGP<"memh",  "LDrih",  IntRegs, u16_1Imm, 0b010>;
3868   def L2_loadruhgp : T_LoadGP<"memuh", "LDriuh", IntRegs, u16_1Imm, 0b011>;
3869 }
3870
3871 let accessSize = WordAccess, hasNewValue = 1 in
3872 def L2_loadrigp  : T_LoadGP<"memw",  "LDriw",  IntRegs, u16_2Imm, 0b100>;
3873
3874 let accessSize = DoubleWordAccess in
3875 def L2_loadrdgp  : T_LoadGP<"memd", "LDrid", DoubleRegs, u16_3Imm, 0b110>;
3876
3877 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3878 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3879           (L4_loadri_abs tglobaladdr: $absaddr)>;
3880
3881 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3882           (L4_loadrb_abs tglobaladdr:$absaddr)>;
3883
3884 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3885           (L4_loadrub_abs tglobaladdr:$absaddr)>;
3886
3887 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3888           (L4_loadrh_abs tglobaladdr:$absaddr)>;
3889
3890 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3891           (L4_loadruh_abs tglobaladdr:$absaddr)>;
3892 }
3893
3894 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3895            (i64 (L2_loadrdgp tglobaladdr:$global))>;
3896
3897 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3898            (i32 (L2_loadrigp tglobaladdr:$global))>;
3899
3900 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3901            (i32 (L2_loadruhgp tglobaladdr:$global))>;
3902
3903 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3904            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3905
3906 // Map from load(globaladdress) -> memw(#foo + 0)
3907 let AddedComplexity = 100 in
3908 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3909            (i64 (L2_loadrdgp tglobaladdr:$global))>;
3910
3911 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3912 let AddedComplexity = 100 in
3913 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3914            (i1 (C2_tfrrp (i32 (L2_loadrbgp tglobaladdr:$global))))>;
3915
3916 // When the Interprocedural Global Variable optimizer realizes that a certain
3917 // global variable takes only two constant values, it shrinks the global to
3918 // a boolean. Catch those loads here in the following 3 patterns.
3919 let AddedComplexity = 100 in
3920 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3921            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3922
3923 let AddedComplexity = 100 in
3924 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3925            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3926
3927 // Map from load(globaladdress) -> memb(#foo)
3928 let AddedComplexity = 100 in
3929 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3930            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3931
3932 // Map from load(globaladdress) -> memb(#foo)
3933 let AddedComplexity = 100 in
3934 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3935            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3936
3937 let AddedComplexity = 100 in
3938 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3939            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3940
3941 // Map from load(globaladdress) -> memub(#foo)
3942 let AddedComplexity = 100 in
3943 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3944            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3945
3946 // Map from load(globaladdress) -> memh(#foo)
3947 let AddedComplexity = 100 in
3948 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3949            (i32 (L2_loadrhgp tglobaladdr:$global))>;
3950
3951 // Map from load(globaladdress) -> memh(#foo)
3952 let AddedComplexity = 100 in
3953 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3954            (i32 (L2_loadrhgp tglobaladdr:$global))>;
3955
3956 // Map from load(globaladdress) -> memuh(#foo)
3957 let AddedComplexity = 100 in
3958 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3959            (i32 (L2_loadruhgp tglobaladdr:$global))>;
3960
3961 // Map from load(globaladdress) -> memw(#foo)
3962 let AddedComplexity = 100 in
3963 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3964            (i32 (L2_loadrigp tglobaladdr:$global))>;
3965
3966
3967 // Transfer global address into a register
3968 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3969 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3970 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3971            "$dst = #$src1",
3972            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3973            Requires<[HasV4T]>;
3974
3975 // Transfer a block address into a register
3976 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3977           (TFRI_V4 tblockaddress:$src1)>,
3978           Requires<[HasV4T]>;
3979
3980 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3981 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3982 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3983                            (ins PredRegs:$src1, s16Ext:$src2),
3984            "if($src1) $dst = #$src2",
3985            []>,
3986            Requires<[HasV4T]>;
3987
3988 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3989 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3990 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3991                               (ins PredRegs:$src1, s16Ext:$src2),
3992            "if(!$src1) $dst = #$src2",
3993            []>,
3994            Requires<[HasV4T]>;
3995
3996 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3997 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3998 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3999                              (ins PredRegs:$src1, s16Ext:$src2),
4000            "if($src1.new) $dst = #$src2",
4001            []>,
4002            Requires<[HasV4T]>;
4003
4004 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
4005 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
4006 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
4007                                 (ins PredRegs:$src1, s16Ext:$src2),
4008            "if(!$src1.new) $dst = #$src2",
4009            []>,
4010            Requires<[HasV4T]>;
4011
4012 let AddedComplexity = 50, Predicates = [HasV4T] in
4013 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
4014            (TFRI_V4 tglobaladdr:$src1)>,
4015            Requires<[HasV4T]>;
4016
4017 let Predicates = [HasV4T], AddedComplexity  = 30 in {
4018 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
4019           (S2_storerbabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
4020
4021 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
4022           (S2_storerhabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
4023
4024 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
4025           (S2_storeriabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
4026 }
4027
4028 let Predicates = [HasV4T], AddedComplexity  = 30 in {
4029 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
4030           (L4_loadri_abs u0AlwaysExtPred:$src)>;
4031
4032 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
4033           (L4_loadrb_abs u0AlwaysExtPred:$src)>;
4034
4035 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
4036           (L4_loadrub_abs u0AlwaysExtPred:$src)>;
4037
4038 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
4039           (L4_loadrh_abs u0AlwaysExtPred:$src)>;
4040
4041 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
4042           (L4_loadruh_abs u0AlwaysExtPred:$src)>;
4043 }
4044
4045 // Indexed store word - global address.
4046 // memw(Rs+#u6:2)=#S8
4047 let AddedComplexity = 10 in
4048 def STriw_offset_ext_V4 : STInst<(outs),
4049             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
4050             "memw($src1+#$src2) = ##$src3",
4051             [(store (HexagonCONST32 tglobaladdr:$src3),
4052                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
4053             Requires<[HasV4T]>;
4054
4055 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
4056           (i64 (A4_combineir (i32 0), (i32 (S2_cl0p DoubleRegs:$src1))))>,
4057           Requires<[HasV4T]>;
4058
4059 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
4060           (i64 (A4_combineir (i32 0), (i32 (S2_ct0p DoubleRegs:$src1))))>,
4061           Requires<[HasV4T]>;
4062
4063
4064 // i8 -> i64 loads
4065 // We need a complexity of 120 here to override preceding handling of
4066 // zextloadi8.
4067 let Predicates = [HasV4T], AddedComplexity = 120 in {
4068 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4069       (i64 (A4_combineir 0, (L4_loadrb_abs tglobaladdr:$addr)))>;
4070
4071 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4072       (i64 (A4_combineir 0, (L4_loadrub_abs tglobaladdr:$addr)))>;
4073
4074 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4075       (i64 (A2_sxtw (L4_loadrb_abs tglobaladdr:$addr)))>;
4076
4077 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
4078       (i64 (A4_combineir 0, (L4_loadrb_abs FoldGlobalAddr:$addr)))>;
4079
4080 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
4081       (i64 (A4_combineir 0, (L4_loadrub_abs FoldGlobalAddr:$addr)))>;
4082
4083 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
4084       (i64 (A2_sxtw (L4_loadrb_abs FoldGlobalAddr:$addr)))>;
4085 }
4086 // i16 -> i64 loads
4087 // We need a complexity of 120 here to override preceding handling of
4088 // zextloadi16.
4089 let AddedComplexity = 120 in {
4090 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4091       (i64 (A4_combineir 0, (L4_loadrh_abs tglobaladdr:$addr)))>,
4092       Requires<[HasV4T]>;
4093
4094 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4095       (i64 (A4_combineir 0, (L4_loadruh_abs tglobaladdr:$addr)))>,
4096       Requires<[HasV4T]>;
4097
4098 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4099       (i64 (A2_sxtw (L4_loadrh_abs tglobaladdr:$addr)))>,
4100       Requires<[HasV4T]>;
4101
4102 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
4103       (i64 (A4_combineir 0, (L4_loadrh_abs FoldGlobalAddr:$addr)))>,
4104       Requires<[HasV4T]>;
4105
4106 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
4107       (i64 (A4_combineir 0, (L4_loadruh_abs FoldGlobalAddr:$addr)))>,
4108       Requires<[HasV4T]>;
4109
4110 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
4111       (i64 (A2_sxtw (L4_loadrh_abs FoldGlobalAddr:$addr)))>,
4112       Requires<[HasV4T]>;
4113 }
4114 // i32->i64 loads
4115 // We need a complexity of 120 here to override preceding handling of
4116 // zextloadi32.
4117 let AddedComplexity = 120 in {
4118 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4119       (i64 (A4_combineir 0, (L4_loadri_abs tglobaladdr:$addr)))>,
4120       Requires<[HasV4T]>;
4121
4122 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4123       (i64 (A4_combineir 0, (L4_loadri_abs tglobaladdr:$addr)))>,
4124       Requires<[HasV4T]>;
4125
4126 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
4127       (i64 (A2_sxtw (L4_loadri_abs tglobaladdr:$addr)))>,
4128       Requires<[HasV4T]>;
4129
4130 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
4131       (i64 (A4_combineir 0, (L4_loadri_abs FoldGlobalAddr:$addr)))>,
4132       Requires<[HasV4T]>;
4133
4134 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
4135       (i64 (A4_combineir 0, (L4_loadri_abs FoldGlobalAddr:$addr)))>,
4136       Requires<[HasV4T]>;
4137
4138 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
4139       (i64 (A2_sxtw (L4_loadri_abs FoldGlobalAddr:$addr)))>,
4140       Requires<[HasV4T]>;
4141 }
4142
4143 // Indexed store double word - global address.
4144 // memw(Rs+#u6:2)=#S8
4145 let AddedComplexity = 10 in
4146 def STrih_offset_ext_V4 : STInst<(outs),
4147             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
4148             "memh($src1+#$src2) = ##$src3",
4149             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
4150                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
4151             Requires<[HasV4T]>;
4152 // Map from store(globaladdress + x) -> memd(#foo + x)
4153 let AddedComplexity = 100 in
4154 def : Pat<(store (i64 DoubleRegs:$src1),
4155                  FoldGlobalAddrGP:$addr),
4156           (S2_storerdabs FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
4157           Requires<[HasV4T]>;
4158
4159 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
4160                            (i64 DoubleRegs:$src1)),
4161           (S2_storerdabs FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
4162           Requires<[HasV4T]>;
4163
4164 // Map from store(globaladdress + x) -> memb(#foo + x)
4165 let AddedComplexity = 100 in
4166 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
4167           (S2_storerbabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4168             Requires<[HasV4T]>;
4169
4170 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
4171           (S2_storerbabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4172             Requires<[HasV4T]>;
4173
4174 // Map from store(globaladdress + x) -> memh(#foo + x)
4175 let AddedComplexity = 100 in
4176 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
4177           (S2_storerhabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4178             Requires<[HasV4T]>;
4179
4180 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
4181           (S2_storerhabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4182             Requires<[HasV4T]>;
4183
4184 // Map from store(globaladdress + x) -> memw(#foo + x)
4185 let AddedComplexity = 100 in
4186 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
4187           (S2_storeriabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4188            Requires<[HasV4T]>;
4189
4190 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
4191           (S2_storeriabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
4192             Requires<[HasV4T]>;
4193
4194 // Map from load(globaladdress + x) -> memd(#foo + x)
4195 let AddedComplexity = 100 in
4196 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
4197           (i64 (L4_loadrd_abs FoldGlobalAddrGP:$addr))>,
4198            Requires<[HasV4T]>;
4199
4200 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
4201           (i64 (L4_loadrd_abs FoldGlobalAddrGP:$addr))>,
4202            Requires<[HasV4T]>;
4203
4204 // Map from load(globaladdress + x) -> memb(#foo + x)
4205 let AddedComplexity = 100 in
4206 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
4207           (i32 (L4_loadrb_abs FoldGlobalAddrGP:$addr))>,
4208            Requires<[HasV4T]>;
4209
4210 // Map from load(globaladdress + x) -> memb(#foo + x)
4211 let AddedComplexity = 100 in
4212 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
4213           (i32 (L4_loadrb_abs FoldGlobalAddrGP:$addr))>,
4214            Requires<[HasV4T]>;
4215
4216 //let AddedComplexity = 100 in
4217 let AddedComplexity = 100 in
4218 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
4219           (i32 (L4_loadrh_abs FoldGlobalAddrGP:$addr))>,
4220            Requires<[HasV4T]>;
4221
4222 // Map from load(globaladdress + x) -> memh(#foo + x)
4223 let AddedComplexity = 100 in
4224 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
4225           (i32 (L4_loadrh_abs FoldGlobalAddrGP:$addr))>,
4226            Requires<[HasV4T]>;
4227
4228 // Map from load(globaladdress + x) -> memuh(#foo + x)
4229 let AddedComplexity = 100 in
4230 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
4231           (i32 (L4_loadruh_abs FoldGlobalAddrGP:$addr))>,
4232            Requires<[HasV4T]>;
4233
4234 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
4235           (i32 (L4_loadruh_abs FoldGlobalAddrGP:$addr))>,
4236            Requires<[HasV4T]>;
4237
4238 // Map from load(globaladdress + x) -> memub(#foo + x)
4239 let AddedComplexity = 100 in
4240 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
4241           (i32 (L4_loadrub_abs FoldGlobalAddrGP:$addr))>,
4242            Requires<[HasV4T]>;
4243
4244 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
4245           (i32 (L4_loadrub_abs FoldGlobalAddrGP:$addr))>,
4246            Requires<[HasV4T]>;
4247
4248 // Map from load(globaladdress + x) -> memw(#foo + x)
4249 let AddedComplexity = 100 in
4250 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
4251           (i32 (L4_loadri_abs FoldGlobalAddrGP:$addr))>,
4252            Requires<[HasV4T]>;
4253
4254 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
4255           (i32 (L4_loadri_abs FoldGlobalAddrGP:$addr))>,
4256            Requires<[HasV4T]>;
4257
4258 //===----------------------------------------------------------------------===//
4259 // :raw for of boundscheck:hi:lo insns
4260 //===----------------------------------------------------------------------===//
4261
4262 // A4_boundscheck_lo: Detect if a register is within bounds.
4263 let hasSideEffects = 0, isCodeGenOnly = 0 in
4264 def A4_boundscheck_lo: ALU64Inst <
4265   (outs PredRegs:$Pd),
4266   (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
4267   "$Pd = boundscheck($Rss, $Rtt):raw:lo"> {
4268     bits<2> Pd;
4269     bits<5> Rss;
4270     bits<5> Rtt;
4271
4272     let IClass = 0b1101;
4273
4274     let Inst{27-23} = 0b00100;
4275     let Inst{13} = 0b1;
4276     let Inst{7-5} = 0b100;
4277     let Inst{1-0} = Pd;
4278     let Inst{20-16} = Rss;
4279     let Inst{12-8} = Rtt;
4280   }
4281
4282 // A4_boundscheck_hi: Detect if a register is within bounds.
4283 let hasSideEffects = 0, isCodeGenOnly = 0 in
4284 def A4_boundscheck_hi: ALU64Inst <
4285   (outs PredRegs:$Pd),
4286   (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
4287   "$Pd = boundscheck($Rss, $Rtt):raw:hi"> {
4288     bits<2> Pd;
4289     bits<5> Rss;
4290     bits<5> Rtt;
4291
4292     let IClass = 0b1101;
4293
4294     let Inst{27-23} = 0b00100;
4295     let Inst{13} = 0b1;
4296     let Inst{7-5} = 0b101;
4297     let Inst{1-0} = Pd;
4298     let Inst{20-16} = Rss;
4299     let Inst{12-8} = Rtt;
4300   }
4301
4302 let hasSideEffects = 0, isAsmParserOnly = 1 in
4303 def A4_boundscheck : MInst <
4304   (outs PredRegs:$Pd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4305   "$Pd=boundscheck($Rs,$Rtt)">;
4306
4307 // A4_tlbmatch: Detect if a VA/ASID matches a TLB entry.
4308 let isPredicateLate = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
4309 def A4_tlbmatch : ALU64Inst<(outs PredRegs:$Pd),
4310   (ins DoubleRegs:$Rs, IntRegs:$Rt),
4311   "$Pd = tlbmatch($Rs, $Rt)",
4312   [], "", ALU64_tc_2early_SLOT23> {
4313     bits<2> Pd;
4314     bits<5> Rs;
4315     bits<5> Rt;
4316
4317     let IClass = 0b1101;
4318     let Inst{27-23} = 0b00100;
4319     let Inst{20-16} = Rs;
4320     let Inst{13} = 0b1;
4321     let Inst{12-8} = Rt;
4322     let Inst{7-5} = 0b011;
4323     let Inst{1-0} = Pd;
4324   }
4325
4326 // We need custom lowering of ISD::PREFETCH into HexagonISD::DCFETCH
4327 // because the SDNode ISD::PREFETCH has properties MayLoad and MayStore.
4328 // We don't really want either one here.
4329 def SDTHexagonDCFETCH : SDTypeProfile<0, 2, [SDTCisPtrTy<0>,SDTCisInt<1>]>;
4330 def HexagonDCFETCH : SDNode<"HexagonISD::DCFETCH", SDTHexagonDCFETCH,
4331                             [SDNPHasChain]>;
4332
4333 // Use LD0Inst for dcfetch, but set "mayLoad" to 0 because this doesn't
4334 // really do a load.
4335 let hasSideEffects = 1, mayLoad = 0, isCodeGenOnly = 0 in
4336 def Y2_dcfetchbo : LD0Inst<(outs), (ins IntRegs:$Rs, u11_3Imm:$u11_3),
4337       "dcfetch($Rs + #$u11_3)",
4338       [(HexagonDCFETCH IntRegs:$Rs, u11_3ImmPred:$u11_3)],
4339       "", LD_tc_ld_SLOT0> {
4340   bits<5> Rs;
4341   bits<14> u11_3;
4342
4343   let IClass = 0b1001;
4344   let Inst{27-21} = 0b0100000;
4345   let Inst{20-16} = Rs;
4346   let Inst{13} = 0b0;
4347   let Inst{10-0} = u11_3{13-3};
4348 }
4349
4350 //===----------------------------------------------------------------------===//
4351 // Compound instructions
4352 //===----------------------------------------------------------------------===//
4353
4354 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4355     isPredicated = 1, isPredicatedNew = 1, isExtendable = 1,
4356     opExtentBits = 11, opExtentAlign = 2, opExtendable = 1,
4357     isTerminator = 1, validSubTargets = HasV4SubT in
4358 class CJInst_tstbit_R0<string px, bit np, string tnt>
4359   : InstHexagon<(outs), (ins IntRegs:$Rs, brtarget:$r9_2),
4360   ""#px#" = tstbit($Rs, #0); if ("
4361     #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4362   [], "", COMPOUND, TypeCOMPOUND> {
4363   bits<4> Rs;
4364   bits<11> r9_2;
4365
4366   // np: !p[01]
4367   let isPredicatedFalse = np;
4368   // tnt: Taken/Not Taken
4369   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4370   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4371
4372   let IClass = 0b0001;
4373   let Inst{27-26} = 0b00;
4374   let Inst{25} = !if (!eq(px, "!p1"), 1,
4375                  !if (!eq(px,  "p1"), 1, 0));
4376   let Inst{24-23} = 0b11;
4377   let Inst{22} = np;
4378   let Inst{21-20} = r9_2{10-9};
4379   let Inst{19-16} = Rs;
4380   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4381   let Inst{9-8} = 0b11;
4382   let Inst{7-1} = r9_2{8-2};
4383 }
4384
4385 let Defs = [PC, P0], Uses = [P0], isCodeGenOnly = 0 in {
4386   def J4_tstbit0_tp0_jump_nt : CJInst_tstbit_R0<"p0", 0, "nt">;
4387   def J4_tstbit0_tp0_jump_t : CJInst_tstbit_R0<"p0", 0, "t">;
4388   def J4_tstbit0_fp0_jump_nt : CJInst_tstbit_R0<"p0", 1, "nt">;
4389   def J4_tstbit0_fp0_jump_t : CJInst_tstbit_R0<"p0", 1, "t">;
4390 }
4391
4392 let Defs = [PC, P1], Uses = [P1], isCodeGenOnly = 0 in {
4393   def J4_tstbit0_tp1_jump_nt : CJInst_tstbit_R0<"p1", 0, "nt">;
4394   def J4_tstbit0_tp1_jump_t : CJInst_tstbit_R0<"p1", 0, "t">;
4395   def J4_tstbit0_fp1_jump_nt : CJInst_tstbit_R0<"p1", 1, "nt">;
4396   def J4_tstbit0_fp1_jump_t : CJInst_tstbit_R0<"p1", 1, "t">;
4397 }
4398
4399
4400 let isBranch = 1, hasSideEffects = 0,
4401     isExtentSigned = 1, isPredicated = 1, isPredicatedNew = 1,
4402     isExtendable = 1, opExtentBits = 11, opExtentAlign = 2,
4403     opExtendable = 2, isTerminator = 1, validSubTargets = HasV4SubT in
4404 class CJInst_RR<string px, string op, bit np, string tnt>
4405   : InstHexagon<(outs), (ins IntRegs:$Rs, IntRegs:$Rt, brtarget:$r9_2),
4406   ""#px#" = cmp."#op#"($Rs, $Rt); if ("
4407    #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4408   [], "", COMPOUND, TypeCOMPOUND> {
4409   bits<4> Rs;
4410   bits<4> Rt;
4411   bits<11> r9_2;
4412
4413   // np: !p[01]
4414   let isPredicatedFalse = np;
4415   // tnt: Taken/Not Taken
4416   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4417   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4418
4419   let IClass = 0b0001;
4420   let Inst{27-23} = !if (!eq(op, "eq"),  0b01000,
4421                     !if (!eq(op, "gt"),  0b01001,
4422                     !if (!eq(op, "gtu"), 0b01010, 0)));
4423   let Inst{22} = np;
4424   let Inst{21-20} = r9_2{10-9};
4425   let Inst{19-16} = Rs;
4426   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4427   // px: Predicate reg 0/1
4428   let Inst{12} = !if (!eq(px, "!p1"), 1,
4429                  !if (!eq(px,  "p1"), 1, 0));
4430   let Inst{11-8} = Rt;
4431   let Inst{7-1} = r9_2{8-2};
4432 }
4433
4434 // P[10] taken/not taken.
4435 multiclass T_tnt_CJInst_RR<string op, bit np> {
4436   let Defs = [PC, P0], Uses = [P0] in {
4437     def NAME#p0_jump_nt : CJInst_RR<"p0", op, np, "nt">;
4438     def NAME#p0_jump_t : CJInst_RR<"p0", op, np, "t">;
4439   }
4440   let Defs = [PC, P1], Uses = [P1] in {
4441     def NAME#p1_jump_nt : CJInst_RR<"p1", op, np, "nt">;
4442     def NAME#p1_jump_t : CJInst_RR<"p1", op, np, "t">;
4443   }
4444 }
4445 // Predicate / !Predicate
4446 multiclass T_pnp_CJInst_RR<string op>{
4447   defm J4_cmp#NAME#_t : T_tnt_CJInst_RR<op, 0>;
4448   defm J4_cmp#NAME#_f : T_tnt_CJInst_RR<op, 1>;
4449 }
4450 // TypeCJ Instructions compare RR and jump
4451 let isCodeGenOnly = 0 in {
4452 defm eq : T_pnp_CJInst_RR<"eq">;
4453 defm gt : T_pnp_CJInst_RR<"gt">;
4454 defm gtu : T_pnp_CJInst_RR<"gtu">;
4455 }
4456
4457 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4458     isPredicated = 1, isPredicatedNew = 1, isExtendable = 1, opExtentBits = 11,
4459     opExtentAlign = 2, opExtendable = 2, isTerminator = 1,
4460     validSubTargets = HasV4SubT in
4461 class CJInst_RU5<string px, string op, bit np, string tnt>
4462   : InstHexagon<(outs), (ins IntRegs:$Rs, u5Imm:$U5, brtarget:$r9_2),
4463   ""#px#" = cmp."#op#"($Rs, #$U5); if ("
4464     #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4465   [], "", COMPOUND, TypeCOMPOUND> {
4466   bits<4> Rs;
4467   bits<5> U5;
4468   bits<11> r9_2;
4469
4470   // np: !p[01]
4471   let isPredicatedFalse = np;
4472   // tnt: Taken/Not Taken
4473   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4474   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4475
4476   let IClass = 0b0001;
4477   let Inst{27-26} = 0b00;
4478   // px: Predicate reg 0/1
4479   let Inst{25} = !if (!eq(px, "!p1"), 1,
4480                  !if (!eq(px,  "p1"), 1, 0));
4481   let Inst{24-23} = !if (!eq(op, "eq"),  0b00,
4482                     !if (!eq(op, "gt"),  0b01,
4483                     !if (!eq(op, "gtu"), 0b10, 0)));
4484   let Inst{22} = np;
4485   let Inst{21-20} = r9_2{10-9};
4486   let Inst{19-16} = Rs;
4487   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4488   let Inst{12-8} = U5;
4489   let Inst{7-1} = r9_2{8-2};
4490 }
4491 // P[10] taken/not taken.
4492 multiclass T_tnt_CJInst_RU5<string op, bit np> {
4493   let Defs = [PC, P0], Uses = [P0] in {
4494     def NAME#p0_jump_nt : CJInst_RU5<"p0", op, np, "nt">;
4495     def NAME#p0_jump_t : CJInst_RU5<"p0", op, np, "t">;
4496   }
4497   let Defs = [PC, P1], Uses = [P1] in {
4498     def NAME#p1_jump_nt : CJInst_RU5<"p1", op, np, "nt">;
4499     def NAME#p1_jump_t : CJInst_RU5<"p1", op, np, "t">;
4500   }
4501 }
4502 // Predicate / !Predicate
4503 multiclass T_pnp_CJInst_RU5<string op>{
4504   defm J4_cmp#NAME#i_t : T_tnt_CJInst_RU5<op, 0>;
4505   defm J4_cmp#NAME#i_f : T_tnt_CJInst_RU5<op, 1>;
4506 }
4507 // TypeCJ Instructions compare RI and jump
4508 let isCodeGenOnly = 0 in {
4509 defm eq : T_pnp_CJInst_RU5<"eq">;
4510 defm gt : T_pnp_CJInst_RU5<"gt">;
4511 defm gtu : T_pnp_CJInst_RU5<"gtu">;
4512 }
4513
4514 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4515     isPredicated = 1, isPredicatedFalse = 1, isPredicatedNew = 1,
4516     isExtendable = 1, opExtentBits = 11, opExtentAlign = 2, opExtendable = 1,
4517     isTerminator = 1, validSubTargets = HasV4SubT in
4518 class CJInst_Rn1<string px, string op, bit np, string tnt>
4519   : InstHexagon<(outs), (ins IntRegs:$Rs, brtarget:$r9_2),
4520   ""#px#" = cmp."#op#"($Rs,#-1); if ("
4521   #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4522   [], "", COMPOUND, TypeCOMPOUND> {
4523   bits<4> Rs;
4524   bits<11> r9_2;
4525
4526   // np: !p[01]
4527   let isPredicatedFalse = np;
4528   // tnt: Taken/Not Taken
4529   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4530   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4531
4532   let IClass = 0b0001;
4533   let Inst{27-26} = 0b00;
4534   let Inst{25} = !if (!eq(px, "!p1"), 1,
4535                  !if (!eq(px,  "p1"), 1, 0));
4536
4537   let Inst{24-23} = 0b11;
4538   let Inst{22} = np;
4539   let Inst{21-20} = r9_2{10-9};
4540   let Inst{19-16} = Rs;
4541   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4542   let Inst{9-8} = !if (!eq(op, "eq"),  0b00,
4543                   !if (!eq(op, "gt"),  0b01, 0));
4544   let Inst{7-1} = r9_2{8-2};
4545 }
4546
4547 // P[10] taken/not taken.
4548 multiclass T_tnt_CJInst_Rn1<string op, bit np> {
4549   let Defs = [PC, P0], Uses = [P0] in {
4550     def NAME#p0_jump_nt : CJInst_Rn1<"p0", op, np, "nt">;
4551     def NAME#p0_jump_t : CJInst_Rn1<"p0", op, np, "t">;
4552   }
4553   let Defs = [PC, P1], Uses = [P1] in {
4554     def NAME#p1_jump_nt : CJInst_Rn1<"p1", op, np, "nt">;
4555     def NAME#p1_jump_t : CJInst_Rn1<"p1", op, np, "t">;
4556   }
4557 }
4558 // Predicate / !Predicate
4559 multiclass T_pnp_CJInst_Rn1<string op>{
4560   defm J4_cmp#NAME#n1_t : T_tnt_CJInst_Rn1<op, 0>;
4561   defm J4_cmp#NAME#n1_f : T_tnt_CJInst_Rn1<op, 1>;
4562 }
4563 // TypeCJ Instructions compare -1 and jump
4564 let isCodeGenOnly = 0 in {
4565 defm eq : T_pnp_CJInst_Rn1<"eq">;
4566 defm gt : T_pnp_CJInst_Rn1<"gt">;
4567 }
4568
4569 // J4_jumpseti: Direct unconditional jump and set register to immediate.
4570 let Defs = [PC], isBranch = 1, hasSideEffects = 0, hasNewValue = 1,
4571     isExtentSigned = 1, opNewValue = 0, isExtendable = 1, opExtentBits = 11,
4572     opExtentAlign = 2, opExtendable = 2, validSubTargets = HasV4SubT,
4573     isCodeGenOnly = 0 in
4574 def J4_jumpseti: CJInst <
4575   (outs IntRegs:$Rd),
4576   (ins u6Imm:$U6, brtarget:$r9_2),
4577   "$Rd = #$U6 ; jump $r9_2"> {
4578     bits<4> Rd;
4579     bits<6> U6;
4580     bits<11> r9_2;
4581
4582     let IClass = 0b0001;
4583     let Inst{27-24} = 0b0110;
4584     let Inst{21-20} = r9_2{10-9};
4585     let Inst{19-16} = Rd;
4586     let Inst{13-8} = U6;
4587     let Inst{7-1} = r9_2{8-2};
4588   }
4589
4590 // J4_jumpsetr: Direct unconditional jump and transfer register.
4591 let Defs = [PC], isBranch = 1, hasSideEffects = 0, hasNewValue = 1,
4592     isExtentSigned = 1, opNewValue = 0, isExtendable = 1, opExtentBits = 11,
4593     opExtentAlign = 2, opExtendable = 2, validSubTargets = HasV4SubT,
4594     isCodeGenOnly = 0 in
4595 def J4_jumpsetr: CJInst <
4596   (outs IntRegs:$Rd),
4597   (ins IntRegs:$Rs, brtarget:$r9_2),
4598   "$Rd = $Rs ; jump $r9_2"> {
4599     bits<4> Rd;
4600     bits<4> Rs;
4601     bits<11> r9_2;
4602
4603     let IClass = 0b0001;
4604     let Inst{27-24} = 0b0111;
4605     let Inst{21-20} = r9_2{10-9};
4606     let Inst{11-8} = Rd;
4607     let Inst{19-16} = Rs;
4608     let Inst{7-1} = r9_2{8-2};
4609   }