lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 836
 837 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // ALU32/PRED -
 843 //===----------------------------------------------------------------------===//
 844
 845
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/ALU +
 848 //===----------------------------------------------------------------------===//// Add.
 849 //===----------------------------------------------------------------------===//
 850 // Template Class
 851 // Add/Subtract halfword
 852 // Rd=add(Rt.L,Rs.[HL])[:sat]
 853 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 854 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 855 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 856 //===----------------------------------------------------------------------===//
 857
 858 let  hasNewValue = 1, opNewValue = 0 in
 859 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 860   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 861   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 862           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 863           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 864           #!if(isSat,":sat","")
 865           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 866     bits<5> Rd;
 867     bits<5> Rt;
 868     bits<5> Rs;
 869     let IClass = 0b1101;
 870
 871     let Inst{27-23} = 0b01010;
 872     let Inst{22} = hasShift;
 873     let Inst{21} = isSub;
 874     let Inst{7} = isSat;
 875     let Inst{6-5} = LHbits;
 876     let Inst{4-0} = Rd;
 877     let Inst{12-8} = Rt;
 878     let Inst{20-16} = Rs;
 879   }
 880
 881 //Rd=sub(Rt.L,Rs.[LH])
 882 let isCodeGenOnly = 0 in {
 883 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 884 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 885 }
 886
 887 let isCodeGenOnly = 0 in {
 888 //Rd=add(Rt.L,Rs.[LH])
 889 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 890 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 891 }
 892
 893 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 894   //Rd=sub(Rt.L,Rs.[LH]):sat
 895   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 896   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 897
 898   //Rd=add(Rt.L,Rs.[LH]):sat
 899   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 900   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 901 }
 902
 903 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 904 let isCodeGenOnly = 0 in {
 905 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 906 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 907 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 908 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 909 }
 910
 911 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 912 let isCodeGenOnly = 0 in {
 913 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 914 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 915 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 916 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 917 }
 918
 919 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 920   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 921   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 922   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 923   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 924   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 925
 926   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 927   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 928   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 929   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 930   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 931 }
 932
 933 // Add halfword.
 934 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 935          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 936
 937 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 938          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 939
 940 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 941          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 942
 943 // Subtract halfword.
 944 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 945          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 946
 947 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 948          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 949
 950 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 951 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 952       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 953       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 954   bits<5> Rd;
 955   bits<5> Rs;
 956   bits<5> Rt;
 957
 958   let IClass = 0b1101;
 959   let Inst{27-24} = 0b0000;
 960   let Inst{20-16} = Rs;
 961   let Inst{12-8} = Rt;
 962   let Inst{4-0} = Rd;
 963 }
 964
 965 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 966 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 967   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 968   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 969           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 970     bits<5> Rd;
 971     bits<5> Rt;
 972     bits<5> Rs;
 973
 974     let IClass = 0b1101;
 975
 976     let Inst{27-23} = 0b01011;
 977     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 978     let Inst{7} = isUnsigned;
 979     let Inst{4-0} = Rd;
 980     let Inst{12-8} = !if(isMax, Rs, Rt);
 981     let Inst{20-16} = !if(isMax, Rt, Rs);
 982   }
 983
 984 let isCodeGenOnly = 0 in {
 985 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 986 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 987 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 988 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 989 }
 990
 991 // Here, depending on  the operand being selected, we'll either generate a
 992 // min or max instruction.
 993 // Ex:
 994 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 995 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 996 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 997 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 998
 999 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1000                           InstHexagon Inst, InstHexagon SwapInst> {
1001   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1002                    (VT RC:$src1), (VT RC:$src2)),
1003            (Inst RC:$src1, RC:$src2)>;
1004   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1005                    (VT RC:$src2), (VT RC:$src1)),
1006            (SwapInst RC:$src1, RC:$src2)>;
1007 }
1008
1009
1010 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1011   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1012
1013   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1014                                             (i32 PositiveHalfWord:$src2))),
1015                                     (i32 PositiveHalfWord:$src1),
1016                                     (i32 PositiveHalfWord:$src2))), i16),
1017            (Inst IntRegs:$src1, IntRegs:$src2)>;
1018
1019   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1020                                             (i32 PositiveHalfWord:$src2))),
1021                                     (i32 PositiveHalfWord:$src2),
1022                                     (i32 PositiveHalfWord:$src1))), i16),
1023            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1024 }
1025
1026 let AddedComplexity = 200 in {
1027   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1028   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1029   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1030   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1031   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1032   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1033   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1034   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1035 }
1036
1037 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1038   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1039              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1040   let isCompare = 1;
1041   let isCommutable = IsComm;
1042   let hasSideEffects = 0;
1043
1044   bits<2> Pd;
1045   bits<5> Rs;
1046   bits<5> Rt;
1047
1048   let IClass = 0b1101;
1049   let Inst{27-21} = 0b0010100;
1050   let Inst{20-16} = Rs;
1051   let Inst{12-8} = Rt;
1052   let Inst{7-5} = MinOp;
1053   let Inst{1-0} = Pd;
1054 }
1055
1056 let isCodeGenOnly = 0 in {
1057 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1058 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1059 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1060 }
1061
1062 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1063   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1064         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1065
1066 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1067 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1068 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1069 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1070 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1071
1072 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1073                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1074                  string Op2Pfx>
1075   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1076              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1077              "", ALU64_tc_1_SLOT23> {
1078   let hasSideEffects = 0;
1079   let isCommutable = IsComm;
1080
1081   bits<5> Rs;
1082   bits<5> Rt;
1083   bits<5> Rd;
1084
1085   let IClass = 0b1101;
1086   let Inst{27-24} = RegType;
1087   let Inst{23-21} = MajOp;
1088   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1089   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1090   let Inst{7-5} = MinOp;
1091   let Inst{4-0} = Rd;
1092 }
1093
1094 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1095                     bit OpsRev, bit IsComm>
1096   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1097                IsComm, "">;
1098
1099 let isCodeGenOnly = 0 in {
1100 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1101 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1102 }
1103
1104 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1105 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1106
1107 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1108                       bit IsNeg>
1109   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1110                !if(IsNeg,"~","")>;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1114 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1115 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1116 }
1117
1118 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1119 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1120 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // ALU64/ALU -
1124 //===----------------------------------------------------------------------===//
1125
1126 //===----------------------------------------------------------------------===//
1127 // ALU64/BIT +
1128 //===----------------------------------------------------------------------===//
1129 //
1130 //===----------------------------------------------------------------------===//
1131 // ALU64/BIT -
1132 //===----------------------------------------------------------------------===//
1133
1134 //===----------------------------------------------------------------------===//
1135 // ALU64/PERM +
1136 //===----------------------------------------------------------------------===//
1137 //
1138 //===----------------------------------------------------------------------===//
1139 // ALU64/PERM -
1140 //===----------------------------------------------------------------------===//
1141
1142 //===----------------------------------------------------------------------===//
1143 // CR +
1144 //===----------------------------------------------------------------------===//
1145 // Logical reductions on predicates.
1146
1147 // Looping instructions.
1148
1149 // Pipelined looping instructions.
1150
1151 // Logical operations on predicates.
1152 let hasSideEffects = 0 in
1153 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1154     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1155              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1156   bits<2> Pd;
1157   bits<2> Ps;
1158
1159   let IClass = 0b0110;
1160   let Inst{27-23} = 0b10111;
1161   let Inst{22-21} = OpBits;
1162   let Inst{20} = 0b0;
1163   let Inst{17-16} = Ps;
1164   let Inst{13} = 0b0;
1165   let Inst{1-0} = Pd;
1166 }
1167
1168 let isCodeGenOnly = 0 in {
1169 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1170 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1171 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1172 }
1173
1174 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1175          (C2_not PredRegs:$Ps)>;
1176
1177 let hasSideEffects = 0 in
1178 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1179     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1180              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1181              [], "", CR_tc_2early_SLOT23> {
1182   bits<2> Pd;
1183   bits<2> Ps;
1184   bits<2> Pt;
1185
1186   let IClass = 0b0110;
1187   let Inst{27-24} = 0b1011;
1188   let Inst{23-21} = OpBits;
1189   let Inst{20} = 0b0;
1190   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1191   let Inst{13} = 0b0;                // instructions.
1192   let Inst{9-8} = !if(Rev,Ps,Pt);
1193   let Inst{1-0} = Pd;
1194 }
1195
1196 let isCodeGenOnly = 0 in {
1197 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1198 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1199 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1200 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1201 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1202 }
1203
1204 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1205 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1206 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1207 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1209
1210 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1211 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1212       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1213   bits<5> Rd;
1214   bits<2> Ps;
1215   bits<2> Pt;
1216
1217   let IClass = 0b1000;
1218   let Inst{27-24} = 0b1001;
1219   let Inst{22-21} = 0b00;
1220   let Inst{17-16} = Ps;
1221   let Inst{9-8} = Pt;
1222   let Inst{4-0} = Rd;
1223 }
1224
1225 let hasSideEffects = 0, isCodeGenOnly = 0 in
1226 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1227       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1228   bits<5> Rd;
1229   bits<2> Pt;
1230
1231   let IClass = 0b1000;
1232   let Inst{27-24} = 0b0110;
1233   let Inst{9-8} = Pt;
1234   let Inst{4-0} = Rd;
1235 }
1236
1237 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1238                                                     DoubleRegs:$src2,
1239                                                     PredRegs:$src3),
1240              "$dst = valignb($src1, $src2, $src3)",
1241              []>;
1242
1243 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1244                                                      DoubleRegs:$src2,
1245                                                      PredRegs:$src3),
1246              "$dst = vspliceb($src1, $src2, $src3)",
1247              []>;
1248
1249 // User control register transfer.
1250 //===----------------------------------------------------------------------===//
1251 // CR -
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // JR +
1256 //===----------------------------------------------------------------------===//
1257
1258 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1259                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1260 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1261
1262 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1263 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1264
1265 class CondStr<string CReg, bit True, bit New> {
1266   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1267 }
1268 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1269   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1270 }
1271
1272 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1273     isPredicable = 1,
1274     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1275     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1276 class T_JMP<string ExtStr>
1277   : JInst<(outs), (ins brtarget:$dst),
1278       "jump " # ExtStr # "$dst",
1279       [], "", J_tc_2early_SLOT23> {
1280     bits<24> dst;
1281     let IClass = 0b0101;
1282
1283     let Inst{27-25} = 0b100;
1284     let Inst{24-16} = dst{23-15};
1285     let Inst{13-1} = dst{14-2};
1286 }
1287
1288 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1289     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1290     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1291 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1292   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1293       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1294         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1295         ExtStr # "$dst",
1296       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1297     let isTaken = isTak;
1298     let isPredicatedFalse = PredNot;
1299     let isPredicatedNew = isPredNew;
1300     bits<2> src;
1301     bits<17> dst;
1302
1303     let IClass = 0b0101;
1304
1305     let Inst{27-24} = 0b1100;
1306     let Inst{21} = PredNot;
1307     let Inst{12} = !if(isPredNew, isTak, zero);
1308     let Inst{11} = isPredNew;
1309     let Inst{9-8} = src;
1310     let Inst{23-22} = dst{16-15};
1311     let Inst{20-16} = dst{14-10};
1312     let Inst{13} = dst{9};
1313     let Inst{7-1} = dst{8-2};
1314   }
1315
1316 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1317   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1318   // Predicate new
1319   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1320   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1321 }
1322
1323 multiclass JMP_base<string BaseOp, string ExtStr> {
1324   let BaseOpcode = BaseOp in {
1325     def NAME : T_JMP<ExtStr>;
1326     defm t : JMP_Pred<0, ExtStr>;
1327     defm f : JMP_Pred<1, ExtStr>;
1328   }
1329 }
1330
1331 // Jumps to address stored in a register, JUMPR_MISC
1332 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1333 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1334     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1335 class T_JMPr
1336   : JRInst<(outs), (ins IntRegs:$dst),
1337       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1338     bits<5> dst;
1339
1340     let IClass = 0b0101;
1341     let Inst{27-21} = 0b0010100;
1342     let Inst{20-16} = dst;
1343 }
1344
1345 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1346     hasSideEffects = 0, InputType = "reg" in
1347 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1348   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1349       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1350         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1351       "", J_tc_2early_SLOT2> {
1352
1353     let isTaken = isTak;
1354     let isPredicatedFalse = PredNot;
1355     let isPredicatedNew = isPredNew;
1356     bits<2> src;
1357     bits<5> dst;
1358
1359     let IClass = 0b0101;
1360
1361     let Inst{27-22} = 0b001101;
1362     let Inst{21} = PredNot;
1363     let Inst{20-16} = dst;
1364     let Inst{12} = !if(isPredNew, isTak, zero);
1365     let Inst{11} = isPredNew;
1366     let Inst{9-8} = src;
1367 }
1368
1369 multiclass JMPR_Pred<bit PredNot> {
1370   def NAME: T_JMPr_c<PredNot, 0, 0>;
1371   // Predicate new
1372   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1373   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1374 }
1375
1376 multiclass JMPR_base<string BaseOp> {
1377   let BaseOpcode = BaseOp in {
1378     def NAME : T_JMPr;
1379     defm t : JMPR_Pred<0>;
1380     defm f : JMPR_Pred<1>;
1381   }
1382 }
1383
1384 let isCall = 1, hasSideEffects = 1 in
1385 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1386                dag InputDag = (ins IntRegs:$Rs)>
1387   : JRInst<(outs), InputDag,
1388       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1389                                  "if ($Pu) callr $Rs"),
1390                                  "callr $Rs"),
1391       [], "", J_tc_2early_SLOT2> {
1392     bits<5> Rs;
1393     bits<2> Pu;
1394     let isPredicated = isPred;
1395     let isPredicatedFalse = isPredNot;
1396
1397     let IClass = 0b0101;
1398     let Inst{27-25} = 0b000;
1399     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1400     let Inst{22} = 0;
1401     let Inst{21} = isPredNot;
1402     let Inst{9-8} = !if (isPred, Pu, 0b00);
1403     let Inst{20-16} = Rs;
1404
1405   }
1406
1407 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1408   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1409   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1410 }
1411
1412 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1413   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1414
1415   // Deal with explicit assembly
1416   //  - never extened a jump #,  always extend a jump ##
1417   let isAsmParserOnly = 1 in {
1418     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1419     defm J2_jump_noext : JMP_base<"JMP", "#">;
1420   }
1421
1422   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1423
1424   let isReturn = 1, isCodeGenOnly = 1 in
1425   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1426 }
1427
1428 def: Pat<(br bb:$dst),
1429          (J2_jump brtarget:$dst)>;
1430 def: Pat<(retflag),
1431          (JMPret (i32 R31))>;
1432 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1433          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1434
1435 // A return through builtin_eh_return.
1436 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1437     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1438 def EH_RETURN_JMPR : T_JMPr;
1439
1440 def: Pat<(eh_return),
1441          (EH_RETURN_JMPR (i32 R31))>;
1442 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1443          (J2_jumpr IntRegs:$dst)>;
1444 def: Pat<(brind (i32 IntRegs:$dst)),
1445          (J2_jumpr IntRegs:$dst)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // JR -
1449 //===----------------------------------------------------------------------===//
1450
1451 //===----------------------------------------------------------------------===//
1452 // LD +
1453 //===----------------------------------------------------------------------===//
1454 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1455 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1456                  Operand ImmOp>
1457   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1458   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1459     bits<4> name;
1460     bits<5> dst;
1461     bits<5> src1;
1462     bits<14> offset;
1463     bits<11> offsetBits;
1464
1465     string ImmOpStr = !cast<string>(ImmOp);
1466     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1467                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1468                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1469                                       /* s11_0Ext */ offset{10-0})));
1470     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1471                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1472                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1473                                         /* s11_0Ext */ 11)));
1474     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1475
1476     let IClass = 0b1001;
1477
1478     let Inst{27}    = 0b0;
1479     let Inst{26-25} = offsetBits{10-9};
1480     let Inst{24-21} = MajOp;
1481     let Inst{20-16} = src1;
1482     let Inst{13-5}  = offsetBits{8-0};
1483     let Inst{4-0}   = dst;
1484   }
1485
1486 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1487 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1488                   Operand ImmOp, bit isNot, bit isPredNew>
1489   : LDInst<(outs RC:$dst),
1490            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1491   "if ("#!if(isNot, "!$src1", "$src1")
1492        #!if(isPredNew, ".new", "")
1493        #") $dst = "#mnemonic#"($src2 + #$offset)",
1494   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1495     bits<5> dst;
1496     bits<2> src1;
1497     bits<5> src2;
1498     bits<9> offset;
1499     bits<6> offsetBits;
1500     string ImmOpStr = !cast<string>(ImmOp);
1501
1502     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1503                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1504                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1505                                       /* u6_0Ext */ offset{5-0})));
1506     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1507                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1508                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1509                                         /* u6_0Ext */ 6)));
1510     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1511     let isPredicatedNew = isPredNew;
1512     let isPredicatedFalse = isNot;
1513
1514     let IClass = 0b0100;
1515
1516     let Inst{27}    = 0b0;
1517     let Inst{27}    = 0b0;
1518     let Inst{26}    = isNot;
1519     let Inst{25}    = isPredNew;
1520     let Inst{24-21} = MajOp;
1521     let Inst{20-16} = src2;
1522     let Inst{13}    = 0b0;
1523     let Inst{12-11} = src1;
1524     let Inst{10-5}  = offsetBits;
1525     let Inst{4-0}   = dst;
1526   }
1527
1528 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1529 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1530                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1531   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1532     let isPredicable = 1 in
1533     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1534
1535     // Predicated
1536     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1537     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1538
1539     // Predicated new
1540     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1541     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1542   }
1543 }
1544
1545 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1546   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1547   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1548 }
1549
1550 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1551   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1552   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1553 }
1554
1555 ///
1556 // Load -- MEMri operand
1557 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1558                           bit isNot, bit isPredNew> {
1559   let isPredicatedNew = isPredNew in
1560   def NAME : LDInst2<(outs RC:$dst),
1561                        (ins PredRegs:$src1, MEMri:$addr),
1562             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1563             ") ")#"$dst = "#mnemonic#"($addr)",
1564             []>;
1565 }
1566
1567 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1568   let isPredicatedFalse = PredNot in {
1569     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1570     // Predicate new
1571     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1572   }
1573 }
1574
1575 let isExtendable = 1, hasSideEffects = 0 in
1576 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1577                     bits<5> ImmBits, bits<5> PredImmBits> {
1578
1579   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1580     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1581         isPredicable = 1 in
1582       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1583                    "$dst = "#mnemonic#"($addr)",
1584                    []>;
1585
1586     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1587         isPredicated = 1 in {
1588       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1589       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1590     }
1591   }
1592 }
1593
1594 let addrMode = BaseImmOffset, isMEMri = "true" in {
1595   let accessSize = WordAccess in
1596     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1597
1598   let accessSize = DoubleWordAccess in
1599     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1600 }
1601
1602 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1603             (L2_loadrb_io AddrFI:$addr, 0) >;
1604
1605 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1606             (L2_loadrub_io AddrFI:$addr, 0) >;
1607
1608 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1609             (L2_loadrh_io AddrFI:$addr, 0) >;
1610
1611 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1612             (L2_loadruh_io AddrFI:$addr, 0) >;
1613
1614 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1615             (LDriw ADDRriS11_2:$addr) >;
1616
1617 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1618             (LDrid ADDRriS11_3:$addr) >;
1619
1620
1621 // Load - Base with Immediate offset addressing mode
1622 multiclass LD_Idxd_Pbase2<string mnemonic, RegisterClass RC, Operand predImmOp,
1623                         bit isNot, bit isPredNew> {
1624   let isPredicatedNew = isPredNew in
1625   def NAME : LDInst2<(outs RC:$dst),
1626                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1627             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1628             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1629             []>;
1630 }
1631
1632 multiclass LD_Idxd_Pred2<string mnemonic, RegisterClass RC, Operand predImmOp,
1633                         bit PredNot> {
1634   let isPredicatedFalse = PredNot in {
1635     defm _c#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 0>;
1636     // Predicate new
1637     defm _cdn#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 1>;
1638   }
1639 }
1640
1641 let isExtendable = 1, hasSideEffects = 0 in
1642 multiclass LD_Idxd2<string mnemonic, string CextOp, RegisterClass RC,
1643                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1644                    bits<5> PredImmBits> {
1645
1646   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1647     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1648         isPredicable = 1, AddedComplexity = 20 in
1649       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1650                    "$dst = "#mnemonic#"($src1+#$offset)",
1651                    []>;
1652
1653     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1654         isPredicated = 1 in {
1655       defm Pt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 0 >;
1656       defm NotPt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 1 >;
1657     }
1658   }
1659 }
1660
1661 let addrMode = BaseImmOffset in {
1662   let accessSize = WordAccess in
1663     defm LDriw_indexed: LD_Idxd2 <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1664                                  13, 8>, AddrModeRel;
1665
1666   let accessSize = DoubleWordAccess in
1667     defm LDrid_indexed: LD_Idxd2 <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1668                                  14, 9>, AddrModeRel;
1669 }
1670
1671 let AddedComplexity = 20 in {
1672 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1673             (L2_loadrb_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1674
1675 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1676             (L2_loadrub_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1677
1678 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1679             (L2_loadrh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1680
1681 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1682             (L2_loadruh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1683
1684 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1685             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1686
1687 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1688             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1689 }
1690
1691 //===----------------------------------------------------------------------===//
1692 // Post increment load
1693 //===----------------------------------------------------------------------===//
1694
1695 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1696                             bit isNot, bit isPredNew> {
1697   let isPredicatedNew = isPredNew in
1698   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1699                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1700             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1701             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1702             [],
1703             "$src2 = $dst2">;
1704 }
1705
1706 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1707                            Operand ImmOp, bit PredNot> {
1708   let isPredicatedFalse = PredNot in {
1709     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1710     // Predicate new
1711     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1712     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1713   }
1714 }
1715
1716 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1717                       Operand ImmOp> {
1718
1719   let BaseOpcode = "POST_"#BaseOp in {
1720     let isPredicable = 1 in
1721     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1722                          (ins IntRegs:$src1, ImmOp:$offset),
1723                  "$dst = "#mnemonic#"($src1++#$offset)",
1724                  [],
1725                  "$src1 = $dst2">;
1726
1727     let isPredicated = 1 in {
1728       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1729       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1730     }
1731   }
1732 }
1733
1734 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1735   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1736                     PredNewRel;
1737   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1738                     PredNewRel;
1739   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1740                     PredNewRel;
1741   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1742                     PredNewRel;
1743   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1744                     PredNewRel;
1745   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1746                     PredNewRel;
1747 }
1748
1749 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1750            (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1751
1752 // Load byte any-extend.
1753 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1754             (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1755
1756 // Indexed load byte any-extend.
1757 let AddedComplexity = 20 in
1758 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1759             (i32 (L2_loadrb_io IntRegs:$src1, s11_0ImmPred:$offset)) >;
1760
1761 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1762             (i32 (L2_loadrh_io AddrFI:$addr, 0))>;
1763
1764 let AddedComplexity = 20 in
1765 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1766             (i32 (L2_loadrh_io IntRegs:$src1, s11_1ImmPred:$offset)) >;
1767
1768 let AddedComplexity = 10 in
1769 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1770             (i32 (L2_loadrub_io AddrFI:$addr, 0))>;
1771
1772 let AddedComplexity = 20 in
1773 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1774             (i32 (L2_loadrub_io IntRegs:$src1, s11_0ImmPred:$offset))>;
1775
1776 // Load predicate.
1777 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1778 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1779 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1780             (ins MEMri:$addr),
1781             "Error; should not emit",
1782             []>;
1783
1784 // Deallocate stack frame.
1785 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1786   def DEALLOCFRAME : LDInst2<(outs), (ins),
1787                      "deallocframe",
1788                      []>;
1789 }
1790
1791 // Load and unpack bytes to halfwords.
1792 //===----------------------------------------------------------------------===//
1793 // LD -
1794 //===----------------------------------------------------------------------===//
1795
1796 //===----------------------------------------------------------------------===//
1797 // MTYPE/ALU +
1798 //===----------------------------------------------------------------------===//
1799 //===----------------------------------------------------------------------===//
1800 // MTYPE/ALU -
1801 //===----------------------------------------------------------------------===//
1802
1803 //===----------------------------------------------------------------------===//
1804 // MTYPE/COMPLEX +
1805 //===----------------------------------------------------------------------===//
1806 //===----------------------------------------------------------------------===//
1807 // MTYPE/COMPLEX -
1808 //===----------------------------------------------------------------------===//
1809
1810 //===----------------------------------------------------------------------===//
1811 // MTYPE/MPYH +
1812 //===----------------------------------------------------------------------===//
1813
1814 //===----------------------------------------------------------------------===//
1815 // Template Class
1816 // MPYS / Multipy signed/unsigned halfwords
1817 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1818 //===----------------------------------------------------------------------===//
1819
1820 let hasNewValue = 1, opNewValue = 0 in
1821 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1822                  bit hasShift, bit isUnsigned>
1823   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1824   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1825                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1826                                        #!if(hasShift,":<<1","")
1827                                        #!if(isRnd,":rnd","")
1828                                        #!if(isSat,":sat",""),
1829   [], "", M_tc_3x_SLOT23 > {
1830     bits<5> Rd;
1831     bits<5> Rs;
1832     bits<5> Rt;
1833
1834     let IClass = 0b1110;
1835
1836     let Inst{27-24} = 0b1100;
1837     let Inst{23} = hasShift;
1838     let Inst{22} = isUnsigned;
1839     let Inst{21} = isRnd;
1840     let Inst{7} = isSat;
1841     let Inst{6-5} = LHbits;
1842     let Inst{4-0} = Rd;
1843     let Inst{20-16} = Rs;
1844     let Inst{12-8} = Rt;
1845   }
1846
1847 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1848 let isCodeGenOnly = 0 in {
1849 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1850 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1851 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1852 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1853 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1854 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1855 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1856 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1857 }
1858
1859 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1860 let isCodeGenOnly = 0 in {
1861 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1862 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1863 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1864 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1865 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1866 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1867 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1868 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1869 }
1870
1871 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1872 let isCodeGenOnly = 0 in {
1873 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1874 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1875 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1876 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1877 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1878 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1879 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1880 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1881 }
1882
1883 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1884 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1885 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1886   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1887   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1888   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1889   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1890   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1891   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1892   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1893   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1894
1895   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1896   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1897   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1898   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1899   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1900   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1901   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1902   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1903 }
1904
1905 //===----------------------------------------------------------------------===//
1906 // Template Class
1907 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1908 // result from the accumulator.
1909 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1910 //===----------------------------------------------------------------------===//
1911
1912 let hasNewValue = 1, opNewValue = 0 in
1913 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1914                  bit hasShift, bit isUnsigned >
1915   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1916   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1917                               #"($Rs."#!if(LHbits{1},"h","l")
1918                               #", $Rt."#!if(LHbits{0},"h)","l)")
1919                               #!if(hasShift,":<<1","")
1920                               #!if(isSat,":sat",""),
1921   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1922     bits<5> Rx;
1923     bits<5> Rs;
1924     bits<5> Rt;
1925
1926     let IClass = 0b1110;
1927     let Inst{27-24} = 0b1110;
1928     let Inst{23} = hasShift;
1929     let Inst{22} = isUnsigned;
1930     let Inst{21} = isNac;
1931     let Inst{7} = isSat;
1932     let Inst{6-5} = LHbits;
1933     let Inst{4-0} = Rx;
1934     let Inst{20-16} = Rs;
1935     let Inst{12-8} = Rt;
1936   }
1937
1938 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1939 let isCodeGenOnly = 0 in {
1940 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1941 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1942 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1943 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1944 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1945 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1946 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1947 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1948 }
1949
1950 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1951 let isCodeGenOnly = 0 in {
1952 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1953 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1954 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1955 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1956 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1957 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1958 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1959 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1960 }
1961
1962 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1963 let isCodeGenOnly = 0 in {
1964 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1965 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1966 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1967 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1968 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1969 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1970 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1971 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1972 }
1973
1974 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1975 let isCodeGenOnly = 0 in {
1976 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1977 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1978 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1979 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1980 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1981 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1982 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1983 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1984 }
1985
1986 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1987 let isCodeGenOnly = 0 in {
1988 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
1989 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
1990 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
1991 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
1992 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
1993 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
1994 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
1995 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
1996 }
1997
1998 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1999 let isCodeGenOnly = 0 in {
2000 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
2001 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
2002 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
2003 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
2004 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
2005 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
2006 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
2007 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
2008 }
2009
2010 //===----------------------------------------------------------------------===//
2011 // Template Class
2012 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2013 // result from the 64-bit destination register.
2014 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2015 //===----------------------------------------------------------------------===//
2016
2017 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2018   : MInst_acc<(outs DoubleRegs:$Rxx),
2019               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2020   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2021                                 #"($Rs."#!if(LHbits{1},"h","l")
2022                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2023                                 #!if(hasShift,":<<1",""),
2024   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2025     bits<5> Rxx;
2026     bits<5> Rs;
2027     bits<5> Rt;
2028
2029     let IClass = 0b1110;
2030
2031     let Inst{27-24} = 0b0110;
2032     let Inst{23} = hasShift;
2033     let Inst{22} = isUnsigned;
2034     let Inst{21} = isNac;
2035     let Inst{7} = 0;
2036     let Inst{6-5} = LHbits;
2037     let Inst{4-0} = Rxx;
2038     let Inst{20-16} = Rs;
2039     let Inst{12-8} = Rt;
2040   }
2041
2042 let isCodeGenOnly = 0 in {
2043 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2044 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2045 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2046 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2047
2048 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2049 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2050 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2051 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2052
2053 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2054 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2055 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2056 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2057
2058 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2059 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2060 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2061 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2062
2063 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2064 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2065 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2066 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2067
2068 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2069 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2070 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2071 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2072
2073 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2074 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2075 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2076 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2077
2078 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2079 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2080 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2081 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2082 }
2083
2084 let hasNewValue = 1, opNewValue = 0 in
2085 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2086                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2087                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2088   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2089   "$dst = "#mnemonic
2090            #"($src1, $src2"#op2Suffix#")"
2091            #!if(MajOp{2}, ":<<1", "")
2092            #!if(isRnd, ":rnd", "")
2093            #!if(isSat, ":sat", "")
2094            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2095     bits<5> dst;
2096     bits<5> src1;
2097     bits<5> src2;
2098
2099     let IClass = 0b1110;
2100
2101     let Inst{27-24} = RegTyBits;
2102     let Inst{23-21} = MajOp;
2103     let Inst{20-16} = src1;
2104     let Inst{13}    = 0b0;
2105     let Inst{12-8}  = src2;
2106     let Inst{7-5}   = MinOp;
2107     let Inst{4-0}   = dst;
2108   }
2109
2110 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2111                    bit isSat = 0, bit isRnd = 0 >
2112   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2113
2114 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2115                     bit isSat = 0, bit isRnd = 0 >
2116   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2117
2118 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2119                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2120   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2121
2122 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2123 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2124
2125 let isCodeGenOnly = 0 in {
2126 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2127 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2128 }
2129
2130 let isCodeGenOnly = 0 in
2131 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2132
2133 let isCodeGenOnly = 0 in {
2134 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2135 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2136 }
2137
2138 // V4 Instructions
2139 let isCodeGenOnly = 0 in {
2140 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2141 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2142
2143 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2144 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2145 }
2146
2147 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2148 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2149 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2150
2151 let hasNewValue = 1, opNewValue = 0 in
2152 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2153   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2154   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2155    pattern, "", M_tc_3x_SLOT23> {
2156     bits<5> Rd;
2157     bits<5> Rs;
2158     bits<8> u8;
2159
2160     let IClass = 0b1110;
2161
2162     let Inst{27-24} = 0b0000;
2163     let Inst{23} = isNeg;
2164     let Inst{13} = 0b0;
2165     let Inst{4-0} = Rd;
2166     let Inst{20-16} = Rs;
2167     let Inst{12-5} = u8;
2168   }
2169
2170 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2171 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2172                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2173
2174 let isCodeGenOnly = 0 in
2175 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2176                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2177                                                     u8ImmPred:$u8)))]>;
2178
2179 // Assember mapped to M2_mpyi
2180 let isAsmParserOnly = 1 in
2181 def M2_mpyui : MInst<(outs IntRegs:$dst),
2182                      (ins IntRegs:$src1, IntRegs:$src2),
2183   "$dst = mpyui($src1, $src2)">;
2184
2185 // Rd=mpyi(Rs,#m9)
2186 // s9 is NOT the same as m9 - but it works.. so far.
2187 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2188 // depending on the value of m9. See Arch Spec.
2189 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2190     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2191 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2192     "$dst = mpyi($src1, #$src2)",
2193     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2194                                    s9ExtPred:$src2))]>, ImmRegRel;
2195
2196 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2197     InputType = "imm" in
2198 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2199                       list<dag> pattern = []>
2200  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2201   "$dst "#mnemonic#"($src2, #$src3)",
2202   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2203     bits<5> dst;
2204     bits<5> src2;
2205     bits<8> src3;
2206
2207     let IClass = 0b1110;
2208
2209     let Inst{27-26} = 0b00;
2210     let Inst{25-23} = MajOp;
2211     let Inst{20-16} = src2;
2212     let Inst{13} = 0b0;
2213     let Inst{12-5} = src3;
2214     let Inst{4-0} = dst;
2215   }
2216
2217 let InputType = "reg", hasNewValue = 1 in
2218 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2219                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2220                       bit isSat = 0, bit isShift = 0>
2221   : MInst < (outs IntRegs:$dst),
2222             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2223   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2224                           #!if(isShift, ":<<1", "")
2225                           #!if(isSat, ":sat", ""),
2226   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2227     bits<5> dst;
2228     bits<5> src2;
2229     bits<5> src3;
2230
2231     let IClass = 0b1110;
2232
2233     let Inst{27-24} = 0b1111;
2234     let Inst{23-21} = MajOp;
2235     let Inst{20-16} = !if(isSwap, src3, src2);
2236     let Inst{13} = 0b0;
2237     let Inst{12-8} = !if(isSwap, src2, src3);
2238     let Inst{7-5} = MinOp;
2239     let Inst{4-0} = dst;
2240   }
2241
2242 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2243   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2244                   [(set (i32 IntRegs:$dst),
2245                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2246                              IntRegs:$src1))]>, ImmRegRel;
2247
2248   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2249                  [(set (i32 IntRegs:$dst),
2250                        (add (mul IntRegs:$src2, IntRegs:$src3),
2251                             IntRegs:$src1))]>, ImmRegRel;
2252 }
2253
2254 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2255   let isExtentSigned = 1 in
2256   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2257                  [(set (i32 IntRegs:$dst),
2258                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2259                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2260
2261   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2262                  [(set (i32 IntRegs:$dst),
2263                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2264                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2265 }
2266
2267 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2268   let isExtentSigned = 1 in
2269   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2270
2271   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2272 }
2273
2274 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2275 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2276
2277 let isCodeGenOnly = 0 in {
2278 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2279 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2280 }
2281
2282 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2283                         PatLeaf ImmPred>
2284   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2285          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2286
2287 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2288   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2289          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2290
2291 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2292 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2293
2294 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2295 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2296 //===----------------------------------------------------------------------===//
2297 // Template Class -- Multiply signed/unsigned halfwords with and without
2298 // saturation and rounding
2299 //===----------------------------------------------------------------------===//
2300 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2301   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2302   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2303                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2304                                        #!if(hasShift,":<<1","")
2305                                        #!if(isRnd,":rnd",""),
2306   [] > {
2307     bits<5> Rdd;
2308     bits<5> Rs;
2309     bits<5> Rt;
2310
2311     let IClass = 0b1110;
2312
2313     let Inst{27-24} = 0b0100;
2314     let Inst{23} = hasShift;
2315     let Inst{22} = isUnsigned;
2316     let Inst{21} = isRnd;
2317     let Inst{6-5} = LHbits;
2318     let Inst{4-0} = Rdd;
2319     let Inst{20-16} = Rs;
2320     let Inst{12-8} = Rt;
2321 }
2322
2323 let isCodeGenOnly = 0 in {
2324 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2325 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2326 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2327 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2328
2329 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2330 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2331 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2332 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2333
2334 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2335 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2336 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2337 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2338
2339 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2340 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2341 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2342 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2343
2344 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2345 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2346 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2347 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2348 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2349
2350 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2351 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2352 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2353 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2354 }
2355 //===----------------------------------------------------------------------===//
2356 // Template Class for xtype mpy:
2357 // Vector multiply
2358 // Complex multiply
2359 // multiply 32X32 and use full result
2360 //===----------------------------------------------------------------------===//
2361 let hasSideEffects = 0 in
2362 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2363                      bit isSat, bit hasShift, bit isConj>
2364    : MInst <(outs DoubleRegs:$Rdd),
2365             (ins IntRegs:$Rs, IntRegs:$Rt),
2366   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2367                                 #!if(hasShift,":<<1","")
2368                                 #!if(isSat,":sat",""),
2369   [] > {
2370     bits<5> Rdd;
2371     bits<5> Rs;
2372     bits<5> Rt;
2373
2374     let IClass = 0b1110;
2375
2376     let Inst{27-24} = 0b0101;
2377     let Inst{23-21} = MajOp;
2378     let Inst{20-16} = Rs;
2379     let Inst{12-8} = Rt;
2380     let Inst{7-5} = MinOp;
2381     let Inst{4-0} = Rdd;
2382   }
2383
2384 //===----------------------------------------------------------------------===//
2385 // Template Class for xtype mpy with accumulation into 64-bit:
2386 // Vector multiply
2387 // Complex multiply
2388 // multiply 32X32 and use full result
2389 //===----------------------------------------------------------------------===//
2390 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2391                          bit isSat, bit hasShift, bit isConj>
2392   : MInst <(outs DoubleRegs:$Rxx),
2393            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2394   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2395                                    #!if(hasShift,":<<1","")
2396                                    #!if(isSat,":sat",""),
2397
2398   [] , "$dst2 = $Rxx" > {
2399     bits<5> Rxx;
2400     bits<5> Rs;
2401     bits<5> Rt;
2402
2403     let IClass = 0b1110;
2404
2405     let Inst{27-24} = 0b0111;
2406     let Inst{23-21} = MajOp;
2407     let Inst{20-16} = Rs;
2408     let Inst{12-8} = Rt;
2409     let Inst{7-5} = MinOp;
2410     let Inst{4-0} = Rxx;
2411   }
2412
2413 // MPY - Multiply and use full result
2414 // Rdd = mpy[u](Rs,Rt)
2415 let isCodeGenOnly = 0 in {
2416 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2417 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2418
2419 // Rxx[+-]= mpy[u](Rs,Rt)
2420 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2421 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2422 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2423 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2424 }
2425
2426 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2427                    (i64 (anyext (i32 IntRegs:$src2))))),
2428          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2429
2430 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2431                    (i64 (sext (i32 IntRegs:$src2))))),
2432          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2433
2434 def: Pat<(i64 (mul (is_sext_i32:$src1),
2435                    (is_sext_i32:$src2))),
2436          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2437
2438 // Multiply and accumulate, use full result.
2439 // Rxx[+-]=mpy(Rs,Rt)
2440
2441 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2442                    (mul (i64 (sext (i32 IntRegs:$src2))),
2443                         (i64 (sext (i32 IntRegs:$src3)))))),
2444          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2445
2446 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2447                    (mul (i64 (sext (i32 IntRegs:$src2))),
2448                         (i64 (sext (i32 IntRegs:$src3)))))),
2449          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2450
2451 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2452                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2453                         (i64 (anyext (i32 IntRegs:$src3)))))),
2454          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2455
2456 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2457                    (mul (i64 (zext (i32 IntRegs:$src2))),
2458                         (i64 (zext (i32 IntRegs:$src3)))))),
2459          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2460
2461 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2462                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2463                         (i64 (anyext (i32 IntRegs:$src3)))))),
2464          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2465
2466 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2467                    (mul (i64 (zext (i32 IntRegs:$src2))),
2468                         (i64 (zext (i32 IntRegs:$src3)))))),
2469          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2470
2471 //===----------------------------------------------------------------------===//
2472 // MTYPE/MPYH -
2473 //===----------------------------------------------------------------------===//
2474
2475 //===----------------------------------------------------------------------===//
2476 // MTYPE/MPYS +
2477 //===----------------------------------------------------------------------===//
2478 //===----------------------------------------------------------------------===//
2479 // MTYPE/MPYS -
2480 //===----------------------------------------------------------------------===//
2481
2482 //===----------------------------------------------------------------------===//
2483 // MTYPE/VB +
2484 //===----------------------------------------------------------------------===//
2485 //===----------------------------------------------------------------------===//
2486 // MTYPE/VB -
2487 //===----------------------------------------------------------------------===//
2488
2489 //===----------------------------------------------------------------------===//
2490 // MTYPE/VH  +
2491 //===----------------------------------------------------------------------===//
2492 //===----------------------------------------------------------------------===//
2493 // MTYPE/VH  -
2494 //===----------------------------------------------------------------------===//
2495
2496 //===----------------------------------------------------------------------===//
2497 // ST +
2498 //===----------------------------------------------------------------------===//
2499 ///
2500 // Store doubleword.
2501
2502 //===----------------------------------------------------------------------===//
2503 // Post increment store
2504 //===----------------------------------------------------------------------===//
2505
2506 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2507                             bit isNot, bit isPredNew> {
2508   let isPredicatedNew = isPredNew in
2509   def NAME : STInst2PI<(outs IntRegs:$dst),
2510             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2511             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2512             ") ")#mnemonic#"($src2++#$offset) = $src3",
2513             [],
2514             "$src2 = $dst">;
2515 }
2516
2517 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2518                            Operand ImmOp, bit PredNot> {
2519   let isPredicatedFalse = PredNot in {
2520     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2521     // Predicate new
2522     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2523     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2524   }
2525 }
2526
2527 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2528 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2529                       Operand ImmOp> {
2530
2531   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2532     let isPredicable = 1 in
2533     def NAME : STInst2PI<(outs IntRegs:$dst),
2534                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2535                 mnemonic#"($src1++#$offset) = $src2",
2536                 [],
2537                 "$src1 = $dst">;
2538
2539     let isPredicated = 1 in {
2540       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2541       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2542     }
2543   }
2544 }
2545
2546 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2547 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2548 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2549
2550 let isNVStorable = 0 in
2551 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2552
2553 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2554                            s4_3ImmPred:$offset),
2555           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2556
2557 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2558                             s4_3ImmPred:$offset),
2559           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2560
2561 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2562           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2563
2564 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2565                        s4_3ImmPred:$offset),
2566           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2567
2568 //===----------------------------------------------------------------------===//
2569 // multiclass for the store instructions with MEMri operand.
2570 //===----------------------------------------------------------------------===//
2571 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2572                           bit isPredNew> {
2573   let isPredicatedNew = isPredNew in
2574   def NAME : STInst2<(outs),
2575             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2576             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2577             ") ")#mnemonic#"($addr) = $src2",
2578             []>;
2579 }
2580
2581 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2582   let isPredicatedFalse = PredNot in {
2583     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2584
2585     // Predicate new
2586     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2587     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2588   }
2589 }
2590
2591 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2592 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2593                     bits<5> ImmBits, bits<5> PredImmBits> {
2594
2595   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2596     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2597          isPredicable = 1 in
2598     def NAME : STInst2<(outs),
2599             (ins MEMri:$addr, RC:$src),
2600             mnemonic#"($addr) = $src",
2601             []>;
2602
2603     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2604         isPredicated = 1 in {
2605       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2606       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2607     }
2608   }
2609 }
2610
2611 let addrMode = BaseImmOffset, isMEMri = "true" in {
2612   let accessSize = ByteAccess in
2613     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2614
2615   let accessSize = HalfWordAccess in
2616     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2617
2618   let accessSize = WordAccess in
2619     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2620
2621   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2622     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2623 }
2624
2625 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2626           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2627
2628 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2629           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2630
2631 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2632           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2633
2634 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2635           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2636
2637
2638 //===----------------------------------------------------------------------===//
2639 // multiclass for the store instructions with base+immediate offset
2640 // addressing mode
2641 //===----------------------------------------------------------------------===//
2642 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2643                         bit isNot, bit isPredNew> {
2644   let isPredicatedNew = isPredNew in
2645   def NAME : STInst2<(outs),
2646             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2647             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2648             ") ")#mnemonic#"($src2+#$src3) = $src4",
2649             []>;
2650 }
2651
2652 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2653                         bit PredNot> {
2654   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2655     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2656
2657     // Predicate new
2658     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2659     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2660   }
2661 }
2662
2663 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2664 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2665                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2666                    bits<5> PredImmBits> {
2667
2668   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2669     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2670          isPredicable = 1 in
2671     def NAME : STInst2<(outs),
2672             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2673             mnemonic#"($src1+#$src2) = $src3",
2674             []>;
2675
2676     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2677       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2678       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2679     }
2680   }
2681 }
2682
2683 let addrMode = BaseImmOffset, InputType = "reg" in {
2684   let accessSize = ByteAccess in
2685     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2686                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2687
2688   let accessSize = HalfWordAccess in
2689     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2690                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2691
2692   let accessSize = WordAccess in
2693     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2694                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2695
2696   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2697     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2698                                   u6_3Ext, 14, 9>, AddrModeRel;
2699 }
2700
2701 let AddedComplexity = 10 in {
2702 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2703                                                   s11_0ExtPred:$offset)),
2704           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2705                          (i32 IntRegs:$src1))>;
2706
2707 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2708                                                    s11_1ExtPred:$offset)),
2709           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2710                          (i32 IntRegs:$src1))>;
2711
2712 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2713                                            s11_2ExtPred:$offset)),
2714           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2715                          (i32 IntRegs:$src1))>;
2716
2717 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2718                                               s11_3ExtPred:$offset)),
2719           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2720                          (i64 DoubleRegs:$src1))>;
2721 }
2722
2723 // memh(Rx++#s4:1)=Rt.H
2724
2725 // Store word.
2726 // Store predicate.
2727 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2728 def STriw_pred : STInst2<(outs),
2729             (ins MEMri:$addr, PredRegs:$src1),
2730             "Error; should not emit",
2731             []>;
2732
2733 // Allocate stack frame.
2734 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2735   def ALLOCFRAME : STInst2<(outs),
2736              (ins i32imm:$amt),
2737              "allocframe(#$amt)",
2738              []>;
2739 }
2740 //===----------------------------------------------------------------------===//
2741 // ST -
2742 //===----------------------------------------------------------------------===//
2743
2744 //===----------------------------------------------------------------------===//
2745 // STYPE/ALU +
2746 //===----------------------------------------------------------------------===//
2747 // Logical NOT.
2748 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2749                "$dst = not($src1)",
2750                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2751
2752
2753 //===----------------------------------------------------------------------===//
2754 // STYPE/ALU -
2755 //===----------------------------------------------------------------------===//
2756
2757 let hasSideEffects = 0 in
2758 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2759                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2760   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2761   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2762   [], "", S_2op_tc_1_SLOT23 > {
2763     bits<5> dst;
2764     bits<5> src;
2765
2766     let IClass = 0b1000;
2767
2768     let Inst{27-24} = RegTyBits;
2769     let Inst{23-22} = MajOp;
2770     let Inst{21} = 0b0;
2771     let Inst{20-16} = src;
2772     let Inst{7-5} = MinOp;
2773     let Inst{4-0} = dst;
2774   }
2775
2776 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2777   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2778
2779 let hasNewValue = 1 in
2780 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2781   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
2782
2783 let hasNewValue = 1 in
2784 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2785   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
2786
2787 // Sign extend word to doubleword
2788 let isCodeGenOnly = 0 in
2789 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2790
2791 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2792
2793 // Swizzle the bytes of a word
2794 let isCodeGenOnly = 0 in
2795 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
2796
2797 // Saturate
2798 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2799   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
2800   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
2801   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
2802   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
2803   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
2804 }
2805
2806 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2807   // Absolute value word
2808   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
2809
2810   let Defs = [USR_OVF] in
2811   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
2812
2813   // Negate with saturation
2814   let Defs = [USR_OVF] in
2815   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
2816 }
2817
2818 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
2819                       (i32 (sub 0, (i32 IntRegs:$src))),
2820                       (i32 IntRegs:$src))),
2821          (A2_abs IntRegs:$src)>;
2822
2823 let AddedComplexity = 50 in
2824 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
2825                         (i32 IntRegs:$src)),
2826                    (sra (i32 IntRegs:$src), (i32 31)))),
2827          (A2_abs IntRegs:$src)>;
2828
2829 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2830                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
2831                 bit isSat, bit isRnd, list<dag> pattern = []>
2832   : SInst <(outs RCOut:$dst),
2833   (ins RCIn:$src, u5Imm:$u5),
2834   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
2835                                    #!if(isRnd, ":rnd", ""),
2836   pattern, "", S_2op_tc_2_SLOT23> {
2837     bits<5> dst;
2838     bits<5> src;
2839     bits<5> u5;
2840
2841     let IClass = 0b1000;
2842
2843     let Inst{27-24} = RegTyBits;
2844     let Inst{23-21} = MajOp;
2845     let Inst{20-16} = src;
2846     let Inst{13} = 0b0;
2847     let Inst{12-8} = u5;
2848     let Inst{7-5} = MinOp;
2849     let Inst{4-0} = dst;
2850   }
2851
2852 let hasNewValue = 1 in
2853 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2854                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
2855   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
2856               isSat, isRnd, pattern>;
2857
2858 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
2859   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
2860     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
2861                                     (u5ImmPred:$u5)))]>;
2862
2863 // Arithmetic/logical shift right/left by immediate
2864 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
2865   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
2866   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
2867   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
2868 }
2869
2870 // Shift left by immediate with saturation
2871 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2872 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
2873
2874 // Shift right with round
2875 let isCodeGenOnly = 0 in
2876 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
2877
2878 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
2879                              (i32 1))),
2880                    (i32 1))),
2881          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
2882
2883 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
2884   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
2885            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
2886   bits<5> Rss;
2887   bits<5> Rdd;
2888   let IClass = 0b1000;
2889   let Inst{27-24} = 0;
2890   let Inst{23-22} = MajOp;
2891   let Inst{20-16} = Rss;
2892   let Inst{7-5} = minOp;
2893   let Inst{4-0} = Rdd;
2894 }
2895
2896 let isCodeGenOnly = 0 in {
2897 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
2898 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
2899 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
2900 }
2901
2902 // Innterleave/deinterleave
2903 let isCodeGenOnly = 0 in {
2904 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
2905 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
2906 }
2907
2908 //===----------------------------------------------------------------------===//
2909 // STYPE/BIT +
2910 //===----------------------------------------------------------------------===//
2911 // Bit count
2912
2913 let hasSideEffects = 0, hasNewValue = 1 in
2914 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
2915                 dag Out, dag Inp>
2916     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
2917   bits<5> Rs;
2918   bits<5> Rd;
2919   let IClass = 0b1000;
2920   let Inst{27} = 0b1;
2921   let Inst{26} = Is32;
2922   let Inst{25-24} = 0b00;
2923   let Inst{23-21} = MajOp;
2924   let Inst{20-16} = Rs;
2925   let Inst{7-5} = MinOp;
2926   let Inst{4-0} = Rd;
2927 }
2928
2929 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
2930     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
2931                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
2932
2933 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
2934     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
2935                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
2936
2937 let isCodeGenOnly = 0 in {
2938 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
2939 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
2940 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
2941 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
2942 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
2943 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
2944 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
2945 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
2946 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
2947 }
2948
2949 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
2950 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
2951 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
2952 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
2953 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
2954 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
2955
2956 // Bit set/clear/toggle
2957
2958 let hasSideEffects = 0, hasNewValue = 1 in
2959 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
2960     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
2961             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
2962   bits<5> Rd;
2963   bits<5> Rs;
2964   bits<5> u5;
2965   let IClass = 0b1000;
2966   let Inst{27-21} = 0b1100110;
2967   let Inst{20-16} = Rs;
2968   let Inst{13} = 0b0;
2969   let Inst{12-8} = u5;
2970   let Inst{7-5} = MinOp;
2971   let Inst{4-0} = Rd;
2972 }
2973
2974 let hasSideEffects = 0, hasNewValue = 1 in
2975 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
2976     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2977             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
2978   bits<5> Rd;
2979   bits<5> Rs;
2980   bits<5> Rt;
2981   let IClass = 0b1100;
2982   let Inst{27-22} = 0b011010;
2983   let Inst{20-16} = Rs;
2984   let Inst{12-8} = Rt;
2985   let Inst{7-6} = MinOp;
2986   let Inst{4-0} = Rd;
2987 }
2988
2989 let isCodeGenOnly = 0 in {
2990 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
2991 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
2992 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
2993 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
2994 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
2995 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
2996 }
2997
2998 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
2999          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3000 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3001          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3002 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3003          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3004 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
3005          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3006 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3007          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3008 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3009          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
3010
3011 // Bit test
3012
3013 let hasSideEffects = 0 in
3014 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
3015     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
3016             "$Pd = "#MnOp#"($Rs, #$u5)",
3017             [], "", S_2op_tc_2early_SLOT23> {
3018   bits<2> Pd;
3019   bits<5> Rs;
3020   bits<5> u5;
3021   let IClass = 0b1000;
3022   let Inst{27-24} = 0b0101;
3023   let Inst{23-21} = MajOp;
3024   let Inst{20-16} = Rs;
3025   let Inst{13} = 0;
3026   let Inst{12-8} = u5;
3027   let Inst{1-0} = Pd;
3028 }
3029
3030 let hasSideEffects = 0 in
3031 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
3032     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3033             "$Pd = "#MnOp#"($Rs, $Rt)",
3034             [], "", S_3op_tc_2early_SLOT23> {
3035   bits<2> Pd;
3036   bits<5> Rs;
3037   bits<5> Rt;
3038   let IClass = 0b1100;
3039   let Inst{27-22} = 0b011100;
3040   let Inst{21} = IsNeg;
3041   let Inst{20-16} = Rs;
3042   let Inst{12-8} = Rt;
3043   let Inst{1-0} = Pd;
3044 }
3045
3046 let isCodeGenOnly = 0 in {
3047 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
3048 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
3049 }
3050
3051 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
3052   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
3053            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3054   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
3055            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3056   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
3057            (S2_tstbit_i IntRegs:$Rs, 0)>;
3058   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
3059            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
3060 }
3061 let hasSideEffects = 0 in
3062 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3063     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3064             "$Pd = "#MnOp#"($Rs, #$u6)",
3065             [], "", S_2op_tc_2early_SLOT23> {
3066   bits<2> Pd;
3067   bits<5> Rs;
3068   bits<6> u6;
3069   let IClass = 0b1000;
3070   let Inst{27-24} = 0b0101;
3071   let Inst{23-22} = MajOp;
3072   let Inst{21} = IsNeg;
3073   let Inst{20-16} = Rs;
3074   let Inst{13-8} = u6;
3075   let Inst{1-0} = Pd;
3076 }
3077
3078 let hasSideEffects = 0 in
3079 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3080     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3081             "$Pd = "#MnOp#"($Rs, $Rt)",
3082             [], "", S_3op_tc_2early_SLOT23> {
3083   bits<2> Pd;
3084   bits<5> Rs;
3085   bits<5> Rt;
3086   let IClass = 0b1100;
3087   let Inst{27-24} = 0b0111;
3088   let Inst{23-22} = MajOp;
3089   let Inst{21} = IsNeg;
3090   let Inst{20-16} = Rs;
3091   let Inst{12-8} = Rt;
3092   let Inst{1-0} = Pd;
3093 }
3094
3095 let isCodeGenOnly = 0 in {
3096 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3097 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3098 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3099 }
3100
3101 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3102   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3103            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3104   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3105            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3106 }
3107
3108 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3109 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3110          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3111
3112 //===----------------------------------------------------------------------===//
3113 // STYPE/BIT -
3114 //===----------------------------------------------------------------------===//
3115
3116 //===----------------------------------------------------------------------===//
3117 // STYPE/COMPLEX +
3118 //===----------------------------------------------------------------------===//
3119 //===----------------------------------------------------------------------===//
3120 // STYPE/COMPLEX -
3121 //===----------------------------------------------------------------------===//
3122
3123 //===----------------------------------------------------------------------===//
3124 // XTYPE/PERM +
3125 //===----------------------------------------------------------------------===//
3126
3127 //===----------------------------------------------------------------------===//
3128 // XTYPE/PERM -
3129 //===----------------------------------------------------------------------===//
3130
3131 //===----------------------------------------------------------------------===//
3132 // STYPE/PRED +
3133 //===----------------------------------------------------------------------===//
3134
3135 // Predicate transfer.
3136 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3137 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3138       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3139   bits<5> Rd;
3140   bits<2> Ps;
3141
3142   let IClass = 0b1000;
3143   let Inst{27-24} = 0b1001;
3144   let Inst{22} = 0b1;
3145   let Inst{17-16} = Ps;
3146   let Inst{4-0} = Rd;
3147 }
3148
3149 // Transfer general register to predicate.
3150 let hasSideEffects = 0, isCodeGenOnly = 0 in
3151 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3152       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3153   bits<2> Pd;
3154   bits<5> Rs;
3155
3156   let IClass = 0b1000;
3157   let Inst{27-21} = 0b0101010;
3158   let Inst{20-16} = Rs;
3159   let Inst{1-0} = Pd;
3160 }
3161
3162
3163 //===----------------------------------------------------------------------===//
3164 // STYPE/PRED -
3165 //===----------------------------------------------------------------------===//
3166
3167 //===----------------------------------------------------------------------===//
3168 // STYPE/SHIFT +
3169 //===----------------------------------------------------------------------===//
3170 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3171                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3172   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3173            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3174            pattern> {
3175   bits<5> src1;
3176   bits<5> dst;
3177   let IClass = 0b1000;
3178   let Inst{27-24} = 0;
3179   let Inst{23-21} = MajOp;
3180   let Inst{20-16} = src1;
3181   let Inst{7-5} = MinOp;
3182   let Inst{4-0} = dst;
3183 }
3184
3185 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3186   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3187   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3188                                         u6ImmPred:$src2))]> {
3189   bits<6> src2;
3190   let Inst{13-8} = src2;
3191 }
3192
3193 // Shift by immediate.
3194 let isCodeGenOnly = 0 in {
3195 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3196 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3197 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3198 }
3199
3200 // Shift left by small amount and add.
3201 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3202     isCodeGenOnly = 0 in
3203 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3204                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3205   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3206   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3207                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3208   "", S_3op_tc_2_SLOT23> {
3209     bits<5> Rd;
3210     bits<5> Rt;
3211     bits<5> Rs;
3212     bits<3> u3;
3213
3214     let IClass = 0b1100;
3215
3216     let Inst{27-21} = 0b0100000;
3217     let Inst{20-16} = Rs;
3218     let Inst{13}    = 0b0;
3219     let Inst{12-8}  = Rt;
3220     let Inst{7-5}   = u3;
3221     let Inst{4-0}   = Rd;
3222   }
3223
3224 //===----------------------------------------------------------------------===//
3225 // STYPE/SHIFT -
3226 //===----------------------------------------------------------------------===//
3227
3228 //===----------------------------------------------------------------------===//
3229 // STYPE/VH +
3230 //===----------------------------------------------------------------------===//
3231 //===----------------------------------------------------------------------===//
3232 // STYPE/VH -
3233 //===----------------------------------------------------------------------===//
3234
3235 //===----------------------------------------------------------------------===//
3236 // STYPE/VW +
3237 //===----------------------------------------------------------------------===//
3238 //===----------------------------------------------------------------------===//
3239 // STYPE/VW -
3240 //===----------------------------------------------------------------------===//
3241
3242 //===----------------------------------------------------------------------===//
3243 // SYSTEM/SUPER +
3244 //===----------------------------------------------------------------------===//
3245
3246 //===----------------------------------------------------------------------===//
3247 // SYSTEM/USER +
3248 //===----------------------------------------------------------------------===//
3249 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3250
3251 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3252 def BARRIER : SYSInst<(outs), (ins),
3253                      "barrier",
3254                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3255   let Inst{31-28} = 0b1010;
3256   let Inst{27-21} = 0b1000000;
3257 }
3258
3259 //===----------------------------------------------------------------------===//
3260 // SYSTEM/SUPER -
3261 //===----------------------------------------------------------------------===//
3262 //===----------------------------------------------------------------------===//
3263 // CRUSER - Type.
3264 //===----------------------------------------------------------------------===//
3265 // HW loop
3266 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3267     opExtendable = 0, hasSideEffects = 0 in
3268 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3269          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3270            #mnemonic#"($offset, #$src2)",
3271            [], "" , CR_tc_3x_SLOT3> {
3272     bits<9> offset;
3273     bits<10> src2;
3274
3275     let IClass = 0b0110;
3276
3277     let Inst{27-22} = 0b100100;
3278     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3279     let Inst{20-16} = src2{9-5};
3280     let Inst{12-8} = offset{8-4};
3281     let Inst{7-5} = src2{4-2};
3282     let Inst{4-3} = offset{3-2};
3283     let Inst{1-0} = src2{1-0};
3284 }
3285
3286 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3287     opExtendable = 0, hasSideEffects = 0 in
3288 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3289          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3290            #mnemonic#"($offset, $src2)",
3291            [], "" ,CR_tc_3x_SLOT3> {
3292     bits<9> offset;
3293     bits<5> src2;
3294
3295     let IClass = 0b0110;
3296
3297     let Inst{27-22} = 0b000000;
3298     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3299     let Inst{20-16} = src2;
3300     let Inst{12-8} = offset{8-4};
3301     let Inst{4-3} = offset{3-2};
3302   }
3303
3304 multiclass LOOP_ri<string mnemonic> {
3305   def i : LOOP_iBase<mnemonic, brtarget>;
3306   def r : LOOP_rBase<mnemonic, brtarget>;
3307 }
3308
3309
3310 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3311 defm J2_loop0 : LOOP_ri<"loop0">;
3312
3313 // Interestingly only loop0's appear to set usr.lpcfg
3314 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3315 defm J2_loop1 : LOOP_ri<"loop1">;
3316
3317 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3318     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3319 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3320                        ":endloop0",
3321                        []>;
3322 }
3323
3324 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3325     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3326 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3327                        ":endloop1",
3328                        []>;
3329 }
3330
3331 // Pipelined loop instructions, sp[123]loop0
3332 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3333     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3334     opExtendable = 0, isPredicateLate = 1 in
3335 class SPLOOP_iBase<string SP, bits<2> op>
3336   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3337   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3338     bits<9> r7_2;
3339     bits<10> U10;
3340
3341     let IClass = 0b0110;
3342
3343     let Inst{22-21} = op;
3344     let Inst{27-23} = 0b10011;
3345     let Inst{20-16} = U10{9-5};
3346     let Inst{12-8} = r7_2{8-4};
3347     let Inst{7-5} = U10{4-2};
3348     let Inst{4-3} = r7_2{3-2};
3349     let Inst{1-0} = U10{1-0};
3350   }
3351
3352 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3353     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3354     opExtendable = 0, isPredicateLate = 1 in
3355 class SPLOOP_rBase<string SP, bits<2> op>
3356   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3357   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3358     bits<9> r7_2;
3359     bits<5> Rs;
3360
3361     let IClass = 0b0110;
3362
3363     let Inst{22-21} = op;
3364     let Inst{27-23} = 0b00001;
3365     let Inst{20-16} = Rs;
3366     let Inst{12-8} = r7_2{8-4};
3367     let Inst{4-3} = r7_2{3-2};
3368   }
3369
3370 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3371   def i : SPLOOP_iBase<mnemonic, op>;
3372   def r : SPLOOP_rBase<mnemonic, op>;
3373 }
3374
3375 let isCodeGenOnly = 0 in {
3376 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3377 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3378 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3379 }
3380
3381 // Transfer to/from Control/GPR Guest/GPR
3382 let hasSideEffects = 0 in
3383 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3384   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3385   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3386     bits<5> dst;
3387     bits<5> src;
3388
3389     let IClass = 0b0110;
3390
3391     let Inst{27-25} = 0b001;
3392     let Inst{24} = isDouble;
3393     let Inst{23-21} = 0b001;
3394     let Inst{20-16} = src;
3395     let Inst{4-0} = dst;
3396   }
3397 let isCodeGenOnly = 0 in
3398 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3399 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3400 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3401
3402 let hasSideEffects = 0 in
3403 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3404   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3405   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3406     bits<5> dst;
3407     bits<5> src;
3408
3409     let IClass = 0b0110;
3410
3411     let Inst{27-26} = 0b10;
3412     let Inst{25} = isSingle;
3413     let Inst{24-21} = 0b0000;
3414     let Inst{20-16} = src;
3415     let Inst{4-0} = dst;
3416   }
3417
3418 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3419 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3420 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3421 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3422
3423 // Y4_trace: Send value to etm trace.
3424 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3425 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3426   "trace($Rs)"> {
3427     bits<5> Rs;
3428
3429     let IClass = 0b0110;
3430     let Inst{27-21} = 0b0010010;
3431     let Inst{20-16} = Rs;
3432   }
3433
3434 let AddedComplexity = 100, isPredicated = 1 in
3435 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3436             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3437             "Error; should not emit",
3438             [(set (i32 IntRegs:$dst),
3439              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3440                           s12ImmPred:$src3)))]>;
3441
3442 let AddedComplexity = 100, isPredicated = 1 in
3443 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3444             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3445             "Error; should not emit",
3446             [(set (i32 IntRegs:$dst),
3447              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3448                           (i32 IntRegs:$src3))))]>;
3449
3450 let AddedComplexity = 100, isPredicated = 1 in
3451 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3452                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3453                      "Error; should not emit",
3454                      [(set (i32 IntRegs:$dst),
3455                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3456                                         s12ImmPred:$src3)))]>;
3457
3458 // Generate frameindex addresses.
3459 let isReMaterializable = 1 in
3460 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3461              "$dst = add($src1)",
3462              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3463
3464 // Support for generating global address.
3465 // Taken from X86InstrInfo.td.
3466 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3467                                             SDTCisVT<0, i32>,
3468                                             SDTCisVT<1, i32>,
3469                                             SDTCisPtrTy<0>]>;
3470 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3471 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3472
3473 // HI/LO Instructions
3474 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3475 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3476                   "$dst.l = #LO($global)",
3477                   []>;
3478
3479 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3480 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3481                   "$dst.h = #HI($global)",
3482                   []>;
3483
3484 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3485 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3486                   "$dst.l = #LO($imm_value)",
3487                   []>;
3488
3489
3490 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3491 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3492                   "$dst.h = #HI($imm_value)",
3493                   []>;
3494
3495 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3496 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3497                   "$dst.l = #LO($jt)",
3498                   []>;
3499
3500 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3501 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3502                   "$dst.h = #HI($jt)",
3503                   []>;
3504
3505
3506 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3507 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3508                   "$dst.l = #LO($label)",
3509                   []>;
3510
3511 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3512 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3513                   "$dst.h = #HI($label)",
3514                   []>;
3515
3516 // This pattern is incorrect. When we add small data, we should change
3517 // this pattern to use memw(#foo).
3518 // This is for sdata.
3519 let isMoveImm = 1 in
3520 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3521               "$dst = CONST32(#$global)",
3522               [(set (i32 IntRegs:$dst),
3523                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3524
3525 // This is for non-sdata.
3526 let isReMaterializable = 1, isMoveImm = 1 in
3527 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3528                   "$dst = CONST32(#$global)",
3529                   [(set (i32 IntRegs:$dst),
3530                         (HexagonCONST32 tglobaladdr:$global))]>;
3531
3532 let isReMaterializable = 1, isMoveImm = 1 in
3533 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3534                      "$dst = CONST32(#$jt)",
3535                      [(set (i32 IntRegs:$dst),
3536                            (HexagonCONST32 tjumptable:$jt))]>;
3537
3538 let isReMaterializable = 1, isMoveImm = 1 in
3539 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3540                     "$dst = CONST32(#$global)",
3541                     [(set (i32 IntRegs:$dst),
3542                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3543
3544 let isReMaterializable = 1, isMoveImm = 1 in
3545 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3546                        "$dst = CONST32(#$global)",
3547                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3548
3549 // Map BlockAddress lowering to CONST32_Int_Real
3550 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3551           (CONST32_Int_Real tblockaddress:$addr)>;
3552
3553 let isReMaterializable = 1, isMoveImm = 1 in
3554 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3555                     "$dst = CONST32($label)",
3556                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3557
3558 let isReMaterializable = 1, isMoveImm = 1 in
3559 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3560                        "$dst = CONST64(#$global)",
3561                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3562
3563 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3564                   "$dst = xor($dst, $dst)",
3565                   [(set (i1 PredRegs:$dst), 0)]>;
3566
3567 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3568        "$dst = mpy($src1, $src2)",
3569        [(set (i32 IntRegs:$dst),
3570              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3571                                         (i64 (sext (i32 IntRegs:$src2))))),
3572                               (i32 32)))))]>;
3573
3574 // Pseudo instructions.
3575 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3576
3577 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3578                                         SDTCisVT<1, i32> ]>;
3579
3580 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3581                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3582
3583 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3584                     [SDNPHasChain, SDNPOutGlue]>;
3585
3586 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3587
3588 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3589            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3590
3591 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3592 // Optional Flag and Variable Arguments.
3593 // Its 1 Operand has pointer type.
3594 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3595                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3596
3597 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3598  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3599                         "Should never be emitted",
3600                         [(callseq_start timm:$amt)]>;
3601 }
3602
3603 let Defs = [R29, R30, R31], Uses = [R29] in {
3604  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3605                       "Should never be emitted",
3606                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3607 }
3608 // Call subroutine.
3609 let isCall = 1, hasSideEffects = 0,
3610   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3611           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3612   def CALL : JInst<(outs), (ins calltarget:$dst),
3613              "call $dst", []>;
3614 }
3615
3616 // Call subroutine indirectly.
3617 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3618 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3619
3620 // Indirect tail-call.
3621 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3622 def TCRETURNR : T_JMPr;
3623
3624 // Direct tail-calls.
3625 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3626 isTerminator = 1, isCodeGenOnly = 1 in {
3627   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3628       [], "", J_tc_2early_SLOT23>;
3629   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3630       [], "", J_tc_2early_SLOT23>;
3631 }
3632
3633 // Map call instruction.
3634 def : Pat<(call (i32 IntRegs:$dst)),
3635       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3636 def : Pat<(call tglobaladdr:$dst),
3637       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3638 def : Pat<(call texternalsym:$dst),
3639       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3640 //Tail calls.
3641 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3642       (TCRETURNtg tglobaladdr:$dst)>;
3643 def : Pat<(HexagonTCRet texternalsym:$dst),
3644       (TCRETURNtext texternalsym:$dst)>;
3645 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3646       (TCRETURNR (i32 IntRegs:$dst))>;
3647
3648 // Atomic load and store support
3649 // 8 bit atomic load
3650 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3651           (i32 (L2_loadrub_io AddrFI:$src1, 0))>;
3652
3653 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3654           (i32 (L2_loadrub_io (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3655
3656 // 16 bit atomic load
3657 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3658           (i32 (L2_loadruh_io AddrFI:$src1, 0))>;
3659
3660 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3661           (i32 (L2_loadruh_io (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3662
3663 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3664           (i32 (LDriw ADDRriS11_2:$src1))>;
3665
3666 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3667           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3668
3669 // 64 bit atomic load
3670 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3671           (i64 (LDrid ADDRriS11_3:$src1))>;
3672
3673 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3674           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3675
3676
3677 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3678           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3679
3680 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3681                           (i32 IntRegs:$src1)),
3682           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3683                          (i32 IntRegs:$src1))>;
3684
3685
3686 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3687           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3688
3689 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3690                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3691           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3692                          (i32 IntRegs:$src1))>;
3693
3694 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3695           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3696
3697 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3698                            (i32 IntRegs:$src1)),
3699           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3700                          (i32 IntRegs:$src1))>;
3701
3702
3703
3704
3705 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3706           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3707
3708 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3709                            (i64 DoubleRegs:$src1)),
3710           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3711                          (i64 DoubleRegs:$src1))>;
3712
3713 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3714 def : Pat <(and (i32 IntRegs:$src1), 65535),
3715       (A2_zxth (i32 IntRegs:$src1))>;
3716
3717 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3718 def : Pat <(and (i32 IntRegs:$src1), 255),
3719       (A2_zxtb (i32 IntRegs:$src1))>;
3720
3721 // Map Add(p1, true) to p1 = not(p1).
3722 //     Add(p1, false) should never be produced,
3723 //     if it does, it got to be mapped to NOOP.
3724 def : Pat <(add (i1 PredRegs:$src1), -1),
3725       (C2_not (i1 PredRegs:$src1))>;
3726
3727 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3728 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3729       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3730                            s8ImmPred:$src2))>;
3731
3732 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3733 // => r0 = TFR_condset_ri(p0, r1, #i)
3734 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3735                    (i32 IntRegs:$src3)),
3736       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3737                            s12ImmPred:$src2))>;
3738
3739 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3740 // => r0 = TFR_condset_ir(p0, #i, r1)
3741 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3742       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3743                            (i32 IntRegs:$src2)))>;
3744
3745 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3746 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3747       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3748
3749 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3750 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3751       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3752
3753
3754 let AddedComplexity = 100 in
3755 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3756       (i64 (A2_combinew (A2_tfrsi 0),
3757                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
3758       Requires<[NoV4T]>;
3759
3760 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3761 let AddedComplexity = 10 in
3762 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3763       (i32 (A2_and (i32 (L2_loadrb_io AddrFI:$addr, 0)), (A2_tfrsi 0x1)))>;
3764
3765 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3766 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3767       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3768
3769 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3770 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3771       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3772                                                  subreg_loreg))))))>;
3773
3774 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3775 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3776       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3777                                                  subreg_loreg))))))>;
3778
3779 // We want to prevent emitting pnot's as much as possible.
3780 // Map brcond with an unsupported setcc to a J2_jumpf.
3781 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3782                         bb:$offset),
3783       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3784                 bb:$offset)>;
3785
3786 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3787                         bb:$offset),
3788       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3789
3790 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3791       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3792
3793 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3794       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3795
3796 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3797 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3798                         bb:$offset),
3799       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3800                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3801
3802 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3803 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3804                         bb:$offset),
3805       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3806
3807 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3808                    bb:$offset),
3809       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3810                    bb:$offset)>;
3811
3812 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3813                         bb:$offset),
3814       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3815                 bb:$offset)>;
3816
3817 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3818                    bb:$offset),
3819       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3820                 bb:$offset)>;
3821
3822 // Map from a 64-bit select to an emulated 64-bit mux.
3823 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3824 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3825                    (i64 DoubleRegs:$src3)),
3826       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3827                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3828                                                          subreg_hireg)),
3829                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3830                                                          subreg_hireg)))),
3831                        (i32 (C2_mux (i1 PredRegs:$src1),
3832                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3833                                                          subreg_loreg)),
3834                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3835                                                          subreg_loreg))))))>;
3836
3837 // Map from a 1-bit select to logical ops.
3838 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3839 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3840                    (i1 PredRegs:$src3)),
3841       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3842              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3843
3844 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3845 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3846       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
3847
3848 // Map for truncating from 64 immediates to 32 bit immediates.
3849 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3850       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3851
3852 // Map for truncating from i64 immediates to i1 bit immediates.
3853 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3854        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3855                                           subreg_loreg))))>;
3856
3857 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3858 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3859       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3860                                                      subreg_loreg)))>;
3861
3862 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3863 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3864       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3865                                                      subreg_loreg)))>;
3866 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3867 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3868       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3869                                                      subreg_loreg)))>;
3870
3871 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3872 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3873       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3874                                                      subreg_loreg)))>;
3875
3876 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3877 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3878       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3879
3880
3881 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3882 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3883       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3884
3885 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3886 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3887       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3888
3889 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3890 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3891 // Better way to do this?
3892 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3893       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3894
3895 // Map cmple -> cmpgt.
3896 // rs <= rt -> !(rs > rt).
3897 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3898       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3899
3900 // rs <= rt -> !(rs > rt).
3901 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3902       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3903
3904 // Rss <= Rtt -> !(Rss > Rtt).
3905 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3906       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3907
3908 // Map cmpne -> cmpeq.
3909 // Hexagon_TODO: We should improve on this.
3910 // rs != rt -> !(rs == rt).
3911 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3912       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3913
3914 // Map cmpne(Rs) -> !cmpeqe(Rs).
3915 // rs != rt -> !(rs == rt).
3916 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3917       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3918
3919 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3920 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3921       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3922
3923 // Map cmpne(Rss) -> !cmpew(Rss).
3924 // rs != rt -> !(rs == rt).
3925 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3926       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3927                                      (i64 DoubleRegs:$src2)))))>;
3928
3929 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3930 // rs >= rt -> !(rt > rs).
3931 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3932       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3933
3934 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3935 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3936       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3937
3938 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3939 // rss >= rtt -> !(rtt > rss).
3940 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3941       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3942                                 (i64 DoubleRegs:$src1)))))>;
3943
3944 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3945 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3946 // rs < rt -> !(rs >= rt).
3947 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3948       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3949
3950 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3951 // rs < rt -> rt > rs.
3952 // We can let assembler map it, or we can do in the compiler itself.
3953 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3954       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3955
3956 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3957 // rss < rtt -> (rtt > rss).
3958 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3959       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3960
3961 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3962 // rs < rt -> rt > rs.
3963 // We can let assembler map it, or we can do in the compiler itself.
3964 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3965       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3966
3967 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3968 // rs < rt -> rt > rs.
3969 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3970       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3971
3972 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3973 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3974       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3975
3976 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3977 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3978       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3979
3980 // Generate cmpgtu(Rs, #u9)
3981 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3982       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3983
3984 // Map from Rs >= Rt -> !(Rt > Rs).
3985 // rs >= rt -> !(rt > rs).
3986 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3987       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3988
3989 // Map from Rs >= Rt -> !(Rt > Rs).
3990 // rs >= rt -> !(rt > rs).
3991 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3992       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3993
3994 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3995 // Map from (Rs <= Rt) -> !(Rs > Rt).
3996 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3997       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3998
3999 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
4000 // Map from (Rs <= Rt) -> !(Rs > Rt).
4001 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4002       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
4003
4004 // Sign extends.
4005 // i1 -> i32
4006 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
4007       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
4008
4009 // i1 -> i64
4010 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
4011       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
4012
4013 // Convert sign-extended load back to load and sign extend.
4014 // i8 -> i64
4015 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
4016       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4017
4018 // Convert any-extended load back to load and sign extend.
4019 // i8 -> i64
4020 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
4021       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4022
4023 // Convert sign-extended load back to load and sign extend.
4024 // i16 -> i64
4025 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
4026       (i64 (A2_sxtw (L2_loadrh_io AddrFI:$src1, 0)))>;
4027
4028 // Convert sign-extended load back to load and sign extend.
4029 // i32 -> i64
4030 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4031       (i64 (A2_sxtw (LDriw ADDRriS11_2:$src1)))>;
4032
4033
4034 // Zero extends.
4035 // i1 -> i32
4036 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4037       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4038
4039 // i1 -> i64
4040 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
4041       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
4042       Requires<[NoV4T]>;
4043
4044 // i32 -> i64
4045 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
4046       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4047       Requires<[NoV4T]>;
4048
4049 // i8 -> i64
4050 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
4051       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4052       Requires<[NoV4T]>;
4053
4054 let AddedComplexity = 20 in
4055 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
4056                                 s11_0ExtPred:$offset))),
4057       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4058                                   s11_0ExtPred:$offset)))>,
4059       Requires<[NoV4T]>;
4060
4061 // i1 -> i64
4062 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4063       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4064       Requires<[NoV4T]>;
4065
4066 let AddedComplexity = 20 in
4067 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4068                                 s11_0ExtPred:$offset))),
4069       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4070                                   s11_0ExtPred:$offset)))>,
4071       Requires<[NoV4T]>;
4072
4073 // i16 -> i64
4074 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4075       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io AddrFI:$src1, 0)))>,
4076       Requires<[NoV4T]>;
4077
4078 let AddedComplexity = 20 in
4079 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4080                                   s11_1ExtPred:$offset))),
4081       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io IntRegs:$src1,
4082                                   s11_1ExtPred:$offset)))>,
4083       Requires<[NoV4T]>;
4084
4085 // i32 -> i64
4086 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4087       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4088       Requires<[NoV4T]>;
4089
4090 let AddedComplexity = 100 in
4091 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4092       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4093                                   s11_2ExtPred:$offset)))>,
4094       Requires<[NoV4T]>;
4095
4096 let AddedComplexity = 10 in
4097 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4098       (i32 (LDriw ADDRriS11_0:$src1))>;
4099
4100 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4101 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4102       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4103
4104 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4105 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4106       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4107
4108 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4109 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4110       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4111
4112
4113 let AddedComplexity = 100 in
4114 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4115                            (i32 32))),
4116                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4117                                          s11_2ExtPred:$offset2)))))),
4118         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4119                         (LDriw_indexed IntRegs:$src2,
4120                                        s11_2ExtPred:$offset2)))>;
4121
4122 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4123                            (i32 32))),
4124                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4125         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4126                         (LDriw ADDRriS11_2:$srcLow)))>;
4127
4128 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4129                            (i32 32))),
4130                (i64 (zext (i32 IntRegs:$srcLow))))),
4131         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4132                         IntRegs:$srcLow))>;
4133
4134 let AddedComplexity = 100 in
4135 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4136                            (i32 32))),
4137                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4138                                          s11_2ExtPred:$offset2)))))),
4139         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4140                         (LDriw_indexed IntRegs:$src2,
4141                                        s11_2ExtPred:$offset2)))>;
4142
4143 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4144                            (i32 32))),
4145                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4146         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4147                         (LDriw ADDRriS11_2:$srcLow)))>;
4148
4149 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4150                            (i32 32))),
4151                (i64 (zext (i32 IntRegs:$srcLow))))),
4152         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4153                         IntRegs:$srcLow))>;
4154
4155 // Any extended 64-bit load.
4156 // anyext i32 -> i64
4157 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4158       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4159       Requires<[NoV4T]>;
4160
4161 // When there is an offset we should prefer the pattern below over the pattern above.
4162 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4163 // So this complexity below is comfortably higher to allow for choosing the below.
4164 // If this is not done then we generate addresses such as
4165 // ********************************************
4166 //        r1 = add (r0, #4)
4167 //        r1 = memw(r1 + #0)
4168 //  instead of
4169 //        r1 = memw(r0 + #4)
4170 // ********************************************
4171 let AddedComplexity = 100 in
4172 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4173       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4174                                   s11_2ExtPred:$offset)))>,
4175       Requires<[NoV4T]>;
4176
4177 // anyext i16 -> i64.
4178 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4179       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io AddrFI:$src1, 0)))>,
4180       Requires<[NoV4T]>;
4181
4182 let AddedComplexity = 20 in
4183 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4184                                   s11_1ExtPred:$offset))),
4185       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io IntRegs:$src1,
4186                                   s11_1ExtPred:$offset)))>,
4187       Requires<[NoV4T]>;
4188
4189 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4190 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4191       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4192       Requires<[NoV4T]>;
4193
4194 // Multiply 64-bit unsigned and use upper result.
4195 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4196       (i64
4197        (M2_dpmpyuu_acc_s0
4198         (i64
4199          (A2_combinew
4200           (A2_tfrsi 0),
4201            (i32
4202             (EXTRACT_SUBREG
4203              (i64
4204               (S2_lsr_i_p
4205                (i64
4206                 (M2_dpmpyuu_acc_s0
4207                  (i64
4208                   (M2_dpmpyuu_acc_s0
4209                    (i64
4210                     (A2_combinew (A2_tfrsi 0),
4211                      (i32
4212                       (EXTRACT_SUBREG
4213                        (i64
4214                         (S2_lsr_i_p
4215                          (i64
4216                           (M2_dpmpyuu_s0
4217                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4218                                                        subreg_loreg)),
4219                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4220                                                        subreg_loreg)))), 32)),
4221                        subreg_loreg)))),
4222                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4223                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4224                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4225                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4226                32)), subreg_loreg)))),
4227         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4228         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4229
4230 // Multiply 64-bit signed and use upper result.
4231 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4232       (i64
4233        (M2_dpmpyss_acc_s0
4234         (i64
4235          (A2_combinew (A2_tfrsi 0),
4236           (i32
4237            (EXTRACT_SUBREG
4238             (i64
4239              (S2_lsr_i_p
4240               (i64
4241                (M2_dpmpyss_acc_s0
4242                 (i64
4243                  (M2_dpmpyss_acc_s0
4244                   (i64
4245                    (A2_combinew (A2_tfrsi 0),
4246                     (i32
4247                      (EXTRACT_SUBREG
4248                       (i64
4249                        (S2_lsr_i_p
4250                         (i64
4251                          (M2_dpmpyuu_s0
4252                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4253                                                       subreg_loreg)),
4254                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4255                                                       subreg_loreg)))), 32)),
4256                       subreg_loreg)))),
4257                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4258                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4259                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4260                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4261               32)), subreg_loreg)))),
4262         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4263         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4264
4265 // Hexagon specific ISD nodes.
4266 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4267 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4268                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4269 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4270                                   SDTHexagonADJDYNALLOC>;
4271 // Needed to tag these instructions for stack layout.
4272 let usesCustomInserter = 1 in
4273 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4274                                                      s16Imm:$src2),
4275                   "$dst = add($src1, #$src2)",
4276                   [(set (i32 IntRegs:$dst),
4277                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4278                                              s16ImmPred:$src2))]>;
4279
4280 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4281 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4282 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4283                 "$dst = $src1",
4284                 [(set (i32 IntRegs:$dst),
4285                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4286
4287 let AddedComplexity = 100 in
4288 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4289       (COPY (i32 IntRegs:$src1))>;
4290
4291 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4292
4293 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4294           (i32 (CONST32_set_jt tjumptable:$dst))>;
4295
4296 // XTYPE/SHIFT
4297 //
4298 //===----------------------------------------------------------------------===//
4299 // Template Class
4300 // Shift by immediate/register and accumulate/logical
4301 //===----------------------------------------------------------------------===//
4302
4303 // Rx[+-&|]=asr(Rs,#u5)
4304 // Rx[+-&|^]=lsr(Rs,#u5)
4305 // Rx[+-&|^]=asl(Rs,#u5)
4306
4307 let hasNewValue = 1, opNewValue = 0 in
4308 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4309                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4310   : SInst_acc<(outs IntRegs:$Rx),
4311               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4312   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4313   [(set (i32 IntRegs:$Rx),
4314          (OpNode2 (i32 IntRegs:$src1),
4315                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4316   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4317     bits<5> Rx;
4318     bits<5> Rs;
4319     bits<5> u5;
4320
4321     let IClass = 0b1000;
4322
4323     let Inst{27-24} = 0b1110;
4324     let Inst{23-22} = majOp{2-1};
4325     let Inst{13} = 0b0;
4326     let Inst{7} = majOp{0};
4327     let Inst{6-5} = minOp;
4328     let Inst{4-0} = Rx;
4329     let Inst{20-16} = Rs;
4330     let Inst{12-8} = u5;
4331   }
4332
4333 // Rx[+-&|]=asr(Rs,Rt)
4334 // Rx[+-&|^]=lsr(Rs,Rt)
4335 // Rx[+-&|^]=asl(Rs,Rt)
4336
4337 let hasNewValue = 1, opNewValue = 0 in
4338 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4339                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4340   : SInst_acc<(outs IntRegs:$Rx),
4341               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4342   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4343   [(set (i32 IntRegs:$Rx),
4344          (OpNode2 (i32 IntRegs:$src1),
4345                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4346   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4347     bits<5> Rx;
4348     bits<5> Rs;
4349     bits<5> Rt;
4350
4351     let IClass = 0b1100;
4352
4353     let Inst{27-24} = 0b1100;
4354     let Inst{23-22} = majOp;
4355     let Inst{7-6} = minOp;
4356     let Inst{4-0} = Rx;
4357     let Inst{20-16} = Rs;
4358     let Inst{12-8} = Rt;
4359   }
4360
4361 // Rxx[+-&|]=asr(Rss,#u6)
4362 // Rxx[+-&|^]=lsr(Rss,#u6)
4363 // Rxx[+-&|^]=asl(Rss,#u6)
4364
4365 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4366                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4367   : SInst_acc<(outs DoubleRegs:$Rxx),
4368               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4369   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4370   [(set (i64 DoubleRegs:$Rxx),
4371         (OpNode2 (i64 DoubleRegs:$src1),
4372                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4373   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4374     bits<5> Rxx;
4375     bits<5> Rss;
4376     bits<6> u6;
4377
4378     let IClass = 0b1000;
4379
4380     let Inst{27-24} = 0b0010;
4381     let Inst{23-22} = majOp{2-1};
4382     let Inst{7} = majOp{0};
4383     let Inst{6-5} = minOp;
4384     let Inst{4-0} = Rxx;
4385     let Inst{20-16} = Rss;
4386     let Inst{13-8} = u6;
4387   }
4388
4389
4390 // Rxx[+-&|]=asr(Rss,Rt)
4391 // Rxx[+-&|^]=lsr(Rss,Rt)
4392 // Rxx[+-&|^]=asl(Rss,Rt)
4393 // Rxx[+-&|^]=lsl(Rss,Rt)
4394
4395 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4396                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4397   : SInst_acc<(outs DoubleRegs:$Rxx),
4398               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4399   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4400   [(set (i64 DoubleRegs:$Rxx),
4401         (OpNode2 (i64 DoubleRegs:$src1),
4402                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4403   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4404     bits<5> Rxx;
4405     bits<5> Rss;
4406     bits<5> Rt;
4407
4408     let IClass = 0b1100;
4409
4410     let Inst{27-24} = 0b1011;
4411     let Inst{23-21} = majOp;
4412     let Inst{20-16} = Rss;
4413     let Inst{12-8} = Rt;
4414     let Inst{7-6} = minOp;
4415     let Inst{4-0} = Rxx;
4416   }
4417
4418 //===----------------------------------------------------------------------===//
4419 // Multi-class for the shift instructions with logical/arithmetic operators.
4420 //===----------------------------------------------------------------------===//
4421
4422 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4423                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4424   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4425                                      OpNode2, majOp, minOp >;
4426   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4427                                      OpNode2, majOp, minOp >;
4428 }
4429
4430 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4431   let AddedComplexity = 100 in
4432   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4433
4434   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4435   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4436   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4437 }
4438
4439 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4440 let AddedComplexity = 100 in
4441   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4442 }
4443
4444 let isCodeGenOnly = 0 in {
4445 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4446
4447 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4448               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4449
4450 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4451               xtype_xor_imm_acc<"asl", shl, 0b10>;
4452 }
4453
4454 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4455   let AddedComplexity = 100 in
4456   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4457
4458   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4459   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4460   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4461 }
4462
4463 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4464   let AddedComplexity = 100 in
4465   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4466
4467   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4468   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4469   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4470   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4471 }
4472
4473 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4474   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4475   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4476 }
4477
4478 let isCodeGenOnly = 0 in {
4479 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4480 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4481 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4482 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4483 }
4484
4485 //===----------------------------------------------------------------------===//
4486 let hasSideEffects = 0 in
4487 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4488                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4489   : SInst <(outs RC:$dst),
4490            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4491   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4492                                      #!if(hasShift,":>>1","")
4493                                      #!if(isSat, ":sat", ""),
4494   [], "", S_3op_tc_2_SLOT23 > {
4495     bits<5> dst;
4496     bits<5> src1;
4497     bits<5> src2;
4498
4499     let IClass = 0b1100;
4500
4501     let Inst{27-24} = 0b0001;
4502     let Inst{23-22} = MajOp;
4503     let Inst{20-16} = !if (SwapOps, src2, src1);
4504     let Inst{12-8}  = !if (SwapOps, src1, src2);
4505     let Inst{7-5}   = MinOp;
4506     let Inst{4-0}   = dst;
4507   }
4508
4509 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4510                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4511   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4512               isSat, isRnd, hasShift>;
4513
4514 let isCodeGenOnly = 0 in
4515 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4516
4517 //===----------------------------------------------------------------------===//
4518 // Template class used by vector shift, vector rotate, vector neg,
4519 // 32-bit shift, 64-bit shifts, etc.
4520 //===----------------------------------------------------------------------===//
4521
4522 let hasSideEffects = 0 in
4523 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4524                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4525   : SInst <(outs RC:$dst),
4526            (ins RC:$src1, IntRegs:$src2),
4527   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4528   pattern, "", S_3op_tc_1_SLOT23> {
4529     bits<5> dst;
4530     bits<5> src1;
4531     bits<5> src2;
4532
4533     let IClass = 0b1100;
4534
4535     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4536     let Inst{23-22} = MajOp;
4537     let Inst{20-16} = src1;
4538     let Inst{12-8} = src2;
4539     let Inst{7-6} = MinOp;
4540     let Inst{4-0} = dst;
4541   }
4542
4543 let hasNewValue = 1 in
4544 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4545   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4546     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4547                                       (i32 IntRegs:$src2)))]>;
4548
4549 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4550 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4551   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4552
4553
4554 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4555   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4556     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4557                                          (i32 IntRegs:$src2)))]>;
4558
4559
4560 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4561   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4562
4563
4564 // Shift by register
4565 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4566
4567 let isCodeGenOnly = 0 in {
4568 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4569 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4570 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4571 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4572 }
4573
4574 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4575
4576 let isCodeGenOnly = 0 in {
4577 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4578 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4579 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4580 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4581 }
4582
4583 // Shift by register with saturation
4584 // Rd=asr(Rs,Rt):sat
4585 // Rd=asl(Rs,Rt):sat
4586
4587 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4588   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4589   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4590 }
4591
4592 //===----------------------------------------------------------------------===//
4593 // Template class for 'insert bitfield' instructions
4594 //===----------------------------------------------------------------------===//
4595 let hasSideEffects = 0 in
4596 class T_S3op_insert <string mnemonic, RegisterClass RC>
4597   : SInst <(outs RC:$dst),
4598            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4599   "$dst = "#mnemonic#"($src2, $src3)" ,
4600   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4601     bits<5> dst;
4602     bits<5> src2;
4603     bits<5> src3;
4604
4605     let IClass = 0b1100;
4606
4607     let Inst{27-26} = 0b10;
4608     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4609     let Inst{23}    = 0b0;
4610     let Inst{20-16} = src2;
4611     let Inst{12-8}  = src3;
4612     let Inst{4-0}   = dst;
4613   }
4614
4615 let hasSideEffects = 0 in
4616 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
4617   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
4618   "$dst = insert($src1, #$src2, #$src3)",
4619   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
4620     bits<5> dst;
4621     bits<5> src1;
4622     bits<6> src2;
4623     bits<6> src3;
4624     bit bit23;
4625     bit bit13;
4626     string ImmOpStr = !cast<string>(ImmOp);
4627
4628     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
4629     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4630
4631     let IClass = 0b1000;
4632
4633     let Inst{27-24} = RegTyBits;
4634     let Inst{23}    = bit23;
4635     let Inst{22-21} = src3{4-3};
4636     let Inst{20-16} = src1;
4637     let Inst{13}    = bit13;
4638     let Inst{12-8}  = src2{4-0};
4639     let Inst{7-5}   = src3{2-0};
4640     let Inst{4-0}   = dst;
4641   }
4642
4643 // Rx=insert(Rs,Rtt)
4644 // Rx=insert(Rs,#u5,#U5)
4645 let hasNewValue = 1, isCodeGenOnly = 0 in {
4646   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
4647   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
4648 }
4649
4650 // Rxx=insert(Rss,Rtt)
4651 // Rxx=insert(Rss,#u6,#U6)
4652 let isCodeGenOnly = 0 in {
4653 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
4654 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
4655 }
4656
4657 //===----------------------------------------------------------------------===//
4658 // Template class for 'extract bitfield' instructions
4659 //===----------------------------------------------------------------------===//
4660 let hasNewValue = 1, hasSideEffects = 0 in
4661 class T_S3op_extract <string mnemonic, bits<2> MinOp>
4662   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4663   "$Rd = "#mnemonic#"($Rs, $Rtt)",
4664   [], "", S_3op_tc_2_SLOT23 > {
4665     bits<5> Rd;
4666     bits<5> Rs;
4667     bits<5> Rtt;
4668
4669     let IClass = 0b1100;
4670
4671     let Inst{27-22} = 0b100100;
4672     let Inst{20-16} = Rs;
4673     let Inst{12-8}  = Rtt;
4674     let Inst{7-6}   = MinOp;
4675     let Inst{4-0}   = Rd;
4676   }
4677
4678 let hasSideEffects = 0 in
4679 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
4680                       RegisterClass RC, Operand ImmOp>
4681   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
4682   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
4683   [], "", S_2op_tc_2_SLOT23> {
4684     bits<5> dst;
4685     bits<5> src1;
4686     bits<6> src2;
4687     bits<6> src3;
4688     bit bit23;
4689     bit bit13;
4690     string ImmOpStr = !cast<string>(ImmOp);
4691
4692     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
4693                 !if (!eq(mnemonic, "extractu"), 0, 1));
4694
4695     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4696
4697     let IClass = 0b1000;
4698
4699     let Inst{27-24} = RegTyBits;
4700     let Inst{23}    = bit23;
4701     let Inst{22-21} = src3{4-3};
4702     let Inst{20-16} = src1;
4703     let Inst{13}    = bit13;
4704     let Inst{12-8}  = src2{4-0};
4705     let Inst{7-5}   = src3{2-0};
4706     let Inst{4-0}   = dst;
4707   }
4708
4709 // Extract bitfield
4710
4711 // Rdd=extractu(Rss,Rtt)
4712 // Rdd=extractu(Rss,#u6,#U6)
4713 let isCodeGenOnly = 0 in {
4714 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
4715 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
4716 }
4717
4718 // Rd=extractu(Rs,Rtt)
4719 // Rd=extractu(Rs,#u5,#U5)
4720 let hasNewValue = 1, isCodeGenOnly = 0 in {
4721   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
4722   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
4723 }
4724
4725 //===----------------------------------------------------------------------===//
4726 // :raw for of tableindx[bdhw] insns
4727 //===----------------------------------------------------------------------===//
4728
4729 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
4730 class tableidxRaw<string OpStr, bits<2>MinOp>
4731   : SInst <(outs IntRegs:$Rx),
4732            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
4733            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
4734     [], "$Rx = $_dst_" > {
4735     bits<5> Rx;
4736     bits<5> Rs;
4737     bits<4> u4;
4738     bits<6> S6;
4739
4740     let IClass = 0b1000;
4741
4742     let Inst{27-24} = 0b0111;
4743     let Inst{23-22} = MinOp;
4744     let Inst{21}    = u4{3};
4745     let Inst{20-16} = Rs;
4746     let Inst{13-8}  = S6;
4747     let Inst{7-5}   = u4{2-0};
4748     let Inst{4-0}   = Rx;
4749   }
4750
4751 let isCodeGenOnly = 0 in {
4752 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
4753 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
4754 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
4755 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
4756 }
4757
4758 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4759 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
4760       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
4761
4762 //===----------------------------------------------------------------------===//
4763 // V3 Instructions +
4764 //===----------------------------------------------------------------------===//
4765
4766 include "HexagonInstrInfoV3.td"
4767
4768 //===----------------------------------------------------------------------===//
4769 // V3 Instructions -
4770 //===----------------------------------------------------------------------===//
4771
4772 //===----------------------------------------------------------------------===//
4773 // V4 Instructions +
4774 //===----------------------------------------------------------------------===//
4775
4776 include "HexagonInstrInfoV4.td"
4777
4778 //===----------------------------------------------------------------------===//
4779 // V4 Instructions -
4780 //===----------------------------------------------------------------------===//
4781
4782 //===----------------------------------------------------------------------===//
4783 // V5 Instructions +
4784 //===----------------------------------------------------------------------===//
4785
4786 include "HexagonInstrInfoV5.td"
4787
4788 //===----------------------------------------------------------------------===//
4789 // V5 Instructions -
4790 //===----------------------------------------------------------------------===//