lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  43     opExtentBits = 10, InputType = "imm" in
  44     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  45                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  46                    [(set (i1 PredRegs:$dst),
  47                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  48   }
  49 }
  50
  51 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  52   let CextOpcode = CextOp in {
  53     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  54     opExtentBits = 9, InputType = "imm" in
  55     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  56                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  57                    [(set (i1 PredRegs:$dst),
  58                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  59   }
  60 }
  61
  62 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  63 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  64   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  65                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  66                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  67                                                    s8ExtPred:$c))]>;
  68 }
  69 }
  70
  71 //===----------------------------------------------------------------------===//
  72 // ALU32/ALU (Instructions with register-register form)
  73 //===----------------------------------------------------------------------===//
  74 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  75   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  76
  77 def HexagonWrapperCombineII :
  78   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  79
  80 def HexagonWrapperCombineRR :
  81   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  82
  83 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  84 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  85                   bit IsComm>
  86   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  87              "$Rd = "#mnemonic#"($Rs, $Rt)",
  88              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  89   let isCommutable = IsComm;
  90   let BaseOpcode = mnemonic#_rr;
  91   let CextOpcode = mnemonic;
  92
  93   bits<5> Rs;
  94   bits<5> Rt;
  95   bits<5> Rd;
  96
  97   let IClass = 0b1111;
  98   let Inst{27} = 0b0;
  99   let Inst{26-24} = MajOp;
 100   let Inst{23-21} = MinOp;
 101   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 102   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 103   let Inst{4-0} = Rd;
 104 }
 105
 106 let hasSideEffects = 0, hasNewValue = 1 in
 107 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 108                        bit OpsRev, bit PredNot, bit PredNew>
 109   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 110              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 111              "$Rd = "#mnemonic#"($Rs, $Rt)",
 112              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 113   let isPredicated = 1;
 114   let isPredicatedFalse = PredNot;
 115   let isPredicatedNew = PredNew;
 116   let BaseOpcode = mnemonic#_rr;
 117   let CextOpcode = mnemonic;
 118
 119   bits<2> Pu;
 120   bits<5> Rs;
 121   bits<5> Rt;
 122   bits<5> Rd;
 123
 124   let IClass = 0b1111;
 125   let Inst{27} = 0b1;
 126   let Inst{26-24} = MajOp;
 127   let Inst{23-21} = MinOp;
 128   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 129   let Inst{13} = PredNew;
 130   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 131   let Inst{7} = PredNot;
 132   let Inst{6-5} = Pu;
 133   let Inst{4-0} = Rd;
 134 }
 135
 136 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 137                          bit OpsRev> {
 138   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 139   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 140   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 141   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 142 }
 143
 144 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 145                           bit OpsRev, bit IsComm> {
 146   let isPredicable = 1 in
 147   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 148   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 149 }
 150
 151 let isCodeGenOnly = 0 in
 152 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 153 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 154 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 155 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 156 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 157
 158 // Pats for instruction selection.
 159 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 160   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 161         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 162
 163 def: BinOp32_pat<add, A2_add, i32>;
 164 def: BinOp32_pat<and, A2_and, i32>;
 165 def: BinOp32_pat<or,  A2_or,  i32>;
 166 def: BinOp32_pat<sub, A2_sub, i32>;
 167 def: BinOp32_pat<xor, A2_xor, i32>;
 168
 169 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 170                        bit isPredNew> {
 171   let isPredicatedNew = isPredNew in
 172   def NAME : ALU32_rr<(outs RC:$dst),
 173             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 174             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 175             ") $dst = ")#mnemonic#"($src2, $src3)",
 176             []>;
 177 }
 178
 179 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 180   let isPredicatedFalse = PredNot in {
 181     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 182     // Predicate new
 183     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 184   }
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 // template class for non-predicated alu32_2op instructions
 189 // - aslh, asrh, sxtb, sxth, zxth
 190 //===----------------------------------------------------------------------===//
 191 let hasNewValue = 1, opNewValue = 0 in
 192 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 193     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 194     "$Rd = "#mnemonic#"($Rs)", [] > {
 195   bits<5> Rd;
 196   bits<5> Rs;
 197
 198   let IClass = 0b0111;
 199
 200   let Inst{27-24} = 0b0000;
 201   let Inst{23-21} = minOp;
 202   let Inst{13} = 0b0;
 203   let Inst{4-0} = Rd;
 204   let Inst{20-16} = Rs;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // template class for predicated alu32_2op instructions
 209 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 210 //===----------------------------------------------------------------------===//
 211 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 212     hasNewValue = 1, opNewValue = 0 in
 213 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 214     bit isPredNew > :
 215     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 216     !if(isPredNot, "if (!$Pu", "if ($Pu")
 217     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 218   bits<5> Rd;
 219   bits<2> Pu;
 220   bits<5> Rs;
 221
 222   let IClass = 0b0111;
 223
 224   let Inst{27-24} = 0b0000;
 225   let Inst{23-21} = minOp;
 226   let Inst{13} = 0b1;
 227   let Inst{11} = isPredNot;
 228   let Inst{10} = isPredNew;
 229   let Inst{4-0} = Rd;
 230   let Inst{9-8} = Pu;
 231   let Inst{20-16} = Rs;
 232 }
 233
 234 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 235   let isPredicatedFalse = PredNot in {
 236     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 237
 238     // Predicate new
 239     let isPredicatedNew = 1 in
 240     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 241   }
 242 }
 243
 244 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 245   let BaseOpcode = mnemonic in {
 246     let isPredicable = 1, hasSideEffects = 0 in
 247     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 248
 249     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 250       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 251       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 252     }
 253   }
 254 }
 255
 256 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 257 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 258 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 259 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 260 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 261
 262 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 263 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 264 // predicated forms while 'and' doesn't. Since integrated assembler can't
 265 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 266 // immediate operand is set to '255'.
 267
 268 let hasNewValue = 1, opNewValue = 0 in
 269 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 270   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 271     bits<5> Rd;
 272     bits<5> Rs;
 273     bits<10> s10 = 255;
 274
 275     let IClass = 0b0111;
 276
 277     let Inst{27-22} = 0b011000;
 278     let Inst{4-0} = Rd;
 279     let Inst{20-16} = Rs;
 280     let Inst{21} = s10{9};
 281     let Inst{13-5} = s10{8-0};
 282 }
 283
 284 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 285 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 286   let BaseOpcode = mnemonic in {
 287     let isPredicable = 1, hasSideEffects = 0 in
 288     def A2_#NAME : T_ZXTB;
 289
 290     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 291       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 292       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 293     }
 294   }
 295 }
 296
 297 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 298
 299 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1 in
 300 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 301                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 302       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 303   bits<5> Rd;
 304   bits<2> Pu;
 305   bits<5> Rs;
 306   bits<5> Rt;
 307
 308   let CextOpcode = "mux";
 309   let InputType = "reg";
 310   let hasSideEffects = 0;
 311   let IClass = 0b1111;
 312
 313   let Inst{27-24} = 0b0100;
 314   let Inst{20-16} = Rs;
 315   let Inst{12-8} = Rt;
 316   let Inst{6-5} = Pu;
 317   let Inst{4-0} = Rd;
 318 }
 319
 320 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 321          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 322
 323 // Combines the two integer registers SRC1 and SRC2 into a double register.
 324 let isPredicable = 1 in
 325 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 326                            (ins IntRegs:$src1, IntRegs:$src2),
 327             "$dst = combine($src1, $src2)",
 328             [(set (i64 DoubleRegs:$dst),
 329               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 330                                             (i32 IntRegs:$src2))))]>;
 331
 332 multiclass Combine_base {
 333   let BaseOpcode = "combine" in {
 334     def NAME : T_Combine;
 335     let neverHasSideEffects = 1, isPredicated = 1 in {
 336       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 337       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 338     }
 339   }
 340 }
 341
 342 defm COMBINE_rr : Combine_base, PredNewRel;
 343
 344 // Combines the two immediates SRC1 and SRC2 into a double register.
 345 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 346   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 347   "$dst = combine(#$src1, #$src2)",
 348   [(set (i64 DoubleRegs:$dst),
 349         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 350
 351 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 352 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 353
 354 //===----------------------------------------------------------------------===//
 355 // ALU32/ALU (ADD with register-immediate form)
 356 //===----------------------------------------------------------------------===//
 357 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 358   let isPredicatedNew = isPredNew in
 359   def NAME : ALU32_ri<(outs IntRegs:$dst),
 360             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 361             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 362             ") $dst = ")#mnemonic#"($src2, #$src3)",
 363             []>;
 364 }
 365
 366 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 367   let isPredicatedFalse = PredNot in {
 368     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 369     // Predicate new
 370     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 371   }
 372 }
 373
 374 let isExtendable = 1, InputType = "imm" in
 375 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 376   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 377     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 378     isPredicable = 1 in
 379     def NAME : ALU32_ri<(outs IntRegs:$dst),
 380             (ins IntRegs:$src1, s16Ext:$src2),
 381             "$dst = "#mnemonic#"($src1, #$src2)",
 382             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 383                                               (s16ExtPred:$src2)))]>;
 384
 385     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 386     neverHasSideEffects = 1, isPredicated = 1 in {
 387       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 388       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 389     }
 390   }
 391 }
 392
 393 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 394
 395 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 396 CextOpcode = "OR", InputType = "imm" in
 397 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 398             (ins IntRegs:$src1, s10Ext:$src2),
 399             "$dst = or($src1, #$src2)",
 400             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 401                                           s10ExtPred:$src2))]>, ImmRegRel;
 402
 403 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 404 InputType = "imm", CextOpcode = "AND" in
 405 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 406             (ins IntRegs:$src1, s10Ext:$src2),
 407             "$dst = and($src1, #$src2)",
 408             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 409                                            s10ExtPred:$src2))]>, ImmRegRel;
 410
 411 // Nop.
 412 let hasSideEffects = 0 in
 413 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 414   let IClass = 0b0111;
 415   let Inst{27-24} = 0b1111;
 416 }
 417
 418 // Rd32=sub(#s10,Rs32)
 419 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 420 CextOpcode = "SUB", InputType = "imm" in
 421 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 422             (ins s10Ext:$src1, IntRegs:$src2),
 423             "$dst = sub(#$src1, $src2)",
 424             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 425             ImmRegRel;
 426
 427 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 428 def : Pat<(not (i32 IntRegs:$src1)),
 429           (SUB_ri -1, (i32 IntRegs:$src1))>;
 430
 431 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 432 // Pattern definition for 'neg' was not necessary.
 433
 434 multiclass TFR_Pred<bit PredNot> {
 435   let isPredicatedFalse = PredNot in {
 436     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 437                            (ins PredRegs:$src1, IntRegs:$src2),
 438             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 439             []>;
 440     // Predicate new
 441     let isPredicatedNew = 1 in
 442     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 443                              (ins PredRegs:$src1, IntRegs:$src2),
 444             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 445             []>;
 446   }
 447 }
 448
 449 let InputType = "reg", neverHasSideEffects = 1 in
 450 multiclass TFR_base<string CextOp> {
 451   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 452     let isPredicable = 1 in
 453     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 454             "$dst = $src1",
 455             []>;
 456
 457     let  isPredicated = 1 in {
 458       defm Pt : TFR_Pred<0>;
 459       defm NotPt : TFR_Pred<1>;
 460     }
 461   }
 462 }
 463
 464 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 465             : ALU32_rr<(outs DoubleRegs:$dst),
 466                        (ins PredRegs:$src1, DoubleRegs:$src2),
 467             !if(PredNot, "if (!$src1", "if ($src1")#
 468             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 469 {
 470     bits<5> dst;
 471     bits<2> src1;
 472     bits<5> src2;
 473
 474     let IClass = 0b1111;
 475     let Inst{27-24} = 0b1101;
 476     let Inst{13} = isPredNew;
 477     let Inst{7} = PredNot;
 478     let Inst{4-0} = dst;
 479     let Inst{6-5} = src1;
 480     let Inst{20-17} = src2{4-1};
 481     let Inst{16} = 0b1;
 482     let Inst{12-9} = src2{4-1};
 483     let Inst{8} = 0b0;
 484 }
 485
 486 multiclass TFR64_Pred<bit PredNot> {
 487   let isPredicatedFalse = PredNot in {
 488     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 489
 490     let isPredicatedNew = 1 in
 491     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 492   }
 493 }
 494
 495 let neverHasSideEffects = 1 in
 496 multiclass TFR64_base<string BaseName> {
 497   let BaseOpcode = BaseName in {
 498     let isPredicable = 1 in
 499     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 500                           (ins DoubleRegs:$src1),
 501                           "$dst = $src1" > {
 502         bits<5> dst;
 503         bits<5> src1;
 504
 505         let IClass = 0b1111;
 506         let Inst{27-23} = 0b01010;
 507         let Inst{4-0} = dst;
 508         let Inst{20-17} = src1{4-1};
 509         let Inst{16} = 0b1;
 510         let Inst{12-9} = src1{4-1};
 511         let Inst{8} = 0b0;
 512     }
 513
 514     let  isPredicated = 1 in {
 515       defm Pt : TFR64_Pred<0>;
 516       defm NotPt : TFR64_Pred<1>;
 517     }
 518   }
 519 }
 520
 521 multiclass TFRI_Pred<bit PredNot> {
 522   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 523     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 524                            (ins PredRegs:$src1, s12Ext:$src2),
 525             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 526             []>;
 527
 528     // Predicate new
 529     let isPredicatedNew = 1 in
 530     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 531                              (ins PredRegs:$src1, s12Ext:$src2),
 532             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 533             []>;
 534   }
 535 }
 536
 537 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 538 multiclass TFRI_base<string CextOp> {
 539   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 540     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 541     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 542     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 543             "$dst = #$src1",
 544             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 545
 546     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 547     isPredicated = 1 in {
 548       defm Pt    : TFRI_Pred<0>;
 549       defm NotPt : TFRI_Pred<1>;
 550     }
 551   }
 552 }
 553
 554 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 555 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 556 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 557
 558 // Transfer control register.
 559 let neverHasSideEffects = 1 in
 560 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 561            "$dst = $src1",
 562            []>;
 563 //===----------------------------------------------------------------------===//
 564 // ALU32/ALU -
 565 //===----------------------------------------------------------------------===//
 566
 567
 568 //===----------------------------------------------------------------------===//
 569 // ALU32/PERM +
 570 //===----------------------------------------------------------------------===//
 571
 572 let neverHasSideEffects = 1 in
 573 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 574             (ins s8Imm:$src1, s8Imm:$src2),
 575             "$dst = combine(#$src1, #$src2)",
 576             []>;
 577
 578 // Mux.
 579 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 580                                                    DoubleRegs:$src2,
 581                                                    DoubleRegs:$src3),
 582             "$dst = vmux($src1, $src2, $src3)",
 583             []>;
 584
 585 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 586 CextOpcode = "MUX", InputType = "imm" in
 587 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 588                                                 IntRegs:$src3),
 589              "$dst = mux($src1, #$src2, $src3)",
 590              [(set (i32 IntRegs:$dst),
 591                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 592                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 593
 594 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 595 CextOpcode = "MUX", InputType = "imm" in
 596 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 597                                                 s8Ext:$src3),
 598              "$dst = mux($src1, $src2, #$src3)",
 599              [(set (i32 IntRegs:$dst),
 600                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 601                                  s8ExtPred:$src3)))]>, ImmRegRel;
 602
 603 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 604 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 605                                                 s8Imm:$src3),
 606              "$dst = mux($src1, #$src2, #$src3)",
 607              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 608                                                     s8ExtPred:$src2,
 609                                                     s8ImmPred:$src3)))]>;
 610
 611 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 612            (A2_aslh IntRegs:$src1)>;
 613
 614 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 615            (A2_asrh IntRegs:$src1)>;
 616
 617 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 618            (A2_sxtb IntRegs:$src1)>;
 619
 620 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 621            (A2_sxth IntRegs:$src1)>;
 622
 623 //===----------------------------------------------------------------------===//
 624 // ALU32/PERM -
 625 //===----------------------------------------------------------------------===//
 626
 627
 628 //===----------------------------------------------------------------------===//
 629 // ALU32/PRED +
 630 //===----------------------------------------------------------------------===//
 631
 632
 633 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 634 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 635   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 636              "$Pd = "#mnemonic#"($Rs, $Rt)",
 637              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 638   let CextOpcode = mnemonic;
 639   let isCommutable = IsComm;
 640   bits<5> Rs;
 641   bits<5> Rt;
 642   bits<2> Pd;
 643
 644   let IClass = 0b1111;
 645   let Inst{27-24} = 0b0010;
 646   let Inst{22-21} = MinOp;
 647   let Inst{20-16} = Rs;
 648   let Inst{12-8} = Rt;
 649   let Inst{4} = IsNeg;
 650   let Inst{3-2} = 0b00;
 651   let Inst{1-0} = Pd;
 652 }
 653
 654 let Itinerary = ALU32_3op_tc_2early_SLOT0123 in {
 655   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 656   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 657   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 658 }
 659
 660 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 661 // that reverse the order of the operands.
 662 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 663
 664 // Pats for compares. They use PatFrags as operands, not SDNodes,
 665 // since seteq/setgt/etc. are defined as ParFrags.
 666 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 667   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 668         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 669
 670 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 671 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 672 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 673
 674 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 675 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 676
 677 // Compare.
 678 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 679 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 680 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 681
 682 // SDNode for converting immediate C to C-1.
 683 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 684    // Return the byte immediate const-1 as an SDNode.
 685    int32_t imm = N->getSExtValue();
 686    return XformSToSM1Imm(imm);
 687 }]>;
 688
 689 // SDNode for converting immediate C to C-1.
 690 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 691    // Return the byte immediate const-1 as an SDNode.
 692    uint32_t imm = N->getZExtValue();
 693    return XformUToUM1Imm(imm);
 694 }]>;
 695
 696 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 697     "$dst = cl0($src1)",
 698     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 699
 700 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 701     "$dst = ct0($src1)",
 702     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 703
 704 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 705     "$dst = cl0($src1)",
 706     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 707
 708 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 709     "$dst = ct0($src1)",
 710     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 711
 712 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 713     "$dst = tstbit($src1, $src2)",
 714     [(set (i1 PredRegs:$dst),
 715           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 716
 717 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 718     "$dst = tstbit($src1, $src2)",
 719     [(set (i1 PredRegs:$dst),
 720           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 721
 722 //===----------------------------------------------------------------------===//
 723 // ALU32/PRED -
 724 //===----------------------------------------------------------------------===//
 725
 726
 727 //===----------------------------------------------------------------------===//
 728 // ALU64/ALU +
 729 //===----------------------------------------------------------------------===//
 730 // Add.
 731 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 732                                                      DoubleRegs:$src2),
 733                "$dst = add($src1, $src2)",
 734                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 735                                                  (i64 DoubleRegs:$src2)))]>;
 736
 737 // Add halfword.
 738
 739 // Compare.
 740 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 741 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 742 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 743
 744 // Logical operations.
 745 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 746                                                      DoubleRegs:$src2),
 747                "$dst = and($src1, $src2)",
 748                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 749                                                  (i64 DoubleRegs:$src2)))]>;
 750
 751 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 752                                                     DoubleRegs:$src2),
 753               "$dst = or($src1, $src2)",
 754               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 755                                                (i64 DoubleRegs:$src2)))]>;
 756
 757 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 758                                                      DoubleRegs:$src2),
 759                "$dst = xor($src1, $src2)",
 760                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 761                                                  (i64 DoubleRegs:$src2)))]>;
 762
 763 // Maximum.
 764 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 765               "$dst = max($src2, $src1)",
 766               [(set (i32 IntRegs:$dst),
 767                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 768                                             (i32 IntRegs:$src1))),
 769                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 770
 771 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 772               "$dst = maxu($src2, $src1)",
 773               [(set (i32 IntRegs:$dst),
 774                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 775                                              (i32 IntRegs:$src1))),
 776                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 777
 778 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 779                                                     DoubleRegs:$src2),
 780               "$dst = max($src2, $src1)",
 781               [(set (i64 DoubleRegs:$dst),
 782                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 783                                             (i64 DoubleRegs:$src1))),
 784                                  (i64 DoubleRegs:$src1),
 785                                  (i64 DoubleRegs:$src2))))]>;
 786
 787 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 788                                                      DoubleRegs:$src2),
 789               "$dst = maxu($src2, $src1)",
 790               [(set (i64 DoubleRegs:$dst),
 791                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 792                                              (i64 DoubleRegs:$src1))),
 793                                  (i64 DoubleRegs:$src1),
 794                                  (i64 DoubleRegs:$src2))))]>;
 795
 796 // Minimum.
 797 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 798               "$dst = min($src2, $src1)",
 799               [(set (i32 IntRegs:$dst),
 800                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 801                                             (i32 IntRegs:$src1))),
 802                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 803
 804 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 805               "$dst = minu($src2, $src1)",
 806               [(set (i32 IntRegs:$dst),
 807                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 808                                              (i32 IntRegs:$src1))),
 809                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 810
 811 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 812                                                     DoubleRegs:$src2),
 813               "$dst = min($src2, $src1)",
 814               [(set (i64 DoubleRegs:$dst),
 815                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 816                                             (i64 DoubleRegs:$src1))),
 817                                  (i64 DoubleRegs:$src1),
 818                                  (i64 DoubleRegs:$src2))))]>;
 819
 820 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 821                                                      DoubleRegs:$src2),
 822               "$dst = minu($src2, $src1)",
 823               [(set (i64 DoubleRegs:$dst),
 824                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 825                                              (i64 DoubleRegs:$src1))),
 826                                  (i64 DoubleRegs:$src1),
 827                                  (i64 DoubleRegs:$src2))))]>;
 828
 829 // Subtract.
 830 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 831                                                      DoubleRegs:$src2),
 832                "$dst = sub($src1, $src2)",
 833                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 834                                                  (i64 DoubleRegs:$src2)))]>;
 835
 836 // Subtract halfword.
 837
 838 //===----------------------------------------------------------------------===//
 839 // ALU64/ALU -
 840 //===----------------------------------------------------------------------===//
 841
 842 //===----------------------------------------------------------------------===//
 843 // ALU64/BIT +
 844 //===----------------------------------------------------------------------===//
 845 //
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/BIT -
 848 //===----------------------------------------------------------------------===//
 849
 850 //===----------------------------------------------------------------------===//
 851 // ALU64/PERM +
 852 //===----------------------------------------------------------------------===//
 853 //
 854 //===----------------------------------------------------------------------===//
 855 // ALU64/PERM -
 856 //===----------------------------------------------------------------------===//
 857
 858 //===----------------------------------------------------------------------===//
 859 // CR +
 860 //===----------------------------------------------------------------------===//
 861 // Logical reductions on predicates.
 862
 863 // Looping instructions.
 864
 865 // Pipelined looping instructions.
 866
 867 // Logical operations on predicates.
 868 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 869              "$dst = and($src1, $src2)",
 870              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 871                                             (i1 PredRegs:$src2)))]>;
 872
 873 let neverHasSideEffects = 1 in
 874 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 875                                                  PredRegs:$src2),
 876                 "$dst = and($src1, !$src2)",
 877                 []>;
 878
 879 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 880              "$dst = any8($src1)",
 881              []>;
 882
 883 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 884              "$dst = all8($src1)",
 885              []>;
 886
 887 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 888                                                  PredRegs:$src2),
 889              "$dst = vitpack($src1, $src2)",
 890              []>;
 891
 892 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 893                                                     DoubleRegs:$src2,
 894                                                     PredRegs:$src3),
 895              "$dst = valignb($src1, $src2, $src3)",
 896              []>;
 897
 898 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 899                                                      DoubleRegs:$src2,
 900                                                      PredRegs:$src3),
 901              "$dst = vspliceb($src1, $src2, $src3)",
 902              []>;
 903
 904 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 905              "$dst = mask($src1)",
 906              []>;
 907
 908 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 909              "$dst = not($src1)",
 910              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 911
 912 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 913             "$dst = or($src1, $src2)",
 914             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 915                                           (i1 PredRegs:$src2)))]>;
 916
 917 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 918              "$dst = xor($src1, $src2)",
 919              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 920                                             (i1 PredRegs:$src2)))]>;
 921
 922
 923 // User control register transfer.
 924 //===----------------------------------------------------------------------===//
 925 // CR -
 926 //===----------------------------------------------------------------------===//
 927
 928 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 929                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 930 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 931                       [SDNPHasChain]>;
 932
 933 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 934 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 935
 936 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 937 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 938 opExtentBits = 24, isCodeGenOnly = 0 in
 939 class T_JMP <dag InsDag, list<dag> JumpList = []>
 940             : JInst<(outs), InsDag,
 941             "jump $dst" , JumpList> {
 942     bits<24> dst;
 943
 944     let IClass = 0b0101;
 945
 946     let Inst{27-25} = 0b100;
 947     let Inst{24-16} = dst{23-15};
 948     let Inst{13-1} = dst{14-2};
 949 }
 950
 951 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 952 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 953 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
 954             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 955             !if(PredNot, "if (!$src", "if ($src")#
 956             !if(isPredNew, ".new) ", ") ")#"jump"#
 957             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 958
 959     let isTaken = isTak;
 960     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 961     let isPredicatedFalse = PredNot;
 962     let isPredicatedNew = isPredNew;
 963     bits<2> src;
 964     bits<17> dst;
 965
 966     let IClass = 0b0101;
 967
 968     let Inst{27-24} = 0b1100;
 969     let Inst{21} = PredNot;
 970     let Inst{12} = !if(isPredNew, isTak, zero);
 971     let Inst{11} = isPredNew;
 972     let Inst{9-8} = src;
 973     let Inst{23-22} = dst{16-15};
 974     let Inst{20-16} = dst{14-10};
 975     let Inst{13} = dst{9};
 976     let Inst{7-1} = dst{8-2};
 977   }
 978
 979 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 980 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 981             : JRInst<(outs ), InsDag,
 982             "jumpr $dst" ,
 983             []> {
 984     bits<5> dst;
 985
 986     let IClass = 0b0101;
 987     let Inst{27-21} = 0b0010100;
 988     let Inst{20-16} = dst;
 989 }
 990
 991 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 992 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
 993             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 994             !if(PredNot, "if (!$src", "if ($src")#
 995             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 996             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 997
 998     let isTaken = isTak;
 999     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1000     let isPredicatedFalse = PredNot;
1001     let isPredicatedNew = isPredNew;
1002     bits<2> src;
1003     bits<5> dst;
1004
1005     let IClass = 0b0101;
1006
1007     let Inst{27-22} = 0b001101;
1008     let Inst{21} = PredNot;
1009     let Inst{20-16} = dst;
1010     let Inst{12} = !if(isPredNew, isTak, zero);
1011     let Inst{11} = isPredNew;
1012     let Inst{9-8} = src;
1013     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1014     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1015 }
1016
1017 multiclass JMP_Pred<bit PredNot> {
1018   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1019   // Predicate new
1020   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1021   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1022 }
1023
1024 multiclass JMP_base<string BaseOp> {
1025   let BaseOpcode = BaseOp in {
1026     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1027     defm t : JMP_Pred<0>;
1028     defm f : JMP_Pred<1>;
1029   }
1030 }
1031
1032 multiclass JMPR_Pred<bit PredNot> {
1033   def NAME: T_JMPr_c<PredNot, 0, 0>;
1034   // Predicate new
1035   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1036   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1037 }
1038
1039 multiclass JMPR_base<string BaseOp> {
1040   let BaseOpcode = BaseOp in {
1041     def NAME : T_JMPr;
1042     defm _t : JMPR_Pred<0>;
1043     defm _f : JMPR_Pred<1>;
1044   }
1045 }
1046
1047 let isTerminator = 1, neverHasSideEffects = 1 in {
1048 let isBranch = 1 in
1049 defm JMP : JMP_base<"JMP">, PredNewRel;
1050
1051 let isBranch = 1, isIndirectBranch = 1 in
1052 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1053
1054 let isReturn = 1, isCodeGenOnly = 1 in
1055 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1056 }
1057
1058 def : Pat<(retflag),
1059           (JMPret (i32 R31))>;
1060
1061 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1062       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1063
1064 // A return through builtin_eh_return.
1065 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
1066 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1067 def EH_RETURN_JMPR : T_JMPr;
1068
1069 def : Pat<(eh_return),
1070           (EH_RETURN_JMPR (i32 R31))>;
1071
1072 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1073           (JMPR (i32 IntRegs:$dst))>;
1074
1075 def : Pat<(brind (i32 IntRegs:$dst)),
1076           (JMPR (i32 IntRegs:$dst))>;
1077
1078 //===----------------------------------------------------------------------===//
1079 // JR -
1080 //===----------------------------------------------------------------------===//
1081
1082 //===----------------------------------------------------------------------===//
1083 // LD +
1084 //===----------------------------------------------------------------------===//
1085 ///
1086 // Load -- MEMri operand
1087 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1088                           bit isNot, bit isPredNew> {
1089   let isPredicatedNew = isPredNew in
1090   def NAME : LDInst2<(outs RC:$dst),
1091                        (ins PredRegs:$src1, MEMri:$addr),
1092             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1093             ") ")#"$dst = "#mnemonic#"($addr)",
1094             []>;
1095 }
1096
1097 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1098   let isPredicatedFalse = PredNot in {
1099     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1100     // Predicate new
1101     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1102   }
1103 }
1104
1105 let isExtendable = 1, neverHasSideEffects = 1 in
1106 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1107                     bits<5> ImmBits, bits<5> PredImmBits> {
1108
1109   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1110     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1111         isPredicable = 1 in
1112       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1113                    "$dst = "#mnemonic#"($addr)",
1114                    []>;
1115
1116     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1117         isPredicated = 1 in {
1118       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1119       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1120     }
1121   }
1122 }
1123
1124 let addrMode = BaseImmOffset, isMEMri = "true" in {
1125   let accessSize = ByteAccess in {
1126     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1127     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1128  }
1129
1130   let accessSize = HalfWordAccess in {
1131     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1132     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1133  }
1134
1135   let accessSize = WordAccess in
1136     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1137
1138   let accessSize = DoubleWordAccess in
1139     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1140 }
1141
1142 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1143             (LDrib ADDRriS11_0:$addr) >;
1144
1145 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1146             (LDriub ADDRriS11_0:$addr) >;
1147
1148 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1149             (LDrih ADDRriS11_1:$addr) >;
1150
1151 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1152             (LDriuh ADDRriS11_1:$addr) >;
1153
1154 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1155             (LDriw ADDRriS11_2:$addr) >;
1156
1157 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1158             (LDrid ADDRriS11_3:$addr) >;
1159
1160
1161 // Load - Base with Immediate offset addressing mode
1162 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1163                         bit isNot, bit isPredNew> {
1164   let isPredicatedNew = isPredNew in
1165   def NAME : LDInst2<(outs RC:$dst),
1166                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1167             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1168             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1169             []>;
1170 }
1171
1172 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1173                         bit PredNot> {
1174   let isPredicatedFalse = PredNot in {
1175     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1176     // Predicate new
1177     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1178   }
1179 }
1180
1181 let isExtendable = 1, neverHasSideEffects = 1 in
1182 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1183                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1184                    bits<5> PredImmBits> {
1185
1186   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1187     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1188         isPredicable = 1, AddedComplexity = 20 in
1189       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1190                    "$dst = "#mnemonic#"($src1+#$offset)",
1191                    []>;
1192
1193     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1194         isPredicated = 1 in {
1195       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1196       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1197     }
1198   }
1199 }
1200
1201 let addrMode = BaseImmOffset in {
1202   let accessSize = ByteAccess in {
1203     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1204                                   11, 6>, AddrModeRel;
1205     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1206                                    11, 6>, AddrModeRel;
1207   }
1208   let accessSize = HalfWordAccess in {
1209     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1210                                  12, 7>, AddrModeRel;
1211     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1212                                   12, 7>, AddrModeRel;
1213   }
1214   let accessSize = WordAccess in
1215     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1216                                  13, 8>, AddrModeRel;
1217
1218   let accessSize = DoubleWordAccess in
1219     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1220                                  14, 9>, AddrModeRel;
1221 }
1222
1223 let AddedComplexity = 20 in {
1224 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1225             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1226
1227 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1228             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1229
1230 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1231             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1232
1233 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1234             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1235
1236 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1237             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1238
1239 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1240             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1241 }
1242
1243 //===----------------------------------------------------------------------===//
1244 // Post increment load
1245 //===----------------------------------------------------------------------===//
1246
1247 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1248                             bit isNot, bit isPredNew> {
1249   let isPredicatedNew = isPredNew in
1250   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1251                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1252             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1253             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1254             [],
1255             "$src2 = $dst2">;
1256 }
1257
1258 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1259                            Operand ImmOp, bit PredNot> {
1260   let isPredicatedFalse = PredNot in {
1261     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1262     // Predicate new
1263     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1264     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1265   }
1266 }
1267
1268 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1269                       Operand ImmOp> {
1270
1271   let BaseOpcode = "POST_"#BaseOp in {
1272     let isPredicable = 1 in
1273     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1274                          (ins IntRegs:$src1, ImmOp:$offset),
1275                  "$dst = "#mnemonic#"($src1++#$offset)",
1276                  [],
1277                  "$src1 = $dst2">;
1278
1279     let isPredicated = 1 in {
1280       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1281       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1282     }
1283   }
1284 }
1285
1286 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1287   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1288                     PredNewRel;
1289   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1290                     PredNewRel;
1291   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1292                     PredNewRel;
1293   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1294                     PredNewRel;
1295   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1296                     PredNewRel;
1297   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1298                     PredNewRel;
1299 }
1300
1301 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1302            (i32 (LDrib ADDRriS11_0:$addr)) >;
1303
1304 // Load byte any-extend.
1305 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1306             (i32 (LDrib ADDRriS11_0:$addr)) >;
1307
1308 // Indexed load byte any-extend.
1309 let AddedComplexity = 20 in
1310 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1311             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1312
1313 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1314             (i32 (LDrih ADDRriS11_1:$addr))>;
1315
1316 let AddedComplexity = 20 in
1317 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1318             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1319
1320 let AddedComplexity = 10 in
1321 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1322             (i32 (LDriub ADDRriS11_0:$addr))>;
1323
1324 let AddedComplexity = 20 in
1325 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1326             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1327
1328 // Load predicate.
1329 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1330 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1331 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1332             (ins MEMri:$addr),
1333             "Error; should not emit",
1334             []>;
1335
1336 // Deallocate stack frame.
1337 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1338   def DEALLOCFRAME : LDInst2<(outs), (ins),
1339                      "deallocframe",
1340                      []>;
1341 }
1342
1343 // Load and unpack bytes to halfwords.
1344 //===----------------------------------------------------------------------===//
1345 // LD -
1346 //===----------------------------------------------------------------------===//
1347
1348 //===----------------------------------------------------------------------===//
1349 // MTYPE/ALU +
1350 //===----------------------------------------------------------------------===//
1351 //===----------------------------------------------------------------------===//
1352 // MTYPE/ALU -
1353 //===----------------------------------------------------------------------===//
1354
1355 //===----------------------------------------------------------------------===//
1356 // MTYPE/COMPLEX +
1357 //===----------------------------------------------------------------------===//
1358 //===----------------------------------------------------------------------===//
1359 // MTYPE/COMPLEX -
1360 //===----------------------------------------------------------------------===//
1361
1362 //===----------------------------------------------------------------------===//
1363 // MTYPE/MPYH +
1364 //===----------------------------------------------------------------------===//
1365 // Multiply and use lower result.
1366 // Rd=+mpyi(Rs,#u8)
1367 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1368 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1369               "$dst =+ mpyi($src1, #$src2)",
1370               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1371                                              u8ExtPred:$src2))]>;
1372
1373 // Rd=-mpyi(Rs,#u8)
1374 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1375               "$dst =- mpyi($src1, #$src2)",
1376               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1377                                                    u8ImmPred:$src2)))]>;
1378
1379 // Rd=mpyi(Rs,#m9)
1380 // s9 is NOT the same as m9 - but it works.. so far.
1381 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1382 // depending on the value of m9. See Arch Spec.
1383 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1384 CextOpcode = "MPYI", InputType = "imm" in
1385 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1386               "$dst = mpyi($src1, #$src2)",
1387               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1388                                              s9ExtPred:$src2))]>, ImmRegRel;
1389
1390 // Rd=mpyi(Rs,Rt)
1391 let CextOpcode = "MPYI", InputType = "reg" in
1392 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1393            "$dst = mpyi($src1, $src2)",
1394            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1395                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1396
1397 // Rx+=mpyi(Rs,#u8)
1398 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1399 CextOpcode = "MPYI_acc", InputType = "imm" in
1400 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1401             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1402             "$dst += mpyi($src2, #$src3)",
1403             [(set (i32 IntRegs:$dst),
1404                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1405                        (i32 IntRegs:$src1)))],
1406             "$src1 = $dst">, ImmRegRel;
1407
1408 // Rx+=mpyi(Rs,Rt)
1409 let CextOpcode = "MPYI_acc", InputType = "reg" in
1410 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1411             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1412             "$dst += mpyi($src2, $src3)",
1413             [(set (i32 IntRegs:$dst),
1414                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1415                        (i32 IntRegs:$src1)))],
1416             "$src1 = $dst">, ImmRegRel;
1417
1418 // Rx-=mpyi(Rs,#u8)
1419 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1420 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1421             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1422             "$dst -= mpyi($src2, #$src3)",
1423             [(set (i32 IntRegs:$dst),
1424                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1425                                                  u8ExtPred:$src3)))],
1426             "$src1 = $dst">;
1427
1428 // Multiply and use upper result.
1429 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1430 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1431 // Rd=mpy(Rs,Rt)
1432 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1433           "$dst = mpy($src1, $src2)",
1434           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1435                                            (i32 IntRegs:$src2)))]>;
1436
1437 // Rd=mpy(Rs,Rt):rnd
1438 // Rd=mpyu(Rs,Rt)
1439 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1440            "$dst = mpyu($src1, $src2)",
1441            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1442                                             (i32 IntRegs:$src2)))]>;
1443
1444 // Multiply and use full result.
1445 // Rdd=mpyu(Rs,Rt)
1446 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1447              "$dst = mpyu($src1, $src2)",
1448              [(set (i64 DoubleRegs:$dst),
1449                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1450                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1451
1452 // Rdd=mpy(Rs,Rt)
1453 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1454              "$dst = mpy($src1, $src2)",
1455              [(set (i64 DoubleRegs:$dst),
1456                    (mul (i64 (sext (i32 IntRegs:$src1))),
1457                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1458
1459 // Multiply and accumulate, use full result.
1460 // Rxx[+-]=mpy(Rs,Rt)
1461 // Rxx+=mpy(Rs,Rt)
1462 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1463             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1464             "$dst += mpy($src2, $src3)",
1465             [(set (i64 DoubleRegs:$dst),
1466             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1467                       (i64 (sext (i32 IntRegs:$src3)))),
1468                  (i64 DoubleRegs:$src1)))],
1469             "$src1 = $dst">;
1470
1471 // Rxx-=mpy(Rs,Rt)
1472 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1473             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1474             "$dst -= mpy($src2, $src3)",
1475             [(set (i64 DoubleRegs:$dst),
1476                   (sub (i64 DoubleRegs:$src1),
1477                        (mul (i64 (sext (i32 IntRegs:$src2))),
1478                             (i64 (sext (i32 IntRegs:$src3))))))],
1479             "$src1 = $dst">;
1480
1481 // Rxx[+-]=mpyu(Rs,Rt)
1482 // Rxx+=mpyu(Rs,Rt)
1483 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1484                             IntRegs:$src2, IntRegs:$src3),
1485              "$dst += mpyu($src2, $src3)",
1486              [(set (i64 DoubleRegs:$dst),
1487                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1488                              (i64 (anyext (i32 IntRegs:$src3)))),
1489                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1490
1491 // Rxx-=mpyu(Rs,Rt)
1492 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1493             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1494             "$dst -= mpyu($src2, $src3)",
1495             [(set (i64 DoubleRegs:$dst),
1496                   (sub (i64 DoubleRegs:$src1),
1497                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1498                             (i64 (anyext (i32 IntRegs:$src3))))))],
1499             "$src1 = $dst">;
1500
1501
1502 let InputType = "reg", CextOpcode = "ADD_acc" in
1503 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1504                             IntRegs:$src2, IntRegs:$src3),
1505              "$dst += add($src2, $src3)",
1506              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1507                                                  (i32 IntRegs:$src3)),
1508                                             (i32 IntRegs:$src1)))],
1509              "$src1 = $dst">, ImmRegRel;
1510
1511 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1512 InputType = "imm", CextOpcode = "ADD_acc" in
1513 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1514                             IntRegs:$src2, s8Ext:$src3),
1515              "$dst += add($src2, #$src3)",
1516              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1517                                                  s8_16ExtPred:$src3),
1518                                             (i32 IntRegs:$src1)))],
1519              "$src1 = $dst">, ImmRegRel;
1520
1521 let CextOpcode = "SUB_acc", InputType = "reg" in
1522 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1523                             IntRegs:$src2, IntRegs:$src3),
1524              "$dst -= add($src2, $src3)",
1525              [(set (i32 IntRegs:$dst),
1526                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1527                                                   (i32 IntRegs:$src3))))],
1528              "$src1 = $dst">, ImmRegRel;
1529
1530 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1531 CextOpcode = "SUB_acc", InputType = "imm" in
1532 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1533                             IntRegs:$src2, s8Ext:$src3),
1534              "$dst -= add($src2, #$src3)",
1535              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1536                                             (add (i32 IntRegs:$src2),
1537                                                  s8_16ExtPred:$src3)))],
1538              "$src1 = $dst">, ImmRegRel;
1539
1540 //===----------------------------------------------------------------------===//
1541 // MTYPE/MPYH -
1542 //===----------------------------------------------------------------------===//
1543
1544 //===----------------------------------------------------------------------===//
1545 // MTYPE/MPYS +
1546 //===----------------------------------------------------------------------===//
1547 //===----------------------------------------------------------------------===//
1548 // MTYPE/MPYS -
1549 //===----------------------------------------------------------------------===//
1550
1551 //===----------------------------------------------------------------------===//
1552 // MTYPE/VB +
1553 //===----------------------------------------------------------------------===//
1554 //===----------------------------------------------------------------------===//
1555 // MTYPE/VB -
1556 //===----------------------------------------------------------------------===//
1557
1558 //===----------------------------------------------------------------------===//
1559 // MTYPE/VH  +
1560 //===----------------------------------------------------------------------===//
1561 //===----------------------------------------------------------------------===//
1562 // MTYPE/VH  -
1563 //===----------------------------------------------------------------------===//
1564
1565 //===----------------------------------------------------------------------===//
1566 // ST +
1567 //===----------------------------------------------------------------------===//
1568 ///
1569 // Store doubleword.
1570
1571 //===----------------------------------------------------------------------===//
1572 // Post increment store
1573 //===----------------------------------------------------------------------===//
1574
1575 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1576                             bit isNot, bit isPredNew> {
1577   let isPredicatedNew = isPredNew in
1578   def NAME : STInst2PI<(outs IntRegs:$dst),
1579             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1580             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1581             ") ")#mnemonic#"($src2++#$offset) = $src3",
1582             [],
1583             "$src2 = $dst">;
1584 }
1585
1586 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1587                            Operand ImmOp, bit PredNot> {
1588   let isPredicatedFalse = PredNot in {
1589     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1590     // Predicate new
1591     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1592     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1593   }
1594 }
1595
1596 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1597 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1598                       Operand ImmOp> {
1599
1600   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1601     let isPredicable = 1 in
1602     def NAME : STInst2PI<(outs IntRegs:$dst),
1603                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1604                 mnemonic#"($src1++#$offset) = $src2",
1605                 [],
1606                 "$src1 = $dst">;
1607
1608     let isPredicated = 1 in {
1609       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1610       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1611     }
1612   }
1613 }
1614
1615 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1616 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1617 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1618
1619 let isNVStorable = 0 in
1620 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1621
1622 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1623                            s4_3ImmPred:$offset),
1624           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1625
1626 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1627                             s4_3ImmPred:$offset),
1628           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1629
1630 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1631           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1632
1633 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1634                        s4_3ImmPred:$offset),
1635           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1636
1637 //===----------------------------------------------------------------------===//
1638 // multiclass for the store instructions with MEMri operand.
1639 //===----------------------------------------------------------------------===//
1640 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1641                           bit isPredNew> {
1642   let isPredicatedNew = isPredNew in
1643   def NAME : STInst2<(outs),
1644             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1645             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1646             ") ")#mnemonic#"($addr) = $src2",
1647             []>;
1648 }
1649
1650 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1651   let isPredicatedFalse = PredNot in {
1652     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1653
1654     // Predicate new
1655     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1656     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1657   }
1658 }
1659
1660 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1661 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1662                     bits<5> ImmBits, bits<5> PredImmBits> {
1663
1664   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1665     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1666          isPredicable = 1 in
1667     def NAME : STInst2<(outs),
1668             (ins MEMri:$addr, RC:$src),
1669             mnemonic#"($addr) = $src",
1670             []>;
1671
1672     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1673         isPredicated = 1 in {
1674       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1675       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1676     }
1677   }
1678 }
1679
1680 let addrMode = BaseImmOffset, isMEMri = "true" in {
1681   let accessSize = ByteAccess in
1682     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1683
1684   let accessSize = HalfWordAccess in
1685     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1686
1687   let accessSize = WordAccess in
1688     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1689
1690   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1691     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1692 }
1693
1694 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1695           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1696
1697 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1698           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1699
1700 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1701           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1702
1703 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1704           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1705
1706
1707 //===----------------------------------------------------------------------===//
1708 // multiclass for the store instructions with base+immediate offset
1709 // addressing mode
1710 //===----------------------------------------------------------------------===//
1711 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1712                         bit isNot, bit isPredNew> {
1713   let isPredicatedNew = isPredNew in
1714   def NAME : STInst2<(outs),
1715             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1716             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1717             ") ")#mnemonic#"($src2+#$src3) = $src4",
1718             []>;
1719 }
1720
1721 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1722                         bit PredNot> {
1723   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1724     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1725
1726     // Predicate new
1727     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1728     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1729   }
1730 }
1731
1732 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1733 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1734                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1735                    bits<5> PredImmBits> {
1736
1737   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1738     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1739          isPredicable = 1 in
1740     def NAME : STInst2<(outs),
1741             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1742             mnemonic#"($src1+#$src2) = $src3",
1743             []>;
1744
1745     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1746       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1747       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1748     }
1749   }
1750 }
1751
1752 let addrMode = BaseImmOffset, InputType = "reg" in {
1753   let accessSize = ByteAccess in
1754     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1755                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1756
1757   let accessSize = HalfWordAccess in
1758     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1759                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1760
1761   let accessSize = WordAccess in
1762     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1763                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1764
1765   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1766     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1767                                   u6_3Ext, 14, 9>, AddrModeRel;
1768 }
1769
1770 let AddedComplexity = 10 in {
1771 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1772                                                   s11_0ExtPred:$offset)),
1773           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1774                          (i32 IntRegs:$src1))>;
1775
1776 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1777                                                    s11_1ExtPred:$offset)),
1778           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1779                          (i32 IntRegs:$src1))>;
1780
1781 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1782                                            s11_2ExtPred:$offset)),
1783           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1784                          (i32 IntRegs:$src1))>;
1785
1786 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1787                                               s11_3ExtPred:$offset)),
1788           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1789                          (i64 DoubleRegs:$src1))>;
1790 }
1791
1792 // memh(Rx++#s4:1)=Rt.H
1793
1794 // Store word.
1795 // Store predicate.
1796 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1797 def STriw_pred : STInst2<(outs),
1798             (ins MEMri:$addr, PredRegs:$src1),
1799             "Error; should not emit",
1800             []>;
1801
1802 // Allocate stack frame.
1803 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1804   def ALLOCFRAME : STInst2<(outs),
1805              (ins i32imm:$amt),
1806              "allocframe(#$amt)",
1807              []>;
1808 }
1809 //===----------------------------------------------------------------------===//
1810 // ST -
1811 //===----------------------------------------------------------------------===//
1812
1813 //===----------------------------------------------------------------------===//
1814 // STYPE/ALU +
1815 //===----------------------------------------------------------------------===//
1816 // Logical NOT.
1817 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1818                "$dst = not($src1)",
1819                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1820
1821
1822 // Sign extend word to doubleword.
1823 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1824            "$dst = sxtw($src1)",
1825            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1826 //===----------------------------------------------------------------------===//
1827 // STYPE/ALU -
1828 //===----------------------------------------------------------------------===//
1829
1830 //===----------------------------------------------------------------------===//
1831 // STYPE/BIT +
1832 //===----------------------------------------------------------------------===//
1833 // clrbit.
1834 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1835             "$dst = clrbit($src1, #$src2)",
1836             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1837                                            (not
1838                                               (shl 1, u5ImmPred:$src2))))]>;
1839
1840 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1841             "$dst = clrbit($src1, #$src2)",
1842             []>;
1843
1844 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1845 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1846       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1847
1848 // setbit.
1849 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1850             "$dst = setbit($src1, #$src2)",
1851             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1852                                           (shl 1, u5ImmPred:$src2)))]>;
1853
1854 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1855 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1856             "$dst = setbit($src1, #$src2)",
1857             []>;
1858
1859 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1860       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1861
1862 // togglebit.
1863 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1864             "$dst = setbit($src1, #$src2)",
1865             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1866                                           (shl 1, u5ImmPred:$src2)))]>;
1867
1868 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1869 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1870             "$dst = togglebit($src1, #$src2)",
1871             []>;
1872
1873 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1874       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1875
1876 // Predicate transfer.
1877 let neverHasSideEffects = 1 in
1878 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1879                "$dst = $src1  /* Should almost never emit this. */",
1880                []>;
1881
1882 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1883                "$dst = $src1  /* Should almost never emit this. */",
1884                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1885 //===----------------------------------------------------------------------===//
1886 // STYPE/PRED -
1887 //===----------------------------------------------------------------------===//
1888
1889 //===----------------------------------------------------------------------===//
1890 // STYPE/SHIFT +
1891 //===----------------------------------------------------------------------===//
1892 // Shift by immediate.
1893 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1894              "$dst = asr($src1, #$src2)",
1895              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1896                                             u5ImmPred:$src2))]>;
1897
1898 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1899               "$dst = asr($src1, #$src2)",
1900               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1901                                                 u6ImmPred:$src2))]>;
1902
1903 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1904           "$dst = asl($src1, #$src2)",
1905           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1906                                          u5ImmPred:$src2))]>;
1907
1908 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1909               "$dst = asl($src1, #$src2)",
1910               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1911                                                 u6ImmPred:$src2))]>;
1912
1913 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1914              "$dst = lsr($src1, #$src2)",
1915              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1916                                             u5ImmPred:$src2))]>;
1917
1918 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1919               "$dst = lsr($src1, #$src2)",
1920               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1921                                                 u6ImmPred:$src2))]>;
1922
1923 // Shift by immediate and add.
1924 let AddedComplexity = 100 in
1925 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1926                                              u3Imm:$src3),
1927              "$dst = addasl($src1, $src2, #$src3)",
1928              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1929                                        (shl (i32 IntRegs:$src2),
1930                                             u3ImmPred:$src3)))]>;
1931
1932 // Shift by register.
1933 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1934              "$dst = asl($src1, $src2)",
1935              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1936                                             (i32 IntRegs:$src2)))]>;
1937
1938 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1939              "$dst = asr($src1, $src2)",
1940              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1941                                             (i32 IntRegs:$src2)))]>;
1942
1943 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1944              "$dst = lsl($src1, $src2)",
1945              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1946                                             (i32 IntRegs:$src2)))]>;
1947
1948 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1949              "$dst = lsr($src1, $src2)",
1950              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1951                                             (i32 IntRegs:$src2)))]>;
1952
1953 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1954            "$dst = asl($src1, $src2)",
1955            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1956                                              (i32 IntRegs:$src2)))]>;
1957
1958 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1959            "$dst = lsl($src1, $src2)",
1960            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1961                                              (i32 IntRegs:$src2)))]>;
1962
1963 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1964                                                  IntRegs:$src2),
1965               "$dst = asr($src1, $src2)",
1966               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1967                                                 (i32 IntRegs:$src2)))]>;
1968
1969 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1970                                                  IntRegs:$src2),
1971               "$dst = lsr($src1, $src2)",
1972               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1973                                                 (i32 IntRegs:$src2)))]>;
1974
1975 //===----------------------------------------------------------------------===//
1976 // STYPE/SHIFT -
1977 //===----------------------------------------------------------------------===//
1978
1979 //===----------------------------------------------------------------------===//
1980 // STYPE/VH +
1981 //===----------------------------------------------------------------------===//
1982 //===----------------------------------------------------------------------===//
1983 // STYPE/VH -
1984 //===----------------------------------------------------------------------===//
1985
1986 //===----------------------------------------------------------------------===//
1987 // STYPE/VW +
1988 //===----------------------------------------------------------------------===//
1989 //===----------------------------------------------------------------------===//
1990 // STYPE/VW -
1991 //===----------------------------------------------------------------------===//
1992
1993 //===----------------------------------------------------------------------===//
1994 // SYSTEM/SUPER +
1995 //===----------------------------------------------------------------------===//
1996
1997 //===----------------------------------------------------------------------===//
1998 // SYSTEM/USER +
1999 //===----------------------------------------------------------------------===//
2000 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2001 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2002                            [SDNPHasChain]>;
2003
2004 let hasSideEffects = 1, isSolo = 1 in
2005 def BARRIER : SYSInst<(outs), (ins),
2006                      "barrier",
2007                      [(HexagonBARRIER)]>;
2008
2009 //===----------------------------------------------------------------------===//
2010 // SYSTEM/SUPER -
2011 //===----------------------------------------------------------------------===//
2012
2013 // TFRI64 - assembly mapped.
2014 let isReMaterializable = 1 in
2015 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2016              "$dst = #$src1",
2017              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2018
2019 let AddedComplexity = 100, isPredicated = 1 in
2020 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2021             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2022             "Error; should not emit",
2023             [(set (i32 IntRegs:$dst),
2024              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2025                           s12ImmPred:$src3)))]>;
2026
2027 let AddedComplexity = 100, isPredicated = 1 in
2028 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2029             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2030             "Error; should not emit",
2031             [(set (i32 IntRegs:$dst),
2032              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2033                           (i32 IntRegs:$src3))))]>;
2034
2035 let AddedComplexity = 100, isPredicated = 1 in
2036 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2037                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2038                      "Error; should not emit",
2039                      [(set (i32 IntRegs:$dst),
2040                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2041                                         s12ImmPred:$src3)))]>;
2042
2043 // Generate frameindex addresses.
2044 let isReMaterializable = 1 in
2045 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2046              "$dst = add($src1)",
2047              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2048
2049 //
2050 // CR - Type.
2051 //
2052 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2053 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2054                       "loop0($offset, #$src2)",
2055                       []>;
2056 }
2057
2058 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2059 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2060                       "loop0($offset, $src2)",
2061                       []>;
2062 }
2063
2064 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2065     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2066 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2067                        ":endloop0",
2068                        []>;
2069 }
2070
2071 // Support for generating global address.
2072 // Taken from X86InstrInfo.td.
2073 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2074                                             SDTCisVT<0, i32>,
2075                                             SDTCisVT<1, i32>,
2076                                             SDTCisPtrTy<0>]>;
2077 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2078 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2079
2080 // HI/LO Instructions
2081 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2082 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2083                   "$dst.l = #LO($global)",
2084                   []>;
2085
2086 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2087 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2088                   "$dst.h = #HI($global)",
2089                   []>;
2090
2091 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2092 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2093                   "$dst.l = #LO($imm_value)",
2094                   []>;
2095
2096
2097 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2098 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2099                   "$dst.h = #HI($imm_value)",
2100                   []>;
2101
2102 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2103 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2104                   "$dst.l = #LO($jt)",
2105                   []>;
2106
2107 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2108 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2109                   "$dst.h = #HI($jt)",
2110                   []>;
2111
2112
2113 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2114 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2115                   "$dst.l = #LO($label)",
2116                   []>;
2117
2118 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2119 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2120                   "$dst.h = #HI($label)",
2121                   []>;
2122
2123 // This pattern is incorrect. When we add small data, we should change
2124 // this pattern to use memw(#foo).
2125 // This is for sdata.
2126 let isMoveImm = 1 in
2127 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2128               "$dst = CONST32(#$global)",
2129               [(set (i32 IntRegs:$dst),
2130                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2131
2132 // This is for non-sdata.
2133 let isReMaterializable = 1, isMoveImm = 1 in
2134 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2135                   "$dst = CONST32(#$global)",
2136                   [(set (i32 IntRegs:$dst),
2137                         (HexagonCONST32 tglobaladdr:$global))]>;
2138
2139 let isReMaterializable = 1, isMoveImm = 1 in
2140 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2141                      "$dst = CONST32(#$jt)",
2142                      [(set (i32 IntRegs:$dst),
2143                            (HexagonCONST32 tjumptable:$jt))]>;
2144
2145 let isReMaterializable = 1, isMoveImm = 1 in
2146 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2147                     "$dst = CONST32(#$global)",
2148                     [(set (i32 IntRegs:$dst),
2149                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2150
2151 let isReMaterializable = 1, isMoveImm = 1 in
2152 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2153                        "$dst = CONST32(#$global)",
2154                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2155
2156 // Map BlockAddress lowering to CONST32_Int_Real
2157 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2158           (CONST32_Int_Real tblockaddress:$addr)>;
2159
2160 let isReMaterializable = 1, isMoveImm = 1 in
2161 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2162                     "$dst = CONST32($label)",
2163                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2164
2165 let isReMaterializable = 1, isMoveImm = 1 in
2166 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2167                        "$dst = CONST64(#$global)",
2168                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2169
2170 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2171                   "$dst = xor($dst, $dst)",
2172                   [(set (i1 PredRegs:$dst), 0)]>;
2173
2174 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2175        "$dst = mpy($src1, $src2)",
2176        [(set (i32 IntRegs:$dst),
2177              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2178                                         (i64 (sext (i32 IntRegs:$src2))))),
2179                               (i32 32)))))]>;
2180
2181 // Pseudo instructions.
2182 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2183
2184 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2185                                         SDTCisVT<1, i32> ]>;
2186
2187 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2188                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2189
2190 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2191                     [SDNPHasChain, SDNPOutGlue]>;
2192
2193 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2194
2195 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2196            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2197
2198 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2199 // Optional Flag and Variable Arguments.
2200 // Its 1 Operand has pointer type.
2201 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2202                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2203
2204 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2205  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2206                         "Should never be emitted",
2207                         [(callseq_start timm:$amt)]>;
2208 }
2209
2210 let Defs = [R29, R30, R31], Uses = [R29] in {
2211  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2212                       "Should never be emitted",
2213                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2214 }
2215 // Call subroutine.
2216 let isCall = 1, neverHasSideEffects = 1,
2217   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2218           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2219   def CALL : JInst<(outs), (ins calltarget:$dst),
2220              "call $dst", []>;
2221 }
2222
2223 // Call subroutine from register.
2224 let isCall = 1, neverHasSideEffects = 1,
2225   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2226           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2227   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2228               "callr $dst",
2229               []>;
2230  }
2231
2232
2233 // Indirect tail-call.
2234 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2235 def TCRETURNR : T_JMPr;
2236
2237 // Direct tail-calls.
2238 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2239 isTerminator = 1, isCodeGenOnly = 1 in {
2240   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2241   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2242 }
2243
2244 // Map call instruction.
2245 def : Pat<(call (i32 IntRegs:$dst)),
2246       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2247 def : Pat<(call tglobaladdr:$dst),
2248       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2249 def : Pat<(call texternalsym:$dst),
2250       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2251 //Tail calls.
2252 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2253       (TCRETURNtg tglobaladdr:$dst)>;
2254 def : Pat<(HexagonTCRet texternalsym:$dst),
2255       (TCRETURNtext texternalsym:$dst)>;
2256 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2257       (TCRETURNR (i32 IntRegs:$dst))>;
2258
2259 // Atomic load and store support
2260 // 8 bit atomic load
2261 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2262           (i32 (LDriub ADDRriS11_0:$src1))>;
2263
2264 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2265           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2266
2267 // 16 bit atomic load
2268 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2269           (i32 (LDriuh ADDRriS11_1:$src1))>;
2270
2271 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2272           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2273
2274 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2275           (i32 (LDriw ADDRriS11_2:$src1))>;
2276
2277 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2278           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2279
2280 // 64 bit atomic load
2281 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2282           (i64 (LDrid ADDRriS11_3:$src1))>;
2283
2284 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2285           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2286
2287
2288 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2289           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2290
2291 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2292                           (i32 IntRegs:$src1)),
2293           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2294                          (i32 IntRegs:$src1))>;
2295
2296
2297 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2298           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2299
2300 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2301                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2302           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2303                          (i32 IntRegs:$src1))>;
2304
2305 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2306           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2307
2308 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2309                            (i32 IntRegs:$src1)),
2310           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2311                          (i32 IntRegs:$src1))>;
2312
2313
2314
2315
2316 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2317           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2318
2319 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2320                            (i64 DoubleRegs:$src1)),
2321           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2322                          (i64 DoubleRegs:$src1))>;
2323
2324 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2325 def : Pat <(and (i32 IntRegs:$src1), 65535),
2326       (A2_zxth (i32 IntRegs:$src1))>;
2327
2328 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2329 def : Pat <(and (i32 IntRegs:$src1), 255),
2330       (A2_zxtb (i32 IntRegs:$src1))>;
2331
2332 // Map Add(p1, true) to p1 = not(p1).
2333 //     Add(p1, false) should never be produced,
2334 //     if it does, it got to be mapped to NOOP.
2335 def : Pat <(add (i1 PredRegs:$src1), -1),
2336       (NOT_p (i1 PredRegs:$src1))>;
2337
2338 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2339 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2340       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2341                            s8ImmPred:$src2))>;
2342
2343 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2344 // => r0 = TFR_condset_ri(p0, r1, #i)
2345 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2346                    (i32 IntRegs:$src3)),
2347       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2348                            s12ImmPred:$src2))>;
2349
2350 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2351 // => r0 = TFR_condset_ir(p0, #i, r1)
2352 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2353       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2354                            (i32 IntRegs:$src2)))>;
2355
2356 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2357 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2358       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2359
2360 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2361 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2362       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2363
2364
2365 let AddedComplexity = 100 in
2366 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2367       (i64 (COMBINE_rr (TFRI 0),
2368                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2369       Requires<[NoV4T]>;
2370
2371 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2372 let AddedComplexity = 10 in
2373 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2374       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2375
2376 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2377 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2378       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2379
2380 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2381 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2382       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2383                                                  subreg_loreg))))))>;
2384
2385 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2386 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2387       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2388                                                  subreg_loreg))))))>;
2389
2390 // We want to prevent emitting pnot's as much as possible.
2391 // Map brcond with an unsupported setcc to a JMP_f.
2392 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2393                         bb:$offset),
2394       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2395                 bb:$offset)>;
2396
2397 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2398                         bb:$offset),
2399       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2400
2401 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2402       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2403
2404 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2405       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2406
2407 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2408 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2409                         bb:$offset),
2410       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2411                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2412
2413 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2414 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2415                         bb:$offset),
2416       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2417
2418 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2419                    bb:$offset),
2420       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2421                    bb:$offset)>;
2422
2423 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2424                         bb:$offset),
2425       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2426                 bb:$offset)>;
2427
2428 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2429                    bb:$offset),
2430       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2431                 bb:$offset)>;
2432
2433 // Map from a 64-bit select to an emulated 64-bit mux.
2434 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2435 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2436                    (i64 DoubleRegs:$src3)),
2437       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2438                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2439                                                          subreg_hireg)),
2440                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2441                                                          subreg_hireg)))),
2442                        (i32 (C2_mux (i1 PredRegs:$src1),
2443                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2444                                                          subreg_loreg)),
2445                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2446                                                          subreg_loreg))))))>;
2447
2448 // Map from a 1-bit select to logical ops.
2449 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2450 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2451                    (i1 PredRegs:$src3)),
2452       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2453              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2454
2455 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2456 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2457       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2458
2459 // Map for truncating from 64 immediates to 32 bit immediates.
2460 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2461       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2462
2463 // Map for truncating from i64 immediates to i1 bit immediates.
2464 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2465        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2466                                           subreg_loreg))))>;
2467
2468 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2469 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2470       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2471                                                      subreg_loreg)))>;
2472
2473 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2474 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2475       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2476                                                      subreg_loreg)))>;
2477 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2478 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2479       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2480                                                      subreg_loreg)))>;
2481
2482 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2483 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2484       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2485                                                      subreg_loreg)))>;
2486
2487 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2488 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2489       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2490
2491
2492 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2493 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2494       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2495
2496 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2497 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2498       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2499
2500 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2501 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2502 // Better way to do this?
2503 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2504       (i64 (SXTW (i32 IntRegs:$src1)))>;
2505
2506 // Map cmple -> cmpgt.
2507 // rs <= rt -> !(rs > rt).
2508 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2509       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2510
2511 // rs <= rt -> !(rs > rt).
2512 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2513       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2514
2515 // Rss <= Rtt -> !(Rss > Rtt).
2516 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2517       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2518
2519 // Map cmpne -> cmpeq.
2520 // Hexagon_TODO: We should improve on this.
2521 // rs != rt -> !(rs == rt).
2522 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2523       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2524
2525 // Map cmpne(Rs) -> !cmpeqe(Rs).
2526 // rs != rt -> !(rs == rt).
2527 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2528       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2529
2530 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2531 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2532       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2533
2534 // Map cmpne(Rss) -> !cmpew(Rss).
2535 // rs != rt -> !(rs == rt).
2536 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2537       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2538                                      (i64 DoubleRegs:$src2)))))>;
2539
2540 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2541 // rs >= rt -> !(rt > rs).
2542 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2543       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2544
2545 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2546 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2547       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2548
2549 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2550 // rss >= rtt -> !(rtt > rss).
2551 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2552       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2553                                 (i64 DoubleRegs:$src1)))))>;
2554
2555 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2556 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2557 // rs < rt -> !(rs >= rt).
2558 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2559       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2560
2561 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2562 // rs < rt -> rt > rs.
2563 // We can let assembler map it, or we can do in the compiler itself.
2564 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2565       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2566
2567 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2568 // rss < rtt -> (rtt > rss).
2569 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2570       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2571
2572 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2573 // rs < rt -> rt > rs.
2574 // We can let assembler map it, or we can do in the compiler itself.
2575 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2576       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2577
2578 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2579 // rs < rt -> rt > rs.
2580 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2581       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2582
2583 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2584 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2585       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2586
2587 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2588 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2589       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2590
2591 // Generate cmpgtu(Rs, #u9)
2592 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2593       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2594
2595 // Map from Rs >= Rt -> !(Rt > Rs).
2596 // rs >= rt -> !(rt > rs).
2597 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2598       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2599
2600 // Map from Rs >= Rt -> !(Rt > Rs).
2601 // rs >= rt -> !(rt > rs).
2602 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2603       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2604
2605 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2606 // Map from (Rs <= Rt) -> !(Rs > Rt).
2607 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2608       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2609
2610 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2611 // Map from (Rs <= Rt) -> !(Rs > Rt).
2612 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2613       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2614
2615 // Sign extends.
2616 // i1 -> i32
2617 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2618       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2619
2620 // i1 -> i64
2621 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2622       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2623
2624 // Convert sign-extended load back to load and sign extend.
2625 // i8 -> i64
2626 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2627       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2628
2629 // Convert any-extended load back to load and sign extend.
2630 // i8 -> i64
2631 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2632       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2633
2634 // Convert sign-extended load back to load and sign extend.
2635 // i16 -> i64
2636 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2637       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2638
2639 // Convert sign-extended load back to load and sign extend.
2640 // i32 -> i64
2641 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2642       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2643
2644
2645 // Zero extends.
2646 // i1 -> i32
2647 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2648       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2649
2650 // i1 -> i64
2651 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2652       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2653       Requires<[NoV4T]>;
2654
2655 // i32 -> i64
2656 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2657       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2658       Requires<[NoV4T]>;
2659
2660 // i8 -> i64
2661 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2662       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2663       Requires<[NoV4T]>;
2664
2665 let AddedComplexity = 20 in
2666 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2667                                 s11_0ExtPred:$offset))),
2668       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2669                                   s11_0ExtPred:$offset)))>,
2670       Requires<[NoV4T]>;
2671
2672 // i1 -> i64
2673 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2674       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2675       Requires<[NoV4T]>;
2676
2677 let AddedComplexity = 20 in
2678 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2679                                 s11_0ExtPred:$offset))),
2680       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2681                                   s11_0ExtPred:$offset)))>,
2682       Requires<[NoV4T]>;
2683
2684 // i16 -> i64
2685 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2686       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2687       Requires<[NoV4T]>;
2688
2689 let AddedComplexity = 20 in
2690 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2691                                   s11_1ExtPred:$offset))),
2692       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2693                                   s11_1ExtPred:$offset)))>,
2694       Requires<[NoV4T]>;
2695
2696 // i32 -> i64
2697 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2698       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2699       Requires<[NoV4T]>;
2700
2701 let AddedComplexity = 100 in
2702 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2703       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2704                                   s11_2ExtPred:$offset)))>,
2705       Requires<[NoV4T]>;
2706
2707 let AddedComplexity = 10 in
2708 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2709       (i32 (LDriw ADDRriS11_0:$src1))>;
2710
2711 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2712 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2713       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2714
2715 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2716 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2717       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2718
2719 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2720 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2721       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2722
2723
2724 let AddedComplexity = 100 in
2725 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2726                            (i32 32))),
2727                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2728                                          s11_2ExtPred:$offset2)))))),
2729         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2730                         (LDriw_indexed IntRegs:$src2,
2731                                        s11_2ExtPred:$offset2)))>;
2732
2733 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2734                            (i32 32))),
2735                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2736         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2737                         (LDriw ADDRriS11_2:$srcLow)))>;
2738
2739 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2740                            (i32 32))),
2741                (i64 (zext (i32 IntRegs:$srcLow))))),
2742         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2743                         IntRegs:$srcLow))>;
2744
2745 let AddedComplexity = 100 in
2746 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2747                            (i32 32))),
2748                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2749                                          s11_2ExtPred:$offset2)))))),
2750         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2751                         (LDriw_indexed IntRegs:$src2,
2752                                        s11_2ExtPred:$offset2)))>;
2753
2754 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2755                            (i32 32))),
2756                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2757         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2758                         (LDriw ADDRriS11_2:$srcLow)))>;
2759
2760 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2761                            (i32 32))),
2762                (i64 (zext (i32 IntRegs:$srcLow))))),
2763         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2764                         IntRegs:$srcLow))>;
2765
2766 // Any extended 64-bit load.
2767 // anyext i32 -> i64
2768 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2769       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2770       Requires<[NoV4T]>;
2771
2772 // When there is an offset we should prefer the pattern below over the pattern above.
2773 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2774 // So this complexity below is comfortably higher to allow for choosing the below.
2775 // If this is not done then we generate addresses such as
2776 // ********************************************
2777 //        r1 = add (r0, #4)
2778 //        r1 = memw(r1 + #0)
2779 //  instead of
2780 //        r1 = memw(r0 + #4)
2781 // ********************************************
2782 let AddedComplexity = 100 in
2783 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2784       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2785                                   s11_2ExtPred:$offset)))>,
2786       Requires<[NoV4T]>;
2787
2788 // anyext i16 -> i64.
2789 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2790       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2791       Requires<[NoV4T]>;
2792
2793 let AddedComplexity = 20 in
2794 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2795                                   s11_1ExtPred:$offset))),
2796       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2797                                   s11_1ExtPred:$offset)))>,
2798       Requires<[NoV4T]>;
2799
2800 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2801 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2802       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2803       Requires<[NoV4T]>;
2804
2805 // Multiply 64-bit unsigned and use upper result.
2806 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2807       (i64
2808        (MPYU64_acc
2809         (i64
2810          (COMBINE_rr
2811           (TFRI 0),
2812            (i32
2813             (EXTRACT_SUBREG
2814              (i64
2815               (LSRd_ri
2816                (i64
2817                 (MPYU64_acc
2818                  (i64
2819                   (MPYU64_acc
2820                    (i64
2821                     (COMBINE_rr (TFRI 0),
2822                      (i32
2823                       (EXTRACT_SUBREG
2824                        (i64
2825                         (LSRd_ri
2826                          (i64
2827                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2828                                                        subreg_loreg)),
2829                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2830                                                        subreg_loreg)))), 32)),
2831                        subreg_loreg)))),
2832                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2833                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2834                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2835                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2836                32)), subreg_loreg)))),
2837         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2838         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2839
2840 // Multiply 64-bit signed and use upper result.
2841 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2842       (i64
2843        (MPY64_acc
2844         (i64
2845          (COMBINE_rr (TFRI 0),
2846           (i32
2847            (EXTRACT_SUBREG
2848             (i64
2849              (LSRd_ri
2850               (i64
2851                (MPY64_acc
2852                 (i64
2853                  (MPY64_acc
2854                   (i64
2855                    (COMBINE_rr (TFRI 0),
2856                     (i32
2857                      (EXTRACT_SUBREG
2858                       (i64
2859                        (LSRd_ri
2860                         (i64
2861                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2862                                                       subreg_loreg)),
2863                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2864                                                       subreg_loreg)))), 32)),
2865                       subreg_loreg)))),
2866                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2867                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2868                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2869                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2870               32)), subreg_loreg)))),
2871         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2872         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2873
2874 // Hexagon specific ISD nodes.
2875 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2876 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2877                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2878 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2879                                   SDTHexagonADJDYNALLOC>;
2880 // Needed to tag these instructions for stack layout.
2881 let usesCustomInserter = 1 in
2882 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2883                                                      s16Imm:$src2),
2884                   "$dst = add($src1, #$src2)",
2885                   [(set (i32 IntRegs:$dst),
2886                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2887                                              s16ImmPred:$src2))]>;
2888
2889 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2890 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2891 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2892                 "$dst = $src1",
2893                 [(set (i32 IntRegs:$dst),
2894                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2895
2896 let AddedComplexity = 100 in
2897 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2898       (COPY (i32 IntRegs:$src1))>;
2899
2900 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2901
2902 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2903           (i32 (CONST32_set_jt tjumptable:$dst))>;
2904
2905 // XTYPE/SHIFT
2906
2907 // Multi-class for logical operators :
2908 // Shift by immediate/register and accumulate/logical
2909 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2910   def _ri : SInst_acc<(outs IntRegs:$dst),
2911             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2912             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2913             [(set (i32 IntRegs:$dst),
2914                   (OpNode2 (i32 IntRegs:$src1),
2915                            (OpNode1 (i32 IntRegs:$src2),
2916                                     u5ImmPred:$src3)))],
2917             "$src1 = $dst">;
2918
2919   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2920             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2921             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2922             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2923                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2924             "$src1 = $dst">;
2925 }
2926
2927 // Multi-class for logical operators :
2928 // Shift by register and accumulate/logical (32/64 bits)
2929 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2930   def _rr : SInst_acc<(outs IntRegs:$dst),
2931             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2932             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2933             [(set (i32 IntRegs:$dst),
2934                   (OpNode2 (i32 IntRegs:$src1),
2935                            (OpNode1 (i32 IntRegs:$src2),
2936                                     (i32 IntRegs:$src3))))],
2937             "$src1 = $dst">;
2938
2939   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2940             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2941             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2942             [(set (i64 DoubleRegs:$dst),
2943                   (OpNode2 (i64 DoubleRegs:$src1),
2944                            (OpNode1 (i64 DoubleRegs:$src2),
2945                                     (i32 IntRegs:$src3))))],
2946             "$src1 = $dst">;
2947
2948 }
2949
2950 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2951 let AddedComplexity = 100 in
2952   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2953   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2954   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2955   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2956 }
2957
2958 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2959 let AddedComplexity = 100 in
2960   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2961   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2962   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2963   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2964 }
2965
2966 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2967 let AddedComplexity = 100 in
2968   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2969 }
2970
2971 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2972            xtype_xor_imm<"asl", shl>;
2973
2974 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2975            xtype_xor_imm<"lsr", srl>;
2976
2977 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2978 defm LSL : basic_xtype_reg<"lsl", shl>;
2979
2980 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2981 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2982       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2983
2984 //===----------------------------------------------------------------------===//
2985 // V3 Instructions +
2986 //===----------------------------------------------------------------------===//
2987
2988 include "HexagonInstrInfoV3.td"
2989
2990 //===----------------------------------------------------------------------===//
2991 // V3 Instructions -
2992 //===----------------------------------------------------------------------===//
2993
2994 //===----------------------------------------------------------------------===//
2995 // V4 Instructions +
2996 //===----------------------------------------------------------------------===//
2997
2998 include "HexagonInstrInfoV4.td"
2999
3000 //===----------------------------------------------------------------------===//
3001 // V4 Instructions -
3002 //===----------------------------------------------------------------------===//
3003
3004 //===----------------------------------------------------------------------===//
3005 // V5 Instructions +
3006 //===----------------------------------------------------------------------===//
3007
3008 include "HexagonInstrInfoV5.td"
3009
3010 //===----------------------------------------------------------------------===//
3011 // V5 Instructions -
3012 //===----------------------------------------------------------------------===//