lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let InputType = "reg" in
  43     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  44                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  45                    [(set (i1 PredRegs:$dst),
  46                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  47
  48     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  49     opExtentBits = 10, InputType = "imm" in
  50     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  51                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  52                    [(set (i1 PredRegs:$dst),
  53                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  54   }
  55 }
  56
  57 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  58   let CextOpcode = CextOp in {
  59     let InputType = "reg" in
  60     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  61                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  62                    [(set (i1 PredRegs:$dst),
  63                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  64
  65     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  66     opExtentBits = 9, InputType = "imm" in
  67     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  68                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  69                    [(set (i1 PredRegs:$dst),
  70                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  71   }
  72 }
  73
  74 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  75 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  76   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  77                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  78                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  79                                                    s8ExtPred:$c))]>;
  80 }
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU (Instructions with register-register form)
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonWrapperCombineII :
  90   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  91
  92 def HexagonWrapperCombineRR :
  93   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  94
  95 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  96 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  97                   bit IsComm>
  98   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  99              "$Rd = "#mnemonic#"($Rs, $Rt)",
 100              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 101   let isCommutable = IsComm;
 102   let BaseOpcode = mnemonic#_rr;
 103   let CextOpcode = mnemonic;
 104
 105   bits<5> Rs;
 106   bits<5> Rt;
 107   bits<5> Rd;
 108
 109   let IClass = 0b1111;
 110   let Inst{27} = 0b0;
 111   let Inst{26-24} = MajOp;
 112   let Inst{23-21} = MinOp;
 113   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 114   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 115   let Inst{4-0} = Rd;
 116 }
 117
 118 let hasSideEffects = 0, hasNewValue = 1 in
 119 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 120                        bit OpsRev, bit PredNot, bit PredNew>
 121   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 122              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 123              "$Rd = "#mnemonic#"($Rs, $Rt)",
 124              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 125   let isPredicated = 1;
 126   let isPredicatedFalse = PredNot;
 127   let isPredicatedNew = PredNew;
 128   let BaseOpcode = mnemonic#_rr;
 129   let CextOpcode = mnemonic;
 130
 131   bits<2> Pu;
 132   bits<5> Rs;
 133   bits<5> Rt;
 134   bits<5> Rd;
 135
 136   let IClass = 0b1111;
 137   let Inst{27} = 0b1;
 138   let Inst{26-24} = MajOp;
 139   let Inst{23-21} = MinOp;
 140   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 141   let Inst{13} = PredNew;
 142   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 143   let Inst{7} = PredNot;
 144   let Inst{6-5} = Pu;
 145   let Inst{4-0} = Rd;
 146 }
 147
 148 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 149                          bit OpsRev> {
 150   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 151   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 152   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 153   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 154 }
 155
 156 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 157                           bit OpsRev, bit IsComm> {
 158   let isPredicable = 1 in
 159   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 160   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 161 }
 162
 163 let isCodeGenOnly = 0 in
 164 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 165 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 166 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 167 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 168 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 169
 170 // Pats for instruction selection.
 171 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 172   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 173         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 174
 175 def: BinOp32_pat<add, A2_add, i32>;
 176 def: BinOp32_pat<and, A2_and, i32>;
 177 def: BinOp32_pat<or,  A2_or,  i32>;
 178 def: BinOp32_pat<sub, A2_sub, i32>;
 179 def: BinOp32_pat<xor, A2_xor, i32>;
 180
 181 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 182                        bit isPredNew> {
 183   let isPredicatedNew = isPredNew in
 184   def NAME : ALU32_rr<(outs RC:$dst),
 185             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 186             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 187             ") $dst = ")#mnemonic#"($src2, $src3)",
 188             []>;
 189 }
 190
 191 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 192   let isPredicatedFalse = PredNot in {
 193     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 194     // Predicate new
 195     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 196   }
 197 }
 198
 199 // Combines the two integer registers SRC1 and SRC2 into a double register.
 200 let isPredicable = 1 in
 201 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 202                            (ins IntRegs:$src1, IntRegs:$src2),
 203             "$dst = combine($src1, $src2)",
 204             [(set (i64 DoubleRegs:$dst),
 205               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 206                                             (i32 IntRegs:$src2))))]>;
 207
 208 multiclass Combine_base {
 209   let BaseOpcode = "combine" in {
 210     def NAME : T_Combine;
 211     let neverHasSideEffects = 1, isPredicated = 1 in {
 212       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 213       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 214     }
 215   }
 216 }
 217
 218 defm COMBINE_rr : Combine_base, PredNewRel;
 219
 220 // Combines the two immediates SRC1 and SRC2 into a double register.
 221 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 222   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 223   "$dst = combine(#$src1, #$src2)",
 224   [(set (i64 DoubleRegs:$dst),
 225         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 226
 227 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 228 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 229
 230 //===----------------------------------------------------------------------===//
 231 // ALU32/ALU (ADD with register-immediate form)
 232 //===----------------------------------------------------------------------===//
 233 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 234   let isPredicatedNew = isPredNew in
 235   def NAME : ALU32_ri<(outs IntRegs:$dst),
 236             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 237             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 238             ") $dst = ")#mnemonic#"($src2, #$src3)",
 239             []>;
 240 }
 241
 242 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 243   let isPredicatedFalse = PredNot in {
 244     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 245     // Predicate new
 246     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 247   }
 248 }
 249
 250 let isExtendable = 1, InputType = "imm" in
 251 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 252   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 253     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 254     isPredicable = 1 in
 255     def NAME : ALU32_ri<(outs IntRegs:$dst),
 256             (ins IntRegs:$src1, s16Ext:$src2),
 257             "$dst = "#mnemonic#"($src1, #$src2)",
 258             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 259                                               (s16ExtPred:$src2)))]>;
 260
 261     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 262     neverHasSideEffects = 1, isPredicated = 1 in {
 263       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 264       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 265     }
 266   }
 267 }
 268
 269 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 270
 271 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 272 CextOpcode = "OR", InputType = "imm" in
 273 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 274             (ins IntRegs:$src1, s10Ext:$src2),
 275             "$dst = or($src1, #$src2)",
 276             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 277                                           s10ExtPred:$src2))]>, ImmRegRel;
 278
 279 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 280 InputType = "imm", CextOpcode = "AND" in
 281 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 282             (ins IntRegs:$src1, s10Ext:$src2),
 283             "$dst = and($src1, #$src2)",
 284             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 285                                            s10ExtPred:$src2))]>, ImmRegRel;
 286
 287 // Nop.
 288 let neverHasSideEffects = 1, isCodeGenOnly = 0 in
 289 def NOP : ALU32_rr<(outs), (ins),
 290           "nop",
 291           []>;
 292
 293 // Rd32=sub(#s10,Rs32)
 294 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 295 CextOpcode = "SUB", InputType = "imm" in
 296 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 297             (ins s10Ext:$src1, IntRegs:$src2),
 298             "$dst = sub(#$src1, $src2)",
 299             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 300             ImmRegRel;
 301
 302 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 303 def : Pat<(not (i32 IntRegs:$src1)),
 304           (SUB_ri -1, (i32 IntRegs:$src1))>;
 305
 306 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 307 // Pattern definition for 'neg' was not necessary.
 308
 309 multiclass TFR_Pred<bit PredNot> {
 310   let isPredicatedFalse = PredNot in {
 311     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 312                            (ins PredRegs:$src1, IntRegs:$src2),
 313             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 314             []>;
 315     // Predicate new
 316     let isPredicatedNew = 1 in
 317     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 318                              (ins PredRegs:$src1, IntRegs:$src2),
 319             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 320             []>;
 321   }
 322 }
 323
 324 let InputType = "reg", neverHasSideEffects = 1 in
 325 multiclass TFR_base<string CextOp> {
 326   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 327     let isPredicable = 1 in
 328     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 329             "$dst = $src1",
 330             []>;
 331
 332     let  isPredicated = 1 in {
 333       defm Pt : TFR_Pred<0>;
 334       defm NotPt : TFR_Pred<1>;
 335     }
 336   }
 337 }
 338
 339 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 340             : ALU32_rr<(outs DoubleRegs:$dst),
 341                        (ins PredRegs:$src1, DoubleRegs:$src2),
 342             !if(PredNot, "if (!$src1", "if ($src1")#
 343             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 344 {
 345     bits<5> dst;
 346     bits<2> src1;
 347     bits<5> src2;
 348
 349     let IClass = 0b1111;
 350     let Inst{27-24} = 0b1101;
 351     let Inst{13} = isPredNew;
 352     let Inst{7} = PredNot;
 353     let Inst{4-0} = dst;
 354     let Inst{6-5} = src1;
 355     let Inst{20-17} = src2{4-1};
 356     let Inst{16} = 0b1;
 357     let Inst{12-9} = src2{4-1};
 358     let Inst{8} = 0b0;
 359 }
 360
 361 multiclass TFR64_Pred<bit PredNot> {
 362   let isPredicatedFalse = PredNot in {
 363     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 364
 365     let isPredicatedNew = 1 in
 366     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 367   }
 368 }
 369
 370 let neverHasSideEffects = 1 in
 371 multiclass TFR64_base<string BaseName> {
 372   let BaseOpcode = BaseName in {
 373     let isPredicable = 1 in
 374     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 375                           (ins DoubleRegs:$src1),
 376                           "$dst = $src1" > {
 377         bits<5> dst;
 378         bits<5> src1;
 379
 380         let IClass = 0b1111;
 381         let Inst{27-23} = 0b01010;
 382         let Inst{4-0} = dst;
 383         let Inst{20-17} = src1{4-1};
 384         let Inst{16} = 0b1;
 385         let Inst{12-9} = src1{4-1};
 386         let Inst{8} = 0b0;
 387     }
 388
 389     let  isPredicated = 1 in {
 390       defm Pt : TFR64_Pred<0>;
 391       defm NotPt : TFR64_Pred<1>;
 392     }
 393   }
 394 }
 395
 396 multiclass TFRI_Pred<bit PredNot> {
 397   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 398     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 399                            (ins PredRegs:$src1, s12Ext:$src2),
 400             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 401             []>;
 402
 403     // Predicate new
 404     let isPredicatedNew = 1 in
 405     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 406                              (ins PredRegs:$src1, s12Ext:$src2),
 407             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 408             []>;
 409   }
 410 }
 411
 412 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 413 multiclass TFRI_base<string CextOp> {
 414   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 415     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 416     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 417     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 418             "$dst = #$src1",
 419             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 420
 421     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 422     isPredicated = 1 in {
 423       defm Pt    : TFRI_Pred<0>;
 424       defm NotPt : TFRI_Pred<1>;
 425     }
 426   }
 427 }
 428
 429 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 430 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 431 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 432
 433 // Transfer control register.
 434 let neverHasSideEffects = 1 in
 435 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 436            "$dst = $src1",
 437            []>;
 438 //===----------------------------------------------------------------------===//
 439 // ALU32/ALU -
 440 //===----------------------------------------------------------------------===//
 441
 442
 443 //===----------------------------------------------------------------------===//
 444 // ALU32/PERM +
 445 //===----------------------------------------------------------------------===//
 446
 447 let neverHasSideEffects = 1 in
 448 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 449             (ins s8Imm:$src1, s8Imm:$src2),
 450             "$dst = combine(#$src1, #$src2)",
 451             []>;
 452
 453 // Mux.
 454 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 455                                                    DoubleRegs:$src2,
 456                                                    DoubleRegs:$src3),
 457             "$dst = vmux($src1, $src2, $src3)",
 458             []>;
 459
 460 let CextOpcode = "MUX", InputType = "reg" in
 461 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 462                                             IntRegs:$src2, IntRegs:$src3),
 463              "$dst = mux($src1, $src2, $src3)",
 464              [(set (i32 IntRegs:$dst),
 465                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 466                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 467
 468 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 469 CextOpcode = "MUX", InputType = "imm" in
 470 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 471                                                 IntRegs:$src3),
 472              "$dst = mux($src1, #$src2, $src3)",
 473              [(set (i32 IntRegs:$dst),
 474                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 475                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 476
 477 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 478 CextOpcode = "MUX", InputType = "imm" in
 479 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 480                                                 s8Ext:$src3),
 481              "$dst = mux($src1, $src2, #$src3)",
 482              [(set (i32 IntRegs:$dst),
 483                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 484                                  s8ExtPred:$src3)))]>, ImmRegRel;
 485
 486 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 487 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 488                                                 s8Imm:$src3),
 489              "$dst = mux($src1, #$src2, #$src3)",
 490              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 491                                                     s8ExtPred:$src2,
 492                                                     s8ImmPred:$src3)))]>;
 493
 494 // ALU32 - aslh, asrh, sxtb, sxth, zxtb, zxth
 495 multiclass ALU32_2op_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 496   let isPredicatedNew = isPredNew in
 497   def NAME : ALU32Inst<(outs IntRegs:$dst),
 498                        (ins PredRegs:$src1, IntRegs:$src2),
 499             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 500             ") $dst = ")#mnemonic#"($src2)">,
 501             Requires<[HasV4T]>;
 502 }
 503
 504 multiclass ALU32_2op_Pred<string mnemonic, bit PredNot> {
 505   let isPredicatedFalse = PredNot in {
 506     defm _c#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 0>;
 507     // Predicate new
 508     defm _cdn#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 1>;
 509   }
 510 }
 511
 512 multiclass ALU32_2op_base<string mnemonic> {
 513   let BaseOpcode = mnemonic in {
 514     let isPredicable = 1, neverHasSideEffects = 1 in
 515     def NAME : ALU32Inst<(outs IntRegs:$dst),
 516                          (ins IntRegs:$src1),
 517             "$dst = "#mnemonic#"($src1)">;
 518
 519     let Predicates = [HasV4T], validSubTargets = HasV4SubT, isPredicated = 1,
 520     neverHasSideEffects = 1 in {
 521       defm Pt_V4    : ALU32_2op_Pred<mnemonic, 0>;
 522       defm NotPt_V4 : ALU32_2op_Pred<mnemonic, 1>;
 523     }
 524   }
 525 }
 526
 527 defm ASLH : ALU32_2op_base<"aslh">, PredNewRel;
 528 defm ASRH : ALU32_2op_base<"asrh">, PredNewRel;
 529 defm SXTB : ALU32_2op_base<"sxtb">, PredNewRel;
 530 defm SXTH : ALU32_2op_base<"sxth">,  PredNewRel;
 531 defm ZXTB : ALU32_2op_base<"zxtb">, PredNewRel;
 532 defm ZXTH : ALU32_2op_base<"zxth">,  PredNewRel;
 533
 534 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 535            (ASLH IntRegs:$src1)>;
 536
 537 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 538            (ASRH IntRegs:$src1)>;
 539
 540 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 541            (SXTB IntRegs:$src1)>;
 542
 543 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 544            (SXTH IntRegs:$src1)>;
 545
 546 //===----------------------------------------------------------------------===//
 547 // ALU32/PERM -
 548 //===----------------------------------------------------------------------===//
 549
 550
 551 //===----------------------------------------------------------------------===//
 552 // ALU32/PRED +
 553 //===----------------------------------------------------------------------===//
 554
 555 // Compare.
 556 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 557 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 558 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 559
 560 // SDNode for converting immediate C to C-1.
 561 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 562    // Return the byte immediate const-1 as an SDNode.
 563    int32_t imm = N->getSExtValue();
 564    return XformSToSM1Imm(imm);
 565 }]>;
 566
 567 // SDNode for converting immediate C to C-1.
 568 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 569    // Return the byte immediate const-1 as an SDNode.
 570    uint32_t imm = N->getZExtValue();
 571    return XformUToUM1Imm(imm);
 572 }]>;
 573
 574 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 575     "$dst = cl0($src1)",
 576     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 577
 578 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 579     "$dst = ct0($src1)",
 580     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 581
 582 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 583     "$dst = cl0($src1)",
 584     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 585
 586 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 587     "$dst = ct0($src1)",
 588     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 589
 590 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 591     "$dst = tstbit($src1, $src2)",
 592     [(set (i1 PredRegs:$dst),
 593           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 594
 595 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 596     "$dst = tstbit($src1, $src2)",
 597     [(set (i1 PredRegs:$dst),
 598           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 599
 600 //===----------------------------------------------------------------------===//
 601 // ALU32/PRED -
 602 //===----------------------------------------------------------------------===//
 603
 604
 605 //===----------------------------------------------------------------------===//
 606 // ALU64/ALU +
 607 //===----------------------------------------------------------------------===//
 608 // Add.
 609 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 610                                                      DoubleRegs:$src2),
 611                "$dst = add($src1, $src2)",
 612                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 613                                                  (i64 DoubleRegs:$src2)))]>;
 614
 615 // Add halfword.
 616
 617 // Compare.
 618 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 619 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 620 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 621
 622 // Logical operations.
 623 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 624                                                      DoubleRegs:$src2),
 625                "$dst = and($src1, $src2)",
 626                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 627                                                  (i64 DoubleRegs:$src2)))]>;
 628
 629 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 630                                                     DoubleRegs:$src2),
 631               "$dst = or($src1, $src2)",
 632               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 633                                                (i64 DoubleRegs:$src2)))]>;
 634
 635 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 636                                                      DoubleRegs:$src2),
 637                "$dst = xor($src1, $src2)",
 638                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 639                                                  (i64 DoubleRegs:$src2)))]>;
 640
 641 // Maximum.
 642 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 643               "$dst = max($src2, $src1)",
 644               [(set (i32 IntRegs:$dst),
 645                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 646                                             (i32 IntRegs:$src1))),
 647                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 648
 649 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 650               "$dst = maxu($src2, $src1)",
 651               [(set (i32 IntRegs:$dst),
 652                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 653                                              (i32 IntRegs:$src1))),
 654                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 655
 656 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 657                                                     DoubleRegs:$src2),
 658               "$dst = max($src2, $src1)",
 659               [(set (i64 DoubleRegs:$dst),
 660                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 661                                             (i64 DoubleRegs:$src1))),
 662                                  (i64 DoubleRegs:$src1),
 663                                  (i64 DoubleRegs:$src2))))]>;
 664
 665 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 666                                                      DoubleRegs:$src2),
 667               "$dst = maxu($src2, $src1)",
 668               [(set (i64 DoubleRegs:$dst),
 669                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 670                                              (i64 DoubleRegs:$src1))),
 671                                  (i64 DoubleRegs:$src1),
 672                                  (i64 DoubleRegs:$src2))))]>;
 673
 674 // Minimum.
 675 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 676               "$dst = min($src2, $src1)",
 677               [(set (i32 IntRegs:$dst),
 678                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 679                                             (i32 IntRegs:$src1))),
 680                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 681
 682 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 683               "$dst = minu($src2, $src1)",
 684               [(set (i32 IntRegs:$dst),
 685                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 686                                              (i32 IntRegs:$src1))),
 687                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 688
 689 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 690                                                     DoubleRegs:$src2),
 691               "$dst = min($src2, $src1)",
 692               [(set (i64 DoubleRegs:$dst),
 693                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 694                                             (i64 DoubleRegs:$src1))),
 695                                  (i64 DoubleRegs:$src1),
 696                                  (i64 DoubleRegs:$src2))))]>;
 697
 698 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 699                                                      DoubleRegs:$src2),
 700               "$dst = minu($src2, $src1)",
 701               [(set (i64 DoubleRegs:$dst),
 702                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 703                                              (i64 DoubleRegs:$src1))),
 704                                  (i64 DoubleRegs:$src1),
 705                                  (i64 DoubleRegs:$src2))))]>;
 706
 707 // Subtract.
 708 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 709                                                      DoubleRegs:$src2),
 710                "$dst = sub($src1, $src2)",
 711                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 712                                                  (i64 DoubleRegs:$src2)))]>;
 713
 714 // Subtract halfword.
 715
 716 //===----------------------------------------------------------------------===//
 717 // ALU64/ALU -
 718 //===----------------------------------------------------------------------===//
 719
 720 //===----------------------------------------------------------------------===//
 721 // ALU64/BIT +
 722 //===----------------------------------------------------------------------===//
 723 //
 724 //===----------------------------------------------------------------------===//
 725 // ALU64/BIT -
 726 //===----------------------------------------------------------------------===//
 727
 728 //===----------------------------------------------------------------------===//
 729 // ALU64/PERM +
 730 //===----------------------------------------------------------------------===//
 731 //
 732 //===----------------------------------------------------------------------===//
 733 // ALU64/PERM -
 734 //===----------------------------------------------------------------------===//
 735
 736 //===----------------------------------------------------------------------===//
 737 // CR +
 738 //===----------------------------------------------------------------------===//
 739 // Logical reductions on predicates.
 740
 741 // Looping instructions.
 742
 743 // Pipelined looping instructions.
 744
 745 // Logical operations on predicates.
 746 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 747              "$dst = and($src1, $src2)",
 748              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 749                                             (i1 PredRegs:$src2)))]>;
 750
 751 let neverHasSideEffects = 1 in
 752 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 753                                                  PredRegs:$src2),
 754                 "$dst = and($src1, !$src2)",
 755                 []>;
 756
 757 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 758              "$dst = any8($src1)",
 759              []>;
 760
 761 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 762              "$dst = all8($src1)",
 763              []>;
 764
 765 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 766                                                  PredRegs:$src2),
 767              "$dst = vitpack($src1, $src2)",
 768              []>;
 769
 770 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 771                                                     DoubleRegs:$src2,
 772                                                     PredRegs:$src3),
 773              "$dst = valignb($src1, $src2, $src3)",
 774              []>;
 775
 776 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 777                                                      DoubleRegs:$src2,
 778                                                      PredRegs:$src3),
 779              "$dst = vspliceb($src1, $src2, $src3)",
 780              []>;
 781
 782 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 783              "$dst = mask($src1)",
 784              []>;
 785
 786 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 787              "$dst = not($src1)",
 788              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 789
 790 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 791             "$dst = or($src1, $src2)",
 792             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 793                                           (i1 PredRegs:$src2)))]>;
 794
 795 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 796              "$dst = xor($src1, $src2)",
 797              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 798                                             (i1 PredRegs:$src2)))]>;
 799
 800
 801 // User control register transfer.
 802 //===----------------------------------------------------------------------===//
 803 // CR -
 804 //===----------------------------------------------------------------------===//
 805
 806 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 807                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 808 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 809                       [SDNPHasChain]>;
 810
 811 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 812 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 813
 814 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 815 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 816 opExtentBits = 24, isCodeGenOnly = 0 in
 817 class T_JMP <dag InsDag, list<dag> JumpList = []>
 818             : JInst<(outs), InsDag,
 819             "jump $dst" , JumpList> {
 820     bits<24> dst;
 821
 822     let IClass = 0b0101;
 823
 824     let Inst{27-25} = 0b100;
 825     let Inst{24-16} = dst{23-15};
 826     let Inst{13-1} = dst{14-2};
 827 }
 828
 829 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 830 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 831 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
 832             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 833             !if(PredNot, "if (!$src", "if ($src")#
 834             !if(isPredNew, ".new) ", ") ")#"jump"#
 835             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 836
 837     let isTaken = isTak;
 838     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 839     let isPredicatedFalse = PredNot;
 840     let isPredicatedNew = isPredNew;
 841     bits<2> src;
 842     bits<17> dst;
 843
 844     let IClass = 0b0101;
 845
 846     let Inst{27-24} = 0b1100;
 847     let Inst{21} = PredNot;
 848     let Inst{12} = !if(isPredNew, isTak, zero);
 849     let Inst{11} = isPredNew;
 850     let Inst{9-8} = src;
 851     let Inst{23-22} = dst{16-15};
 852     let Inst{20-16} = dst{14-10};
 853     let Inst{13} = dst{9};
 854     let Inst{7-1} = dst{8-2};
 855   }
 856
 857 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 858 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 859             : JRInst<(outs ), InsDag,
 860             "jumpr $dst" ,
 861             []> {
 862     bits<5> dst;
 863
 864     let IClass = 0b0101;
 865     let Inst{27-21} = 0b0010100;
 866     let Inst{20-16} = dst;
 867 }
 868
 869 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 870 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
 871             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 872             !if(PredNot, "if (!$src", "if ($src")#
 873             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 874             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 875
 876     let isTaken = isTak;
 877     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 878     let isPredicatedFalse = PredNot;
 879     let isPredicatedNew = isPredNew;
 880     bits<2> src;
 881     bits<5> dst;
 882
 883     let IClass = 0b0101;
 884
 885     let Inst{27-22} = 0b001101;
 886     let Inst{21} = PredNot;
 887     let Inst{20-16} = dst;
 888     let Inst{12} = !if(isPredNew, isTak, zero);
 889     let Inst{11} = isPredNew;
 890     let Inst{9-8} = src;
 891     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
 892     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
 893 }
 894
 895 multiclass JMP_Pred<bit PredNot> {
 896   def _#NAME : T_JMP_c<PredNot, 0, 0>;
 897   // Predicate new
 898   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
 899   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
 900 }
 901
 902 multiclass JMP_base<string BaseOp> {
 903   let BaseOpcode = BaseOp in {
 904     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
 905     defm t : JMP_Pred<0>;
 906     defm f : JMP_Pred<1>;
 907   }
 908 }
 909
 910 multiclass JMPR_Pred<bit PredNot> {
 911   def NAME: T_JMPr_c<PredNot, 0, 0>;
 912   // Predicate new
 913   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
 914   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
 915 }
 916
 917 multiclass JMPR_base<string BaseOp> {
 918   let BaseOpcode = BaseOp in {
 919     def NAME : T_JMPr;
 920     defm _t : JMPR_Pred<0>;
 921     defm _f : JMPR_Pred<1>;
 922   }
 923 }
 924
 925 let isTerminator = 1, neverHasSideEffects = 1 in {
 926 let isBranch = 1 in
 927 defm JMP : JMP_base<"JMP">, PredNewRel;
 928
 929 let isBranch = 1, isIndirectBranch = 1 in
 930 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
 931
 932 let isReturn = 1, isCodeGenOnly = 1 in
 933 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
 934 }
 935
 936 def : Pat<(retflag),
 937           (JMPret (i32 R31))>;
 938
 939 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
 940       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
 941
 942 // A return through builtin_eh_return.
 943 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
 944 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
 945 def EH_RETURN_JMPR : T_JMPr;
 946
 947 def : Pat<(eh_return),
 948           (EH_RETURN_JMPR (i32 R31))>;
 949
 950 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
 951           (JMPR (i32 IntRegs:$dst))>;
 952
 953 def : Pat<(brind (i32 IntRegs:$dst)),
 954           (JMPR (i32 IntRegs:$dst))>;
 955
 956 //===----------------------------------------------------------------------===//
 957 // JR -
 958 //===----------------------------------------------------------------------===//
 959
 960 //===----------------------------------------------------------------------===//
 961 // LD +
 962 //===----------------------------------------------------------------------===//
 963 ///
 964 // Load -- MEMri operand
 965 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
 966                           bit isNot, bit isPredNew> {
 967   let isPredicatedNew = isPredNew in
 968   def NAME : LDInst2<(outs RC:$dst),
 969                        (ins PredRegs:$src1, MEMri:$addr),
 970             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 971             ") ")#"$dst = "#mnemonic#"($addr)",
 972             []>;
 973 }
 974
 975 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 976   let isPredicatedFalse = PredNot in {
 977     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
 978     // Predicate new
 979     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
 980   }
 981 }
 982
 983 let isExtendable = 1, neverHasSideEffects = 1 in
 984 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
 985                     bits<5> ImmBits, bits<5> PredImmBits> {
 986
 987   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 988     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
 989         isPredicable = 1 in
 990       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
 991                    "$dst = "#mnemonic#"($addr)",
 992                    []>;
 993
 994     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
 995         isPredicated = 1 in {
 996       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
 997       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
 998     }
 999   }
1000 }
1001
1002 let addrMode = BaseImmOffset, isMEMri = "true" in {
1003   let accessSize = ByteAccess in {
1004     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1005     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1006  }
1007
1008   let accessSize = HalfWordAccess in {
1009     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1010     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1011  }
1012
1013   let accessSize = WordAccess in
1014     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1015
1016   let accessSize = DoubleWordAccess in
1017     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1018 }
1019
1020 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1021             (LDrib ADDRriS11_0:$addr) >;
1022
1023 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1024             (LDriub ADDRriS11_0:$addr) >;
1025
1026 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1027             (LDrih ADDRriS11_1:$addr) >;
1028
1029 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1030             (LDriuh ADDRriS11_1:$addr) >;
1031
1032 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1033             (LDriw ADDRriS11_2:$addr) >;
1034
1035 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1036             (LDrid ADDRriS11_3:$addr) >;
1037
1038
1039 // Load - Base with Immediate offset addressing mode
1040 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1041                         bit isNot, bit isPredNew> {
1042   let isPredicatedNew = isPredNew in
1043   def NAME : LDInst2<(outs RC:$dst),
1044                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1045             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1046             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1047             []>;
1048 }
1049
1050 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1051                         bit PredNot> {
1052   let isPredicatedFalse = PredNot in {
1053     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1054     // Predicate new
1055     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1056   }
1057 }
1058
1059 let isExtendable = 1, neverHasSideEffects = 1 in
1060 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1061                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1062                    bits<5> PredImmBits> {
1063
1064   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1065     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1066         isPredicable = 1, AddedComplexity = 20 in
1067       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1068                    "$dst = "#mnemonic#"($src1+#$offset)",
1069                    []>;
1070
1071     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1072         isPredicated = 1 in {
1073       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1074       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1075     }
1076   }
1077 }
1078
1079 let addrMode = BaseImmOffset in {
1080   let accessSize = ByteAccess in {
1081     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1082                                   11, 6>, AddrModeRel;
1083     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1084                                    11, 6>, AddrModeRel;
1085   }
1086   let accessSize = HalfWordAccess in {
1087     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1088                                  12, 7>, AddrModeRel;
1089     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1090                                   12, 7>, AddrModeRel;
1091   }
1092   let accessSize = WordAccess in
1093     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1094                                  13, 8>, AddrModeRel;
1095
1096   let accessSize = DoubleWordAccess in
1097     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1098                                  14, 9>, AddrModeRel;
1099 }
1100
1101 let AddedComplexity = 20 in {
1102 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1103             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1104
1105 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1106             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1107
1108 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1109             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1110
1111 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1112             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1113
1114 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1115             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1116
1117 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1118             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1119 }
1120
1121 //===----------------------------------------------------------------------===//
1122 // Post increment load
1123 //===----------------------------------------------------------------------===//
1124
1125 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1126                             bit isNot, bit isPredNew> {
1127   let isPredicatedNew = isPredNew in
1128   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1129                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1130             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1131             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1132             [],
1133             "$src2 = $dst2">;
1134 }
1135
1136 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1137                            Operand ImmOp, bit PredNot> {
1138   let isPredicatedFalse = PredNot in {
1139     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1140     // Predicate new
1141     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1142     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1143   }
1144 }
1145
1146 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1147                       Operand ImmOp> {
1148
1149   let BaseOpcode = "POST_"#BaseOp in {
1150     let isPredicable = 1 in
1151     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1152                          (ins IntRegs:$src1, ImmOp:$offset),
1153                  "$dst = "#mnemonic#"($src1++#$offset)",
1154                  [],
1155                  "$src1 = $dst2">;
1156
1157     let isPredicated = 1 in {
1158       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1159       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1160     }
1161   }
1162 }
1163
1164 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1165   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1166                     PredNewRel;
1167   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1168                     PredNewRel;
1169   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1170                     PredNewRel;
1171   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1172                     PredNewRel;
1173   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1174                     PredNewRel;
1175   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1176                     PredNewRel;
1177 }
1178
1179 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1180            (i32 (LDrib ADDRriS11_0:$addr)) >;
1181
1182 // Load byte any-extend.
1183 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1184             (i32 (LDrib ADDRriS11_0:$addr)) >;
1185
1186 // Indexed load byte any-extend.
1187 let AddedComplexity = 20 in
1188 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1189             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1190
1191 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1192             (i32 (LDrih ADDRriS11_1:$addr))>;
1193
1194 let AddedComplexity = 20 in
1195 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1196             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1197
1198 let AddedComplexity = 10 in
1199 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1200             (i32 (LDriub ADDRriS11_0:$addr))>;
1201
1202 let AddedComplexity = 20 in
1203 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1204             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1205
1206 // Load predicate.
1207 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1208 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1209 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1210             (ins MEMri:$addr),
1211             "Error; should not emit",
1212             []>;
1213
1214 // Deallocate stack frame.
1215 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1216   def DEALLOCFRAME : LDInst2<(outs), (ins),
1217                      "deallocframe",
1218                      []>;
1219 }
1220
1221 // Load and unpack bytes to halfwords.
1222 //===----------------------------------------------------------------------===//
1223 // LD -
1224 //===----------------------------------------------------------------------===//
1225
1226 //===----------------------------------------------------------------------===//
1227 // MTYPE/ALU +
1228 //===----------------------------------------------------------------------===//
1229 //===----------------------------------------------------------------------===//
1230 // MTYPE/ALU -
1231 //===----------------------------------------------------------------------===//
1232
1233 //===----------------------------------------------------------------------===//
1234 // MTYPE/COMPLEX +
1235 //===----------------------------------------------------------------------===//
1236 //===----------------------------------------------------------------------===//
1237 // MTYPE/COMPLEX -
1238 //===----------------------------------------------------------------------===//
1239
1240 //===----------------------------------------------------------------------===//
1241 // MTYPE/MPYH +
1242 //===----------------------------------------------------------------------===//
1243 // Multiply and use lower result.
1244 // Rd=+mpyi(Rs,#u8)
1245 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1246 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1247               "$dst =+ mpyi($src1, #$src2)",
1248               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1249                                              u8ExtPred:$src2))]>;
1250
1251 // Rd=-mpyi(Rs,#u8)
1252 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1253               "$dst =- mpyi($src1, #$src2)",
1254               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1255                                                    u8ImmPred:$src2)))]>;
1256
1257 // Rd=mpyi(Rs,#m9)
1258 // s9 is NOT the same as m9 - but it works.. so far.
1259 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1260 // depending on the value of m9. See Arch Spec.
1261 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1262 CextOpcode = "MPYI", InputType = "imm" in
1263 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1264               "$dst = mpyi($src1, #$src2)",
1265               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1266                                              s9ExtPred:$src2))]>, ImmRegRel;
1267
1268 // Rd=mpyi(Rs,Rt)
1269 let CextOpcode = "MPYI", InputType = "reg" in
1270 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1271            "$dst = mpyi($src1, $src2)",
1272            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1273                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1274
1275 // Rx+=mpyi(Rs,#u8)
1276 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1277 CextOpcode = "MPYI_acc", InputType = "imm" in
1278 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1279             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1280             "$dst += mpyi($src2, #$src3)",
1281             [(set (i32 IntRegs:$dst),
1282                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1283                        (i32 IntRegs:$src1)))],
1284             "$src1 = $dst">, ImmRegRel;
1285
1286 // Rx+=mpyi(Rs,Rt)
1287 let CextOpcode = "MPYI_acc", InputType = "reg" in
1288 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1289             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1290             "$dst += mpyi($src2, $src3)",
1291             [(set (i32 IntRegs:$dst),
1292                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1293                        (i32 IntRegs:$src1)))],
1294             "$src1 = $dst">, ImmRegRel;
1295
1296 // Rx-=mpyi(Rs,#u8)
1297 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1298 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1299             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1300             "$dst -= mpyi($src2, #$src3)",
1301             [(set (i32 IntRegs:$dst),
1302                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1303                                                  u8ExtPred:$src3)))],
1304             "$src1 = $dst">;
1305
1306 // Multiply and use upper result.
1307 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1308 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1309 // Rd=mpy(Rs,Rt)
1310 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1311           "$dst = mpy($src1, $src2)",
1312           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1313                                            (i32 IntRegs:$src2)))]>;
1314
1315 // Rd=mpy(Rs,Rt):rnd
1316 // Rd=mpyu(Rs,Rt)
1317 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1318            "$dst = mpyu($src1, $src2)",
1319            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1320                                             (i32 IntRegs:$src2)))]>;
1321
1322 // Multiply and use full result.
1323 // Rdd=mpyu(Rs,Rt)
1324 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1325              "$dst = mpyu($src1, $src2)",
1326              [(set (i64 DoubleRegs:$dst),
1327                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1328                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1329
1330 // Rdd=mpy(Rs,Rt)
1331 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1332              "$dst = mpy($src1, $src2)",
1333              [(set (i64 DoubleRegs:$dst),
1334                    (mul (i64 (sext (i32 IntRegs:$src1))),
1335                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1336
1337 // Multiply and accumulate, use full result.
1338 // Rxx[+-]=mpy(Rs,Rt)
1339 // Rxx+=mpy(Rs,Rt)
1340 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1341             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1342             "$dst += mpy($src2, $src3)",
1343             [(set (i64 DoubleRegs:$dst),
1344             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1345                       (i64 (sext (i32 IntRegs:$src3)))),
1346                  (i64 DoubleRegs:$src1)))],
1347             "$src1 = $dst">;
1348
1349 // Rxx-=mpy(Rs,Rt)
1350 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1351             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1352             "$dst -= mpy($src2, $src3)",
1353             [(set (i64 DoubleRegs:$dst),
1354                   (sub (i64 DoubleRegs:$src1),
1355                        (mul (i64 (sext (i32 IntRegs:$src2))),
1356                             (i64 (sext (i32 IntRegs:$src3))))))],
1357             "$src1 = $dst">;
1358
1359 // Rxx[+-]=mpyu(Rs,Rt)
1360 // Rxx+=mpyu(Rs,Rt)
1361 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1362                             IntRegs:$src2, IntRegs:$src3),
1363              "$dst += mpyu($src2, $src3)",
1364              [(set (i64 DoubleRegs:$dst),
1365                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1366                              (i64 (anyext (i32 IntRegs:$src3)))),
1367                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1368
1369 // Rxx-=mpyu(Rs,Rt)
1370 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1371             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1372             "$dst -= mpyu($src2, $src3)",
1373             [(set (i64 DoubleRegs:$dst),
1374                   (sub (i64 DoubleRegs:$src1),
1375                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1376                             (i64 (anyext (i32 IntRegs:$src3))))))],
1377             "$src1 = $dst">;
1378
1379
1380 let InputType = "reg", CextOpcode = "ADD_acc" in
1381 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1382                             IntRegs:$src2, IntRegs:$src3),
1383              "$dst += add($src2, $src3)",
1384              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1385                                                  (i32 IntRegs:$src3)),
1386                                             (i32 IntRegs:$src1)))],
1387              "$src1 = $dst">, ImmRegRel;
1388
1389 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1390 InputType = "imm", CextOpcode = "ADD_acc" in
1391 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1392                             IntRegs:$src2, s8Ext:$src3),
1393              "$dst += add($src2, #$src3)",
1394              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1395                                                  s8_16ExtPred:$src3),
1396                                             (i32 IntRegs:$src1)))],
1397              "$src1 = $dst">, ImmRegRel;
1398
1399 let CextOpcode = "SUB_acc", InputType = "reg" in
1400 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1401                             IntRegs:$src2, IntRegs:$src3),
1402              "$dst -= add($src2, $src3)",
1403              [(set (i32 IntRegs:$dst),
1404                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1405                                                   (i32 IntRegs:$src3))))],
1406              "$src1 = $dst">, ImmRegRel;
1407
1408 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1409 CextOpcode = "SUB_acc", InputType = "imm" in
1410 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1411                             IntRegs:$src2, s8Ext:$src3),
1412              "$dst -= add($src2, #$src3)",
1413              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1414                                             (add (i32 IntRegs:$src2),
1415                                                  s8_16ExtPred:$src3)))],
1416              "$src1 = $dst">, ImmRegRel;
1417
1418 //===----------------------------------------------------------------------===//
1419 // MTYPE/MPYH -
1420 //===----------------------------------------------------------------------===//
1421
1422 //===----------------------------------------------------------------------===//
1423 // MTYPE/MPYS +
1424 //===----------------------------------------------------------------------===//
1425 //===----------------------------------------------------------------------===//
1426 // MTYPE/MPYS -
1427 //===----------------------------------------------------------------------===//
1428
1429 //===----------------------------------------------------------------------===//
1430 // MTYPE/VB +
1431 //===----------------------------------------------------------------------===//
1432 //===----------------------------------------------------------------------===//
1433 // MTYPE/VB -
1434 //===----------------------------------------------------------------------===//
1435
1436 //===----------------------------------------------------------------------===//
1437 // MTYPE/VH  +
1438 //===----------------------------------------------------------------------===//
1439 //===----------------------------------------------------------------------===//
1440 // MTYPE/VH  -
1441 //===----------------------------------------------------------------------===//
1442
1443 //===----------------------------------------------------------------------===//
1444 // ST +
1445 //===----------------------------------------------------------------------===//
1446 ///
1447 // Store doubleword.
1448
1449 //===----------------------------------------------------------------------===//
1450 // Post increment store
1451 //===----------------------------------------------------------------------===//
1452
1453 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1454                             bit isNot, bit isPredNew> {
1455   let isPredicatedNew = isPredNew in
1456   def NAME : STInst2PI<(outs IntRegs:$dst),
1457             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1458             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1459             ") ")#mnemonic#"($src2++#$offset) = $src3",
1460             [],
1461             "$src2 = $dst">;
1462 }
1463
1464 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1465                            Operand ImmOp, bit PredNot> {
1466   let isPredicatedFalse = PredNot in {
1467     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1468     // Predicate new
1469     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1470     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1471   }
1472 }
1473
1474 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1475 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1476                       Operand ImmOp> {
1477
1478   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1479     let isPredicable = 1 in
1480     def NAME : STInst2PI<(outs IntRegs:$dst),
1481                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1482                 mnemonic#"($src1++#$offset) = $src2",
1483                 [],
1484                 "$src1 = $dst">;
1485
1486     let isPredicated = 1 in {
1487       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1488       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1489     }
1490   }
1491 }
1492
1493 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1494 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1495 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1496
1497 let isNVStorable = 0 in
1498 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1499
1500 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1501                            s4_3ImmPred:$offset),
1502           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1503
1504 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1505                             s4_3ImmPred:$offset),
1506           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1507
1508 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1509           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1510
1511 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1512                        s4_3ImmPred:$offset),
1513           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1514
1515 //===----------------------------------------------------------------------===//
1516 // multiclass for the store instructions with MEMri operand.
1517 //===----------------------------------------------------------------------===//
1518 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1519                           bit isPredNew> {
1520   let isPredicatedNew = isPredNew in
1521   def NAME : STInst2<(outs),
1522             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1523             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1524             ") ")#mnemonic#"($addr) = $src2",
1525             []>;
1526 }
1527
1528 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1529   let isPredicatedFalse = PredNot in {
1530     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1531
1532     // Predicate new
1533     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1534     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1535   }
1536 }
1537
1538 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1539 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1540                     bits<5> ImmBits, bits<5> PredImmBits> {
1541
1542   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1543     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1544          isPredicable = 1 in
1545     def NAME : STInst2<(outs),
1546             (ins MEMri:$addr, RC:$src),
1547             mnemonic#"($addr) = $src",
1548             []>;
1549
1550     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1551         isPredicated = 1 in {
1552       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1553       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1554     }
1555   }
1556 }
1557
1558 let addrMode = BaseImmOffset, isMEMri = "true" in {
1559   let accessSize = ByteAccess in
1560     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1561
1562   let accessSize = HalfWordAccess in
1563     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1564
1565   let accessSize = WordAccess in
1566     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1567
1568   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1569     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1570 }
1571
1572 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1573           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1574
1575 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1576           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1577
1578 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1579           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1580
1581 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1582           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1583
1584
1585 //===----------------------------------------------------------------------===//
1586 // multiclass for the store instructions with base+immediate offset
1587 // addressing mode
1588 //===----------------------------------------------------------------------===//
1589 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1590                         bit isNot, bit isPredNew> {
1591   let isPredicatedNew = isPredNew in
1592   def NAME : STInst2<(outs),
1593             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1594             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1595             ") ")#mnemonic#"($src2+#$src3) = $src4",
1596             []>;
1597 }
1598
1599 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1600                         bit PredNot> {
1601   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1602     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1603
1604     // Predicate new
1605     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1606     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1607   }
1608 }
1609
1610 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1611 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1612                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1613                    bits<5> PredImmBits> {
1614
1615   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1616     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1617          isPredicable = 1 in
1618     def NAME : STInst2<(outs),
1619             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1620             mnemonic#"($src1+#$src2) = $src3",
1621             []>;
1622
1623     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1624       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1625       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1626     }
1627   }
1628 }
1629
1630 let addrMode = BaseImmOffset, InputType = "reg" in {
1631   let accessSize = ByteAccess in
1632     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1633                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1634
1635   let accessSize = HalfWordAccess in
1636     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1637                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1638
1639   let accessSize = WordAccess in
1640     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1641                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1642
1643   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1644     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1645                                   u6_3Ext, 14, 9>, AddrModeRel;
1646 }
1647
1648 let AddedComplexity = 10 in {
1649 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1650                                                   s11_0ExtPred:$offset)),
1651           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1652                          (i32 IntRegs:$src1))>;
1653
1654 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1655                                                    s11_1ExtPred:$offset)),
1656           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1657                          (i32 IntRegs:$src1))>;
1658
1659 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1660                                            s11_2ExtPred:$offset)),
1661           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1662                          (i32 IntRegs:$src1))>;
1663
1664 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1665                                               s11_3ExtPred:$offset)),
1666           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1667                          (i64 DoubleRegs:$src1))>;
1668 }
1669
1670 // memh(Rx++#s4:1)=Rt.H
1671
1672 // Store word.
1673 // Store predicate.
1674 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1675 def STriw_pred : STInst2<(outs),
1676             (ins MEMri:$addr, PredRegs:$src1),
1677             "Error; should not emit",
1678             []>;
1679
1680 // Allocate stack frame.
1681 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1682   def ALLOCFRAME : STInst2<(outs),
1683              (ins i32imm:$amt),
1684              "allocframe(#$amt)",
1685              []>;
1686 }
1687 //===----------------------------------------------------------------------===//
1688 // ST -
1689 //===----------------------------------------------------------------------===//
1690
1691 //===----------------------------------------------------------------------===//
1692 // STYPE/ALU +
1693 //===----------------------------------------------------------------------===//
1694 // Logical NOT.
1695 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1696                "$dst = not($src1)",
1697                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1698
1699
1700 // Sign extend word to doubleword.
1701 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1702            "$dst = sxtw($src1)",
1703            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1704 //===----------------------------------------------------------------------===//
1705 // STYPE/ALU -
1706 //===----------------------------------------------------------------------===//
1707
1708 //===----------------------------------------------------------------------===//
1709 // STYPE/BIT +
1710 //===----------------------------------------------------------------------===//
1711 // clrbit.
1712 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1713             "$dst = clrbit($src1, #$src2)",
1714             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1715                                            (not
1716                                               (shl 1, u5ImmPred:$src2))))]>;
1717
1718 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1719             "$dst = clrbit($src1, #$src2)",
1720             []>;
1721
1722 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1723 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1724       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1725
1726 // setbit.
1727 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1728             "$dst = setbit($src1, #$src2)",
1729             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1730                                           (shl 1, u5ImmPred:$src2)))]>;
1731
1732 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1733 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1734             "$dst = setbit($src1, #$src2)",
1735             []>;
1736
1737 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1738       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1739
1740 // togglebit.
1741 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1742             "$dst = setbit($src1, #$src2)",
1743             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1744                                           (shl 1, u5ImmPred:$src2)))]>;
1745
1746 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1747 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1748             "$dst = togglebit($src1, #$src2)",
1749             []>;
1750
1751 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1752       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1753
1754 // Predicate transfer.
1755 let neverHasSideEffects = 1 in
1756 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1757                "$dst = $src1  /* Should almost never emit this. */",
1758                []>;
1759
1760 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1761                "$dst = $src1  /* Should almost never emit this. */",
1762                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1763 //===----------------------------------------------------------------------===//
1764 // STYPE/PRED -
1765 //===----------------------------------------------------------------------===//
1766
1767 //===----------------------------------------------------------------------===//
1768 // STYPE/SHIFT +
1769 //===----------------------------------------------------------------------===//
1770 // Shift by immediate.
1771 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1772              "$dst = asr($src1, #$src2)",
1773              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1774                                             u5ImmPred:$src2))]>;
1775
1776 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1777               "$dst = asr($src1, #$src2)",
1778               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1779                                                 u6ImmPred:$src2))]>;
1780
1781 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1782           "$dst = asl($src1, #$src2)",
1783           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1784                                          u5ImmPred:$src2))]>;
1785
1786 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1787               "$dst = asl($src1, #$src2)",
1788               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1789                                                 u6ImmPred:$src2))]>;
1790
1791 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1792              "$dst = lsr($src1, #$src2)",
1793              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1794                                             u5ImmPred:$src2))]>;
1795
1796 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1797               "$dst = lsr($src1, #$src2)",
1798               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1799                                                 u6ImmPred:$src2))]>;
1800
1801 // Shift by immediate and add.
1802 let AddedComplexity = 100 in
1803 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1804                                              u3Imm:$src3),
1805              "$dst = addasl($src1, $src2, #$src3)",
1806              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1807                                        (shl (i32 IntRegs:$src2),
1808                                             u3ImmPred:$src3)))]>;
1809
1810 // Shift by register.
1811 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1812              "$dst = asl($src1, $src2)",
1813              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1814                                             (i32 IntRegs:$src2)))]>;
1815
1816 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1817              "$dst = asr($src1, $src2)",
1818              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1819                                             (i32 IntRegs:$src2)))]>;
1820
1821 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1822              "$dst = lsl($src1, $src2)",
1823              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1824                                             (i32 IntRegs:$src2)))]>;
1825
1826 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1827              "$dst = lsr($src1, $src2)",
1828              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1829                                             (i32 IntRegs:$src2)))]>;
1830
1831 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1832            "$dst = asl($src1, $src2)",
1833            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1834                                              (i32 IntRegs:$src2)))]>;
1835
1836 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1837            "$dst = lsl($src1, $src2)",
1838            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1839                                              (i32 IntRegs:$src2)))]>;
1840
1841 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1842                                                  IntRegs:$src2),
1843               "$dst = asr($src1, $src2)",
1844               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1845                                                 (i32 IntRegs:$src2)))]>;
1846
1847 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1848                                                  IntRegs:$src2),
1849               "$dst = lsr($src1, $src2)",
1850               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1851                                                 (i32 IntRegs:$src2)))]>;
1852
1853 //===----------------------------------------------------------------------===//
1854 // STYPE/SHIFT -
1855 //===----------------------------------------------------------------------===//
1856
1857 //===----------------------------------------------------------------------===//
1858 // STYPE/VH +
1859 //===----------------------------------------------------------------------===//
1860 //===----------------------------------------------------------------------===//
1861 // STYPE/VH -
1862 //===----------------------------------------------------------------------===//
1863
1864 //===----------------------------------------------------------------------===//
1865 // STYPE/VW +
1866 //===----------------------------------------------------------------------===//
1867 //===----------------------------------------------------------------------===//
1868 // STYPE/VW -
1869 //===----------------------------------------------------------------------===//
1870
1871 //===----------------------------------------------------------------------===//
1872 // SYSTEM/SUPER +
1873 //===----------------------------------------------------------------------===//
1874
1875 //===----------------------------------------------------------------------===//
1876 // SYSTEM/USER +
1877 //===----------------------------------------------------------------------===//
1878 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1879 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1880                            [SDNPHasChain]>;
1881
1882 let hasSideEffects = 1, isSolo = 1 in
1883 def BARRIER : SYSInst<(outs), (ins),
1884                      "barrier",
1885                      [(HexagonBARRIER)]>;
1886
1887 //===----------------------------------------------------------------------===//
1888 // SYSTEM/SUPER -
1889 //===----------------------------------------------------------------------===//
1890
1891 // TFRI64 - assembly mapped.
1892 let isReMaterializable = 1 in
1893 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1894              "$dst = #$src1",
1895              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
1896
1897 // Pseudo instruction to encode a set of conditional transfers.
1898 // This instruction is used instead of a mux and trades-off codesize
1899 // for performance. We conduct this transformation optimistically in
1900 // the hope that these instructions get promoted to dot-new transfers.
1901 let AddedComplexity = 100, isPredicated = 1 in
1902 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
1903                                                         IntRegs:$src2,
1904                                                         IntRegs:$src3),
1905                      "Error; should not emit",
1906                      [(set (i32 IntRegs:$dst),
1907                            (i32 (select (i1 PredRegs:$src1),
1908                                         (i32 IntRegs:$src2),
1909                                         (i32 IntRegs:$src3))))]>;
1910 let AddedComplexity = 100, isPredicated = 1 in
1911 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
1912             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
1913             "Error; should not emit",
1914             [(set (i32 IntRegs:$dst),
1915              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
1916                           s12ImmPred:$src3)))]>;
1917
1918 let AddedComplexity = 100, isPredicated = 1 in
1919 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
1920             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
1921             "Error; should not emit",
1922             [(set (i32 IntRegs:$dst),
1923              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1924                           (i32 IntRegs:$src3))))]>;
1925
1926 let AddedComplexity = 100, isPredicated = 1 in
1927 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
1928                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
1929                      "Error; should not emit",
1930                      [(set (i32 IntRegs:$dst),
1931                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1932                                         s12ImmPred:$src3)))]>;
1933
1934 // Generate frameindex addresses.
1935 let isReMaterializable = 1 in
1936 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
1937              "$dst = add($src1)",
1938              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
1939
1940 //
1941 // CR - Type.
1942 //
1943 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1944 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
1945                       "loop0($offset, #$src2)",
1946                       []>;
1947 }
1948
1949 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1950 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
1951                       "loop0($offset, $src2)",
1952                       []>;
1953 }
1954
1955 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
1956     Defs = [PC, LC0], Uses = [SA0, LC0] in {
1957 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
1958                        ":endloop0",
1959                        []>;
1960 }
1961
1962 // Support for generating global address.
1963 // Taken from X86InstrInfo.td.
1964 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
1965                                             SDTCisVT<0, i32>,
1966                                             SDTCisVT<1, i32>,
1967                                             SDTCisPtrTy<0>]>;
1968 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
1969 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
1970
1971 // HI/LO Instructions
1972 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1973 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
1974                   "$dst.l = #LO($global)",
1975                   []>;
1976
1977 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1978 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
1979                   "$dst.h = #HI($global)",
1980                   []>;
1981
1982 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1983 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
1984                   "$dst.l = #LO($imm_value)",
1985                   []>;
1986
1987
1988 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1989 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
1990                   "$dst.h = #HI($imm_value)",
1991                   []>;
1992
1993 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1994 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
1995                   "$dst.l = #LO($jt)",
1996                   []>;
1997
1998 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1999 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2000                   "$dst.h = #HI($jt)",
2001                   []>;
2002
2003
2004 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2005 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2006                   "$dst.l = #LO($label)",
2007                   []>;
2008
2009 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2010 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2011                   "$dst.h = #HI($label)",
2012                   []>;
2013
2014 // This pattern is incorrect. When we add small data, we should change
2015 // this pattern to use memw(#foo).
2016 // This is for sdata.
2017 let isMoveImm = 1 in
2018 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2019               "$dst = CONST32(#$global)",
2020               [(set (i32 IntRegs:$dst),
2021                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2022
2023 // This is for non-sdata.
2024 let isReMaterializable = 1, isMoveImm = 1 in
2025 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2026                   "$dst = CONST32(#$global)",
2027                   [(set (i32 IntRegs:$dst),
2028                         (HexagonCONST32 tglobaladdr:$global))]>;
2029
2030 let isReMaterializable = 1, isMoveImm = 1 in
2031 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2032                      "$dst = CONST32(#$jt)",
2033                      [(set (i32 IntRegs:$dst),
2034                            (HexagonCONST32 tjumptable:$jt))]>;
2035
2036 let isReMaterializable = 1, isMoveImm = 1 in
2037 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2038                     "$dst = CONST32(#$global)",
2039                     [(set (i32 IntRegs:$dst),
2040                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2041
2042 let isReMaterializable = 1, isMoveImm = 1 in
2043 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2044                        "$dst = CONST32(#$global)",
2045                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2046
2047 // Map BlockAddress lowering to CONST32_Int_Real
2048 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2049           (CONST32_Int_Real tblockaddress:$addr)>;
2050
2051 let isReMaterializable = 1, isMoveImm = 1 in
2052 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2053                     "$dst = CONST32($label)",
2054                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2055
2056 let isReMaterializable = 1, isMoveImm = 1 in
2057 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2058                        "$dst = CONST64(#$global)",
2059                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2060
2061 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2062                   "$dst = xor($dst, $dst)",
2063                   [(set (i1 PredRegs:$dst), 0)]>;
2064
2065 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2066        "$dst = mpy($src1, $src2)",
2067        [(set (i32 IntRegs:$dst),
2068              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2069                                         (i64 (sext (i32 IntRegs:$src2))))),
2070                               (i32 32)))))]>;
2071
2072 // Pseudo instructions.
2073 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2074
2075 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2076                                         SDTCisVT<1, i32> ]>;
2077
2078 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2079                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2080
2081 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2082                     [SDNPHasChain, SDNPOutGlue]>;
2083
2084 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2085
2086 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2087            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2088
2089 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2090 // Optional Flag and Variable Arguments.
2091 // Its 1 Operand has pointer type.
2092 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2093                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2094
2095 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2096  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2097                         "Should never be emitted",
2098                         [(callseq_start timm:$amt)]>;
2099 }
2100
2101 let Defs = [R29, R30, R31], Uses = [R29] in {
2102  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2103                       "Should never be emitted",
2104                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2105 }
2106 // Call subroutine.
2107 let isCall = 1, neverHasSideEffects = 1,
2108   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2109           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2110   def CALL : JInst<(outs), (ins calltarget:$dst),
2111              "call $dst", []>;
2112 }
2113
2114 // Call subroutine from register.
2115 let isCall = 1, neverHasSideEffects = 1,
2116   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2117           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2118   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2119               "callr $dst",
2120               []>;
2121  }
2122
2123
2124 // Indirect tail-call.
2125 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2126 def TCRETURNR : T_JMPr;
2127
2128 // Direct tail-calls.
2129 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2130 isTerminator = 1, isCodeGenOnly = 1 in {
2131   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2132   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2133 }
2134
2135 // Map call instruction.
2136 def : Pat<(call (i32 IntRegs:$dst)),
2137       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2138 def : Pat<(call tglobaladdr:$dst),
2139       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2140 def : Pat<(call texternalsym:$dst),
2141       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2142 //Tail calls.
2143 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2144       (TCRETURNtg tglobaladdr:$dst)>;
2145 def : Pat<(HexagonTCRet texternalsym:$dst),
2146       (TCRETURNtext texternalsym:$dst)>;
2147 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2148       (TCRETURNR (i32 IntRegs:$dst))>;
2149
2150 // Atomic load and store support
2151 // 8 bit atomic load
2152 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2153           (i32 (LDriub ADDRriS11_0:$src1))>;
2154
2155 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2156           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2157
2158 // 16 bit atomic load
2159 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2160           (i32 (LDriuh ADDRriS11_1:$src1))>;
2161
2162 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2163           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2164
2165 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2166           (i32 (LDriw ADDRriS11_2:$src1))>;
2167
2168 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2169           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2170
2171 // 64 bit atomic load
2172 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2173           (i64 (LDrid ADDRriS11_3:$src1))>;
2174
2175 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2176           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2177
2178
2179 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2180           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2181
2182 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2183                           (i32 IntRegs:$src1)),
2184           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2185                          (i32 IntRegs:$src1))>;
2186
2187
2188 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2189           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2190
2191 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2192                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2193           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2194                          (i32 IntRegs:$src1))>;
2195
2196 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2197           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2198
2199 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2200                            (i32 IntRegs:$src1)),
2201           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2202                          (i32 IntRegs:$src1))>;
2203
2204
2205
2206
2207 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2208           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2209
2210 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2211                            (i64 DoubleRegs:$src1)),
2212           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2213                          (i64 DoubleRegs:$src1))>;
2214
2215 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2216 def : Pat <(and (i32 IntRegs:$src1), 65535),
2217       (ZXTH (i32 IntRegs:$src1))>;
2218
2219 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2220 def : Pat <(and (i32 IntRegs:$src1), 255),
2221       (ZXTB (i32 IntRegs:$src1))>;
2222
2223 // Map Add(p1, true) to p1 = not(p1).
2224 //     Add(p1, false) should never be produced,
2225 //     if it does, it got to be mapped to NOOP.
2226 def : Pat <(add (i1 PredRegs:$src1), -1),
2227       (NOT_p (i1 PredRegs:$src1))>;
2228
2229 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2230 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2231 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2232 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2233                    (i32 IntRegs:$src3),
2234                    (i32 IntRegs:$src4)),
2235       (i32 (TFR_condset_rr (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)),
2236                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2237       Requires<[HasV2TOnly]>;
2238
2239 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2240 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2241       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2242                            s8ImmPred:$src2))>;
2243
2244 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2245 // => r0 = TFR_condset_ri(p0, r1, #i)
2246 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2247                    (i32 IntRegs:$src3)),
2248       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2249                            s12ImmPred:$src2))>;
2250
2251 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2252 // => r0 = TFR_condset_ir(p0, #i, r1)
2253 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2254       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2255                            (i32 IntRegs:$src2)))>;
2256
2257 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2258 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2259       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2260
2261 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2262 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2263       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2264
2265
2266 let AddedComplexity = 100 in
2267 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2268       (i64 (COMBINE_rr (TFRI 0),
2269                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2270       Requires<[NoV4T]>;
2271
2272 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2273 let AddedComplexity = 10 in
2274 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2275       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2276
2277 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2278 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2279       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2280
2281 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2282 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2283       (i64 (SXTW (i32 (SXTH (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2284                                                  subreg_loreg))))))>;
2285
2286 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2287 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2288       (i64 (SXTW (i32 (SXTB (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2289                                                  subreg_loreg))))))>;
2290
2291 // We want to prevent emitting pnot's as much as possible.
2292 // Map brcond with an unsupported setcc to a JMP_f.
2293 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2294                         bb:$offset),
2295       (JMP_f (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2296                 bb:$offset)>;
2297
2298 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2299                         bb:$offset),
2300       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2301
2302 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2303       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2304
2305 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2306       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2307
2308 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2309 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2310                         bb:$offset),
2311       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2312                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2313
2314 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2315 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2316                         bb:$offset),
2317       (JMP_t (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2318
2319 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2320                    bb:$offset),
2321       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2322                    bb:$offset)>;
2323
2324 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2325                         bb:$offset),
2326       (JMP_f (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2327                 bb:$offset)>;
2328
2329 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2330                    bb:$offset),
2331       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2332                 bb:$offset)>;
2333
2334 // Map from a 64-bit select to an emulated 64-bit mux.
2335 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2336 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2337                    (i64 DoubleRegs:$src3)),
2338       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2339                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2340                                                          subreg_hireg)),
2341                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2342                                                          subreg_hireg)))),
2343                        (i32 (MUX_rr (i1 PredRegs:$src1),
2344                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2345                                                          subreg_loreg)),
2346                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2347                                                          subreg_loreg))))))>;
2348
2349 // Map from a 1-bit select to logical ops.
2350 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2351 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2352                    (i1 PredRegs:$src3)),
2353       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2354              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2355
2356 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2357 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2358       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2359
2360 // Map for truncating from 64 immediates to 32 bit immediates.
2361 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2362       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2363
2364 // Map for truncating from i64 immediates to i1 bit immediates.
2365 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2366        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2367                                           subreg_loreg))))>;
2368
2369 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2370 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2371       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2372                                                      subreg_loreg)))>;
2373
2374 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2375 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2376       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2377                                                      subreg_loreg)))>;
2378 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2379 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2380       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2381                                                      subreg_loreg)))>;
2382
2383 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2384 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2385       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2386                                                      subreg_loreg)))>;
2387
2388 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2389 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2390       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2391
2392
2393 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2394 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2395       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2396
2397 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2398 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2399       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2400
2401 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2402 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2403 // Better way to do this?
2404 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2405       (i64 (SXTW (i32 IntRegs:$src1)))>;
2406
2407 // Map cmple -> cmpgt.
2408 // rs <= rt -> !(rs > rt).
2409 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2410       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2411
2412 // rs <= rt -> !(rs > rt).
2413 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2414       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2415
2416 // Rss <= Rtt -> !(Rss > Rtt).
2417 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2418       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2419
2420 // Map cmpne -> cmpeq.
2421 // Hexagon_TODO: We should improve on this.
2422 // rs != rt -> !(rs == rt).
2423 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2424       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2425
2426 // Map cmpne(Rs) -> !cmpeqe(Rs).
2427 // rs != rt -> !(rs == rt).
2428 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2429       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2430
2431 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2432 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2433       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2434
2435 // Map cmpne(Rss) -> !cmpew(Rss).
2436 // rs != rt -> !(rs == rt).
2437 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2438       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2439                                      (i64 DoubleRegs:$src2)))))>;
2440
2441 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2442 // rs >= rt -> !(rt > rs).
2443 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2444       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2445
2446 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2447 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2448       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2449
2450 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2451 // rss >= rtt -> !(rtt > rss).
2452 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2453       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2454                                 (i64 DoubleRegs:$src1)))))>;
2455
2456 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2457 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2458 // rs < rt -> !(rs >= rt).
2459 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2460       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2461
2462 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2463 // rs < rt -> rt > rs.
2464 // We can let assembler map it, or we can do in the compiler itself.
2465 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2466       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2467
2468 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2469 // rss < rtt -> (rtt > rss).
2470 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2471       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2472
2473 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2474 // rs < rt -> rt > rs.
2475 // We can let assembler map it, or we can do in the compiler itself.
2476 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2477       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2478
2479 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2480 // rs < rt -> rt > rs.
2481 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2482       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2483
2484 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2485 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2486       (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2487
2488 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2489 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2490       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2491
2492 // Generate cmpgtu(Rs, #u9)
2493 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2494       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2495
2496 // Map from Rs >= Rt -> !(Rt > Rs).
2497 // rs >= rt -> !(rt > rs).
2498 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2499       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2500
2501 // Map from Rs >= Rt -> !(Rt > Rs).
2502 // rs >= rt -> !(rt > rs).
2503 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2504       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2505
2506 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2507 // Map from (Rs <= Rt) -> !(Rs > Rt).
2508 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2509       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2510
2511 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2512 // Map from (Rs <= Rt) -> !(Rs > Rt).
2513 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2514       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2515
2516 // Sign extends.
2517 // i1 -> i32
2518 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2519       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2520
2521 // i1 -> i64
2522 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2523       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2524
2525 // Convert sign-extended load back to load and sign extend.
2526 // i8 -> i64
2527 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2528       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2529
2530 // Convert any-extended load back to load and sign extend.
2531 // i8 -> i64
2532 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2533       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2534
2535 // Convert sign-extended load back to load and sign extend.
2536 // i16 -> i64
2537 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2538       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2539
2540 // Convert sign-extended load back to load and sign extend.
2541 // i32 -> i64
2542 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2543       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2544
2545
2546 // Zero extends.
2547 // i1 -> i32
2548 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2549       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2550
2551 // i1 -> i64
2552 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2553       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2554       Requires<[NoV4T]>;
2555
2556 // i32 -> i64
2557 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2558       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2559       Requires<[NoV4T]>;
2560
2561 // i8 -> i64
2562 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2563       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2564       Requires<[NoV4T]>;
2565
2566 let AddedComplexity = 20 in
2567 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2568                                 s11_0ExtPred:$offset))),
2569       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2570                                   s11_0ExtPred:$offset)))>,
2571       Requires<[NoV4T]>;
2572
2573 // i1 -> i64
2574 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2575       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2576       Requires<[NoV4T]>;
2577
2578 let AddedComplexity = 20 in
2579 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2580                                 s11_0ExtPred:$offset))),
2581       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2582                                   s11_0ExtPred:$offset)))>,
2583       Requires<[NoV4T]>;
2584
2585 // i16 -> i64
2586 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2587       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2588       Requires<[NoV4T]>;
2589
2590 let AddedComplexity = 20 in
2591 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2592                                   s11_1ExtPred:$offset))),
2593       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2594                                   s11_1ExtPred:$offset)))>,
2595       Requires<[NoV4T]>;
2596
2597 // i32 -> i64
2598 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2599       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2600       Requires<[NoV4T]>;
2601
2602 let AddedComplexity = 100 in
2603 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2604       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2605                                   s11_2ExtPred:$offset)))>,
2606       Requires<[NoV4T]>;
2607
2608 let AddedComplexity = 10 in
2609 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2610       (i32 (LDriw ADDRriS11_0:$src1))>;
2611
2612 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2613 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2614       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2615
2616 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2617 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2618       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2619
2620 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2621 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2622       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2623
2624
2625 let AddedComplexity = 100 in
2626 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2627                            (i32 32))),
2628                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2629                                          s11_2ExtPred:$offset2)))))),
2630         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2631                         (LDriw_indexed IntRegs:$src2,
2632                                        s11_2ExtPred:$offset2)))>;
2633
2634 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2635                            (i32 32))),
2636                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2637         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2638                         (LDriw ADDRriS11_2:$srcLow)))>;
2639
2640 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2641                            (i32 32))),
2642                (i64 (zext (i32 IntRegs:$srcLow))))),
2643         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2644                         IntRegs:$srcLow))>;
2645
2646 let AddedComplexity = 100 in
2647 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2648                            (i32 32))),
2649                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2650                                          s11_2ExtPred:$offset2)))))),
2651         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2652                         (LDriw_indexed IntRegs:$src2,
2653                                        s11_2ExtPred:$offset2)))>;
2654
2655 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2656                            (i32 32))),
2657                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2658         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2659                         (LDriw ADDRriS11_2:$srcLow)))>;
2660
2661 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2662                            (i32 32))),
2663                (i64 (zext (i32 IntRegs:$srcLow))))),
2664         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2665                         IntRegs:$srcLow))>;
2666
2667 // Any extended 64-bit load.
2668 // anyext i32 -> i64
2669 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2670       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2671       Requires<[NoV4T]>;
2672
2673 // When there is an offset we should prefer the pattern below over the pattern above.
2674 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2675 // So this complexity below is comfortably higher to allow for choosing the below.
2676 // If this is not done then we generate addresses such as
2677 // ********************************************
2678 //        r1 = add (r0, #4)
2679 //        r1 = memw(r1 + #0)
2680 //  instead of
2681 //        r1 = memw(r0 + #4)
2682 // ********************************************
2683 let AddedComplexity = 100 in
2684 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2685       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2686                                   s11_2ExtPred:$offset)))>,
2687       Requires<[NoV4T]>;
2688
2689 // anyext i16 -> i64.
2690 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2691       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2692       Requires<[NoV4T]>;
2693
2694 let AddedComplexity = 20 in
2695 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2696                                   s11_1ExtPred:$offset))),
2697       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2698                                   s11_1ExtPred:$offset)))>,
2699       Requires<[NoV4T]>;
2700
2701 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2702 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2703       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2704       Requires<[NoV4T]>;
2705
2706 // Multiply 64-bit unsigned and use upper result.
2707 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2708       (i64
2709        (MPYU64_acc
2710         (i64
2711          (COMBINE_rr
2712           (TFRI 0),
2713            (i32
2714             (EXTRACT_SUBREG
2715              (i64
2716               (LSRd_ri
2717                (i64
2718                 (MPYU64_acc
2719                  (i64
2720                   (MPYU64_acc
2721                    (i64
2722                     (COMBINE_rr (TFRI 0),
2723                      (i32
2724                       (EXTRACT_SUBREG
2725                        (i64
2726                         (LSRd_ri
2727                          (i64
2728                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2729                                                        subreg_loreg)),
2730                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2731                                                        subreg_loreg)))), 32)),
2732                        subreg_loreg)))),
2733                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2734                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2735                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2736                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2737                32)), subreg_loreg)))),
2738         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2739         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2740
2741 // Multiply 64-bit signed and use upper result.
2742 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2743       (i64
2744        (MPY64_acc
2745         (i64
2746          (COMBINE_rr (TFRI 0),
2747           (i32
2748            (EXTRACT_SUBREG
2749             (i64
2750              (LSRd_ri
2751               (i64
2752                (MPY64_acc
2753                 (i64
2754                  (MPY64_acc
2755                   (i64
2756                    (COMBINE_rr (TFRI 0),
2757                     (i32
2758                      (EXTRACT_SUBREG
2759                       (i64
2760                        (LSRd_ri
2761                         (i64
2762                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2763                                                       subreg_loreg)),
2764                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2765                                                       subreg_loreg)))), 32)),
2766                       subreg_loreg)))),
2767                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2768                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2769                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2770                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2771               32)), subreg_loreg)))),
2772         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2773         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2774
2775 // Hexagon specific ISD nodes.
2776 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2777 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2778                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2779 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2780                                   SDTHexagonADJDYNALLOC>;
2781 // Needed to tag these instructions for stack layout.
2782 let usesCustomInserter = 1 in
2783 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2784                                                      s16Imm:$src2),
2785                   "$dst = add($src1, #$src2)",
2786                   [(set (i32 IntRegs:$dst),
2787                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2788                                              s16ImmPred:$src2))]>;
2789
2790 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2791 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2792 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2793                 "$dst = $src1",
2794                 [(set (i32 IntRegs:$dst),
2795                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2796
2797 let AddedComplexity = 100 in
2798 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2799       (COPY (i32 IntRegs:$src1))>;
2800
2801 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2802
2803 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2804           (i32 (CONST32_set_jt tjumptable:$dst))>;
2805
2806 // XTYPE/SHIFT
2807
2808 // Multi-class for logical operators :
2809 // Shift by immediate/register and accumulate/logical
2810 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2811   def _ri : SInst_acc<(outs IntRegs:$dst),
2812             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2813             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2814             [(set (i32 IntRegs:$dst),
2815                   (OpNode2 (i32 IntRegs:$src1),
2816                            (OpNode1 (i32 IntRegs:$src2),
2817                                     u5ImmPred:$src3)))],
2818             "$src1 = $dst">;
2819
2820   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2821             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2822             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2823             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2824                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2825             "$src1 = $dst">;
2826 }
2827
2828 // Multi-class for logical operators :
2829 // Shift by register and accumulate/logical (32/64 bits)
2830 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2831   def _rr : SInst_acc<(outs IntRegs:$dst),
2832             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2833             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2834             [(set (i32 IntRegs:$dst),
2835                   (OpNode2 (i32 IntRegs:$src1),
2836                            (OpNode1 (i32 IntRegs:$src2),
2837                                     (i32 IntRegs:$src3))))],
2838             "$src1 = $dst">;
2839
2840   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2841             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2842             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2843             [(set (i64 DoubleRegs:$dst),
2844                   (OpNode2 (i64 DoubleRegs:$src1),
2845                            (OpNode1 (i64 DoubleRegs:$src2),
2846                                     (i32 IntRegs:$src3))))],
2847             "$src1 = $dst">;
2848
2849 }
2850
2851 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2852 let AddedComplexity = 100 in
2853   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2854   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2855   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2856   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2857 }
2858
2859 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2860 let AddedComplexity = 100 in
2861   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2862   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2863   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2864   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2865 }
2866
2867 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2868 let AddedComplexity = 100 in
2869   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2870 }
2871
2872 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2873            xtype_xor_imm<"asl", shl>;
2874
2875 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2876            xtype_xor_imm<"lsr", srl>;
2877
2878 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2879 defm LSL : basic_xtype_reg<"lsl", shl>;
2880
2881 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2882 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2883       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2884
2885 //===----------------------------------------------------------------------===//
2886 // V3 Instructions +
2887 //===----------------------------------------------------------------------===//
2888
2889 include "HexagonInstrInfoV3.td"
2890
2891 //===----------------------------------------------------------------------===//
2892 // V3 Instructions -
2893 //===----------------------------------------------------------------------===//
2894
2895 //===----------------------------------------------------------------------===//
2896 // V4 Instructions +
2897 //===----------------------------------------------------------------------===//
2898
2899 include "HexagonInstrInfoV4.td"
2900
2901 //===----------------------------------------------------------------------===//
2902 // V4 Instructions -
2903 //===----------------------------------------------------------------------===//
2904
2905 //===----------------------------------------------------------------------===//
2906 // V5 Instructions +
2907 //===----------------------------------------------------------------------===//
2908
2909 include "HexagonInstrInfoV5.td"
2910
2911 //===----------------------------------------------------------------------===//
2912 // V5 Instructions -
2913 //===----------------------------------------------------------------------===//