lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 // Multi-class for logical operators.
  72 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  73   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  74                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  75                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  76                                                    (i32 IntRegs:$c)))]>;
  77   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  78                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  79                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  80                                                    (i32 IntRegs:$c)))]>;
  81 }
  82
  83 // Multi-class for compare ops.
  84 let isCompare = 1 in {
  85 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  86   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  87                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  88                  [(set (i1 PredRegs:$dst),
  89                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  90 }
  91 }
  92
  93 //===----------------------------------------------------------------------===//
  94 // ALU32/ALU +
  95 //===----------------------------------------------------------------------===//
  96 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  97   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  98
  99 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
 100
 101 def HexagonWrapperCombineII :
 102   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
 103
 104 def HexagonWrapperCombineRR :
 105   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
 106
 107 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
 108 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 109                   bit IsComm>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 111              "$Rd = "#mnemonic#"($Rs, $Rt)",
 112              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 113   let isCommutable = IsComm;
 114   let BaseOpcode = mnemonic#_rr;
 115   let CextOpcode = mnemonic;
 116
 117   bits<5> Rs;
 118   bits<5> Rt;
 119   bits<5> Rd;
 120
 121   let IClass = 0b1111;
 122   let Inst{27} = 0b0;
 123   let Inst{26-24} = MajOp;
 124   let Inst{23-21} = MinOp;
 125   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 126   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 127   let Inst{4-0} = Rd;
 128 }
 129
 130 let hasSideEffects = 0, hasNewValue = 1 in
 131 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 132                        bit OpsRev, bit PredNot, bit PredNew>
 133   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 134              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 135              "$Rd = "#mnemonic#"($Rs, $Rt)",
 136              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 137   let isPredicated = 1;
 138   let isPredicatedFalse = PredNot;
 139   let isPredicatedNew = PredNew;
 140   let BaseOpcode = mnemonic#_rr;
 141   let CextOpcode = mnemonic;
 142
 143   bits<2> Pu;
 144   bits<5> Rs;
 145   bits<5> Rt;
 146   bits<5> Rd;
 147
 148   let IClass = 0b1111;
 149   let Inst{27} = 0b1;
 150   let Inst{26-24} = MajOp;
 151   let Inst{23-21} = MinOp;
 152   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 153   let Inst{13} = PredNew;
 154   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 155   let Inst{7} = PredNot;
 156   let Inst{6-5} = Pu;
 157   let Inst{4-0} = Rd;
 158 }
 159
 160 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 161                       bit OpsRev>
 162   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 163   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 164 }
 165
 166 let isCodeGenOnly = 0 in {
 167 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 168 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 169 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 170 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 171 }
 172
 173 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 174                       bits<3> MinOp, bit OpsRev, bit IsComm>
 175   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 176   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 177 }
 178
 179 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 180     isCodeGenOnly = 0 in {
 181   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 182   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 183 }
 184
 185 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 186                          bit OpsRev> {
 187   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 188   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 189   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 190   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 191 }
 192
 193 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 194                           bit OpsRev, bit IsComm> {
 195   let isPredicable = 1 in
 196   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 197   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 198 }
 199
 200 let isCodeGenOnly = 0 in {
 201 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 202 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 203 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 204 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 205 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 206 }
 207
 208 // Pats for instruction selection.
 209 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 210   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 211         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 212
 213 def: BinOp32_pat<add, A2_add, i32>;
 214 def: BinOp32_pat<and, A2_and, i32>;
 215 def: BinOp32_pat<or,  A2_or,  i32>;
 216 def: BinOp32_pat<sub, A2_sub, i32>;
 217 def: BinOp32_pat<xor, A2_xor, i32>;
 218
 219 // A few special cases producing register pairs:
 220 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 221     isCodeGenOnly = 0 in {
 222   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 223
 224   let isPredicable = 1 in
 225     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 226
 227   // Conditional combinew uses "newt/f" instead of "t/fnew".
 228   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 229   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 230 }
 231
 232 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 233 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 234   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 235              "$Pd = "#mnemonic#"($Rs, $Rt)",
 236              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 237   let CextOpcode = mnemonic;
 238   let isCommutable = IsComm;
 239   bits<5> Rs;
 240   bits<5> Rt;
 241   bits<2> Pd;
 242
 243   let IClass = 0b1111;
 244   let Inst{27-24} = 0b0010;
 245   let Inst{22-21} = MinOp;
 246   let Inst{20-16} = Rs;
 247   let Inst{12-8} = Rt;
 248   let Inst{4} = IsNeg;
 249   let Inst{3-2} = 0b00;
 250   let Inst{1-0} = Pd;
 251 }
 252
 253 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 254   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 255   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 256   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 257 }
 258
 259 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 260 // that reverse the order of the operands.
 261 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 262
 263 // Pats for compares. They use PatFrags as operands, not SDNodes,
 264 // since seteq/setgt/etc. are defined as ParFrags.
 265 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 266   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 267         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 268
 269 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 270 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 271 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 272
 273 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 274 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 275
 276 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 277   isCodeGenOnly = 0 in
 278 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 279                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 280       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 281   bits<5> Rd;
 282   bits<2> Pu;
 283   bits<5> Rs;
 284   bits<5> Rt;
 285
 286   let CextOpcode = "mux";
 287   let InputType = "reg";
 288   let hasSideEffects = 0;
 289   let IClass = 0b1111;
 290
 291   let Inst{27-24} = 0b0100;
 292   let Inst{20-16} = Rs;
 293   let Inst{12-8} = Rt;
 294   let Inst{6-5} = Pu;
 295   let Inst{4-0} = Rd;
 296 }
 297
 298 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 299          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 300
 301 // Combines the two immediates into a double register.
 302 // Increase complexity to make it greater than any complexity of a combine
 303 // that involves a register.
 304
 305 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 306     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 307     AddedComplexity = 75, isCodeGenOnly = 0 in
 308 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 309   "$Rdd = combine(#$s8, #$S8)",
 310   [(set (i64 DoubleRegs:$Rdd),
 311         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 312     bits<5> Rdd;
 313     bits<8> s8;
 314     bits<8> S8;
 315
 316     let IClass = 0b0111;
 317     let Inst{27-23} = 0b11000;
 318     let Inst{22-16} = S8{7-1};
 319     let Inst{13}    = S8{0};
 320     let Inst{12-5}  = s8;
 321     let Inst{4-0}   = Rdd;
 322   }
 323
 324 //===----------------------------------------------------------------------===//
 325 // Template class for predicated ADD of a reg and an Immediate value.
 326 //===----------------------------------------------------------------------===//
 327 let hasNewValue = 1 in
 328 class T_Addri_Pred <bit PredNot, bit PredNew>
 329   : ALU32_ri <(outs IntRegs:$Rd),
 330               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 331   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 332   ") $Rd = ")#"add($Rs, #$s8)"> {
 333     bits<5> Rd;
 334     bits<2> Pu;
 335     bits<5> Rs;
 336     bits<8> s8;
 337
 338     let isPredicatedNew = PredNew;
 339     let IClass = 0b0111;
 340
 341     let Inst{27-24} = 0b0100;
 342     let Inst{23}    = PredNot;
 343     let Inst{22-21} = Pu;
 344     let Inst{20-16} = Rs;
 345     let Inst{13}    = PredNew;
 346     let Inst{12-5}  = s8;
 347     let Inst{4-0}   = Rd;
 348   }
 349
 350 //===----------------------------------------------------------------------===//
 351 // A2_addi: Add a signed immediate to a register.
 352 //===----------------------------------------------------------------------===//
 353 let hasNewValue = 1 in
 354 class T_Addri <Operand immOp, list<dag> pattern = [] >
 355   : ALU32_ri <(outs IntRegs:$Rd),
 356               (ins IntRegs:$Rs, immOp:$s16),
 357   "$Rd = add($Rs, #$s16)", pattern,
 358   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 359   "", ALU32_ADDI_tc_1_SLOT0123> {
 360     bits<5> Rd;
 361     bits<5> Rs;
 362     bits<16> s16;
 363
 364     let IClass = 0b1011;
 365
 366     let Inst{27-21} = s16{15-9};
 367     let Inst{20-16} = Rs;
 368     let Inst{13-5}  = s16{8-0};
 369     let Inst{4-0}   = Rd;
 370   }
 371
 372 //===----------------------------------------------------------------------===//
 373 // Multiclass for ADD of a register and an immediate value.
 374 //===----------------------------------------------------------------------===//
 375 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 376   let isPredicatedFalse = PredNot in {
 377     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 378     // Predicate new
 379     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 380   }
 381 }
 382
 383 let isExtendable = 1, InputType = "imm" in
 384 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 385   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 386     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 387     isPredicable = 1 in
 388     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 389                         [(set (i32 IntRegs:$Rd),
 390                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 391
 392     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 393     hasSideEffects = 0, isPredicated = 1 in {
 394       defm Pt : Addri_Pred<mnemonic, 0>;
 395       defm NotPt : Addri_Pred<mnemonic, 1>;
 396     }
 397   }
 398 }
 399
 400 let isCodeGenOnly = 0 in
 401 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 402
 403 //===----------------------------------------------------------------------===//
 404 // Template class used for the following ALU32 instructions.
 405 // Rd=and(Rs,#s10)
 406 // Rd=or(Rs,#s10)
 407 //===----------------------------------------------------------------------===//
 408 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 409 InputType = "imm", hasNewValue = 1 in
 410 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 411   : ALU32_ri <(outs IntRegs:$Rd),
 412               (ins IntRegs:$Rs, s10Ext:$s10),
 413   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 414   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 415     bits<5> Rd;
 416     bits<5> Rs;
 417     bits<10> s10;
 418     let CextOpcode = mnemonic;
 419
 420     let IClass = 0b0111;
 421
 422     let Inst{27-24} = 0b0110;
 423     let Inst{23-22} = MinOp;
 424     let Inst{21}    = s10{9};
 425     let Inst{20-16} = Rs;
 426     let Inst{13-5}  = s10{8-0};
 427     let Inst{4-0}   = Rd;
 428   }
 429
 430 let isCodeGenOnly = 0 in {
 431 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 432 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 433 }
 434
 435 // Subtract register from immediate
 436 // Rd32=sub(#s10,Rs32)
 437 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 438 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 439 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 440   "$Rd = sub(#$s10, $Rs)" ,
 441   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 442   ImmRegRel {
 443     bits<5> Rd;
 444     bits<10> s10;
 445     bits<5> Rs;
 446
 447     let IClass = 0b0111;
 448
 449     let Inst{27-22} = 0b011001;
 450     let Inst{21}    = s10{9};
 451     let Inst{20-16} = Rs;
 452     let Inst{13-5}  = s10{8-0};
 453     let Inst{4-0}   = Rd;
 454   }
 455
 456 // Nop.
 457 let hasSideEffects = 0, isCodeGenOnly = 0 in
 458 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 459   let IClass = 0b0111;
 460   let Inst{27-24} = 0b1111;
 461 }
 462 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 463 def : Pat<(not (i32 IntRegs:$src1)),
 464           (SUB_ri -1, (i32 IntRegs:$src1))>;
 465
 466 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 467                        bit isPredNew> {
 468   let isPredicatedNew = isPredNew in
 469   def NAME : ALU32_rr<(outs RC:$dst),
 470             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 471             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 472             ") $dst = ")#mnemonic#"($src2, $src3)",
 473             []>;
 474 }
 475
 476 let hasSideEffects = 0, hasNewValue = 1 in
 477 class T_tfr16<bit isHi>
 478   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 479   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 480   [], "$src1 = $Rx" > {
 481     bits<5> Rx;
 482     bits<16> u16;
 483
 484     let IClass = 0b0111;
 485     let Inst{27-26} = 0b00;
 486     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 487     let Inst{23-22} = u16{15-14};
 488     let Inst{21}    = 0b1;
 489     let Inst{20-16} = Rx;
 490     let Inst{13-0}  = u16{13-0};
 491   }
 492
 493 let isCodeGenOnly = 0 in {
 494 def A2_tfril: T_tfr16<0>;
 495 def A2_tfrih: T_tfr16<1>;
 496 }
 497
 498 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 499   let isPredicatedFalse = PredNot in {
 500     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 501     // Predicate new
 502     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 503   }
 504 }
 505
 506 // Combines the two integer registers SRC1 and SRC2 into a double register.
 507 let isPredicable = 1 in
 508 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 509                            (ins IntRegs:$src1, IntRegs:$src2),
 510             "$dst = combine($src1, $src2)",
 511             [(set (i64 DoubleRegs:$dst),
 512               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 513                                             (i32 IntRegs:$src2))))]>;
 514
 515 multiclass Combine_base {
 516   let BaseOpcode = "combine" in {
 517     def NAME : T_Combine;
 518     let hasSideEffects = 0, isPredicated = 1 in {
 519       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 520       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 521     }
 522   }
 523 }
 524
 525 defm COMBINE_rr : Combine_base, PredNewRel;
 526
 527 // Combines the two immediates SRC1 and SRC2 into a double register.
 528 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 529   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 530   "$dst = combine(#$src1, #$src2)",
 531   [(set (i64 DoubleRegs:$dst),
 532         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 533
 534 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 535 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 536
 537 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 538 // Pattern definition for 'neg' was not necessary.
 539
 540 multiclass TFR_Pred<bit PredNot> {
 541   let isPredicatedFalse = PredNot in {
 542     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 543                            (ins PredRegs:$src1, IntRegs:$src2),
 544             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 545             []>;
 546     // Predicate new
 547     let isPredicatedNew = 1 in
 548     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 549                              (ins PredRegs:$src1, IntRegs:$src2),
 550             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 551             []>;
 552   }
 553 }
 554
 555 let InputType = "reg", hasSideEffects = 0 in
 556 multiclass TFR_base<string CextOp> {
 557   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 558     let isPredicable = 1 in
 559     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 560             "$dst = $src1",
 561             []>;
 562
 563     let  isPredicated = 1 in {
 564       defm Pt : TFR_Pred<0>;
 565       defm NotPt : TFR_Pred<1>;
 566     }
 567   }
 568 }
 569
 570 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 571             : ALU32_rr<(outs DoubleRegs:$dst),
 572                        (ins PredRegs:$src1, DoubleRegs:$src2),
 573             !if(PredNot, "if (!$src1", "if ($src1")#
 574             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 575 {
 576     bits<5> dst;
 577     bits<2> src1;
 578     bits<5> src2;
 579
 580     let IClass = 0b1111;
 581     let Inst{27-24} = 0b1101;
 582     let Inst{13} = isPredNew;
 583     let Inst{7} = PredNot;
 584     let Inst{4-0} = dst;
 585     let Inst{6-5} = src1;
 586     let Inst{20-17} = src2{4-1};
 587     let Inst{16} = 0b1;
 588     let Inst{12-9} = src2{4-1};
 589     let Inst{8} = 0b0;
 590 }
 591
 592 multiclass TFR64_Pred<bit PredNot> {
 593   let isPredicatedFalse = PredNot in {
 594     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 595
 596     let isPredicatedNew = 1 in
 597     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 598   }
 599 }
 600
 601 let hasSideEffects = 0 in
 602 multiclass TFR64_base<string BaseName> {
 603   let BaseOpcode = BaseName in {
 604     let isPredicable = 1 in
 605     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 606                           (ins DoubleRegs:$src1),
 607                           "$dst = $src1" > {
 608         bits<5> dst;
 609         bits<5> src1;
 610
 611         let IClass = 0b1111;
 612         let Inst{27-23} = 0b01010;
 613         let Inst{4-0} = dst;
 614         let Inst{20-17} = src1{4-1};
 615         let Inst{16} = 0b1;
 616         let Inst{12-9} = src1{4-1};
 617         let Inst{8} = 0b0;
 618     }
 619
 620     let  isPredicated = 1 in {
 621       defm Pt : TFR64_Pred<0>;
 622       defm NotPt : TFR64_Pred<1>;
 623     }
 624   }
 625 }
 626
 627 multiclass TFRI_Pred<bit PredNot> {
 628   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 629     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 630                            (ins PredRegs:$src1, s12Ext:$src2),
 631             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 632             []>;
 633
 634     // Predicate new
 635     let isPredicatedNew = 1 in
 636     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 637                              (ins PredRegs:$src1, s12Ext:$src2),
 638             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 639             []>;
 640   }
 641 }
 642
 643 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 644 multiclass TFRI_base<string CextOp> {
 645   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 646     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 647     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 648     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 649             "$dst = #$src1",
 650             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 651
 652     let opExtendable = 2,  opExtentBits = 12, hasSideEffects = 0,
 653     isPredicated = 1 in {
 654       defm Pt    : TFRI_Pred<0>;
 655       defm NotPt : TFRI_Pred<1>;
 656     }
 657   }
 658 }
 659
 660 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 661 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 662 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 663
 664 // Transfer control register.
 665 let hasSideEffects = 0 in
 666 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 667            "$dst = $src1",
 668            []>;
 669 //===----------------------------------------------------------------------===//
 670 // ALU32/ALU -
 671 //===----------------------------------------------------------------------===//
 672
 673
 674 //===----------------------------------------------------------------------===//
 675 // ALU32/PERM +
 676 //===----------------------------------------------------------------------===//
 677 // Scalar mux register immediate.
 678 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 679     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 680 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 681       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 682   bits<5> Rd;
 683   bits<2> Pu;
 684   bits<8> s8;
 685   bits<5> Rs;
 686
 687   let IClass = 0b0111;
 688   let Inst{27-24} = 0b0011;
 689   let Inst{23} = MajOp;
 690   let Inst{22-21} = Pu;
 691   let Inst{20-16} = Rs;
 692   let Inst{13}    = 0b0;
 693   let Inst{12-5}  = s8;
 694   let Inst{4-0}   = Rd;
 695 }
 696
 697 let opExtendable = 2, isCodeGenOnly = 0 in
 698 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 699                            "$Rd = mux($Pu, #$s8, $Rs)">;
 700
 701 let opExtendable = 3, isCodeGenOnly = 0 in
 702 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 703                            "$Rd = mux($Pu, $Rs, #$s8)">;
 704
 705 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 706           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 707
 708 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 709           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 710
 711 // C2_muxii: Scalar mux immediates.
 712 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 713     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 714 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 715                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 716   "$Rd = mux($Pu, #$s8, #$S8)" ,
 717   [(set (i32 IntRegs:$Rd),
 718         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 719     bits<5> Rd;
 720     bits<2> Pu;
 721     bits<8> s8;
 722     bits<8> S8;
 723
 724     let IClass = 0b0111;
 725
 726     let Inst{27-25} = 0b101;
 727     let Inst{24-23} = Pu;
 728     let Inst{22-16} = S8{7-1};
 729     let Inst{13}    = S8{0};
 730     let Inst{12-5}  = s8;
 731     let Inst{4-0}   = Rd;
 732   }
 733
 734 //===----------------------------------------------------------------------===//
 735 // template class for non-predicated alu32_2op instructions
 736 // - aslh, asrh, sxtb, sxth, zxth
 737 //===----------------------------------------------------------------------===//
 738 let hasNewValue = 1, opNewValue = 0 in
 739 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 740     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 741     "$Rd = "#mnemonic#"($Rs)", [] > {
 742   bits<5> Rd;
 743   bits<5> Rs;
 744
 745   let IClass = 0b0111;
 746
 747   let Inst{27-24} = 0b0000;
 748   let Inst{23-21} = minOp;
 749   let Inst{13} = 0b0;
 750   let Inst{4-0} = Rd;
 751   let Inst{20-16} = Rs;
 752 }
 753
 754 //===----------------------------------------------------------------------===//
 755 // template class for predicated alu32_2op instructions
 756 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 757 //===----------------------------------------------------------------------===//
 758 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 759     hasNewValue = 1, opNewValue = 0 in
 760 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 761     bit isPredNew > :
 762     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 763     !if(isPredNot, "if (!$Pu", "if ($Pu")
 764     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 765   bits<5> Rd;
 766   bits<2> Pu;
 767   bits<5> Rs;
 768
 769   let IClass = 0b0111;
 770
 771   let Inst{27-24} = 0b0000;
 772   let Inst{23-21} = minOp;
 773   let Inst{13} = 0b1;
 774   let Inst{11} = isPredNot;
 775   let Inst{10} = isPredNew;
 776   let Inst{4-0} = Rd;
 777   let Inst{9-8} = Pu;
 778   let Inst{20-16} = Rs;
 779 }
 780
 781 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 782   let isPredicatedFalse = PredNot in {
 783     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 784
 785     // Predicate new
 786     let isPredicatedNew = 1 in
 787     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 788   }
 789 }
 790
 791 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 792   let BaseOpcode = mnemonic in {
 793     let isPredicable = 1, hasSideEffects = 0 in
 794     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 795
 796     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 797       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 798       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 799     }
 800   }
 801 }
 802
 803 let isCodeGenOnly = 0 in {
 804 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 805 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 806 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 807 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 808 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 809 }
 810
 811 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 812 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 813 // predicated forms while 'and' doesn't. Since integrated assembler can't
 814 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 815 // immediate operand is set to '255'.
 816
 817 let hasNewValue = 1, opNewValue = 0 in
 818 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 819   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 820     bits<5> Rd;
 821     bits<5> Rs;
 822     bits<10> s10 = 255;
 823
 824     let IClass = 0b0111;
 825
 826     let Inst{27-22} = 0b011000;
 827     let Inst{4-0} = Rd;
 828     let Inst{20-16} = Rs;
 829     let Inst{21} = s10{9};
 830     let Inst{13-5} = s10{8-0};
 831 }
 832
 833 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 834 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 835   let BaseOpcode = mnemonic in {
 836     let isPredicable = 1, hasSideEffects = 0 in
 837     def A2_#NAME : T_ZXTB;
 838
 839     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 840       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 841       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 842     }
 843   }
 844 }
 845
 846 let isCodeGenOnly=0 in
 847 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 848
 849 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 850 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 851 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 852 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 853
 854 // Mux.
 855 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 856                                                    DoubleRegs:$src2,
 857                                                    DoubleRegs:$src3),
 858             "$dst = vmux($src1, $src2, $src3)",
 859             []>;
 860
 861
 862 //===----------------------------------------------------------------------===//
 863 // ALU32/PERM -
 864 //===----------------------------------------------------------------------===//
 865
 866
 867 //===----------------------------------------------------------------------===//
 868 // ALU32/PRED +
 869 //===----------------------------------------------------------------------===//
 870
 871 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
 872                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
 873                  string Op2Pfx>
 874   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 875              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
 876              "", ALU64_tc_1_SLOT23> {
 877   let hasSideEffects = 0;
 878   let isCommutable = IsComm;
 879
 880   bits<5> Rs;
 881   bits<5> Rt;
 882   bits<5> Rd;
 883
 884   let IClass = 0b1101;
 885   let Inst{27-24} = RegType;
 886   let Inst{23-21} = MajOp;
 887   let Inst{20-16} = !if (OpsRev,Rt,Rs);
 888   let Inst{12-8} = !if (OpsRev,Rs,Rt);
 889   let Inst{7-5} = MinOp;
 890   let Inst{4-0} = Rd;
 891 }
 892
 893 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
 894                     bit OpsRev, bit IsComm>
 895   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
 896                IsComm, "">;
 897
 898 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
 899 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
 900
 901 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
 902 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
 903
 904 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
 905                       bit IsNeg>
 906   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
 907                !if(IsNeg,"~","")>;
 908
 909 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
 910 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
 911 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
 912
 913 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
 914 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
 915 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
 916
 917 // SDNode for converting immediate C to C-1.
 918 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 919    // Return the byte immediate const-1 as an SDNode.
 920    int32_t imm = N->getSExtValue();
 921    return XformSToSM1Imm(imm);
 922 }]>;
 923
 924 // SDNode for converting immediate C to C-1.
 925 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 926    // Return the byte immediate const-1 as an SDNode.
 927    uint32_t imm = N->getZExtValue();
 928    return XformUToUM1Imm(imm);
 929 }]>;
 930
 931 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 932     "$dst = cl0($src1)",
 933     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 934
 935 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 936     "$dst = ct0($src1)",
 937     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 938
 939 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 940     "$dst = cl0($src1)",
 941     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 942
 943 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 944     "$dst = ct0($src1)",
 945     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 946
 947 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 948     "$dst = tstbit($src1, $src2)",
 949     [(set (i1 PredRegs:$dst),
 950           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 951
 952 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 953     "$dst = tstbit($src1, $src2)",
 954     [(set (i1 PredRegs:$dst),
 955           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 956
 957 //===----------------------------------------------------------------------===//
 958 // ALU32/PRED -
 959 //===----------------------------------------------------------------------===//
 960
 961
 962 //===----------------------------------------------------------------------===//
 963 // ALU64/ALU +
 964 //===----------------------------------------------------------------------===//// Add.
 965 //===----------------------------------------------------------------------===//
 966 // Template Class
 967 // Add/Subtract halfword
 968 // Rd=add(Rt.L,Rs.[HL])[:sat]
 969 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 970 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 971 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 972 //===----------------------------------------------------------------------===//
 973
 974 let  hasNewValue = 1, opNewValue = 0 in
 975 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 976   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 977   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 978           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 979           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 980           #!if(isSat,":sat","")
 981           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 982     bits<5> Rd;
 983     bits<5> Rt;
 984     bits<5> Rs;
 985     let IClass = 0b1101;
 986
 987     let Inst{27-23} = 0b01010;
 988     let Inst{22} = hasShift;
 989     let Inst{21} = isSub;
 990     let Inst{7} = isSat;
 991     let Inst{6-5} = LHbits;
 992     let Inst{4-0} = Rd;
 993     let Inst{12-8} = Rt;
 994     let Inst{20-16} = Rs;
 995   }
 996
 997 //Rd=sub(Rt.L,Rs.[LH])
 998 let isCodeGenOnly = 0 in {
 999 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
1000 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
1001 }
1002
1003 let isCodeGenOnly = 0 in {
1004 //Rd=add(Rt.L,Rs.[LH])
1005 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
1006 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
1007 }
1008
1009 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1010   //Rd=sub(Rt.L,Rs.[LH]):sat
1011   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
1012   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
1013
1014   //Rd=add(Rt.L,Rs.[LH]):sat
1015   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
1016   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
1017 }
1018
1019 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
1020 let isCodeGenOnly = 0 in {
1021 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
1022 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
1023 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
1024 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
1025 }
1026
1027 //Rd=add(Rt.[LH],Rs.[LH]):<<16
1028 let isCodeGenOnly = 0 in {
1029 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
1030 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
1031 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
1032 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
1033 }
1034
1035 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1036   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
1037   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
1038   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
1039   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
1040   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
1041
1042   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
1043   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
1044   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
1045   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
1046   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
1047 }
1048
1049 // Add halfword.
1050 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
1051          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
1052
1053 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
1054          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
1055
1056 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
1057          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
1058
1059 // Subtract halfword.
1060 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
1061          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
1062
1063 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
1064          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
1065
1066 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1067 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
1068       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1069       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1070   bits<5> Rd;
1071   bits<5> Rs;
1072   bits<5> Rt;
1073
1074   let IClass = 0b1101;
1075   let Inst{27-24} = 0b0000;
1076   let Inst{20-16} = Rs;
1077   let Inst{12-8} = Rt;
1078   let Inst{4-0} = Rd;
1079 }
1080
1081 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
1082 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
1083   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1084   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
1085           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
1086     bits<5> Rd;
1087     bits<5> Rt;
1088     bits<5> Rs;
1089
1090     let IClass = 0b1101;
1091
1092     let Inst{27-23} = 0b01011;
1093     let Inst{22-21} = !if(isMax, 0b10, 0b01);
1094     let Inst{7} = isUnsigned;
1095     let Inst{4-0} = Rd;
1096     let Inst{12-8} = !if(isMax, Rs, Rt);
1097     let Inst{20-16} = !if(isMax, Rt, Rs);
1098   }
1099
1100 let isCodeGenOnly = 0 in {
1101 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
1102 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1103 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1104 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1105 }
1106
1107 // Here, depending on  the operand being selected, we'll either generate a
1108 // min or max instruction.
1109 // Ex:
1110 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1111 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1112 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1113 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1114
1115 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1116                           InstHexagon Inst, InstHexagon SwapInst> {
1117   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1118                    (VT RC:$src1), (VT RC:$src2)),
1119            (Inst RC:$src1, RC:$src2)>;
1120   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1121                    (VT RC:$src2), (VT RC:$src1)),
1122            (SwapInst RC:$src1, RC:$src2)>;
1123 }
1124
1125
1126 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1127   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1128
1129   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1130                                             (i32 PositiveHalfWord:$src2))),
1131                                     (i32 PositiveHalfWord:$src1),
1132                                     (i32 PositiveHalfWord:$src2))), i16),
1133            (Inst IntRegs:$src1, IntRegs:$src2)>;
1134
1135   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1136                                             (i32 PositiveHalfWord:$src2))),
1137                                     (i32 PositiveHalfWord:$src2),
1138                                     (i32 PositiveHalfWord:$src1))), i16),
1139            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1140 }
1141
1142 let AddedComplexity = 200 in {
1143   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1144   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1145   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1146   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1147   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1148   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1149   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1150   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1151 }
1152
1153 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1154                                                      DoubleRegs:$src2),
1155                "$dst = add($src1, $src2)",
1156                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
1157                                                  (i64 DoubleRegs:$src2)))]>;
1158
1159 // Add halfword.
1160
1161 // Compare.
1162 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
1163 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
1164 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
1165
1166 // Logical operations.
1167 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1168                                                      DoubleRegs:$src2),
1169                "$dst = and($src1, $src2)",
1170                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1171                                                  (i64 DoubleRegs:$src2)))]>;
1172
1173 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1174                                                     DoubleRegs:$src2),
1175               "$dst = or($src1, $src2)",
1176               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
1177                                                (i64 DoubleRegs:$src2)))]>;
1178
1179 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1180                                                      DoubleRegs:$src2),
1181                "$dst = xor($src1, $src2)",
1182                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
1183                                                  (i64 DoubleRegs:$src2)))]>;
1184
1185 // Maximum.
1186 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1187               "$dst = max($src2, $src1)",
1188               [(set (i32 IntRegs:$dst),
1189                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
1190                                             (i32 IntRegs:$src1))),
1191                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1192
1193 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1194               "$dst = maxu($src2, $src1)",
1195               [(set (i32 IntRegs:$dst),
1196                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
1197                                              (i32 IntRegs:$src1))),
1198                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1199
1200 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1201                                                     DoubleRegs:$src2),
1202               "$dst = max($src2, $src1)",
1203               [(set (i64 DoubleRegs:$dst),
1204                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
1205                                             (i64 DoubleRegs:$src1))),
1206                                  (i64 DoubleRegs:$src1),
1207                                  (i64 DoubleRegs:$src2))))]>;
1208
1209 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1210                                                      DoubleRegs:$src2),
1211               "$dst = maxu($src2, $src1)",
1212               [(set (i64 DoubleRegs:$dst),
1213                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
1214                                              (i64 DoubleRegs:$src1))),
1215                                  (i64 DoubleRegs:$src1),
1216                                  (i64 DoubleRegs:$src2))))]>;
1217
1218 // Minimum.
1219 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1220               "$dst = min($src2, $src1)",
1221               [(set (i32 IntRegs:$dst),
1222                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
1223                                             (i32 IntRegs:$src1))),
1224                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1225
1226 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1227               "$dst = minu($src2, $src1)",
1228               [(set (i32 IntRegs:$dst),
1229                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
1230                                              (i32 IntRegs:$src1))),
1231                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1232
1233 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1234                                                     DoubleRegs:$src2),
1235               "$dst = min($src2, $src1)",
1236               [(set (i64 DoubleRegs:$dst),
1237                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
1238                                             (i64 DoubleRegs:$src1))),
1239                                  (i64 DoubleRegs:$src1),
1240                                  (i64 DoubleRegs:$src2))))]>;
1241
1242 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1243                                                      DoubleRegs:$src2),
1244               "$dst = minu($src2, $src1)",
1245               [(set (i64 DoubleRegs:$dst),
1246                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
1247                                              (i64 DoubleRegs:$src1))),
1248                                  (i64 DoubleRegs:$src1),
1249                                  (i64 DoubleRegs:$src2))))]>;
1250
1251 // Subtract.
1252 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1253                                                      DoubleRegs:$src2),
1254                "$dst = sub($src1, $src2)",
1255                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
1256                                                  (i64 DoubleRegs:$src2)))]>;
1257
1258 // Subtract halfword.
1259
1260 //===----------------------------------------------------------------------===//
1261 // ALU64/ALU -
1262 //===----------------------------------------------------------------------===//
1263
1264 //===----------------------------------------------------------------------===//
1265 // ALU64/BIT +
1266 //===----------------------------------------------------------------------===//
1267 //
1268 //===----------------------------------------------------------------------===//
1269 // ALU64/BIT -
1270 //===----------------------------------------------------------------------===//
1271
1272 //===----------------------------------------------------------------------===//
1273 // ALU64/PERM +
1274 //===----------------------------------------------------------------------===//
1275 //
1276 //===----------------------------------------------------------------------===//
1277 // ALU64/PERM -
1278 //===----------------------------------------------------------------------===//
1279
1280 //===----------------------------------------------------------------------===//
1281 // CR +
1282 //===----------------------------------------------------------------------===//
1283 // Logical reductions on predicates.
1284
1285 // Looping instructions.
1286
1287 // Pipelined looping instructions.
1288
1289 // Logical operations on predicates.
1290 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1291              "$dst = and($src1, $src2)",
1292              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
1293                                             (i1 PredRegs:$src2)))]>;
1294
1295 let hasSideEffects = 0 in
1296 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
1297                                                  PredRegs:$src2),
1298                 "$dst = and($src1, !$src2)",
1299                 []>;
1300
1301 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1302              "$dst = any8($src1)",
1303              []>;
1304
1305 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1306              "$dst = all8($src1)",
1307              []>;
1308
1309 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
1310                                                  PredRegs:$src2),
1311              "$dst = vitpack($src1, $src2)",
1312              []>;
1313
1314 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1315                                                     DoubleRegs:$src2,
1316                                                     PredRegs:$src3),
1317              "$dst = valignb($src1, $src2, $src3)",
1318              []>;
1319
1320 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1321                                                      DoubleRegs:$src2,
1322                                                      PredRegs:$src3),
1323              "$dst = vspliceb($src1, $src2, $src3)",
1324              []>;
1325
1326 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
1327              "$dst = mask($src1)",
1328              []>;
1329
1330 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1331              "$dst = not($src1)",
1332              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
1333
1334 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1335             "$dst = or($src1, $src2)",
1336             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
1337                                           (i1 PredRegs:$src2)))]>;
1338
1339 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1340              "$dst = xor($src1, $src2)",
1341              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
1342                                             (i1 PredRegs:$src2)))]>;
1343
1344
1345 // User control register transfer.
1346 //===----------------------------------------------------------------------===//
1347 // CR -
1348 //===----------------------------------------------------------------------===//
1349
1350 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1351                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1352 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
1353                       [SDNPHasChain]>;
1354
1355 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1356 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1357
1358 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1359 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1360 opExtentBits = 24, isCodeGenOnly = 0 in
1361 class T_JMP <dag InsDag, list<dag> JumpList = []>
1362             : JInst<(outs), InsDag,
1363             "jump $dst" , JumpList> {
1364     bits<24> dst;
1365
1366     let IClass = 0b0101;
1367
1368     let Inst{27-25} = 0b100;
1369     let Inst{24-16} = dst{23-15};
1370     let Inst{13-1} = dst{14-2};
1371 }
1372
1373 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1374 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1375 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1376             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1377             !if(PredNot, "if (!$src", "if ($src")#
1378             !if(isPredNew, ".new) ", ") ")#"jump"#
1379             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1380
1381     let isTaken = isTak;
1382     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1383     let isPredicatedFalse = PredNot;
1384     let isPredicatedNew = isPredNew;
1385     bits<2> src;
1386     bits<17> dst;
1387
1388     let IClass = 0b0101;
1389
1390     let Inst{27-24} = 0b1100;
1391     let Inst{21} = PredNot;
1392     let Inst{12} = !if(isPredNew, isTak, zero);
1393     let Inst{11} = isPredNew;
1394     let Inst{9-8} = src;
1395     let Inst{23-22} = dst{16-15};
1396     let Inst{20-16} = dst{14-10};
1397     let Inst{13} = dst{9};
1398     let Inst{7-1} = dst{8-2};
1399   }
1400
1401 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1402 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1403             : JRInst<(outs ), InsDag,
1404             "jumpr $dst" ,
1405             []> {
1406     bits<5> dst;
1407
1408     let IClass = 0b0101;
1409     let Inst{27-21} = 0b0010100;
1410     let Inst{20-16} = dst;
1411 }
1412
1413 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1414 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1415             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1416             !if(PredNot, "if (!$src", "if ($src")#
1417             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1418             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1419
1420     let isTaken = isTak;
1421     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1422     let isPredicatedFalse = PredNot;
1423     let isPredicatedNew = isPredNew;
1424     bits<2> src;
1425     bits<5> dst;
1426
1427     let IClass = 0b0101;
1428
1429     let Inst{27-22} = 0b001101;
1430     let Inst{21} = PredNot;
1431     let Inst{20-16} = dst;
1432     let Inst{12} = !if(isPredNew, isTak, zero);
1433     let Inst{11} = isPredNew;
1434     let Inst{9-8} = src;
1435     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1436     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1437 }
1438
1439 multiclass JMP_Pred<bit PredNot> {
1440   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1441   // Predicate new
1442   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1443   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1444 }
1445
1446 multiclass JMP_base<string BaseOp> {
1447   let BaseOpcode = BaseOp in {
1448     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1449     defm t : JMP_Pred<0>;
1450     defm f : JMP_Pred<1>;
1451   }
1452 }
1453
1454 multiclass JMPR_Pred<bit PredNot> {
1455   def NAME: T_JMPr_c<PredNot, 0, 0>;
1456   // Predicate new
1457   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1458   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1459 }
1460
1461 multiclass JMPR_base<string BaseOp> {
1462   let BaseOpcode = BaseOp in {
1463     def NAME : T_JMPr;
1464     defm _t : JMPR_Pred<0>;
1465     defm _f : JMPR_Pred<1>;
1466   }
1467 }
1468
1469 let isTerminator = 1, hasSideEffects = 0 in {
1470 let isBranch = 1 in
1471 defm JMP : JMP_base<"JMP">, PredNewRel;
1472
1473 let isBranch = 1, isIndirectBranch = 1 in
1474 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1475
1476 let isReturn = 1, isCodeGenOnly = 1 in
1477 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1478 }
1479
1480 def : Pat<(retflag),
1481           (JMPret (i32 R31))>;
1482
1483 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1484       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1485
1486 // A return through builtin_eh_return.
1487 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1488 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1489 def EH_RETURN_JMPR : T_JMPr;
1490
1491 def : Pat<(eh_return),
1492           (EH_RETURN_JMPR (i32 R31))>;
1493
1494 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1495           (JMPR (i32 IntRegs:$dst))>;
1496
1497 def : Pat<(brind (i32 IntRegs:$dst)),
1498           (JMPR (i32 IntRegs:$dst))>;
1499
1500 //===----------------------------------------------------------------------===//
1501 // JR -
1502 //===----------------------------------------------------------------------===//
1503
1504 //===----------------------------------------------------------------------===//
1505 // LD +
1506 //===----------------------------------------------------------------------===//
1507 ///
1508 // Load -- MEMri operand
1509 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1510                           bit isNot, bit isPredNew> {
1511   let isPredicatedNew = isPredNew in
1512   def NAME : LDInst2<(outs RC:$dst),
1513                        (ins PredRegs:$src1, MEMri:$addr),
1514             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1515             ") ")#"$dst = "#mnemonic#"($addr)",
1516             []>;
1517 }
1518
1519 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1520   let isPredicatedFalse = PredNot in {
1521     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1522     // Predicate new
1523     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1524   }
1525 }
1526
1527 let isExtendable = 1, hasSideEffects = 0 in
1528 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1529                     bits<5> ImmBits, bits<5> PredImmBits> {
1530
1531   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1532     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1533         isPredicable = 1 in
1534       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1535                    "$dst = "#mnemonic#"($addr)",
1536                    []>;
1537
1538     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1539         isPredicated = 1 in {
1540       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1541       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1542     }
1543   }
1544 }
1545
1546 let addrMode = BaseImmOffset, isMEMri = "true" in {
1547   let accessSize = ByteAccess in {
1548     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1549     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1550  }
1551
1552   let accessSize = HalfWordAccess in {
1553     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1554     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1555  }
1556
1557   let accessSize = WordAccess in
1558     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1559
1560   let accessSize = DoubleWordAccess in
1561     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1562 }
1563
1564 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1565             (LDrib ADDRriS11_0:$addr) >;
1566
1567 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1568             (LDriub ADDRriS11_0:$addr) >;
1569
1570 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1571             (LDrih ADDRriS11_1:$addr) >;
1572
1573 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1574             (LDriuh ADDRriS11_1:$addr) >;
1575
1576 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1577             (LDriw ADDRriS11_2:$addr) >;
1578
1579 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1580             (LDrid ADDRriS11_3:$addr) >;
1581
1582
1583 // Load - Base with Immediate offset addressing mode
1584 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1585                         bit isNot, bit isPredNew> {
1586   let isPredicatedNew = isPredNew in
1587   def NAME : LDInst2<(outs RC:$dst),
1588                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1589             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1590             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1591             []>;
1592 }
1593
1594 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1595                         bit PredNot> {
1596   let isPredicatedFalse = PredNot in {
1597     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1598     // Predicate new
1599     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1600   }
1601 }
1602
1603 let isExtendable = 1, hasSideEffects = 0 in
1604 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1605                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1606                    bits<5> PredImmBits> {
1607
1608   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1609     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1610         isPredicable = 1, AddedComplexity = 20 in
1611       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1612                    "$dst = "#mnemonic#"($src1+#$offset)",
1613                    []>;
1614
1615     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1616         isPredicated = 1 in {
1617       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1618       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1619     }
1620   }
1621 }
1622
1623 let addrMode = BaseImmOffset in {
1624   let accessSize = ByteAccess in {
1625     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1626                                   11, 6>, AddrModeRel;
1627     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1628                                    11, 6>, AddrModeRel;
1629   }
1630   let accessSize = HalfWordAccess in {
1631     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1632                                  12, 7>, AddrModeRel;
1633     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1634                                   12, 7>, AddrModeRel;
1635   }
1636   let accessSize = WordAccess in
1637     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1638                                  13, 8>, AddrModeRel;
1639
1640   let accessSize = DoubleWordAccess in
1641     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1642                                  14, 9>, AddrModeRel;
1643 }
1644
1645 let AddedComplexity = 20 in {
1646 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1647             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1648
1649 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1650             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1651
1652 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1653             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1654
1655 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1656             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1657
1658 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1659             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1660
1661 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1662             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1663 }
1664
1665 //===----------------------------------------------------------------------===//
1666 // Post increment load
1667 //===----------------------------------------------------------------------===//
1668
1669 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1670                             bit isNot, bit isPredNew> {
1671   let isPredicatedNew = isPredNew in
1672   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1673                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1674             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1675             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1676             [],
1677             "$src2 = $dst2">;
1678 }
1679
1680 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1681                            Operand ImmOp, bit PredNot> {
1682   let isPredicatedFalse = PredNot in {
1683     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1684     // Predicate new
1685     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1686     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1687   }
1688 }
1689
1690 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1691                       Operand ImmOp> {
1692
1693   let BaseOpcode = "POST_"#BaseOp in {
1694     let isPredicable = 1 in
1695     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1696                          (ins IntRegs:$src1, ImmOp:$offset),
1697                  "$dst = "#mnemonic#"($src1++#$offset)",
1698                  [],
1699                  "$src1 = $dst2">;
1700
1701     let isPredicated = 1 in {
1702       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1703       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1704     }
1705   }
1706 }
1707
1708 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1709   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1710                     PredNewRel;
1711   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1712                     PredNewRel;
1713   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1714                     PredNewRel;
1715   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1716                     PredNewRel;
1717   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1718                     PredNewRel;
1719   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1720                     PredNewRel;
1721 }
1722
1723 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1724            (i32 (LDrib ADDRriS11_0:$addr)) >;
1725
1726 // Load byte any-extend.
1727 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1728             (i32 (LDrib ADDRriS11_0:$addr)) >;
1729
1730 // Indexed load byte any-extend.
1731 let AddedComplexity = 20 in
1732 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1733             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1734
1735 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1736             (i32 (LDrih ADDRriS11_1:$addr))>;
1737
1738 let AddedComplexity = 20 in
1739 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1740             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1741
1742 let AddedComplexity = 10 in
1743 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1744             (i32 (LDriub ADDRriS11_0:$addr))>;
1745
1746 let AddedComplexity = 20 in
1747 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1748             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1749
1750 // Load predicate.
1751 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1752 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1753 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1754             (ins MEMri:$addr),
1755             "Error; should not emit",
1756             []>;
1757
1758 // Deallocate stack frame.
1759 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1760   def DEALLOCFRAME : LDInst2<(outs), (ins),
1761                      "deallocframe",
1762                      []>;
1763 }
1764
1765 // Load and unpack bytes to halfwords.
1766 //===----------------------------------------------------------------------===//
1767 // LD -
1768 //===----------------------------------------------------------------------===//
1769
1770 //===----------------------------------------------------------------------===//
1771 // MTYPE/ALU +
1772 //===----------------------------------------------------------------------===//
1773 //===----------------------------------------------------------------------===//
1774 // MTYPE/ALU -
1775 //===----------------------------------------------------------------------===//
1776
1777 //===----------------------------------------------------------------------===//
1778 // MTYPE/COMPLEX +
1779 //===----------------------------------------------------------------------===//
1780 //===----------------------------------------------------------------------===//
1781 // MTYPE/COMPLEX -
1782 //===----------------------------------------------------------------------===//
1783
1784 //===----------------------------------------------------------------------===//
1785 // MTYPE/MPYH +
1786 //===----------------------------------------------------------------------===//
1787 // Multiply and use lower result.
1788 // Rd=+mpyi(Rs,#u8)
1789 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1790 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1791               "$dst =+ mpyi($src1, #$src2)",
1792               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1793                                              u8ExtPred:$src2))]>;
1794
1795 // Rd=-mpyi(Rs,#u8)
1796 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1797               "$dst =- mpyi($src1, #$src2)",
1798               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1799                                                    u8ImmPred:$src2)))]>;
1800
1801 // Rd=mpyi(Rs,#m9)
1802 // s9 is NOT the same as m9 - but it works.. so far.
1803 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1804 // depending on the value of m9. See Arch Spec.
1805 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1806 CextOpcode = "MPYI", InputType = "imm" in
1807 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1808               "$dst = mpyi($src1, #$src2)",
1809               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1810                                              s9ExtPred:$src2))]>, ImmRegRel;
1811
1812 // Rd=mpyi(Rs,Rt)
1813 let CextOpcode = "MPYI", InputType = "reg" in
1814 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1815            "$dst = mpyi($src1, $src2)",
1816            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1817                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1818
1819 // Rx+=mpyi(Rs,#u8)
1820 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1821 CextOpcode = "MPYI_acc", InputType = "imm" in
1822 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1823             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1824             "$dst += mpyi($src2, #$src3)",
1825             [(set (i32 IntRegs:$dst),
1826                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1827                        (i32 IntRegs:$src1)))],
1828             "$src1 = $dst">, ImmRegRel;
1829
1830 // Rx+=mpyi(Rs,Rt)
1831 let CextOpcode = "MPYI_acc", InputType = "reg" in
1832 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1833             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1834             "$dst += mpyi($src2, $src3)",
1835             [(set (i32 IntRegs:$dst),
1836                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1837                        (i32 IntRegs:$src1)))],
1838             "$src1 = $dst">, ImmRegRel;
1839
1840 // Rx-=mpyi(Rs,#u8)
1841 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1842 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1843             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1844             "$dst -= mpyi($src2, #$src3)",
1845             [(set (i32 IntRegs:$dst),
1846                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1847                                                  u8ExtPred:$src3)))],
1848             "$src1 = $dst">;
1849
1850 // Multiply and use upper result.
1851 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1852 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1853 // Rd=mpy(Rs,Rt)
1854 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1855           "$dst = mpy($src1, $src2)",
1856           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1857                                            (i32 IntRegs:$src2)))]>;
1858
1859 // Rd=mpy(Rs,Rt):rnd
1860 // Rd=mpyu(Rs,Rt)
1861 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1862            "$dst = mpyu($src1, $src2)",
1863            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1864                                             (i32 IntRegs:$src2)))]>;
1865
1866 // Multiply and use full result.
1867 // Rdd=mpyu(Rs,Rt)
1868 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1869              "$dst = mpyu($src1, $src2)",
1870              [(set (i64 DoubleRegs:$dst),
1871                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1872                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1873
1874 // Rdd=mpy(Rs,Rt)
1875 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1876              "$dst = mpy($src1, $src2)",
1877              [(set (i64 DoubleRegs:$dst),
1878                    (mul (i64 (sext (i32 IntRegs:$src1))),
1879                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1880
1881 // Multiply and accumulate, use full result.
1882 // Rxx[+-]=mpy(Rs,Rt)
1883 // Rxx+=mpy(Rs,Rt)
1884 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1885             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1886             "$dst += mpy($src2, $src3)",
1887             [(set (i64 DoubleRegs:$dst),
1888             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1889                       (i64 (sext (i32 IntRegs:$src3)))),
1890                  (i64 DoubleRegs:$src1)))],
1891             "$src1 = $dst">;
1892
1893 // Rxx-=mpy(Rs,Rt)
1894 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1895             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1896             "$dst -= mpy($src2, $src3)",
1897             [(set (i64 DoubleRegs:$dst),
1898                   (sub (i64 DoubleRegs:$src1),
1899                        (mul (i64 (sext (i32 IntRegs:$src2))),
1900                             (i64 (sext (i32 IntRegs:$src3))))))],
1901             "$src1 = $dst">;
1902
1903 // Rxx[+-]=mpyu(Rs,Rt)
1904 // Rxx+=mpyu(Rs,Rt)
1905 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1906                             IntRegs:$src2, IntRegs:$src3),
1907              "$dst += mpyu($src2, $src3)",
1908              [(set (i64 DoubleRegs:$dst),
1909                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1910                              (i64 (anyext (i32 IntRegs:$src3)))),
1911                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1912
1913 // Rxx-=mpyu(Rs,Rt)
1914 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1915             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1916             "$dst -= mpyu($src2, $src3)",
1917             [(set (i64 DoubleRegs:$dst),
1918                   (sub (i64 DoubleRegs:$src1),
1919                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1920                             (i64 (anyext (i32 IntRegs:$src3))))))],
1921             "$src1 = $dst">;
1922
1923
1924 let InputType = "reg", CextOpcode = "ADD_acc" in
1925 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1926                             IntRegs:$src2, IntRegs:$src3),
1927              "$dst += add($src2, $src3)",
1928              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1929                                                  (i32 IntRegs:$src3)),
1930                                             (i32 IntRegs:$src1)))],
1931              "$src1 = $dst">, ImmRegRel;
1932
1933 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1934 InputType = "imm", CextOpcode = "ADD_acc" in
1935 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1936                             IntRegs:$src2, s8Ext:$src3),
1937              "$dst += add($src2, #$src3)",
1938              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1939                                                  s8_16ExtPred:$src3),
1940                                             (i32 IntRegs:$src1)))],
1941              "$src1 = $dst">, ImmRegRel;
1942
1943 let CextOpcode = "SUB_acc", InputType = "reg" in
1944 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1945                             IntRegs:$src2, IntRegs:$src3),
1946              "$dst -= add($src2, $src3)",
1947              [(set (i32 IntRegs:$dst),
1948                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1949                                                   (i32 IntRegs:$src3))))],
1950              "$src1 = $dst">, ImmRegRel;
1951
1952 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1953 CextOpcode = "SUB_acc", InputType = "imm" in
1954 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1955                             IntRegs:$src2, s8Ext:$src3),
1956              "$dst -= add($src2, #$src3)",
1957              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1958                                             (add (i32 IntRegs:$src2),
1959                                                  s8_16ExtPred:$src3)))],
1960              "$src1 = $dst">, ImmRegRel;
1961
1962 //===----------------------------------------------------------------------===//
1963 // MTYPE/MPYH -
1964 //===----------------------------------------------------------------------===//
1965
1966 //===----------------------------------------------------------------------===//
1967 // MTYPE/MPYS +
1968 //===----------------------------------------------------------------------===//
1969 //===----------------------------------------------------------------------===//
1970 // MTYPE/MPYS -
1971 //===----------------------------------------------------------------------===//
1972
1973 //===----------------------------------------------------------------------===//
1974 // MTYPE/VB +
1975 //===----------------------------------------------------------------------===//
1976 //===----------------------------------------------------------------------===//
1977 // MTYPE/VB -
1978 //===----------------------------------------------------------------------===//
1979
1980 //===----------------------------------------------------------------------===//
1981 // MTYPE/VH  +
1982 //===----------------------------------------------------------------------===//
1983 //===----------------------------------------------------------------------===//
1984 // MTYPE/VH  -
1985 //===----------------------------------------------------------------------===//
1986
1987 //===----------------------------------------------------------------------===//
1988 // ST +
1989 //===----------------------------------------------------------------------===//
1990 ///
1991 // Store doubleword.
1992
1993 //===----------------------------------------------------------------------===//
1994 // Post increment store
1995 //===----------------------------------------------------------------------===//
1996
1997 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1998                             bit isNot, bit isPredNew> {
1999   let isPredicatedNew = isPredNew in
2000   def NAME : STInst2PI<(outs IntRegs:$dst),
2001             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2002             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2003             ") ")#mnemonic#"($src2++#$offset) = $src3",
2004             [],
2005             "$src2 = $dst">;
2006 }
2007
2008 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2009                            Operand ImmOp, bit PredNot> {
2010   let isPredicatedFalse = PredNot in {
2011     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2012     // Predicate new
2013     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2014     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2015   }
2016 }
2017
2018 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2019 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2020                       Operand ImmOp> {
2021
2022   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2023     let isPredicable = 1 in
2024     def NAME : STInst2PI<(outs IntRegs:$dst),
2025                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2026                 mnemonic#"($src1++#$offset) = $src2",
2027                 [],
2028                 "$src1 = $dst">;
2029
2030     let isPredicated = 1 in {
2031       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2032       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2033     }
2034   }
2035 }
2036
2037 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2038 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2039 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2040
2041 let isNVStorable = 0 in
2042 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2043
2044 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2045                            s4_3ImmPred:$offset),
2046           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2047
2048 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2049                             s4_3ImmPred:$offset),
2050           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2051
2052 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2053           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2054
2055 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2056                        s4_3ImmPred:$offset),
2057           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2058
2059 //===----------------------------------------------------------------------===//
2060 // multiclass for the store instructions with MEMri operand.
2061 //===----------------------------------------------------------------------===//
2062 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2063                           bit isPredNew> {
2064   let isPredicatedNew = isPredNew in
2065   def NAME : STInst2<(outs),
2066             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2067             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2068             ") ")#mnemonic#"($addr) = $src2",
2069             []>;
2070 }
2071
2072 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2073   let isPredicatedFalse = PredNot in {
2074     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2075
2076     // Predicate new
2077     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2078     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2079   }
2080 }
2081
2082 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2083 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2084                     bits<5> ImmBits, bits<5> PredImmBits> {
2085
2086   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2087     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2088          isPredicable = 1 in
2089     def NAME : STInst2<(outs),
2090             (ins MEMri:$addr, RC:$src),
2091             mnemonic#"($addr) = $src",
2092             []>;
2093
2094     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2095         isPredicated = 1 in {
2096       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2097       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2098     }
2099   }
2100 }
2101
2102 let addrMode = BaseImmOffset, isMEMri = "true" in {
2103   let accessSize = ByteAccess in
2104     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2105
2106   let accessSize = HalfWordAccess in
2107     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2108
2109   let accessSize = WordAccess in
2110     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2111
2112   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2113     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2114 }
2115
2116 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2117           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2118
2119 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2120           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2121
2122 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2123           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2124
2125 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2126           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2127
2128
2129 //===----------------------------------------------------------------------===//
2130 // multiclass for the store instructions with base+immediate offset
2131 // addressing mode
2132 //===----------------------------------------------------------------------===//
2133 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2134                         bit isNot, bit isPredNew> {
2135   let isPredicatedNew = isPredNew in
2136   def NAME : STInst2<(outs),
2137             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2138             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2139             ") ")#mnemonic#"($src2+#$src3) = $src4",
2140             []>;
2141 }
2142
2143 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2144                         bit PredNot> {
2145   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2146     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2147
2148     // Predicate new
2149     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2150     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2151   }
2152 }
2153
2154 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2155 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2156                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2157                    bits<5> PredImmBits> {
2158
2159   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2160     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2161          isPredicable = 1 in
2162     def NAME : STInst2<(outs),
2163             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2164             mnemonic#"($src1+#$src2) = $src3",
2165             []>;
2166
2167     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2168       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2169       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2170     }
2171   }
2172 }
2173
2174 let addrMode = BaseImmOffset, InputType = "reg" in {
2175   let accessSize = ByteAccess in
2176     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2177                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2178
2179   let accessSize = HalfWordAccess in
2180     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2181                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2182
2183   let accessSize = WordAccess in
2184     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2185                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2186
2187   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2188     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2189                                   u6_3Ext, 14, 9>, AddrModeRel;
2190 }
2191
2192 let AddedComplexity = 10 in {
2193 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2194                                                   s11_0ExtPred:$offset)),
2195           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2196                          (i32 IntRegs:$src1))>;
2197
2198 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2199                                                    s11_1ExtPred:$offset)),
2200           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2201                          (i32 IntRegs:$src1))>;
2202
2203 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2204                                            s11_2ExtPred:$offset)),
2205           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2206                          (i32 IntRegs:$src1))>;
2207
2208 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2209                                               s11_3ExtPred:$offset)),
2210           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2211                          (i64 DoubleRegs:$src1))>;
2212 }
2213
2214 // memh(Rx++#s4:1)=Rt.H
2215
2216 // Store word.
2217 // Store predicate.
2218 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2219 def STriw_pred : STInst2<(outs),
2220             (ins MEMri:$addr, PredRegs:$src1),
2221             "Error; should not emit",
2222             []>;
2223
2224 // Allocate stack frame.
2225 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2226   def ALLOCFRAME : STInst2<(outs),
2227              (ins i32imm:$amt),
2228              "allocframe(#$amt)",
2229              []>;
2230 }
2231 //===----------------------------------------------------------------------===//
2232 // ST -
2233 //===----------------------------------------------------------------------===//
2234
2235 //===----------------------------------------------------------------------===//
2236 // STYPE/ALU +
2237 //===----------------------------------------------------------------------===//
2238 // Logical NOT.
2239 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2240                "$dst = not($src1)",
2241                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2242
2243
2244 // Sign extend word to doubleword.
2245 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2246            "$dst = sxtw($src1)",
2247            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
2248 //===----------------------------------------------------------------------===//
2249 // STYPE/ALU -
2250 //===----------------------------------------------------------------------===//
2251
2252 //===----------------------------------------------------------------------===//
2253 // STYPE/BIT +
2254 //===----------------------------------------------------------------------===//
2255 // clrbit.
2256 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2257             "$dst = clrbit($src1, #$src2)",
2258             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2259                                            (not
2260                                               (shl 1, u5ImmPred:$src2))))]>;
2261
2262 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2263             "$dst = clrbit($src1, #$src2)",
2264             []>;
2265
2266 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2267 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2268       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2269
2270 // setbit.
2271 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2272             "$dst = setbit($src1, #$src2)",
2273             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2274                                           (shl 1, u5ImmPred:$src2)))]>;
2275
2276 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2277 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2278             "$dst = setbit($src1, #$src2)",
2279             []>;
2280
2281 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2282       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2283
2284 // togglebit.
2285 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2286             "$dst = setbit($src1, #$src2)",
2287             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2288                                           (shl 1, u5ImmPred:$src2)))]>;
2289
2290 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2291 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2292             "$dst = togglebit($src1, #$src2)",
2293             []>;
2294
2295 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2296       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2297
2298 // Predicate transfer.
2299 let hasSideEffects = 0 in
2300 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2301                "$dst = $src1  /* Should almost never emit this. */",
2302                []>;
2303
2304 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2305                "$dst = $src1  /* Should almost never emit this. */",
2306                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
2307 //===----------------------------------------------------------------------===//
2308 // STYPE/PRED -
2309 //===----------------------------------------------------------------------===//
2310
2311 //===----------------------------------------------------------------------===//
2312 // STYPE/SHIFT +
2313 //===----------------------------------------------------------------------===//
2314 // Shift by immediate.
2315 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2316              "$dst = asr($src1, #$src2)",
2317              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2318                                             u5ImmPred:$src2))]>;
2319
2320 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2321               "$dst = asr($src1, #$src2)",
2322               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2323                                                 u6ImmPred:$src2))]>;
2324
2325 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2326           "$dst = asl($src1, #$src2)",
2327           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2328                                          u5ImmPred:$src2))]>;
2329
2330 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2331               "$dst = asl($src1, #$src2)",
2332               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2333                                                 u6ImmPred:$src2))]>;
2334
2335 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2336              "$dst = lsr($src1, #$src2)",
2337              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2338                                             u5ImmPred:$src2))]>;
2339
2340 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2341               "$dst = lsr($src1, #$src2)",
2342               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2343                                                 u6ImmPred:$src2))]>;
2344
2345 // Shift by immediate and add.
2346 let AddedComplexity = 100 in
2347 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2348                                              u3Imm:$src3),
2349              "$dst = addasl($src1, $src2, #$src3)",
2350              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2351                                        (shl (i32 IntRegs:$src2),
2352                                             u3ImmPred:$src3)))]>;
2353
2354 // Shift by register.
2355 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2356              "$dst = asl($src1, $src2)",
2357              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2358                                             (i32 IntRegs:$src2)))]>;
2359
2360 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2361              "$dst = asr($src1, $src2)",
2362              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2363                                             (i32 IntRegs:$src2)))]>;
2364
2365 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2366              "$dst = lsl($src1, $src2)",
2367              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2368                                             (i32 IntRegs:$src2)))]>;
2369
2370 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2371              "$dst = lsr($src1, $src2)",
2372              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2373                                             (i32 IntRegs:$src2)))]>;
2374
2375 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2376            "$dst = asl($src1, $src2)",
2377            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2378                                              (i32 IntRegs:$src2)))]>;
2379
2380 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2381            "$dst = lsl($src1, $src2)",
2382            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2383                                              (i32 IntRegs:$src2)))]>;
2384
2385 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2386                                                  IntRegs:$src2),
2387               "$dst = asr($src1, $src2)",
2388               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2389                                                 (i32 IntRegs:$src2)))]>;
2390
2391 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2392                                                  IntRegs:$src2),
2393               "$dst = lsr($src1, $src2)",
2394               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2395                                                 (i32 IntRegs:$src2)))]>;
2396
2397 //===----------------------------------------------------------------------===//
2398 // STYPE/SHIFT -
2399 //===----------------------------------------------------------------------===//
2400
2401 //===----------------------------------------------------------------------===//
2402 // STYPE/VH +
2403 //===----------------------------------------------------------------------===//
2404 //===----------------------------------------------------------------------===//
2405 // STYPE/VH -
2406 //===----------------------------------------------------------------------===//
2407
2408 //===----------------------------------------------------------------------===//
2409 // STYPE/VW +
2410 //===----------------------------------------------------------------------===//
2411 //===----------------------------------------------------------------------===//
2412 // STYPE/VW -
2413 //===----------------------------------------------------------------------===//
2414
2415 //===----------------------------------------------------------------------===//
2416 // SYSTEM/SUPER +
2417 //===----------------------------------------------------------------------===//
2418
2419 //===----------------------------------------------------------------------===//
2420 // SYSTEM/USER +
2421 //===----------------------------------------------------------------------===//
2422 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2423 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2424                            [SDNPHasChain]>;
2425
2426 let hasSideEffects = 1, isSolo = 1 in
2427 def BARRIER : SYSInst<(outs), (ins),
2428                      "barrier",
2429                      [(HexagonBARRIER)]>;
2430
2431 //===----------------------------------------------------------------------===//
2432 // SYSTEM/SUPER -
2433 //===----------------------------------------------------------------------===//
2434
2435 // TFRI64 - assembly mapped.
2436 let isReMaterializable = 1 in
2437 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2438              "$dst = #$src1",
2439              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2440
2441 let AddedComplexity = 100, isPredicated = 1 in
2442 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2443             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2444             "Error; should not emit",
2445             [(set (i32 IntRegs:$dst),
2446              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2447                           s12ImmPred:$src3)))]>;
2448
2449 let AddedComplexity = 100, isPredicated = 1 in
2450 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2451             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2452             "Error; should not emit",
2453             [(set (i32 IntRegs:$dst),
2454              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2455                           (i32 IntRegs:$src3))))]>;
2456
2457 let AddedComplexity = 100, isPredicated = 1 in
2458 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2459                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2460                      "Error; should not emit",
2461                      [(set (i32 IntRegs:$dst),
2462                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2463                                         s12ImmPred:$src3)))]>;
2464
2465 // Generate frameindex addresses.
2466 let isReMaterializable = 1 in
2467 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2468              "$dst = add($src1)",
2469              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2470
2471 //
2472 // CR - Type.
2473 //
2474 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2475 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2476                       "loop0($offset, #$src2)",
2477                       []>;
2478 }
2479
2480 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2481 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2482                       "loop0($offset, $src2)",
2483                       []>;
2484 }
2485
2486 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2487     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2488 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2489                        ":endloop0",
2490                        []>;
2491 }
2492
2493 // Support for generating global address.
2494 // Taken from X86InstrInfo.td.
2495 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2496                                             SDTCisVT<0, i32>,
2497                                             SDTCisVT<1, i32>,
2498                                             SDTCisPtrTy<0>]>;
2499 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2500 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2501
2502 // HI/LO Instructions
2503 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2504 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2505                   "$dst.l = #LO($global)",
2506                   []>;
2507
2508 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2509 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2510                   "$dst.h = #HI($global)",
2511                   []>;
2512
2513 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2514 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2515                   "$dst.l = #LO($imm_value)",
2516                   []>;
2517
2518
2519 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2520 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2521                   "$dst.h = #HI($imm_value)",
2522                   []>;
2523
2524 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2525 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2526                   "$dst.l = #LO($jt)",
2527                   []>;
2528
2529 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2530 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2531                   "$dst.h = #HI($jt)",
2532                   []>;
2533
2534
2535 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2536 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2537                   "$dst.l = #LO($label)",
2538                   []>;
2539
2540 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2541 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2542                   "$dst.h = #HI($label)",
2543                   []>;
2544
2545 // This pattern is incorrect. When we add small data, we should change
2546 // this pattern to use memw(#foo).
2547 // This is for sdata.
2548 let isMoveImm = 1 in
2549 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2550               "$dst = CONST32(#$global)",
2551               [(set (i32 IntRegs:$dst),
2552                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2553
2554 // This is for non-sdata.
2555 let isReMaterializable = 1, isMoveImm = 1 in
2556 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2557                   "$dst = CONST32(#$global)",
2558                   [(set (i32 IntRegs:$dst),
2559                         (HexagonCONST32 tglobaladdr:$global))]>;
2560
2561 let isReMaterializable = 1, isMoveImm = 1 in
2562 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2563                      "$dst = CONST32(#$jt)",
2564                      [(set (i32 IntRegs:$dst),
2565                            (HexagonCONST32 tjumptable:$jt))]>;
2566
2567 let isReMaterializable = 1, isMoveImm = 1 in
2568 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2569                     "$dst = CONST32(#$global)",
2570                     [(set (i32 IntRegs:$dst),
2571                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2572
2573 let isReMaterializable = 1, isMoveImm = 1 in
2574 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2575                        "$dst = CONST32(#$global)",
2576                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2577
2578 // Map BlockAddress lowering to CONST32_Int_Real
2579 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2580           (CONST32_Int_Real tblockaddress:$addr)>;
2581
2582 let isReMaterializable = 1, isMoveImm = 1 in
2583 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2584                     "$dst = CONST32($label)",
2585                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2586
2587 let isReMaterializable = 1, isMoveImm = 1 in
2588 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2589                        "$dst = CONST64(#$global)",
2590                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2591
2592 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2593                   "$dst = xor($dst, $dst)",
2594                   [(set (i1 PredRegs:$dst), 0)]>;
2595
2596 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2597        "$dst = mpy($src1, $src2)",
2598        [(set (i32 IntRegs:$dst),
2599              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2600                                         (i64 (sext (i32 IntRegs:$src2))))),
2601                               (i32 32)))))]>;
2602
2603 // Pseudo instructions.
2604 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2605
2606 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2607                                         SDTCisVT<1, i32> ]>;
2608
2609 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2610                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2611
2612 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2613                     [SDNPHasChain, SDNPOutGlue]>;
2614
2615 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2616
2617 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2618            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2619
2620 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2621 // Optional Flag and Variable Arguments.
2622 // Its 1 Operand has pointer type.
2623 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2624                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2625
2626 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2627  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2628                         "Should never be emitted",
2629                         [(callseq_start timm:$amt)]>;
2630 }
2631
2632 let Defs = [R29, R30, R31], Uses = [R29] in {
2633  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2634                       "Should never be emitted",
2635                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2636 }
2637 // Call subroutine.
2638 let isCall = 1, hasSideEffects = 0,
2639   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2640           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2641   def CALL : JInst<(outs), (ins calltarget:$dst),
2642              "call $dst", []>;
2643 }
2644
2645 // Call subroutine from register.
2646 let isCall = 1, hasSideEffects = 0,
2647   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2648           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2649   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2650               "callr $dst",
2651               []>;
2652  }
2653
2654
2655 // Indirect tail-call.
2656 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2657 def TCRETURNR : T_JMPr;
2658
2659 // Direct tail-calls.
2660 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2661 isTerminator = 1, isCodeGenOnly = 1 in {
2662   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2663   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2664 }
2665
2666 // Map call instruction.
2667 def : Pat<(call (i32 IntRegs:$dst)),
2668       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2669 def : Pat<(call tglobaladdr:$dst),
2670       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2671 def : Pat<(call texternalsym:$dst),
2672       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2673 //Tail calls.
2674 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2675       (TCRETURNtg tglobaladdr:$dst)>;
2676 def : Pat<(HexagonTCRet texternalsym:$dst),
2677       (TCRETURNtext texternalsym:$dst)>;
2678 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2679       (TCRETURNR (i32 IntRegs:$dst))>;
2680
2681 // Atomic load and store support
2682 // 8 bit atomic load
2683 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2684           (i32 (LDriub ADDRriS11_0:$src1))>;
2685
2686 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2687           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2688
2689 // 16 bit atomic load
2690 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2691           (i32 (LDriuh ADDRriS11_1:$src1))>;
2692
2693 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2694           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2695
2696 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2697           (i32 (LDriw ADDRriS11_2:$src1))>;
2698
2699 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2700           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2701
2702 // 64 bit atomic load
2703 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2704           (i64 (LDrid ADDRriS11_3:$src1))>;
2705
2706 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2707           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2708
2709
2710 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2711           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2712
2713 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2714                           (i32 IntRegs:$src1)),
2715           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2716                          (i32 IntRegs:$src1))>;
2717
2718
2719 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2720           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2721
2722 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2723                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2724           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2725                          (i32 IntRegs:$src1))>;
2726
2727 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2728           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2729
2730 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2731                            (i32 IntRegs:$src1)),
2732           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2733                          (i32 IntRegs:$src1))>;
2734
2735
2736
2737
2738 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2739           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2740
2741 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2742                            (i64 DoubleRegs:$src1)),
2743           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2744                          (i64 DoubleRegs:$src1))>;
2745
2746 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2747 def : Pat <(and (i32 IntRegs:$src1), 65535),
2748       (A2_zxth (i32 IntRegs:$src1))>;
2749
2750 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2751 def : Pat <(and (i32 IntRegs:$src1), 255),
2752       (A2_zxtb (i32 IntRegs:$src1))>;
2753
2754 // Map Add(p1, true) to p1 = not(p1).
2755 //     Add(p1, false) should never be produced,
2756 //     if it does, it got to be mapped to NOOP.
2757 def : Pat <(add (i1 PredRegs:$src1), -1),
2758       (NOT_p (i1 PredRegs:$src1))>;
2759
2760 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2761 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2762       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2763                            s8ImmPred:$src2))>;
2764
2765 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2766 // => r0 = TFR_condset_ri(p0, r1, #i)
2767 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2768                    (i32 IntRegs:$src3)),
2769       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2770                            s12ImmPred:$src2))>;
2771
2772 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2773 // => r0 = TFR_condset_ir(p0, #i, r1)
2774 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2775       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2776                            (i32 IntRegs:$src2)))>;
2777
2778 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2779 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2780       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2781
2782 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2783 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2784       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2785
2786
2787 let AddedComplexity = 100 in
2788 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2789       (i64 (COMBINE_rr (TFRI 0),
2790                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2791       Requires<[NoV4T]>;
2792
2793 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2794 let AddedComplexity = 10 in
2795 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2796       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2797
2798 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2799 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2800       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2801
2802 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2803 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2804       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2805                                                  subreg_loreg))))))>;
2806
2807 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2808 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2809       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2810                                                  subreg_loreg))))))>;
2811
2812 // We want to prevent emitting pnot's as much as possible.
2813 // Map brcond with an unsupported setcc to a JMP_f.
2814 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2815                         bb:$offset),
2816       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2817                 bb:$offset)>;
2818
2819 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2820                         bb:$offset),
2821       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2822
2823 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2824       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2825
2826 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2827       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2828
2829 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2830 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2831                         bb:$offset),
2832       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2833                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2834
2835 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2836 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2837                         bb:$offset),
2838       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2839
2840 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2841                    bb:$offset),
2842       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2843                    bb:$offset)>;
2844
2845 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2846                         bb:$offset),
2847       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2848                 bb:$offset)>;
2849
2850 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2851                    bb:$offset),
2852       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2853                 bb:$offset)>;
2854
2855 // Map from a 64-bit select to an emulated 64-bit mux.
2856 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2857 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2858                    (i64 DoubleRegs:$src3)),
2859       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2860                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2861                                                          subreg_hireg)),
2862                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2863                                                          subreg_hireg)))),
2864                        (i32 (C2_mux (i1 PredRegs:$src1),
2865                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2866                                                          subreg_loreg)),
2867                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2868                                                          subreg_loreg))))))>;
2869
2870 // Map from a 1-bit select to logical ops.
2871 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2872 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2873                    (i1 PredRegs:$src3)),
2874       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2875              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2876
2877 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2878 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2879       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2880
2881 // Map for truncating from 64 immediates to 32 bit immediates.
2882 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2883       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2884
2885 // Map for truncating from i64 immediates to i1 bit immediates.
2886 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2887        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2888                                           subreg_loreg))))>;
2889
2890 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2891 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2892       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2893                                                      subreg_loreg)))>;
2894
2895 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2896 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2897       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2898                                                      subreg_loreg)))>;
2899 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2900 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2901       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2902                                                      subreg_loreg)))>;
2903
2904 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2905 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2906       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2907                                                      subreg_loreg)))>;
2908
2909 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2910 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2911       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2912
2913
2914 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2915 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2916       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2917
2918 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2919 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2920       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
2921
2922 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2923 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2924 // Better way to do this?
2925 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2926       (i64 (SXTW (i32 IntRegs:$src1)))>;
2927
2928 // Map cmple -> cmpgt.
2929 // rs <= rt -> !(rs > rt).
2930 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2931       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2932
2933 // rs <= rt -> !(rs > rt).
2934 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2935       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2936
2937 // Rss <= Rtt -> !(Rss > Rtt).
2938 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2939       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2940
2941 // Map cmpne -> cmpeq.
2942 // Hexagon_TODO: We should improve on this.
2943 // rs != rt -> !(rs == rt).
2944 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2945       (i1 (NOT_p(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2946
2947 // Map cmpne(Rs) -> !cmpeqe(Rs).
2948 // rs != rt -> !(rs == rt).
2949 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2950       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2951
2952 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2953 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2954       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2955
2956 // Map cmpne(Rss) -> !cmpew(Rss).
2957 // rs != rt -> !(rs == rt).
2958 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2959       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2960                                      (i64 DoubleRegs:$src2)))))>;
2961
2962 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2963 // rs >= rt -> !(rt > rs).
2964 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2965       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2966
2967 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2968 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2969       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2970
2971 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2972 // rss >= rtt -> !(rtt > rss).
2973 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2974       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2975                                 (i64 DoubleRegs:$src1)))))>;
2976
2977 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2978 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2979 // rs < rt -> !(rs >= rt).
2980 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2981       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2982
2983 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2984 // rs < rt -> rt > rs.
2985 // We can let assembler map it, or we can do in the compiler itself.
2986 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2987       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2988
2989 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2990 // rss < rtt -> (rtt > rss).
2991 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2992       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2993
2994 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2995 // rs < rt -> rt > rs.
2996 // We can let assembler map it, or we can do in the compiler itself.
2997 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2998       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2999
3000 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3001 // rs < rt -> rt > rs.
3002 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3003       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3004
3005 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3006 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3007       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3008
3009 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3010 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3011       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3012
3013 // Generate cmpgtu(Rs, #u9)
3014 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3015       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3016
3017 // Map from Rs >= Rt -> !(Rt > Rs).
3018 // rs >= rt -> !(rt > rs).
3019 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3020       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3021
3022 // Map from Rs >= Rt -> !(Rt > Rs).
3023 // rs >= rt -> !(rt > rs).
3024 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3025       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3026
3027 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3028 // Map from (Rs <= Rt) -> !(Rs > Rt).
3029 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3030       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3031
3032 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3033 // Map from (Rs <= Rt) -> !(Rs > Rt).
3034 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3035       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3036
3037 // Sign extends.
3038 // i1 -> i32
3039 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3040       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3041
3042 // i1 -> i64
3043 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3044       (i64 (COMBINE_rr (TFRI -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3045
3046 // Convert sign-extended load back to load and sign extend.
3047 // i8 -> i64
3048 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3049       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3050
3051 // Convert any-extended load back to load and sign extend.
3052 // i8 -> i64
3053 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3054       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3055
3056 // Convert sign-extended load back to load and sign extend.
3057 // i16 -> i64
3058 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3059       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
3060
3061 // Convert sign-extended load back to load and sign extend.
3062 // i32 -> i64
3063 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3064       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
3065
3066
3067 // Zero extends.
3068 // i1 -> i32
3069 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3070       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3071
3072 // i1 -> i64
3073 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3074       (i64 (COMBINE_rr (TFRI 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3075       Requires<[NoV4T]>;
3076
3077 // i32 -> i64
3078 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3079       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
3080       Requires<[NoV4T]>;
3081
3082 // i8 -> i64
3083 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3084       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
3085       Requires<[NoV4T]>;
3086
3087 let AddedComplexity = 20 in
3088 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3089                                 s11_0ExtPred:$offset))),
3090       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
3091                                   s11_0ExtPred:$offset)))>,
3092       Requires<[NoV4T]>;
3093
3094 // i1 -> i64
3095 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
3096       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
3097       Requires<[NoV4T]>;
3098
3099 let AddedComplexity = 20 in
3100 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
3101                                 s11_0ExtPred:$offset))),
3102       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
3103                                   s11_0ExtPred:$offset)))>,
3104       Requires<[NoV4T]>;
3105
3106 // i16 -> i64
3107 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3108       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
3109       Requires<[NoV4T]>;
3110
3111 let AddedComplexity = 20 in
3112 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
3113                                   s11_1ExtPred:$offset))),
3114       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
3115                                   s11_1ExtPred:$offset)))>,
3116       Requires<[NoV4T]>;
3117
3118 // i32 -> i64
3119 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
3120       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
3121       Requires<[NoV4T]>;
3122
3123 let AddedComplexity = 100 in
3124 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3125       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
3126                                   s11_2ExtPred:$offset)))>,
3127       Requires<[NoV4T]>;
3128
3129 let AddedComplexity = 10 in
3130 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
3131       (i32 (LDriw ADDRriS11_0:$src1))>;
3132
3133 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3134 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3135       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3136
3137 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3138 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
3139       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3140
3141 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
3142 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
3143       (i64 (SXTW (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
3144
3145
3146 let AddedComplexity = 100 in
3147 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3148                            (i32 32))),
3149                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3150                                          s11_2ExtPred:$offset2)))))),
3151         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3152                         (LDriw_indexed IntRegs:$src2,
3153                                        s11_2ExtPred:$offset2)))>;
3154
3155 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3156                            (i32 32))),
3157                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3158         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3159                         (LDriw ADDRriS11_2:$srcLow)))>;
3160
3161 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3162                            (i32 32))),
3163                (i64 (zext (i32 IntRegs:$srcLow))))),
3164         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3165                         IntRegs:$srcLow))>;
3166
3167 let AddedComplexity = 100 in
3168 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3169                            (i32 32))),
3170                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3171                                          s11_2ExtPred:$offset2)))))),
3172         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3173                         (LDriw_indexed IntRegs:$src2,
3174                                        s11_2ExtPred:$offset2)))>;
3175
3176 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3177                            (i32 32))),
3178                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3179         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3180                         (LDriw ADDRriS11_2:$srcLow)))>;
3181
3182 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3183                            (i32 32))),
3184                (i64 (zext (i32 IntRegs:$srcLow))))),
3185         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3186                         IntRegs:$srcLow))>;
3187
3188 // Any extended 64-bit load.
3189 // anyext i32 -> i64
3190 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
3191       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
3192       Requires<[NoV4T]>;
3193
3194 // When there is an offset we should prefer the pattern below over the pattern above.
3195 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
3196 // So this complexity below is comfortably higher to allow for choosing the below.
3197 // If this is not done then we generate addresses such as
3198 // ********************************************
3199 //        r1 = add (r0, #4)
3200 //        r1 = memw(r1 + #0)
3201 //  instead of
3202 //        r1 = memw(r0 + #4)
3203 // ********************************************
3204 let AddedComplexity = 100 in
3205 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3206       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
3207                                   s11_2ExtPred:$offset)))>,
3208       Requires<[NoV4T]>;
3209
3210 // anyext i16 -> i64.
3211 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
3212       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
3213       Requires<[NoV4T]>;
3214
3215 let AddedComplexity = 20 in
3216 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
3217                                   s11_1ExtPred:$offset))),
3218       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
3219                                   s11_1ExtPred:$offset)))>,
3220       Requires<[NoV4T]>;
3221
3222 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
3223 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
3224       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
3225       Requires<[NoV4T]>;
3226
3227 // Multiply 64-bit unsigned and use upper result.
3228 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3229       (i64
3230        (MPYU64_acc
3231         (i64
3232          (COMBINE_rr
3233           (TFRI 0),
3234            (i32
3235             (EXTRACT_SUBREG
3236              (i64
3237               (LSRd_ri
3238                (i64
3239                 (MPYU64_acc
3240                  (i64
3241                   (MPYU64_acc
3242                    (i64
3243                     (COMBINE_rr (TFRI 0),
3244                      (i32
3245                       (EXTRACT_SUBREG
3246                        (i64
3247                         (LSRd_ri
3248                          (i64
3249                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3250                                                        subreg_loreg)),
3251                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3252                                                        subreg_loreg)))), 32)),
3253                        subreg_loreg)))),
3254                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3255                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3256                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3257                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3258                32)), subreg_loreg)))),
3259         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3260         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3261
3262 // Multiply 64-bit signed and use upper result.
3263 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3264       (i64
3265        (MPY64_acc
3266         (i64
3267          (COMBINE_rr (TFRI 0),
3268           (i32
3269            (EXTRACT_SUBREG
3270             (i64
3271              (LSRd_ri
3272               (i64
3273                (MPY64_acc
3274                 (i64
3275                  (MPY64_acc
3276                   (i64
3277                    (COMBINE_rr (TFRI 0),
3278                     (i32
3279                      (EXTRACT_SUBREG
3280                       (i64
3281                        (LSRd_ri
3282                         (i64
3283                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3284                                                       subreg_loreg)),
3285                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3286                                                       subreg_loreg)))), 32)),
3287                       subreg_loreg)))),
3288                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3289                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3290                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3291                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3292               32)), subreg_loreg)))),
3293         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3294         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3295
3296 // Hexagon specific ISD nodes.
3297 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3298 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3299                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3300 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3301                                   SDTHexagonADJDYNALLOC>;
3302 // Needed to tag these instructions for stack layout.
3303 let usesCustomInserter = 1 in
3304 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3305                                                      s16Imm:$src2),
3306                   "$dst = add($src1, #$src2)",
3307                   [(set (i32 IntRegs:$dst),
3308                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3309                                              s16ImmPred:$src2))]>;
3310
3311 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3312 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3313 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3314                 "$dst = $src1",
3315                 [(set (i32 IntRegs:$dst),
3316                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3317
3318 let AddedComplexity = 100 in
3319 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3320       (COPY (i32 IntRegs:$src1))>;
3321
3322 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3323
3324 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3325           (i32 (CONST32_set_jt tjumptable:$dst))>;
3326
3327 // XTYPE/SHIFT
3328
3329 // Multi-class for logical operators :
3330 // Shift by immediate/register and accumulate/logical
3331 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3332   def _ri : SInst_acc<(outs IntRegs:$dst),
3333             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3334             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3335             [(set (i32 IntRegs:$dst),
3336                   (OpNode2 (i32 IntRegs:$src1),
3337                            (OpNode1 (i32 IntRegs:$src2),
3338                                     u5ImmPred:$src3)))],
3339             "$src1 = $dst">;
3340
3341   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3342             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3343             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3344             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3345                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3346             "$src1 = $dst">;
3347 }
3348
3349 // Multi-class for logical operators :
3350 // Shift by register and accumulate/logical (32/64 bits)
3351 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3352   def _rr : SInst_acc<(outs IntRegs:$dst),
3353             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3354             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3355             [(set (i32 IntRegs:$dst),
3356                   (OpNode2 (i32 IntRegs:$src1),
3357                            (OpNode1 (i32 IntRegs:$src2),
3358                                     (i32 IntRegs:$src3))))],
3359             "$src1 = $dst">;
3360
3361   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3362             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3363             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3364             [(set (i64 DoubleRegs:$dst),
3365                   (OpNode2 (i64 DoubleRegs:$src1),
3366                            (OpNode1 (i64 DoubleRegs:$src2),
3367                                     (i32 IntRegs:$src3))))],
3368             "$src1 = $dst">;
3369
3370 }
3371
3372 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3373 let AddedComplexity = 100 in
3374   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3375   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3376   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3377   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3378 }
3379
3380 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3381 let AddedComplexity = 100 in
3382   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3383   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3384   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3385   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3386 }
3387
3388 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3389 let AddedComplexity = 100 in
3390   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3391 }
3392
3393 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3394            xtype_xor_imm<"asl", shl>;
3395
3396 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3397            xtype_xor_imm<"lsr", srl>;
3398
3399 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3400 defm LSL : basic_xtype_reg<"lsl", shl>;
3401
3402 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3403 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3404       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3405
3406 //===----------------------------------------------------------------------===//
3407 // V3 Instructions +
3408 //===----------------------------------------------------------------------===//
3409
3410 include "HexagonInstrInfoV3.td"
3411
3412 //===----------------------------------------------------------------------===//
3413 // V3 Instructions -
3414 //===----------------------------------------------------------------------===//
3415
3416 //===----------------------------------------------------------------------===//
3417 // V4 Instructions +
3418 //===----------------------------------------------------------------------===//
3419
3420 include "HexagonInstrInfoV4.td"
3421
3422 //===----------------------------------------------------------------------===//
3423 // V4 Instructions -
3424 //===----------------------------------------------------------------------===//
3425
3426 //===----------------------------------------------------------------------===//
3427 // V5 Instructions +
3428 //===----------------------------------------------------------------------===//
3429
3430 include "HexagonInstrInfoV5.td"
3431
3432 //===----------------------------------------------------------------------===//
3433 // V5 Instructions -
3434 //===----------------------------------------------------------------------===//