lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 // Multi-class for logical operators.
  72 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  73   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  74                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  75                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  76                                                    (i32 IntRegs:$c)))]>;
  77   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  78                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  79                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  80                                                    (i32 IntRegs:$c)))]>;
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU +
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  90
  91 def HexagonWrapperCombineII :
  92   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  93
  94 def HexagonWrapperCombineRR :
  95   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  96
  97 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  98 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  99                   bit IsComm>
 100   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 101              "$Rd = "#mnemonic#"($Rs, $Rt)",
 102              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 103   let isCommutable = IsComm;
 104   let BaseOpcode = mnemonic#_rr;
 105   let CextOpcode = mnemonic;
 106
 107   bits<5> Rs;
 108   bits<5> Rt;
 109   bits<5> Rd;
 110
 111   let IClass = 0b1111;
 112   let Inst{27} = 0b0;
 113   let Inst{26-24} = MajOp;
 114   let Inst{23-21} = MinOp;
 115   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 116   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 117   let Inst{4-0} = Rd;
 118 }
 119
 120 let hasSideEffects = 0, hasNewValue = 1 in
 121 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 122                        bit OpsRev, bit PredNot, bit PredNew>
 123   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 124              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 125              "$Rd = "#mnemonic#"($Rs, $Rt)",
 126              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 127   let isPredicated = 1;
 128   let isPredicatedFalse = PredNot;
 129   let isPredicatedNew = PredNew;
 130   let BaseOpcode = mnemonic#_rr;
 131   let CextOpcode = mnemonic;
 132
 133   bits<2> Pu;
 134   bits<5> Rs;
 135   bits<5> Rt;
 136   bits<5> Rd;
 137
 138   let IClass = 0b1111;
 139   let Inst{27} = 0b1;
 140   let Inst{26-24} = MajOp;
 141   let Inst{23-21} = MinOp;
 142   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 143   let Inst{13} = PredNew;
 144   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 145   let Inst{7} = PredNot;
 146   let Inst{6-5} = Pu;
 147   let Inst{4-0} = Rd;
 148 }
 149
 150 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 151                       bit OpsRev>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 153   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 154 }
 155
 156 let isCodeGenOnly = 0 in {
 157 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 158 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 159 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 160 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 161 }
 162
 163 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 164                       bits<3> MinOp, bit OpsRev, bit IsComm>
 165   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 166   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 167 }
 168
 169 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 170     isCodeGenOnly = 0 in {
 171   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 172   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 173 }
 174
 175 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 176                          bit OpsRev> {
 177   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 178   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 179   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 180   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 181 }
 182
 183 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 184                           bit OpsRev, bit IsComm> {
 185   let isPredicable = 1 in
 186   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 187   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 188 }
 189
 190 let isCodeGenOnly = 0 in {
 191 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 192 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 193 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 194 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 195 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 196 }
 197
 198 // Pats for instruction selection.
 199 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 200   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 201         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 202
 203 def: BinOp32_pat<add, A2_add, i32>;
 204 def: BinOp32_pat<and, A2_and, i32>;
 205 def: BinOp32_pat<or,  A2_or,  i32>;
 206 def: BinOp32_pat<sub, A2_sub, i32>;
 207 def: BinOp32_pat<xor, A2_xor, i32>;
 208
 209 // A few special cases producing register pairs:
 210 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 211     isCodeGenOnly = 0 in {
 212   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 213
 214   let isPredicable = 1 in
 215     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 216
 217   // Conditional combinew uses "newt/f" instead of "t/fnew".
 218   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 219   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 220 }
 221
 222 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 223 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 224   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 225              "$Pd = "#mnemonic#"($Rs, $Rt)",
 226              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 227   let CextOpcode = mnemonic;
 228   let isCommutable = IsComm;
 229   bits<5> Rs;
 230   bits<5> Rt;
 231   bits<2> Pd;
 232
 233   let IClass = 0b1111;
 234   let Inst{27-24} = 0b0010;
 235   let Inst{22-21} = MinOp;
 236   let Inst{20-16} = Rs;
 237   let Inst{12-8} = Rt;
 238   let Inst{4} = IsNeg;
 239   let Inst{3-2} = 0b00;
 240   let Inst{1-0} = Pd;
 241 }
 242
 243 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 244   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 245   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 246   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 247 }
 248
 249 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 250 // that reverse the order of the operands.
 251 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 252
 253 // Pats for compares. They use PatFrags as operands, not SDNodes,
 254 // since seteq/setgt/etc. are defined as ParFrags.
 255 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 256   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 257         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 258
 259 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 260 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 261 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 262
 263 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 264 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 265
 266 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 267   isCodeGenOnly = 0 in
 268 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 269                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 270       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 271   bits<5> Rd;
 272   bits<2> Pu;
 273   bits<5> Rs;
 274   bits<5> Rt;
 275
 276   let CextOpcode = "mux";
 277   let InputType = "reg";
 278   let hasSideEffects = 0;
 279   let IClass = 0b1111;
 280
 281   let Inst{27-24} = 0b0100;
 282   let Inst{20-16} = Rs;
 283   let Inst{12-8} = Rt;
 284   let Inst{6-5} = Pu;
 285   let Inst{4-0} = Rd;
 286 }
 287
 288 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 289          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 290
 291 // Combines the two immediates into a double register.
 292 // Increase complexity to make it greater than any complexity of a combine
 293 // that involves a register.
 294
 295 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 296     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 297     AddedComplexity = 75, isCodeGenOnly = 0 in
 298 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 299   "$Rdd = combine(#$s8, #$S8)",
 300   [(set (i64 DoubleRegs:$Rdd),
 301         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 302     bits<5> Rdd;
 303     bits<8> s8;
 304     bits<8> S8;
 305
 306     let IClass = 0b0111;
 307     let Inst{27-23} = 0b11000;
 308     let Inst{22-16} = S8{7-1};
 309     let Inst{13}    = S8{0};
 310     let Inst{12-5}  = s8;
 311     let Inst{4-0}   = Rdd;
 312   }
 313
 314 //===----------------------------------------------------------------------===//
 315 // Template class for predicated ADD of a reg and an Immediate value.
 316 //===----------------------------------------------------------------------===//
 317 let hasNewValue = 1 in
 318 class T_Addri_Pred <bit PredNot, bit PredNew>
 319   : ALU32_ri <(outs IntRegs:$Rd),
 320               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 321   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 322   ") $Rd = ")#"add($Rs, #$s8)"> {
 323     bits<5> Rd;
 324     bits<2> Pu;
 325     bits<5> Rs;
 326     bits<8> s8;
 327
 328     let isPredicatedNew = PredNew;
 329     let IClass = 0b0111;
 330
 331     let Inst{27-24} = 0b0100;
 332     let Inst{23}    = PredNot;
 333     let Inst{22-21} = Pu;
 334     let Inst{20-16} = Rs;
 335     let Inst{13}    = PredNew;
 336     let Inst{12-5}  = s8;
 337     let Inst{4-0}   = Rd;
 338   }
 339
 340 //===----------------------------------------------------------------------===//
 341 // A2_addi: Add a signed immediate to a register.
 342 //===----------------------------------------------------------------------===//
 343 let hasNewValue = 1 in
 344 class T_Addri <Operand immOp, list<dag> pattern = [] >
 345   : ALU32_ri <(outs IntRegs:$Rd),
 346               (ins IntRegs:$Rs, immOp:$s16),
 347   "$Rd = add($Rs, #$s16)", pattern,
 348   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 349   "", ALU32_ADDI_tc_1_SLOT0123> {
 350     bits<5> Rd;
 351     bits<5> Rs;
 352     bits<16> s16;
 353
 354     let IClass = 0b1011;
 355
 356     let Inst{27-21} = s16{15-9};
 357     let Inst{20-16} = Rs;
 358     let Inst{13-5}  = s16{8-0};
 359     let Inst{4-0}   = Rd;
 360   }
 361
 362 //===----------------------------------------------------------------------===//
 363 // Multiclass for ADD of a register and an immediate value.
 364 //===----------------------------------------------------------------------===//
 365 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 366   let isPredicatedFalse = PredNot in {
 367     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 368     // Predicate new
 369     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 370   }
 371 }
 372
 373 let isExtendable = 1, InputType = "imm" in
 374 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 375   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 376     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 377     isPredicable = 1 in
 378     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 379                         [(set (i32 IntRegs:$Rd),
 380                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 381
 382     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 383     hasSideEffects = 0, isPredicated = 1 in {
 384       defm Pt : Addri_Pred<mnemonic, 0>;
 385       defm NotPt : Addri_Pred<mnemonic, 1>;
 386     }
 387   }
 388 }
 389
 390 let isCodeGenOnly = 0 in
 391 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 392
 393 //===----------------------------------------------------------------------===//
 394 // Template class used for the following ALU32 instructions.
 395 // Rd=and(Rs,#s10)
 396 // Rd=or(Rs,#s10)
 397 //===----------------------------------------------------------------------===//
 398 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 399 InputType = "imm", hasNewValue = 1 in
 400 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 401   : ALU32_ri <(outs IntRegs:$Rd),
 402               (ins IntRegs:$Rs, s10Ext:$s10),
 403   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 404   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 405     bits<5> Rd;
 406     bits<5> Rs;
 407     bits<10> s10;
 408     let CextOpcode = mnemonic;
 409
 410     let IClass = 0b0111;
 411
 412     let Inst{27-24} = 0b0110;
 413     let Inst{23-22} = MinOp;
 414     let Inst{21}    = s10{9};
 415     let Inst{20-16} = Rs;
 416     let Inst{13-5}  = s10{8-0};
 417     let Inst{4-0}   = Rd;
 418   }
 419
 420 let isCodeGenOnly = 0 in {
 421 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 422 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 423 }
 424
 425 // Subtract register from immediate
 426 // Rd32=sub(#s10,Rs32)
 427 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 428 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 429 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 430   "$Rd = sub(#$s10, $Rs)" ,
 431   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 432   ImmRegRel {
 433     bits<5> Rd;
 434     bits<10> s10;
 435     bits<5> Rs;
 436
 437     let IClass = 0b0111;
 438
 439     let Inst{27-22} = 0b011001;
 440     let Inst{21}    = s10{9};
 441     let Inst{20-16} = Rs;
 442     let Inst{13-5}  = s10{8-0};
 443     let Inst{4-0}   = Rd;
 444   }
 445
 446 // Nop.
 447 let hasSideEffects = 0, isCodeGenOnly = 0 in
 448 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 449   let IClass = 0b0111;
 450   let Inst{27-24} = 0b1111;
 451 }
 452 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 453 def : Pat<(not (i32 IntRegs:$src1)),
 454           (SUB_ri -1, (i32 IntRegs:$src1))>;
 455
 456 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 457                        bit isPredNew> {
 458   let isPredicatedNew = isPredNew in
 459   def NAME : ALU32_rr<(outs RC:$dst),
 460             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 461             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 462             ") $dst = ")#mnemonic#"($src2, $src3)",
 463             []>;
 464 }
 465
 466 let hasSideEffects = 0, hasNewValue = 1 in
 467 class T_tfr16<bit isHi>
 468   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 469   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 470   [], "$src1 = $Rx" > {
 471     bits<5> Rx;
 472     bits<16> u16;
 473
 474     let IClass = 0b0111;
 475     let Inst{27-26} = 0b00;
 476     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 477     let Inst{23-22} = u16{15-14};
 478     let Inst{21}    = 0b1;
 479     let Inst{20-16} = Rx;
 480     let Inst{13-0}  = u16{13-0};
 481   }
 482
 483 let isCodeGenOnly = 0 in {
 484 def A2_tfril: T_tfr16<0>;
 485 def A2_tfrih: T_tfr16<1>;
 486 }
 487
 488 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 489   let isPredicatedFalse = PredNot in {
 490     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 491     // Predicate new
 492     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 493   }
 494 }
 495
 496 // Combines the two integer registers SRC1 and SRC2 into a double register.
 497 let isPredicable = 1 in
 498 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 499                            (ins IntRegs:$src1, IntRegs:$src2),
 500             "$dst = combine($src1, $src2)",
 501             [(set (i64 DoubleRegs:$dst),
 502               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 503                                             (i32 IntRegs:$src2))))]>;
 504
 505 multiclass Combine_base {
 506   let BaseOpcode = "combine" in {
 507     def NAME : T_Combine;
 508     let hasSideEffects = 0, isPredicated = 1 in {
 509       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 510       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 511     }
 512   }
 513 }
 514
 515 defm COMBINE_rr : Combine_base, PredNewRel;
 516
 517 // Combines the two immediates SRC1 and SRC2 into a double register.
 518 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 519   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 520   "$dst = combine(#$src1, #$src2)",
 521   [(set (i64 DoubleRegs:$dst),
 522         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 523
 524 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 525 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 526
 527 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 528 // Pattern definition for 'neg' was not necessary.
 529
 530 multiclass TFR_Pred<bit PredNot> {
 531   let isPredicatedFalse = PredNot in {
 532     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 533                            (ins PredRegs:$src1, IntRegs:$src2),
 534             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 535             []>;
 536     // Predicate new
 537     let isPredicatedNew = 1 in
 538     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 539                              (ins PredRegs:$src1, IntRegs:$src2),
 540             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 541             []>;
 542   }
 543 }
 544
 545 let InputType = "reg", hasSideEffects = 0 in
 546 multiclass TFR_base<string CextOp> {
 547   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 548     let isPredicable = 1 in
 549     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 550             "$dst = $src1",
 551             []>;
 552
 553     let  isPredicated = 1 in {
 554       defm Pt : TFR_Pred<0>;
 555       defm NotPt : TFR_Pred<1>;
 556     }
 557   }
 558 }
 559
 560 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 561             : ALU32_rr<(outs DoubleRegs:$dst),
 562                        (ins PredRegs:$src1, DoubleRegs:$src2),
 563             !if(PredNot, "if (!$src1", "if ($src1")#
 564             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 565 {
 566     bits<5> dst;
 567     bits<2> src1;
 568     bits<5> src2;
 569
 570     let IClass = 0b1111;
 571     let Inst{27-24} = 0b1101;
 572     let Inst{13} = isPredNew;
 573     let Inst{7} = PredNot;
 574     let Inst{4-0} = dst;
 575     let Inst{6-5} = src1;
 576     let Inst{20-17} = src2{4-1};
 577     let Inst{16} = 0b1;
 578     let Inst{12-9} = src2{4-1};
 579     let Inst{8} = 0b0;
 580 }
 581
 582 multiclass TFR64_Pred<bit PredNot> {
 583   let isPredicatedFalse = PredNot in {
 584     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 585
 586     let isPredicatedNew = 1 in
 587     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 588   }
 589 }
 590
 591 let hasSideEffects = 0 in
 592 multiclass TFR64_base<string BaseName> {
 593   let BaseOpcode = BaseName in {
 594     let isPredicable = 1 in
 595     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 596                           (ins DoubleRegs:$src1),
 597                           "$dst = $src1" > {
 598         bits<5> dst;
 599         bits<5> src1;
 600
 601         let IClass = 0b1111;
 602         let Inst{27-23} = 0b01010;
 603         let Inst{4-0} = dst;
 604         let Inst{20-17} = src1{4-1};
 605         let Inst{16} = 0b1;
 606         let Inst{12-9} = src1{4-1};
 607         let Inst{8} = 0b0;
 608     }
 609
 610     let  isPredicated = 1 in {
 611       defm Pt : TFR64_Pred<0>;
 612       defm NotPt : TFR64_Pred<1>;
 613     }
 614   }
 615 }
 616
 617 multiclass TFRI_Pred<bit PredNot> {
 618   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 619     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 620                            (ins PredRegs:$src1, s12Ext:$src2),
 621             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 622             []>;
 623
 624     // Predicate new
 625     let isPredicatedNew = 1 in
 626     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 627                              (ins PredRegs:$src1, s12Ext:$src2),
 628             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 629             []>;
 630   }
 631 }
 632
 633 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 634 multiclass TFRI_base<string CextOp> {
 635   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 636     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 637     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 638     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 639             "$dst = #$src1",
 640             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 641
 642     let opExtendable = 2,  opExtentBits = 12, hasSideEffects = 0,
 643     isPredicated = 1 in {
 644       defm Pt    : TFRI_Pred<0>;
 645       defm NotPt : TFRI_Pred<1>;
 646     }
 647   }
 648 }
 649
 650 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 651 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 652 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 653
 654 // Transfer control register.
 655 let hasSideEffects = 0 in
 656 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 657            "$dst = $src1",
 658            []>;
 659 //===----------------------------------------------------------------------===//
 660 // ALU32/ALU -
 661 //===----------------------------------------------------------------------===//
 662
 663
 664 //===----------------------------------------------------------------------===//
 665 // ALU32/PERM +
 666 //===----------------------------------------------------------------------===//
 667 // Scalar mux register immediate.
 668 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 669     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 670 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 671       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 672   bits<5> Rd;
 673   bits<2> Pu;
 674   bits<8> s8;
 675   bits<5> Rs;
 676
 677   let IClass = 0b0111;
 678   let Inst{27-24} = 0b0011;
 679   let Inst{23} = MajOp;
 680   let Inst{22-21} = Pu;
 681   let Inst{20-16} = Rs;
 682   let Inst{13}    = 0b0;
 683   let Inst{12-5}  = s8;
 684   let Inst{4-0}   = Rd;
 685 }
 686
 687 let opExtendable = 2, isCodeGenOnly = 0 in
 688 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 689                            "$Rd = mux($Pu, #$s8, $Rs)">;
 690
 691 let opExtendable = 3, isCodeGenOnly = 0 in
 692 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 693                            "$Rd = mux($Pu, $Rs, #$s8)">;
 694
 695 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 696           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 697
 698 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 699           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 700
 701 // C2_muxii: Scalar mux immediates.
 702 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 703     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 704 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 705                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 706   "$Rd = mux($Pu, #$s8, #$S8)" ,
 707   [(set (i32 IntRegs:$Rd),
 708         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 709     bits<5> Rd;
 710     bits<2> Pu;
 711     bits<8> s8;
 712     bits<8> S8;
 713
 714     let IClass = 0b0111;
 715
 716     let Inst{27-25} = 0b101;
 717     let Inst{24-23} = Pu;
 718     let Inst{22-16} = S8{7-1};
 719     let Inst{13}    = S8{0};
 720     let Inst{12-5}  = s8;
 721     let Inst{4-0}   = Rd;
 722   }
 723
 724 //===----------------------------------------------------------------------===//
 725 // template class for non-predicated alu32_2op instructions
 726 // - aslh, asrh, sxtb, sxth, zxth
 727 //===----------------------------------------------------------------------===//
 728 let hasNewValue = 1, opNewValue = 0 in
 729 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 730     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 731     "$Rd = "#mnemonic#"($Rs)", [] > {
 732   bits<5> Rd;
 733   bits<5> Rs;
 734
 735   let IClass = 0b0111;
 736
 737   let Inst{27-24} = 0b0000;
 738   let Inst{23-21} = minOp;
 739   let Inst{13} = 0b0;
 740   let Inst{4-0} = Rd;
 741   let Inst{20-16} = Rs;
 742 }
 743
 744 //===----------------------------------------------------------------------===//
 745 // template class for predicated alu32_2op instructions
 746 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 747 //===----------------------------------------------------------------------===//
 748 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 749     hasNewValue = 1, opNewValue = 0 in
 750 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 751     bit isPredNew > :
 752     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 753     !if(isPredNot, "if (!$Pu", "if ($Pu")
 754     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 755   bits<5> Rd;
 756   bits<2> Pu;
 757   bits<5> Rs;
 758
 759   let IClass = 0b0111;
 760
 761   let Inst{27-24} = 0b0000;
 762   let Inst{23-21} = minOp;
 763   let Inst{13} = 0b1;
 764   let Inst{11} = isPredNot;
 765   let Inst{10} = isPredNew;
 766   let Inst{4-0} = Rd;
 767   let Inst{9-8} = Pu;
 768   let Inst{20-16} = Rs;
 769 }
 770
 771 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 772   let isPredicatedFalse = PredNot in {
 773     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 774
 775     // Predicate new
 776     let isPredicatedNew = 1 in
 777     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 778   }
 779 }
 780
 781 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 782   let BaseOpcode = mnemonic in {
 783     let isPredicable = 1, hasSideEffects = 0 in
 784     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 785
 786     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 787       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 788       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 789     }
 790   }
 791 }
 792
 793 let isCodeGenOnly = 0 in {
 794 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 795 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 796 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 797 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 798 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 799 }
 800
 801 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 802 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 803 // predicated forms while 'and' doesn't. Since integrated assembler can't
 804 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 805 // immediate operand is set to '255'.
 806
 807 let hasNewValue = 1, opNewValue = 0 in
 808 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 809   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 810     bits<5> Rd;
 811     bits<5> Rs;
 812     bits<10> s10 = 255;
 813
 814     let IClass = 0b0111;
 815
 816     let Inst{27-22} = 0b011000;
 817     let Inst{4-0} = Rd;
 818     let Inst{20-16} = Rs;
 819     let Inst{21} = s10{9};
 820     let Inst{13-5} = s10{8-0};
 821 }
 822
 823 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 824 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 825   let BaseOpcode = mnemonic in {
 826     let isPredicable = 1, hasSideEffects = 0 in
 827     def A2_#NAME : T_ZXTB;
 828
 829     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 830       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 831       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 832     }
 833   }
 834 }
 835
 836 let isCodeGenOnly=0 in
 837 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 838
 839 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 840 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 841 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 842 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 843
 844 // Mux.
 845 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 846                                                    DoubleRegs:$src2,
 847                                                    DoubleRegs:$src3),
 848             "$dst = vmux($src1, $src2, $src3)",
 849             []>;
 850
 851
 852 //===----------------------------------------------------------------------===//
 853 // ALU32/PERM -
 854 //===----------------------------------------------------------------------===//
 855
 856
 857 //===----------------------------------------------------------------------===//
 858 // ALU32/PRED +
 859 //===----------------------------------------------------------------------===//
 860
 861 // SDNode for converting immediate C to C-1.
 862 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 863    // Return the byte immediate const-1 as an SDNode.
 864    int32_t imm = N->getSExtValue();
 865    return XformSToSM1Imm(imm);
 866 }]>;
 867
 868 // SDNode for converting immediate C to C-1.
 869 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 870    // Return the byte immediate const-1 as an SDNode.
 871    uint32_t imm = N->getZExtValue();
 872    return XformUToUM1Imm(imm);
 873 }]>;
 874
 875 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 876     "$dst = cl0($src1)",
 877     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 878
 879 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 880     "$dst = ct0($src1)",
 881     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 882
 883 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 884     "$dst = cl0($src1)",
 885     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 886
 887 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 888     "$dst = ct0($src1)",
 889     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 890
 891 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 892     "$dst = tstbit($src1, $src2)",
 893     [(set (i1 PredRegs:$dst),
 894           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 895
 896 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 897     "$dst = tstbit($src1, $src2)",
 898     [(set (i1 PredRegs:$dst),
 899           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 900
 901 //===----------------------------------------------------------------------===//
 902 // ALU32/PRED -
 903 //===----------------------------------------------------------------------===//
 904
 905
 906 //===----------------------------------------------------------------------===//
 907 // ALU64/ALU +
 908 //===----------------------------------------------------------------------===//// Add.
 909 //===----------------------------------------------------------------------===//
 910 // Template Class
 911 // Add/Subtract halfword
 912 // Rd=add(Rt.L,Rs.[HL])[:sat]
 913 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 914 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 915 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 916 //===----------------------------------------------------------------------===//
 917
 918 let  hasNewValue = 1, opNewValue = 0 in
 919 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 920   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 921   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 922           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 923           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 924           #!if(isSat,":sat","")
 925           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 926     bits<5> Rd;
 927     bits<5> Rt;
 928     bits<5> Rs;
 929     let IClass = 0b1101;
 930
 931     let Inst{27-23} = 0b01010;
 932     let Inst{22} = hasShift;
 933     let Inst{21} = isSub;
 934     let Inst{7} = isSat;
 935     let Inst{6-5} = LHbits;
 936     let Inst{4-0} = Rd;
 937     let Inst{12-8} = Rt;
 938     let Inst{20-16} = Rs;
 939   }
 940
 941 //Rd=sub(Rt.L,Rs.[LH])
 942 let isCodeGenOnly = 0 in {
 943 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 944 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 945 }
 946
 947 let isCodeGenOnly = 0 in {
 948 //Rd=add(Rt.L,Rs.[LH])
 949 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 950 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 951 }
 952
 953 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 954   //Rd=sub(Rt.L,Rs.[LH]):sat
 955   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 956   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 957
 958   //Rd=add(Rt.L,Rs.[LH]):sat
 959   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 960   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 961 }
 962
 963 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 964 let isCodeGenOnly = 0 in {
 965 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 966 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 967 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 968 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 969 }
 970
 971 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 972 let isCodeGenOnly = 0 in {
 973 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 974 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 975 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 976 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 977 }
 978
 979 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 980   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 981   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 982   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 983   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 984   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 985
 986   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 987   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 988   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 989   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 990   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 991 }
 992
 993 // Add halfword.
 994 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 995          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 996
 997 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 998          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 999
1000 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
1001          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
1002
1003 // Subtract halfword.
1004 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
1005          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
1006
1007 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
1008          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
1009
1010 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1011 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
1012       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1013       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1014   bits<5> Rd;
1015   bits<5> Rs;
1016   bits<5> Rt;
1017
1018   let IClass = 0b1101;
1019   let Inst{27-24} = 0b0000;
1020   let Inst{20-16} = Rs;
1021   let Inst{12-8} = Rt;
1022   let Inst{4-0} = Rd;
1023 }
1024
1025 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
1026 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
1027   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1028   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
1029           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
1030     bits<5> Rd;
1031     bits<5> Rt;
1032     bits<5> Rs;
1033
1034     let IClass = 0b1101;
1035
1036     let Inst{27-23} = 0b01011;
1037     let Inst{22-21} = !if(isMax, 0b10, 0b01);
1038     let Inst{7} = isUnsigned;
1039     let Inst{4-0} = Rd;
1040     let Inst{12-8} = !if(isMax, Rs, Rt);
1041     let Inst{20-16} = !if(isMax, Rt, Rs);
1042   }
1043
1044 let isCodeGenOnly = 0 in {
1045 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
1046 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1047 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1048 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1049 }
1050
1051 // Here, depending on  the operand being selected, we'll either generate a
1052 // min or max instruction.
1053 // Ex:
1054 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1055 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1056 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1057 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1058
1059 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1060                           InstHexagon Inst, InstHexagon SwapInst> {
1061   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1062                    (VT RC:$src1), (VT RC:$src2)),
1063            (Inst RC:$src1, RC:$src2)>;
1064   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1065                    (VT RC:$src2), (VT RC:$src1)),
1066            (SwapInst RC:$src1, RC:$src2)>;
1067 }
1068
1069
1070 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1071   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1072
1073   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1074                                             (i32 PositiveHalfWord:$src2))),
1075                                     (i32 PositiveHalfWord:$src1),
1076                                     (i32 PositiveHalfWord:$src2))), i16),
1077            (Inst IntRegs:$src1, IntRegs:$src2)>;
1078
1079   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1080                                             (i32 PositiveHalfWord:$src2))),
1081                                     (i32 PositiveHalfWord:$src2),
1082                                     (i32 PositiveHalfWord:$src1))), i16),
1083            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1084 }
1085
1086 let AddedComplexity = 200 in {
1087   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1088   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1089   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1090   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1091   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1092   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1093   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1094   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1095 }
1096
1097 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1098   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1099              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1100   let isCompare = 1;
1101   let isCommutable = IsComm;
1102   let hasSideEffects = 0;
1103
1104   bits<2> Pd;
1105   bits<5> Rs;
1106   bits<5> Rt;
1107
1108   let IClass = 0b1101;
1109   let Inst{27-21} = 0b0010100;
1110   let Inst{20-16} = Rs;
1111   let Inst{12-8} = Rt;
1112   let Inst{7-5} = MinOp;
1113   let Inst{1-0} = Pd;
1114 }
1115
1116 let isCodeGenOnly = 0 in {
1117 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1118 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1119 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1120 }
1121
1122 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1123   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1124         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1125
1126 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1127 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1128 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1129 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1130 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1131
1132 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1133                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1134                  string Op2Pfx>
1135   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1136              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1137              "", ALU64_tc_1_SLOT23> {
1138   let hasSideEffects = 0;
1139   let isCommutable = IsComm;
1140
1141   bits<5> Rs;
1142   bits<5> Rt;
1143   bits<5> Rd;
1144
1145   let IClass = 0b1101;
1146   let Inst{27-24} = RegType;
1147   let Inst{23-21} = MajOp;
1148   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1149   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1150   let Inst{7-5} = MinOp;
1151   let Inst{4-0} = Rd;
1152 }
1153
1154 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1155                     bit OpsRev, bit IsComm>
1156   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1157                IsComm, "">;
1158
1159 let isCodeGenOnly = 0 in {
1160 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1161 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1162 }
1163
1164 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1165 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1166
1167 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1168                       bit IsNeg>
1169   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1170                !if(IsNeg,"~","")>;
1171
1172 let isCodeGenOnly = 0 in {
1173 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1174 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1175 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1176 }
1177
1178 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1179 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1180 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1181
1182 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1183                                                      DoubleRegs:$src2),
1184                "$dst = add($src1, $src2)",
1185                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
1186                                                  (i64 DoubleRegs:$src2)))]>;
1187
1188 // Logical operations.
1189 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1190                                                      DoubleRegs:$src2),
1191                "$dst = and($src1, $src2)",
1192                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1193                                                  (i64 DoubleRegs:$src2)))]>;
1194
1195 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1196                                                     DoubleRegs:$src2),
1197               "$dst = or($src1, $src2)",
1198               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
1199                                                (i64 DoubleRegs:$src2)))]>;
1200
1201 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1202                                                      DoubleRegs:$src2),
1203                "$dst = xor($src1, $src2)",
1204                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
1205                                                  (i64 DoubleRegs:$src2)))]>;
1206
1207 // Maximum.
1208 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1209               "$dst = max($src2, $src1)",
1210               [(set (i32 IntRegs:$dst),
1211                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
1212                                             (i32 IntRegs:$src1))),
1213                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1214
1215 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1216               "$dst = maxu($src2, $src1)",
1217               [(set (i32 IntRegs:$dst),
1218                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
1219                                              (i32 IntRegs:$src1))),
1220                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1221
1222 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1223                                                     DoubleRegs:$src2),
1224               "$dst = max($src2, $src1)",
1225               [(set (i64 DoubleRegs:$dst),
1226                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
1227                                             (i64 DoubleRegs:$src1))),
1228                                  (i64 DoubleRegs:$src1),
1229                                  (i64 DoubleRegs:$src2))))]>;
1230
1231 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1232                                                      DoubleRegs:$src2),
1233               "$dst = maxu($src2, $src1)",
1234               [(set (i64 DoubleRegs:$dst),
1235                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
1236                                              (i64 DoubleRegs:$src1))),
1237                                  (i64 DoubleRegs:$src1),
1238                                  (i64 DoubleRegs:$src2))))]>;
1239
1240 // Minimum.
1241 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1242               "$dst = min($src2, $src1)",
1243               [(set (i32 IntRegs:$dst),
1244                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
1245                                             (i32 IntRegs:$src1))),
1246                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1247
1248 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1249               "$dst = minu($src2, $src1)",
1250               [(set (i32 IntRegs:$dst),
1251                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
1252                                              (i32 IntRegs:$src1))),
1253                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
1254
1255 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1256                                                     DoubleRegs:$src2),
1257               "$dst = min($src2, $src1)",
1258               [(set (i64 DoubleRegs:$dst),
1259                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
1260                                             (i64 DoubleRegs:$src1))),
1261                                  (i64 DoubleRegs:$src1),
1262                                  (i64 DoubleRegs:$src2))))]>;
1263
1264 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1265                                                      DoubleRegs:$src2),
1266               "$dst = minu($src2, $src1)",
1267               [(set (i64 DoubleRegs:$dst),
1268                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
1269                                              (i64 DoubleRegs:$src1))),
1270                                  (i64 DoubleRegs:$src1),
1271                                  (i64 DoubleRegs:$src2))))]>;
1272
1273 // Subtract.
1274 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1275                                                      DoubleRegs:$src2),
1276                "$dst = sub($src1, $src2)",
1277                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
1278                                                  (i64 DoubleRegs:$src2)))]>;
1279
1280 // Subtract halfword.
1281
1282 //===----------------------------------------------------------------------===//
1283 // ALU64/ALU -
1284 //===----------------------------------------------------------------------===//
1285
1286 //===----------------------------------------------------------------------===//
1287 // ALU64/BIT +
1288 //===----------------------------------------------------------------------===//
1289 //
1290 //===----------------------------------------------------------------------===//
1291 // ALU64/BIT -
1292 //===----------------------------------------------------------------------===//
1293
1294 //===----------------------------------------------------------------------===//
1295 // ALU64/PERM +
1296 //===----------------------------------------------------------------------===//
1297 //
1298 //===----------------------------------------------------------------------===//
1299 // ALU64/PERM -
1300 //===----------------------------------------------------------------------===//
1301
1302 //===----------------------------------------------------------------------===//
1303 // CR +
1304 //===----------------------------------------------------------------------===//
1305 // Logical reductions on predicates.
1306
1307 // Looping instructions.
1308
1309 // Pipelined looping instructions.
1310
1311 // Logical operations on predicates.
1312 let hasSideEffects = 0 in
1313 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1314     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1315              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1316   bits<2> Pd;
1317   bits<2> Ps;
1318
1319   let IClass = 0b0110;
1320   let Inst{27-23} = 0b10111;
1321   let Inst{22-21} = OpBits;
1322   let Inst{20} = 0b0;
1323   let Inst{17-16} = Ps;
1324   let Inst{13} = 0b0;
1325   let Inst{1-0} = Pd;
1326 }
1327
1328 let isCodeGenOnly = 0 in {
1329 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1330 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1331 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1332 }
1333
1334 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1335          (C2_not PredRegs:$Ps)>;
1336
1337 let hasSideEffects = 0 in
1338 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1339     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1340              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1341              [], "", CR_tc_2early_SLOT23> {
1342   bits<2> Pd;
1343   bits<2> Ps;
1344   bits<2> Pt;
1345
1346   let IClass = 0b0110;
1347   let Inst{27-24} = 0b1011;
1348   let Inst{23-21} = OpBits;
1349   let Inst{20} = 0b0;
1350   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1351   let Inst{13} = 0b0;                // instructions.
1352   let Inst{9-8} = !if(Rev,Ps,Pt);
1353   let Inst{1-0} = Pd;
1354 }
1355
1356 let isCodeGenOnly = 0 in {
1357 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1358 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1359 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1360 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1361 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1362 }
1363
1364 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1365 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1366 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1367 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1368 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1369
1370 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1371 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1372       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1373   bits<5> Rd;
1374   bits<2> Ps;
1375   bits<2> Pt;
1376
1377   let IClass = 0b1000;
1378   let Inst{27-24} = 0b1001;
1379   let Inst{22-21} = 0b00;
1380   let Inst{17-16} = Ps;
1381   let Inst{9-8} = Pt;
1382   let Inst{4-0} = Rd;
1383 }
1384
1385 let hasSideEffects = 0, isCodeGenOnly = 0 in
1386 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1387       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1388   bits<5> Rd;
1389   bits<2> Pt;
1390
1391   let IClass = 0b1000;
1392   let Inst{27-24} = 0b0110;
1393   let Inst{9-8} = Pt;
1394   let Inst{4-0} = Rd;
1395 }
1396 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1397              "$dst = and($src1, $src2)",
1398              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
1399                                             (i1 PredRegs:$src2)))]>;
1400
1401 let hasSideEffects = 0 in
1402 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
1403                                                  PredRegs:$src2),
1404                 "$dst = and($src1, !$src2)",
1405                 []>;
1406
1407 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1408              "$dst = any8($src1)",
1409              []>;
1410
1411 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1412              "$dst = all8($src1)",
1413              []>;
1414
1415 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
1416                                                  PredRegs:$src2),
1417              "$dst = vitpack($src1, $src2)",
1418              []>;
1419
1420 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1421                                                     DoubleRegs:$src2,
1422                                                     PredRegs:$src3),
1423              "$dst = valignb($src1, $src2, $src3)",
1424              []>;
1425
1426 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1427                                                      DoubleRegs:$src2,
1428                                                      PredRegs:$src3),
1429              "$dst = vspliceb($src1, $src2, $src3)",
1430              []>;
1431
1432 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
1433              "$dst = mask($src1)",
1434              []>;
1435
1436 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1437              "$dst = not($src1)",
1438              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
1439
1440 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1441             "$dst = or($src1, $src2)",
1442             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
1443                                           (i1 PredRegs:$src2)))]>;
1444
1445 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1446              "$dst = xor($src1, $src2)",
1447              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
1448                                             (i1 PredRegs:$src2)))]>;
1449
1450
1451 // User control register transfer.
1452 //===----------------------------------------------------------------------===//
1453 // CR -
1454 //===----------------------------------------------------------------------===//
1455
1456 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1457                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1458 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
1459                       [SDNPHasChain]>;
1460
1461 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1462 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1463
1464 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1465 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1466 opExtentBits = 24, isCodeGenOnly = 0 in
1467 class T_JMP <dag InsDag, list<dag> JumpList = []>
1468             : JInst<(outs), InsDag,
1469             "jump $dst" , JumpList> {
1470     bits<24> dst;
1471
1472     let IClass = 0b0101;
1473
1474     let Inst{27-25} = 0b100;
1475     let Inst{24-16} = dst{23-15};
1476     let Inst{13-1} = dst{14-2};
1477 }
1478
1479 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1480 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1481 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1482             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1483             !if(PredNot, "if (!$src", "if ($src")#
1484             !if(isPredNew, ".new) ", ") ")#"jump"#
1485             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1486
1487     let isTaken = isTak;
1488     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1489     let isPredicatedFalse = PredNot;
1490     let isPredicatedNew = isPredNew;
1491     bits<2> src;
1492     bits<17> dst;
1493
1494     let IClass = 0b0101;
1495
1496     let Inst{27-24} = 0b1100;
1497     let Inst{21} = PredNot;
1498     let Inst{12} = !if(isPredNew, isTak, zero);
1499     let Inst{11} = isPredNew;
1500     let Inst{9-8} = src;
1501     let Inst{23-22} = dst{16-15};
1502     let Inst{20-16} = dst{14-10};
1503     let Inst{13} = dst{9};
1504     let Inst{7-1} = dst{8-2};
1505   }
1506
1507 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1508 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1509             : JRInst<(outs ), InsDag,
1510             "jumpr $dst" ,
1511             []> {
1512     bits<5> dst;
1513
1514     let IClass = 0b0101;
1515     let Inst{27-21} = 0b0010100;
1516     let Inst{20-16} = dst;
1517 }
1518
1519 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1520 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1521             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1522             !if(PredNot, "if (!$src", "if ($src")#
1523             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1524             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1525
1526     let isTaken = isTak;
1527     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1528     let isPredicatedFalse = PredNot;
1529     let isPredicatedNew = isPredNew;
1530     bits<2> src;
1531     bits<5> dst;
1532
1533     let IClass = 0b0101;
1534
1535     let Inst{27-22} = 0b001101;
1536     let Inst{21} = PredNot;
1537     let Inst{20-16} = dst;
1538     let Inst{12} = !if(isPredNew, isTak, zero);
1539     let Inst{11} = isPredNew;
1540     let Inst{9-8} = src;
1541     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1542     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1543 }
1544
1545 multiclass JMP_Pred<bit PredNot> {
1546   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1547   // Predicate new
1548   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1549   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1550 }
1551
1552 multiclass JMP_base<string BaseOp> {
1553   let BaseOpcode = BaseOp in {
1554     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1555     defm t : JMP_Pred<0>;
1556     defm f : JMP_Pred<1>;
1557   }
1558 }
1559
1560 multiclass JMPR_Pred<bit PredNot> {
1561   def NAME: T_JMPr_c<PredNot, 0, 0>;
1562   // Predicate new
1563   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1564   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1565 }
1566
1567 multiclass JMPR_base<string BaseOp> {
1568   let BaseOpcode = BaseOp in {
1569     def NAME : T_JMPr;
1570     defm _t : JMPR_Pred<0>;
1571     defm _f : JMPR_Pred<1>;
1572   }
1573 }
1574
1575 let isTerminator = 1, hasSideEffects = 0 in {
1576 let isBranch = 1 in
1577 defm JMP : JMP_base<"JMP">, PredNewRel;
1578
1579 let isBranch = 1, isIndirectBranch = 1 in
1580 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1581
1582 let isReturn = 1, isCodeGenOnly = 1 in
1583 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1584 }
1585
1586 def : Pat<(retflag),
1587           (JMPret (i32 R31))>;
1588
1589 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1590       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1591
1592 // A return through builtin_eh_return.
1593 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1594 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1595 def EH_RETURN_JMPR : T_JMPr;
1596
1597 def : Pat<(eh_return),
1598           (EH_RETURN_JMPR (i32 R31))>;
1599
1600 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1601           (JMPR (i32 IntRegs:$dst))>;
1602
1603 def : Pat<(brind (i32 IntRegs:$dst)),
1604           (JMPR (i32 IntRegs:$dst))>;
1605
1606 //===----------------------------------------------------------------------===//
1607 // JR -
1608 //===----------------------------------------------------------------------===//
1609
1610 //===----------------------------------------------------------------------===//
1611 // LD +
1612 //===----------------------------------------------------------------------===//
1613 ///
1614 // Load -- MEMri operand
1615 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1616                           bit isNot, bit isPredNew> {
1617   let isPredicatedNew = isPredNew in
1618   def NAME : LDInst2<(outs RC:$dst),
1619                        (ins PredRegs:$src1, MEMri:$addr),
1620             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1621             ") ")#"$dst = "#mnemonic#"($addr)",
1622             []>;
1623 }
1624
1625 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1626   let isPredicatedFalse = PredNot in {
1627     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1628     // Predicate new
1629     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1630   }
1631 }
1632
1633 let isExtendable = 1, hasSideEffects = 0 in
1634 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1635                     bits<5> ImmBits, bits<5> PredImmBits> {
1636
1637   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1638     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1639         isPredicable = 1 in
1640       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1641                    "$dst = "#mnemonic#"($addr)",
1642                    []>;
1643
1644     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1645         isPredicated = 1 in {
1646       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1647       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1648     }
1649   }
1650 }
1651
1652 let addrMode = BaseImmOffset, isMEMri = "true" in {
1653   let accessSize = ByteAccess in {
1654     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1655     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1656  }
1657
1658   let accessSize = HalfWordAccess in {
1659     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1660     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1661  }
1662
1663   let accessSize = WordAccess in
1664     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1665
1666   let accessSize = DoubleWordAccess in
1667     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1668 }
1669
1670 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1671             (LDrib ADDRriS11_0:$addr) >;
1672
1673 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1674             (LDriub ADDRriS11_0:$addr) >;
1675
1676 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1677             (LDrih ADDRriS11_1:$addr) >;
1678
1679 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1680             (LDriuh ADDRriS11_1:$addr) >;
1681
1682 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1683             (LDriw ADDRriS11_2:$addr) >;
1684
1685 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1686             (LDrid ADDRriS11_3:$addr) >;
1687
1688
1689 // Load - Base with Immediate offset addressing mode
1690 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1691                         bit isNot, bit isPredNew> {
1692   let isPredicatedNew = isPredNew in
1693   def NAME : LDInst2<(outs RC:$dst),
1694                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1695             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1696             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1697             []>;
1698 }
1699
1700 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1701                         bit PredNot> {
1702   let isPredicatedFalse = PredNot in {
1703     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1704     // Predicate new
1705     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1706   }
1707 }
1708
1709 let isExtendable = 1, hasSideEffects = 0 in
1710 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1711                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1712                    bits<5> PredImmBits> {
1713
1714   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1715     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1716         isPredicable = 1, AddedComplexity = 20 in
1717       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1718                    "$dst = "#mnemonic#"($src1+#$offset)",
1719                    []>;
1720
1721     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1722         isPredicated = 1 in {
1723       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1724       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1725     }
1726   }
1727 }
1728
1729 let addrMode = BaseImmOffset in {
1730   let accessSize = ByteAccess in {
1731     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1732                                   11, 6>, AddrModeRel;
1733     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1734                                    11, 6>, AddrModeRel;
1735   }
1736   let accessSize = HalfWordAccess in {
1737     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1738                                  12, 7>, AddrModeRel;
1739     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1740                                   12, 7>, AddrModeRel;
1741   }
1742   let accessSize = WordAccess in
1743     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1744                                  13, 8>, AddrModeRel;
1745
1746   let accessSize = DoubleWordAccess in
1747     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1748                                  14, 9>, AddrModeRel;
1749 }
1750
1751 let AddedComplexity = 20 in {
1752 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1753             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1754
1755 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1756             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1757
1758 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1759             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1760
1761 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1762             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1763
1764 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1765             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1766
1767 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1768             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1769 }
1770
1771 //===----------------------------------------------------------------------===//
1772 // Post increment load
1773 //===----------------------------------------------------------------------===//
1774
1775 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1776                             bit isNot, bit isPredNew> {
1777   let isPredicatedNew = isPredNew in
1778   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1779                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1780             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1781             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1782             [],
1783             "$src2 = $dst2">;
1784 }
1785
1786 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1787                            Operand ImmOp, bit PredNot> {
1788   let isPredicatedFalse = PredNot in {
1789     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1790     // Predicate new
1791     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1792     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1793   }
1794 }
1795
1796 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1797                       Operand ImmOp> {
1798
1799   let BaseOpcode = "POST_"#BaseOp in {
1800     let isPredicable = 1 in
1801     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1802                          (ins IntRegs:$src1, ImmOp:$offset),
1803                  "$dst = "#mnemonic#"($src1++#$offset)",
1804                  [],
1805                  "$src1 = $dst2">;
1806
1807     let isPredicated = 1 in {
1808       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1809       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1810     }
1811   }
1812 }
1813
1814 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1815   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1816                     PredNewRel;
1817   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1818                     PredNewRel;
1819   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1820                     PredNewRel;
1821   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1822                     PredNewRel;
1823   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1824                     PredNewRel;
1825   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1826                     PredNewRel;
1827 }
1828
1829 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1830            (i32 (LDrib ADDRriS11_0:$addr)) >;
1831
1832 // Load byte any-extend.
1833 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1834             (i32 (LDrib ADDRriS11_0:$addr)) >;
1835
1836 // Indexed load byte any-extend.
1837 let AddedComplexity = 20 in
1838 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1839             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1840
1841 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1842             (i32 (LDrih ADDRriS11_1:$addr))>;
1843
1844 let AddedComplexity = 20 in
1845 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1846             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1847
1848 let AddedComplexity = 10 in
1849 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1850             (i32 (LDriub ADDRriS11_0:$addr))>;
1851
1852 let AddedComplexity = 20 in
1853 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1854             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1855
1856 // Load predicate.
1857 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1858 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1859 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1860             (ins MEMri:$addr),
1861             "Error; should not emit",
1862             []>;
1863
1864 // Deallocate stack frame.
1865 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1866   def DEALLOCFRAME : LDInst2<(outs), (ins),
1867                      "deallocframe",
1868                      []>;
1869 }
1870
1871 // Load and unpack bytes to halfwords.
1872 //===----------------------------------------------------------------------===//
1873 // LD -
1874 //===----------------------------------------------------------------------===//
1875
1876 //===----------------------------------------------------------------------===//
1877 // MTYPE/ALU +
1878 //===----------------------------------------------------------------------===//
1879 //===----------------------------------------------------------------------===//
1880 // MTYPE/ALU -
1881 //===----------------------------------------------------------------------===//
1882
1883 //===----------------------------------------------------------------------===//
1884 // MTYPE/COMPLEX +
1885 //===----------------------------------------------------------------------===//
1886 //===----------------------------------------------------------------------===//
1887 // MTYPE/COMPLEX -
1888 //===----------------------------------------------------------------------===//
1889
1890 //===----------------------------------------------------------------------===//
1891 // MTYPE/MPYH +
1892 //===----------------------------------------------------------------------===//
1893 // Multiply and use lower result.
1894 // Rd=+mpyi(Rs,#u8)
1895 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1896 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1897               "$dst =+ mpyi($src1, #$src2)",
1898               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1899                                              u8ExtPred:$src2))]>;
1900
1901 // Rd=-mpyi(Rs,#u8)
1902 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1903               "$dst =- mpyi($src1, #$src2)",
1904               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1905                                                    u8ImmPred:$src2)))]>;
1906
1907 // Rd=mpyi(Rs,#m9)
1908 // s9 is NOT the same as m9 - but it works.. so far.
1909 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1910 // depending on the value of m9. See Arch Spec.
1911 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1912 CextOpcode = "MPYI", InputType = "imm" in
1913 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1914               "$dst = mpyi($src1, #$src2)",
1915               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1916                                              s9ExtPred:$src2))]>, ImmRegRel;
1917
1918 // Rd=mpyi(Rs,Rt)
1919 let CextOpcode = "MPYI", InputType = "reg" in
1920 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1921            "$dst = mpyi($src1, $src2)",
1922            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1923                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1924
1925 // Rx+=mpyi(Rs,#u8)
1926 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1927 CextOpcode = "MPYI_acc", InputType = "imm" in
1928 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1929             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1930             "$dst += mpyi($src2, #$src3)",
1931             [(set (i32 IntRegs:$dst),
1932                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1933                        (i32 IntRegs:$src1)))],
1934             "$src1 = $dst">, ImmRegRel;
1935
1936 // Rx+=mpyi(Rs,Rt)
1937 let CextOpcode = "MPYI_acc", InputType = "reg" in
1938 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1939             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1940             "$dst += mpyi($src2, $src3)",
1941             [(set (i32 IntRegs:$dst),
1942                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1943                        (i32 IntRegs:$src1)))],
1944             "$src1 = $dst">, ImmRegRel;
1945
1946 // Rx-=mpyi(Rs,#u8)
1947 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1948 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1949             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1950             "$dst -= mpyi($src2, #$src3)",
1951             [(set (i32 IntRegs:$dst),
1952                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1953                                                  u8ExtPred:$src3)))],
1954             "$src1 = $dst">;
1955
1956 // Multiply and use upper result.
1957 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1958 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1959 // Rd=mpy(Rs,Rt)
1960 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1961           "$dst = mpy($src1, $src2)",
1962           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1963                                            (i32 IntRegs:$src2)))]>;
1964
1965 // Rd=mpy(Rs,Rt):rnd
1966 // Rd=mpyu(Rs,Rt)
1967 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1968            "$dst = mpyu($src1, $src2)",
1969            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1970                                             (i32 IntRegs:$src2)))]>;
1971
1972 // Multiply and use full result.
1973 // Rdd=mpyu(Rs,Rt)
1974 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1975              "$dst = mpyu($src1, $src2)",
1976              [(set (i64 DoubleRegs:$dst),
1977                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1978                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1979
1980 // Rdd=mpy(Rs,Rt)
1981 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1982              "$dst = mpy($src1, $src2)",
1983              [(set (i64 DoubleRegs:$dst),
1984                    (mul (i64 (sext (i32 IntRegs:$src1))),
1985                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1986
1987 // Multiply and accumulate, use full result.
1988 // Rxx[+-]=mpy(Rs,Rt)
1989 // Rxx+=mpy(Rs,Rt)
1990 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1991             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1992             "$dst += mpy($src2, $src3)",
1993             [(set (i64 DoubleRegs:$dst),
1994             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1995                       (i64 (sext (i32 IntRegs:$src3)))),
1996                  (i64 DoubleRegs:$src1)))],
1997             "$src1 = $dst">;
1998
1999 // Rxx-=mpy(Rs,Rt)
2000 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
2001             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2002             "$dst -= mpy($src2, $src3)",
2003             [(set (i64 DoubleRegs:$dst),
2004                   (sub (i64 DoubleRegs:$src1),
2005                        (mul (i64 (sext (i32 IntRegs:$src2))),
2006                             (i64 (sext (i32 IntRegs:$src3))))))],
2007             "$src1 = $dst">;
2008
2009 // Rxx[+-]=mpyu(Rs,Rt)
2010 // Rxx+=mpyu(Rs,Rt)
2011 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2012                             IntRegs:$src2, IntRegs:$src3),
2013              "$dst += mpyu($src2, $src3)",
2014              [(set (i64 DoubleRegs:$dst),
2015                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
2016                              (i64 (anyext (i32 IntRegs:$src3)))),
2017                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
2018
2019 // Rxx-=mpyu(Rs,Rt)
2020 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
2021             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2022             "$dst -= mpyu($src2, $src3)",
2023             [(set (i64 DoubleRegs:$dst),
2024                   (sub (i64 DoubleRegs:$src1),
2025                        (mul (i64 (anyext (i32 IntRegs:$src2))),
2026                             (i64 (anyext (i32 IntRegs:$src3))))))],
2027             "$src1 = $dst">;
2028
2029
2030 let InputType = "reg", CextOpcode = "ADD_acc" in
2031 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
2032                             IntRegs:$src2, IntRegs:$src3),
2033              "$dst += add($src2, $src3)",
2034              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
2035                                                  (i32 IntRegs:$src3)),
2036                                             (i32 IntRegs:$src1)))],
2037              "$src1 = $dst">, ImmRegRel;
2038
2039 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
2040 InputType = "imm", CextOpcode = "ADD_acc" in
2041 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
2042                             IntRegs:$src2, s8Ext:$src3),
2043              "$dst += add($src2, #$src3)",
2044              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
2045                                                  s8_16ExtPred:$src3),
2046                                             (i32 IntRegs:$src1)))],
2047              "$src1 = $dst">, ImmRegRel;
2048
2049 let CextOpcode = "SUB_acc", InputType = "reg" in
2050 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
2051                             IntRegs:$src2, IntRegs:$src3),
2052              "$dst -= add($src2, $src3)",
2053              [(set (i32 IntRegs:$dst),
2054                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
2055                                                   (i32 IntRegs:$src3))))],
2056              "$src1 = $dst">, ImmRegRel;
2057
2058 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
2059 CextOpcode = "SUB_acc", InputType = "imm" in
2060 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
2061                             IntRegs:$src2, s8Ext:$src3),
2062              "$dst -= add($src2, #$src3)",
2063              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
2064                                             (add (i32 IntRegs:$src2),
2065                                                  s8_16ExtPred:$src3)))],
2066              "$src1 = $dst">, ImmRegRel;
2067
2068 //===----------------------------------------------------------------------===//
2069 // MTYPE/MPYH -
2070 //===----------------------------------------------------------------------===//
2071
2072 //===----------------------------------------------------------------------===//
2073 // MTYPE/MPYS +
2074 //===----------------------------------------------------------------------===//
2075 //===----------------------------------------------------------------------===//
2076 // MTYPE/MPYS -
2077 //===----------------------------------------------------------------------===//
2078
2079 //===----------------------------------------------------------------------===//
2080 // MTYPE/VB +
2081 //===----------------------------------------------------------------------===//
2082 //===----------------------------------------------------------------------===//
2083 // MTYPE/VB -
2084 //===----------------------------------------------------------------------===//
2085
2086 //===----------------------------------------------------------------------===//
2087 // MTYPE/VH  +
2088 //===----------------------------------------------------------------------===//
2089 //===----------------------------------------------------------------------===//
2090 // MTYPE/VH  -
2091 //===----------------------------------------------------------------------===//
2092
2093 //===----------------------------------------------------------------------===//
2094 // ST +
2095 //===----------------------------------------------------------------------===//
2096 ///
2097 // Store doubleword.
2098
2099 //===----------------------------------------------------------------------===//
2100 // Post increment store
2101 //===----------------------------------------------------------------------===//
2102
2103 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2104                             bit isNot, bit isPredNew> {
2105   let isPredicatedNew = isPredNew in
2106   def NAME : STInst2PI<(outs IntRegs:$dst),
2107             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2108             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2109             ") ")#mnemonic#"($src2++#$offset) = $src3",
2110             [],
2111             "$src2 = $dst">;
2112 }
2113
2114 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2115                            Operand ImmOp, bit PredNot> {
2116   let isPredicatedFalse = PredNot in {
2117     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2118     // Predicate new
2119     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2120     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2121   }
2122 }
2123
2124 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2125 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2126                       Operand ImmOp> {
2127
2128   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2129     let isPredicable = 1 in
2130     def NAME : STInst2PI<(outs IntRegs:$dst),
2131                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2132                 mnemonic#"($src1++#$offset) = $src2",
2133                 [],
2134                 "$src1 = $dst">;
2135
2136     let isPredicated = 1 in {
2137       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2138       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2139     }
2140   }
2141 }
2142
2143 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2144 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2145 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2146
2147 let isNVStorable = 0 in
2148 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2149
2150 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2151                            s4_3ImmPred:$offset),
2152           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2153
2154 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2155                             s4_3ImmPred:$offset),
2156           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2157
2158 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2159           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2160
2161 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2162                        s4_3ImmPred:$offset),
2163           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2164
2165 //===----------------------------------------------------------------------===//
2166 // multiclass for the store instructions with MEMri operand.
2167 //===----------------------------------------------------------------------===//
2168 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2169                           bit isPredNew> {
2170   let isPredicatedNew = isPredNew in
2171   def NAME : STInst2<(outs),
2172             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2173             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2174             ") ")#mnemonic#"($addr) = $src2",
2175             []>;
2176 }
2177
2178 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2179   let isPredicatedFalse = PredNot in {
2180     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2181
2182     // Predicate new
2183     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2184     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2185   }
2186 }
2187
2188 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2189 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2190                     bits<5> ImmBits, bits<5> PredImmBits> {
2191
2192   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2193     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2194          isPredicable = 1 in
2195     def NAME : STInst2<(outs),
2196             (ins MEMri:$addr, RC:$src),
2197             mnemonic#"($addr) = $src",
2198             []>;
2199
2200     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2201         isPredicated = 1 in {
2202       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2203       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2204     }
2205   }
2206 }
2207
2208 let addrMode = BaseImmOffset, isMEMri = "true" in {
2209   let accessSize = ByteAccess in
2210     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2211
2212   let accessSize = HalfWordAccess in
2213     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2214
2215   let accessSize = WordAccess in
2216     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2217
2218   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2219     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2220 }
2221
2222 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2223           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2224
2225 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2226           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2227
2228 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2229           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2230
2231 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2232           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2233
2234
2235 //===----------------------------------------------------------------------===//
2236 // multiclass for the store instructions with base+immediate offset
2237 // addressing mode
2238 //===----------------------------------------------------------------------===//
2239 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2240                         bit isNot, bit isPredNew> {
2241   let isPredicatedNew = isPredNew in
2242   def NAME : STInst2<(outs),
2243             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2244             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2245             ") ")#mnemonic#"($src2+#$src3) = $src4",
2246             []>;
2247 }
2248
2249 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2250                         bit PredNot> {
2251   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2252     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2253
2254     // Predicate new
2255     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2256     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2257   }
2258 }
2259
2260 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2261 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2262                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2263                    bits<5> PredImmBits> {
2264
2265   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2266     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2267          isPredicable = 1 in
2268     def NAME : STInst2<(outs),
2269             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2270             mnemonic#"($src1+#$src2) = $src3",
2271             []>;
2272
2273     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2274       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2275       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2276     }
2277   }
2278 }
2279
2280 let addrMode = BaseImmOffset, InputType = "reg" in {
2281   let accessSize = ByteAccess in
2282     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2283                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2284
2285   let accessSize = HalfWordAccess in
2286     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2287                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2288
2289   let accessSize = WordAccess in
2290     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2291                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2292
2293   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2294     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2295                                   u6_3Ext, 14, 9>, AddrModeRel;
2296 }
2297
2298 let AddedComplexity = 10 in {
2299 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2300                                                   s11_0ExtPred:$offset)),
2301           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2302                          (i32 IntRegs:$src1))>;
2303
2304 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2305                                                    s11_1ExtPred:$offset)),
2306           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2307                          (i32 IntRegs:$src1))>;
2308
2309 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2310                                            s11_2ExtPred:$offset)),
2311           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2312                          (i32 IntRegs:$src1))>;
2313
2314 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2315                                               s11_3ExtPred:$offset)),
2316           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2317                          (i64 DoubleRegs:$src1))>;
2318 }
2319
2320 // memh(Rx++#s4:1)=Rt.H
2321
2322 // Store word.
2323 // Store predicate.
2324 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2325 def STriw_pred : STInst2<(outs),
2326             (ins MEMri:$addr, PredRegs:$src1),
2327             "Error; should not emit",
2328             []>;
2329
2330 // Allocate stack frame.
2331 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2332   def ALLOCFRAME : STInst2<(outs),
2333              (ins i32imm:$amt),
2334              "allocframe(#$amt)",
2335              []>;
2336 }
2337 //===----------------------------------------------------------------------===//
2338 // ST -
2339 //===----------------------------------------------------------------------===//
2340
2341 //===----------------------------------------------------------------------===//
2342 // STYPE/ALU +
2343 //===----------------------------------------------------------------------===//
2344 // Logical NOT.
2345 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2346                "$dst = not($src1)",
2347                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2348
2349
2350 // Sign extend word to doubleword.
2351 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2352            "$dst = sxtw($src1)",
2353            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
2354 //===----------------------------------------------------------------------===//
2355 // STYPE/ALU -
2356 //===----------------------------------------------------------------------===//
2357
2358 //===----------------------------------------------------------------------===//
2359 // STYPE/BIT +
2360 //===----------------------------------------------------------------------===//
2361 // clrbit.
2362 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2363             "$dst = clrbit($src1, #$src2)",
2364             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2365                                            (not
2366                                               (shl 1, u5ImmPred:$src2))))]>;
2367
2368 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2369             "$dst = clrbit($src1, #$src2)",
2370             []>;
2371
2372 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2373 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2374       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2375
2376 // setbit.
2377 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2378             "$dst = setbit($src1, #$src2)",
2379             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2380                                           (shl 1, u5ImmPred:$src2)))]>;
2381
2382 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2383 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2384             "$dst = setbit($src1, #$src2)",
2385             []>;
2386
2387 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2388       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2389
2390 // togglebit.
2391 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2392             "$dst = setbit($src1, #$src2)",
2393             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2394                                           (shl 1, u5ImmPred:$src2)))]>;
2395
2396 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2397 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2398             "$dst = togglebit($src1, #$src2)",
2399             []>;
2400
2401 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2402       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2403
2404 // Predicate transfer.
2405 let hasSideEffects = 0 in
2406 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2407                "$dst = $src1  /* Should almost never emit this. */",
2408                []>;
2409
2410 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2411                "$dst = $src1  /* Should almost never emit this. */",
2412                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
2413 //===----------------------------------------------------------------------===//
2414 // STYPE/PRED -
2415 //===----------------------------------------------------------------------===//
2416
2417 //===----------------------------------------------------------------------===//
2418 // STYPE/SHIFT +
2419 //===----------------------------------------------------------------------===//
2420 // Shift by immediate.
2421 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2422              "$dst = asr($src1, #$src2)",
2423              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2424                                             u5ImmPred:$src2))]>;
2425
2426 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2427               "$dst = asr($src1, #$src2)",
2428               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2429                                                 u6ImmPred:$src2))]>;
2430
2431 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2432           "$dst = asl($src1, #$src2)",
2433           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2434                                          u5ImmPred:$src2))]>;
2435
2436 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2437               "$dst = asl($src1, #$src2)",
2438               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2439                                                 u6ImmPred:$src2))]>;
2440
2441 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2442              "$dst = lsr($src1, #$src2)",
2443              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2444                                             u5ImmPred:$src2))]>;
2445
2446 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2447               "$dst = lsr($src1, #$src2)",
2448               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2449                                                 u6ImmPred:$src2))]>;
2450
2451 // Shift by immediate and add.
2452 let AddedComplexity = 100 in
2453 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2454                                              u3Imm:$src3),
2455              "$dst = addasl($src1, $src2, #$src3)",
2456              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2457                                        (shl (i32 IntRegs:$src2),
2458                                             u3ImmPred:$src3)))]>;
2459
2460 // Shift by register.
2461 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2462              "$dst = asl($src1, $src2)",
2463              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2464                                             (i32 IntRegs:$src2)))]>;
2465
2466 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2467              "$dst = asr($src1, $src2)",
2468              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2469                                             (i32 IntRegs:$src2)))]>;
2470
2471 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2472              "$dst = lsl($src1, $src2)",
2473              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2474                                             (i32 IntRegs:$src2)))]>;
2475
2476 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2477              "$dst = lsr($src1, $src2)",
2478              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2479                                             (i32 IntRegs:$src2)))]>;
2480
2481 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2482            "$dst = asl($src1, $src2)",
2483            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2484                                              (i32 IntRegs:$src2)))]>;
2485
2486 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2487            "$dst = lsl($src1, $src2)",
2488            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2489                                              (i32 IntRegs:$src2)))]>;
2490
2491 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2492                                                  IntRegs:$src2),
2493               "$dst = asr($src1, $src2)",
2494               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2495                                                 (i32 IntRegs:$src2)))]>;
2496
2497 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2498                                                  IntRegs:$src2),
2499               "$dst = lsr($src1, $src2)",
2500               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2501                                                 (i32 IntRegs:$src2)))]>;
2502
2503 //===----------------------------------------------------------------------===//
2504 // STYPE/SHIFT -
2505 //===----------------------------------------------------------------------===//
2506
2507 //===----------------------------------------------------------------------===//
2508 // STYPE/VH +
2509 //===----------------------------------------------------------------------===//
2510 //===----------------------------------------------------------------------===//
2511 // STYPE/VH -
2512 //===----------------------------------------------------------------------===//
2513
2514 //===----------------------------------------------------------------------===//
2515 // STYPE/VW +
2516 //===----------------------------------------------------------------------===//
2517 //===----------------------------------------------------------------------===//
2518 // STYPE/VW -
2519 //===----------------------------------------------------------------------===//
2520
2521 //===----------------------------------------------------------------------===//
2522 // SYSTEM/SUPER +
2523 //===----------------------------------------------------------------------===//
2524
2525 //===----------------------------------------------------------------------===//
2526 // SYSTEM/USER +
2527 //===----------------------------------------------------------------------===//
2528 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2529 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2530                            [SDNPHasChain]>;
2531
2532 let hasSideEffects = 1, isSolo = 1 in
2533 def BARRIER : SYSInst<(outs), (ins),
2534                      "barrier",
2535                      [(HexagonBARRIER)]>;
2536
2537 //===----------------------------------------------------------------------===//
2538 // SYSTEM/SUPER -
2539 //===----------------------------------------------------------------------===//
2540
2541 // TFRI64 - assembly mapped.
2542 let isReMaterializable = 1 in
2543 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2544              "$dst = #$src1",
2545              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2546
2547 let AddedComplexity = 100, isPredicated = 1 in
2548 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2549             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2550             "Error; should not emit",
2551             [(set (i32 IntRegs:$dst),
2552              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2553                           s12ImmPred:$src3)))]>;
2554
2555 let AddedComplexity = 100, isPredicated = 1 in
2556 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2557             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2558             "Error; should not emit",
2559             [(set (i32 IntRegs:$dst),
2560              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2561                           (i32 IntRegs:$src3))))]>;
2562
2563 let AddedComplexity = 100, isPredicated = 1 in
2564 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2565                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2566                      "Error; should not emit",
2567                      [(set (i32 IntRegs:$dst),
2568                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2569                                         s12ImmPred:$src3)))]>;
2570
2571 // Generate frameindex addresses.
2572 let isReMaterializable = 1 in
2573 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2574              "$dst = add($src1)",
2575              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2576
2577 //
2578 // CR - Type.
2579 //
2580 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2581 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2582                       "loop0($offset, #$src2)",
2583                       []>;
2584 }
2585
2586 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2587 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2588                       "loop0($offset, $src2)",
2589                       []>;
2590 }
2591
2592 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2593     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2594 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2595                        ":endloop0",
2596                        []>;
2597 }
2598
2599 // Support for generating global address.
2600 // Taken from X86InstrInfo.td.
2601 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2602                                             SDTCisVT<0, i32>,
2603                                             SDTCisVT<1, i32>,
2604                                             SDTCisPtrTy<0>]>;
2605 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2606 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2607
2608 // HI/LO Instructions
2609 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2610 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2611                   "$dst.l = #LO($global)",
2612                   []>;
2613
2614 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2615 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2616                   "$dst.h = #HI($global)",
2617                   []>;
2618
2619 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2620 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2621                   "$dst.l = #LO($imm_value)",
2622                   []>;
2623
2624
2625 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2626 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2627                   "$dst.h = #HI($imm_value)",
2628                   []>;
2629
2630 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2631 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2632                   "$dst.l = #LO($jt)",
2633                   []>;
2634
2635 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2636 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2637                   "$dst.h = #HI($jt)",
2638                   []>;
2639
2640
2641 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2642 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2643                   "$dst.l = #LO($label)",
2644                   []>;
2645
2646 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2647 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2648                   "$dst.h = #HI($label)",
2649                   []>;
2650
2651 // This pattern is incorrect. When we add small data, we should change
2652 // this pattern to use memw(#foo).
2653 // This is for sdata.
2654 let isMoveImm = 1 in
2655 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2656               "$dst = CONST32(#$global)",
2657               [(set (i32 IntRegs:$dst),
2658                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2659
2660 // This is for non-sdata.
2661 let isReMaterializable = 1, isMoveImm = 1 in
2662 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2663                   "$dst = CONST32(#$global)",
2664                   [(set (i32 IntRegs:$dst),
2665                         (HexagonCONST32 tglobaladdr:$global))]>;
2666
2667 let isReMaterializable = 1, isMoveImm = 1 in
2668 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2669                      "$dst = CONST32(#$jt)",
2670                      [(set (i32 IntRegs:$dst),
2671                            (HexagonCONST32 tjumptable:$jt))]>;
2672
2673 let isReMaterializable = 1, isMoveImm = 1 in
2674 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2675                     "$dst = CONST32(#$global)",
2676                     [(set (i32 IntRegs:$dst),
2677                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2678
2679 let isReMaterializable = 1, isMoveImm = 1 in
2680 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2681                        "$dst = CONST32(#$global)",
2682                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2683
2684 // Map BlockAddress lowering to CONST32_Int_Real
2685 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2686           (CONST32_Int_Real tblockaddress:$addr)>;
2687
2688 let isReMaterializable = 1, isMoveImm = 1 in
2689 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2690                     "$dst = CONST32($label)",
2691                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2692
2693 let isReMaterializable = 1, isMoveImm = 1 in
2694 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2695                        "$dst = CONST64(#$global)",
2696                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2697
2698 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2699                   "$dst = xor($dst, $dst)",
2700                   [(set (i1 PredRegs:$dst), 0)]>;
2701
2702 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2703        "$dst = mpy($src1, $src2)",
2704        [(set (i32 IntRegs:$dst),
2705              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2706                                         (i64 (sext (i32 IntRegs:$src2))))),
2707                               (i32 32)))))]>;
2708
2709 // Pseudo instructions.
2710 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2711
2712 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2713                                         SDTCisVT<1, i32> ]>;
2714
2715 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2716                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2717
2718 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2719                     [SDNPHasChain, SDNPOutGlue]>;
2720
2721 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2722
2723 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2724            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2725
2726 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2727 // Optional Flag and Variable Arguments.
2728 // Its 1 Operand has pointer type.
2729 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2730                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2731
2732 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2733  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2734                         "Should never be emitted",
2735                         [(callseq_start timm:$amt)]>;
2736 }
2737
2738 let Defs = [R29, R30, R31], Uses = [R29] in {
2739  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2740                       "Should never be emitted",
2741                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2742 }
2743 // Call subroutine.
2744 let isCall = 1, hasSideEffects = 0,
2745   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2746           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2747   def CALL : JInst<(outs), (ins calltarget:$dst),
2748              "call $dst", []>;
2749 }
2750
2751 // Call subroutine from register.
2752 let isCall = 1, hasSideEffects = 0,
2753   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2754           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2755   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2756               "callr $dst",
2757               []>;
2758  }
2759
2760
2761 // Indirect tail-call.
2762 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2763 def TCRETURNR : T_JMPr;
2764
2765 // Direct tail-calls.
2766 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2767 isTerminator = 1, isCodeGenOnly = 1 in {
2768   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2769   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2770 }
2771
2772 // Map call instruction.
2773 def : Pat<(call (i32 IntRegs:$dst)),
2774       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2775 def : Pat<(call tglobaladdr:$dst),
2776       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2777 def : Pat<(call texternalsym:$dst),
2778       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2779 //Tail calls.
2780 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2781       (TCRETURNtg tglobaladdr:$dst)>;
2782 def : Pat<(HexagonTCRet texternalsym:$dst),
2783       (TCRETURNtext texternalsym:$dst)>;
2784 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2785       (TCRETURNR (i32 IntRegs:$dst))>;
2786
2787 // Atomic load and store support
2788 // 8 bit atomic load
2789 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2790           (i32 (LDriub ADDRriS11_0:$src1))>;
2791
2792 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2793           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2794
2795 // 16 bit atomic load
2796 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2797           (i32 (LDriuh ADDRriS11_1:$src1))>;
2798
2799 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2800           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2801
2802 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2803           (i32 (LDriw ADDRriS11_2:$src1))>;
2804
2805 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2806           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2807
2808 // 64 bit atomic load
2809 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2810           (i64 (LDrid ADDRriS11_3:$src1))>;
2811
2812 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2813           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2814
2815
2816 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2817           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2818
2819 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2820                           (i32 IntRegs:$src1)),
2821           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2822                          (i32 IntRegs:$src1))>;
2823
2824
2825 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2826           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2827
2828 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2829                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2830           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2831                          (i32 IntRegs:$src1))>;
2832
2833 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2834           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2835
2836 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2837                            (i32 IntRegs:$src1)),
2838           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2839                          (i32 IntRegs:$src1))>;
2840
2841
2842
2843
2844 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2845           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2846
2847 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2848                            (i64 DoubleRegs:$src1)),
2849           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2850                          (i64 DoubleRegs:$src1))>;
2851
2852 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2853 def : Pat <(and (i32 IntRegs:$src1), 65535),
2854       (A2_zxth (i32 IntRegs:$src1))>;
2855
2856 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2857 def : Pat <(and (i32 IntRegs:$src1), 255),
2858       (A2_zxtb (i32 IntRegs:$src1))>;
2859
2860 // Map Add(p1, true) to p1 = not(p1).
2861 //     Add(p1, false) should never be produced,
2862 //     if it does, it got to be mapped to NOOP.
2863 def : Pat <(add (i1 PredRegs:$src1), -1),
2864       (NOT_p (i1 PredRegs:$src1))>;
2865
2866 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2867 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2868       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2869                            s8ImmPred:$src2))>;
2870
2871 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2872 // => r0 = TFR_condset_ri(p0, r1, #i)
2873 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2874                    (i32 IntRegs:$src3)),
2875       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2876                            s12ImmPred:$src2))>;
2877
2878 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2879 // => r0 = TFR_condset_ir(p0, #i, r1)
2880 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2881       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2882                            (i32 IntRegs:$src2)))>;
2883
2884 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2885 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2886       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2887
2888 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2889 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2890       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2891
2892
2893 let AddedComplexity = 100 in
2894 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2895       (i64 (COMBINE_rr (TFRI 0),
2896                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2897       Requires<[NoV4T]>;
2898
2899 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2900 let AddedComplexity = 10 in
2901 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2902       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2903
2904 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2905 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2906       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2907
2908 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2909 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2910       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2911                                                  subreg_loreg))))))>;
2912
2913 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2914 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2915       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2916                                                  subreg_loreg))))))>;
2917
2918 // We want to prevent emitting pnot's as much as possible.
2919 // Map brcond with an unsupported setcc to a JMP_f.
2920 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2921                         bb:$offset),
2922       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2923                 bb:$offset)>;
2924
2925 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2926                         bb:$offset),
2927       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2928
2929 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2930       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2931
2932 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2933       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2934
2935 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2936 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2937                         bb:$offset),
2938       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2939                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2940
2941 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2942 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2943                         bb:$offset),
2944       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2945
2946 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2947                    bb:$offset),
2948       (JMP_f (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2949                    bb:$offset)>;
2950
2951 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2952                         bb:$offset),
2953       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2954                 bb:$offset)>;
2955
2956 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2957                    bb:$offset),
2958       (JMP_f (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2959                 bb:$offset)>;
2960
2961 // Map from a 64-bit select to an emulated 64-bit mux.
2962 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2963 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2964                    (i64 DoubleRegs:$src3)),
2965       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2966                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2967                                                          subreg_hireg)),
2968                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2969                                                          subreg_hireg)))),
2970                        (i32 (C2_mux (i1 PredRegs:$src1),
2971                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2972                                                          subreg_loreg)),
2973                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2974                                                          subreg_loreg))))))>;
2975
2976 // Map from a 1-bit select to logical ops.
2977 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2978 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2979                    (i1 PredRegs:$src3)),
2980       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2981              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2982
2983 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2984 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2985       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2986
2987 // Map for truncating from 64 immediates to 32 bit immediates.
2988 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2989       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2990
2991 // Map for truncating from i64 immediates to i1 bit immediates.
2992 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2993        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2994                                           subreg_loreg))))>;
2995
2996 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2997 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2998       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2999                                                      subreg_loreg)))>;
3000
3001 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3002 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3003       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3004                                                      subreg_loreg)))>;
3005 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3006 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3007       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3008                                                      subreg_loreg)))>;
3009
3010 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3011 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3012       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3013                                                      subreg_loreg)))>;
3014
3015 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3016 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3017       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
3018
3019
3020 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3021 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3022       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
3023
3024 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3025 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3026       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3027
3028 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
3029 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3030 // Better way to do this?
3031 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3032       (i64 (SXTW (i32 IntRegs:$src1)))>;
3033
3034 // Map cmple -> cmpgt.
3035 // rs <= rt -> !(rs > rt).
3036 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3037       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3038
3039 // rs <= rt -> !(rs > rt).
3040 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3041       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3042
3043 // Rss <= Rtt -> !(Rss > Rtt).
3044 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3045       (i1 (NOT_p (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3046
3047 // Map cmpne -> cmpeq.
3048 // Hexagon_TODO: We should improve on this.
3049 // rs != rt -> !(rs == rt).
3050 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3051       (i1 (NOT_p(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3052
3053 // Map cmpne(Rs) -> !cmpeqe(Rs).
3054 // rs != rt -> !(rs == rt).
3055 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3056       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3057
3058 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3059 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3060       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3061
3062 // Map cmpne(Rss) -> !cmpew(Rss).
3063 // rs != rt -> !(rs == rt).
3064 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3065       (i1 (NOT_p (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3066                                      (i64 DoubleRegs:$src2)))))>;
3067
3068 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3069 // rs >= rt -> !(rt > rs).
3070 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3071       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3072
3073 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3074 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3075       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3076
3077 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3078 // rss >= rtt -> !(rtt > rss).
3079 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3080       (i1 (NOT_p (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3081                                 (i64 DoubleRegs:$src1)))))>;
3082
3083 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3084 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3085 // rs < rt -> !(rs >= rt).
3086 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3087       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3088
3089 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3090 // rs < rt -> rt > rs.
3091 // We can let assembler map it, or we can do in the compiler itself.
3092 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3093       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3094
3095 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3096 // rss < rtt -> (rtt > rss).
3097 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3098       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3099
3100 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3101 // rs < rt -> rt > rs.
3102 // We can let assembler map it, or we can do in the compiler itself.
3103 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3104       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3105
3106 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3107 // rs < rt -> rt > rs.
3108 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3109       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3110
3111 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3112 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3113       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3114
3115 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3116 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3117       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3118
3119 // Generate cmpgtu(Rs, #u9)
3120 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3121       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3122
3123 // Map from Rs >= Rt -> !(Rt > Rs).
3124 // rs >= rt -> !(rt > rs).
3125 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3126       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3127
3128 // Map from Rs >= Rt -> !(Rt > Rs).
3129 // rs >= rt -> !(rt > rs).
3130 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3131       (i1 (NOT_p (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3132
3133 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3134 // Map from (Rs <= Rt) -> !(Rs > Rt).
3135 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3136       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3137
3138 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3139 // Map from (Rs <= Rt) -> !(Rs > Rt).
3140 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3141       (i1 (NOT_p (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3142
3143 // Sign extends.
3144 // i1 -> i32
3145 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3146       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3147
3148 // i1 -> i64
3149 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3150       (i64 (COMBINE_rr (TFRI -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3151
3152 // Convert sign-extended load back to load and sign extend.
3153 // i8 -> i64
3154 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3155       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3156
3157 // Convert any-extended load back to load and sign extend.
3158 // i8 -> i64
3159 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3160       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3161
3162 // Convert sign-extended load back to load and sign extend.
3163 // i16 -> i64
3164 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3165       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
3166
3167 // Convert sign-extended load back to load and sign extend.
3168 // i32 -> i64
3169 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3170       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
3171
3172
3173 // Zero extends.
3174 // i1 -> i32
3175 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3176       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3177
3178 // i1 -> i64
3179 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3180       (i64 (COMBINE_rr (TFRI 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3181       Requires<[NoV4T]>;
3182
3183 // i32 -> i64
3184 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3185       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
3186       Requires<[NoV4T]>;
3187
3188 // i8 -> i64
3189 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3190       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
3191       Requires<[NoV4T]>;
3192
3193 let AddedComplexity = 20 in
3194 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3195                                 s11_0ExtPred:$offset))),
3196       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
3197                                   s11_0ExtPred:$offset)))>,
3198       Requires<[NoV4T]>;
3199
3200 // i1 -> i64
3201 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
3202       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
3203       Requires<[NoV4T]>;
3204
3205 let AddedComplexity = 20 in
3206 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
3207                                 s11_0ExtPred:$offset))),
3208       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
3209                                   s11_0ExtPred:$offset)))>,
3210       Requires<[NoV4T]>;
3211
3212 // i16 -> i64
3213 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3214       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
3215       Requires<[NoV4T]>;
3216
3217 let AddedComplexity = 20 in
3218 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
3219                                   s11_1ExtPred:$offset))),
3220       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
3221                                   s11_1ExtPred:$offset)))>,
3222       Requires<[NoV4T]>;
3223
3224 // i32 -> i64
3225 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
3226       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
3227       Requires<[NoV4T]>;
3228
3229 let AddedComplexity = 100 in
3230 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3231       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
3232                                   s11_2ExtPred:$offset)))>,
3233       Requires<[NoV4T]>;
3234
3235 let AddedComplexity = 10 in
3236 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
3237       (i32 (LDriw ADDRriS11_0:$src1))>;
3238
3239 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3240 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3241       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3242
3243 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3244 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
3245       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3246
3247 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
3248 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
3249       (i64 (SXTW (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
3250
3251
3252 let AddedComplexity = 100 in
3253 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3254                            (i32 32))),
3255                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3256                                          s11_2ExtPred:$offset2)))))),
3257         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3258                         (LDriw_indexed IntRegs:$src2,
3259                                        s11_2ExtPred:$offset2)))>;
3260
3261 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3262                            (i32 32))),
3263                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3264         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3265                         (LDriw ADDRriS11_2:$srcLow)))>;
3266
3267 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3268                            (i32 32))),
3269                (i64 (zext (i32 IntRegs:$srcLow))))),
3270         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3271                         IntRegs:$srcLow))>;
3272
3273 let AddedComplexity = 100 in
3274 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3275                            (i32 32))),
3276                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3277                                          s11_2ExtPred:$offset2)))))),
3278         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3279                         (LDriw_indexed IntRegs:$src2,
3280                                        s11_2ExtPred:$offset2)))>;
3281
3282 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3283                            (i32 32))),
3284                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3285         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3286                         (LDriw ADDRriS11_2:$srcLow)))>;
3287
3288 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3289                            (i32 32))),
3290                (i64 (zext (i32 IntRegs:$srcLow))))),
3291         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3292                         IntRegs:$srcLow))>;
3293
3294 // Any extended 64-bit load.
3295 // anyext i32 -> i64
3296 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
3297       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
3298       Requires<[NoV4T]>;
3299
3300 // When there is an offset we should prefer the pattern below over the pattern above.
3301 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
3302 // So this complexity below is comfortably higher to allow for choosing the below.
3303 // If this is not done then we generate addresses such as
3304 // ********************************************
3305 //        r1 = add (r0, #4)
3306 //        r1 = memw(r1 + #0)
3307 //  instead of
3308 //        r1 = memw(r0 + #4)
3309 // ********************************************
3310 let AddedComplexity = 100 in
3311 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3312       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
3313                                   s11_2ExtPred:$offset)))>,
3314       Requires<[NoV4T]>;
3315
3316 // anyext i16 -> i64.
3317 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
3318       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
3319       Requires<[NoV4T]>;
3320
3321 let AddedComplexity = 20 in
3322 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
3323                                   s11_1ExtPred:$offset))),
3324       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
3325                                   s11_1ExtPred:$offset)))>,
3326       Requires<[NoV4T]>;
3327
3328 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
3329 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
3330       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
3331       Requires<[NoV4T]>;
3332
3333 // Multiply 64-bit unsigned and use upper result.
3334 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3335       (i64
3336        (MPYU64_acc
3337         (i64
3338          (COMBINE_rr
3339           (TFRI 0),
3340            (i32
3341             (EXTRACT_SUBREG
3342              (i64
3343               (LSRd_ri
3344                (i64
3345                 (MPYU64_acc
3346                  (i64
3347                   (MPYU64_acc
3348                    (i64
3349                     (COMBINE_rr (TFRI 0),
3350                      (i32
3351                       (EXTRACT_SUBREG
3352                        (i64
3353                         (LSRd_ri
3354                          (i64
3355                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3356                                                        subreg_loreg)),
3357                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3358                                                        subreg_loreg)))), 32)),
3359                        subreg_loreg)))),
3360                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3361                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3362                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3363                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3364                32)), subreg_loreg)))),
3365         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3366         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3367
3368 // Multiply 64-bit signed and use upper result.
3369 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3370       (i64
3371        (MPY64_acc
3372         (i64
3373          (COMBINE_rr (TFRI 0),
3374           (i32
3375            (EXTRACT_SUBREG
3376             (i64
3377              (LSRd_ri
3378               (i64
3379                (MPY64_acc
3380                 (i64
3381                  (MPY64_acc
3382                   (i64
3383                    (COMBINE_rr (TFRI 0),
3384                     (i32
3385                      (EXTRACT_SUBREG
3386                       (i64
3387                        (LSRd_ri
3388                         (i64
3389                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3390                                                       subreg_loreg)),
3391                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3392                                                       subreg_loreg)))), 32)),
3393                       subreg_loreg)))),
3394                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3395                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3396                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3397                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3398               32)), subreg_loreg)))),
3399         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3400         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3401
3402 // Hexagon specific ISD nodes.
3403 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3404 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3405                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3406 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3407                                   SDTHexagonADJDYNALLOC>;
3408 // Needed to tag these instructions for stack layout.
3409 let usesCustomInserter = 1 in
3410 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3411                                                      s16Imm:$src2),
3412                   "$dst = add($src1, #$src2)",
3413                   [(set (i32 IntRegs:$dst),
3414                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3415                                              s16ImmPred:$src2))]>;
3416
3417 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3418 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3419 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3420                 "$dst = $src1",
3421                 [(set (i32 IntRegs:$dst),
3422                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3423
3424 let AddedComplexity = 100 in
3425 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3426       (COPY (i32 IntRegs:$src1))>;
3427
3428 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3429
3430 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3431           (i32 (CONST32_set_jt tjumptable:$dst))>;
3432
3433 // XTYPE/SHIFT
3434
3435 // Multi-class for logical operators :
3436 // Shift by immediate/register and accumulate/logical
3437 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3438   def _ri : SInst_acc<(outs IntRegs:$dst),
3439             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3440             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3441             [(set (i32 IntRegs:$dst),
3442                   (OpNode2 (i32 IntRegs:$src1),
3443                            (OpNode1 (i32 IntRegs:$src2),
3444                                     u5ImmPred:$src3)))],
3445             "$src1 = $dst">;
3446
3447   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3448             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3449             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3450             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3451                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3452             "$src1 = $dst">;
3453 }
3454
3455 // Multi-class for logical operators :
3456 // Shift by register and accumulate/logical (32/64 bits)
3457 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3458   def _rr : SInst_acc<(outs IntRegs:$dst),
3459             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3460             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3461             [(set (i32 IntRegs:$dst),
3462                   (OpNode2 (i32 IntRegs:$src1),
3463                            (OpNode1 (i32 IntRegs:$src2),
3464                                     (i32 IntRegs:$src3))))],
3465             "$src1 = $dst">;
3466
3467   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3468             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3469             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3470             [(set (i64 DoubleRegs:$dst),
3471                   (OpNode2 (i64 DoubleRegs:$src1),
3472                            (OpNode1 (i64 DoubleRegs:$src2),
3473                                     (i32 IntRegs:$src3))))],
3474             "$src1 = $dst">;
3475
3476 }
3477
3478 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3479 let AddedComplexity = 100 in
3480   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3481   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3482   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3483   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3484 }
3485
3486 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3487 let AddedComplexity = 100 in
3488   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3489   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3490   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3491   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3492 }
3493
3494 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3495 let AddedComplexity = 100 in
3496   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3497 }
3498
3499 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3500            xtype_xor_imm<"asl", shl>;
3501
3502 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3503            xtype_xor_imm<"lsr", srl>;
3504
3505 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3506 defm LSL : basic_xtype_reg<"lsl", shl>;
3507
3508 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3509 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3510       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3511
3512 //===----------------------------------------------------------------------===//
3513 // V3 Instructions +
3514 //===----------------------------------------------------------------------===//
3515
3516 include "HexagonInstrInfoV3.td"
3517
3518 //===----------------------------------------------------------------------===//
3519 // V3 Instructions -
3520 //===----------------------------------------------------------------------===//
3521
3522 //===----------------------------------------------------------------------===//
3523 // V4 Instructions +
3524 //===----------------------------------------------------------------------===//
3525
3526 include "HexagonInstrInfoV4.td"
3527
3528 //===----------------------------------------------------------------------===//
3529 // V4 Instructions -
3530 //===----------------------------------------------------------------------===//
3531
3532 //===----------------------------------------------------------------------===//
3533 // V5 Instructions +
3534 //===----------------------------------------------------------------------===//
3535
3536 include "HexagonInstrInfoV5.td"
3537
3538 //===----------------------------------------------------------------------===//
3539 // V5 Instructions -
3540 //===----------------------------------------------------------------------===//