lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 // Multi-class for logical operators.
  72 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  73   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  74                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  75                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  76                                                    (i32 IntRegs:$c)))]>;
  77   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  78                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  79                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  80                                                    (i32 IntRegs:$c)))]>;
  81 }
  82
  83 // Multi-class for compare ops.
  84 let isCompare = 1 in {
  85 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  86   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  87                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  88                  [(set (i1 PredRegs:$dst),
  89                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  90 }
  91 }
  92
  93 //===----------------------------------------------------------------------===//
  94 // ALU32/ALU +
  95 //===----------------------------------------------------------------------===//
  96 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  97   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  98
  99 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
 100
 101 def HexagonWrapperCombineII :
 102   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
 103
 104 def HexagonWrapperCombineRR :
 105   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
 106
 107 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
 108 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 109                   bit IsComm>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 111              "$Rd = "#mnemonic#"($Rs, $Rt)",
 112              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 113   let isCommutable = IsComm;
 114   let BaseOpcode = mnemonic#_rr;
 115   let CextOpcode = mnemonic;
 116
 117   bits<5> Rs;
 118   bits<5> Rt;
 119   bits<5> Rd;
 120
 121   let IClass = 0b1111;
 122   let Inst{27} = 0b0;
 123   let Inst{26-24} = MajOp;
 124   let Inst{23-21} = MinOp;
 125   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 126   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 127   let Inst{4-0} = Rd;
 128 }
 129
 130 let hasSideEffects = 0, hasNewValue = 1 in
 131 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 132                        bit OpsRev, bit PredNot, bit PredNew>
 133   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 134              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 135              "$Rd = "#mnemonic#"($Rs, $Rt)",
 136              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 137   let isPredicated = 1;
 138   let isPredicatedFalse = PredNot;
 139   let isPredicatedNew = PredNew;
 140   let BaseOpcode = mnemonic#_rr;
 141   let CextOpcode = mnemonic;
 142
 143   bits<2> Pu;
 144   bits<5> Rs;
 145   bits<5> Rt;
 146   bits<5> Rd;
 147
 148   let IClass = 0b1111;
 149   let Inst{27} = 0b1;
 150   let Inst{26-24} = MajOp;
 151   let Inst{23-21} = MinOp;
 152   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 153   let Inst{13} = PredNew;
 154   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 155   let Inst{7} = PredNot;
 156   let Inst{6-5} = Pu;
 157   let Inst{4-0} = Rd;
 158 }
 159
 160 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 161                       bit OpsRev>
 162   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 163   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 164 }
 165
 166 let isCodeGenOnly = 0 in {
 167 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 168 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 169 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 170 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 171 }
 172
 173 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 174                          bit OpsRev> {
 175   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 176   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 177   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 178   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 179 }
 180
 181 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 182                           bit OpsRev, bit IsComm> {
 183   let isPredicable = 1 in
 184   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 185   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 186 }
 187
 188 let isCodeGenOnly = 0 in {
 189 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 190 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 191 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 192 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 193 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 194 }
 195
 196 // Pats for instruction selection.
 197 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 198   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 199         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 200
 201 def: BinOp32_pat<add, A2_add, i32>;
 202 def: BinOp32_pat<and, A2_and, i32>;
 203 def: BinOp32_pat<or,  A2_or,  i32>;
 204 def: BinOp32_pat<sub, A2_sub, i32>;
 205 def: BinOp32_pat<xor, A2_xor, i32>;
 206
 207 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 208 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 209   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 210              "$Pd = "#mnemonic#"($Rs, $Rt)",
 211              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 212   let CextOpcode = mnemonic;
 213   let isCommutable = IsComm;
 214   bits<5> Rs;
 215   bits<5> Rt;
 216   bits<2> Pd;
 217
 218   let IClass = 0b1111;
 219   let Inst{27-24} = 0b0010;
 220   let Inst{22-21} = MinOp;
 221   let Inst{20-16} = Rs;
 222   let Inst{12-8} = Rt;
 223   let Inst{4} = IsNeg;
 224   let Inst{3-2} = 0b00;
 225   let Inst{1-0} = Pd;
 226 }
 227
 228 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 229   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 230   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 231   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 232 }
 233
 234 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 235 // that reverse the order of the operands.
 236 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 237
 238 // Pats for compares. They use PatFrags as operands, not SDNodes,
 239 // since seteq/setgt/etc. are defined as ParFrags.
 240 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 241   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 242         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 243
 244 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 245 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 246 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 250
 251 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1 in
 252 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 253                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 254       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 255   bits<5> Rd;
 256   bits<2> Pu;
 257   bits<5> Rs;
 258   bits<5> Rt;
 259
 260   let CextOpcode = "mux";
 261   let InputType = "reg";
 262   let hasSideEffects = 0;
 263   let IClass = 0b1111;
 264
 265   let Inst{27-24} = 0b0100;
 266   let Inst{20-16} = Rs;
 267   let Inst{12-8} = Rt;
 268   let Inst{6-5} = Pu;
 269   let Inst{4-0} = Rd;
 270 }
 271
 272 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 273          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 274
 275 // Combines the two immediates into a double register.
 276 // Increase complexity to make it greater than any complexity of a combine
 277 // that involves a register.
 278
 279 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 280     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 281     AddedComplexity = 75, isCodeGenOnly = 0 in
 282 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 283   "$Rdd = combine(#$s8, #$S8)",
 284   [(set (i64 DoubleRegs:$Rdd),
 285         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 286     bits<5> Rdd;
 287     bits<8> s8;
 288     bits<8> S8;
 289
 290     let IClass = 0b0111;
 291     let Inst{27-23} = 0b11000;
 292     let Inst{22-16} = S8{7-1};
 293     let Inst{13}    = S8{0};
 294     let Inst{12-5}  = s8;
 295     let Inst{4-0}   = Rdd;
 296   }
 297
 298 //===----------------------------------------------------------------------===//
 299 // Template class for predicated ADD of a reg and an Immediate value.
 300 //===----------------------------------------------------------------------===//
 301 let hasNewValue = 1 in
 302 class T_Addri_Pred <bit PredNot, bit PredNew>
 303   : ALU32_ri <(outs IntRegs:$Rd),
 304               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 305   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 306   ") $Rd = ")#"add($Rs, #$s8)"> {
 307     bits<5> Rd;
 308     bits<2> Pu;
 309     bits<5> Rs;
 310     bits<8> s8;
 311
 312     let isPredicatedNew = PredNew;
 313     let IClass = 0b0111;
 314
 315     let Inst{27-24} = 0b0100;
 316     let Inst{23}    = PredNot;
 317     let Inst{22-21} = Pu;
 318     let Inst{20-16} = Rs;
 319     let Inst{13}    = PredNew;
 320     let Inst{12-5}  = s8;
 321     let Inst{4-0}   = Rd;
 322   }
 323
 324 //===----------------------------------------------------------------------===//
 325 // A2_addi: Add a signed immediate to a register.
 326 //===----------------------------------------------------------------------===//
 327 let hasNewValue = 1 in
 328 class T_Addri <Operand immOp, list<dag> pattern = [] >
 329   : ALU32_ri <(outs IntRegs:$Rd),
 330               (ins IntRegs:$Rs, immOp:$s16),
 331   "$Rd = add($Rs, #$s16)", pattern,
 332   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 333   "", ALU32_ADDI_tc_1_SLOT0123> {
 334     bits<5> Rd;
 335     bits<5> Rs;
 336     bits<16> s16;
 337
 338     let IClass = 0b1011;
 339
 340     let Inst{27-21} = s16{15-9};
 341     let Inst{20-16} = Rs;
 342     let Inst{13-5}  = s16{8-0};
 343     let Inst{4-0}   = Rd;
 344   }
 345
 346 //===----------------------------------------------------------------------===//
 347 // Multiclass for ADD of a register and an immediate value.
 348 //===----------------------------------------------------------------------===//
 349 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 350   let isPredicatedFalse = PredNot in {
 351     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 352     // Predicate new
 353     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 354   }
 355 }
 356
 357 let isExtendable = 1, InputType = "imm" in
 358 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 359   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 360     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 361     isPredicable = 1 in
 362     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 363                         [(set (i32 IntRegs:$Rd),
 364                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 365
 366     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 367     hasSideEffects = 0, isPredicated = 1 in {
 368       defm Pt : Addri_Pred<mnemonic, 0>;
 369       defm NotPt : Addri_Pred<mnemonic, 1>;
 370     }
 371   }
 372 }
 373
 374 let isCodeGenOnly = 0 in
 375 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 376
 377 // Nop.
 378 let hasSideEffects = 0, isCodeGenOnly = 0 in
 379 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 380   let IClass = 0b0111;
 381   let Inst{27-24} = 0b1111;
 382 }
 383
 384 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 385                        bit isPredNew> {
 386   let isPredicatedNew = isPredNew in
 387   def NAME : ALU32_rr<(outs RC:$dst),
 388             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 389             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 390             ") $dst = ")#mnemonic#"($src2, $src3)",
 391             []>;
 392 }
 393
 394 let hasSideEffects = 0, hasNewValue = 1 in
 395 class T_tfr16<bit isHi>
 396   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 397   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 398   [], "$src1 = $Rx" > {
 399     bits<5> Rx;
 400     bits<16> u16;
 401
 402     let IClass = 0b0111;
 403     let Inst{27-26} = 0b00;
 404     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 405     let Inst{23-22} = u16{15-14};
 406     let Inst{21}    = 0b1;
 407     let Inst{20-16} = Rx;
 408     let Inst{13-0}  = u16{13-0};
 409   }
 410
 411 let isCodeGenOnly = 0 in {
 412 def A2_tfril: T_tfr16<0>;
 413 def A2_tfrih: T_tfr16<1>;
 414 }
 415
 416 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 417   let isPredicatedFalse = PredNot in {
 418     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 419     // Predicate new
 420     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 421   }
 422 }
 423
 424 //===----------------------------------------------------------------------===//
 425 // template class for non-predicated alu32_2op instructions
 426 // - aslh, asrh, sxtb, sxth, zxth
 427 //===----------------------------------------------------------------------===//
 428 let hasNewValue = 1, opNewValue = 0 in
 429 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 430     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 431     "$Rd = "#mnemonic#"($Rs)", [] > {
 432   bits<5> Rd;
 433   bits<5> Rs;
 434
 435   let IClass = 0b0111;
 436
 437   let Inst{27-24} = 0b0000;
 438   let Inst{23-21} = minOp;
 439   let Inst{13} = 0b0;
 440   let Inst{4-0} = Rd;
 441   let Inst{20-16} = Rs;
 442 }
 443
 444 //===----------------------------------------------------------------------===//
 445 // template class for predicated alu32_2op instructions
 446 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 447 //===----------------------------------------------------------------------===//
 448 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 449     hasNewValue = 1, opNewValue = 0 in
 450 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 451     bit isPredNew > :
 452     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 453     !if(isPredNot, "if (!$Pu", "if ($Pu")
 454     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 455   bits<5> Rd;
 456   bits<2> Pu;
 457   bits<5> Rs;
 458
 459   let IClass = 0b0111;
 460
 461   let Inst{27-24} = 0b0000;
 462   let Inst{23-21} = minOp;
 463   let Inst{13} = 0b1;
 464   let Inst{11} = isPredNot;
 465   let Inst{10} = isPredNew;
 466   let Inst{4-0} = Rd;
 467   let Inst{9-8} = Pu;
 468   let Inst{20-16} = Rs;
 469 }
 470
 471 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 472   let isPredicatedFalse = PredNot in {
 473     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 474
 475     // Predicate new
 476     let isPredicatedNew = 1 in
 477     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 478   }
 479 }
 480
 481 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 482   let BaseOpcode = mnemonic in {
 483     let isPredicable = 1, hasSideEffects = 0 in
 484     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 485
 486     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 487       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 488       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 489     }
 490   }
 491 }
 492
 493 let isCodeGenOnly = 0 in {
 494 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 495 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 496 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 497 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 498 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 499 }
 500
 501 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 502 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 503 // predicated forms while 'and' doesn't. Since integrated assembler can't
 504 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 505 // immediate operand is set to '255'.
 506
 507 let hasNewValue = 1, opNewValue = 0 in
 508 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 509   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 510     bits<5> Rd;
 511     bits<5> Rs;
 512     bits<10> s10 = 255;
 513
 514     let IClass = 0b0111;
 515
 516     let Inst{27-22} = 0b011000;
 517     let Inst{4-0} = Rd;
 518     let Inst{20-16} = Rs;
 519     let Inst{21} = s10{9};
 520     let Inst{13-5} = s10{8-0};
 521 }
 522
 523 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 524 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 525   let BaseOpcode = mnemonic in {
 526     let isPredicable = 1, hasSideEffects = 0 in
 527     def A2_#NAME : T_ZXTB;
 528
 529     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 530       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 531       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 532     }
 533   }
 534 }
 535
 536 let isCodeGenOnly=0 in
 537 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 538
 539 // Combines the two integer registers SRC1 and SRC2 into a double register.
 540 let isPredicable = 1 in
 541 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 542                            (ins IntRegs:$src1, IntRegs:$src2),
 543             "$dst = combine($src1, $src2)",
 544             [(set (i64 DoubleRegs:$dst),
 545               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 546                                             (i32 IntRegs:$src2))))]>;
 547
 548 multiclass Combine_base {
 549   let BaseOpcode = "combine" in {
 550     def NAME : T_Combine;
 551     let hasSideEffects = 0, isPredicated = 1 in {
 552       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 553       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 554     }
 555   }
 556 }
 557
 558 defm COMBINE_rr : Combine_base, PredNewRel;
 559
 560 // Combines the two immediates SRC1 and SRC2 into a double register.
 561 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 562   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 563   "$dst = combine(#$src1, #$src2)",
 564   [(set (i64 DoubleRegs:$dst),
 565         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 566
 567 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 568 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 569
 570 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 571 CextOpcode = "OR", InputType = "imm" in
 572 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 573             (ins IntRegs:$src1, s10Ext:$src2),
 574             "$dst = or($src1, #$src2)",
 575             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 576                                           s10ExtPred:$src2))]>, ImmRegRel;
 577
 578 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 579 InputType = "imm", CextOpcode = "AND" in
 580 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 581             (ins IntRegs:$src1, s10Ext:$src2),
 582             "$dst = and($src1, #$src2)",
 583             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 584                                            s10ExtPred:$src2))]>, ImmRegRel;
 585
 586 // Rd32=sub(#s10,Rs32)
 587 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 588 CextOpcode = "SUB", InputType = "imm" in
 589 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 590             (ins s10Ext:$src1, IntRegs:$src2),
 591             "$dst = sub(#$src1, $src2)",
 592             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 593             ImmRegRel;
 594
 595 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 596 def : Pat<(not (i32 IntRegs:$src1)),
 597           (SUB_ri -1, (i32 IntRegs:$src1))>;
 598
 599 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 600 // Pattern definition for 'neg' was not necessary.
 601
 602 multiclass TFR_Pred<bit PredNot> {
 603   let isPredicatedFalse = PredNot in {
 604     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 605                            (ins PredRegs:$src1, IntRegs:$src2),
 606             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 607             []>;
 608     // Predicate new
 609     let isPredicatedNew = 1 in
 610     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 611                              (ins PredRegs:$src1, IntRegs:$src2),
 612             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 613             []>;
 614   }
 615 }
 616
 617 let InputType = "reg", hasSideEffects = 0 in
 618 multiclass TFR_base<string CextOp> {
 619   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 620     let isPredicable = 1 in
 621     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 622             "$dst = $src1",
 623             []>;
 624
 625     let  isPredicated = 1 in {
 626       defm Pt : TFR_Pred<0>;
 627       defm NotPt : TFR_Pred<1>;
 628     }
 629   }
 630 }
 631
 632 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 633             : ALU32_rr<(outs DoubleRegs:$dst),
 634                        (ins PredRegs:$src1, DoubleRegs:$src2),
 635             !if(PredNot, "if (!$src1", "if ($src1")#
 636             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 637 {
 638     bits<5> dst;
 639     bits<2> src1;
 640     bits<5> src2;
 641
 642     let IClass = 0b1111;
 643     let Inst{27-24} = 0b1101;
 644     let Inst{13} = isPredNew;
 645     let Inst{7} = PredNot;
 646     let Inst{4-0} = dst;
 647     let Inst{6-5} = src1;
 648     let Inst{20-17} = src2{4-1};
 649     let Inst{16} = 0b1;
 650     let Inst{12-9} = src2{4-1};
 651     let Inst{8} = 0b0;
 652 }
 653
 654 multiclass TFR64_Pred<bit PredNot> {
 655   let isPredicatedFalse = PredNot in {
 656     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 657
 658     let isPredicatedNew = 1 in
 659     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 660   }
 661 }
 662
 663 let hasSideEffects = 0 in
 664 multiclass TFR64_base<string BaseName> {
 665   let BaseOpcode = BaseName in {
 666     let isPredicable = 1 in
 667     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 668                           (ins DoubleRegs:$src1),
 669                           "$dst = $src1" > {
 670         bits<5> dst;
 671         bits<5> src1;
 672
 673         let IClass = 0b1111;
 674         let Inst{27-23} = 0b01010;
 675         let Inst{4-0} = dst;
 676         let Inst{20-17} = src1{4-1};
 677         let Inst{16} = 0b1;
 678         let Inst{12-9} = src1{4-1};
 679         let Inst{8} = 0b0;
 680     }
 681
 682     let  isPredicated = 1 in {
 683       defm Pt : TFR64_Pred<0>;
 684       defm NotPt : TFR64_Pred<1>;
 685     }
 686   }
 687 }
 688
 689 multiclass TFRI_Pred<bit PredNot> {
 690   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 691     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 692                            (ins PredRegs:$src1, s12Ext:$src2),
 693             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 694             []>;
 695
 696     // Predicate new
 697     let isPredicatedNew = 1 in
 698     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 699                              (ins PredRegs:$src1, s12Ext:$src2),
 700             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 701             []>;
 702   }
 703 }
 704
 705 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 706 multiclass TFRI_base<string CextOp> {
 707   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 708     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 709     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 710     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 711             "$dst = #$src1",
 712             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 713
 714     let opExtendable = 2,  opExtentBits = 12, hasSideEffects = 0,
 715     isPredicated = 1 in {
 716       defm Pt    : TFRI_Pred<0>;
 717       defm NotPt : TFRI_Pred<1>;
 718     }
 719   }
 720 }
 721
 722 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 723 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 724 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 725
 726 // Transfer control register.
 727 let hasSideEffects = 0 in
 728 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 729            "$dst = $src1",
 730            []>;
 731 //===----------------------------------------------------------------------===//
 732 // ALU32/ALU -
 733 //===----------------------------------------------------------------------===//
 734
 735
 736 //===----------------------------------------------------------------------===//
 737 // ALU32/PERM +
 738 //===----------------------------------------------------------------------===//
 739
 740 let hasSideEffects = 0 in
 741 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 742             (ins s8Imm:$src1, s8Imm:$src2),
 743             "$dst = combine(#$src1, #$src2)",
 744             []>;
 745
 746 // Mux.
 747 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 748                                                    DoubleRegs:$src2,
 749                                                    DoubleRegs:$src3),
 750             "$dst = vmux($src1, $src2, $src3)",
 751             []>;
 752
 753 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 754 CextOpcode = "MUX", InputType = "imm" in
 755 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 756                                                 IntRegs:$src3),
 757              "$dst = mux($src1, #$src2, $src3)",
 758              [(set (i32 IntRegs:$dst),
 759                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 760                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 761
 762 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 763 CextOpcode = "MUX", InputType = "imm" in
 764 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 765                                                 s8Ext:$src3),
 766              "$dst = mux($src1, $src2, #$src3)",
 767              [(set (i32 IntRegs:$dst),
 768                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 769                                  s8ExtPred:$src3)))]>, ImmRegRel;
 770
 771 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 772 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 773                                                 s8Imm:$src3),
 774              "$dst = mux($src1, #$src2, #$src3)",
 775              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 776                                                     s8ExtPred:$src2,
 777                                                     s8ImmPred:$src3)))]>;
 778
 779 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 780            (A2_aslh IntRegs:$src1)>;
 781
 782 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 783            (A2_asrh IntRegs:$src1)>;
 784
 785 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 786            (A2_sxtb IntRegs:$src1)>;
 787
 788 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 789            (A2_sxth IntRegs:$src1)>;
 790
 791 //===----------------------------------------------------------------------===//
 792 // ALU32/PERM -
 793 //===----------------------------------------------------------------------===//
 794
 795
 796 //===----------------------------------------------------------------------===//
 797 // ALU32/PRED +
 798 //===----------------------------------------------------------------------===//
 799
 800 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
 801                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
 802                  string Op2Pfx>
 803   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 804              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
 805              "", ALU64_tc_1_SLOT23> {
 806   let hasSideEffects = 0;
 807   let isCommutable = IsComm;
 808
 809   bits<5> Rs;
 810   bits<5> Rt;
 811   bits<5> Rd;
 812
 813   let IClass = 0b1101;
 814   let Inst{27-24} = RegType;
 815   let Inst{23-21} = MajOp;
 816   let Inst{20-16} = !if (OpsRev,Rt,Rs);
 817   let Inst{12-8} = !if (OpsRev,Rs,Rt);
 818   let Inst{7-5} = MinOp;
 819   let Inst{4-0} = Rd;
 820 }
 821
 822 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
 823                     bit OpsRev, bit IsComm>
 824   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
 825                IsComm, "">;
 826
 827 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
 828 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
 829
 830 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
 831 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
 832
 833 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
 834                       bit IsNeg>
 835   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
 836                !if(IsNeg,"~","")>;
 837
 838 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
 839 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
 840 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
 841
 842 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
 843 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
 844 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
 845
 846 // SDNode for converting immediate C to C-1.
 847 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 848    // Return the byte immediate const-1 as an SDNode.
 849    int32_t imm = N->getSExtValue();
 850    return XformSToSM1Imm(imm);
 851 }]>;
 852
 853 // SDNode for converting immediate C to C-1.
 854 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 855    // Return the byte immediate const-1 as an SDNode.
 856    uint32_t imm = N->getZExtValue();
 857    return XformUToUM1Imm(imm);
 858 }]>;
 859
 860 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 861     "$dst = cl0($src1)",
 862     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 863
 864 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 865     "$dst = ct0($src1)",
 866     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 867
 868 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 869     "$dst = cl0($src1)",
 870     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 871
 872 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 873     "$dst = ct0($src1)",
 874     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 875
 876 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 877     "$dst = tstbit($src1, $src2)",
 878     [(set (i1 PredRegs:$dst),
 879           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 880
 881 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 882     "$dst = tstbit($src1, $src2)",
 883     [(set (i1 PredRegs:$dst),
 884           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 885
 886 //===----------------------------------------------------------------------===//
 887 // ALU32/PRED -
 888 //===----------------------------------------------------------------------===//
 889
 890
 891 //===----------------------------------------------------------------------===//
 892 // ALU64/ALU +
 893 //===----------------------------------------------------------------------===//
 894 // Add.
 895 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 896                                                      DoubleRegs:$src2),
 897                "$dst = add($src1, $src2)",
 898                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 899                                                  (i64 DoubleRegs:$src2)))]>;
 900
 901 // Add halfword.
 902
 903 // Compare.
 904 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 905 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 906 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 907
 908 // Logical operations.
 909 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 910                                                      DoubleRegs:$src2),
 911                "$dst = and($src1, $src2)",
 912                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 913                                                  (i64 DoubleRegs:$src2)))]>;
 914
 915 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 916                                                     DoubleRegs:$src2),
 917               "$dst = or($src1, $src2)",
 918               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 919                                                (i64 DoubleRegs:$src2)))]>;
 920
 921 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 922                                                      DoubleRegs:$src2),
 923                "$dst = xor($src1, $src2)",
 924                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 925                                                  (i64 DoubleRegs:$src2)))]>;
 926
 927 // Maximum.
 928 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 929               "$dst = max($src2, $src1)",
 930               [(set (i32 IntRegs:$dst),
 931                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 932                                             (i32 IntRegs:$src1))),
 933                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 934
 935 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 936               "$dst = maxu($src2, $src1)",
 937               [(set (i32 IntRegs:$dst),
 938                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 939                                              (i32 IntRegs:$src1))),
 940                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 941
 942 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 943                                                     DoubleRegs:$src2),
 944               "$dst = max($src2, $src1)",
 945               [(set (i64 DoubleRegs:$dst),
 946                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 947                                             (i64 DoubleRegs:$src1))),
 948                                  (i64 DoubleRegs:$src1),
 949                                  (i64 DoubleRegs:$src2))))]>;
 950
 951 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 952                                                      DoubleRegs:$src2),
 953               "$dst = maxu($src2, $src1)",
 954               [(set (i64 DoubleRegs:$dst),
 955                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 956                                              (i64 DoubleRegs:$src1))),
 957                                  (i64 DoubleRegs:$src1),
 958                                  (i64 DoubleRegs:$src2))))]>;
 959
 960 // Minimum.
 961 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 962               "$dst = min($src2, $src1)",
 963               [(set (i32 IntRegs:$dst),
 964                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 965                                             (i32 IntRegs:$src1))),
 966                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 967
 968 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 969               "$dst = minu($src2, $src1)",
 970               [(set (i32 IntRegs:$dst),
 971                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 972                                              (i32 IntRegs:$src1))),
 973                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 974
 975 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 976                                                     DoubleRegs:$src2),
 977               "$dst = min($src2, $src1)",
 978               [(set (i64 DoubleRegs:$dst),
 979                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 980                                             (i64 DoubleRegs:$src1))),
 981                                  (i64 DoubleRegs:$src1),
 982                                  (i64 DoubleRegs:$src2))))]>;
 983
 984 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 985                                                      DoubleRegs:$src2),
 986               "$dst = minu($src2, $src1)",
 987               [(set (i64 DoubleRegs:$dst),
 988                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 989                                              (i64 DoubleRegs:$src1))),
 990                                  (i64 DoubleRegs:$src1),
 991                                  (i64 DoubleRegs:$src2))))]>;
 992
 993 // Subtract.
 994 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 995                                                      DoubleRegs:$src2),
 996                "$dst = sub($src1, $src2)",
 997                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 998                                                  (i64 DoubleRegs:$src2)))]>;
 999
1000 // Subtract halfword.
1001
1002 //===----------------------------------------------------------------------===//
1003 // ALU64/ALU -
1004 //===----------------------------------------------------------------------===//
1005
1006 //===----------------------------------------------------------------------===//
1007 // ALU64/BIT +
1008 //===----------------------------------------------------------------------===//
1009 //
1010 //===----------------------------------------------------------------------===//
1011 // ALU64/BIT -
1012 //===----------------------------------------------------------------------===//
1013
1014 //===----------------------------------------------------------------------===//
1015 // ALU64/PERM +
1016 //===----------------------------------------------------------------------===//
1017 //
1018 //===----------------------------------------------------------------------===//
1019 // ALU64/PERM -
1020 //===----------------------------------------------------------------------===//
1021
1022 //===----------------------------------------------------------------------===//
1023 // CR +
1024 //===----------------------------------------------------------------------===//
1025 // Logical reductions on predicates.
1026
1027 // Looping instructions.
1028
1029 // Pipelined looping instructions.
1030
1031 // Logical operations on predicates.
1032 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1033              "$dst = and($src1, $src2)",
1034              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
1035                                             (i1 PredRegs:$src2)))]>;
1036
1037 let hasSideEffects = 0 in
1038 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
1039                                                  PredRegs:$src2),
1040                 "$dst = and($src1, !$src2)",
1041                 []>;
1042
1043 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1044              "$dst = any8($src1)",
1045              []>;
1046
1047 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1048              "$dst = all8($src1)",
1049              []>;
1050
1051 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
1052                                                  PredRegs:$src2),
1053              "$dst = vitpack($src1, $src2)",
1054              []>;
1055
1056 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1057                                                     DoubleRegs:$src2,
1058                                                     PredRegs:$src3),
1059              "$dst = valignb($src1, $src2, $src3)",
1060              []>;
1061
1062 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1063                                                      DoubleRegs:$src2,
1064                                                      PredRegs:$src3),
1065              "$dst = vspliceb($src1, $src2, $src3)",
1066              []>;
1067
1068 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
1069              "$dst = mask($src1)",
1070              []>;
1071
1072 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1073              "$dst = not($src1)",
1074              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
1075
1076 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1077             "$dst = or($src1, $src2)",
1078             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
1079                                           (i1 PredRegs:$src2)))]>;
1080
1081 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1082              "$dst = xor($src1, $src2)",
1083              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
1084                                             (i1 PredRegs:$src2)))]>;
1085
1086
1087 // User control register transfer.
1088 //===----------------------------------------------------------------------===//
1089 // CR -
1090 //===----------------------------------------------------------------------===//
1091
1092 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1093                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1094 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
1095                       [SDNPHasChain]>;
1096
1097 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1098 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1099
1100 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1101 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1102 opExtentBits = 24, isCodeGenOnly = 0 in
1103 class T_JMP <dag InsDag, list<dag> JumpList = []>
1104             : JInst<(outs), InsDag,
1105             "jump $dst" , JumpList> {
1106     bits<24> dst;
1107
1108     let IClass = 0b0101;
1109
1110     let Inst{27-25} = 0b100;
1111     let Inst{24-16} = dst{23-15};
1112     let Inst{13-1} = dst{14-2};
1113 }
1114
1115 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1116 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1117 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1118             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1119             !if(PredNot, "if (!$src", "if ($src")#
1120             !if(isPredNew, ".new) ", ") ")#"jump"#
1121             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1122
1123     let isTaken = isTak;
1124     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1125     let isPredicatedFalse = PredNot;
1126     let isPredicatedNew = isPredNew;
1127     bits<2> src;
1128     bits<17> dst;
1129
1130     let IClass = 0b0101;
1131
1132     let Inst{27-24} = 0b1100;
1133     let Inst{21} = PredNot;
1134     let Inst{12} = !if(isPredNew, isTak, zero);
1135     let Inst{11} = isPredNew;
1136     let Inst{9-8} = src;
1137     let Inst{23-22} = dst{16-15};
1138     let Inst{20-16} = dst{14-10};
1139     let Inst{13} = dst{9};
1140     let Inst{7-1} = dst{8-2};
1141   }
1142
1143 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1144 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1145             : JRInst<(outs ), InsDag,
1146             "jumpr $dst" ,
1147             []> {
1148     bits<5> dst;
1149
1150     let IClass = 0b0101;
1151     let Inst{27-21} = 0b0010100;
1152     let Inst{20-16} = dst;
1153 }
1154
1155 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1156 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1157             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1158             !if(PredNot, "if (!$src", "if ($src")#
1159             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1160             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1161
1162     let isTaken = isTak;
1163     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1164     let isPredicatedFalse = PredNot;
1165     let isPredicatedNew = isPredNew;
1166     bits<2> src;
1167     bits<5> dst;
1168
1169     let IClass = 0b0101;
1170
1171     let Inst{27-22} = 0b001101;
1172     let Inst{21} = PredNot;
1173     let Inst{20-16} = dst;
1174     let Inst{12} = !if(isPredNew, isTak, zero);
1175     let Inst{11} = isPredNew;
1176     let Inst{9-8} = src;
1177     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1178     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1179 }
1180
1181 multiclass JMP_Pred<bit PredNot> {
1182   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1183   // Predicate new
1184   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1185   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1186 }
1187
1188 multiclass JMP_base<string BaseOp> {
1189   let BaseOpcode = BaseOp in {
1190     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1191     defm t : JMP_Pred<0>;
1192     defm f : JMP_Pred<1>;
1193   }
1194 }
1195
1196 multiclass JMPR_Pred<bit PredNot> {
1197   def NAME: T_JMPr_c<PredNot, 0, 0>;
1198   // Predicate new
1199   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1200   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1201 }
1202
1203 multiclass JMPR_base<string BaseOp> {
1204   let BaseOpcode = BaseOp in {
1205     def NAME : T_JMPr;
1206     defm _t : JMPR_Pred<0>;
1207     defm _f : JMPR_Pred<1>;
1208   }
1209 }
1210
1211 let isTerminator = 1, hasSideEffects = 0 in {
1212 let isBranch = 1 in
1213 defm JMP : JMP_base<"JMP">, PredNewRel;
1214
1215 let isBranch = 1, isIndirectBranch = 1 in
1216 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1217
1218 let isReturn = 1, isCodeGenOnly = 1 in
1219 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1220 }
1221
1222 def : Pat<(retflag),
1223           (JMPret (i32 R31))>;
1224
1225 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1226       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1227
1228 // A return through builtin_eh_return.
1229 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1230 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1231 def EH_RETURN_JMPR : T_JMPr;
1232
1233 def : Pat<(eh_return),
1234           (EH_RETURN_JMPR (i32 R31))>;
1235
1236 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1237           (JMPR (i32 IntRegs:$dst))>;
1238
1239 def : Pat<(brind (i32 IntRegs:$dst)),
1240           (JMPR (i32 IntRegs:$dst))>;
1241
1242 //===----------------------------------------------------------------------===//
1243 // JR -
1244 //===----------------------------------------------------------------------===//
1245
1246 //===----------------------------------------------------------------------===//
1247 // LD +
1248 //===----------------------------------------------------------------------===//
1249 ///
1250 // Load -- MEMri operand
1251 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1252                           bit isNot, bit isPredNew> {
1253   let isPredicatedNew = isPredNew in
1254   def NAME : LDInst2<(outs RC:$dst),
1255                        (ins PredRegs:$src1, MEMri:$addr),
1256             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1257             ") ")#"$dst = "#mnemonic#"($addr)",
1258             []>;
1259 }
1260
1261 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1262   let isPredicatedFalse = PredNot in {
1263     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1264     // Predicate new
1265     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1266   }
1267 }
1268
1269 let isExtendable = 1, hasSideEffects = 0 in
1270 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1271                     bits<5> ImmBits, bits<5> PredImmBits> {
1272
1273   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1274     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1275         isPredicable = 1 in
1276       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1277                    "$dst = "#mnemonic#"($addr)",
1278                    []>;
1279
1280     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1281         isPredicated = 1 in {
1282       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1283       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1284     }
1285   }
1286 }
1287
1288 let addrMode = BaseImmOffset, isMEMri = "true" in {
1289   let accessSize = ByteAccess in {
1290     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1291     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1292  }
1293
1294   let accessSize = HalfWordAccess in {
1295     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1296     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1297  }
1298
1299   let accessSize = WordAccess in
1300     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1301
1302   let accessSize = DoubleWordAccess in
1303     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1304 }
1305
1306 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1307             (LDrib ADDRriS11_0:$addr) >;
1308
1309 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1310             (LDriub ADDRriS11_0:$addr) >;
1311
1312 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1313             (LDrih ADDRriS11_1:$addr) >;
1314
1315 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1316             (LDriuh ADDRriS11_1:$addr) >;
1317
1318 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1319             (LDriw ADDRriS11_2:$addr) >;
1320
1321 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1322             (LDrid ADDRriS11_3:$addr) >;
1323
1324
1325 // Load - Base with Immediate offset addressing mode
1326 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1327                         bit isNot, bit isPredNew> {
1328   let isPredicatedNew = isPredNew in
1329   def NAME : LDInst2<(outs RC:$dst),
1330                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1331             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1332             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1333             []>;
1334 }
1335
1336 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1337                         bit PredNot> {
1338   let isPredicatedFalse = PredNot in {
1339     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1340     // Predicate new
1341     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1342   }
1343 }
1344
1345 let isExtendable = 1, hasSideEffects = 0 in
1346 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1347                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1348                    bits<5> PredImmBits> {
1349
1350   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1351     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1352         isPredicable = 1, AddedComplexity = 20 in
1353       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1354                    "$dst = "#mnemonic#"($src1+#$offset)",
1355                    []>;
1356
1357     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1358         isPredicated = 1 in {
1359       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1360       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1361     }
1362   }
1363 }
1364
1365 let addrMode = BaseImmOffset in {
1366   let accessSize = ByteAccess in {
1367     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1368                                   11, 6>, AddrModeRel;
1369     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1370                                    11, 6>, AddrModeRel;
1371   }
1372   let accessSize = HalfWordAccess in {
1373     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1374                                  12, 7>, AddrModeRel;
1375     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1376                                   12, 7>, AddrModeRel;
1377   }
1378   let accessSize = WordAccess in
1379     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1380                                  13, 8>, AddrModeRel;
1381
1382   let accessSize = DoubleWordAccess in
1383     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1384                                  14, 9>, AddrModeRel;
1385 }
1386
1387 let AddedComplexity = 20 in {
1388 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1389             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1390
1391 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1392             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1393
1394 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1395             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1396
1397 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1398             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1399
1400 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1401             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1402
1403 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1404             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1405 }
1406
1407 //===----------------------------------------------------------------------===//
1408 // Post increment load
1409 //===----------------------------------------------------------------------===//
1410
1411 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1412                             bit isNot, bit isPredNew> {
1413   let isPredicatedNew = isPredNew in
1414   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1415                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1416             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1417             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1418             [],
1419             "$src2 = $dst2">;
1420 }
1421
1422 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1423                            Operand ImmOp, bit PredNot> {
1424   let isPredicatedFalse = PredNot in {
1425     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1426     // Predicate new
1427     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1428     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1429   }
1430 }
1431
1432 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1433                       Operand ImmOp> {
1434
1435   let BaseOpcode = "POST_"#BaseOp in {
1436     let isPredicable = 1 in
1437     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1438                          (ins IntRegs:$src1, ImmOp:$offset),
1439                  "$dst = "#mnemonic#"($src1++#$offset)",
1440                  [],
1441                  "$src1 = $dst2">;
1442
1443     let isPredicated = 1 in {
1444       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1445       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1446     }
1447   }
1448 }
1449
1450 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1451   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1452                     PredNewRel;
1453   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1454                     PredNewRel;
1455   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1456                     PredNewRel;
1457   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1458                     PredNewRel;
1459   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1460                     PredNewRel;
1461   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1462                     PredNewRel;
1463 }
1464
1465 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1466            (i32 (LDrib ADDRriS11_0:$addr)) >;
1467
1468 // Load byte any-extend.
1469 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1470             (i32 (LDrib ADDRriS11_0:$addr)) >;
1471
1472 // Indexed load byte any-extend.
1473 let AddedComplexity = 20 in
1474 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1475             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1476
1477 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1478             (i32 (LDrih ADDRriS11_1:$addr))>;
1479
1480 let AddedComplexity = 20 in
1481 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1482             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1483
1484 let AddedComplexity = 10 in
1485 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1486             (i32 (LDriub ADDRriS11_0:$addr))>;
1487
1488 let AddedComplexity = 20 in
1489 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1490             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1491
1492 // Load predicate.
1493 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1494 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1495 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1496             (ins MEMri:$addr),
1497             "Error; should not emit",
1498             []>;
1499
1500 // Deallocate stack frame.
1501 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1502   def DEALLOCFRAME : LDInst2<(outs), (ins),
1503                      "deallocframe",
1504                      []>;
1505 }
1506
1507 // Load and unpack bytes to halfwords.
1508 //===----------------------------------------------------------------------===//
1509 // LD -
1510 //===----------------------------------------------------------------------===//
1511
1512 //===----------------------------------------------------------------------===//
1513 // MTYPE/ALU +
1514 //===----------------------------------------------------------------------===//
1515 //===----------------------------------------------------------------------===//
1516 // MTYPE/ALU -
1517 //===----------------------------------------------------------------------===//
1518
1519 //===----------------------------------------------------------------------===//
1520 // MTYPE/COMPLEX +
1521 //===----------------------------------------------------------------------===//
1522 //===----------------------------------------------------------------------===//
1523 // MTYPE/COMPLEX -
1524 //===----------------------------------------------------------------------===//
1525
1526 //===----------------------------------------------------------------------===//
1527 // MTYPE/MPYH +
1528 //===----------------------------------------------------------------------===//
1529 // Multiply and use lower result.
1530 // Rd=+mpyi(Rs,#u8)
1531 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1532 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1533               "$dst =+ mpyi($src1, #$src2)",
1534               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1535                                              u8ExtPred:$src2))]>;
1536
1537 // Rd=-mpyi(Rs,#u8)
1538 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1539               "$dst =- mpyi($src1, #$src2)",
1540               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1541                                                    u8ImmPred:$src2)))]>;
1542
1543 // Rd=mpyi(Rs,#m9)
1544 // s9 is NOT the same as m9 - but it works.. so far.
1545 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1546 // depending on the value of m9. See Arch Spec.
1547 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1548 CextOpcode = "MPYI", InputType = "imm" in
1549 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1550               "$dst = mpyi($src1, #$src2)",
1551               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1552                                              s9ExtPred:$src2))]>, ImmRegRel;
1553
1554 // Rd=mpyi(Rs,Rt)
1555 let CextOpcode = "MPYI", InputType = "reg" in
1556 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1557            "$dst = mpyi($src1, $src2)",
1558            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1559                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1560
1561 // Rx+=mpyi(Rs,#u8)
1562 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1563 CextOpcode = "MPYI_acc", InputType = "imm" in
1564 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1565             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1566             "$dst += mpyi($src2, #$src3)",
1567             [(set (i32 IntRegs:$dst),
1568                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1569                        (i32 IntRegs:$src1)))],
1570             "$src1 = $dst">, ImmRegRel;
1571
1572 // Rx+=mpyi(Rs,Rt)
1573 let CextOpcode = "MPYI_acc", InputType = "reg" in
1574 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1575             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1576             "$dst += mpyi($src2, $src3)",
1577             [(set (i32 IntRegs:$dst),
1578                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1579                        (i32 IntRegs:$src1)))],
1580             "$src1 = $dst">, ImmRegRel;
1581
1582 // Rx-=mpyi(Rs,#u8)
1583 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1584 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1585             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1586             "$dst -= mpyi($src2, #$src3)",
1587             [(set (i32 IntRegs:$dst),
1588                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1589                                                  u8ExtPred:$src3)))],
1590             "$src1 = $dst">;
1591
1592 // Multiply and use upper result.
1593 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1594 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1595 // Rd=mpy(Rs,Rt)
1596 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1597           "$dst = mpy($src1, $src2)",
1598           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1599                                            (i32 IntRegs:$src2)))]>;
1600
1601 // Rd=mpy(Rs,Rt):rnd
1602 // Rd=mpyu(Rs,Rt)
1603 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1604            "$dst = mpyu($src1, $src2)",
1605            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1606                                             (i32 IntRegs:$src2)))]>;
1607
1608 // Multiply and use full result.
1609 // Rdd=mpyu(Rs,Rt)
1610 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1611              "$dst = mpyu($src1, $src2)",
1612              [(set (i64 DoubleRegs:$dst),
1613                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1614                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1615
1616 // Rdd=mpy(Rs,Rt)
1617 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1618              "$dst = mpy($src1, $src2)",
1619              [(set (i64 DoubleRegs:$dst),
1620                    (mul (i64 (sext (i32 IntRegs:$src1))),
1621                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1622
1623 // Multiply and accumulate, use full result.
1624 // Rxx[+-]=mpy(Rs,Rt)
1625 // Rxx+=mpy(Rs,Rt)
1626 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1627             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1628             "$dst += mpy($src2, $src3)",
1629             [(set (i64 DoubleRegs:$dst),
1630             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1631                       (i64 (sext (i32 IntRegs:$src3)))),
1632                  (i64 DoubleRegs:$src1)))],
1633             "$src1 = $dst">;
1634
1635 // Rxx-=mpy(Rs,Rt)
1636 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1637             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1638             "$dst -= mpy($src2, $src3)",
1639             [(set (i64 DoubleRegs:$dst),
1640                   (sub (i64 DoubleRegs:$src1),
1641                        (mul (i64 (sext (i32 IntRegs:$src2))),
1642                             (i64 (sext (i32 IntRegs:$src3))))))],
1643             "$src1 = $dst">;
1644
1645 // Rxx[+-]=mpyu(Rs,Rt)
1646 // Rxx+=mpyu(Rs,Rt)
1647 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1648                             IntRegs:$src2, IntRegs:$src3),
1649              "$dst += mpyu($src2, $src3)",
1650              [(set (i64 DoubleRegs:$dst),
1651                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1652                              (i64 (anyext (i32 IntRegs:$src3)))),
1653                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1654
1655 // Rxx-=mpyu(Rs,Rt)
1656 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1657             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1658             "$dst -= mpyu($src2, $src3)",
1659             [(set (i64 DoubleRegs:$dst),
1660                   (sub (i64 DoubleRegs:$src1),
1661                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1662                             (i64 (anyext (i32 IntRegs:$src3))))))],
1663             "$src1 = $dst">;
1664
1665
1666 let InputType = "reg", CextOpcode = "ADD_acc" in
1667 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1668                             IntRegs:$src2, IntRegs:$src3),
1669              "$dst += add($src2, $src3)",
1670              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1671                                                  (i32 IntRegs:$src3)),
1672                                             (i32 IntRegs:$src1)))],
1673              "$src1 = $dst">, ImmRegRel;
1674
1675 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1676 InputType = "imm", CextOpcode = "ADD_acc" in
1677 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1678                             IntRegs:$src2, s8Ext:$src3),
1679              "$dst += add($src2, #$src3)",
1680              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1681                                                  s8_16ExtPred:$src3),
1682                                             (i32 IntRegs:$src1)))],
1683              "$src1 = $dst">, ImmRegRel;
1684
1685 let CextOpcode = "SUB_acc", InputType = "reg" in
1686 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1687                             IntRegs:$src2, IntRegs:$src3),
1688              "$dst -= add($src2, $src3)",
1689              [(set (i32 IntRegs:$dst),
1690                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1691                                                   (i32 IntRegs:$src3))))],
1692              "$src1 = $dst">, ImmRegRel;
1693
1694 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1695 CextOpcode = "SUB_acc", InputType = "imm" in
1696 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1697                             IntRegs:$src2, s8Ext:$src3),
1698              "$dst -= add($src2, #$src3)",
1699              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1700                                             (add (i32 IntRegs:$src2),
1701                                                  s8_16ExtPred:$src3)))],
1702              "$src1 = $dst">, ImmRegRel;
1703
1704 //===----------------------------------------------------------------------===//
1705 // MTYPE/MPYH -
1706 //===----------------------------------------------------------------------===//
1707
1708 //===----------------------------------------------------------------------===//
1709 // MTYPE/MPYS +
1710 //===----------------------------------------------------------------------===//
1711 //===----------------------------------------------------------------------===//
1712 // MTYPE/MPYS -
1713 //===----------------------------------------------------------------------===//
1714
1715 //===----------------------------------------------------------------------===//
1716 // MTYPE/VB +
1717 //===----------------------------------------------------------------------===//
1718 //===----------------------------------------------------------------------===//
1719 // MTYPE/VB -
1720 //===----------------------------------------------------------------------===//
1721
1722 //===----------------------------------------------------------------------===//
1723 // MTYPE/VH  +
1724 //===----------------------------------------------------------------------===//
1725 //===----------------------------------------------------------------------===//
1726 // MTYPE/VH  -
1727 //===----------------------------------------------------------------------===//
1728
1729 //===----------------------------------------------------------------------===//
1730 // ST +
1731 //===----------------------------------------------------------------------===//
1732 ///
1733 // Store doubleword.
1734
1735 //===----------------------------------------------------------------------===//
1736 // Post increment store
1737 //===----------------------------------------------------------------------===//
1738
1739 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1740                             bit isNot, bit isPredNew> {
1741   let isPredicatedNew = isPredNew in
1742   def NAME : STInst2PI<(outs IntRegs:$dst),
1743             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1744             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1745             ") ")#mnemonic#"($src2++#$offset) = $src3",
1746             [],
1747             "$src2 = $dst">;
1748 }
1749
1750 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1751                            Operand ImmOp, bit PredNot> {
1752   let isPredicatedFalse = PredNot in {
1753     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1754     // Predicate new
1755     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1756     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1757   }
1758 }
1759
1760 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
1761 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1762                       Operand ImmOp> {
1763
1764   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1765     let isPredicable = 1 in
1766     def NAME : STInst2PI<(outs IntRegs:$dst),
1767                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1768                 mnemonic#"($src1++#$offset) = $src2",
1769                 [],
1770                 "$src1 = $dst">;
1771
1772     let isPredicated = 1 in {
1773       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1774       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1775     }
1776   }
1777 }
1778
1779 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1780 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1781 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1782
1783 let isNVStorable = 0 in
1784 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1785
1786 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1787                            s4_3ImmPred:$offset),
1788           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1789
1790 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1791                             s4_3ImmPred:$offset),
1792           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1793
1794 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1795           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1796
1797 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1798                        s4_3ImmPred:$offset),
1799           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1800
1801 //===----------------------------------------------------------------------===//
1802 // multiclass for the store instructions with MEMri operand.
1803 //===----------------------------------------------------------------------===//
1804 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1805                           bit isPredNew> {
1806   let isPredicatedNew = isPredNew in
1807   def NAME : STInst2<(outs),
1808             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1809             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1810             ") ")#mnemonic#"($addr) = $src2",
1811             []>;
1812 }
1813
1814 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1815   let isPredicatedFalse = PredNot in {
1816     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1817
1818     // Predicate new
1819     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1820     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1821   }
1822 }
1823
1824 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
1825 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1826                     bits<5> ImmBits, bits<5> PredImmBits> {
1827
1828   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1829     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1830          isPredicable = 1 in
1831     def NAME : STInst2<(outs),
1832             (ins MEMri:$addr, RC:$src),
1833             mnemonic#"($addr) = $src",
1834             []>;
1835
1836     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1837         isPredicated = 1 in {
1838       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1839       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1840     }
1841   }
1842 }
1843
1844 let addrMode = BaseImmOffset, isMEMri = "true" in {
1845   let accessSize = ByteAccess in
1846     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1847
1848   let accessSize = HalfWordAccess in
1849     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1850
1851   let accessSize = WordAccess in
1852     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1853
1854   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1855     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1856 }
1857
1858 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1859           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1860
1861 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1862           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1863
1864 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1865           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1866
1867 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1868           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1869
1870
1871 //===----------------------------------------------------------------------===//
1872 // multiclass for the store instructions with base+immediate offset
1873 // addressing mode
1874 //===----------------------------------------------------------------------===//
1875 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1876                         bit isNot, bit isPredNew> {
1877   let isPredicatedNew = isPredNew in
1878   def NAME : STInst2<(outs),
1879             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1880             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1881             ") ")#mnemonic#"($src2+#$src3) = $src4",
1882             []>;
1883 }
1884
1885 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1886                         bit PredNot> {
1887   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1888     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1889
1890     // Predicate new
1891     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1892     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1893   }
1894 }
1895
1896 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
1897 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1898                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1899                    bits<5> PredImmBits> {
1900
1901   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1902     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1903          isPredicable = 1 in
1904     def NAME : STInst2<(outs),
1905             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1906             mnemonic#"($src1+#$src2) = $src3",
1907             []>;
1908
1909     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1910       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1911       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1912     }
1913   }
1914 }
1915
1916 let addrMode = BaseImmOffset, InputType = "reg" in {
1917   let accessSize = ByteAccess in
1918     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1919                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1920
1921   let accessSize = HalfWordAccess in
1922     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1923                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1924
1925   let accessSize = WordAccess in
1926     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1927                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1928
1929   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1930     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1931                                   u6_3Ext, 14, 9>, AddrModeRel;
1932 }
1933
1934 let AddedComplexity = 10 in {
1935 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1936                                                   s11_0ExtPred:$offset)),
1937           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1938                          (i32 IntRegs:$src1))>;
1939
1940 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1941                                                    s11_1ExtPred:$offset)),
1942           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1943                          (i32 IntRegs:$src1))>;
1944
1945 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1946                                            s11_2ExtPred:$offset)),
1947           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1948                          (i32 IntRegs:$src1))>;
1949
1950 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1951                                               s11_3ExtPred:$offset)),
1952           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1953                          (i64 DoubleRegs:$src1))>;
1954 }
1955
1956 // memh(Rx++#s4:1)=Rt.H
1957
1958 // Store word.
1959 // Store predicate.
1960 let Defs = [R10,R11,D5], hasSideEffects = 0 in
1961 def STriw_pred : STInst2<(outs),
1962             (ins MEMri:$addr, PredRegs:$src1),
1963             "Error; should not emit",
1964             []>;
1965
1966 // Allocate stack frame.
1967 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
1968   def ALLOCFRAME : STInst2<(outs),
1969              (ins i32imm:$amt),
1970              "allocframe(#$amt)",
1971              []>;
1972 }
1973 //===----------------------------------------------------------------------===//
1974 // ST -
1975 //===----------------------------------------------------------------------===//
1976
1977 //===----------------------------------------------------------------------===//
1978 // STYPE/ALU +
1979 //===----------------------------------------------------------------------===//
1980 // Logical NOT.
1981 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1982                "$dst = not($src1)",
1983                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1984
1985
1986 // Sign extend word to doubleword.
1987 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1988            "$dst = sxtw($src1)",
1989            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1990 //===----------------------------------------------------------------------===//
1991 // STYPE/ALU -
1992 //===----------------------------------------------------------------------===//
1993
1994 //===----------------------------------------------------------------------===//
1995 // STYPE/BIT +
1996 //===----------------------------------------------------------------------===//
1997 // clrbit.
1998 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1999             "$dst = clrbit($src1, #$src2)",
2000             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2001                                            (not
2002                                               (shl 1, u5ImmPred:$src2))))]>;
2003
2004 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2005             "$dst = clrbit($src1, #$src2)",
2006             []>;
2007
2008 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2009 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2010       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2011
2012 // setbit.
2013 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2014             "$dst = setbit($src1, #$src2)",
2015             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2016                                           (shl 1, u5ImmPred:$src2)))]>;
2017
2018 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2019 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2020             "$dst = setbit($src1, #$src2)",
2021             []>;
2022
2023 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2024       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2025
2026 // togglebit.
2027 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2028             "$dst = setbit($src1, #$src2)",
2029             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2030                                           (shl 1, u5ImmPred:$src2)))]>;
2031
2032 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2033 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2034             "$dst = togglebit($src1, #$src2)",
2035             []>;
2036
2037 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2038       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2039
2040 // Predicate transfer.
2041 let hasSideEffects = 0 in
2042 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2043                "$dst = $src1  /* Should almost never emit this. */",
2044                []>;
2045
2046 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2047                "$dst = $src1  /* Should almost never emit this. */",
2048                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
2049 //===----------------------------------------------------------------------===//
2050 // STYPE/PRED -
2051 //===----------------------------------------------------------------------===//
2052
2053 //===----------------------------------------------------------------------===//
2054 // STYPE/SHIFT +
2055 //===----------------------------------------------------------------------===//
2056 // Shift by immediate.
2057 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2058              "$dst = asr($src1, #$src2)",
2059              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2060                                             u5ImmPred:$src2))]>;
2061
2062 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2063               "$dst = asr($src1, #$src2)",
2064               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2065                                                 u6ImmPred:$src2))]>;
2066
2067 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2068           "$dst = asl($src1, #$src2)",
2069           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2070                                          u5ImmPred:$src2))]>;
2071
2072 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2073               "$dst = asl($src1, #$src2)",
2074               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2075                                                 u6ImmPred:$src2))]>;
2076
2077 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2078              "$dst = lsr($src1, #$src2)",
2079              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2080                                             u5ImmPred:$src2))]>;
2081
2082 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2083               "$dst = lsr($src1, #$src2)",
2084               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2085                                                 u6ImmPred:$src2))]>;
2086
2087 // Shift by immediate and add.
2088 let AddedComplexity = 100 in
2089 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2090                                              u3Imm:$src3),
2091              "$dst = addasl($src1, $src2, #$src3)",
2092              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2093                                        (shl (i32 IntRegs:$src2),
2094                                             u3ImmPred:$src3)))]>;
2095
2096 // Shift by register.
2097 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2098              "$dst = asl($src1, $src2)",
2099              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2100                                             (i32 IntRegs:$src2)))]>;
2101
2102 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2103              "$dst = asr($src1, $src2)",
2104              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2105                                             (i32 IntRegs:$src2)))]>;
2106
2107 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2108              "$dst = lsl($src1, $src2)",
2109              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2110                                             (i32 IntRegs:$src2)))]>;
2111
2112 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2113              "$dst = lsr($src1, $src2)",
2114              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2115                                             (i32 IntRegs:$src2)))]>;
2116
2117 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2118            "$dst = asl($src1, $src2)",
2119            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2120                                              (i32 IntRegs:$src2)))]>;
2121
2122 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2123            "$dst = lsl($src1, $src2)",
2124            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2125                                              (i32 IntRegs:$src2)))]>;
2126
2127 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2128                                                  IntRegs:$src2),
2129               "$dst = asr($src1, $src2)",
2130               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2131                                                 (i32 IntRegs:$src2)))]>;
2132
2133 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2134                                                  IntRegs:$src2),
2135               "$dst = lsr($src1, $src2)",
2136               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2137                                                 (i32 IntRegs:$src2)))]>;
2138
2139 //===----------------------------------------------------------------------===//
2140 // STYPE/SHIFT -
2141 //===----------------------------------------------------------------------===//
2142
2143 //===----------------------------------------------------------------------===//
2144 // STYPE/VH +
2145 //===----------------------------------------------------------------------===//
2146 //===----------------------------------------------------------------------===//
2147 // STYPE/VH -
2148 //===----------------------------------------------------------------------===//
2149
2150 //===----------------------------------------------------------------------===//
2151 // STYPE/VW +
2152 //===----------------------------------------------------------------------===//
2153 //===----------------------------------------------------------------------===//
2154 // STYPE/VW -
2155 //===----------------------------------------------------------------------===//
2156
2157 //===----------------------------------------------------------------------===//
2158 // SYSTEM/SUPER +
2159 //===----------------------------------------------------------------------===//
2160
2161 //===----------------------------------------------------------------------===//
2162 // SYSTEM/USER +
2163 //===----------------------------------------------------------------------===//
2164 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2165 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2166                            [SDNPHasChain]>;
2167
2168 let hasSideEffects = 1, isSolo = 1 in
2169 def BARRIER : SYSInst<(outs), (ins),
2170                      "barrier",
2171                      [(HexagonBARRIER)]>;
2172
2173 //===----------------------------------------------------------------------===//
2174 // SYSTEM/SUPER -
2175 //===----------------------------------------------------------------------===//
2176
2177 // TFRI64 - assembly mapped.
2178 let isReMaterializable = 1 in
2179 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2180              "$dst = #$src1",
2181              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2182
2183 let AddedComplexity = 100, isPredicated = 1 in
2184 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2185             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2186             "Error; should not emit",
2187             [(set (i32 IntRegs:$dst),
2188              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2189                           s12ImmPred:$src3)))]>;
2190
2191 let AddedComplexity = 100, isPredicated = 1 in
2192 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2193             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2194             "Error; should not emit",
2195             [(set (i32 IntRegs:$dst),
2196              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2197                           (i32 IntRegs:$src3))))]>;
2198
2199 let AddedComplexity = 100, isPredicated = 1 in
2200 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2201                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2202                      "Error; should not emit",
2203                      [(set (i32 IntRegs:$dst),
2204                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2205                                         s12ImmPred:$src3)))]>;
2206
2207 // Generate frameindex addresses.
2208 let isReMaterializable = 1 in
2209 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2210              "$dst = add($src1)",
2211              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2212
2213 //
2214 // CR - Type.
2215 //
2216 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2217 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2218                       "loop0($offset, #$src2)",
2219                       []>;
2220 }
2221
2222 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2223 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2224                       "loop0($offset, $src2)",
2225                       []>;
2226 }
2227
2228 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2229     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2230 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2231                        ":endloop0",
2232                        []>;
2233 }
2234
2235 // Support for generating global address.
2236 // Taken from X86InstrInfo.td.
2237 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2238                                             SDTCisVT<0, i32>,
2239                                             SDTCisVT<1, i32>,
2240                                             SDTCisPtrTy<0>]>;
2241 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2242 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2243
2244 // HI/LO Instructions
2245 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2246 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2247                   "$dst.l = #LO($global)",
2248                   []>;
2249
2250 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2251 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2252                   "$dst.h = #HI($global)",
2253                   []>;
2254
2255 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2256 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2257                   "$dst.l = #LO($imm_value)",
2258                   []>;
2259
2260
2261 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2262 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2263                   "$dst.h = #HI($imm_value)",
2264                   []>;
2265
2266 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2267 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2268                   "$dst.l = #LO($jt)",
2269                   []>;
2270
2271 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2272 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2273                   "$dst.h = #HI($jt)",
2274                   []>;
2275
2276
2277 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2278 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2279                   "$dst.l = #LO($label)",
2280                   []>;
2281
2282 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2283 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2284                   "$dst.h = #HI($label)",
2285                   []>;
2286
2287 // This pattern is incorrect. When we add small data, we should change
2288 // this pattern to use memw(#foo).
2289 // This is for sdata.
2290 let isMoveImm = 1 in
2291 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2292               "$dst = CONST32(#$global)",
2293               [(set (i32 IntRegs:$dst),
2294                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2295
2296 // This is for non-sdata.
2297 let isReMaterializable = 1, isMoveImm = 1 in
2298 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2299                   "$dst = CONST32(#$global)",
2300                   [(set (i32 IntRegs:$dst),
2301                         (HexagonCONST32 tglobaladdr:$global))]>;
2302
2303 let isReMaterializable = 1, isMoveImm = 1 in
2304 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2305                      "$dst = CONST32(#$jt)",
2306                      [(set (i32 IntRegs:$dst),
2307                            (HexagonCONST32 tjumptable:$jt))]>;
2308
2309 let isReMaterializable = 1, isMoveImm = 1 in
2310 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2311                     "$dst = CONST32(#$global)",
2312                     [(set (i32 IntRegs:$dst),
2313                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2314
2315 let isReMaterializable = 1, isMoveImm = 1 in
2316 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2317                        "$dst = CONST32(#$global)",
2318                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2319
2320 // Map BlockAddress lowering to CONST32_Int_Real
2321 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2322           (CONST32_Int_Real tblockaddress:$addr)>;
2323
2324 let isReMaterializable = 1, isMoveImm = 1 in
2325 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2326                     "$dst = CONST32($label)",
2327                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2328
2329 let isReMaterializable = 1, isMoveImm = 1 in
2330 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2331                        "$dst = CONST64(#$global)",
2332                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2333
2334 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2335                   "$dst = xor($dst, $dst)",
2336                   [(set (i1 PredRegs:$dst), 0)]>;
2337
2338 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2339        "$dst = mpy($src1, $src2)",
2340        [(set (i32 IntRegs:$dst),
2341              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2342                                         (i64 (sext (i32 IntRegs:$src2))))),
2343                               (i32 32)))))]>;
2344
2345 // Pseudo instructions.
2346 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2347
2348 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2349                                         SDTCisVT<1, i32> ]>;
2350
2351 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2352                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2353
2354 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2355                     [SDNPHasChain, SDNPOutGlue]>;
2356
2357 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2358
2359 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2360            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2361
2362 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2363 // Optional Flag and Variable Arguments.
2364 // Its 1 Operand has pointer type.
2365 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2366                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2367
2368 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2369  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2370                         "Should never be emitted",
2371                         [(callseq_start timm:$amt)]>;
2372 }
2373
2374 let Defs = [R29, R30, R31], Uses = [R29] in {
2375  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2376                       "Should never be emitted",
2377                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2378 }
2379 // Call subroutine.
2380 let isCall = 1, hasSideEffects = 0,
2381   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2382           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2383   def CALL : JInst<(outs), (ins calltarget:$dst),
2384              "call $dst", []>;
2385 }
2386
2387 // Call subroutine from register.
2388 let isCall = 1, hasSideEffects = 0,
2389   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2390           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2391   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2392               "callr $dst",
2393               []>;
2394  }
2395
2396
2397 // Indirect tail-call.
2398 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2399 def TCRETURNR : T_JMPr;
2400
2401 // Direct tail-calls.
2402 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2403 isTerminator = 1, isCodeGenOnly = 1 in {
2404   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2405   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2406 }
2407
2408 // Map call instruction.
2409 def : Pat<(call (i32 IntRegs:$dst)),
2410       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2411 def : Pat<(call tglobaladdr:$dst),
2412       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2413 def : Pat<(call texternalsym:$dst),
2414       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2415 //Tail calls.
2416 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2417       (TCRETURNtg tglobaladdr:$dst)>;
2418 def : Pat<(HexagonTCRet texternalsym:$dst),
2419       (TCRETURNtext texternalsym:$dst)>;
2420 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2421       (TCRETURNR (i32 IntRegs:$dst))>;
2422
2423 // Atomic load and store support
2424 // 8 bit atomic load
2425 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2426           (i32 (LDriub ADDRriS11_0:$src1))>;
2427
2428 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2429           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2430
2431 // 16 bit atomic load
2432 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2433           (i32 (LDriuh ADDRriS11_1:$src1))>;
2434
2435 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2436           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2437
2438 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2439           (i32 (LDriw ADDRriS11_2:$src1))>;
2440
2441 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2442           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2443
2444 // 64 bit atomic load
2445 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2446           (i64 (LDrid ADDRriS11_3:$src1))>;
2447
2448 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2449           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2450
2451
2452 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2453           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2454
2455 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2456                           (i32 IntRegs:$src1)),
2457           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2458                          (i32 IntRegs:$src1))>;
2459
2460
2461 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2462           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2463
2464 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2465                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2466           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2467                          (i32 IntRegs:$src1))>;
2468
2469 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2470           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2471
2472 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2473                            (i32 IntRegs:$src1)),
2474           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2475                          (i32 IntRegs:$src1))>;
2476
2477
2478
2479
2480 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2481           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2482
2483 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2484                            (i64 DoubleRegs:$src1)),
2485           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2486                          (i64 DoubleRegs:$src1))>;
2487
2488 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2489 def : Pat <(and (i32 IntRegs:$src1), 65535),
2490       (A2_zxth (i32 IntRegs:$src1))>;
2491
2492 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2493 def : Pat <(and (i32 IntRegs:$src1), 255),
2494       (A2_zxtb (i32 IntRegs:$src1))>;
2495
2496 // Map Add(p1, true) to p1 = not(p1).
2497 //     Add(p1, false) should never be produced,
2498 //     if it does, it got to be mapped to NOOP.
2499 def : Pat <(add (i1 PredRegs:$src1), -1),
2500       (NOT_p (i1 PredRegs:$src1))>;
2501
2502 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2503 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2504       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2505                            s8ImmPred:$src2))>;
2506
2507 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2508 // => r0 = TFR_condset_ri(p0, r1, #i)
2509 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2510                    (i32 IntRegs:$src3)),
2511       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2512                            s12ImmPred:$src2))>;
2513
2514 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2515 // => r0 = TFR_condset_ir(p0, #i, r1)
2516 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2517       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2518                            (i32 IntRegs:$src2)))>;
2519
2520 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2521 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2522       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2523
2524 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2525 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2526       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2527
2528
2529 let AddedComplexity = 100 in
2530 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2531       (i64 (COMBINE_rr (TFRI 0),
2532                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2533       Requires<[NoV4T]>;
2534
2535 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2536 let AddedComplexity = 10 in
2537 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2538       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2539
2540 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2541 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2542       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2543
2544 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2545 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2546       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2547                                                  subreg_loreg))))))>;
2548
2549 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2550 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2551       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2552                                                  subreg_loreg))))))>;
2553
2554 // We want to prevent emitting pnot's as much as possible.
2555 // Map brcond with an unsupported setcc to a JMP_f.
2556 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2557                         bb:$offset),
2558       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2559                 bb:$offset)>;
2560
2561 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2562                         bb:$offset),
2563       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2564
2565 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2566       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2567
2568 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2569       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2570
2571 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2572 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2573                         bb:$offset),
2574       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2575                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2576
2577 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2578 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2579                         bb:$offset),
2580       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2581
2582 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2583                    bb:$offset),
2584       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2585                    bb:$offset)>;
2586
2587 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2588                         bb:$offset),
2589       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2590                 bb:$offset)>;
2591
2592 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2593                    bb:$offset),
2594       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2595                 bb:$offset)>;
2596
2597 // Map from a 64-bit select to an emulated 64-bit mux.
2598 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2599 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2600                    (i64 DoubleRegs:$src3)),
2601       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2602                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2603                                                          subreg_hireg)),
2604                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2605                                                          subreg_hireg)))),
2606                        (i32 (C2_mux (i1 PredRegs:$src1),
2607                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2608                                                          subreg_loreg)),
2609                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2610                                                          subreg_loreg))))))>;
2611
2612 // Map from a 1-bit select to logical ops.
2613 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2614 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2615                    (i1 PredRegs:$src3)),
2616       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2617              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2618
2619 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2620 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2621       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2622
2623 // Map for truncating from 64 immediates to 32 bit immediates.
2624 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2625       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2626
2627 // Map for truncating from i64 immediates to i1 bit immediates.
2628 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2629        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2630                                           subreg_loreg))))>;
2631
2632 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2633 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2634       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2635                                                      subreg_loreg)))>;
2636
2637 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2638 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2639       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2640                                                      subreg_loreg)))>;
2641 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2642 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2643       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2644                                                      subreg_loreg)))>;
2645
2646 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2647 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2648       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2649                                                      subreg_loreg)))>;
2650
2651 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2652 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2653       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2654
2655
2656 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2657 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2658       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2659
2660 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2661 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2662       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2663
2664 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2665 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2666 // Better way to do this?
2667 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2668       (i64 (SXTW (i32 IntRegs:$src1)))>;
2669
2670 // Map cmple -> cmpgt.
2671 // rs <= rt -> !(rs > rt).
2672 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2673       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2674
2675 // rs <= rt -> !(rs > rt).
2676 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2677       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2678
2679 // Rss <= Rtt -> !(Rss > Rtt).
2680 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2681       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2682
2683 // Map cmpne -> cmpeq.
2684 // Hexagon_TODO: We should improve on this.
2685 // rs != rt -> !(rs == rt).
2686 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2687       (i1 (NOT_p(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2688
2689 // Map cmpne(Rs) -> !cmpeqe(Rs).
2690 // rs != rt -> !(rs == rt).
2691 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2692       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2693
2694 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2695 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2696       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2697
2698 // Map cmpne(Rss) -> !cmpew(Rss).
2699 // rs != rt -> !(rs == rt).
2700 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2701       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2702                                      (i64 DoubleRegs:$src2)))))>;
2703
2704 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2705 // rs >= rt -> !(rt > rs).
2706 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2707       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2708
2709 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2710 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2711       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2712
2713 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2714 // rss >= rtt -> !(rtt > rss).
2715 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2716       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2717                                 (i64 DoubleRegs:$src1)))))>;
2718
2719 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2720 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2721 // rs < rt -> !(rs >= rt).
2722 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2723       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2724
2725 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2726 // rs < rt -> rt > rs.
2727 // We can let assembler map it, or we can do in the compiler itself.
2728 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2729       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2730
2731 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2732 // rss < rtt -> (rtt > rss).
2733 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2734       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2735
2736 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2737 // rs < rt -> rt > rs.
2738 // We can let assembler map it, or we can do in the compiler itself.
2739 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2740       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2741
2742 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2743 // rs < rt -> rt > rs.
2744 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2745       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2746
2747 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2748 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2749       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2750
2751 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2752 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2753       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2754
2755 // Generate cmpgtu(Rs, #u9)
2756 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2757       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2758
2759 // Map from Rs >= Rt -> !(Rt > Rs).
2760 // rs >= rt -> !(rt > rs).
2761 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2762       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2763
2764 // Map from Rs >= Rt -> !(Rt > Rs).
2765 // rs >= rt -> !(rt > rs).
2766 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2767       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2768
2769 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2770 // Map from (Rs <= Rt) -> !(Rs > Rt).
2771 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2772       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2773
2774 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2775 // Map from (Rs <= Rt) -> !(Rs > Rt).
2776 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2777       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2778
2779 // Sign extends.
2780 // i1 -> i32
2781 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2782       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2783
2784 // i1 -> i64
2785 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2786       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2787
2788 // Convert sign-extended load back to load and sign extend.
2789 // i8 -> i64
2790 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2791       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2792
2793 // Convert any-extended load back to load and sign extend.
2794 // i8 -> i64
2795 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2796       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2797
2798 // Convert sign-extended load back to load and sign extend.
2799 // i16 -> i64
2800 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2801       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2802
2803 // Convert sign-extended load back to load and sign extend.
2804 // i32 -> i64
2805 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2806       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2807
2808
2809 // Zero extends.
2810 // i1 -> i32
2811 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2812       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2813
2814 // i1 -> i64
2815 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2816       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2817       Requires<[NoV4T]>;
2818
2819 // i32 -> i64
2820 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2821       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2822       Requires<[NoV4T]>;
2823
2824 // i8 -> i64
2825 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2826       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2827       Requires<[NoV4T]>;
2828
2829 let AddedComplexity = 20 in
2830 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2831                                 s11_0ExtPred:$offset))),
2832       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2833                                   s11_0ExtPred:$offset)))>,
2834       Requires<[NoV4T]>;
2835
2836 // i1 -> i64
2837 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2838       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2839       Requires<[NoV4T]>;
2840
2841 let AddedComplexity = 20 in
2842 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2843                                 s11_0ExtPred:$offset))),
2844       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2845                                   s11_0ExtPred:$offset)))>,
2846       Requires<[NoV4T]>;
2847
2848 // i16 -> i64
2849 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2850       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2851       Requires<[NoV4T]>;
2852
2853 let AddedComplexity = 20 in
2854 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2855                                   s11_1ExtPred:$offset))),
2856       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2857                                   s11_1ExtPred:$offset)))>,
2858       Requires<[NoV4T]>;
2859
2860 // i32 -> i64
2861 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2862       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2863       Requires<[NoV4T]>;
2864
2865 let AddedComplexity = 100 in
2866 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2867       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2868                                   s11_2ExtPred:$offset)))>,
2869       Requires<[NoV4T]>;
2870
2871 let AddedComplexity = 10 in
2872 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2873       (i32 (LDriw ADDRriS11_0:$src1))>;
2874
2875 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2876 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2877       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2878
2879 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2880 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2881       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2882
2883 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2884 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2885       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2886
2887
2888 let AddedComplexity = 100 in
2889 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2890                            (i32 32))),
2891                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2892                                          s11_2ExtPred:$offset2)))))),
2893         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2894                         (LDriw_indexed IntRegs:$src2,
2895                                        s11_2ExtPred:$offset2)))>;
2896
2897 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2898                            (i32 32))),
2899                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2900         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2901                         (LDriw ADDRriS11_2:$srcLow)))>;
2902
2903 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2904                            (i32 32))),
2905                (i64 (zext (i32 IntRegs:$srcLow))))),
2906         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2907                         IntRegs:$srcLow))>;
2908
2909 let AddedComplexity = 100 in
2910 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2911                            (i32 32))),
2912                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2913                                          s11_2ExtPred:$offset2)))))),
2914         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2915                         (LDriw_indexed IntRegs:$src2,
2916                                        s11_2ExtPred:$offset2)))>;
2917
2918 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2919                            (i32 32))),
2920                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2921         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2922                         (LDriw ADDRriS11_2:$srcLow)))>;
2923
2924 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2925                            (i32 32))),
2926                (i64 (zext (i32 IntRegs:$srcLow))))),
2927         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2928                         IntRegs:$srcLow))>;
2929
2930 // Any extended 64-bit load.
2931 // anyext i32 -> i64
2932 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2933       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2934       Requires<[NoV4T]>;
2935
2936 // When there is an offset we should prefer the pattern below over the pattern above.
2937 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2938 // So this complexity below is comfortably higher to allow for choosing the below.
2939 // If this is not done then we generate addresses such as
2940 // ********************************************
2941 //        r1 = add (r0, #4)
2942 //        r1 = memw(r1 + #0)
2943 //  instead of
2944 //        r1 = memw(r0 + #4)
2945 // ********************************************
2946 let AddedComplexity = 100 in
2947 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2948       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2949                                   s11_2ExtPred:$offset)))>,
2950       Requires<[NoV4T]>;
2951
2952 // anyext i16 -> i64.
2953 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2954       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2955       Requires<[NoV4T]>;
2956
2957 let AddedComplexity = 20 in
2958 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2959                                   s11_1ExtPred:$offset))),
2960       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2961                                   s11_1ExtPred:$offset)))>,
2962       Requires<[NoV4T]>;
2963
2964 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2965 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2966       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2967       Requires<[NoV4T]>;
2968
2969 // Multiply 64-bit unsigned and use upper result.
2970 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2971       (i64
2972        (MPYU64_acc
2973         (i64
2974          (COMBINE_rr
2975           (TFRI 0),
2976            (i32
2977             (EXTRACT_SUBREG
2978              (i64
2979               (LSRd_ri
2980                (i64
2981                 (MPYU64_acc
2982                  (i64
2983                   (MPYU64_acc
2984                    (i64
2985                     (COMBINE_rr (TFRI 0),
2986                      (i32
2987                       (EXTRACT_SUBREG
2988                        (i64
2989                         (LSRd_ri
2990                          (i64
2991                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2992                                                        subreg_loreg)),
2993                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2994                                                        subreg_loreg)))), 32)),
2995                        subreg_loreg)))),
2996                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2997                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2998                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2999                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3000                32)), subreg_loreg)))),
3001         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3002         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3003
3004 // Multiply 64-bit signed and use upper result.
3005 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3006       (i64
3007        (MPY64_acc
3008         (i64
3009          (COMBINE_rr (TFRI 0),
3010           (i32
3011            (EXTRACT_SUBREG
3012             (i64
3013              (LSRd_ri
3014               (i64
3015                (MPY64_acc
3016                 (i64
3017                  (MPY64_acc
3018                   (i64
3019                    (COMBINE_rr (TFRI 0),
3020                     (i32
3021                      (EXTRACT_SUBREG
3022                       (i64
3023                        (LSRd_ri
3024                         (i64
3025                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3026                                                       subreg_loreg)),
3027                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3028                                                       subreg_loreg)))), 32)),
3029                       subreg_loreg)))),
3030                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3031                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3032                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3033                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3034               32)), subreg_loreg)))),
3035         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3036         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3037
3038 // Hexagon specific ISD nodes.
3039 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3040 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3041                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3042 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3043                                   SDTHexagonADJDYNALLOC>;
3044 // Needed to tag these instructions for stack layout.
3045 let usesCustomInserter = 1 in
3046 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3047                                                      s16Imm:$src2),
3048                   "$dst = add($src1, #$src2)",
3049                   [(set (i32 IntRegs:$dst),
3050                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3051                                              s16ImmPred:$src2))]>;
3052
3053 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3054 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3055 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3056                 "$dst = $src1",
3057                 [(set (i32 IntRegs:$dst),
3058                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3059
3060 let AddedComplexity = 100 in
3061 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3062       (COPY (i32 IntRegs:$src1))>;
3063
3064 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3065
3066 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3067           (i32 (CONST32_set_jt tjumptable:$dst))>;
3068
3069 // XTYPE/SHIFT
3070
3071 // Multi-class for logical operators :
3072 // Shift by immediate/register and accumulate/logical
3073 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3074   def _ri : SInst_acc<(outs IntRegs:$dst),
3075             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3076             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3077             [(set (i32 IntRegs:$dst),
3078                   (OpNode2 (i32 IntRegs:$src1),
3079                            (OpNode1 (i32 IntRegs:$src2),
3080                                     u5ImmPred:$src3)))],
3081             "$src1 = $dst">;
3082
3083   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3084             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3085             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3086             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3087                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3088             "$src1 = $dst">;
3089 }
3090
3091 // Multi-class for logical operators :
3092 // Shift by register and accumulate/logical (32/64 bits)
3093 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3094   def _rr : SInst_acc<(outs IntRegs:$dst),
3095             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3096             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3097             [(set (i32 IntRegs:$dst),
3098                   (OpNode2 (i32 IntRegs:$src1),
3099                            (OpNode1 (i32 IntRegs:$src2),
3100                                     (i32 IntRegs:$src3))))],
3101             "$src1 = $dst">;
3102
3103   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3104             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3105             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3106             [(set (i64 DoubleRegs:$dst),
3107                   (OpNode2 (i64 DoubleRegs:$src1),
3108                            (OpNode1 (i64 DoubleRegs:$src2),
3109                                     (i32 IntRegs:$src3))))],
3110             "$src1 = $dst">;
3111
3112 }
3113
3114 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3115 let AddedComplexity = 100 in
3116   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3117   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3118   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3119   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3120 }
3121
3122 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3123 let AddedComplexity = 100 in
3124   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3125   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3126   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3127   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3128 }
3129
3130 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3131 let AddedComplexity = 100 in
3132   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3133 }
3134
3135 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3136            xtype_xor_imm<"asl", shl>;
3137
3138 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3139            xtype_xor_imm<"lsr", srl>;
3140
3141 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3142 defm LSL : basic_xtype_reg<"lsl", shl>;
3143
3144 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3145 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3146       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3147
3148 //===----------------------------------------------------------------------===//
3149 // V3 Instructions +
3150 //===----------------------------------------------------------------------===//
3151
3152 include "HexagonInstrInfoV3.td"
3153
3154 //===----------------------------------------------------------------------===//
3155 // V3 Instructions -
3156 //===----------------------------------------------------------------------===//
3157
3158 //===----------------------------------------------------------------------===//
3159 // V4 Instructions +
3160 //===----------------------------------------------------------------------===//
3161
3162 include "HexagonInstrInfoV4.td"
3163
3164 //===----------------------------------------------------------------------===//
3165 // V4 Instructions -
3166 //===----------------------------------------------------------------------===//
3167
3168 //===----------------------------------------------------------------------===//
3169 // V5 Instructions +
3170 //===----------------------------------------------------------------------===//
3171
3172 include "HexagonInstrInfoV5.td"
3173
3174 //===----------------------------------------------------------------------===//
3175 // V5 Instructions -
3176 //===----------------------------------------------------------------------===//