lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32 def HiReg: OutPatFrag<(ops node:$Rs),
  33                       (EXTRACT_SUBREG (i64 $Rs), subreg_hireg)>;
  34
  35 // SDNode for converting immediate C to C-1.
  36 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
  37    // Return the byte immediate const-1 as an SDNode.
  38    int32_t imm = N->getSExtValue();
  39    return XformSToSM1Imm(imm);
  40 }]>;
  41
  42 // SDNode for converting immediate C to C-2.
  43 def DEC2_CONST_SIGNED : SDNodeXForm<imm, [{
  44    // Return the byte immediate const-2 as an SDNode.
  45    int32_t imm = N->getSExtValue();
  46    return XformSToSM2Imm(imm);
  47 }]>;
  48
  49 // SDNode for converting immediate C to C-3.
  50 def DEC3_CONST_SIGNED : SDNodeXForm<imm, [{
  51    // Return the byte immediate const-3 as an SDNode.
  52    int32_t imm = N->getSExtValue();
  53    return XformSToSM3Imm(imm);
  54 }]>;
  55
  56 // SDNode for converting immediate C to C-1.
  57 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
  58    // Return the byte immediate const-1 as an SDNode.
  59    uint32_t imm = N->getZExtValue();
  60    return XformUToUM1Imm(imm);
  61 }]>;
  62
  63 //===----------------------------------------------------------------------===//
  64 // Compare
  65 //===----------------------------------------------------------------------===//
  66 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  67     opExtendable = 2 in
  68 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  69   : ALU32Inst <(outs PredRegs:$dst),
  70                (ins IntRegs:$src1, ImmOp:$src2),
  71   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  72   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  73     bits<2> dst;
  74     bits<5> src1;
  75     bits<10> src2;
  76     let CextOpcode = mnemonic;
  77     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  78     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  79
  80     let IClass = 0b0111;
  81
  82     let Inst{27-24} = 0b0101;
  83     let Inst{23-22} = MajOp;
  84     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  85     let Inst{20-16} = src1;
  86     let Inst{13-5}  = src2{8-0};
  87     let Inst{4}     = isNot;
  88     let Inst{3-2}   = 0b00;
  89     let Inst{1-0}   = dst;
  90   }
  91
  92 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  93 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  94 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  95
  96 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  97   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  98         (MI IntRegs:$src1, ImmPred:$src2)>;
  99
 100 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
 101 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
 102 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
 103
 104 //===----------------------------------------------------------------------===//
 105 // ALU32/ALU +
 106 //===----------------------------------------------------------------------===//
 107 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
 108   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
 109
 110 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
 111
 112 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
 113 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 114                   bit IsComm>
 115   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 116              "$Rd = "#mnemonic#"($Rs, $Rt)",
 117              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 118   let isCommutable = IsComm;
 119   let BaseOpcode = mnemonic#_rr;
 120   let CextOpcode = mnemonic;
 121
 122   bits<5> Rs;
 123   bits<5> Rt;
 124   bits<5> Rd;
 125
 126   let IClass = 0b1111;
 127   let Inst{27} = 0b0;
 128   let Inst{26-24} = MajOp;
 129   let Inst{23-21} = MinOp;
 130   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{4-0} = Rd;
 133 }
 134
 135 let hasSideEffects = 0, hasNewValue = 1 in
 136 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 137                        bit OpsRev, bit PredNot, bit PredNew>
 138   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 139              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 140              "$Rd = "#mnemonic#"($Rs, $Rt)",
 141              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 142   let isPredicated = 1;
 143   let isPredicatedFalse = PredNot;
 144   let isPredicatedNew = PredNew;
 145   let BaseOpcode = mnemonic#_rr;
 146   let CextOpcode = mnemonic;
 147
 148   bits<2> Pu;
 149   bits<5> Rs;
 150   bits<5> Rt;
 151   bits<5> Rd;
 152
 153   let IClass = 0b1111;
 154   let Inst{27} = 0b1;
 155   let Inst{26-24} = MajOp;
 156   let Inst{23-21} = MinOp;
 157   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 158   let Inst{13} = PredNew;
 159   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 160   let Inst{7} = PredNot;
 161   let Inst{6-5} = Pu;
 162   let Inst{4-0} = Rd;
 163 }
 164
 165 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 166                       bit OpsRev>
 167   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 168   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 169 }
 170
 171 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 172 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 173 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 174 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 175
 176 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 177                       bits<3> MinOp, bit OpsRev, bit IsComm>
 178   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 179   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 180 }
 181
 182 def A2_svaddh   : T_ALU32_3op<"vaddh",   0b110, 0b000, 0, 1>;
 183 def A2_svsubh   : T_ALU32_3op<"vsubh",   0b110, 0b100, 1, 0>;
 184
 185 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123 in {
 186   def A2_svaddhs  : T_ALU32_3op_sfx<"vaddh",  ":sat", 0b110, 0b001, 0, 1>;
 187   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 188   def A2_svadduhs : T_ALU32_3op_sfx<"vadduh", ":sat", 0b110, 0b011, 0, 1>;
 189   def A2_svsubhs  : T_ALU32_3op_sfx<"vsubh",  ":sat", 0b110, 0b101, 1, 0>;
 190   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 191   def A2_svsubuhs : T_ALU32_3op_sfx<"vsubuh", ":sat", 0b110, 0b111, 1, 0>;
 192 }
 193
 194 let Itinerary = ALU32_3op_tc_2_SLOT0123 in
 195 def A2_svavghs  : T_ALU32_3op_sfx<"vavgh",  ":rnd", 0b111, 0b001, 0, 1>;
 196
 197 def A2_svavgh   : T_ALU32_3op<"vavgh",   0b111, 0b000, 0, 1>;
 198 def A2_svnavgh  : T_ALU32_3op<"vnavgh",  0b111, 0b011, 1, 0>;
 199
 200 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 201                          bit OpsRev> {
 202   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 203   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 204   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 205   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 206 }
 207
 208 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 209                           bit OpsRev, bit IsComm> {
 210   let isPredicable = 1 in
 211   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 212   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 213 }
 214
 215 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 216 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 217 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 218 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 219 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 220
 221 // Pats for instruction selection.
 222 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 223   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 224         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 225
 226 def: BinOp32_pat<add, A2_add, i32>;
 227 def: BinOp32_pat<and, A2_and, i32>;
 228 def: BinOp32_pat<or,  A2_or,  i32>;
 229 def: BinOp32_pat<sub, A2_sub, i32>;
 230 def: BinOp32_pat<xor, A2_xor, i32>;
 231
 232 // A few special cases producing register pairs:
 233 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0 in {
 234   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 235
 236   let isPredicable = 1 in
 237     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 238
 239   // Conditional combinew uses "newt/f" instead of "t/fnew".
 240   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 241   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 242   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 243   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 244 }
 245
 246 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 247 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 248   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 249              "$Pd = "#mnemonic#"($Rs, $Rt)",
 250              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 251   let CextOpcode = mnemonic;
 252   let isCommutable = IsComm;
 253   bits<5> Rs;
 254   bits<5> Rt;
 255   bits<2> Pd;
 256
 257   let IClass = 0b1111;
 258   let Inst{27-24} = 0b0010;
 259   let Inst{22-21} = MinOp;
 260   let Inst{20-16} = Rs;
 261   let Inst{12-8} = Rt;
 262   let Inst{4} = IsNeg;
 263   let Inst{3-2} = 0b00;
 264   let Inst{1-0} = Pd;
 265 }
 266
 267 let Itinerary = ALU32_3op_tc_2early_SLOT0123 in {
 268   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 269   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 270   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 271 }
 272
 273 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 274 // that reverse the order of the operands.
 275 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 276
 277 // Pats for compares. They use PatFrags as operands, not SDNodes,
 278 // since seteq/setgt/etc. are defined as ParFrags.
 279 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 280   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 281         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 282
 283 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 284 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 285 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 286
 287 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 288 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 289
 290 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1 in
 291 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 292                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 293       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 294   bits<5> Rd;
 295   bits<2> Pu;
 296   bits<5> Rs;
 297   bits<5> Rt;
 298
 299   let CextOpcode = "mux";
 300   let InputType = "reg";
 301   let hasSideEffects = 0;
 302   let IClass = 0b1111;
 303
 304   let Inst{27-24} = 0b0100;
 305   let Inst{20-16} = Rs;
 306   let Inst{12-8} = Rt;
 307   let Inst{6-5} = Pu;
 308   let Inst{4-0} = Rd;
 309 }
 310
 311 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 312          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 313
 314 // Combines the two immediates into a double register.
 315 // Increase complexity to make it greater than any complexity of a combine
 316 // that involves a register.
 317
 318 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 319     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 320     AddedComplexity = 75 in
 321 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 322   "$Rdd = combine(#$s8, #$S8)",
 323   [(set (i64 DoubleRegs:$Rdd),
 324         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 325     bits<5> Rdd;
 326     bits<8> s8;
 327     bits<8> S8;
 328
 329     let IClass = 0b0111;
 330     let Inst{27-23} = 0b11000;
 331     let Inst{22-16} = S8{7-1};
 332     let Inst{13}    = S8{0};
 333     let Inst{12-5}  = s8;
 334     let Inst{4-0}   = Rdd;
 335   }
 336
 337 //===----------------------------------------------------------------------===//
 338 // Template class for predicated ADD of a reg and an Immediate value.
 339 //===----------------------------------------------------------------------===//
 340 let hasNewValue = 1, hasSideEffects = 0 in
 341 class T_Addri_Pred <bit PredNot, bit PredNew>
 342   : ALU32_ri <(outs IntRegs:$Rd),
 343               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 344   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 345   ") $Rd = ")#"add($Rs, #$s8)"> {
 346     bits<5> Rd;
 347     bits<2> Pu;
 348     bits<5> Rs;
 349     bits<8> s8;
 350
 351     let isPredicatedNew = PredNew;
 352     let IClass = 0b0111;
 353
 354     let Inst{27-24} = 0b0100;
 355     let Inst{23}    = PredNot;
 356     let Inst{22-21} = Pu;
 357     let Inst{20-16} = Rs;
 358     let Inst{13}    = PredNew;
 359     let Inst{12-5}  = s8;
 360     let Inst{4-0}   = Rd;
 361   }
 362
 363 //===----------------------------------------------------------------------===//
 364 // A2_addi: Add a signed immediate to a register.
 365 //===----------------------------------------------------------------------===//
 366 let hasNewValue = 1, hasSideEffects = 0 in
 367 class T_Addri <Operand immOp>
 368   : ALU32_ri <(outs IntRegs:$Rd),
 369               (ins IntRegs:$Rs, immOp:$s16),
 370   "$Rd = add($Rs, #$s16)", [], "", ALU32_ADDI_tc_1_SLOT0123> {
 371     bits<5> Rd;
 372     bits<5> Rs;
 373     bits<16> s16;
 374
 375     let IClass = 0b1011;
 376
 377     let Inst{27-21} = s16{15-9};
 378     let Inst{20-16} = Rs;
 379     let Inst{13-5}  = s16{8-0};
 380     let Inst{4-0}   = Rd;
 381   }
 382
 383 //===----------------------------------------------------------------------===//
 384 // Multiclass for ADD of a register and an immediate value.
 385 //===----------------------------------------------------------------------===//
 386 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 387   let isPredicatedFalse = PredNot in {
 388     def NAME     : T_Addri_Pred<PredNot, 0>;
 389     // Predicate new
 390     def NAME#new : T_Addri_Pred<PredNot, 1>;
 391   }
 392 }
 393
 394 let isExtendable = 1, isExtentSigned = 1, InputType = "imm" in
 395 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 396   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 397     let opExtendable = 2, opExtentBits = 16, isPredicable = 1 in
 398     def A2_#NAME : T_Addri<s16Ext>;
 399
 400     let opExtendable = 3, opExtentBits = 8, isPredicated = 1 in {
 401       defm A2_p#NAME#t : Addri_Pred<mnemonic, 0>;
 402       defm A2_p#NAME#f : Addri_Pred<mnemonic, 1>;
 403     }
 404   }
 405 }
 406
 407 defm addi : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 408
 409 def: Pat<(i32 (add I32:$Rs, s16ExtPred:$s16)),
 410          (i32 (A2_addi I32:$Rs, imm:$s16))>;
 411
 412 //===----------------------------------------------------------------------===//
 413 // Template class used for the following ALU32 instructions.
 414 // Rd=and(Rs,#s10)
 415 // Rd=or(Rs,#s10)
 416 //===----------------------------------------------------------------------===//
 417 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 418 InputType = "imm", hasNewValue = 1 in
 419 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 420   : ALU32_ri <(outs IntRegs:$Rd),
 421               (ins IntRegs:$Rs, s10Ext:$s10),
 422   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 423   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 424     bits<5> Rd;
 425     bits<5> Rs;
 426     bits<10> s10;
 427     let CextOpcode = mnemonic;
 428
 429     let IClass = 0b0111;
 430
 431     let Inst{27-24} = 0b0110;
 432     let Inst{23-22} = MinOp;
 433     let Inst{21}    = s10{9};
 434     let Inst{20-16} = Rs;
 435     let Inst{13-5}  = s10{8-0};
 436     let Inst{4-0}   = Rd;
 437   }
 438
 439 def A2_orir  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 440 def A2_andir : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 441
 442 // Subtract register from immediate
 443 // Rd32=sub(#s10,Rs32)
 444 let isExtendable = 1, CextOpcode = "sub", opExtendable = 1, isExtentSigned = 1,
 445     opExtentBits = 10, InputType = "imm", hasNewValue = 1, hasSideEffects = 0 in
 446 def A2_subri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 447   "$Rd = sub(#$s10, $Rs)", []>, ImmRegRel {
 448     bits<5> Rd;
 449     bits<10> s10;
 450     bits<5> Rs;
 451
 452     let IClass = 0b0111;
 453
 454     let Inst{27-22} = 0b011001;
 455     let Inst{21}    = s10{9};
 456     let Inst{20-16} = Rs;
 457     let Inst{13-5}  = s10{8-0};
 458     let Inst{4-0}   = Rd;
 459   }
 460
 461 // Nop.
 462 let hasSideEffects = 0 in
 463 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 464   let IClass = 0b0111;
 465   let Inst{27-24} = 0b1111;
 466 }
 467
 468 def: Pat<(sub s10ExtPred:$s10, IntRegs:$Rs),
 469          (A2_subri imm:$s10, IntRegs:$Rs)>;
 470
 471 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 472 def: Pat<(not (i32 IntRegs:$src1)),
 473          (A2_subri -1, IntRegs:$src1)>;
 474
 475 let hasSideEffects = 0, hasNewValue = 1 in
 476 class T_tfr16<bit isHi>
 477   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 478   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 479   [], "$src1 = $Rx" > {
 480     bits<5> Rx;
 481     bits<16> u16;
 482
 483     let IClass = 0b0111;
 484     let Inst{27-26} = 0b00;
 485     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 486     let Inst{23-22} = u16{15-14};
 487     let Inst{21}    = 0b1;
 488     let Inst{20-16} = Rx;
 489     let Inst{13-0}  = u16{13-0};
 490   }
 491
 492 def A2_tfril: T_tfr16<0>;
 493 def A2_tfrih: T_tfr16<1>;
 494
 495 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 496 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 497 class T_tfr_pred<bit isPredNot, bit isPredNew>
 498   : ALU32Inst<(outs IntRegs:$dst),
 499               (ins PredRegs:$src1, IntRegs:$src2),
 500               "if ("#!if(isPredNot, "!", "")#
 501               "$src1"#!if(isPredNew, ".new", "")#
 502               ") $dst = $src2"> {
 503     bits<5> dst;
 504     bits<2> src1;
 505     bits<5> src2;
 506
 507     let isPredicatedFalse = isPredNot;
 508     let isPredicatedNew = isPredNew;
 509     let IClass = 0b0111;
 510
 511     let Inst{27-24} = 0b0100;
 512     let Inst{23} = isPredNot;
 513     let Inst{13} = isPredNew;
 514     let Inst{12-5} = 0;
 515     let Inst{4-0} = dst;
 516     let Inst{22-21} = src1;
 517     let Inst{20-16} = src2;
 518   }
 519
 520 let isPredicable = 1 in
 521 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 522               "$dst = $src"> {
 523     bits<5> dst;
 524     bits<5> src;
 525
 526     let IClass = 0b0111;
 527
 528     let Inst{27-21} = 0b0000011;
 529     let Inst{20-16} = src;
 530     let Inst{13}    = 0b0;
 531     let Inst{4-0}   = dst;
 532   }
 533
 534 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 535 multiclass tfr_base<string CextOp> {
 536   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 537     def NAME : T_tfr;
 538
 539     // Predicate
 540     def t : T_tfr_pred<0, 0>;
 541     def f : T_tfr_pred<1, 0>;
 542     // Predicate new
 543     def tnew : T_tfr_pred<0, 1>;
 544     def fnew : T_tfr_pred<1, 1>;
 545   }
 546 }
 547
 548 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 549 // Please don't add bits to this instruction as it'll be converted into
 550 // 'combine' before object code emission.
 551 let isPredicated = 1 in
 552 class T_tfrp_pred<bit PredNot, bit PredNew>
 553   : ALU32_rr <(outs DoubleRegs:$dst),
 554               (ins PredRegs:$src1, DoubleRegs:$src2),
 555   "if ("#!if(PredNot, "!", "")#"$src1"
 556         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 557     let isPredicatedFalse = PredNot;
 558     let isPredicatedNew = PredNew;
 559   }
 560
 561 // Assembler mapped to A2_combinew.
 562 // Please don't add bits to this instruction as it'll be converted into
 563 // 'combine' before object code emission.
 564 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 565                (ins DoubleRegs:$src),
 566     "$dst = $src">;
 567
 568 let hasSideEffects = 0 in
 569 multiclass TFR64_base<string BaseName> {
 570   let BaseOpcode = BaseName in {
 571     let isPredicable = 1 in
 572     def NAME : T_tfrp;
 573     // Predicate
 574     def t : T_tfrp_pred <0, 0>;
 575     def f : T_tfrp_pred <1, 0>;
 576     // Predicate new
 577     def tnew : T_tfrp_pred <0, 1>;
 578     def fnew : T_tfrp_pred <1, 1>;
 579   }
 580 }
 581
 582 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 583     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 584     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 585 class T_TFRI_Pred<bit PredNot, bit PredNew>
 586   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 587     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 588     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 589   let isPredicatedFalse = PredNot;
 590   let isPredicatedNew = PredNew;
 591
 592   bits<5> Rd;
 593   bits<2> Pu;
 594   bits<12> s12;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1110;
 598   let Inst{23} = PredNot;
 599   let Inst{22-21} = Pu;
 600   let Inst{20} = 0b0;
 601   let Inst{19-16,12-5} = s12;
 602   let Inst{13} = PredNew;
 603   let Inst{4-0} = Rd;
 604 }
 605
 606 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 607 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 608 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 609 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 610
 611 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 612     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 613     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 614     isPredicated = 0, isPredicable = 1, isReMaterializable = 1 in
 615 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 616     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 617     ImmRegRel, PredRel {
 618   bits<5> Rd;
 619   bits<16> s16;
 620
 621   let IClass = 0b0111;
 622   let Inst{27-24} = 0b1000;
 623   let Inst{23-22,20-16,13-5} = s16;
 624   let Inst{4-0} = Rd;
 625 }
 626
 627 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 628 let isAsmParserOnly = 1 in
 629 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 630
 631 // Assembler mapped
 632 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 633     isAsmParserOnly = 1 in
 634 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 635                       "$dst = #$src1",
 636                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 637
 638 // TODO: see if this instruction can be deleted..
 639 let isExtendable = 1, opExtendable = 1, opExtentBits = 6,
 640     isAsmParserOnly = 1 in
 641 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 642                          "$dst = #$src1">;
 643
 644 //===----------------------------------------------------------------------===//
 645 // ALU32/ALU -
 646 //===----------------------------------------------------------------------===//
 647
 648
 649 //===----------------------------------------------------------------------===//
 650 // ALU32/PERM +
 651 //===----------------------------------------------------------------------===//
 652 // Scalar mux register immediate.
 653 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 654     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 655 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 656       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 657   bits<5> Rd;
 658   bits<2> Pu;
 659   bits<8> s8;
 660   bits<5> Rs;
 661
 662   let IClass = 0b0111;
 663   let Inst{27-24} = 0b0011;
 664   let Inst{23} = MajOp;
 665   let Inst{22-21} = Pu;
 666   let Inst{20-16} = Rs;
 667   let Inst{13}    = 0b0;
 668   let Inst{12-5}  = s8;
 669   let Inst{4-0}   = Rd;
 670 }
 671
 672 let opExtendable = 2 in
 673 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 674                            "$Rd = mux($Pu, #$s8, $Rs)">;
 675
 676 let opExtendable = 3 in
 677 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 678                            "$Rd = mux($Pu, $Rs, #$s8)">;
 679
 680 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 681           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 682
 683 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 684           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 685
 686 // C2_muxii: Scalar mux immediates.
 687 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 688     opExtentBits = 8, opExtendable = 2 in
 689 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 690                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 691   "$Rd = mux($Pu, #$s8, #$S8)" ,
 692   [(set (i32 IntRegs:$Rd),
 693         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 694     bits<5> Rd;
 695     bits<2> Pu;
 696     bits<8> s8;
 697     bits<8> S8;
 698
 699     let IClass = 0b0111;
 700
 701     let Inst{27-25} = 0b101;
 702     let Inst{24-23} = Pu;
 703     let Inst{22-16} = S8{7-1};
 704     let Inst{13}    = S8{0};
 705     let Inst{12-5}  = s8;
 706     let Inst{4-0}   = Rd;
 707   }
 708
 709 //===----------------------------------------------------------------------===//
 710 // template class for non-predicated alu32_2op instructions
 711 // - aslh, asrh, sxtb, sxth, zxth
 712 //===----------------------------------------------------------------------===//
 713 let hasNewValue = 1, opNewValue = 0 in
 714 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 715   ALU32Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rs),
 716              "$Rd = "#mnemonic#"($Rs)", [] > {
 717   bits<5> Rd;
 718   bits<5> Rs;
 719
 720   let IClass = 0b0111;
 721
 722   let Inst{27-24} = 0b0000;
 723   let Inst{23-21} = minOp;
 724   let Inst{13} = 0b0;
 725   let Inst{4-0} = Rd;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 //===----------------------------------------------------------------------===//
 730 // template class for predicated alu32_2op instructions
 731 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 732 //===----------------------------------------------------------------------===//
 733 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
 734 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 735                         bit isPredNew > :
 736   ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 737              !if(isPredNot, "if (!$Pu", "if ($Pu")
 738              #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 739   bits<5> Rd;
 740   bits<2> Pu;
 741   bits<5> Rs;
 742
 743   let IClass = 0b0111;
 744
 745   let Inst{27-24} = 0b0000;
 746   let Inst{23-21} = minOp;
 747   let Inst{13} = 0b1;
 748   let Inst{11} = isPredNot;
 749   let Inst{10} = isPredNew;
 750   let Inst{4-0} = Rd;
 751   let Inst{9-8} = Pu;
 752   let Inst{20-16} = Rs;
 753 }
 754
 755 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 756   let isPredicatedFalse = PredNot in {
 757     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 758
 759     // Predicate new
 760     let isPredicatedNew = 1 in
 761     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 762   }
 763 }
 764
 765 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 766   let BaseOpcode = mnemonic in {
 767     let isPredicable = 1, hasSideEffects = 0 in
 768     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 769
 770     let isPredicated = 1, hasSideEffects = 0 in {
 771       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 772       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 773     }
 774   }
 775 }
 776
 777 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 778 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 779 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 780 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 781 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 782
 783 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 784 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 785 // predicated forms while 'and' doesn't. Since integrated assembler can't
 786 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 787 // immediate operand is set to '255'.
 788
 789 let hasNewValue = 1, opNewValue = 0 in
 790 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 791   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 792     bits<5> Rd;
 793     bits<5> Rs;
 794     bits<10> s10 = 255;
 795
 796     let IClass = 0b0111;
 797
 798     let Inst{27-22} = 0b011000;
 799     let Inst{4-0} = Rd;
 800     let Inst{20-16} = Rs;
 801     let Inst{21} = s10{9};
 802     let Inst{13-5} = s10{8-0};
 803 }
 804
 805 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 806 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 807   let BaseOpcode = mnemonic in {
 808     let isPredicable = 1, hasSideEffects = 0 in
 809     def A2_#NAME : T_ZXTB;
 810
 811     let isPredicated = 1, hasSideEffects = 0 in {
 812       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 813       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 814     }
 815   }
 816 }
 817
 818 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 819
 820 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 821 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 822 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 823 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 824
 825 //===----------------------------------------------------------------------===//
 826 // Template class for vector add and avg
 827 //===----------------------------------------------------------------------===//
 828
 829 class T_VectALU_64 <string opc, bits<3> majOp, bits<3> minOp,
 830                    bit isSat, bit isRnd, bit isCrnd, bit SwapOps >
 831   : ALU64_rr < (outs DoubleRegs:$Rdd),
 832                 (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
 833   "$Rdd = "#opc#"($Rss, $Rtt)"#!if(isRnd, ":rnd", "")
 834                              #!if(isCrnd,":crnd","")
 835                              #!if(isSat, ":sat", ""),
 836   [], "", ALU64_tc_2_SLOT23 > {
 837     bits<5> Rdd;
 838     bits<5> Rss;
 839     bits<5> Rtt;
 840
 841     let IClass = 0b1101;
 842
 843     let Inst{27-24} = 0b0011;
 844     let Inst{23-21} = majOp;
 845     let Inst{20-16} = !if (SwapOps, Rtt, Rss);
 846     let Inst{12-8} = !if (SwapOps, Rss, Rtt);
 847     let Inst{7-5} = minOp;
 848     let Inst{4-0} = Rdd;
 849   }
 850
 851 // ALU64 - Vector add
 852 // Rdd=vadd[u][bhw](Rss,Rtt)
 853 let Itinerary = ALU64_tc_1_SLOT23 in {
 854   def A2_vaddub  : T_VectALU_64 < "vaddub", 0b000, 0b000, 0, 0, 0, 0>;
 855   def A2_vaddh   : T_VectALU_64 < "vaddh",  0b000, 0b010, 0, 0, 0, 0>;
 856   def A2_vaddw   : T_VectALU_64 < "vaddw",  0b000, 0b101, 0, 0, 0, 0>;
 857 }
 858
 859 // Rdd=vadd[u][bhw](Rss,Rtt):sat
 860 let Defs = [USR_OVF] in {
 861   def A2_vaddubs : T_VectALU_64 < "vaddub", 0b000, 0b001, 1, 0, 0, 0>;
 862   def A2_vaddhs  : T_VectALU_64 < "vaddh",  0b000, 0b011, 1, 0, 0, 0>;
 863   def A2_vadduhs : T_VectALU_64 < "vadduh", 0b000, 0b100, 1, 0, 0, 0>;
 864   def A2_vaddws  : T_VectALU_64 < "vaddw",  0b000, 0b110, 1, 0, 0, 0>;
 865 }
 866
 867 // ALU64 - Vector average
 868 // Rdd=vavg[u][bhw](Rss,Rtt)
 869 let Itinerary = ALU64_tc_1_SLOT23 in {
 870   def A2_vavgub : T_VectALU_64 < "vavgub", 0b010, 0b000, 0, 0, 0, 0>;
 871   def A2_vavgh  : T_VectALU_64 < "vavgh",  0b010, 0b010, 0, 0, 0, 0>;
 872   def A2_vavguh : T_VectALU_64 < "vavguh", 0b010, 0b101, 0, 0, 0, 0>;
 873   def A2_vavgw  : T_VectALU_64 < "vavgw",  0b011, 0b000, 0, 0, 0, 0>;
 874   def A2_vavguw : T_VectALU_64 < "vavguw", 0b011, 0b011, 0, 0, 0, 0>;
 875 }
 876
 877 // Rdd=vavg[u][bhw](Rss,Rtt)[:rnd|:crnd]
 878 def A2_vavgubr : T_VectALU_64 < "vavgub", 0b010, 0b001, 0, 1, 0, 0>;
 879 def A2_vavghr  : T_VectALU_64 < "vavgh",  0b010, 0b011, 0, 1, 0, 0>;
 880 def A2_vavghcr : T_VectALU_64 < "vavgh",  0b010, 0b100, 0, 0, 1, 0>;
 881 def A2_vavguhr : T_VectALU_64 < "vavguh", 0b010, 0b110, 0, 1, 0, 0>;
 882
 883 def A2_vavgwr  : T_VectALU_64 < "vavgw",  0b011, 0b001, 0, 1, 0, 0>;
 884 def A2_vavgwcr : T_VectALU_64 < "vavgw",  0b011, 0b010, 0, 0, 1, 0>;
 885 def A2_vavguwr : T_VectALU_64 < "vavguw", 0b011, 0b100, 0, 1, 0, 0>;
 886
 887 // Rdd=vnavg[bh](Rss,Rtt)
 888 let Itinerary = ALU64_tc_1_SLOT23 in {
 889   def A2_vnavgh   : T_VectALU_64 < "vnavgh", 0b100, 0b000, 0, 0, 0, 1>;
 890   def A2_vnavgw   : T_VectALU_64 < "vnavgw", 0b100, 0b011, 0, 0, 0, 1>;
 891 }
 892
 893 // Rdd=vnavg[bh](Rss,Rtt)[:rnd|:crnd]:sat
 894 let Defs = [USR_OVF] in {
 895   def A2_vnavghr  : T_VectALU_64 < "vnavgh", 0b100, 0b001, 1, 1, 0, 1>;
 896   def A2_vnavghcr : T_VectALU_64 < "vnavgh", 0b100, 0b010, 1, 0, 1, 1>;
 897   def A2_vnavgwr  : T_VectALU_64 < "vnavgw", 0b100, 0b100, 1, 1, 0, 1>;
 898   def A2_vnavgwcr : T_VectALU_64 < "vnavgw", 0b100, 0b110, 1, 0, 1, 1>;
 899 }
 900
 901 // Rdd=vsub[u][bh](Rss,Rtt)
 902 let Itinerary = ALU64_tc_1_SLOT23 in {
 903   def A2_vsubub  : T_VectALU_64 < "vsubub", 0b001, 0b000, 0, 0, 0, 1>;
 904   def A2_vsubh   : T_VectALU_64 < "vsubh",  0b001, 0b010, 0, 0, 0, 1>;
 905   def A2_vsubw   : T_VectALU_64 < "vsubw",  0b001, 0b101, 0, 0, 0, 1>;
 906 }
 907
 908 // Rdd=vsub[u][bh](Rss,Rtt):sat
 909 let Defs = [USR_OVF] in {
 910   def A2_vsububs : T_VectALU_64 < "vsubub", 0b001, 0b001, 1, 0, 0, 1>;
 911   def A2_vsubhs  : T_VectALU_64 < "vsubh",  0b001, 0b011, 1, 0, 0, 1>;
 912   def A2_vsubuhs : T_VectALU_64 < "vsubuh", 0b001, 0b100, 1, 0, 0, 1>;
 913   def A2_vsubws  : T_VectALU_64 < "vsubw",  0b001, 0b110, 1, 0, 0, 1>;
 914 }
 915
 916 // Rdd=vmax[u][bhw](Rss,Rtt)
 917 def A2_vmaxb  : T_VectALU_64 < "vmaxb",  0b110, 0b110, 0, 0, 0, 1>;
 918 def A2_vmaxub : T_VectALU_64 < "vmaxub", 0b110, 0b000, 0, 0, 0, 1>;
 919 def A2_vmaxh  : T_VectALU_64 < "vmaxh",  0b110, 0b001, 0, 0, 0, 1>;
 920 def A2_vmaxuh : T_VectALU_64 < "vmaxuh", 0b110, 0b010, 0, 0, 0, 1>;
 921 def A2_vmaxw  : T_VectALU_64 < "vmaxw",  0b110, 0b011, 0, 0, 0, 1>;
 922 def A2_vmaxuw : T_VectALU_64 < "vmaxuw", 0b101, 0b101, 0, 0, 0, 1>;
 923
 924 // Rdd=vmin[u][bhw](Rss,Rtt)
 925 def A2_vminb  : T_VectALU_64 < "vminb",  0b110, 0b111, 0, 0, 0, 1>;
 926 def A2_vminub : T_VectALU_64 < "vminub", 0b101, 0b000, 0, 0, 0, 1>;
 927 def A2_vminh  : T_VectALU_64 < "vminh",  0b101, 0b001, 0, 0, 0, 1>;
 928 def A2_vminuh : T_VectALU_64 < "vminuh", 0b101, 0b010, 0, 0, 0, 1>;
 929 def A2_vminw  : T_VectALU_64 < "vminw",  0b101, 0b011, 0, 0, 0, 1>;
 930 def A2_vminuw : T_VectALU_64 < "vminuw", 0b101, 0b100, 0, 0, 0, 1>;
 931
 932 //===----------------------------------------------------------------------===//
 933 // Template class for vector compare
 934 //===----------------------------------------------------------------------===//
 935 let hasSideEffects = 0 in
 936 class T_vcmp <string Str, bits<4> minOp>
 937   : ALU64_rr <(outs PredRegs:$Pd),
 938               (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
 939   "$Pd = "#Str#"($Rss, $Rtt)", [],
 940   "", ALU64_tc_2early_SLOT23> {
 941     bits<2> Pd;
 942     bits<5> Rss;
 943     bits<5> Rtt;
 944
 945     let IClass = 0b1101;
 946
 947     let Inst{27-23} = 0b00100;
 948     let Inst{13} = minOp{3};
 949     let Inst{7-5} = minOp{2-0};
 950     let Inst{1-0} = Pd;
 951     let Inst{20-16} = Rss;
 952     let Inst{12-8} = Rtt;
 953   }
 954
 955 class T_vcmp_pat<InstHexagon MI, PatFrag Op, ValueType T>
 956   : Pat<(i1 (Op (T DoubleRegs:$Rss), (T DoubleRegs:$Rtt))),
 957         (i1 (MI DoubleRegs:$Rss, DoubleRegs:$Rtt))>;
 958
 959 // Vector compare bytes
 960 def A2_vcmpbeq  : T_vcmp <"vcmpb.eq",  0b0110>;
 961 def A2_vcmpbgtu : T_vcmp <"vcmpb.gtu", 0b0111>;
 962
 963 // Vector compare halfwords
 964 def A2_vcmpheq  : T_vcmp <"vcmph.eq",  0b0011>;
 965 def A2_vcmphgt  : T_vcmp <"vcmph.gt",  0b0100>;
 966 def A2_vcmphgtu : T_vcmp <"vcmph.gtu", 0b0101>;
 967
 968 // Vector compare words
 969 def A2_vcmpweq  : T_vcmp <"vcmpw.eq",  0b0000>;
 970 def A2_vcmpwgt  : T_vcmp <"vcmpw.gt",  0b0001>;
 971 def A2_vcmpwgtu : T_vcmp <"vcmpw.gtu", 0b0010>;
 972
 973 def: T_vcmp_pat<A2_vcmpbeq,  seteq,  v8i8>;
 974 def: T_vcmp_pat<A2_vcmpbgtu, setugt, v8i8>;
 975 def: T_vcmp_pat<A2_vcmpheq,  seteq,  v4i16>;
 976 def: T_vcmp_pat<A2_vcmphgt,  setgt,  v4i16>;
 977 def: T_vcmp_pat<A2_vcmphgtu, setugt, v4i16>;
 978 def: T_vcmp_pat<A2_vcmpweq,  seteq,  v2i32>;
 979 def: T_vcmp_pat<A2_vcmpwgt,  setgt,  v2i32>;
 980 def: T_vcmp_pat<A2_vcmpwgtu, setugt, v2i32>;
 981
 982 //===----------------------------------------------------------------------===//
 983 // ALU32/PERM -
 984 //===----------------------------------------------------------------------===//
 985
 986
 987 //===----------------------------------------------------------------------===//
 988 // ALU32/PRED +
 989 //===----------------------------------------------------------------------===//
 990
 991 //===----------------------------------------------------------------------===//
 992 // ALU32/PRED -
 993 //===----------------------------------------------------------------------===//
 994
 995
 996 //===----------------------------------------------------------------------===//
 997 // ALU64/ALU +
 998 //===----------------------------------------------------------------------===//
 999 // Add.
1000 //===----------------------------------------------------------------------===//
1001 // Template Class
1002 // Add/Subtract halfword
1003 // Rd=add(Rt.L,Rs.[HL])[:sat]
1004 // Rd=sub(Rt.L,Rs.[HL])[:sat]
1005 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
1006 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
1007 //===----------------------------------------------------------------------===//
1008
1009 let  hasNewValue = 1, opNewValue = 0 in
1010 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
1011   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1012   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
1013           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
1014           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
1015           #!if(isSat,":sat","")
1016           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
1017     bits<5> Rd;
1018     bits<5> Rt;
1019     bits<5> Rs;
1020     let IClass = 0b1101;
1021
1022     let Inst{27-23} = 0b01010;
1023     let Inst{22} = hasShift;
1024     let Inst{21} = isSub;
1025     let Inst{7} = isSat;
1026     let Inst{6-5} = LHbits;
1027     let Inst{4-0} = Rd;
1028     let Inst{12-8} = Rt;
1029     let Inst{20-16} = Rs;
1030   }
1031
1032 //Rd=sub(Rt.L,Rs.[LH])
1033 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
1034 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
1035
1036 //Rd=add(Rt.L,Rs.[LH])
1037 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
1038 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
1039
1040 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF] in {
1041   //Rd=sub(Rt.L,Rs.[LH]):sat
1042   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
1043   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
1044
1045   //Rd=add(Rt.L,Rs.[LH]):sat
1046   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
1047   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
1048 }
1049
1050 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
1051 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
1052 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
1053 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
1054 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
1055
1056 //Rd=add(Rt.[LH],Rs.[LH]):<<16
1057 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
1058 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
1059 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
1060 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
1061
1062 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF] in {
1063   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
1064   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
1065   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
1066   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
1067   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
1068
1069   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
1070   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
1071   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
1072   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
1073   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
1074 }
1075
1076 // Add halfword.
1077 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
1078          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
1079
1080 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
1081          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
1082
1083 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
1084          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
1085
1086 // Subtract halfword.
1087 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
1088          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
1089
1090 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
1091          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
1092
1093 let hasSideEffects = 0, hasNewValue = 1 in
1094 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
1095       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1096       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1097   bits<5> Rd;
1098   bits<5> Rs;
1099   bits<5> Rt;
1100
1101   let IClass = 0b1101;
1102   let Inst{27-24} = 0b0000;
1103   let Inst{20-16} = Rs;
1104   let Inst{12-8} = Rt;
1105   let Inst{4-0} = Rd;
1106 }
1107
1108 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
1109 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
1110   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1111   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
1112           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
1113     bits<5> Rd;
1114     bits<5> Rt;
1115     bits<5> Rs;
1116
1117     let IClass = 0b1101;
1118
1119     let Inst{27-23} = 0b01011;
1120     let Inst{22-21} = !if(isMax, 0b10, 0b01);
1121     let Inst{7} = isUnsigned;
1122     let Inst{4-0} = Rd;
1123     let Inst{12-8} = !if(isMax, Rs, Rt);
1124     let Inst{20-16} = !if(isMax, Rt, Rs);
1125   }
1126
1127 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
1128 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1129 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1130 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1131
1132 // Here, depending on  the operand being selected, we'll either generate a
1133 // min or max instruction.
1134 // Ex:
1135 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1136 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1137 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1138 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1139
1140 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1141                           InstHexagon Inst, InstHexagon SwapInst> {
1142   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1143                    (VT RC:$src1), (VT RC:$src2)),
1144            (Inst RC:$src1, RC:$src2)>;
1145   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1146                    (VT RC:$src2), (VT RC:$src1)),
1147            (SwapInst RC:$src1, RC:$src2)>;
1148 }
1149
1150
1151 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1152   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1153
1154   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1155                                             (i32 PositiveHalfWord:$src2))),
1156                                     (i32 PositiveHalfWord:$src1),
1157                                     (i32 PositiveHalfWord:$src2))), i16),
1158            (Inst IntRegs:$src1, IntRegs:$src2)>;
1159
1160   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1161                                             (i32 PositiveHalfWord:$src2))),
1162                                     (i32 PositiveHalfWord:$src2),
1163                                     (i32 PositiveHalfWord:$src1))), i16),
1164            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1165 }
1166
1167 let AddedComplexity = 200 in {
1168   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1169   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1170   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1171   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1172   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1173   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1174   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1175   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1176 }
1177
1178 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1179   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1180              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1181   let isCompare = 1;
1182   let isCommutable = IsComm;
1183   let hasSideEffects = 0;
1184
1185   bits<2> Pd;
1186   bits<5> Rs;
1187   bits<5> Rt;
1188
1189   let IClass = 0b1101;
1190   let Inst{27-21} = 0b0010100;
1191   let Inst{20-16} = Rs;
1192   let Inst{12-8} = Rt;
1193   let Inst{7-5} = MinOp;
1194   let Inst{1-0} = Pd;
1195 }
1196
1197 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1198 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1199 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1200
1201 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1202   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1203         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1204
1205 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1206 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1207 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1208 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1209 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1210
1211 def C2_vmux : ALU64_rr<(outs DoubleRegs:$Rd),
1212       (ins PredRegs:$Pu, DoubleRegs:$Rs, DoubleRegs:$Rt),
1213       "$Rd = vmux($Pu, $Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1214   let hasSideEffects = 0;
1215
1216   bits<5> Rd;
1217   bits<2> Pu;
1218   bits<5> Rs;
1219   bits<5> Rt;
1220
1221   let IClass = 0b1101;
1222   let Inst{27-24} = 0b0001;
1223   let Inst{20-16} = Rs;
1224   let Inst{12-8} = Rt;
1225   let Inst{6-5} = Pu;
1226   let Inst{4-0} = Rd;
1227 }
1228
1229 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1230                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1231                  string Op2Pfx>
1232   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1233              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1234              "", ALU64_tc_1_SLOT23> {
1235   let hasSideEffects = 0;
1236   let isCommutable = IsComm;
1237
1238   bits<5> Rs;
1239   bits<5> Rt;
1240   bits<5> Rd;
1241
1242   let IClass = 0b1101;
1243   let Inst{27-24} = RegType;
1244   let Inst{23-21} = MajOp;
1245   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1246   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1247   let Inst{7-5} = MinOp;
1248   let Inst{4-0} = Rd;
1249 }
1250
1251 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1252                     bit OpsRev, bit IsComm>
1253   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1254                IsComm, "">;
1255
1256 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1257 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1258
1259 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1260 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1261
1262 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1263                       bit IsNeg>
1264   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1265                !if(IsNeg,"~","")>;
1266
1267 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1268 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1269 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1270
1271 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1272 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1273 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1274
1275 //===----------------------------------------------------------------------===//
1276 // ALU64/ALU -
1277 //===----------------------------------------------------------------------===//
1278
1279 //===----------------------------------------------------------------------===//
1280 // ALU64/BIT +
1281 //===----------------------------------------------------------------------===//
1282 //
1283 //===----------------------------------------------------------------------===//
1284 // ALU64/BIT -
1285 //===----------------------------------------------------------------------===//
1286
1287 //===----------------------------------------------------------------------===//
1288 // ALU64/PERM +
1289 //===----------------------------------------------------------------------===//
1290 //
1291 //===----------------------------------------------------------------------===//
1292 // ALU64/PERM -
1293 //===----------------------------------------------------------------------===//
1294
1295 //===----------------------------------------------------------------------===//
1296 // CR +
1297 //===----------------------------------------------------------------------===//
1298 // Logical reductions on predicates.
1299
1300 // Looping instructions.
1301
1302 // Pipelined looping instructions.
1303
1304 // Logical operations on predicates.
1305 let hasSideEffects = 0 in
1306 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1307     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1308              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1309   bits<2> Pd;
1310   bits<2> Ps;
1311
1312   let IClass = 0b0110;
1313   let Inst{27-23} = 0b10111;
1314   let Inst{22-21} = OpBits;
1315   let Inst{20} = 0b0;
1316   let Inst{17-16} = Ps;
1317   let Inst{13} = 0b0;
1318   let Inst{1-0} = Pd;
1319 }
1320
1321 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1322 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1323 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1324
1325 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1326          (C2_not PredRegs:$Ps)>;
1327
1328 let hasSideEffects = 0 in
1329 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1330     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1331              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1332              [], "", CR_tc_2early_SLOT23> {
1333   bits<2> Pd;
1334   bits<2> Ps;
1335   bits<2> Pt;
1336
1337   let IClass = 0b0110;
1338   let Inst{27-24} = 0b1011;
1339   let Inst{23-21} = OpBits;
1340   let Inst{20} = 0b0;
1341   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1342   let Inst{13} = 0b0;                // instructions.
1343   let Inst{9-8} = !if(Rev,Ps,Pt);
1344   let Inst{1-0} = Pd;
1345 }
1346
1347 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1348 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1349 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1350 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1351 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1352
1353 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1354 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1355 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1356 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1357 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1358
1359 let hasSideEffects = 0, hasNewValue = 1 in
1360 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1361       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1362   bits<5> Rd;
1363   bits<2> Ps;
1364   bits<2> Pt;
1365
1366   let IClass = 0b1000;
1367   let Inst{27-24} = 0b1001;
1368   let Inst{22-21} = 0b00;
1369   let Inst{17-16} = Ps;
1370   let Inst{9-8} = Pt;
1371   let Inst{4-0} = Rd;
1372 }
1373
1374 let hasSideEffects = 0 in
1375 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1376       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1377   bits<5> Rd;
1378   bits<2> Pt;
1379
1380   let IClass = 0b1000;
1381   let Inst{27-24} = 0b0110;
1382   let Inst{9-8} = Pt;
1383   let Inst{4-0} = Rd;
1384 }
1385
1386 // User control register transfer.
1387 //===----------------------------------------------------------------------===//
1388 // CR -
1389 //===----------------------------------------------------------------------===//
1390
1391 //===----------------------------------------------------------------------===//
1392 // JR +
1393 //===----------------------------------------------------------------------===//
1394
1395 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1396                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1397 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1398
1399 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1400 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1401
1402 class CondStr<string CReg, bit True, bit New> {
1403   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1404 }
1405 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1406   string S = Mnemonic # !if(Taken, ":t", !if(New, ":nt", ""));
1407 }
1408
1409 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1410     isPredicable = 1,
1411     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1412     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1413 class T_JMP<string ExtStr>
1414   : JInst<(outs), (ins brtarget:$dst),
1415       "jump " # ExtStr # "$dst",
1416       [], "", J_tc_2early_SLOT23> {
1417     bits<24> dst;
1418     let IClass = 0b0101;
1419
1420     let Inst{27-25} = 0b100;
1421     let Inst{24-16} = dst{23-15};
1422     let Inst{13-1} = dst{14-2};
1423 }
1424
1425 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1426     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1427     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1428 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1429   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1430       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1431         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1432         ExtStr # "$dst",
1433       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1434     let isTaken = isTak;
1435     let isPredicatedFalse = PredNot;
1436     let isPredicatedNew = isPredNew;
1437     bits<2> src;
1438     bits<17> dst;
1439
1440     let IClass = 0b0101;
1441
1442     let Inst{27-24} = 0b1100;
1443     let Inst{21} = PredNot;
1444     let Inst{12} = isTak;
1445     let Inst{11} = isPredNew;
1446     let Inst{9-8} = src;
1447     let Inst{23-22} = dst{16-15};
1448     let Inst{20-16} = dst{14-10};
1449     let Inst{13} = dst{9};
1450     let Inst{7-1} = dst{8-2};
1451   }
1452
1453 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1454   def NAME       : T_JMP_c<PredNot, 0, 0, ExtStr>; // not taken
1455   // Predicate new
1456   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1457   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1458 }
1459
1460 multiclass JMP_base<string BaseOp, string ExtStr> {
1461   let BaseOpcode = BaseOp in {
1462     def NAME : T_JMP<ExtStr>;
1463     defm t : JMP_Pred<0, ExtStr>;
1464     defm f : JMP_Pred<1, ExtStr>;
1465   }
1466 }
1467
1468 // Jumps to address stored in a register, JUMPR_MISC
1469 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1470 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1471     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1472 class T_JMPr
1473   : JRInst<(outs), (ins IntRegs:$dst),
1474       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1475     bits<5> dst;
1476
1477     let IClass = 0b0101;
1478     let Inst{27-21} = 0b0010100;
1479     let Inst{20-16} = dst;
1480 }
1481
1482 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1483     hasSideEffects = 0, InputType = "reg" in
1484 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1485   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1486       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1487         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1488       "", J_tc_2early_SLOT2> {
1489
1490     let isTaken = isTak;
1491     let isPredicatedFalse = PredNot;
1492     let isPredicatedNew = isPredNew;
1493     bits<2> src;
1494     bits<5> dst;
1495
1496     let IClass = 0b0101;
1497
1498     let Inst{27-22} = 0b001101;
1499     let Inst{21} = PredNot;
1500     let Inst{20-16} = dst;
1501     let Inst{12} = isTak;
1502     let Inst{11} = isPredNew;
1503     let Inst{9-8} = src;
1504 }
1505
1506 multiclass JMPR_Pred<bit PredNot> {
1507   def NAME        : T_JMPr_c<PredNot, 0, 0>; // not taken
1508   // Predicate new
1509   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1510   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1511 }
1512
1513 multiclass JMPR_base<string BaseOp> {
1514   let BaseOpcode = BaseOp in {
1515     def NAME : T_JMPr;
1516     defm t : JMPR_Pred<0>;
1517     defm f : JMPR_Pred<1>;
1518   }
1519 }
1520
1521 let isCall = 1, hasSideEffects = 1 in
1522 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1523                dag InputDag = (ins IntRegs:$Rs)>
1524   : JRInst<(outs), InputDag,
1525       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1526                                  "if ($Pu) callr $Rs"),
1527                                  "callr $Rs"),
1528       [], "", J_tc_2early_SLOT2> {
1529     bits<5> Rs;
1530     bits<2> Pu;
1531     let isPredicated = isPred;
1532     let isPredicatedFalse = isPredNot;
1533
1534     let IClass = 0b0101;
1535     let Inst{27-25} = 0b000;
1536     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1537     let Inst{22} = 0;
1538     let Inst{21} = isPredNot;
1539     let Inst{9-8} = !if (isPred, Pu, 0b00);
1540     let Inst{20-16} = Rs;
1541
1542   }
1543
1544 let Defs = VolatileV3.Regs in {
1545   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1546   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1547 }
1548
1549 let isTerminator = 1, hasSideEffects = 0 in {
1550   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1551
1552   // Deal with explicit assembly
1553   //  - never extened a jump #,  always extend a jump ##
1554   let isAsmParserOnly = 1 in {
1555     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1556     defm J2_jump_noext : JMP_base<"JMP", "#">;
1557   }
1558
1559   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1560
1561   let isReturn = 1, isCodeGenOnly = 1 in
1562   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1563 }
1564
1565 def: Pat<(br bb:$dst),
1566          (J2_jump brtarget:$dst)>;
1567 def: Pat<(retflag),
1568          (JMPret (i32 R31))>;
1569 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1570          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1571
1572 // A return through builtin_eh_return.
1573 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1574     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1575 def EH_RETURN_JMPR : T_JMPr;
1576
1577 def: Pat<(eh_return),
1578          (EH_RETURN_JMPR (i32 R31))>;
1579 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1580          (J2_jumpr IntRegs:$dst)>;
1581 def: Pat<(brind (i32 IntRegs:$dst)),
1582          (J2_jumpr IntRegs:$dst)>;
1583
1584 //===----------------------------------------------------------------------===//
1585 // JR -
1586 //===----------------------------------------------------------------------===//
1587
1588 //===----------------------------------------------------------------------===//
1589 // LD +
1590 //===----------------------------------------------------------------------===//
1591
1592 // Load - Base with Immediate offset addressing mode
1593 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1594 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1595                  Operand ImmOp>
1596   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1597   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1598     bits<4> name;
1599     bits<5> dst;
1600     bits<5> src1;
1601     bits<14> offset;
1602     bits<11> offsetBits;
1603
1604     string ImmOpStr = !cast<string>(ImmOp);
1605     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1606                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1607                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1608                                       /* s11_0Ext */ offset{10-0})));
1609     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1610                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1611                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1612                                         /* s11_0Ext */ 11)));
1613     let hasNewValue = !if (!eq(!cast<string>(RC), "DoubleRegs"), 0, 1);
1614
1615     let IClass = 0b1001;
1616
1617     let Inst{27}    = 0b0;
1618     let Inst{26-25} = offsetBits{10-9};
1619     let Inst{24-21} = MajOp;
1620     let Inst{20-16} = src1;
1621     let Inst{13-5}  = offsetBits{8-0};
1622     let Inst{4-0}   = dst;
1623   }
1624
1625 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1626 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1627                   Operand ImmOp, bit isNot, bit isPredNew>
1628   : LDInst<(outs RC:$dst),
1629            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1630   "if ("#!if(isNot, "!$src1", "$src1")
1631        #!if(isPredNew, ".new", "")
1632        #") $dst = "#mnemonic#"($src2 + #$offset)",
1633   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1634     bits<5> dst;
1635     bits<2> src1;
1636     bits<5> src2;
1637     bits<9> offset;
1638     bits<6> offsetBits;
1639     string ImmOpStr = !cast<string>(ImmOp);
1640
1641     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1642                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1643                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1644                                       /* u6_0Ext */ offset{5-0})));
1645     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1646                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1647                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1648                                         /* u6_0Ext */ 6)));
1649     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1650     let isPredicatedNew = isPredNew;
1651     let isPredicatedFalse = isNot;
1652
1653     let IClass = 0b0100;
1654
1655     let Inst{27}    = 0b0;
1656     let Inst{27}    = 0b0;
1657     let Inst{26}    = isNot;
1658     let Inst{25}    = isPredNew;
1659     let Inst{24-21} = MajOp;
1660     let Inst{20-16} = src2;
1661     let Inst{13}    = 0b0;
1662     let Inst{12-11} = src1;
1663     let Inst{10-5}  = offsetBits;
1664     let Inst{4-0}   = dst;
1665   }
1666
1667 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1668 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1669                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1670   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1671     let isPredicable = 1 in
1672     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1673
1674     // Predicated
1675     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1676     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1677
1678     // Predicated new
1679     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1680     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1681   }
1682 }
1683
1684 let accessSize = ByteAccess in {
1685   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1686   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1687 }
1688
1689 let accessSize = HalfWordAccess, opExtentAlign = 1 in {
1690   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1691   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1692 }
1693
1694 let accessSize = WordAccess, opExtentAlign = 2 in
1695 defm loadri: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext, 0b1100>;
1696
1697 let accessSize = DoubleWordAccess, opExtentAlign = 3 in
1698 defm loadrd: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext, 0b1110>;
1699
1700 let accessSize = HalfWordAccess, opExtentAlign = 1 in {
1701   def L2_loadbsw2_io:   T_load_io<"membh",  IntRegs, 0b0001, s11_1Ext>;
1702   def L2_loadbzw2_io:   T_load_io<"memubh", IntRegs, 0b0011, s11_1Ext>;
1703 }
1704
1705 let accessSize = WordAccess, opExtentAlign = 2 in {
1706   def L2_loadbzw4_io: T_load_io<"memubh", DoubleRegs, 0b0101, s11_2Ext>;
1707   def L2_loadbsw4_io: T_load_io<"membh",  DoubleRegs, 0b0111, s11_2Ext>;
1708 }
1709
1710 // Patterns to select load-indexed (i.e. load from base+offset).
1711 multiclass Loadx_pat<PatFrag Load, ValueType VT, PatLeaf ImmPred,
1712                      InstHexagon MI> {
1713   def: Pat<(VT (Load AddrFI:$fi)), (VT (MI AddrFI:$fi, 0))>;
1714   def: Pat<(VT (Load (add (i32 IntRegs:$Rs), ImmPred:$Off))),
1715            (VT (MI IntRegs:$Rs, imm:$Off))>;
1716   def: Pat<(VT (Load (i32 IntRegs:$Rs))), (VT (MI IntRegs:$Rs, 0))>;
1717 }
1718
1719 let AddedComplexity = 20 in {
1720   defm: Loadx_pat<load,           i32, s11_2ExtPred, L2_loadri_io>;
1721   defm: Loadx_pat<load,           i64, s11_3ExtPred, L2_loadrd_io>;
1722   defm: Loadx_pat<atomic_load_8 , i32, s11_0ExtPred, L2_loadrub_io>;
1723   defm: Loadx_pat<atomic_load_16, i32, s11_1ExtPred, L2_loadruh_io>;
1724   defm: Loadx_pat<atomic_load_32, i32, s11_2ExtPred, L2_loadri_io>;
1725   defm: Loadx_pat<atomic_load_64, i64, s11_3ExtPred, L2_loadrd_io>;
1726
1727   defm: Loadx_pat<extloadi1,      i32, s11_0ExtPred, L2_loadrub_io>;
1728   defm: Loadx_pat<extloadi8,      i32, s11_0ExtPred, L2_loadrub_io>;
1729   defm: Loadx_pat<extloadi16,     i32, s11_1ExtPred, L2_loadruh_io>;
1730   defm: Loadx_pat<sextloadi8,     i32, s11_0ExtPred, L2_loadrb_io>;
1731   defm: Loadx_pat<sextloadi16,    i32, s11_1ExtPred, L2_loadrh_io>;
1732   defm: Loadx_pat<zextloadi1,     i32, s11_0ExtPred, L2_loadrub_io>;
1733   defm: Loadx_pat<zextloadi8,     i32, s11_0ExtPred, L2_loadrub_io>;
1734   defm: Loadx_pat<zextloadi16,    i32, s11_1ExtPred, L2_loadruh_io>;
1735   // No sextloadi1.
1736 }
1737
1738 // Sign-extending loads of i1 need to replicate the lowest bit throughout
1739 // the 32-bit value. Since the loaded value can only be 0 or 1, 0-v should
1740 // do the trick.
1741 let AddedComplexity = 20 in
1742 def: Pat<(i32 (sextloadi1 (i32 IntRegs:$Rs))),
1743          (A2_subri 0, (L2_loadrub_io IntRegs:$Rs, 0))>;
1744
1745 //===----------------------------------------------------------------------===//
1746 // Post increment load
1747 //===----------------------------------------------------------------------===//
1748 //===----------------------------------------------------------------------===//
1749 // Template class for non-predicated post increment loads with immediate offset.
1750 //===----------------------------------------------------------------------===//
1751 let hasSideEffects = 0, addrMode = PostInc in
1752 class T_load_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1753                      bits<4> MajOp >
1754   : LDInstPI <(outs RC:$dst, IntRegs:$dst2),
1755   (ins IntRegs:$src1, ImmOp:$offset),
1756   "$dst = "#mnemonic#"($src1++#$offset)" ,
1757   [],
1758   "$src1 = $dst2" > ,
1759   PredNewRel {
1760     bits<5> dst;
1761     bits<5> src1;
1762     bits<7> offset;
1763     bits<4> offsetBits;
1764
1765     string ImmOpStr = !cast<string>(ImmOp);
1766     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1767                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1768                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1769                                       /* s4_0Imm */ offset{3-0})));
1770     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1771
1772     let IClass = 0b1001;
1773
1774     let Inst{27-25} = 0b101;
1775     let Inst{24-21} = MajOp;
1776     let Inst{20-16} = src1;
1777     let Inst{13-12} = 0b00;
1778     let Inst{8-5} = offsetBits;
1779     let Inst{4-0}   = dst;
1780   }
1781
1782 //===----------------------------------------------------------------------===//
1783 // Template class for predicated post increment loads with immediate offset.
1784 //===----------------------------------------------------------------------===//
1785 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
1786 class T_pload_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1787                           bits<4> MajOp, bit isPredNot, bit isPredNew >
1788   : LDInst <(outs RC:$dst, IntRegs:$dst2),
1789             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1790   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1791   ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1792   [] ,
1793   "$src2 = $dst2" > ,
1794   PredNewRel {
1795     bits<5> dst;
1796     bits<2> src1;
1797     bits<5> src2;
1798     bits<7> offset;
1799     bits<4> offsetBits;
1800
1801     let isPredicatedNew = isPredNew;
1802     let isPredicatedFalse = isPredNot;
1803
1804     string ImmOpStr = !cast<string>(ImmOp);
1805     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1806                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1807                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1808                                       /* s4_0Imm */ offset{3-0})));
1809     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1810
1811     let IClass = 0b1001;
1812
1813     let Inst{27-25} = 0b101;
1814     let Inst{24-21} = MajOp;
1815     let Inst{20-16} = src2;
1816     let Inst{13} = 0b1;
1817     let Inst{12} = isPredNew;
1818     let Inst{11} = isPredNot;
1819     let Inst{10-9} = src1;
1820     let Inst{8-5}  = offsetBits;
1821     let Inst{4-0}  = dst;
1822   }
1823
1824 //===----------------------------------------------------------------------===//
1825 // Multiclass for post increment loads with immediate offset.
1826 //===----------------------------------------------------------------------===//
1827
1828 multiclass LD_PostInc <string mnemonic, string BaseOp, RegisterClass RC,
1829                        Operand ImmOp, bits<4> MajOp> {
1830   let BaseOpcode = "POST_"#BaseOp in {
1831     let isPredicable = 1 in
1832     def L2_#NAME#_pi : T_load_pi < mnemonic, RC, ImmOp, MajOp>;
1833
1834     // Predicated
1835     def L2_p#NAME#t_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 0>;
1836     def L2_p#NAME#f_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 0>;
1837
1838     // Predicated new
1839     def L2_p#NAME#tnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 1>;
1840     def L2_p#NAME#fnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 1>;
1841   }
1842 }
1843
1844 // post increment byte loads with immediate offset
1845 let accessSize = ByteAccess in {
1846   defm loadrb  : LD_PostInc <"memb",  "LDrib", IntRegs, s4_0Imm, 0b1000>;
1847   defm loadrub : LD_PostInc <"memub", "LDriub", IntRegs, s4_0Imm, 0b1001>;
1848 }
1849
1850 // post increment halfword loads with immediate offset
1851 let accessSize = HalfWordAccess, opExtentAlign = 1 in {
1852   defm loadrh  : LD_PostInc <"memh",  "LDrih", IntRegs, s4_1Imm, 0b1010>;
1853   defm loadruh : LD_PostInc <"memuh", "LDriuh", IntRegs, s4_1Imm, 0b1011>;
1854 }
1855
1856 // post increment word loads with immediate offset
1857 let accessSize = WordAccess, opExtentAlign = 2 in
1858 defm loadri : LD_PostInc <"memw", "LDriw", IntRegs, s4_2Imm, 0b1100>;
1859
1860 // post increment doubleword loads with immediate offset
1861 let accessSize = DoubleWordAccess, opExtentAlign = 3 in
1862 defm loadrd : LD_PostInc <"memd", "LDrid", DoubleRegs, s4_3Imm, 0b1110>;
1863
1864 // Rd=memb[u]h(Rx++#s4:1)
1865 // Rdd=memb[u]h(Rx++#s4:2)
1866 let accessSize = HalfWordAccess, opExtentAlign = 1 in {
1867   def L2_loadbsw2_pi   : T_load_pi <"membh", IntRegs, s4_1Imm, 0b0001>;
1868   def L2_loadbzw2_pi   : T_load_pi <"memubh", IntRegs, s4_1Imm, 0b0011>;
1869 }
1870 let accessSize = WordAccess, opExtentAlign = 2, hasNewValue = 0 in {
1871   def L2_loadbsw4_pi   : T_load_pi <"membh", DoubleRegs, s4_2Imm, 0b0111>;
1872   def L2_loadbzw4_pi   : T_load_pi <"memubh", DoubleRegs, s4_2Imm, 0b0101>;
1873 }
1874
1875 //===----------------------------------------------------------------------===//
1876 // Template class for post increment loads with register offset.
1877 //===----------------------------------------------------------------------===//
1878 let hasSideEffects = 0, addrMode = PostInc in
1879 class T_load_pr <string mnemonic, RegisterClass RC, bits<4> MajOp,
1880                        MemAccessSize AccessSz>
1881   : LDInstPI <(outs RC:$dst, IntRegs:$_dst_),
1882               (ins IntRegs:$src1, ModRegs:$src2),
1883   "$dst = "#mnemonic#"($src1++$src2)" ,
1884   [], "$src1 = $_dst_" > {
1885     bits<5> dst;
1886     bits<5> src1;
1887     bits<1> src2;
1888
1889     let accessSize = AccessSz;
1890     let IClass = 0b1001;
1891
1892     let Inst{27-25} = 0b110;
1893     let Inst{24-21} = MajOp;
1894     let Inst{20-16} = src1;
1895     let Inst{13}    = src2;
1896     let Inst{12}    = 0b0;
1897     let Inst{7}     = 0b0;
1898     let Inst{4-0}   = dst;
1899   }
1900
1901 let hasNewValue = 1 in {
1902   def L2_loadrb_pr  : T_load_pr <"memb",  IntRegs, 0b1000, ByteAccess>;
1903   def L2_loadrub_pr : T_load_pr <"memub", IntRegs, 0b1001, ByteAccess>;
1904   def L2_loadrh_pr  : T_load_pr <"memh",  IntRegs, 0b1010, HalfWordAccess>;
1905   def L2_loadruh_pr : T_load_pr <"memuh", IntRegs, 0b1011, HalfWordAccess>;
1906   def L2_loadri_pr  : T_load_pr <"memw",  IntRegs, 0b1100, WordAccess>;
1907
1908   def L2_loadbzw2_pr : T_load_pr <"memubh", IntRegs, 0b0011, HalfWordAccess>;
1909 }
1910
1911 def L2_loadrd_pr   : T_load_pr <"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
1912 def L2_loadbzw4_pr : T_load_pr <"memubh", DoubleRegs, 0b0101, WordAccess>;
1913
1914 // Load predicate.
1915 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1916     isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in
1917 def LDriw_pred : LDInst<(outs PredRegs:$dst),
1918                         (ins IntRegs:$addr, s11_2Ext:$off),
1919                         ".error \"should not emit\"", []>;
1920
1921 let Defs = [R29, R30, R31], Uses = [R30], hasSideEffects = 0 in
1922   def L2_deallocframe : LDInst<(outs), (ins),
1923                      "deallocframe",
1924                      []> {
1925     let IClass = 0b1001;
1926
1927     let Inst{27-16} = 0b000000011110;
1928     let Inst{13} = 0b0;
1929     let Inst{4-0} = 0b11110;
1930 }
1931
1932 // Load / Post increment circular addressing mode.
1933 let Uses = [CS], hasSideEffects = 0 in
1934 class T_load_pcr<string mnemonic, RegisterClass RC, bits<4> MajOp>
1935   : LDInst <(outs RC:$dst, IntRegs:$_dst_),
1936             (ins IntRegs:$Rz, ModRegs:$Mu),
1937   "$dst = "#mnemonic#"($Rz ++ I:circ($Mu))", [],
1938   "$Rz = $_dst_" > {
1939     bits<5> dst;
1940     bits<5> Rz;
1941     bit Mu;
1942
1943     let hasNewValue = !if (!eq(!cast<string>(RC), "DoubleRegs"), 0, 1);
1944     let IClass = 0b1001;
1945
1946     let Inst{27-25} = 0b100;
1947     let Inst{24-21} = MajOp;
1948     let Inst{20-16} = Rz;
1949     let Inst{13} = Mu;
1950     let Inst{12} = 0b0;
1951     let Inst{9} = 0b1;
1952     let Inst{7} = 0b0;
1953     let Inst{4-0} = dst;
1954  }
1955
1956 let accessSize = ByteAccess in {
1957   def L2_loadrb_pcr  : T_load_pcr <"memb",  IntRegs, 0b1000>;
1958   def L2_loadrub_pcr : T_load_pcr <"memub", IntRegs, 0b1001>;
1959 }
1960
1961 let accessSize = HalfWordAccess in {
1962   def L2_loadrh_pcr   : T_load_pcr <"memh",   IntRegs, 0b1010>;
1963   def L2_loadruh_pcr  : T_load_pcr <"memuh",  IntRegs, 0b1011>;
1964   def L2_loadbsw2_pcr : T_load_pcr <"membh",  IntRegs, 0b0001>;
1965   def L2_loadbzw2_pcr : T_load_pcr <"memubh", IntRegs, 0b0011>;
1966 }
1967
1968 let accessSize = WordAccess in {
1969   def  L2_loadri_pcr  : T_load_pcr <"memw", IntRegs, 0b1100>;
1970   let hasNewValue = 0 in {
1971     def L2_loadbzw4_pcr : T_load_pcr <"memubh", DoubleRegs, 0b0101>;
1972     def L2_loadbsw4_pcr : T_load_pcr <"membh",  DoubleRegs, 0b0111>;
1973   }
1974 }
1975
1976 let accessSize = DoubleWordAccess in
1977 def L2_loadrd_pcr  : T_load_pcr <"memd", DoubleRegs, 0b1110>;
1978
1979 //===----------------------------------------------------------------------===//
1980 // Circular loads with immediate offset.
1981 //===----------------------------------------------------------------------===//
1982 let Uses = [CS], mayLoad = 1, hasSideEffects = 0 in
1983 class T_load_pci <string mnemonic, RegisterClass RC,
1984                   Operand ImmOp, bits<4> MajOp>
1985   : LDInstPI<(outs RC:$dst, IntRegs:$_dst_),
1986              (ins IntRegs:$Rz, ImmOp:$offset, ModRegs:$Mu),
1987   "$dst = "#mnemonic#"($Rz ++ #$offset:circ($Mu))", [],
1988   "$Rz = $_dst_"> {
1989     bits<5> dst;
1990     bits<5> Rz;
1991     bits<1> Mu;
1992     bits<7> offset;
1993     bits<4> offsetBits;
1994
1995     string ImmOpStr = !cast<string>(ImmOp);
1996     let hasNewValue = !if (!eq(!cast<string>(RC), "DoubleRegs"), 0, 1);
1997     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1998                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1999                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
2000                                       /* s4_0Imm */ offset{3-0})));
2001     let IClass      = 0b1001;
2002     let Inst{27-25} = 0b100;
2003     let Inst{24-21} = MajOp;
2004     let Inst{20-16} = Rz;
2005     let Inst{13}    = Mu;
2006     let Inst{12}    = 0b0;
2007     let Inst{9}     = 0b0;
2008     let Inst{8-5}   = offsetBits;
2009     let Inst{4-0}   = dst;
2010   }
2011
2012 // Byte variants of circ load
2013 let accessSize = ByteAccess in {
2014   def L2_loadrb_pci  : T_load_pci <"memb",  IntRegs, s4_0Imm, 0b1000>;
2015   def L2_loadrub_pci : T_load_pci <"memub", IntRegs, s4_0Imm, 0b1001>;
2016 }
2017
2018 // Half word variants of circ load
2019 let accessSize = HalfWordAccess in {
2020   def L2_loadrh_pci   : T_load_pci <"memh",   IntRegs, s4_1Imm, 0b1010>;
2021   def L2_loadruh_pci  : T_load_pci <"memuh",  IntRegs, s4_1Imm, 0b1011>;
2022   def L2_loadbzw2_pci : T_load_pci <"memubh", IntRegs, s4_1Imm, 0b0011>;
2023   def L2_loadbsw2_pci : T_load_pci <"membh",  IntRegs, s4_1Imm, 0b0001>;
2024 }
2025
2026 // Word variants of circ load
2027 let accessSize = WordAccess in
2028 def L2_loadri_pci   : T_load_pci <"memw",   IntRegs,    s4_2Imm, 0b1100>;
2029
2030 let accessSize = WordAccess, hasNewValue = 0 in {
2031   def L2_loadbzw4_pci : T_load_pci <"memubh", DoubleRegs, s4_2Imm, 0b0101>;
2032   def L2_loadbsw4_pci : T_load_pci <"membh",  DoubleRegs, s4_2Imm, 0b0111>;
2033 }
2034
2035 let accessSize = DoubleWordAccess, hasNewValue = 0 in
2036 def L2_loadrd_pci : T_load_pci <"memd", DoubleRegs, s4_3Imm, 0b1110>;
2037
2038 // L[24]_load[wd]_locked: Load word/double with lock.
2039 let isSoloAX = 1 in
2040 class T_load_locked <string mnemonic, RegisterClass RC>
2041   : LD0Inst <(outs RC:$dst),
2042              (ins IntRegs:$src),
2043     "$dst = "#mnemonic#"($src)"> {
2044     bits<5> dst;
2045     bits<5> src;
2046     let IClass = 0b1001;
2047     let Inst{27-21} = 0b0010000;
2048     let Inst{20-16} = src;
2049     let Inst{13-12} = !if (!eq(mnemonic, "memd_locked"), 0b01, 0b00);
2050     let Inst{5}   = 0;
2051     let Inst{4-0} = dst;
2052 }
2053 let hasNewValue = 1, accessSize = WordAccess, opNewValue = 0 in
2054   def L2_loadw_locked : T_load_locked <"memw_locked", IntRegs>;
2055 let accessSize = DoubleWordAccess in
2056   def L4_loadd_locked : T_load_locked <"memd_locked", DoubleRegs>;
2057
2058 // S[24]_store[wd]_locked: Store word/double conditionally.
2059 let isSoloAX = 1, isPredicateLate = 1 in
2060 class T_store_locked <string mnemonic, RegisterClass RC>
2061   : ST0Inst <(outs PredRegs:$Pd), (ins IntRegs:$Rs, RC:$Rt),
2062     mnemonic#"($Rs, $Pd) = $Rt"> {
2063     bits<2> Pd;
2064     bits<5> Rs;
2065     bits<5> Rt;
2066
2067     let IClass = 0b1010;
2068     let Inst{27-23} = 0b00001;
2069     let Inst{22} = !if (!eq(mnemonic, "memw_locked"), 0b0, 0b1);
2070     let Inst{21} = 0b1;
2071     let Inst{20-16} = Rs;
2072     let Inst{12-8} = Rt;
2073     let Inst{1-0} = Pd;
2074 }
2075
2076 let accessSize = WordAccess in
2077 def S2_storew_locked : T_store_locked <"memw_locked", IntRegs>;
2078
2079 let accessSize = DoubleWordAccess in
2080 def S4_stored_locked : T_store_locked <"memd_locked", DoubleRegs>;
2081
2082 //===----------------------------------------------------------------------===//
2083 // Bit-reversed loads with auto-increment register
2084 //===----------------------------------------------------------------------===//
2085 let hasSideEffects = 0 in
2086 class T_load_pbr<string mnemonic, RegisterClass RC,
2087                             MemAccessSize addrSize, bits<4> majOp>
2088   : LDInst
2089     <(outs RC:$dst, IntRegs:$_dst_),
2090      (ins IntRegs:$Rz, ModRegs:$Mu),
2091      "$dst = "#mnemonic#"($Rz ++ $Mu:brev)" ,
2092       [] , "$Rz = $_dst_" > {
2093
2094       let accessSize = addrSize;
2095
2096       bits<5> dst;
2097       bits<5> Rz;
2098       bits<1> Mu;
2099
2100       let IClass = 0b1001;
2101
2102       let Inst{27-25} = 0b111;
2103       let Inst{24-21} = majOp;
2104       let Inst{20-16} = Rz;
2105       let Inst{13} = Mu;
2106       let Inst{12} = 0b0;
2107       let Inst{7} = 0b0;
2108       let Inst{4-0} = dst;
2109   }
2110
2111 let hasNewValue =1, opNewValue = 0 in {
2112   def L2_loadrb_pbr   : T_load_pbr <"memb",  IntRegs, ByteAccess, 0b1000>;
2113   def L2_loadrub_pbr  : T_load_pbr <"memub", IntRegs, ByteAccess, 0b1001>;
2114   def L2_loadrh_pbr   : T_load_pbr <"memh",  IntRegs, HalfWordAccess, 0b1010>;
2115   def L2_loadruh_pbr  : T_load_pbr <"memuh", IntRegs, HalfWordAccess, 0b1011>;
2116   def L2_loadbsw2_pbr : T_load_pbr <"membh", IntRegs, HalfWordAccess, 0b0001>;
2117   def L2_loadbzw2_pbr : T_load_pbr <"memubh", IntRegs, HalfWordAccess, 0b0011>;
2118   def L2_loadri_pbr : T_load_pbr <"memw", IntRegs, WordAccess, 0b1100>;
2119 }
2120
2121 def L2_loadbzw4_pbr : T_load_pbr <"memubh", DoubleRegs, WordAccess, 0b0101>;
2122 def L2_loadbsw4_pbr : T_load_pbr <"membh",  DoubleRegs, WordAccess, 0b0111>;
2123 def L2_loadrd_pbr : T_load_pbr <"memd", DoubleRegs, DoubleWordAccess, 0b1110>;
2124
2125 //===----------------------------------------------------------------------===//
2126 // LD -
2127 //===----------------------------------------------------------------------===//
2128
2129 //===----------------------------------------------------------------------===//
2130 // MTYPE/ALU +
2131 //===----------------------------------------------------------------------===//
2132 //===----------------------------------------------------------------------===//
2133 // MTYPE/ALU -
2134 //===----------------------------------------------------------------------===//
2135
2136 //===----------------------------------------------------------------------===//
2137 // MTYPE/COMPLEX +
2138 //===----------------------------------------------------------------------===//
2139 //===----------------------------------------------------------------------===//
2140 // MTYPE/COMPLEX -
2141 //===----------------------------------------------------------------------===//
2142
2143 //===----------------------------------------------------------------------===//
2144 // MTYPE/MPYH +
2145 //===----------------------------------------------------------------------===//
2146
2147 //===----------------------------------------------------------------------===//
2148 // Template Class
2149 // MPYS / Multipy signed/unsigned halfwords
2150 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
2151 //===----------------------------------------------------------------------===//
2152
2153 let hasNewValue = 1, opNewValue = 0 in
2154 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
2155                  bit hasShift, bit isUnsigned>
2156   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2157   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2158                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2159                                        #!if(hasShift,":<<1","")
2160                                        #!if(isRnd,":rnd","")
2161                                        #!if(isSat,":sat",""),
2162   [], "", M_tc_3x_SLOT23 > {
2163     bits<5> Rd;
2164     bits<5> Rs;
2165     bits<5> Rt;
2166
2167     let IClass = 0b1110;
2168
2169     let Inst{27-24} = 0b1100;
2170     let Inst{23} = hasShift;
2171     let Inst{22} = isUnsigned;
2172     let Inst{21} = isRnd;
2173     let Inst{7} = isSat;
2174     let Inst{6-5} = LHbits;
2175     let Inst{4-0} = Rd;
2176     let Inst{20-16} = Rs;
2177     let Inst{12-8} = Rt;
2178   }
2179
2180 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2181 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
2182 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
2183 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
2184 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
2185 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
2186 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
2187 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
2188 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
2189
2190 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2191 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
2192 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
2193 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
2194 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
2195 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
2196 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
2197 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
2198 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
2199
2200 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
2201 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
2202 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
2203 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
2204 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
2205 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
2206 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
2207 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
2208 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
2209
2210 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2211 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
2212 let Defs = [USR_OVF] in {
2213   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
2214   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
2215   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
2216   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
2217   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
2218   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
2219   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
2220   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
2221
2222   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
2223   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
2224   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
2225   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
2226   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
2227   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
2228   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
2229   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
2230 }
2231
2232 //===----------------------------------------------------------------------===//
2233 // Template Class
2234 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2235 // result from the accumulator.
2236 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2237 //===----------------------------------------------------------------------===//
2238
2239 let hasNewValue = 1, opNewValue = 0 in
2240 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
2241                  bit hasShift, bit isUnsigned >
2242   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2243   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2244                               #"($Rs."#!if(LHbits{1},"h","l")
2245                               #", $Rt."#!if(LHbits{0},"h)","l)")
2246                               #!if(hasShift,":<<1","")
2247                               #!if(isSat,":sat",""),
2248   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
2249     bits<5> Rx;
2250     bits<5> Rs;
2251     bits<5> Rt;
2252
2253     let IClass = 0b1110;
2254     let Inst{27-24} = 0b1110;
2255     let Inst{23} = hasShift;
2256     let Inst{22} = isUnsigned;
2257     let Inst{21} = isNac;
2258     let Inst{7} = isSat;
2259     let Inst{6-5} = LHbits;
2260     let Inst{4-0} = Rx;
2261     let Inst{20-16} = Rs;
2262     let Inst{12-8} = Rt;
2263   }
2264
2265 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2266 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
2267 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
2268 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
2269 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
2270 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
2271 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
2272 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
2273 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
2274
2275 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2276 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
2277 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
2278 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
2279 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
2280 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
2281 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
2282 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
2283 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
2284
2285 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2286 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
2287 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
2288 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
2289 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
2290 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
2291 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
2292 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
2293 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
2294
2295 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2296 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
2297 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
2298 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
2299 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
2300 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
2301 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
2302 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
2303 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
2304
2305 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2306 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
2307 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
2308 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
2309 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
2310 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
2311 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
2312 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
2313 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
2314
2315 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2316 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
2317 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
2318 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
2319 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
2320 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
2321 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
2322 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
2323 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
2324
2325 //===----------------------------------------------------------------------===//
2326 // Template Class
2327 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2328 // result from the 64-bit destination register.
2329 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2330 //===----------------------------------------------------------------------===//
2331
2332 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2333   : MInst_acc<(outs DoubleRegs:$Rxx),
2334               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2335   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2336                                 #"($Rs."#!if(LHbits{1},"h","l")
2337                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2338                                 #!if(hasShift,":<<1",""),
2339   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2340     bits<5> Rxx;
2341     bits<5> Rs;
2342     bits<5> Rt;
2343
2344     let IClass = 0b1110;
2345
2346     let Inst{27-24} = 0b0110;
2347     let Inst{23} = hasShift;
2348     let Inst{22} = isUnsigned;
2349     let Inst{21} = isNac;
2350     let Inst{7} = 0;
2351     let Inst{6-5} = LHbits;
2352     let Inst{4-0} = Rxx;
2353     let Inst{20-16} = Rs;
2354     let Inst{12-8} = Rt;
2355   }
2356
2357 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2358 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2359 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2360 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2361
2362 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2363 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2364 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2365 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2366
2367 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2368 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2369 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2370 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2371
2372 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2373 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2374 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2375 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2376
2377 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2378 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2379 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2380 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2381
2382 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2383 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2384 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2385 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2386
2387 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2388 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2389 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2390 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2391
2392 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2393 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2394 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2395 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2396
2397 //===----------------------------------------------------------------------===//
2398 // Template Class -- Vector Multipy
2399 // Used for complex multiply real or imaginary, dual multiply and even halfwords
2400 //===----------------------------------------------------------------------===//
2401 class T_M2_vmpy < string opc, bits<3> MajOp, bits<3> MinOp, bit hasShift,
2402                   bit isRnd, bit isSat >
2403   : MInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
2404   "$Rdd = "#opc#"($Rss, $Rtt)"#!if(hasShift,":<<1","")
2405                               #!if(isRnd,":rnd","")
2406                               #!if(isSat,":sat",""),
2407   [] > {
2408     bits<5> Rdd;
2409     bits<5> Rss;
2410     bits<5> Rtt;
2411
2412     let IClass = 0b1110;
2413
2414     let Inst{27-24} = 0b1000;
2415     let Inst{23-21} = MajOp;
2416     let Inst{7-5} = MinOp;
2417     let Inst{4-0} = Rdd;
2418     let Inst{20-16} = Rss;
2419     let Inst{12-8} = Rtt;
2420   }
2421
2422 // Vector complex multiply imaginary: Rdd=vcmpyi(Rss,Rtt)[:<<1]:sat
2423 let Defs = [USR_OVF] in {
2424 def M2_vcmpy_s1_sat_i: T_M2_vmpy <"vcmpyi", 0b110, 0b110, 1, 0, 1>;
2425 def M2_vcmpy_s0_sat_i: T_M2_vmpy <"vcmpyi", 0b010, 0b110, 0, 0, 1>;
2426
2427 // Vector complex multiply real: Rdd=vcmpyr(Rss,Rtt)[:<<1]:sat
2428 def M2_vcmpy_s1_sat_r: T_M2_vmpy <"vcmpyr", 0b101, 0b110, 1, 0, 1>;
2429 def M2_vcmpy_s0_sat_r: T_M2_vmpy <"vcmpyr", 0b001, 0b110, 0, 0, 1>;
2430
2431 // Vector dual multiply: Rdd=vdmpy(Rss,Rtt)[:<<1]:sat
2432 def M2_vdmpys_s1: T_M2_vmpy <"vdmpy", 0b100, 0b100, 1, 0, 1>;
2433 def M2_vdmpys_s0: T_M2_vmpy <"vdmpy", 0b000, 0b100, 0, 0, 1>;
2434
2435 // Vector multiply even halfwords: Rdd=vmpyeh(Rss,Rtt)[:<<1]:sat
2436 def M2_vmpy2es_s1: T_M2_vmpy <"vmpyeh", 0b100, 0b110, 1, 0, 1>;
2437 def M2_vmpy2es_s0: T_M2_vmpy <"vmpyeh", 0b000, 0b110, 0, 0, 1>;
2438
2439 //Rdd=vmpywoh(Rss,Rtt)[:<<1][:rnd]:sat
2440 def M2_mmpyh_s0:  T_M2_vmpy <"vmpywoh", 0b000, 0b111, 0, 0, 1>;
2441 def M2_mmpyh_s1:  T_M2_vmpy <"vmpywoh", 0b100, 0b111, 1, 0, 1>;
2442 def M2_mmpyh_rs0: T_M2_vmpy <"vmpywoh", 0b001, 0b111, 0, 1, 1>;
2443 def M2_mmpyh_rs1: T_M2_vmpy <"vmpywoh", 0b101, 0b111, 1, 1, 1>;
2444
2445 //Rdd=vmpyweh(Rss,Rtt)[:<<1][:rnd]:sat
2446 def M2_mmpyl_s0:  T_M2_vmpy <"vmpyweh", 0b000, 0b101, 0, 0, 1>;
2447 def M2_mmpyl_s1:  T_M2_vmpy <"vmpyweh", 0b100, 0b101, 1, 0, 1>;
2448 def M2_mmpyl_rs0: T_M2_vmpy <"vmpyweh", 0b001, 0b101, 0, 1, 1>;
2449 def M2_mmpyl_rs1: T_M2_vmpy <"vmpyweh", 0b101, 0b101, 1, 1, 1>;
2450
2451 //Rdd=vmpywouh(Rss,Rtt)[:<<1][:rnd]:sat
2452 def M2_mmpyuh_s0:  T_M2_vmpy <"vmpywouh", 0b010, 0b111, 0, 0, 1>;
2453 def M2_mmpyuh_s1:  T_M2_vmpy <"vmpywouh", 0b110, 0b111, 1, 0, 1>;
2454 def M2_mmpyuh_rs0: T_M2_vmpy <"vmpywouh", 0b011, 0b111, 0, 1, 1>;
2455 def M2_mmpyuh_rs1: T_M2_vmpy <"vmpywouh", 0b111, 0b111, 1, 1, 1>;
2456
2457 //Rdd=vmpyweuh(Rss,Rtt)[:<<1][:rnd]:sat
2458 def M2_mmpyul_s0:  T_M2_vmpy <"vmpyweuh", 0b010, 0b101, 0, 0, 1>;
2459 def M2_mmpyul_s1:  T_M2_vmpy <"vmpyweuh", 0b110, 0b101, 1, 0, 1>;
2460 def M2_mmpyul_rs0: T_M2_vmpy <"vmpyweuh", 0b011, 0b101, 0, 1, 1>;
2461 def M2_mmpyul_rs1: T_M2_vmpy <"vmpyweuh", 0b111, 0b101, 1, 1, 1>;
2462 }
2463
2464 let hasNewValue = 1, opNewValue = 0 in
2465 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2466                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2467                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2468   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2469   "$dst = "#mnemonic
2470            #"($src1, $src2"#op2Suffix#")"
2471            #!if(MajOp{2}, ":<<1", "")
2472            #!if(isRnd, ":rnd", "")
2473            #!if(isSat, ":sat", "")
2474            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2475     bits<5> dst;
2476     bits<5> src1;
2477     bits<5> src2;
2478
2479     let IClass = 0b1110;
2480
2481     let Inst{27-24} = RegTyBits;
2482     let Inst{23-21} = MajOp;
2483     let Inst{20-16} = src1;
2484     let Inst{13}    = 0b0;
2485     let Inst{12-8}  = src2;
2486     let Inst{7-5}   = MinOp;
2487     let Inst{4-0}   = dst;
2488   }
2489
2490 class T_MType_vrcmpy <string mnemonic, bits<3> MajOp, bits<3> MinOp, bit isHi>
2491   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, 1, 1, "", 1, isHi>;
2492
2493 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2494                    bit isSat = 0, bit isRnd = 0 >
2495   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2496
2497 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2498                     bit isSat = 0, bit isRnd = 0 >
2499   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2500
2501 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2502                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2503   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2504
2505 def M2_vradduh    : T_MType_dd <"vradduh", 0b000, 0b001, 0, 0>;
2506 def M2_vdmpyrs_s0 : T_MType_dd <"vdmpy",   0b000, 0b000, 1, 1>;
2507 def M2_vdmpyrs_s1 : T_MType_dd <"vdmpy",   0b100, 0b000, 1, 1>;
2508
2509 let CextOpcode = "mpyi", InputType = "reg" in
2510 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2511
2512 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2513 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2514
2515 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2516
2517 def M2_vmpy2s_s0pack : T_MType_rr1 <"vmpyh", 0b001, 0b111, 1, 1>;
2518 def M2_vmpy2s_s1pack : T_MType_rr1 <"vmpyh", 0b101, 0b111, 1, 1>;
2519
2520 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2521 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2522
2523 def M2_cmpyrs_s0  : T_MType_rr2 <"cmpy", 0b001, 0b110, 1, 1>;
2524 def M2_cmpyrs_s1  : T_MType_rr2 <"cmpy", 0b101, 0b110, 1, 1>;
2525 def M2_cmpyrsc_s0 : T_MType_rr2 <"cmpy", 0b011, 0b110, 1, 1, "*">;
2526 def M2_cmpyrsc_s1 : T_MType_rr2 <"cmpy", 0b111, 0b110, 1, 1, "*">;
2527
2528 // V4 Instructions
2529 def M2_vraddh : T_MType_dd <"vraddh", 0b001, 0b111, 0>;
2530 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2531 def M2_mpy_up_s1 : T_MType_rr1 <"mpy", 0b101, 0b010, 0>;
2532 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2533
2534 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2535 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2536
2537 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2538 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2539 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2540
2541 let hasNewValue = 1, opNewValue = 0 in
2542 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2543   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2544   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2545    pattern, "", M_tc_3x_SLOT23> {
2546     bits<5> Rd;
2547     bits<5> Rs;
2548     bits<8> u8;
2549
2550     let IClass = 0b1110;
2551
2552     let Inst{27-24} = 0b0000;
2553     let Inst{23} = isNeg;
2554     let Inst{13} = 0b0;
2555     let Inst{4-0} = Rd;
2556     let Inst{20-16} = Rs;
2557     let Inst{12-5} = u8;
2558   }
2559
2560 let isExtendable = 1, opExtentBits = 8, opExtendable = 2 in
2561 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2562                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2563
2564 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2565                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2566                                                     u8ImmPred:$u8)))]>;
2567
2568 // Assember mapped to M2_mpyi
2569 let isAsmParserOnly = 1 in
2570 def M2_mpyui : MInst<(outs IntRegs:$dst),
2571                      (ins IntRegs:$src1, IntRegs:$src2),
2572   "$dst = mpyui($src1, $src2)">;
2573
2574 // Rd=mpyi(Rs,#m9)
2575 // s9 is NOT the same as m9 - but it works.. so far.
2576 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2577 // depending on the value of m9. See Arch Spec.
2578 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2579     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1,
2580     isAsmParserOnly = 1 in
2581 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2582     "$dst = mpyi($src1, #$src2)",
2583     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2584                                    s9ExtPred:$src2))]>, ImmRegRel;
2585
2586 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2587     InputType = "imm" in
2588 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2589                       list<dag> pattern = []>
2590  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2591   "$dst "#mnemonic#"($src2, #$src3)",
2592   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2593     bits<5> dst;
2594     bits<5> src2;
2595     bits<8> src3;
2596
2597     let IClass = 0b1110;
2598
2599     let Inst{27-26} = 0b00;
2600     let Inst{25-23} = MajOp;
2601     let Inst{20-16} = src2;
2602     let Inst{13} = 0b0;
2603     let Inst{12-5} = src3;
2604     let Inst{4-0} = dst;
2605   }
2606
2607 let InputType = "reg", hasNewValue = 1 in
2608 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2609                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2610                       bit isSat = 0, bit isShift = 0>
2611   : MInst < (outs IntRegs:$dst),
2612             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2613   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2614                           #!if(isShift, ":<<1", "")
2615                           #!if(isSat, ":sat", ""),
2616   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2617     bits<5> dst;
2618     bits<5> src2;
2619     bits<5> src3;
2620
2621     let IClass = 0b1110;
2622
2623     let Inst{27-24} = 0b1111;
2624     let Inst{23-21} = MajOp;
2625     let Inst{20-16} = !if(isSwap, src3, src2);
2626     let Inst{13} = 0b0;
2627     let Inst{12-8} = !if(isSwap, src2, src3);
2628     let Inst{7-5} = MinOp;
2629     let Inst{4-0} = dst;
2630   }
2631
2632 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23 in {
2633   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2634                   [(set (i32 IntRegs:$dst),
2635                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2636                              IntRegs:$src1))]>, ImmRegRel;
2637
2638   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2639                  [(set (i32 IntRegs:$dst),
2640                        (add (mul IntRegs:$src2, IntRegs:$src3),
2641                             IntRegs:$src1))]>, ImmRegRel;
2642 }
2643
2644 let CextOpcode = "ADD_acc" in {
2645   let isExtentSigned = 1 in
2646   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2647                  [(set (i32 IntRegs:$dst),
2648                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2649                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2650
2651   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2652                  [(set (i32 IntRegs:$dst),
2653                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2654                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2655 }
2656
2657 let CextOpcode = "SUB_acc" in {
2658   let isExtentSigned = 1 in
2659   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2660
2661   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2662 }
2663
2664 let Itinerary = M_tc_3x_SLOT23 in
2665 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2666
2667 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2668 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2669
2670 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2671                         PatLeaf ImmPred>
2672   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2673          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2674
2675 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2676   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2677          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2678
2679 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2680 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2681
2682 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2683 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2684
2685 //===----------------------------------------------------------------------===//
2686 // Template Class -- XType Vector Instructions
2687 //===----------------------------------------------------------------------===//
2688 class T_XTYPE_Vect < string opc, bits<3> MajOp, bits<3> MinOp, bit isConj >
2689   : MInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
2690   "$Rdd = "#opc#"($Rss, $Rtt"#!if(isConj,"*)",")"),
2691   [] > {
2692     bits<5> Rdd;
2693     bits<5> Rss;
2694     bits<5> Rtt;
2695
2696     let IClass = 0b1110;
2697
2698     let Inst{27-24} = 0b1000;
2699     let Inst{23-21} = MajOp;
2700     let Inst{7-5} = MinOp;
2701     let Inst{4-0} = Rdd;
2702     let Inst{20-16} = Rss;
2703     let Inst{12-8} = Rtt;
2704   }
2705
2706 class T_XTYPE_Vect_acc < string opc, bits<3> MajOp, bits<3> MinOp, bit isConj >
2707   : MInst <(outs DoubleRegs:$Rdd),
2708            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
2709   "$Rdd += "#opc#"($Rss, $Rtt"#!if(isConj,"*)",")"),
2710   [], "$dst2 = $Rdd",M_tc_3x_SLOT23 > {
2711     bits<5> Rdd;
2712     bits<5> Rss;
2713     bits<5> Rtt;
2714
2715     let IClass = 0b1110;
2716
2717     let Inst{27-24} = 0b1010;
2718     let Inst{23-21} = MajOp;
2719     let Inst{7-5} = MinOp;
2720     let Inst{4-0} = Rdd;
2721     let Inst{20-16} = Rss;
2722     let Inst{12-8} = Rtt;
2723   }
2724
2725 class T_XTYPE_Vect_diff < bits<3> MajOp, string opc >
2726   : MInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rtt, DoubleRegs:$Rss),
2727   "$Rdd = "#opc#"($Rtt, $Rss)",
2728   [], "",M_tc_2_SLOT23 > {
2729     bits<5> Rdd;
2730     bits<5> Rss;
2731     bits<5> Rtt;
2732
2733     let IClass = 0b1110;
2734
2735     let Inst{27-24} = 0b1000;
2736     let Inst{23-21} = MajOp;
2737     let Inst{7-5} = 0b000;
2738     let Inst{4-0} = Rdd;
2739     let Inst{20-16} = Rss;
2740     let Inst{12-8} = Rtt;
2741   }
2742
2743 // Vector reduce add unsigned bytes: Rdd32=vrmpybu(Rss32,Rtt32)
2744 def A2_vraddub: T_XTYPE_Vect <"vraddub", 0b010, 0b001, 0>;
2745 def A2_vraddub_acc: T_XTYPE_Vect_acc <"vraddub", 0b010, 0b001, 0>;
2746
2747 // Vector sum of absolute differences unsigned bytes: Rdd=vrsadub(Rss,Rtt)
2748 def A2_vrsadub: T_XTYPE_Vect <"vrsadub", 0b010, 0b010, 0>;
2749 def A2_vrsadub_acc: T_XTYPE_Vect_acc <"vrsadub", 0b010, 0b010, 0>;
2750
2751 // Vector absolute difference: Rdd=vabsdiffh(Rtt,Rss)
2752 def M2_vabsdiffh: T_XTYPE_Vect_diff<0b011, "vabsdiffh">;
2753
2754 // Vector absolute difference words: Rdd=vabsdiffw(Rtt,Rss)
2755 def M2_vabsdiffw: T_XTYPE_Vect_diff<0b001, "vabsdiffw">;
2756
2757 // Vector reduce complex multiply real or imaginary:
2758 // Rdd[+]=vrcmpy[ir](Rss,Rtt[*])
2759 def M2_vrcmpyi_s0:  T_XTYPE_Vect <"vrcmpyi", 0b000, 0b000, 0>;
2760 def M2_vrcmpyi_s0c: T_XTYPE_Vect <"vrcmpyi", 0b010, 0b000, 1>;
2761 def M2_vrcmaci_s0:  T_XTYPE_Vect_acc <"vrcmpyi", 0b000, 0b000, 0>;
2762 def M2_vrcmaci_s0c: T_XTYPE_Vect_acc <"vrcmpyi", 0b010, 0b000, 1>;
2763
2764 def M2_vrcmpyr_s0:  T_XTYPE_Vect <"vrcmpyr", 0b000, 0b001, 0>;
2765 def M2_vrcmpyr_s0c: T_XTYPE_Vect <"vrcmpyr", 0b011, 0b001, 1>;
2766 def M2_vrcmacr_s0:  T_XTYPE_Vect_acc <"vrcmpyr", 0b000, 0b001, 0>;
2767 def M2_vrcmacr_s0c: T_XTYPE_Vect_acc <"vrcmpyr", 0b011, 0b001, 1>;
2768
2769 // Vector reduce halfwords:
2770 // Rdd[+]=vrmpyh(Rss,Rtt)
2771 def M2_vrmpy_s0: T_XTYPE_Vect <"vrmpyh", 0b000, 0b010, 0>;
2772 def M2_vrmac_s0: T_XTYPE_Vect_acc <"vrmpyh", 0b000, 0b010, 0>;
2773
2774 //===----------------------------------------------------------------------===//
2775 // Template Class -- Vector Multipy with accumulation.
2776 // Used for complex multiply real or imaginary, dual multiply and even halfwords
2777 //===----------------------------------------------------------------------===//
2778 let Defs = [USR_OVF] in
2779 class T_M2_vmpy_acc_sat < string opc, bits<3> MajOp, bits<3> MinOp,
2780                           bit hasShift, bit isRnd >
2781   : MInst <(outs DoubleRegs:$Rxx),
2782            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
2783   "$Rxx += "#opc#"($Rss, $Rtt)"#!if(hasShift,":<<1","")
2784                                #!if(isRnd,":rnd","")#":sat",
2785   [], "$dst2 = $Rxx",M_tc_3x_SLOT23 > {
2786     bits<5> Rxx;
2787     bits<5> Rss;
2788     bits<5> Rtt;
2789
2790     let IClass = 0b1110;
2791
2792     let Inst{27-24} = 0b1010;
2793     let Inst{23-21} = MajOp;
2794     let Inst{7-5} = MinOp;
2795     let Inst{4-0} = Rxx;
2796     let Inst{20-16} = Rss;
2797     let Inst{12-8} = Rtt;
2798   }
2799
2800 class T_M2_vmpy_acc < string opc, bits<3> MajOp, bits<3> MinOp,
2801                       bit hasShift, bit isRnd >
2802   : MInst <(outs DoubleRegs:$Rxx),
2803            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
2804   "$Rxx += "#opc#"($Rss, $Rtt)"#!if(hasShift,":<<1","")
2805                                #!if(isRnd,":rnd",""),
2806   [], "$dst2 = $Rxx",M_tc_3x_SLOT23 > {
2807     bits<5> Rxx;
2808     bits<5> Rss;
2809     bits<5> Rtt;
2810
2811     let IClass = 0b1110;
2812
2813     let Inst{27-24} = 0b1010;
2814     let Inst{23-21} = MajOp;
2815     let Inst{7-5} = MinOp;
2816     let Inst{4-0} = Rxx;
2817     let Inst{20-16} = Rss;
2818     let Inst{12-8} = Rtt;
2819   }
2820
2821 // Vector multiply word by signed half with accumulation
2822 // Rxx+=vmpyw[eo]h(Rss,Rtt)[:<<1][:rnd]:sat
2823 def M2_mmacls_s1:  T_M2_vmpy_acc_sat <"vmpyweh", 0b100, 0b101, 1, 0>;
2824 def M2_mmacls_s0:  T_M2_vmpy_acc_sat <"vmpyweh", 0b000, 0b101, 0, 0>;
2825 def M2_mmacls_rs1: T_M2_vmpy_acc_sat <"vmpyweh", 0b101, 0b101, 1, 1>;
2826 def M2_mmacls_rs0: T_M2_vmpy_acc_sat <"vmpyweh", 0b001, 0b101, 0, 1>;
2827
2828 def M2_mmachs_s1:  T_M2_vmpy_acc_sat <"vmpywoh", 0b100, 0b111, 1, 0>;
2829 def M2_mmachs_s0:  T_M2_vmpy_acc_sat <"vmpywoh", 0b000, 0b111, 0, 0>;
2830 def M2_mmachs_rs1: T_M2_vmpy_acc_sat <"vmpywoh", 0b101, 0b111, 1, 1>;
2831 def M2_mmachs_rs0: T_M2_vmpy_acc_sat <"vmpywoh", 0b001, 0b111, 0, 1>;
2832
2833 // Vector multiply word by unsigned half with accumulation
2834 // Rxx+=vmpyw[eo]uh(Rss,Rtt)[:<<1][:rnd]:sat
2835 def M2_mmaculs_s1:  T_M2_vmpy_acc_sat <"vmpyweuh", 0b110, 0b101, 1, 0>;
2836 def M2_mmaculs_s0:  T_M2_vmpy_acc_sat <"vmpyweuh", 0b010, 0b101, 0, 0>;
2837 def M2_mmaculs_rs1: T_M2_vmpy_acc_sat <"vmpyweuh", 0b111, 0b101, 1, 1>;
2838 def M2_mmaculs_rs0: T_M2_vmpy_acc_sat <"vmpyweuh", 0b011, 0b101, 0, 1>;
2839
2840 def M2_mmacuhs_s1:  T_M2_vmpy_acc_sat <"vmpywouh", 0b110, 0b111, 1, 0>;
2841 def M2_mmacuhs_s0:  T_M2_vmpy_acc_sat <"vmpywouh", 0b010, 0b111, 0, 0>;
2842 def M2_mmacuhs_rs1: T_M2_vmpy_acc_sat <"vmpywouh", 0b111, 0b111, 1, 1>;
2843 def M2_mmacuhs_rs0: T_M2_vmpy_acc_sat <"vmpywouh", 0b011, 0b111, 0, 1>;
2844
2845 // Vector multiply even halfwords with accumulation
2846 // Rxx+=vmpyeh(Rss,Rtt)[:<<1][:sat]
2847 def M2_vmac2es:    T_M2_vmpy_acc     <"vmpyeh", 0b001, 0b010, 0, 0>;
2848 def M2_vmac2es_s1: T_M2_vmpy_acc_sat <"vmpyeh", 0b100, 0b110, 1, 0>;
2849 def M2_vmac2es_s0: T_M2_vmpy_acc_sat <"vmpyeh", 0b000, 0b110, 0, 0>;
2850
2851 // Vector dual multiply with accumulation
2852 // Rxx+=vdmpy(Rss,Rtt)[:sat]
2853 def M2_vdmacs_s1: T_M2_vmpy_acc_sat <"vdmpy", 0b100, 0b100, 1, 0>;
2854 def M2_vdmacs_s0: T_M2_vmpy_acc_sat <"vdmpy", 0b000, 0b100, 0, 0>;
2855
2856 // Vector complex multiply real or imaginary with accumulation
2857 // Rxx+=vcmpy[ir](Rss,Rtt):sat
2858 def M2_vcmac_s0_sat_r: T_M2_vmpy_acc_sat <"vcmpyr", 0b001, 0b100, 0, 0>;
2859 def M2_vcmac_s0_sat_i: T_M2_vmpy_acc_sat <"vcmpyi", 0b010, 0b100, 0, 0>;
2860
2861 //===----------------------------------------------------------------------===//
2862 // Template Class -- Multiply signed/unsigned halfwords with and without
2863 // saturation and rounding
2864 //===----------------------------------------------------------------------===//
2865 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2866   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2867   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2868                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2869                                        #!if(hasShift,":<<1","")
2870                                        #!if(isRnd,":rnd",""),
2871   [] > {
2872     bits<5> Rdd;
2873     bits<5> Rs;
2874     bits<5> Rt;
2875
2876     let IClass = 0b1110;
2877
2878     let Inst{27-24} = 0b0100;
2879     let Inst{23} = hasShift;
2880     let Inst{22} = isUnsigned;
2881     let Inst{21} = isRnd;
2882     let Inst{6-5} = LHbits;
2883     let Inst{4-0} = Rdd;
2884     let Inst{20-16} = Rs;
2885     let Inst{12-8} = Rt;
2886 }
2887
2888 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2889 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2890 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2891 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2892
2893 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2894 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2895 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2896 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2897
2898 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2899 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2900 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2901 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2902
2903 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2904 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2905 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2906 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2907
2908 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2909 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2910 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2911 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2912 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2913
2914 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2915 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2916 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2917 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2918
2919 //===----------------------------------------------------------------------===//
2920 // Template Class for xtype mpy:
2921 // Vector multiply
2922 // Complex multiply
2923 // multiply 32X32 and use full result
2924 //===----------------------------------------------------------------------===//
2925 let hasSideEffects = 0 in
2926 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2927                      bit isSat, bit hasShift, bit isConj>
2928    : MInst <(outs DoubleRegs:$Rdd),
2929             (ins IntRegs:$Rs, IntRegs:$Rt),
2930   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2931                                 #!if(hasShift,":<<1","")
2932                                 #!if(isSat,":sat",""),
2933   [] > {
2934     bits<5> Rdd;
2935     bits<5> Rs;
2936     bits<5> Rt;
2937
2938     let IClass = 0b1110;
2939
2940     let Inst{27-24} = 0b0101;
2941     let Inst{23-21} = MajOp;
2942     let Inst{20-16} = Rs;
2943     let Inst{12-8} = Rt;
2944     let Inst{7-5} = MinOp;
2945     let Inst{4-0} = Rdd;
2946   }
2947
2948 //===----------------------------------------------------------------------===//
2949 // Template Class for xtype mpy with accumulation into 64-bit:
2950 // Vector multiply
2951 // Complex multiply
2952 // multiply 32X32 and use full result
2953 //===----------------------------------------------------------------------===//
2954 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2955                          bit isSat, bit hasShift, bit isConj>
2956   : MInst <(outs DoubleRegs:$Rxx),
2957            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2958   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2959                                    #!if(hasShift,":<<1","")
2960                                    #!if(isSat,":sat",""),
2961
2962   [] , "$dst2 = $Rxx" > {
2963     bits<5> Rxx;
2964     bits<5> Rs;
2965     bits<5> Rt;
2966
2967     let IClass = 0b1110;
2968
2969     let Inst{27-24} = 0b0111;
2970     let Inst{23-21} = MajOp;
2971     let Inst{20-16} = Rs;
2972     let Inst{12-8} = Rt;
2973     let Inst{7-5} = MinOp;
2974     let Inst{4-0} = Rxx;
2975   }
2976
2977 // MPY - Multiply and use full result
2978 // Rdd = mpy[u](Rs,Rt)
2979 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2980 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2981
2982 // Rxx[+-]= mpy[u](Rs,Rt)
2983 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2984 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2985 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2986 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2987
2988 // Complex multiply real or imaginary
2989 // Rxx=cmpy[ir](Rs,Rt)
2990 def M2_cmpyi_s0 : T_XTYPE_mpy64 < "cmpyi", 0b000, 0b001, 0, 0, 0>;
2991 def M2_cmpyr_s0 : T_XTYPE_mpy64 < "cmpyr", 0b000, 0b010, 0, 0, 0>;
2992
2993 // Rxx+=cmpy[ir](Rs,Rt)
2994 def M2_cmaci_s0 : T_XTYPE_mpy64_acc < "cmpyi", "+", 0b000, 0b001, 0, 0, 0>;
2995 def M2_cmacr_s0 : T_XTYPE_mpy64_acc < "cmpyr", "+", 0b000, 0b010, 0, 0, 0>;
2996
2997 // Complex multiply
2998 // Rdd=cmpy(Rs,Rt)[:<<]:sat
2999 def M2_cmpys_s0 : T_XTYPE_mpy64 < "cmpy", 0b000, 0b110, 1, 0, 0>;
3000 def M2_cmpys_s1 : T_XTYPE_mpy64 < "cmpy", 0b100, 0b110, 1, 1, 0>;
3001
3002 // Rdd=cmpy(Rs,Rt*)[:<<]:sat
3003 def M2_cmpysc_s0 : T_XTYPE_mpy64 < "cmpy", 0b010, 0b110, 1, 0, 1>;
3004 def M2_cmpysc_s1 : T_XTYPE_mpy64 < "cmpy", 0b110, 0b110, 1, 1, 1>;
3005
3006 // Rxx[-+]=cmpy(Rs,Rt)[:<<1]:sat
3007 def M2_cmacs_s0  : T_XTYPE_mpy64_acc < "cmpy", "+", 0b000, 0b110, 1, 0, 0>;
3008 def M2_cnacs_s0  : T_XTYPE_mpy64_acc < "cmpy", "-", 0b000, 0b111, 1, 0, 0>;
3009 def M2_cmacs_s1  : T_XTYPE_mpy64_acc < "cmpy", "+", 0b100, 0b110, 1, 1, 0>;
3010 def M2_cnacs_s1  : T_XTYPE_mpy64_acc < "cmpy", "-", 0b100, 0b111, 1, 1, 0>;
3011
3012 // Rxx[-+]=cmpy(Rs,Rt*)[:<<1]:sat
3013 def M2_cmacsc_s0 : T_XTYPE_mpy64_acc < "cmpy", "+", 0b010, 0b110, 1, 0, 1>;
3014 def M2_cnacsc_s0 : T_XTYPE_mpy64_acc < "cmpy", "-", 0b010, 0b111, 1, 0, 1>;
3015 def M2_cmacsc_s1 : T_XTYPE_mpy64_acc < "cmpy", "+", 0b110, 0b110, 1, 1, 1>;
3016 def M2_cnacsc_s1 : T_XTYPE_mpy64_acc < "cmpy", "-", 0b110, 0b111, 1, 1, 1>;
3017
3018 // Vector multiply halfwords
3019 // Rdd=vmpyh(Rs,Rt)[:<<]:sat
3020 //let Defs = [USR_OVF] in {
3021   def M2_vmpy2s_s1 : T_XTYPE_mpy64 < "vmpyh", 0b100, 0b101, 1, 1, 0>;
3022   def M2_vmpy2s_s0 : T_XTYPE_mpy64 < "vmpyh", 0b000, 0b101, 1, 0, 0>;
3023 //}
3024
3025 // Rxx+=vmpyh(Rs,Rt)[:<<1][:sat]
3026 def M2_vmac2     : T_XTYPE_mpy64_acc < "vmpyh", "+", 0b001, 0b001, 0, 0, 0>;
3027 def M2_vmac2s_s1 : T_XTYPE_mpy64_acc < "vmpyh", "+", 0b100, 0b101, 1, 1, 0>;
3028 def M2_vmac2s_s0 : T_XTYPE_mpy64_acc < "vmpyh", "+", 0b000, 0b101, 1, 0, 0>;
3029
3030 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
3031                    (i64 (anyext (i32 IntRegs:$src2))))),
3032          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
3033
3034 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3035                    (i64 (sext (i32 IntRegs:$src2))))),
3036          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
3037
3038 def: Pat<(i64 (mul (is_sext_i32:$src1),
3039                    (is_sext_i32:$src2))),
3040          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
3041
3042 // Multiply and accumulate, use full result.
3043 // Rxx[+-]=mpy(Rs,Rt)
3044
3045 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
3046                    (mul (i64 (sext (i32 IntRegs:$src2))),
3047                         (i64 (sext (i32 IntRegs:$src3)))))),
3048          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3049
3050 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
3051                    (mul (i64 (sext (i32 IntRegs:$src2))),
3052                         (i64 (sext (i32 IntRegs:$src3)))))),
3053          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3054
3055 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
3056                    (mul (i64 (anyext (i32 IntRegs:$src2))),
3057                         (i64 (anyext (i32 IntRegs:$src3)))))),
3058          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3059
3060 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
3061                    (mul (i64 (zext (i32 IntRegs:$src2))),
3062                         (i64 (zext (i32 IntRegs:$src3)))))),
3063          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3064
3065 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
3066                    (mul (i64 (anyext (i32 IntRegs:$src2))),
3067                         (i64 (anyext (i32 IntRegs:$src3)))))),
3068          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3069
3070 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
3071                    (mul (i64 (zext (i32 IntRegs:$src2))),
3072                         (i64 (zext (i32 IntRegs:$src3)))))),
3073          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3074
3075 //===----------------------------------------------------------------------===//
3076 // MTYPE/MPYH -
3077 //===----------------------------------------------------------------------===//
3078
3079 //===----------------------------------------------------------------------===//
3080 // MTYPE/MPYS +
3081 //===----------------------------------------------------------------------===//
3082 //===----------------------------------------------------------------------===//
3083 // MTYPE/MPYS -
3084 //===----------------------------------------------------------------------===//
3085
3086 //===----------------------------------------------------------------------===//
3087 // MTYPE/VB +
3088 //===----------------------------------------------------------------------===//
3089 //===----------------------------------------------------------------------===//
3090 // MTYPE/VB -
3091 //===----------------------------------------------------------------------===//
3092
3093 //===----------------------------------------------------------------------===//
3094 // MTYPE/VH  +
3095 //===----------------------------------------------------------------------===//
3096 //===----------------------------------------------------------------------===//
3097 // MTYPE/VH  -
3098 //===----------------------------------------------------------------------===//
3099
3100 //===----------------------------------------------------------------------===//
3101 // ST +
3102 //===----------------------------------------------------------------------===//
3103 ///
3104 // Store doubleword.
3105 //===----------------------------------------------------------------------===//
3106 // Template class for non-predicated post increment stores with immediate offset
3107 //===----------------------------------------------------------------------===//
3108 let isPredicable = 1, hasSideEffects = 0, addrMode = PostInc in
3109 class T_store_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
3110                  bits<4> MajOp, bit isHalf >
3111   : STInst <(outs IntRegs:$_dst_),
3112             (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
3113   mnemonic#"($src1++#$offset) = $src2"#!if(isHalf, ".h", ""),
3114   [], "$src1 = $_dst_" >,
3115   AddrModeRel {
3116     bits<5> src1;
3117     bits<5> src2;
3118     bits<7> offset;
3119     bits<4> offsetBits;
3120
3121     string ImmOpStr = !cast<string>(ImmOp);
3122     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
3123                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
3124                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
3125                                       /* s4_0Imm */ offset{3-0})));
3126     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
3127
3128     let IClass = 0b1010;
3129
3130     let Inst{27-25} = 0b101;
3131     let Inst{24-21} = MajOp;
3132     let Inst{20-16} = src1;
3133     let Inst{13}    = 0b0;
3134     let Inst{12-8}  = src2;
3135     let Inst{7}     = 0b0;
3136     let Inst{6-3}   = offsetBits;
3137     let Inst{1}     = 0b0;
3138   }
3139
3140 //===----------------------------------------------------------------------===//
3141 // Template class for predicated post increment stores with immediate offset
3142 //===----------------------------------------------------------------------===//
3143 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
3144 class T_pstore_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
3145                       bits<4> MajOp, bit isHalf, bit isPredNot, bit isPredNew >
3146   : STInst <(outs IntRegs:$_dst_),
3147             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
3148   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3149   ") ")#mnemonic#"($src2++#$offset) = $src3"#!if(isHalf, ".h", ""),
3150   [], "$src2 = $_dst_" >,
3151   AddrModeRel {
3152     bits<2> src1;
3153     bits<5> src2;
3154     bits<7> offset;
3155     bits<5> src3;
3156     bits<4> offsetBits;
3157
3158     string ImmOpStr = !cast<string>(ImmOp);
3159     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
3160                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
3161                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
3162                                       /* s4_0Imm */ offset{3-0})));
3163
3164     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
3165     let isPredicatedNew = isPredNew;
3166     let isPredicatedFalse = isPredNot;
3167
3168     let IClass = 0b1010;
3169
3170     let Inst{27-25} = 0b101;
3171     let Inst{24-21} = MajOp;
3172     let Inst{20-16} = src2;
3173     let Inst{13} = 0b1;
3174     let Inst{12-8} = src3;
3175     let Inst{7} = isPredNew;
3176     let Inst{6-3} = offsetBits;
3177     let Inst{2} = isPredNot;
3178     let Inst{1-0} = src1;
3179   }
3180
3181 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
3182                       Operand ImmOp, bits<4> MajOp, bit isHalf = 0 > {
3183
3184   let BaseOpcode = "POST_"#BaseOp in {
3185     def S2_#NAME#_pi : T_store_pi <mnemonic, RC, ImmOp, MajOp, isHalf>;
3186
3187     // Predicated
3188     def S2_p#NAME#t_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 0, 0>;
3189     def S2_p#NAME#f_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 1, 0>;
3190
3191     // Predicated new
3192     def S2_p#NAME#tnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
3193                                           isHalf, 0, 1>;
3194     def S2_p#NAME#fnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
3195                                           isHalf, 1, 1>;
3196   }
3197 }
3198
3199 let accessSize = ByteAccess in
3200 defm storerb: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm, 0b1000>;
3201
3202 let accessSize = HalfWordAccess in
3203 defm storerh: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm, 0b1010>;
3204
3205 let accessSize = WordAccess in
3206 defm storeri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm, 0b1100>;
3207
3208 let accessSize = DoubleWordAccess in
3209 defm storerd: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm, 0b1110>;
3210
3211 let accessSize = HalfWordAccess, isNVStorable = 0 in
3212 defm storerf: ST_PostInc <"memh", "STrih_H", IntRegs, s4_1Imm, 0b1011, 1>;
3213
3214 class Storepi_pat<PatFrag Store, PatFrag Value, PatFrag Offset,
3215                   InstHexagon MI>
3216   : Pat<(Store Value:$src1, I32:$src2, Offset:$offset),
3217         (MI I32:$src2, imm:$offset, Value:$src1)>;
3218
3219 def: Storepi_pat<post_truncsti8,  I32, s4_0ImmPred, S2_storerb_pi>;
3220 def: Storepi_pat<post_truncsti16, I32, s4_1ImmPred, S2_storerh_pi>;
3221 def: Storepi_pat<post_store,      I32, s4_2ImmPred, S2_storeri_pi>;
3222 def: Storepi_pat<post_store,      I64, s4_3ImmPred, S2_storerd_pi>;
3223
3224 //===----------------------------------------------------------------------===//
3225 // Template class for post increment stores with register offset.
3226 //===----------------------------------------------------------------------===//
3227 let isNVStorable = 1 in
3228 class T_store_pr <string mnemonic, RegisterClass RC, bits<3> MajOp,
3229                      MemAccessSize AccessSz, bit isHalf = 0>
3230   : STInst <(outs IntRegs:$_dst_),
3231             (ins IntRegs:$src1, ModRegs:$src2, RC:$src3),
3232   mnemonic#"($src1++$src2) = $src3"#!if(isHalf, ".h", ""),
3233   [], "$src1 = $_dst_" > {
3234     bits<5> src1;
3235     bits<1> src2;
3236     bits<5> src3;
3237     let accessSize = AccessSz;
3238
3239     let IClass = 0b1010;
3240
3241     let Inst{27-24} = 0b1101;
3242     let Inst{23-21} = MajOp;
3243     let Inst{20-16} = src1;
3244     let Inst{13} = src2;
3245     let Inst{12-8} = src3;
3246     let Inst{7} = 0b0;
3247   }
3248
3249 def S2_storerb_pr : T_store_pr<"memb", IntRegs, 0b000, ByteAccess>;
3250 def S2_storerh_pr : T_store_pr<"memh", IntRegs, 0b010, HalfWordAccess>;
3251 def S2_storeri_pr : T_store_pr<"memw", IntRegs, 0b100, WordAccess>;
3252 def S2_storerd_pr : T_store_pr<"memd", DoubleRegs, 0b110, DoubleWordAccess>;
3253
3254 def S2_storerf_pr : T_store_pr<"memh", IntRegs, 0b011, HalfWordAccess, 1>;
3255
3256 let opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
3257 class T_store_io <string mnemonic, RegisterClass RC, Operand ImmOp,
3258                  bits<3>MajOp, bit isH = 0>
3259   : STInst <(outs),
3260             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
3261   mnemonic#"($src1+#$src2) = $src3"#!if(isH,".h","")>,
3262   AddrModeRel, ImmRegRel {
3263     bits<5> src1;
3264     bits<14> src2; // Actual address offset
3265     bits<5> src3;
3266     bits<11> offsetBits; // Represents offset encoding
3267
3268     string ImmOpStr = !cast<string>(ImmOp);
3269
3270     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
3271                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
3272                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
3273                                         /* s11_0Ext */ 11)));
3274     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), src2{13-3},
3275                      !if (!eq(ImmOpStr, "s11_2Ext"), src2{12-2},
3276                      !if (!eq(ImmOpStr, "s11_1Ext"), src2{11-1},
3277                                       /* s11_0Ext */ src2{10-0})));
3278     let IClass = 0b1010;
3279
3280     let Inst{27} = 0b0;
3281     let Inst{26-25} = offsetBits{10-9};
3282     let Inst{24} = 0b1;
3283     let Inst{23-21} = MajOp;
3284     let Inst{20-16} = src1;
3285     let Inst{13} = offsetBits{8};
3286     let Inst{12-8} = src3;
3287     let Inst{7-0} = offsetBits{7-0};
3288   }
3289
3290 let opExtendable = 2, isPredicated = 1 in
3291 class T_pstore_io <string mnemonic, RegisterClass RC, Operand ImmOp,
3292                    bits<3>MajOp, bit PredNot, bit isPredNew, bit isH = 0>
3293   : STInst <(outs),
3294             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
3295   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3296   ") ")#mnemonic#"($src2+#$src3) = $src4"#!if(isH,".h",""),
3297   [],"",V2LDST_tc_st_SLOT01 >,
3298    AddrModeRel, ImmRegRel {
3299     bits<2> src1;
3300     bits<5> src2;
3301     bits<9> src3; // Actual address offset
3302     bits<5> src4;
3303     bits<6> offsetBits; // Represents offset encoding
3304
3305     let isPredicatedNew = isPredNew;
3306     let isPredicatedFalse = PredNot;
3307
3308     string ImmOpStr = !cast<string>(ImmOp);
3309     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
3310                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
3311                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
3312                                         /* u6_0Ext */ 6)));
3313     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), src3{8-3},
3314                      !if (!eq(ImmOpStr, "u6_2Ext"), src3{7-2},
3315                      !if (!eq(ImmOpStr, "u6_1Ext"), src3{6-1},
3316                                       /* u6_0Ext */ src3{5-0})));
3317      let IClass = 0b0100;
3318
3319     let Inst{27} = 0b0;
3320     let Inst{26} = PredNot;
3321     let Inst{25} = isPredNew;
3322     let Inst{24} = 0b0;
3323     let Inst{23-21} = MajOp;
3324     let Inst{20-16} = src2;
3325     let Inst{13} = offsetBits{5};
3326     let Inst{12-8} = src4;
3327     let Inst{7-3} = offsetBits{4-0};
3328     let Inst{1-0} = src1;
3329   }
3330
3331 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
3332 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
3333                  Operand ImmOp, Operand predImmOp, bits<3> MajOp, bit isH = 0> {
3334   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
3335     def S2_#NAME#_io : T_store_io <mnemonic, RC, ImmOp, MajOp, isH>;
3336
3337     // Predicated
3338     def S2_p#NAME#t_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 0, 0, isH>;
3339     def S2_p#NAME#f_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 1, 0, isH>;
3340
3341     // Predicated new
3342     def S4_p#NAME#tnew_io : T_pstore_io <mnemonic, RC, predImmOp,
3343                                          MajOp, 0, 1, isH>;
3344     def S4_p#NAME#fnew_io : T_pstore_io <mnemonic, RC, predImmOp,
3345                                          MajOp, 1, 1, isH>;
3346   }
3347 }
3348
3349 let addrMode = BaseImmOffset, InputType = "imm" in {
3350   let accessSize = ByteAccess in
3351     defm storerb: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext, u6_0Ext, 0b000>;
3352
3353   let accessSize = HalfWordAccess, opExtentAlign = 1 in
3354     defm storerh: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext, u6_1Ext, 0b010>;
3355
3356   let accessSize = WordAccess, opExtentAlign = 2 in
3357     defm storeri: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext, u6_2Ext, 0b100>;
3358
3359   let accessSize = DoubleWordAccess, isNVStorable = 0, opExtentAlign = 3 in
3360     defm storerd: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
3361                             u6_3Ext, 0b110>;
3362
3363   let accessSize = HalfWordAccess, opExtentAlign = 1 in
3364     defm storerf: ST_Idxd < "memh", "STrif", IntRegs, s11_1Ext,
3365                             u6_1Ext, 0b011, 1>;
3366 }
3367
3368 // Patterns for generating stores, where the address takes different forms:
3369 // - frameindex,,
3370 // - base + offset,
3371 // - simple (base address without offset).
3372 // These would usually be used together (via Storex_pat defined below), but
3373 // in some cases one may want to apply different properties (such as
3374 // AddedComplexity) to the individual patterns.
3375 class Storex_fi_pat<PatFrag Store, PatFrag Value, InstHexagon MI>
3376   : Pat<(Store Value:$Rs, AddrFI:$fi), (MI AddrFI:$fi, 0, Value:$Rs)>;
3377 class Storex_add_pat<PatFrag Store, PatFrag Value, PatFrag ImmPred,
3378                      InstHexagon MI>
3379   : Pat<(Store Value:$Rt, (add (i32 IntRegs:$Rs), ImmPred:$Off)),
3380         (MI IntRegs:$Rs, imm:$Off, Value:$Rt)>;
3381 class Storex_simple_pat<PatFrag Store, PatFrag Value, InstHexagon MI>
3382   : Pat<(Store Value:$Rt, (i32 IntRegs:$Rs)),
3383         (MI IntRegs:$Rs, 0, Value:$Rt)>;
3384
3385 // Patterns for generating stores, where the address takes different forms,
3386 // and where the value being stored is transformed through the value modifier
3387 // ValueMod.  The address forms are same as above.
3388 class Storexm_fi_pat<PatFrag Store, PatFrag Value, PatFrag ValueMod,
3389                      InstHexagon MI>
3390   : Pat<(Store Value:$Rs, AddrFI:$fi),
3391         (MI AddrFI:$fi, 0, (ValueMod Value:$Rs))>;
3392 class Storexm_add_pat<PatFrag Store, PatFrag Value, PatFrag ImmPred,
3393                       PatFrag ValueMod, InstHexagon MI>
3394   : Pat<(Store Value:$Rt, (add (i32 IntRegs:$Rs), ImmPred:$Off)),
3395         (MI IntRegs:$Rs, imm:$Off, (ValueMod Value:$Rt))>;
3396 class Storexm_simple_pat<PatFrag Store, PatFrag Value, PatFrag ValueMod,
3397                          InstHexagon MI>
3398   : Pat<(Store Value:$Rt, (i32 IntRegs:$Rs)),
3399         (MI IntRegs:$Rs, 0, (ValueMod Value:$Rt))>;
3400
3401 multiclass Storex_pat<PatFrag Store, PatFrag Value, PatLeaf ImmPred,
3402                       InstHexagon MI> {
3403   def: Storex_fi_pat  <Store, Value, MI>;
3404   def: Storex_add_pat <Store, Value, ImmPred, MI>;
3405 }
3406
3407 multiclass Storexm_pat<PatFrag Store, PatFrag Value, PatLeaf ImmPred,
3408                        PatFrag ValueMod, InstHexagon MI> {
3409   def: Storexm_fi_pat  <Store, Value,          ValueMod, MI>;
3410   def: Storexm_add_pat <Store, Value, ImmPred, ValueMod, MI>;
3411 }
3412
3413 // Regular stores in the DAG have two operands: value and address.
3414 // Atomic stores also have two, but they are reversed: address, value.
3415 // To use atomic stores with the patterns, they need to have their operands
3416 // swapped. This relies on the knowledge that the F.Fragment uses names
3417 // "ptr" and "val".
3418 class SwapSt<PatFrag F>
3419   : PatFrag<(ops node:$val, node:$ptr), F.Fragment>;
3420
3421 let AddedComplexity = 20 in {
3422   defm: Storex_pat<truncstorei8,    I32, s11_0ExtPred, S2_storerb_io>;
3423   defm: Storex_pat<truncstorei16,   I32, s11_1ExtPred, S2_storerh_io>;
3424   defm: Storex_pat<store,           I32, s11_2ExtPred, S2_storeri_io>;
3425   defm: Storex_pat<store,           I64, s11_3ExtPred, S2_storerd_io>;
3426
3427   defm: Storex_pat<SwapSt<atomic_store_8>,  I32, s11_0ExtPred, S2_storerb_io>;
3428   defm: Storex_pat<SwapSt<atomic_store_16>, I32, s11_1ExtPred, S2_storerh_io>;
3429   defm: Storex_pat<SwapSt<atomic_store_32>, I32, s11_2ExtPred, S2_storeri_io>;
3430   defm: Storex_pat<SwapSt<atomic_store_64>, I64, s11_3ExtPred, S2_storerd_io>;
3431 }
3432
3433 // Simple patterns should be tried with the least priority.
3434 def: Storex_simple_pat<truncstorei8,    I32, S2_storerb_io>;
3435 def: Storex_simple_pat<truncstorei16,   I32, S2_storerh_io>;
3436 def: Storex_simple_pat<store,           I32, S2_storeri_io>;
3437 def: Storex_simple_pat<store,           I64, S2_storerd_io>;
3438
3439 def: Storex_simple_pat<SwapSt<atomic_store_8>,  I32, S2_storerb_io>;
3440 def: Storex_simple_pat<SwapSt<atomic_store_16>, I32, S2_storerh_io>;
3441 def: Storex_simple_pat<SwapSt<atomic_store_32>, I32, S2_storeri_io>;
3442 def: Storex_simple_pat<SwapSt<atomic_store_64>, I64, S2_storerd_io>;
3443
3444 let AddedComplexity = 20 in {
3445   defm: Storexm_pat<truncstorei8,  I64, s11_0ExtPred, LoReg, S2_storerb_io>;
3446   defm: Storexm_pat<truncstorei16, I64, s11_1ExtPred, LoReg, S2_storerh_io>;
3447   defm: Storexm_pat<truncstorei32, I64, s11_2ExtPred, LoReg, S2_storeri_io>;
3448 }
3449
3450 def: Storexm_simple_pat<truncstorei8,  I64, LoReg, S2_storerb_io>;
3451 def: Storexm_simple_pat<truncstorei16, I64, LoReg, S2_storerh_io>;
3452 def: Storexm_simple_pat<truncstorei32, I64, LoReg, S2_storeri_io>;
3453
3454 // Store predicate.
3455 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 13,
3456     isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in
3457 def STriw_pred : STInst<(outs),
3458       (ins IntRegs:$addr, s11_2Ext:$off, PredRegs:$src1),
3459       ".error \"should not emit\"", []>;
3460
3461 // S2_allocframe: Allocate stack frame.
3462 let Defs = [R29, R30], Uses = [R29, R31, R30],
3463     hasSideEffects = 0, accessSize = DoubleWordAccess in
3464 def S2_allocframe: ST0Inst <
3465   (outs), (ins u11_3Imm:$u11_3),
3466   "allocframe(#$u11_3)" > {
3467     bits<14> u11_3;
3468
3469     let IClass = 0b1010;
3470     let Inst{27-16} = 0b000010011101;
3471     let Inst{13-11} = 0b000;
3472     let Inst{10-0} = u11_3{13-3};
3473   }
3474
3475 // S2_storer[bhwdf]_pci: Store byte/half/word/double.
3476 // S2_storer[bhwdf]_pci -> S2_storerbnew_pci
3477 let Uses = [CS], isNVStorable = 1 in
3478 class T_store_pci <string mnemonic, RegisterClass RC,
3479                          Operand Imm, bits<4>MajOp,
3480                          MemAccessSize AlignSize, string RegSrc = "Rt">
3481   : STInst <(outs IntRegs:$_dst_),
3482   (ins IntRegs:$Rz, Imm:$offset, ModRegs:$Mu, RC:$Rt),
3483   #mnemonic#"($Rz ++ #$offset:circ($Mu)) = $"#RegSrc#"",
3484   [] ,
3485   "$Rz = $_dst_" > {
3486     bits<5> Rz;
3487     bits<7> offset;
3488     bits<1> Mu;
3489     bits<5> Rt;
3490     let accessSize = AlignSize;
3491
3492     let IClass = 0b1010;
3493     let Inst{27-25} = 0b100;
3494     let Inst{24-21} = MajOp;
3495     let Inst{20-16} = Rz;
3496     let Inst{13} = Mu;
3497     let Inst{12-8} = Rt;
3498     let Inst{7} = 0b0;
3499     let Inst{6-3} =
3500       !if (!eq(!cast<string>(AlignSize), "DoubleWordAccess"), offset{6-3},
3501       !if (!eq(!cast<string>(AlignSize), "WordAccess"),       offset{5-2},
3502       !if (!eq(!cast<string>(AlignSize), "HalfWordAccess"),   offset{4-1},
3503                                        /* ByteAccess */       offset{3-0})));
3504     let Inst{1} = 0b0;
3505   }
3506
3507 def S2_storerb_pci : T_store_pci<"memb", IntRegs, s4_0Imm, 0b1000,
3508                                         ByteAccess>;
3509 def S2_storerh_pci : T_store_pci<"memh", IntRegs, s4_1Imm, 0b1010,
3510                                         HalfWordAccess>;
3511 def S2_storerf_pci : T_store_pci<"memh", IntRegs, s4_1Imm, 0b1011,
3512                                         HalfWordAccess, "Rt.h">;
3513 def S2_storeri_pci : T_store_pci<"memw", IntRegs, s4_2Imm, 0b1100,
3514                                         WordAccess>;
3515 def S2_storerd_pci : T_store_pci<"memd", DoubleRegs, s4_3Imm, 0b1110,
3516                                         DoubleWordAccess>;
3517
3518 let Uses = [CS], isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 4 in
3519 class T_storenew_pci <string mnemonic, Operand Imm,
3520                              bits<2>MajOp, MemAccessSize AlignSize>
3521   : NVInst < (outs IntRegs:$_dst_),
3522   (ins IntRegs:$Rz, Imm:$offset, ModRegs:$Mu, IntRegs:$Nt),
3523   #mnemonic#"($Rz ++ #$offset:circ($Mu)) = $Nt.new",
3524   [],
3525   "$Rz = $_dst_"> {
3526     bits<5> Rz;
3527     bits<6> offset;
3528     bits<1> Mu;
3529     bits<3> Nt;
3530
3531     let accessSize = AlignSize;
3532
3533     let IClass = 0b1010;
3534     let Inst{27-21} = 0b1001101;
3535     let Inst{20-16} = Rz;
3536     let Inst{13} = Mu;
3537     let Inst{12-11} = MajOp;
3538     let Inst{10-8} = Nt;
3539     let Inst{7} = 0b0;
3540     let Inst{6-3} =
3541       !if (!eq(!cast<string>(AlignSize), "WordAccess"),     offset{5-2},
3542       !if (!eq(!cast<string>(AlignSize), "HalfWordAccess"), offset{4-1},
3543                                        /* ByteAccess */     offset{3-0}));
3544     let Inst{1} = 0b0;
3545   }
3546
3547 def S2_storerbnew_pci : T_storenew_pci <"memb", s4_0Imm, 0b00, ByteAccess>;
3548 def S2_storerhnew_pci : T_storenew_pci <"memh", s4_1Imm, 0b01, HalfWordAccess>;
3549 def S2_storerinew_pci : T_storenew_pci <"memw", s4_2Imm, 0b10, WordAccess>;
3550
3551 //===----------------------------------------------------------------------===//
3552 // Circular stores with auto-increment register
3553 //===----------------------------------------------------------------------===//
3554 let Uses = [CS], isNVStorable = 1 in
3555 class T_store_pcr <string mnemonic, RegisterClass RC, bits<4>MajOp,
3556                                MemAccessSize AlignSize, string RegSrc = "Rt">
3557   : STInst <(outs IntRegs:$_dst_),
3558   (ins IntRegs:$Rz, ModRegs:$Mu, RC:$Rt),
3559   #mnemonic#"($Rz ++ I:circ($Mu)) = $"#RegSrc#"",
3560   [],
3561   "$Rz = $_dst_" > {
3562     bits<5> Rz;
3563     bits<1> Mu;
3564     bits<5> Rt;
3565
3566     let accessSize = AlignSize;
3567
3568     let IClass = 0b1010;
3569     let Inst{27-25} = 0b100;
3570     let Inst{24-21} = MajOp;
3571     let Inst{20-16} = Rz;
3572     let Inst{13} = Mu;
3573     let Inst{12-8} = Rt;
3574     let Inst{7} = 0b0;
3575     let Inst{1} = 0b1;
3576   }
3577
3578 def S2_storerb_pcr : T_store_pcr<"memb", IntRegs, 0b1000, ByteAccess>;
3579 def S2_storerh_pcr : T_store_pcr<"memh", IntRegs, 0b1010, HalfWordAccess>;
3580 def S2_storeri_pcr : T_store_pcr<"memw", IntRegs, 0b1100, WordAccess>;
3581 def S2_storerd_pcr : T_store_pcr<"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
3582 def S2_storerf_pcr : T_store_pcr<"memh", IntRegs, 0b1011,
3583                                  HalfWordAccess, "Rt.h">;
3584
3585 //===----------------------------------------------------------------------===//
3586 // Circular .new stores with auto-increment register
3587 //===----------------------------------------------------------------------===//
3588 let Uses = [CS], isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
3589 class T_storenew_pcr <string mnemonic, bits<2>MajOp,
3590                                    MemAccessSize AlignSize>
3591   : NVInst <(outs IntRegs:$_dst_),
3592   (ins IntRegs:$Rz, ModRegs:$Mu, IntRegs:$Nt),
3593   #mnemonic#"($Rz ++ I:circ($Mu)) = $Nt.new" ,
3594   [] ,
3595   "$Rz = $_dst_"> {
3596     bits<5> Rz;
3597     bits<1> Mu;
3598     bits<3> Nt;
3599
3600     let accessSize = AlignSize;
3601
3602     let IClass = 0b1010;
3603     let Inst{27-21} = 0b1001101;
3604     let Inst{20-16} = Rz;
3605     let Inst{13} = Mu;
3606     let Inst{12-11} = MajOp;
3607     let Inst{10-8} = Nt;
3608     let Inst{7} = 0b0;
3609     let Inst{1} = 0b1;
3610   }
3611
3612 def S2_storerbnew_pcr : T_storenew_pcr <"memb", 0b00, ByteAccess>;
3613 def S2_storerhnew_pcr : T_storenew_pcr <"memh", 0b01, HalfWordAccess>;
3614 def S2_storerinew_pcr : T_storenew_pcr <"memw", 0b10, WordAccess>;
3615
3616 //===----------------------------------------------------------------------===//
3617 // Bit-reversed stores with auto-increment register
3618 //===----------------------------------------------------------------------===//
3619 let hasSideEffects = 0 in
3620 class T_store_pbr<string mnemonic, RegisterClass RC,
3621                             MemAccessSize addrSize, bits<3> majOp,
3622                             bit isHalf = 0>
3623   : STInst
3624     <(outs IntRegs:$_dst_),
3625      (ins IntRegs:$Rz, ModRegs:$Mu, RC:$src),
3626      #mnemonic#"($Rz ++ $Mu:brev) = $src"#!if (!eq(isHalf, 1), ".h", ""),
3627      [], "$Rz = $_dst_" > {
3628
3629       let accessSize = addrSize;
3630
3631       bits<5> Rz;
3632       bits<1> Mu;
3633       bits<5> src;
3634
3635       let IClass = 0b1010;
3636
3637       let Inst{27-24} = 0b1111;
3638       let Inst{23-21} = majOp;
3639       let Inst{7} = 0b0;
3640       let Inst{20-16} = Rz;
3641       let Inst{13} = Mu;
3642       let Inst{12-8} = src;
3643     }
3644
3645 let isNVStorable = 1 in {
3646   let BaseOpcode = "S2_storerb_pbr" in
3647   def S2_storerb_pbr : T_store_pbr<"memb", IntRegs, ByteAccess,
3648                                              0b000>, NewValueRel;
3649   let BaseOpcode = "S2_storerh_pbr" in
3650   def S2_storerh_pbr : T_store_pbr<"memh", IntRegs, HalfWordAccess,
3651                                              0b010>, NewValueRel;
3652   let BaseOpcode = "S2_storeri_pbr" in
3653   def S2_storeri_pbr : T_store_pbr<"memw", IntRegs, WordAccess,
3654                                              0b100>, NewValueRel;
3655 }
3656
3657 def S2_storerf_pbr : T_store_pbr<"memh", IntRegs, HalfWordAccess, 0b011, 1>;
3658 def S2_storerd_pbr : T_store_pbr<"memd", DoubleRegs, DoubleWordAccess, 0b110>;
3659
3660 //===----------------------------------------------------------------------===//
3661 // Bit-reversed .new stores with auto-increment register
3662 //===----------------------------------------------------------------------===//
3663 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3,
3664     hasSideEffects = 0 in
3665 class T_storenew_pbr<string mnemonic, MemAccessSize addrSize, bits<2> majOp>
3666   : NVInst <(outs IntRegs:$_dst_),
3667             (ins IntRegs:$Rz, ModRegs:$Mu, IntRegs:$Nt),
3668      #mnemonic#"($Rz ++ $Mu:brev) = $Nt.new", [],
3669      "$Rz = $_dst_">, NewValueRel {
3670     let accessSize = addrSize;
3671     bits<5> Rz;
3672     bits<1> Mu;
3673     bits<3> Nt;
3674
3675     let IClass = 0b1010;
3676
3677     let Inst{27-21} = 0b1111101;
3678     let Inst{12-11} = majOp;
3679     let Inst{7} = 0b0;
3680     let Inst{20-16} = Rz;
3681     let Inst{13} = Mu;
3682     let Inst{10-8} = Nt;
3683   }
3684
3685 let BaseOpcode = "S2_storerb_pbr" in
3686 def S2_storerbnew_pbr : T_storenew_pbr<"memb", ByteAccess, 0b00>;
3687
3688 let BaseOpcode = "S2_storerh_pbr" in
3689 def S2_storerhnew_pbr : T_storenew_pbr<"memh", HalfWordAccess, 0b01>;
3690
3691 let BaseOpcode = "S2_storeri_pbr" in
3692 def S2_storerinew_pbr : T_storenew_pbr<"memw", WordAccess, 0b10>;
3693
3694 //===----------------------------------------------------------------------===//
3695 // ST -
3696 //===----------------------------------------------------------------------===//
3697
3698 //===----------------------------------------------------------------------===//
3699 // Template class for S_2op instructions.
3700 //===----------------------------------------------------------------------===//
3701 let hasSideEffects = 0 in
3702 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3703                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
3704   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
3705   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
3706   [], "", S_2op_tc_1_SLOT23 > {
3707     bits<5> dst;
3708     bits<5> src;
3709
3710     let IClass = 0b1000;
3711
3712     let Inst{27-24} = RegTyBits;
3713     let Inst{23-22} = MajOp;
3714     let Inst{21} = 0b0;
3715     let Inst{20-16} = src;
3716     let Inst{7-5} = MinOp;
3717     let Inst{4-0} = dst;
3718   }
3719
3720 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
3721   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
3722
3723 let hasNewValue = 1 in
3724 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3725   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
3726
3727 let hasNewValue = 1 in
3728 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3729   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
3730
3731 // Vector sign/zero extend
3732 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
3733   def S2_vsxtbh : T_S2op_1_di <"vsxtbh", 0b00, 0b000>;
3734   def S2_vsxthw : T_S2op_1_di <"vsxthw", 0b00, 0b100>;
3735   def S2_vzxtbh : T_S2op_1_di <"vzxtbh", 0b00, 0b010>;
3736   def S2_vzxthw : T_S2op_1_di <"vzxthw", 0b00, 0b110>;
3737 }
3738
3739 // Vector splat bytes/halfwords
3740 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
3741   def S2_vsplatrb : T_S2op_1_ii <"vsplatb", 0b01, 0b111>;
3742   def S2_vsplatrh : T_S2op_1_di <"vsplath", 0b01, 0b010>;
3743 }
3744
3745 // Sign extend word to doubleword
3746 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
3747
3748 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
3749
3750 // Vector saturate and pack
3751 let Defs = [USR_OVF] in {
3752   def S2_svsathb  : T_S2op_1_ii <"vsathb", 0b10, 0b000>;
3753   def S2_svsathub : T_S2op_1_ii <"vsathub", 0b10, 0b010>;
3754   def S2_vsathb   : T_S2op_1_id <"vsathb", 0b00, 0b110>;
3755   def S2_vsathub  : T_S2op_1_id <"vsathub", 0b00, 0b000>;
3756   def S2_vsatwh   : T_S2op_1_id <"vsatwh", 0b00, 0b010>;
3757   def S2_vsatwuh  : T_S2op_1_id <"vsatwuh", 0b00, 0b100>;
3758 }
3759
3760 // Vector truncate
3761 def S2_vtrunohb : T_S2op_1_id <"vtrunohb", 0b10, 0b000>;
3762 def S2_vtrunehb : T_S2op_1_id <"vtrunehb", 0b10, 0b010>;
3763
3764 // Swizzle the bytes of a word
3765 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
3766
3767 // Saturate
3768 let Defs = [USR_OVF] in {
3769   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
3770   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
3771   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
3772   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
3773   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
3774   def A2_roundsat : T_S2op_1_id <"round", 0b11, 0b001, 0b1>;
3775 }
3776
3777 let Itinerary = S_2op_tc_2_SLOT23 in {
3778   // Vector round and pack
3779   def S2_vrndpackwh   : T_S2op_1_id <"vrndwh", 0b10, 0b100>;
3780
3781   let Defs = [USR_OVF] in
3782   def S2_vrndpackwhs  : T_S2op_1_id <"vrndwh", 0b10, 0b110, 1>;
3783
3784   // Bit reverse
3785   def S2_brev : T_S2op_1_ii <"brev", 0b01, 0b110>;
3786
3787   // Absolute value word
3788   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
3789
3790   let Defs = [USR_OVF] in
3791   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
3792
3793   // Negate with saturation
3794   let Defs = [USR_OVF] in
3795   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
3796 }
3797
3798 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
3799                       (i32 (sub 0, (i32 IntRegs:$src))),
3800                       (i32 IntRegs:$src))),
3801          (A2_abs IntRegs:$src)>;
3802
3803 let AddedComplexity = 50 in
3804 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
3805                         (i32 IntRegs:$src)),
3806                    (sra (i32 IntRegs:$src), (i32 31)))),
3807          (A2_abs IntRegs:$src)>;
3808
3809 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3810                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
3811                 bit isSat, bit isRnd, list<dag> pattern = []>
3812   : SInst <(outs RCOut:$dst),
3813   (ins RCIn:$src, u5Imm:$u5),
3814   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
3815                                    #!if(isRnd, ":rnd", ""),
3816   pattern, "", S_2op_tc_2_SLOT23> {
3817     bits<5> dst;
3818     bits<5> src;
3819     bits<5> u5;
3820
3821     let IClass = 0b1000;
3822
3823     let Inst{27-24} = RegTyBits;
3824     let Inst{23-21} = MajOp;
3825     let Inst{20-16} = src;
3826     let Inst{13} = 0b0;
3827     let Inst{12-8} = u5;
3828     let Inst{7-5} = MinOp;
3829     let Inst{4-0} = dst;
3830   }
3831
3832 class T_S2op_2_di <string mnemonic, bits<3> MajOp, bits<3> MinOp>
3833   : T_S2op_2 <mnemonic, 0b1000, DoubleRegs, IntRegs, MajOp, MinOp, 0, 0>;
3834
3835 let hasNewValue = 1 in
3836 class T_S2op_2_id <string mnemonic, bits<3> MajOp, bits<3> MinOp>
3837   : T_S2op_2 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, 0, 0>;
3838
3839 let hasNewValue = 1 in
3840 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
3841                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
3842   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
3843               isSat, isRnd, pattern>;
3844
3845 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
3846   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
3847     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
3848                                     (u5ImmPred:$u5)))]>;
3849
3850 // Vector arithmetic shift right by immediate with truncate and pack
3851 def S2_asr_i_svw_trun : T_S2op_2_id <"vasrw", 0b110, 0b010>;
3852
3853 // Arithmetic/logical shift right/left by immediate
3854 let Itinerary = S_2op_tc_1_SLOT23 in {
3855   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
3856   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
3857   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
3858 }
3859
3860 // Shift left by immediate with saturation
3861 let Defs = [USR_OVF] in
3862 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
3863
3864 // Shift right with round
3865 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
3866
3867 let isAsmParserOnly = 1 in
3868 def S2_asr_i_r_rnd_goodsyntax
3869   : SInst <(outs IntRegs:$dst), (ins  IntRegs:$src, u5Imm:$u5),
3870   "$dst = asrrnd($src, #$u5)",
3871   [], "", S_2op_tc_1_SLOT23>;
3872
3873 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
3874                              (i32 1))),
3875                    (i32 1))),
3876          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
3877
3878 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
3879   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
3880            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
3881   bits<5> Rss;
3882   bits<5> Rdd;
3883   let IClass = 0b1000;
3884   let Inst{27-24} = 0;
3885   let Inst{23-22} = MajOp;
3886   let Inst{20-16} = Rss;
3887   let Inst{7-5} = minOp;
3888   let Inst{4-0} = Rdd;
3889 }
3890
3891 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
3892 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
3893 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
3894
3895 // Innterleave/deinterleave
3896 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
3897 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
3898
3899 // Vector Complex conjugate
3900 def A2_vconj : T_S2op_3 <"vconj", 0b10, 0b111, 1>;
3901
3902 // Vector saturate without pack
3903 def S2_vsathb_nopack  : T_S2op_3 <"vsathb",  0b00, 0b111>;
3904 def S2_vsathub_nopack : T_S2op_3 <"vsathub", 0b00, 0b100>;
3905 def S2_vsatwh_nopack  : T_S2op_3 <"vsatwh",  0b00, 0b110>;
3906 def S2_vsatwuh_nopack : T_S2op_3 <"vsatwuh", 0b00, 0b101>;
3907
3908 // Vector absolute value halfwords with and without saturation
3909 // Rdd64=vabsh(Rss64)[:sat]
3910 def A2_vabsh    : T_S2op_3 <"vabsh", 0b01, 0b100>;
3911 def A2_vabshsat : T_S2op_3 <"vabsh", 0b01, 0b101, 1>;
3912
3913 // Vector absolute value words with and without saturation
3914 def A2_vabsw    : T_S2op_3 <"vabsw", 0b01, 0b110>;
3915 def A2_vabswsat : T_S2op_3 <"vabsw", 0b01, 0b111, 1>;
3916
3917 //===----------------------------------------------------------------------===//
3918 // STYPE/BIT +
3919 //===----------------------------------------------------------------------===//
3920 // Bit count
3921
3922 let hasSideEffects = 0, hasNewValue = 1 in
3923 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
3924                 dag Out, dag Inp>
3925     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
3926   bits<5> Rs;
3927   bits<5> Rd;
3928   let IClass = 0b1000;
3929   let Inst{27} = 0b1;
3930   let Inst{26} = Is32;
3931   let Inst{25-24} = 0b00;
3932   let Inst{23-21} = MajOp;
3933   let Inst{20-16} = Rs;
3934   let Inst{7-5} = MinOp;
3935   let Inst{4-0} = Rd;
3936 }
3937
3938 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
3939     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
3940                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
3941
3942 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
3943     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
3944                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
3945
3946 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
3947 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
3948 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
3949 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
3950 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
3951 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
3952 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
3953 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
3954 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
3955
3956 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
3957 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
3958 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
3959 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
3960 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
3961 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
3962
3963 // Bit set/clear/toggle
3964
3965 let hasSideEffects = 0, hasNewValue = 1 in
3966 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
3967     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
3968             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
3969   bits<5> Rd;
3970   bits<5> Rs;
3971   bits<5> u5;
3972   let IClass = 0b1000;
3973   let Inst{27-21} = 0b1100110;
3974   let Inst{20-16} = Rs;
3975   let Inst{13} = 0b0;
3976   let Inst{12-8} = u5;
3977   let Inst{7-5} = MinOp;
3978   let Inst{4-0} = Rd;
3979 }
3980
3981 let hasSideEffects = 0, hasNewValue = 1 in
3982 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
3983     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
3984             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
3985   bits<5> Rd;
3986   bits<5> Rs;
3987   bits<5> Rt;
3988   let IClass = 0b1100;
3989   let Inst{27-22} = 0b011010;
3990   let Inst{20-16} = Rs;
3991   let Inst{12-8} = Rt;
3992   let Inst{7-6} = MinOp;
3993   let Inst{4-0} = Rd;
3994 }
3995
3996 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
3997 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
3998 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
3999 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
4000 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
4001 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
4002
4003 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
4004          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4005 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
4006          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4007 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
4008          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4009 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
4010          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
4011 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
4012          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
4013 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
4014          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
4015
4016 // Bit test
4017
4018 let hasSideEffects = 0 in
4019 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
4020     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
4021             "$Pd = "#MnOp#"($Rs, #$u5)",
4022             [], "", S_2op_tc_2early_SLOT23> {
4023   bits<2> Pd;
4024   bits<5> Rs;
4025   bits<5> u5;
4026   let IClass = 0b1000;
4027   let Inst{27-24} = 0b0101;
4028   let Inst{23-21} = MajOp;
4029   let Inst{20-16} = Rs;
4030   let Inst{13} = 0;
4031   let Inst{12-8} = u5;
4032   let Inst{1-0} = Pd;
4033 }
4034
4035 let hasSideEffects = 0 in
4036 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
4037     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
4038             "$Pd = "#MnOp#"($Rs, $Rt)",
4039             [], "", S_3op_tc_2early_SLOT23> {
4040   bits<2> Pd;
4041   bits<5> Rs;
4042   bits<5> Rt;
4043   let IClass = 0b1100;
4044   let Inst{27-22} = 0b011100;
4045   let Inst{21} = IsNeg;
4046   let Inst{20-16} = Rs;
4047   let Inst{12-8} = Rt;
4048   let Inst{1-0} = Pd;
4049 }
4050
4051 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
4052 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
4053
4054 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
4055   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
4056            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4057   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
4058            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
4059   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
4060            (S2_tstbit_i IntRegs:$Rs, 0)>;
4061   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
4062            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
4063 }
4064
4065 let hasSideEffects = 0 in
4066 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
4067     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
4068             "$Pd = "#MnOp#"($Rs, #$u6)",
4069             [], "", S_2op_tc_2early_SLOT23> {
4070   bits<2> Pd;
4071   bits<5> Rs;
4072   bits<6> u6;
4073   let IClass = 0b1000;
4074   let Inst{27-24} = 0b0101;
4075   let Inst{23-22} = MajOp;
4076   let Inst{21} = IsNeg;
4077   let Inst{20-16} = Rs;
4078   let Inst{13-8} = u6;
4079   let Inst{1-0} = Pd;
4080 }
4081
4082 let hasSideEffects = 0 in
4083 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
4084     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
4085             "$Pd = "#MnOp#"($Rs, $Rt)",
4086             [], "", S_3op_tc_2early_SLOT23> {
4087   bits<2> Pd;
4088   bits<5> Rs;
4089   bits<5> Rt;
4090   let IClass = 0b1100;
4091   let Inst{27-24} = 0b0111;
4092   let Inst{23-22} = MajOp;
4093   let Inst{21} = IsNeg;
4094   let Inst{20-16} = Rs;
4095   let Inst{12-8} = Rt;
4096   let Inst{1-0} = Pd;
4097 }
4098
4099 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
4100 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
4101 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
4102
4103 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
4104   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
4105            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
4106   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
4107            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
4108 }
4109
4110 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
4111 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
4112          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
4113
4114 //===----------------------------------------------------------------------===//
4115 // STYPE/BIT -
4116 //===----------------------------------------------------------------------===//
4117
4118 //===----------------------------------------------------------------------===//
4119 // STYPE/COMPLEX +
4120 //===----------------------------------------------------------------------===//
4121 //===----------------------------------------------------------------------===//
4122 // STYPE/COMPLEX -
4123 //===----------------------------------------------------------------------===//
4124
4125 //===----------------------------------------------------------------------===//
4126 // XTYPE/PERM +
4127 //===----------------------------------------------------------------------===//
4128
4129 //===----------------------------------------------------------------------===//
4130 // XTYPE/PERM -
4131 //===----------------------------------------------------------------------===//
4132
4133 //===----------------------------------------------------------------------===//
4134 // STYPE/PRED +
4135 //===----------------------------------------------------------------------===//
4136
4137 // Predicate transfer.
4138 let hasSideEffects = 0, hasNewValue = 1 in
4139 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
4140       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
4141   bits<5> Rd;
4142   bits<2> Ps;
4143
4144   let IClass = 0b1000;
4145   let Inst{27-24} = 0b1001;
4146   let Inst{22} = 0b1;
4147   let Inst{17-16} = Ps;
4148   let Inst{4-0} = Rd;
4149 }
4150
4151 // Transfer general register to predicate.
4152 let hasSideEffects = 0 in
4153 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
4154       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
4155   bits<2> Pd;
4156   bits<5> Rs;
4157
4158   let IClass = 0b1000;
4159   let Inst{27-21} = 0b0101010;
4160   let Inst{20-16} = Rs;
4161   let Inst{1-0} = Pd;
4162 }
4163
4164
4165 //===----------------------------------------------------------------------===//
4166 // STYPE/PRED -
4167 //===----------------------------------------------------------------------===//
4168
4169 //===----------------------------------------------------------------------===//
4170 // STYPE/SHIFT +
4171 //===----------------------------------------------------------------------===//
4172 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
4173                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
4174   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
4175            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
4176            pattern> {
4177   bits<5> src1;
4178   bits<5> dst;
4179   let IClass = 0b1000;
4180   let Inst{27-24} = 0;
4181   let Inst{23-21} = MajOp;
4182   let Inst{20-16} = src1;
4183   let Inst{7-5} = MinOp;
4184   let Inst{4-0} = dst;
4185 }
4186
4187 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
4188   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
4189   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4190                                         u6ImmPred:$src2))]> {
4191   bits<6> src2;
4192   let Inst{13-8} = src2;
4193 }
4194
4195 // Shift by immediate.
4196 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
4197 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
4198 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
4199
4200 // Shift left by small amount and add.
4201 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0 in
4202 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
4203                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
4204   "$Rd = addasl($Rt, $Rs, #$u3)" ,
4205   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
4206                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
4207   "", S_3op_tc_2_SLOT23> {
4208     bits<5> Rd;
4209     bits<5> Rt;
4210     bits<5> Rs;
4211     bits<3> u3;
4212
4213     let IClass = 0b1100;
4214
4215     let Inst{27-21} = 0b0100000;
4216     let Inst{20-16} = Rs;
4217     let Inst{13}    = 0b0;
4218     let Inst{12-8}  = Rt;
4219     let Inst{7-5}   = u3;
4220     let Inst{4-0}   = Rd;
4221   }
4222
4223 //===----------------------------------------------------------------------===//
4224 // STYPE/SHIFT -
4225 //===----------------------------------------------------------------------===//
4226
4227 //===----------------------------------------------------------------------===//
4228 // STYPE/VH +
4229 //===----------------------------------------------------------------------===//
4230 //===----------------------------------------------------------------------===//
4231 // STYPE/VH -
4232 //===----------------------------------------------------------------------===//
4233
4234 //===----------------------------------------------------------------------===//
4235 // STYPE/VW +
4236 //===----------------------------------------------------------------------===//
4237 //===----------------------------------------------------------------------===//
4238 // STYPE/VW -
4239 //===----------------------------------------------------------------------===//
4240
4241 //===----------------------------------------------------------------------===//
4242 // SYSTEM/SUPER +
4243 //===----------------------------------------------------------------------===//
4244
4245 //===----------------------------------------------------------------------===//
4246 // SYSTEM/USER +
4247 //===----------------------------------------------------------------------===//
4248 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
4249
4250 let hasSideEffects = 1, isSoloAX = 1 in
4251 def Y2_barrier : SYSInst<(outs), (ins),
4252                      "barrier",
4253                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
4254   let Inst{31-28} = 0b1010;
4255   let Inst{27-21} = 0b1000000;
4256 }
4257
4258 //===----------------------------------------------------------------------===//
4259 // SYSTEM/SUPER -
4260 //===----------------------------------------------------------------------===//
4261 //===----------------------------------------------------------------------===//
4262 // CRUSER - Type.
4263 //===----------------------------------------------------------------------===//
4264 // HW loop
4265 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
4266     opExtendable = 0, hasSideEffects = 0 in
4267 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
4268          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
4269            #mnemonic#"($offset, #$src2)",
4270            [], "" , CR_tc_3x_SLOT3> {
4271     bits<9> offset;
4272     bits<10> src2;
4273
4274     let IClass = 0b0110;
4275
4276     let Inst{27-22} = 0b100100;
4277     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
4278     let Inst{20-16} = src2{9-5};
4279     let Inst{12-8} = offset{8-4};
4280     let Inst{7-5} = src2{4-2};
4281     let Inst{4-3} = offset{3-2};
4282     let Inst{1-0} = src2{1-0};
4283 }
4284
4285 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
4286     opExtendable = 0, hasSideEffects = 0 in
4287 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
4288          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
4289            #mnemonic#"($offset, $src2)",
4290            [], "" ,CR_tc_3x_SLOT3> {
4291     bits<9> offset;
4292     bits<5> src2;
4293
4294     let IClass = 0b0110;
4295
4296     let Inst{27-22} = 0b000000;
4297     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
4298     let Inst{20-16} = src2;
4299     let Inst{12-8} = offset{8-4};
4300     let Inst{4-3} = offset{3-2};
4301   }
4302
4303 multiclass LOOP_ri<string mnemonic> {
4304   def i : LOOP_iBase<mnemonic, brtarget>;
4305   def r : LOOP_rBase<mnemonic, brtarget>;
4306 }
4307
4308
4309 let Defs = [SA0, LC0, USR] in
4310 defm J2_loop0 : LOOP_ri<"loop0">;
4311
4312 // Interestingly only loop0's appear to set usr.lpcfg
4313 let Defs = [SA1, LC1] in
4314 defm J2_loop1 : LOOP_ri<"loop1">;
4315
4316 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
4317     Defs = [PC, LC0], Uses = [SA0, LC0] in {
4318 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
4319                        ":endloop0",
4320                        []>;
4321 }
4322
4323 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
4324     Defs = [PC, LC1], Uses = [SA1, LC1] in {
4325 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
4326                        ":endloop1",
4327                        []>;
4328 }
4329
4330 // Pipelined loop instructions, sp[123]loop0
4331 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
4332     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
4333     opExtendable = 0, isPredicateLate = 1 in
4334 class SPLOOP_iBase<string SP, bits<2> op>
4335   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
4336   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
4337     bits<9> r7_2;
4338     bits<10> U10;
4339
4340     let IClass = 0b0110;
4341
4342     let Inst{22-21} = op;
4343     let Inst{27-23} = 0b10011;
4344     let Inst{20-16} = U10{9-5};
4345     let Inst{12-8} = r7_2{8-4};
4346     let Inst{7-5} = U10{4-2};
4347     let Inst{4-3} = r7_2{3-2};
4348     let Inst{1-0} = U10{1-0};
4349   }
4350
4351 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
4352     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
4353     opExtendable = 0, isPredicateLate = 1 in
4354 class SPLOOP_rBase<string SP, bits<2> op>
4355   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
4356   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
4357     bits<9> r7_2;
4358     bits<5> Rs;
4359
4360     let IClass = 0b0110;
4361
4362     let Inst{22-21} = op;
4363     let Inst{27-23} = 0b00001;
4364     let Inst{20-16} = Rs;
4365     let Inst{12-8} = r7_2{8-4};
4366     let Inst{4-3} = r7_2{3-2};
4367   }
4368
4369 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
4370   def i : SPLOOP_iBase<mnemonic, op>;
4371   def r : SPLOOP_rBase<mnemonic, op>;
4372 }
4373
4374 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
4375 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
4376 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
4377
4378 // if (Rs[!>=<]=#0) jump:[t/nt]
4379 let Defs = [PC], isPredicated = 1, isBranch = 1, hasSideEffects = 0,
4380     hasSideEffects = 0 in
4381 class J2_jump_0_Base<string compare, bit isTak, bits<2> op>
4382   : CRInst <(outs), (ins IntRegs:$Rs, brtarget:$r13_2),
4383   "if ($Rs"#compare#"#0) jump"#!if(isTak, ":t", ":nt")#" $r13_2" > {
4384     bits<5> Rs;
4385     bits<15> r13_2;
4386
4387     let IClass = 0b0110;
4388
4389     let Inst{27-24} = 0b0001;
4390     let Inst{23-22} = op;
4391     let Inst{12} = isTak;
4392     let Inst{21} = r13_2{14};
4393     let Inst{20-16} = Rs;
4394     let Inst{11-1} = r13_2{12-2};
4395     let Inst{13} = r13_2{13};
4396   }
4397
4398 multiclass J2_jump_compare_0<string compare, bits<2> op> {
4399   def NAME    : J2_jump_0_Base<compare, 0, op>;
4400   def NAME#pt : J2_jump_0_Base<compare, 1, op>;
4401 }
4402
4403 defm J2_jumprz    : J2_jump_compare_0<"!=", 0b00>;
4404 defm J2_jumprgtez : J2_jump_compare_0<">=", 0b01>;
4405 defm J2_jumprnz   : J2_jump_compare_0<"==", 0b10>;
4406 defm J2_jumprltez : J2_jump_compare_0<"<=", 0b11>;
4407
4408 // Transfer to/from Control/GPR Guest/GPR
4409 let hasSideEffects = 0 in
4410 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
4411   : CRInst <(outs CTRC:$dst), (ins RC:$src),
4412   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
4413     bits<5> dst;
4414     bits<5> src;
4415
4416     let IClass = 0b0110;
4417
4418     let Inst{27-25} = 0b001;
4419     let Inst{24} = isDouble;
4420     let Inst{23-21} = 0b001;
4421     let Inst{20-16} = src;
4422     let Inst{4-0} = dst;
4423   }
4424
4425 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
4426 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
4427 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
4428
4429 let hasSideEffects = 0 in
4430 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
4431   : CRInst <(outs RC:$dst), (ins CTRC:$src),
4432   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
4433     bits<5> dst;
4434     bits<5> src;
4435
4436     let IClass = 0b0110;
4437
4438     let Inst{27-26} = 0b10;
4439     let Inst{25} = isSingle;
4440     let Inst{24-21} = 0b0000;
4441     let Inst{20-16} = src;
4442     let Inst{4-0} = dst;
4443   }
4444
4445 let hasNewValue = 1, opNewValue = 0 in
4446 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
4447 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
4448 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
4449
4450 // Y4_trace: Send value to etm trace.
4451 let isSoloAX = 1, hasSideEffects = 0 in
4452 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
4453   "trace($Rs)"> {
4454     bits<5> Rs;
4455
4456     let IClass = 0b0110;
4457     let Inst{27-21} = 0b0010010;
4458     let Inst{20-16} = Rs;
4459   }
4460
4461 let AddedComplexity = 100, isPredicated = 1, isCodeGenOnly = 1 in
4462 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
4463             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
4464             "Error; should not emit",
4465             [(set (i32 IntRegs:$dst),
4466              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
4467                           s12ImmPred:$src3)))]>;
4468
4469 let AddedComplexity = 100, isPredicated = 1, isCodeGenOnly = 1 in
4470 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
4471             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
4472             "Error; should not emit",
4473             [(set (i32 IntRegs:$dst),
4474              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
4475                           (i32 IntRegs:$src3))))]>;
4476
4477 let AddedComplexity = 100, isPredicated = 1, isCodeGenOnly = 1 in
4478 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
4479                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
4480                      "Error; should not emit",
4481                      [(set (i32 IntRegs:$dst),
4482                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
4483                                         s12ImmPred:$src3)))]>;
4484
4485 // Generate frameindex addresses.
4486 let isReMaterializable = 1, isCodeGenOnly = 1 in
4487 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
4488              "$dst = add($src1)",
4489              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
4490
4491 // Support for generating global address.
4492 // Taken from X86InstrInfo.td.
4493 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [SDTCisVT<0, i32>,
4494                                              SDTCisVT<1, i32>,
4495                                              SDTCisPtrTy<0>]>;
4496 def HexagonCONST32    : SDNode<"HexagonISD::CONST32",    SDTHexagonCONST32>;
4497 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP", SDTHexagonCONST32>;
4498
4499 // HI/LO Instructions
4500 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4501     hasNewValue = 1, opNewValue = 0 in
4502 class REG_IMMED<string RegHalf, string Op, bit Rs, bits<3> MajOp, bit MinOp>
4503   : ALU32_ri<(outs IntRegs:$dst),
4504               (ins i32imm:$imm_value),
4505               "$dst"#RegHalf#" = #"#Op#"($imm_value)", []> {
4506     bits<5> dst;
4507     bits<32> imm_value;
4508     let IClass = 0b0111;
4509
4510     let Inst{27} = Rs;
4511     let Inst{26-24} = MajOp;
4512     let Inst{21} = MinOp;
4513     let Inst{20-16} = dst;
4514     let Inst{23-22} = !if (!eq(Op, "LO"), imm_value{15-14}, imm_value{31-30});
4515     let Inst{13-0} = !if (!eq(Op, "LO"), imm_value{13-0}, imm_value{29-16});
4516 }
4517
4518 let isAsmParserOnly = 1 in {
4519   def LO : REG_IMMED<".l", "LO", 0b0, 0b001, 0b1>;
4520   def LO_H : REG_IMMED<".l", "HI", 0b0, 0b001, 0b1>;
4521   def HI : REG_IMMED<".h", "HI", 0b0, 0b010, 0b1>;
4522   def HI_L : REG_IMMED<".h", "LO", 0b0, 0b010, 0b1>;
4523 }
4524
4525 let  isMoveImm = 1, isCodeGenOnly = 1 in
4526 def LO_PIC : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
4527              "$dst.l = #LO($label@GOTREL)",
4528              []>;
4529
4530 let  isMoveImm = 1, isCodeGenOnly = 1 in
4531 def HI_PIC : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
4532              "$dst.h = #HI($label@GOTREL)",
4533              []>;
4534
4535 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4536     isAsmParserOnly = 1 in
4537 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
4538                   "$dst.l = #LO($imm_value)",
4539                   []>;
4540
4541
4542 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4543     isAsmParserOnly = 1 in
4544 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
4545                   "$dst.h = #HI($imm_value)",
4546                   []>;
4547
4548 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4549     isAsmParserOnly = 1 in
4550 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
4551                   "$dst.l = #LO($jt)",
4552                   []>;
4553
4554 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4555     isAsmParserOnly = 1 in
4556 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
4557                   "$dst.h = #HI($jt)",
4558                   []>;
4559
4560 // This pattern is incorrect. When we add small data, we should change
4561 // this pattern to use memw(#foo).
4562 // This is for sdata.
4563 let isMoveImm = 1, isAsmParserOnly = 1 in
4564 def CONST32 : CONSTLDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
4565               "$dst = CONST32(#$global)",
4566               [(set (i32 IntRegs:$dst),
4567                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
4568
4569 let isReMaterializable = 1, isMoveImm = 1 in
4570 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
4571                   "$dst = CONST32(#$global)",
4572                   [(set (i32 IntRegs:$dst),
4573                         (HexagonCONST32 tglobaladdr:$global))]>;
4574
4575 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4576 def CONST32_set_jt : CONSTLDInst<(outs IntRegs:$dst), (ins jumptablebase:$jt),
4577                      "$dst = CONST32(#$jt)",
4578                      [(set (i32 IntRegs:$dst),
4579                            (HexagonCONST32 tjumptable:$jt))]>;
4580
4581 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4582 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
4583                     "$dst = CONST32(#$global)",
4584                     [(set (i32 IntRegs:$dst),
4585                           (HexagonCONST32_GP tglobaladdr:$global))]>;
4586
4587 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4588 def CONST32_Int_Real : CONSTLDInst<(outs IntRegs:$dst), (ins i32imm:$global),
4589                        "$dst = CONST32(#$global)",
4590                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
4591
4592 // Map BlockAddress lowering to CONST32_Int_Real
4593 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
4594           (CONST32_Int_Real tblockaddress:$addr)>;
4595
4596 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4597 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
4598                     "$dst = CONST32($label)",
4599                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
4600
4601 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4602 def CONST64_Int_Real : CONSTLDInst<(outs DoubleRegs:$dst), (ins i64imm:$global),
4603                        "$dst = CONST64(#$global)",
4604                        [(set (i64 DoubleRegs:$dst), imm:$global)]>;
4605
4606 let isCodeGenOnly = 1 in
4607 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
4608                   "$dst = xor($dst, $dst)",
4609                   [(set (i1 PredRegs:$dst), 0)]>;
4610
4611 // Pseudo instructions.
4612 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
4613 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
4614                                         SDTCisVT<1, i32> ]>;
4615
4616 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
4617                     [SDNPHasChain, SDNPOutGlue]>;
4618 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
4619                     [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
4620
4621 def SDT_SPCall  : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
4622
4623 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
4624 // Optional Flag and Variable Arguments.
4625 // Its 1 Operand has pointer type.
4626 def HexagonTCRet : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
4627                           [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
4628
4629 let Defs = [R29, R30], Uses = [R31, R30, R29], isPseudo = 1 in
4630 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
4631                               ".error \"should not emit\" ",
4632                               [(callseq_start timm:$amt)]>;
4633
4634 let Defs = [R29, R30, R31], Uses = [R29], isPseudo = 1 in
4635 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
4636                              ".error \"should not emit\" ",
4637                              [(callseq_end timm:$amt1, timm:$amt2)]>;
4638
4639 // Call subroutine indirectly.
4640 let Defs = VolatileV3.Regs in
4641 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
4642
4643 // Indirect tail-call.
4644 let isPseudo = 1, isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
4645     isTerminator = 1, isCodeGenOnly = 1 in
4646 def TCRETURNr : T_JMPr;
4647
4648 // Direct tail-calls.
4649 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
4650 isTerminator = 1, isCodeGenOnly = 1 in {
4651   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
4652       [], "", J_tc_2early_SLOT23>;
4653   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
4654       [], "", J_tc_2early_SLOT23>;
4655 }
4656
4657 //Tail calls.
4658 def: Pat<(HexagonTCRet tglobaladdr:$dst),
4659          (TCRETURNtg tglobaladdr:$dst)>;
4660 def: Pat<(HexagonTCRet texternalsym:$dst),
4661          (TCRETURNtext texternalsym:$dst)>;
4662 def: Pat<(HexagonTCRet (i32 IntRegs:$dst)),
4663          (TCRETURNr (i32 IntRegs:$dst))>;
4664
4665 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
4666 def: Pat<(and (i32 IntRegs:$src1), 65535),
4667          (A2_zxth IntRegs:$src1)>;
4668
4669 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
4670 def: Pat<(and (i32 IntRegs:$src1), 255),
4671          (A2_zxtb IntRegs:$src1)>;
4672
4673 // Map Add(p1, true) to p1 = not(p1).
4674 //     Add(p1, false) should never be produced,
4675 //     if it does, it got to be mapped to NOOP.
4676 def: Pat<(add (i1 PredRegs:$src1), -1),
4677          (C2_not PredRegs:$src1)>;
4678
4679 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
4680 def: Pat<(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ExtPred:$src3),
4681          (C2_muxii PredRegs:$src1, s8ExtPred:$src3, s8ImmPred:$src2)>;
4682
4683 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
4684 // => r0 = C2_muxir(p0, r1, #i)
4685 def: Pat<(select (not (i1 PredRegs:$src1)), s8ExtPred:$src2,
4686                  (i32 IntRegs:$src3)),
4687          (C2_muxir PredRegs:$src1, IntRegs:$src3, s8ExtPred:$src2)>;
4688
4689 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
4690 // => r0 = C2_muxri (p0, #i, r1)
4691 def: Pat<(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s8ExtPred:$src3),
4692          (C2_muxri PredRegs:$src1, s8ExtPred:$src3, IntRegs:$src2)>;
4693
4694 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
4695 def: Pat<(brcond (not (i1 PredRegs:$src1)), bb:$offset),
4696          (J2_jumpf PredRegs:$src1, bb:$offset)>;
4697
4698 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
4699 def: Pat<(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
4700          (A2_sxtw (LoReg DoubleRegs:$src1))>;
4701
4702 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(A2_sxth(Rss.lo)).
4703 def: Pat<(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
4704          (A2_sxtw (A2_sxth (LoReg DoubleRegs:$src1)))>;
4705
4706 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(A2_sxtb(Rss.lo)).
4707 def: Pat<(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
4708          (A2_sxtw (A2_sxtb (LoReg DoubleRegs:$src1)))>;
4709
4710 // We want to prevent emitting pnot's as much as possible.
4711 // Map brcond with an unsupported setcc to a J2_jumpf.
4712 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4713                         bb:$offset),
4714       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4715                 bb:$offset)>;
4716
4717 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
4718                         bb:$offset),
4719       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
4720
4721 def: Pat<(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
4722          (J2_jumpf PredRegs:$src1, bb:$offset)>;
4723
4724 def: Pat<(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
4725          (J2_jumpt PredRegs:$src1, bb:$offset)>;
4726
4727 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
4728 def: Pat<(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)), bb:$offset),
4729         (J2_jumpf (C2_cmpgti IntRegs:$src1, (DEC_CONST_SIGNED s8ImmPred:$src2)),
4730                   bb:$offset)>;
4731
4732 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
4733 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4734                         bb:$offset),
4735       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
4736
4737 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4738                    bb:$offset),
4739       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
4740                    bb:$offset)>;
4741
4742 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4743                         bb:$offset),
4744       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4745                 bb:$offset)>;
4746
4747 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4748                    bb:$offset),
4749       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4750                 bb:$offset)>;
4751
4752 // Map from a 64-bit select to an emulated 64-bit mux.
4753 // Hexagon does not support 64-bit MUXes; so emulate with combines.
4754 def: Pat<(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
4755                  (i64 DoubleRegs:$src3)),
4756          (A2_combinew (C2_mux PredRegs:$src1, (HiReg DoubleRegs:$src2),
4757                                               (HiReg DoubleRegs:$src3)),
4758                       (C2_mux PredRegs:$src1, (LoReg DoubleRegs:$src2),
4759                                               (LoReg DoubleRegs:$src3)))>;
4760
4761 // Map from a 1-bit select to logical ops.
4762 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
4763 def: Pat<(select (i1 PredRegs:$src1), (i1 PredRegs:$src2), (i1 PredRegs:$src3)),
4764          (C2_or (C2_and PredRegs:$src1, PredRegs:$src2),
4765                 (C2_and (C2_not PredRegs:$src1), PredRegs:$src3))>;
4766
4767 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
4768 def : Pat<(i1 (load ADDRriS11_2:$addr)),
4769       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
4770
4771 // Map for truncating from 64 immediates to 32 bit immediates.
4772 def: Pat<(i32 (trunc (i64 DoubleRegs:$src))),
4773          (LoReg DoubleRegs:$src)>;
4774
4775 // Map for truncating from i64 immediates to i1 bit immediates.
4776 def: Pat<(i1 (trunc (i64 DoubleRegs:$src))),
4777          (C2_tfrrp (LoReg DoubleRegs:$src))>;
4778
4779 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
4780 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4781       (S2_storerb_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4782                                                      subreg_loreg)))>;
4783
4784 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
4785 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4786       (S2_storerh_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4787                                                      subreg_loreg)))>;
4788 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
4789 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
4790       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4791                                                      subreg_loreg)))>;
4792
4793 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
4794 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4795       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4796                                                      subreg_loreg)))>;
4797
4798 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
4799 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
4800       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
4801
4802
4803 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
4804 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
4805       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
4806
4807 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
4808 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
4809       (S2_storerb_io AddrFI:$addr, 0, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
4810
4811 // rs <= rt -> !(rs > rt).
4812 let AddedComplexity = 30 in
4813 def: Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
4814          (C2_not (C2_cmpgti IntRegs:$src1, s10ExtPred:$src2))>;
4815
4816 // rs <= rt -> !(rs > rt).
4817 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4818       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
4819
4820 // Rss <= Rtt -> !(Rss > Rtt).
4821 def: Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4822          (C2_not (C2_cmpgtp DoubleRegs:$src1, DoubleRegs:$src2))>;
4823
4824 // Map cmpne -> cmpeq.
4825 // Hexagon_TODO: We should improve on this.
4826 // rs != rt -> !(rs == rt).
4827 let AddedComplexity = 30 in
4828 def: Pat<(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
4829          (C2_not (C2_cmpeqi IntRegs:$src1, s10ExtPred:$src2))>;
4830
4831 // Map cmpne(Rs) -> !cmpeqe(Rs).
4832 // rs != rt -> !(rs == rt).
4833 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4834       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
4835
4836 // Convert setne back to xor for hexagon since we compute w/ pred registers.
4837 def: Pat<(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
4838          (C2_xor PredRegs:$src1, PredRegs:$src2)>;
4839
4840 // Map cmpne(Rss) -> !cmpew(Rss).
4841 // rs != rt -> !(rs == rt).
4842 def: Pat<(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4843          (C2_not (C2_cmpeqp DoubleRegs:$src1, DoubleRegs:$src2))>;
4844
4845 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
4846 // rs >= rt -> !(rt > rs).
4847 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4848       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
4849
4850 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
4851 let AddedComplexity = 30 in
4852 def: Pat<(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
4853          (C2_cmpgti IntRegs:$src1, (DEC_CONST_SIGNED s8ExtPred:$src2))>;
4854
4855 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
4856 // rss >= rtt -> !(rtt > rss).
4857 def: Pat<(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4858          (C2_not (C2_cmpgtp DoubleRegs:$src2, DoubleRegs:$src1))>;
4859
4860 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
4861 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
4862 // rs < rt -> !(rs >= rt).
4863 let AddedComplexity = 30 in
4864 def: Pat<(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
4865          (C2_not (C2_cmpgti IntRegs:$src1, (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
4866
4867 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
4868 def: Pat<(i1 (setuge (i32 IntRegs:$src1), 0)),
4869          (C2_cmpeq IntRegs:$src1, IntRegs:$src1)>;
4870
4871 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
4872 def: Pat<(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
4873          (C2_cmpgtui IntRegs:$src1, (DEC_CONST_UNSIGNED u8ExtPred:$src2))>;
4874
4875 // Generate cmpgtu(Rs, #u9)
4876 def: Pat<(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
4877          (C2_cmpgtui IntRegs:$src1, u9ExtPred:$src2)>;
4878
4879 // Map from Rs >= Rt -> !(Rt > Rs).
4880 // rs >= rt -> !(rt > rs).
4881 def: Pat<(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4882          (C2_not (C2_cmpgtup DoubleRegs:$src2, DoubleRegs:$src1))>;
4883
4884 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
4885 // Map from (Rs <= Rt) -> !(Rs > Rt).
4886 def: Pat<(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4887          (C2_not (C2_cmpgtup DoubleRegs:$src1, DoubleRegs:$src2))>;
4888
4889 // Sign extends.
4890 // i1 -> i32
4891 def: Pat<(i32 (sext (i1 PredRegs:$src1))),
4892          (C2_muxii PredRegs:$src1, -1, 0)>;
4893
4894 // i1 -> i64
4895 def: Pat<(i64 (sext (i1 PredRegs:$src1))),
4896          (A2_combinew (A2_tfrsi -1), (C2_muxii PredRegs:$src1, -1, 0))>;
4897
4898 // Convert sign-extended load back to load and sign extend.
4899 // i32 -> i64
4900 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4901       (i64 (A2_sxtw (L2_loadri_io AddrFI:$src1, 0)))>;
4902
4903 // Zero extends.
4904 // i1 -> i32
4905 def: Pat<(i32 (zext (i1 PredRegs:$src1))),
4906          (C2_muxii PredRegs:$src1, 1, 0)>;
4907
4908 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4909 def: Pat<(i32 (anyext (i1 PredRegs:$src1))),
4910          (C2_muxii PredRegs:$src1, 1, 0)>;
4911
4912 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
4913 def: Pat<(i64 (anyext (i1 PredRegs:$src1))),
4914          (A2_sxtw (C2_muxii PredRegs:$src1, 1, 0))>;
4915
4916 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4917                            (i32 32))),
4918                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4919         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4920                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4921
4922 // Multiply 64-bit unsigned and use upper result.
4923 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4924   (A2_addp
4925     (M2_dpmpyuu_acc_s0
4926       (S2_lsr_i_p
4927         (A2_addp
4928           (M2_dpmpyuu_acc_s0
4929             (S2_lsr_i_p (M2_dpmpyuu_s0 (LoReg $src1), (LoReg $src2)), 32),
4930             (HiReg $src1),
4931             (LoReg $src2)),
4932           (A2_combinew (A2_tfrsi 0),
4933                        (LoReg (M2_dpmpyuu_s0 (LoReg $src1), (HiReg $src2))))),
4934         32),
4935       (HiReg $src1),
4936       (HiReg $src2)),
4937     (S2_lsr_i_p (M2_dpmpyuu_s0 (LoReg $src1), (HiReg $src2)), 32)
4938 )>;
4939
4940 // Hexagon specific ISD nodes.
4941 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
4942                                                  SDTCisVT<1, i32>]>;
4943 def SDTHexagonARGEXTEND   : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4944
4945 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4946                                   SDTHexagonADJDYNALLOC>;
4947 def Hexagon_ARGEXTEND   : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4948
4949 // Needed to tag these instructions for stack layout.
4950 let isCodeGenOnly = 1, usesCustomInserter = 1 in
4951 def ADJDYNALLOC : T_Addri<s6Imm>;
4952
4953 def: Pat<(Hexagon_ADJDYNALLOC I32:$Rs, s16ImmPred:$s16),
4954          (ADJDYNALLOC I32:$Rs, imm:$s16)>;
4955
4956 let isCodeGenOnly = 1 in
4957 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4958                 "$dst = $src1",
4959                 [(set (i32 IntRegs:$dst),
4960                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4961
4962 let AddedComplexity = 100 in
4963 def: Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4964          (i32 IntRegs:$src1)>;
4965
4966 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4967
4968 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4969           (i32 (CONST32_set_jt tjumptable:$dst))>;
4970
4971 // XTYPE/SHIFT
4972 //
4973 //===----------------------------------------------------------------------===//
4974 // Template Class
4975 // Shift by immediate/register and accumulate/logical
4976 //===----------------------------------------------------------------------===//
4977
4978 // Rx[+-&|]=asr(Rs,#u5)
4979 // Rx[+-&|^]=lsr(Rs,#u5)
4980 // Rx[+-&|^]=asl(Rs,#u5)
4981
4982 let hasNewValue = 1, opNewValue = 0 in
4983 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4984                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4985   : SInst_acc<(outs IntRegs:$Rx),
4986               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4987   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4988   [(set (i32 IntRegs:$Rx),
4989          (OpNode2 (i32 IntRegs:$src1),
4990                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4991   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4992     bits<5> Rx;
4993     bits<5> Rs;
4994     bits<5> u5;
4995
4996     let IClass = 0b1000;
4997
4998     let Inst{27-24} = 0b1110;
4999     let Inst{23-22} = majOp{2-1};
5000     let Inst{13} = 0b0;
5001     let Inst{7} = majOp{0};
5002     let Inst{6-5} = minOp;
5003     let Inst{4-0} = Rx;
5004     let Inst{20-16} = Rs;
5005     let Inst{12-8} = u5;
5006   }
5007
5008 // Rx[+-&|]=asr(Rs,Rt)
5009 // Rx[+-&|^]=lsr(Rs,Rt)
5010 // Rx[+-&|^]=asl(Rs,Rt)
5011
5012 let hasNewValue = 1, opNewValue = 0 in
5013 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
5014                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
5015   : SInst_acc<(outs IntRegs:$Rx),
5016               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
5017   "$Rx "#opc2#opc1#"($Rs, $Rt)",
5018   [(set (i32 IntRegs:$Rx),
5019          (OpNode2 (i32 IntRegs:$src1),
5020                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
5021   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
5022     bits<5> Rx;
5023     bits<5> Rs;
5024     bits<5> Rt;
5025
5026     let IClass = 0b1100;
5027
5028     let Inst{27-24} = 0b1100;
5029     let Inst{23-22} = majOp;
5030     let Inst{7-6} = minOp;
5031     let Inst{4-0} = Rx;
5032     let Inst{20-16} = Rs;
5033     let Inst{12-8} = Rt;
5034   }
5035
5036 // Rxx[+-&|]=asr(Rss,#u6)
5037 // Rxx[+-&|^]=lsr(Rss,#u6)
5038 // Rxx[+-&|^]=asl(Rss,#u6)
5039
5040 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
5041                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
5042   : SInst_acc<(outs DoubleRegs:$Rxx),
5043               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
5044   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
5045   [(set (i64 DoubleRegs:$Rxx),
5046         (OpNode2 (i64 DoubleRegs:$src1),
5047                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
5048   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
5049     bits<5> Rxx;
5050     bits<5> Rss;
5051     bits<6> u6;
5052
5053     let IClass = 0b1000;
5054
5055     let Inst{27-24} = 0b0010;
5056     let Inst{23-22} = majOp{2-1};
5057     let Inst{7} = majOp{0};
5058     let Inst{6-5} = minOp;
5059     let Inst{4-0} = Rxx;
5060     let Inst{20-16} = Rss;
5061     let Inst{13-8} = u6;
5062   }
5063
5064
5065 // Rxx[+-&|]=asr(Rss,Rt)
5066 // Rxx[+-&|^]=lsr(Rss,Rt)
5067 // Rxx[+-&|^]=asl(Rss,Rt)
5068 // Rxx[+-&|^]=lsl(Rss,Rt)
5069
5070 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
5071                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
5072   : SInst_acc<(outs DoubleRegs:$Rxx),
5073               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
5074   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
5075   [(set (i64 DoubleRegs:$Rxx),
5076         (OpNode2 (i64 DoubleRegs:$src1),
5077                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
5078   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
5079     bits<5> Rxx;
5080     bits<5> Rss;
5081     bits<5> Rt;
5082
5083     let IClass = 0b1100;
5084
5085     let Inst{27-24} = 0b1011;
5086     let Inst{23-21} = majOp;
5087     let Inst{20-16} = Rss;
5088     let Inst{12-8} = Rt;
5089     let Inst{7-6} = minOp;
5090     let Inst{4-0} = Rxx;
5091   }
5092
5093 //===----------------------------------------------------------------------===//
5094 // Multi-class for the shift instructions with logical/arithmetic operators.
5095 //===----------------------------------------------------------------------===//
5096
5097 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
5098                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
5099   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
5100                                      OpNode2, majOp, minOp >;
5101   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
5102                                      OpNode2, majOp, minOp >;
5103 }
5104
5105 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
5106   let AddedComplexity = 100 in
5107   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
5108
5109   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
5110   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
5111   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
5112 }
5113
5114 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
5115 let AddedComplexity = 100 in
5116   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
5117 }
5118
5119 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
5120
5121 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
5122               xtype_xor_imm_acc<"lsr", srl, 0b01>;
5123
5124 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
5125               xtype_xor_imm_acc<"asl", shl, 0b10>;
5126
5127 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
5128   let AddedComplexity = 100 in
5129   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
5130
5131   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
5132   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
5133   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
5134 }
5135
5136 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
5137   let AddedComplexity = 100 in
5138   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
5139
5140   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
5141   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
5142   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
5143   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
5144 }
5145
5146 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
5147   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
5148   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
5149 }
5150
5151 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
5152 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
5153 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
5154 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
5155
5156 //===----------------------------------------------------------------------===//
5157 let hasSideEffects = 0 in
5158 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
5159                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
5160   : SInst <(outs RC:$dst),
5161            (ins DoubleRegs:$src1, DoubleRegs:$src2),
5162   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
5163                                      #!if(hasShift,":>>1","")
5164                                      #!if(isSat, ":sat", ""),
5165   [], "", S_3op_tc_2_SLOT23 > {
5166     bits<5> dst;
5167     bits<5> src1;
5168     bits<5> src2;
5169
5170     let IClass = 0b1100;
5171
5172     let Inst{27-24} = 0b0001;
5173     let Inst{23-22} = MajOp;
5174     let Inst{20-16} = !if (SwapOps, src2, src1);
5175     let Inst{12-8}  = !if (SwapOps, src1, src2);
5176     let Inst{7-5}   = MinOp;
5177     let Inst{4-0}   = dst;
5178   }
5179
5180 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
5181                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
5182   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
5183               isSat, isRnd, hasShift>;
5184
5185 let Itinerary = S_3op_tc_1_SLOT23 in {
5186   def S2_shuffeb : T_S3op_64 < "shuffeb", 0b00, 0b010, 0>;
5187   def S2_shuffeh : T_S3op_64 < "shuffeh", 0b00, 0b110, 0>;
5188   def S2_shuffob : T_S3op_64 < "shuffob", 0b00, 0b100, 1>;
5189   def S2_shuffoh : T_S3op_64 < "shuffoh", 0b10, 0b000, 1>;
5190
5191   def S2_vtrunewh : T_S3op_64 < "vtrunewh", 0b10, 0b010, 0>;
5192   def S2_vtrunowh : T_S3op_64 < "vtrunowh", 0b10, 0b100, 0>;
5193 }
5194
5195 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
5196
5197 let hasSideEffects = 0 in
5198 class T_S3op_2 <string mnemonic, bits<3> MajOp, bit SwapOps>
5199   : SInst < (outs DoubleRegs:$Rdd),
5200             (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, PredRegs:$Pu),
5201   "$Rdd = "#mnemonic#"($Rss, $Rtt, $Pu)",
5202   [], "", S_3op_tc_1_SLOT23 > {
5203     bits<5> Rdd;
5204     bits<5> Rss;
5205     bits<5> Rtt;
5206     bits<2> Pu;
5207
5208     let IClass = 0b1100;
5209
5210     let Inst{27-24} = 0b0010;
5211     let Inst{23-21} = MajOp;
5212     let Inst{20-16} = !if (SwapOps, Rtt, Rss);
5213     let Inst{12-8} = !if (SwapOps, Rss, Rtt);
5214     let Inst{6-5} = Pu;
5215     let Inst{4-0} = Rdd;
5216   }
5217
5218 def S2_valignrb  : T_S3op_2 < "valignb",  0b000, 1>;
5219 def S2_vsplicerb : T_S3op_2 < "vspliceb", 0b100, 0>;
5220
5221 //===----------------------------------------------------------------------===//
5222 // Template class used by vector shift, vector rotate, vector neg,
5223 // 32-bit shift, 64-bit shifts, etc.
5224 //===----------------------------------------------------------------------===//
5225
5226 let hasSideEffects = 0 in
5227 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
5228                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
5229   : SInst <(outs RC:$dst),
5230            (ins RC:$src1, IntRegs:$src2),
5231   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
5232   pattern, "", S_3op_tc_1_SLOT23> {
5233     bits<5> dst;
5234     bits<5> src1;
5235     bits<5> src2;
5236
5237     let IClass = 0b1100;
5238
5239     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
5240     let Inst{23-22} = MajOp;
5241     let Inst{20-16} = src1;
5242     let Inst{12-8} = src2;
5243     let Inst{7-6} = MinOp;
5244     let Inst{4-0} = dst;
5245   }
5246
5247 let hasNewValue = 1 in
5248 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
5249   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
5250     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
5251                                       (i32 IntRegs:$src2)))]>;
5252
5253 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
5254 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
5255   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
5256
5257
5258 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
5259   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
5260     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
5261                                          (i32 IntRegs:$src2)))]>;
5262
5263
5264 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
5265   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
5266
5267
5268 // Shift by register
5269 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
5270
5271 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
5272 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
5273 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
5274 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
5275
5276 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
5277
5278 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
5279 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
5280 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
5281 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
5282
5283 // Shift by register with saturation
5284 // Rd=asr(Rs,Rt):sat
5285 // Rd=asl(Rs,Rt):sat
5286
5287 let Defs = [USR_OVF] in {
5288   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
5289   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
5290 }
5291
5292 let hasNewValue = 1, hasSideEffects = 0 in
5293 class T_S3op_8 <string opc, bits<3> MinOp, bit isSat, bit isRnd, bit hasShift, bit hasSplat = 0>
5294   : SInst < (outs IntRegs:$Rd),
5295             (ins DoubleRegs:$Rss, IntRegs:$Rt),
5296   "$Rd = "#opc#"($Rss, $Rt"#!if(hasSplat, "*", "")#")"
5297                            #!if(hasShift, ":<<1", "")
5298                            #!if(isRnd, ":rnd", "")
5299                            #!if(isSat, ":sat", ""),
5300   [], "", S_3op_tc_1_SLOT23 > {
5301     bits<5> Rd;
5302     bits<5> Rss;
5303     bits<5> Rt;
5304
5305     let IClass = 0b1100;
5306
5307     let Inst{27-24} = 0b0101;
5308     let Inst{20-16} = Rss;
5309     let Inst{12-8}  = Rt;
5310     let Inst{7-5}   = MinOp;
5311     let Inst{4-0}   = Rd;
5312   }
5313
5314 def S2_asr_r_svw_trun : T_S3op_8<"vasrw", 0b010, 0, 0, 0>;
5315
5316 let Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23 in
5317 def S2_vcrotate : T_S3op_shiftVect < "vcrotate", 0b11, 0b00>;
5318
5319 let hasSideEffects = 0 in
5320 class T_S3op_7 <string mnemonic, bit MajOp >
5321   : SInst <(outs DoubleRegs:$Rdd),
5322            (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, u3Imm:$u3),
5323   "$Rdd = "#mnemonic#"($Rss, $Rtt, #$u3)" ,
5324   [], "", S_3op_tc_1_SLOT23 > {
5325     bits<5> Rdd;
5326     bits<5> Rss;
5327     bits<5> Rtt;
5328     bits<3> u3;
5329
5330     let IClass = 0b1100;
5331
5332     let Inst{27-24} = 0b0000;
5333     let Inst{23}    = MajOp;
5334     let Inst{20-16} = !if(MajOp, Rss, Rtt);
5335     let Inst{12-8}  =  !if(MajOp, Rtt, Rss);
5336     let Inst{7-5}   = u3;
5337     let Inst{4-0}   = Rdd;
5338   }
5339
5340 def S2_valignib  : T_S3op_7 < "valignb", 0>;
5341 def S2_vspliceib : T_S3op_7 < "vspliceb", 1>;
5342
5343 //===----------------------------------------------------------------------===//
5344 // Template class for 'insert bitfield' instructions
5345 //===----------------------------------------------------------------------===//
5346 let hasSideEffects = 0 in
5347 class T_S3op_insert <string mnemonic, RegisterClass RC>
5348   : SInst <(outs RC:$dst),
5349            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
5350   "$dst = "#mnemonic#"($src2, $src3)" ,
5351   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
5352     bits<5> dst;
5353     bits<5> src2;
5354     bits<5> src3;
5355
5356     let IClass = 0b1100;
5357
5358     let Inst{27-26} = 0b10;
5359     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
5360     let Inst{23}    = 0b0;
5361     let Inst{20-16} = src2;
5362     let Inst{12-8}  = src3;
5363     let Inst{4-0}   = dst;
5364   }
5365
5366 let hasSideEffects = 0 in
5367 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
5368   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
5369   "$dst = insert($src1, #$src2, #$src3)",
5370   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
5371     bits<5> dst;
5372     bits<5> src1;
5373     bits<6> src2;
5374     bits<6> src3;
5375     bit bit23;
5376     bit bit13;
5377     string ImmOpStr = !cast<string>(ImmOp);
5378
5379     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
5380     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
5381
5382     let IClass = 0b1000;
5383
5384     let Inst{27-24} = RegTyBits;
5385     let Inst{23}    = bit23;
5386     let Inst{22-21} = src3{4-3};
5387     let Inst{20-16} = src1;
5388     let Inst{13}    = bit13;
5389     let Inst{12-8}  = src2{4-0};
5390     let Inst{7-5}   = src3{2-0};
5391     let Inst{4-0}   = dst;
5392   }
5393
5394 // Rx=insert(Rs,Rtt)
5395 // Rx=insert(Rs,#u5,#U5)
5396 let hasNewValue = 1 in {
5397   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
5398   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
5399 }
5400
5401 // Rxx=insert(Rss,Rtt)
5402 // Rxx=insert(Rss,#u6,#U6)
5403 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
5404 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
5405
5406 //===----------------------------------------------------------------------===//
5407 // Template class for 'extract bitfield' instructions
5408 //===----------------------------------------------------------------------===//
5409 let hasNewValue = 1, hasSideEffects = 0 in
5410 class T_S3op_extract <string mnemonic, bits<2> MinOp>
5411   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
5412   "$Rd = "#mnemonic#"($Rs, $Rtt)",
5413   [], "", S_3op_tc_2_SLOT23 > {
5414     bits<5> Rd;
5415     bits<5> Rs;
5416     bits<5> Rtt;
5417
5418     let IClass = 0b1100;
5419
5420     let Inst{27-22} = 0b100100;
5421     let Inst{20-16} = Rs;
5422     let Inst{12-8}  = Rtt;
5423     let Inst{7-6}   = MinOp;
5424     let Inst{4-0}   = Rd;
5425   }
5426
5427 let hasSideEffects = 0 in
5428 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
5429                       RegisterClass RC, Operand ImmOp>
5430   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
5431   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
5432   [], "", S_2op_tc_2_SLOT23> {
5433     bits<5> dst;
5434     bits<5> src1;
5435     bits<6> src2;
5436     bits<6> src3;
5437     bit bit23;
5438     bit bit13;
5439     string ImmOpStr = !cast<string>(ImmOp);
5440
5441     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
5442                 !if (!eq(mnemonic, "extractu"), 0, 1));
5443
5444     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
5445
5446     let IClass = 0b1000;
5447
5448     let Inst{27-24} = RegTyBits;
5449     let Inst{23}    = bit23;
5450     let Inst{22-21} = src3{4-3};
5451     let Inst{20-16} = src1;
5452     let Inst{13}    = bit13;
5453     let Inst{12-8}  = src2{4-0};
5454     let Inst{7-5}   = src3{2-0};
5455     let Inst{4-0}   = dst;
5456   }
5457
5458 // Extract bitfield
5459
5460 // Rdd=extractu(Rss,Rtt)
5461 // Rdd=extractu(Rss,#u6,#U6)
5462 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
5463 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
5464
5465 // Rd=extractu(Rs,Rtt)
5466 // Rd=extractu(Rs,#u5,#U5)
5467 let hasNewValue = 1 in {
5468   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
5469   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
5470 }
5471
5472 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
5473 def: Pat<(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
5474          (M2_mpysin IntRegs:$src1, u8ImmPred:$src2)>;
5475
5476 //===----------------------------------------------------------------------===//
5477 // :raw for of tableindx[bdhw] insns
5478 //===----------------------------------------------------------------------===//
5479
5480 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
5481 class tableidxRaw<string OpStr, bits<2>MinOp>
5482   : SInst <(outs IntRegs:$Rx),
5483            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
5484            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
5485     [], "$Rx = $_dst_" > {
5486     bits<5> Rx;
5487     bits<5> Rs;
5488     bits<4> u4;
5489     bits<6> S6;
5490
5491     let IClass = 0b1000;
5492
5493     let Inst{27-24} = 0b0111;
5494     let Inst{23-22} = MinOp;
5495     let Inst{21}    = u4{3};
5496     let Inst{20-16} = Rs;
5497     let Inst{13-8}  = S6;
5498     let Inst{7-5}   = u4{2-0};
5499     let Inst{4-0}   = Rx;
5500   }
5501
5502 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
5503 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
5504 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
5505 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
5506
5507 //===----------------------------------------------------------------------===//
5508 // V3 Instructions +
5509 //===----------------------------------------------------------------------===//
5510
5511 include "HexagonInstrInfoV3.td"
5512
5513 //===----------------------------------------------------------------------===//
5514 // V3 Instructions -
5515 //===----------------------------------------------------------------------===//
5516
5517 //===----------------------------------------------------------------------===//
5518 // V4 Instructions +
5519 //===----------------------------------------------------------------------===//
5520
5521 include "HexagonInstrInfoV4.td"
5522
5523 //===----------------------------------------------------------------------===//
5524 // V4 Instructions -
5525 //===----------------------------------------------------------------------===//
5526
5527 //===----------------------------------------------------------------------===//
5528 // V5 Instructions +
5529 //===----------------------------------------------------------------------===//
5530
5531 include "HexagonInstrInfoV5.td"
5532
5533 //===----------------------------------------------------------------------===//
5534 // V5 Instructions -
5535 //===----------------------------------------------------------------------===//
5536
5537 //===----------------------------------------------------------------------===//
5538 // ALU32/64/Vector +
5539 //===----------------------------------------------------------------------===///
5540
5541 include "HexagonInstrInfoVector.td"