lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 836
 837 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // ALU32/PRED -
 843 //===----------------------------------------------------------------------===//
 844
 845
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/ALU +
 848 //===----------------------------------------------------------------------===//// Add.
 849 //===----------------------------------------------------------------------===//
 850 // Template Class
 851 // Add/Subtract halfword
 852 // Rd=add(Rt.L,Rs.[HL])[:sat]
 853 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 854 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 855 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 856 //===----------------------------------------------------------------------===//
 857
 858 let  hasNewValue = 1, opNewValue = 0 in
 859 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 860   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 861   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 862           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 863           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 864           #!if(isSat,":sat","")
 865           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 866     bits<5> Rd;
 867     bits<5> Rt;
 868     bits<5> Rs;
 869     let IClass = 0b1101;
 870
 871     let Inst{27-23} = 0b01010;
 872     let Inst{22} = hasShift;
 873     let Inst{21} = isSub;
 874     let Inst{7} = isSat;
 875     let Inst{6-5} = LHbits;
 876     let Inst{4-0} = Rd;
 877     let Inst{12-8} = Rt;
 878     let Inst{20-16} = Rs;
 879   }
 880
 881 //Rd=sub(Rt.L,Rs.[LH])
 882 let isCodeGenOnly = 0 in {
 883 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 884 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 885 }
 886
 887 let isCodeGenOnly = 0 in {
 888 //Rd=add(Rt.L,Rs.[LH])
 889 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 890 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 891 }
 892
 893 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 894   //Rd=sub(Rt.L,Rs.[LH]):sat
 895   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 896   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 897
 898   //Rd=add(Rt.L,Rs.[LH]):sat
 899   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 900   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 901 }
 902
 903 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 904 let isCodeGenOnly = 0 in {
 905 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 906 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 907 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 908 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 909 }
 910
 911 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 912 let isCodeGenOnly = 0 in {
 913 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 914 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 915 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 916 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 917 }
 918
 919 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 920   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 921   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 922   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 923   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 924   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 925
 926   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 927   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 928   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 929   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 930   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 931 }
 932
 933 // Add halfword.
 934 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 935          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 936
 937 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 938          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 939
 940 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 941          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 942
 943 // Subtract halfword.
 944 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 945          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 946
 947 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 948          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 949
 950 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 951 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 952       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 953       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 954   bits<5> Rd;
 955   bits<5> Rs;
 956   bits<5> Rt;
 957
 958   let IClass = 0b1101;
 959   let Inst{27-24} = 0b0000;
 960   let Inst{20-16} = Rs;
 961   let Inst{12-8} = Rt;
 962   let Inst{4-0} = Rd;
 963 }
 964
 965 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 966 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 967   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 968   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 969           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 970     bits<5> Rd;
 971     bits<5> Rt;
 972     bits<5> Rs;
 973
 974     let IClass = 0b1101;
 975
 976     let Inst{27-23} = 0b01011;
 977     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 978     let Inst{7} = isUnsigned;
 979     let Inst{4-0} = Rd;
 980     let Inst{12-8} = !if(isMax, Rs, Rt);
 981     let Inst{20-16} = !if(isMax, Rt, Rs);
 982   }
 983
 984 let isCodeGenOnly = 0 in {
 985 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 986 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 987 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 988 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 989 }
 990
 991 // Here, depending on  the operand being selected, we'll either generate a
 992 // min or max instruction.
 993 // Ex:
 994 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 995 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 996 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 997 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 998
 999 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1000                           InstHexagon Inst, InstHexagon SwapInst> {
1001   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1002                    (VT RC:$src1), (VT RC:$src2)),
1003            (Inst RC:$src1, RC:$src2)>;
1004   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1005                    (VT RC:$src2), (VT RC:$src1)),
1006            (SwapInst RC:$src1, RC:$src2)>;
1007 }
1008
1009
1010 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1011   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1012
1013   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1014                                             (i32 PositiveHalfWord:$src2))),
1015                                     (i32 PositiveHalfWord:$src1),
1016                                     (i32 PositiveHalfWord:$src2))), i16),
1017            (Inst IntRegs:$src1, IntRegs:$src2)>;
1018
1019   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1020                                             (i32 PositiveHalfWord:$src2))),
1021                                     (i32 PositiveHalfWord:$src2),
1022                                     (i32 PositiveHalfWord:$src1))), i16),
1023            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1024 }
1025
1026 let AddedComplexity = 200 in {
1027   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1028   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1029   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1030   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1031   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1032   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1033   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1034   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1035 }
1036
1037 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1038   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1039              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1040   let isCompare = 1;
1041   let isCommutable = IsComm;
1042   let hasSideEffects = 0;
1043
1044   bits<2> Pd;
1045   bits<5> Rs;
1046   bits<5> Rt;
1047
1048   let IClass = 0b1101;
1049   let Inst{27-21} = 0b0010100;
1050   let Inst{20-16} = Rs;
1051   let Inst{12-8} = Rt;
1052   let Inst{7-5} = MinOp;
1053   let Inst{1-0} = Pd;
1054 }
1055
1056 let isCodeGenOnly = 0 in {
1057 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1058 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1059 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1060 }
1061
1062 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1063   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1064         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1065
1066 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1067 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1068 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1069 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1070 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1071
1072 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1073                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1074                  string Op2Pfx>
1075   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1076              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1077              "", ALU64_tc_1_SLOT23> {
1078   let hasSideEffects = 0;
1079   let isCommutable = IsComm;
1080
1081   bits<5> Rs;
1082   bits<5> Rt;
1083   bits<5> Rd;
1084
1085   let IClass = 0b1101;
1086   let Inst{27-24} = RegType;
1087   let Inst{23-21} = MajOp;
1088   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1089   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1090   let Inst{7-5} = MinOp;
1091   let Inst{4-0} = Rd;
1092 }
1093
1094 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1095                     bit OpsRev, bit IsComm>
1096   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1097                IsComm, "">;
1098
1099 let isCodeGenOnly = 0 in {
1100 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1101 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1102 }
1103
1104 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1105 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1106
1107 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1108                       bit IsNeg>
1109   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1110                !if(IsNeg,"~","")>;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1114 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1115 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1116 }
1117
1118 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1119 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1120 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // ALU64/ALU -
1124 //===----------------------------------------------------------------------===//
1125
1126 //===----------------------------------------------------------------------===//
1127 // ALU64/BIT +
1128 //===----------------------------------------------------------------------===//
1129 //
1130 //===----------------------------------------------------------------------===//
1131 // ALU64/BIT -
1132 //===----------------------------------------------------------------------===//
1133
1134 //===----------------------------------------------------------------------===//
1135 // ALU64/PERM +
1136 //===----------------------------------------------------------------------===//
1137 //
1138 //===----------------------------------------------------------------------===//
1139 // ALU64/PERM -
1140 //===----------------------------------------------------------------------===//
1141
1142 //===----------------------------------------------------------------------===//
1143 // CR +
1144 //===----------------------------------------------------------------------===//
1145 // Logical reductions on predicates.
1146
1147 // Looping instructions.
1148
1149 // Pipelined looping instructions.
1150
1151 // Logical operations on predicates.
1152 let hasSideEffects = 0 in
1153 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1154     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1155              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1156   bits<2> Pd;
1157   bits<2> Ps;
1158
1159   let IClass = 0b0110;
1160   let Inst{27-23} = 0b10111;
1161   let Inst{22-21} = OpBits;
1162   let Inst{20} = 0b0;
1163   let Inst{17-16} = Ps;
1164   let Inst{13} = 0b0;
1165   let Inst{1-0} = Pd;
1166 }
1167
1168 let isCodeGenOnly = 0 in {
1169 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1170 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1171 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1172 }
1173
1174 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1175          (C2_not PredRegs:$Ps)>;
1176
1177 let hasSideEffects = 0 in
1178 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1179     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1180              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1181              [], "", CR_tc_2early_SLOT23> {
1182   bits<2> Pd;
1183   bits<2> Ps;
1184   bits<2> Pt;
1185
1186   let IClass = 0b0110;
1187   let Inst{27-24} = 0b1011;
1188   let Inst{23-21} = OpBits;
1189   let Inst{20} = 0b0;
1190   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1191   let Inst{13} = 0b0;                // instructions.
1192   let Inst{9-8} = !if(Rev,Ps,Pt);
1193   let Inst{1-0} = Pd;
1194 }
1195
1196 let isCodeGenOnly = 0 in {
1197 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1198 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1199 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1200 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1201 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1202 }
1203
1204 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1205 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1206 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1207 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1209
1210 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1211 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1212       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1213   bits<5> Rd;
1214   bits<2> Ps;
1215   bits<2> Pt;
1216
1217   let IClass = 0b1000;
1218   let Inst{27-24} = 0b1001;
1219   let Inst{22-21} = 0b00;
1220   let Inst{17-16} = Ps;
1221   let Inst{9-8} = Pt;
1222   let Inst{4-0} = Rd;
1223 }
1224
1225 let hasSideEffects = 0, isCodeGenOnly = 0 in
1226 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1227       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1228   bits<5> Rd;
1229   bits<2> Pt;
1230
1231   let IClass = 0b1000;
1232   let Inst{27-24} = 0b0110;
1233   let Inst{9-8} = Pt;
1234   let Inst{4-0} = Rd;
1235 }
1236
1237 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1238                                                     DoubleRegs:$src2,
1239                                                     PredRegs:$src3),
1240              "$dst = valignb($src1, $src2, $src3)",
1241              []>;
1242
1243 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1244                                                      DoubleRegs:$src2,
1245                                                      PredRegs:$src3),
1246              "$dst = vspliceb($src1, $src2, $src3)",
1247              []>;
1248
1249 // User control register transfer.
1250 //===----------------------------------------------------------------------===//
1251 // CR -
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // JR +
1256 //===----------------------------------------------------------------------===//
1257
1258 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1259                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1260 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1261
1262 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1263 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1264
1265 class CondStr<string CReg, bit True, bit New> {
1266   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1267 }
1268 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1269   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1270 }
1271
1272 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1273     isPredicable = 1,
1274     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1275     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1276 class T_JMP<string ExtStr>
1277   : JInst<(outs), (ins brtarget:$dst),
1278       "jump " # ExtStr # "$dst",
1279       [], "", J_tc_2early_SLOT23> {
1280     bits<24> dst;
1281     let IClass = 0b0101;
1282
1283     let Inst{27-25} = 0b100;
1284     let Inst{24-16} = dst{23-15};
1285     let Inst{13-1} = dst{14-2};
1286 }
1287
1288 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1289     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1290     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1291 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1292   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1293       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1294         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1295         ExtStr # "$dst",
1296       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1297     let isTaken = isTak;
1298     let isPredicatedFalse = PredNot;
1299     let isPredicatedNew = isPredNew;
1300     bits<2> src;
1301     bits<17> dst;
1302
1303     let IClass = 0b0101;
1304
1305     let Inst{27-24} = 0b1100;
1306     let Inst{21} = PredNot;
1307     let Inst{12} = !if(isPredNew, isTak, zero);
1308     let Inst{11} = isPredNew;
1309     let Inst{9-8} = src;
1310     let Inst{23-22} = dst{16-15};
1311     let Inst{20-16} = dst{14-10};
1312     let Inst{13} = dst{9};
1313     let Inst{7-1} = dst{8-2};
1314   }
1315
1316 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1317   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1318   // Predicate new
1319   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1320   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1321 }
1322
1323 multiclass JMP_base<string BaseOp, string ExtStr> {
1324   let BaseOpcode = BaseOp in {
1325     def NAME : T_JMP<ExtStr>;
1326     defm t : JMP_Pred<0, ExtStr>;
1327     defm f : JMP_Pred<1, ExtStr>;
1328   }
1329 }
1330
1331 // Jumps to address stored in a register, JUMPR_MISC
1332 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1333 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1334     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1335 class T_JMPr
1336   : JRInst<(outs), (ins IntRegs:$dst),
1337       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1338     bits<5> dst;
1339
1340     let IClass = 0b0101;
1341     let Inst{27-21} = 0b0010100;
1342     let Inst{20-16} = dst;
1343 }
1344
1345 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1346     hasSideEffects = 0, InputType = "reg" in
1347 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1348   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1349       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1350         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1351       "", J_tc_2early_SLOT2> {
1352
1353     let isTaken = isTak;
1354     let isPredicatedFalse = PredNot;
1355     let isPredicatedNew = isPredNew;
1356     bits<2> src;
1357     bits<5> dst;
1358
1359     let IClass = 0b0101;
1360
1361     let Inst{27-22} = 0b001101;
1362     let Inst{21} = PredNot;
1363     let Inst{20-16} = dst;
1364     let Inst{12} = !if(isPredNew, isTak, zero);
1365     let Inst{11} = isPredNew;
1366     let Inst{9-8} = src;
1367 }
1368
1369 multiclass JMPR_Pred<bit PredNot> {
1370   def NAME: T_JMPr_c<PredNot, 0, 0>;
1371   // Predicate new
1372   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1373   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1374 }
1375
1376 multiclass JMPR_base<string BaseOp> {
1377   let BaseOpcode = BaseOp in {
1378     def NAME : T_JMPr;
1379     defm t : JMPR_Pred<0>;
1380     defm f : JMPR_Pred<1>;
1381   }
1382 }
1383
1384 let isCall = 1, hasSideEffects = 1 in
1385 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1386                dag InputDag = (ins IntRegs:$Rs)>
1387   : JRInst<(outs), InputDag,
1388       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1389                                  "if ($Pu) callr $Rs"),
1390                                  "callr $Rs"),
1391       [], "", J_tc_2early_SLOT2> {
1392     bits<5> Rs;
1393     bits<2> Pu;
1394     let isPredicated = isPred;
1395     let isPredicatedFalse = isPredNot;
1396
1397     let IClass = 0b0101;
1398     let Inst{27-25} = 0b000;
1399     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1400     let Inst{22} = 0;
1401     let Inst{21} = isPredNot;
1402     let Inst{9-8} = !if (isPred, Pu, 0b00);
1403     let Inst{20-16} = Rs;
1404
1405   }
1406
1407 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1408   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1409   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1410 }
1411
1412 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1413   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1414
1415   // Deal with explicit assembly
1416   //  - never extened a jump #,  always extend a jump ##
1417   let isAsmParserOnly = 1 in {
1418     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1419     defm J2_jump_noext : JMP_base<"JMP", "#">;
1420   }
1421
1422   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1423
1424   let isReturn = 1, isCodeGenOnly = 1 in
1425   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1426 }
1427
1428 def: Pat<(br bb:$dst),
1429          (J2_jump brtarget:$dst)>;
1430 def: Pat<(retflag),
1431          (JMPret (i32 R31))>;
1432 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1433          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1434
1435 // A return through builtin_eh_return.
1436 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1437     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1438 def EH_RETURN_JMPR : T_JMPr;
1439
1440 def: Pat<(eh_return),
1441          (EH_RETURN_JMPR (i32 R31))>;
1442 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1443          (J2_jumpr IntRegs:$dst)>;
1444 def: Pat<(brind (i32 IntRegs:$dst)),
1445          (J2_jumpr IntRegs:$dst)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // JR -
1449 //===----------------------------------------------------------------------===//
1450
1451 //===----------------------------------------------------------------------===//
1452 // LD +
1453 //===----------------------------------------------------------------------===//
1454 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1455 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1456                  Operand ImmOp>
1457   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1458   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1459     bits<4> name;
1460     bits<5> dst;
1461     bits<5> src1;
1462     bits<14> offset;
1463     bits<11> offsetBits;
1464
1465     string ImmOpStr = !cast<string>(ImmOp);
1466     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1467                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1468                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1469                                       /* s11_0Ext */ offset{10-0})));
1470     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1471                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1472                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1473                                         /* s11_0Ext */ 11)));
1474     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1475
1476     let IClass = 0b1001;
1477
1478     let Inst{27}    = 0b0;
1479     let Inst{26-25} = offsetBits{10-9};
1480     let Inst{24-21} = MajOp;
1481     let Inst{20-16} = src1;
1482     let Inst{13-5}  = offsetBits{8-0};
1483     let Inst{4-0}   = dst;
1484   }
1485
1486 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1487 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1488                   Operand ImmOp, bit isNot, bit isPredNew>
1489   : LDInst<(outs RC:$dst),
1490            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1491   "if ("#!if(isNot, "!$src1", "$src1")
1492        #!if(isPredNew, ".new", "")
1493        #") $dst = "#mnemonic#"($src2 + #$offset)",
1494   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1495     bits<5> dst;
1496     bits<2> src1;
1497     bits<5> src2;
1498     bits<9> offset;
1499     bits<6> offsetBits;
1500     string ImmOpStr = !cast<string>(ImmOp);
1501
1502     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1503                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1504                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1505                                       /* u6_0Ext */ offset{5-0})));
1506     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1507                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1508                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1509                                         /* u6_0Ext */ 6)));
1510     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1511     let isPredicatedNew = isPredNew;
1512     let isPredicatedFalse = isNot;
1513
1514     let IClass = 0b0100;
1515
1516     let Inst{27}    = 0b0;
1517     let Inst{27}    = 0b0;
1518     let Inst{26}    = isNot;
1519     let Inst{25}    = isPredNew;
1520     let Inst{24-21} = MajOp;
1521     let Inst{20-16} = src2;
1522     let Inst{13}    = 0b0;
1523     let Inst{12-11} = src1;
1524     let Inst{10-5}  = offsetBits;
1525     let Inst{4-0}   = dst;
1526   }
1527
1528 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1529 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1530                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1531   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1532     let isPredicable = 1 in
1533     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1534
1535     // Predicated
1536     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1537     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1538
1539     // Predicated new
1540     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1541     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1542   }
1543 }
1544
1545 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1546   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1547   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1548 }
1549
1550 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1551   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1552   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1553 }
1554
1555 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1556 defm loadri: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext, 0b1100>;
1557
1558 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1559 defm loadrd: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext, 0b1110>;
1560
1561 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1562             (L2_loadrb_io AddrFI:$addr, 0) >;
1563
1564 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1565             (L2_loadrub_io AddrFI:$addr, 0) >;
1566
1567 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1568             (L2_loadrh_io AddrFI:$addr, 0) >;
1569
1570 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1571             (L2_loadruh_io AddrFI:$addr, 0) >;
1572
1573 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1574             (L2_loadri_io AddrFI:$addr, 0) >;
1575
1576 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1577             (L2_loadrd_io AddrFI:$addr, 0) >;
1578
1579 let AddedComplexity = 20 in {
1580 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1581             (L2_loadrb_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1582
1583 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1584             (L2_loadrub_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1585
1586 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1587             (L2_loadrh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1588
1589 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1590             (L2_loadruh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1591
1592 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1593             (L2_loadri_io IntRegs:$src1, s11_2ExtPred:$offset) >;
1594
1595 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1596             (L2_loadrd_io IntRegs:$src1, s11_3ExtPred:$offset) >;
1597 }
1598
1599 //===----------------------------------------------------------------------===//
1600 // Post increment load
1601 //===----------------------------------------------------------------------===//
1602 //===----------------------------------------------------------------------===//
1603 // Template class for non-predicated post increment loads with immediate offset.
1604 //===----------------------------------------------------------------------===//
1605 let hasSideEffects = 0, addrMode = PostInc in
1606 class T_load_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1607                      bits<4> MajOp >
1608   : LDInstPI <(outs RC:$dst, IntRegs:$dst2),
1609   (ins IntRegs:$src1, ImmOp:$offset),
1610   "$dst = "#mnemonic#"($src1++#$offset)" ,
1611   [],
1612   "$src1 = $dst2" > ,
1613   PredNewRel {
1614     bits<5> dst;
1615     bits<5> src1;
1616     bits<7> offset;
1617     bits<4> offsetBits;
1618
1619     string ImmOpStr = !cast<string>(ImmOp);
1620     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1621                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1622                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1623                                       /* s4_0Imm */ offset{3-0})));
1624     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1625
1626     let IClass = 0b1001;
1627
1628     let Inst{27-25} = 0b101;
1629     let Inst{24-21} = MajOp;
1630     let Inst{20-16} = src1;
1631     let Inst{13-12} = 0b00;
1632     let Inst{8-5} = offsetBits;
1633     let Inst{4-0}   = dst;
1634   }
1635
1636 //===----------------------------------------------------------------------===//
1637 // Template class for predicated post increment loads with immediate offset.
1638 //===----------------------------------------------------------------------===//
1639 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
1640 class T_pload_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1641                           bits<4> MajOp, bit isPredNot, bit isPredNew >
1642   : LDInst <(outs RC:$dst, IntRegs:$dst2),
1643             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1644   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1645   ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1646   [] ,
1647   "$src2 = $dst2" > ,
1648   PredNewRel {
1649     bits<5> dst;
1650     bits<2> src1;
1651     bits<5> src2;
1652     bits<7> offset;
1653     bits<4> offsetBits;
1654
1655     let isPredicatedNew = isPredNew;
1656     let isPredicatedFalse = isPredNot;
1657
1658     string ImmOpStr = !cast<string>(ImmOp);
1659     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1660                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1661                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1662                                       /* s4_0Imm */ offset{3-0})));
1663     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1664
1665     let IClass = 0b1001;
1666
1667     let Inst{27-25} = 0b101;
1668     let Inst{24-21} = MajOp;
1669     let Inst{20-16} = src2;
1670     let Inst{13} = 0b1;
1671     let Inst{12} = isPredNew;
1672     let Inst{11} = isPredNot;
1673     let Inst{10-9} = src1;
1674     let Inst{8-5}  = offsetBits;
1675     let Inst{4-0}  = dst;
1676   }
1677
1678 //===----------------------------------------------------------------------===//
1679 // Multiclass for post increment loads with immediate offset.
1680 //===----------------------------------------------------------------------===//
1681
1682 multiclass LD_PostInc <string mnemonic, string BaseOp, RegisterClass RC,
1683                        Operand ImmOp, bits<4> MajOp> {
1684   let BaseOpcode = "POST_"#BaseOp in {
1685     let isPredicable = 1 in
1686     def L2_#NAME#_pi : T_load_pi < mnemonic, RC, ImmOp, MajOp>;
1687
1688     // Predicated
1689     def L2_p#NAME#t_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 0>;
1690     def L2_p#NAME#f_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 0>;
1691
1692     // Predicated new
1693     def L2_p#NAME#tnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 1>;
1694     def L2_p#NAME#fnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 1>;
1695   }
1696 }
1697
1698 // post increment byte loads with immediate offset
1699 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1700   defm loadrb  : LD_PostInc <"memb",  "LDrib", IntRegs, s4_0Imm, 0b1000>;
1701   defm loadrub : LD_PostInc <"memub", "LDriub", IntRegs, s4_0Imm, 0b1001>;
1702 }
1703
1704 // post increment halfword loads with immediate offset
1705 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1706   defm loadrh  : LD_PostInc <"memh",  "LDrih", IntRegs, s4_1Imm, 0b1010>;
1707   defm loadruh : LD_PostInc <"memuh", "LDriuh", IntRegs, s4_1Imm, 0b1011>;
1708 }
1709
1710 // post increment word loads with immediate offset
1711 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1712 defm loadri : LD_PostInc <"memw", "LDriw", IntRegs, s4_2Imm, 0b1100>;
1713
1714 // post increment doubleword loads with immediate offset
1715 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1716 defm loadrd : LD_PostInc <"memd", "LDrid", DoubleRegs, s4_3Imm, 0b1110>;
1717
1718 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1719            (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1720
1721 // Load byte any-extend.
1722 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1723             (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1724
1725 // Indexed load byte any-extend.
1726 let AddedComplexity = 20 in
1727 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1728             (i32 (L2_loadrb_io IntRegs:$src1, s11_0ImmPred:$offset)) >;
1729
1730 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1731             (i32 (L2_loadrh_io AddrFI:$addr, 0))>;
1732
1733 let AddedComplexity = 20 in
1734 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1735             (i32 (L2_loadrh_io IntRegs:$src1, s11_1ImmPred:$offset)) >;
1736
1737 let AddedComplexity = 10 in
1738 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1739             (i32 (L2_loadrub_io AddrFI:$addr, 0))>;
1740
1741 let AddedComplexity = 20 in
1742 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1743             (i32 (L2_loadrub_io IntRegs:$src1, s11_0ImmPred:$offset))>;
1744
1745 //===----------------------------------------------------------------------===//
1746 // Template class for post increment loads with register offset.
1747 //===----------------------------------------------------------------------===//
1748 let hasSideEffects = 0, addrMode = PostInc in
1749 class T_load_pr <string mnemonic, RegisterClass RC, bits<4> MajOp,
1750                        MemAccessSize AccessSz>
1751   : LDInstPI <(outs RC:$dst, IntRegs:$_dst_),
1752               (ins IntRegs:$src1, ModRegs:$src2),
1753   "$dst = "#mnemonic#"($src1++$src2)" ,
1754   [], "$src1 = $_dst_" > {
1755     bits<5> dst;
1756     bits<5> src1;
1757     bits<1> src2;
1758
1759     let accessSize = AccessSz;
1760     let IClass = 0b1001;
1761
1762     let Inst{27-25} = 0b110;
1763     let Inst{24-21} = MajOp;
1764     let Inst{20-16} = src1;
1765     let Inst{13}    = src2;
1766     let Inst{12}    = 0b0;
1767     let Inst{7}     = 0b0;
1768     let Inst{4-0}   = dst;
1769   }
1770
1771 let hasNewValue = 1, isCodeGenOnly = 0 in {
1772   def L2_loadrb_pr  : T_load_pr <"memb",  IntRegs, 0b1000, ByteAccess>;
1773   def L2_loadrub_pr : T_load_pr <"memub", IntRegs, 0b1001, ByteAccess>;
1774   def L2_loadrh_pr  : T_load_pr <"memh",  IntRegs, 0b1010, HalfWordAccess>;
1775   def L2_loadruh_pr : T_load_pr <"memuh", IntRegs, 0b1011, HalfWordAccess>;
1776   def L2_loadri_pr  : T_load_pr <"memw",  IntRegs, 0b1100, WordAccess>;
1777 }
1778
1779 let isCodeGenOnly = 0 in
1780 def L2_loadrd_pr   : T_load_pr <"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
1781
1782 // Load predicate.
1783 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1784 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1785 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1786             (ins MEMri:$addr),
1787             "Error; should not emit",
1788             []>;
1789
1790 let Defs = [R29, R30, R31], Uses = [R30], hasSideEffects = 0, isCodeGenOnly = 0 in
1791   def L2_deallocframe : LDInst<(outs), (ins),
1792                      "deallocframe",
1793                      []> {
1794     let IClass = 0b1001;
1795
1796     let Inst{27-16} = 0b000000011110;
1797     let Inst{13} = 0b0;
1798     let Inst{4-0} = 0b11110;
1799 }
1800
1801 // Load / Post increment circular addressing mode.
1802 let Uses = [CS], hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
1803 class T_load_pcr<string mnemonic, RegisterClass RC, bits<4> MajOp>
1804   : LDInst <(outs RC:$dst, IntRegs:$_dst_),
1805             (ins IntRegs:$Rz, ModRegs:$Mu),
1806   "$dst = "#mnemonic#"($Rz ++ I:circ($Mu))", [],
1807   "$Rz = $_dst_" > {
1808     bits<5> dst;
1809     bits<5> Rz;
1810     bit Mu;
1811
1812     let IClass = 0b1001;
1813
1814     let Inst{27-25} = 0b100;
1815     let Inst{24-21} = MajOp;
1816     let Inst{20-16} = Rz;
1817     let Inst{13} = Mu;
1818     let Inst{12} = 0b0;
1819     let Inst{9} = 0b1;
1820     let Inst{7} = 0b0;
1821     let Inst{4-0} = dst;
1822  }
1823
1824 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1825   def L2_loadrb_pcr  : T_load_pcr <"memb",  IntRegs, 0b1000>;
1826   def L2_loadrub_pcr : T_load_pcr <"memub", IntRegs, 0b1001>;
1827 }
1828
1829 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
1830   def L2_loadrh_pcr   : T_load_pcr <"memh",   IntRegs, 0b1010>;
1831   def L2_loadruh_pcr  : T_load_pcr <"memuh",  IntRegs, 0b1011>;
1832 }
1833
1834 let accessSize = WordAccess, isCodeGenOnly = 0 in {
1835   def  L2_loadri_pcr  : T_load_pcr <"memw", IntRegs, 0b1100>;
1836 }
1837
1838 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
1839 def L2_loadrd_pcr  : T_load_pcr <"memd", DoubleRegs, 0b1110>;
1840
1841 //===----------------------------------------------------------------------===//
1842 // Circular loads with immediate offset.
1843 //===----------------------------------------------------------------------===//
1844 let Uses = [CS], mayLoad = 1, hasSideEffects = 0, hasNewValue = 1 in
1845 class T_load_pci <string mnemonic, RegisterClass RC,
1846                   Operand ImmOp, bits<4> MajOp>
1847   : LDInstPI<(outs RC:$dst, IntRegs:$_dst_),
1848              (ins IntRegs:$Rz, ImmOp:$offset, ModRegs:$Mu),
1849   "$dst = "#mnemonic#"($Rz ++ #$offset:circ($Mu))", [],
1850   "$Rz = $_dst_"> {
1851     bits<5> dst;
1852     bits<5> Rz;
1853     bits<1> Mu;
1854     bits<7> offset;
1855     bits<4> offsetBits;
1856
1857     string ImmOpStr = !cast<string>(ImmOp);
1858     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1859                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1860                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1861                                       /* s4_0Imm */ offset{3-0})));
1862     let IClass      = 0b1001;
1863     let Inst{27-25} = 0b100;
1864     let Inst{24-21} = MajOp;
1865     let Inst{20-16} = Rz;
1866     let Inst{13}    = Mu;
1867     let Inst{12}    = 0b0;
1868     let Inst{9}     = 0b0;
1869     let Inst{8-5}   = offsetBits;
1870     let Inst{4-0}   = dst;
1871   }
1872
1873 // Byte variants of circ load
1874 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1875   def L2_loadrb_pci  : T_load_pci <"memb",  IntRegs, s4_0Imm, 0b1000>;
1876   def L2_loadrub_pci : T_load_pci <"memub", IntRegs, s4_0Imm, 0b1001>;
1877 }
1878
1879 // Half word variants of circ load
1880 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
1881   def L2_loadrh_pci   : T_load_pci <"memh",   IntRegs, s4_1Imm, 0b1010>;
1882   def L2_loadruh_pci  : T_load_pci <"memuh",  IntRegs, s4_1Imm, 0b1011>;
1883 }
1884
1885 // Word variants of circ load
1886 let accessSize = WordAccess, isCodeGenOnly = 0 in
1887 def L2_loadri_pci   : T_load_pci <"memw",   IntRegs,    s4_2Imm, 0b1100>;
1888
1889 let accessSize = DoubleWordAccess, hasNewValue = 0, isCodeGenOnly = 0 in
1890 def L2_loadrd_pci : T_load_pci <"memd", DoubleRegs, s4_3Imm, 0b1110>;
1891
1892 // L[24]_load[wd]_locked: Load word/double with lock.
1893 let isSoloAX = 1 in
1894 class T_load_locked <string mnemonic, RegisterClass RC>
1895   : LD0Inst <(outs RC:$dst),
1896              (ins IntRegs:$src),
1897     "$dst = "#mnemonic#"($src)"> {
1898     bits<5> dst;
1899     bits<5> src;
1900     let IClass = 0b1001;
1901     let Inst{27-21} = 0b0010000;
1902     let Inst{20-16} = src;
1903     let Inst{13-12} = !if (!eq(mnemonic, "memd_locked"), 0b01, 0b00);
1904     let Inst{4-0} = dst;
1905 }
1906 let hasNewValue = 1, accessSize = WordAccess, opNewValue = 0, isCodeGenOnly = 0 in
1907   def L2_loadw_locked : T_load_locked <"memw_locked", IntRegs>;
1908 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
1909   def L4_loadd_locked : T_load_locked <"memd_locked", DoubleRegs>;
1910 //===----------------------------------------------------------------------===//
1911 // Bit-reversed loads with auto-increment register
1912 //===----------------------------------------------------------------------===//
1913 let hasSideEffects = 0 in
1914 class T_load_pbr<string mnemonic, RegisterClass RC,
1915                             MemAccessSize addrSize, bits<4> majOp>
1916   : LDInst
1917     <(outs RC:$dst, IntRegs:$_dst_),
1918      (ins IntRegs:$Rz, ModRegs:$Mu),
1919      "$dst = "#mnemonic#"($Rz ++ $Mu:brev)" ,
1920       [] , "$Rz = $_dst_" > {
1921
1922       let accessSize = addrSize;
1923
1924       bits<5> dst;
1925       bits<5> Rz;
1926       bits<1> Mu;
1927
1928       let IClass = 0b1001;
1929
1930       let Inst{27-25} = 0b111;
1931       let Inst{24-21} = majOp;
1932       let Inst{20-16} = Rz;
1933       let Inst{13} = Mu;
1934       let Inst{12} = 0b0;
1935       let Inst{7} = 0b0;
1936       let Inst{4-0} = dst;
1937   }
1938
1939 let hasNewValue =1, opNewValue = 0, isCodeGenOnly = 0 in {
1940   def L2_loadrb_pbr   : T_load_pbr <"memb",  IntRegs, ByteAccess, 0b1000>;
1941   def L2_loadrub_pbr  : T_load_pbr <"memub", IntRegs, ByteAccess, 0b1001>;
1942   def L2_loadrh_pbr   : T_load_pbr <"memh",  IntRegs, HalfWordAccess, 0b1010>;
1943   def L2_loadruh_pbr  : T_load_pbr <"memuh", IntRegs, HalfWordAccess, 0b1011>;
1944   def L2_loadri_pbr : T_load_pbr <"memw", IntRegs, WordAccess, 0b1100>;
1945 }
1946
1947 let isCodeGenOnly = 0 in
1948 def L2_loadrd_pbr : T_load_pbr <"memd", DoubleRegs, DoubleWordAccess, 0b1110>;
1949
1950 //===----------------------------------------------------------------------===//
1951 // LD -
1952 //===----------------------------------------------------------------------===//
1953
1954 //===----------------------------------------------------------------------===//
1955 // MTYPE/ALU +
1956 //===----------------------------------------------------------------------===//
1957 //===----------------------------------------------------------------------===//
1958 // MTYPE/ALU -
1959 //===----------------------------------------------------------------------===//
1960
1961 //===----------------------------------------------------------------------===//
1962 // MTYPE/COMPLEX +
1963 //===----------------------------------------------------------------------===//
1964 //===----------------------------------------------------------------------===//
1965 // MTYPE/COMPLEX -
1966 //===----------------------------------------------------------------------===//
1967
1968 //===----------------------------------------------------------------------===//
1969 // MTYPE/MPYH +
1970 //===----------------------------------------------------------------------===//
1971
1972 //===----------------------------------------------------------------------===//
1973 // Template Class
1974 // MPYS / Multipy signed/unsigned halfwords
1975 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1976 //===----------------------------------------------------------------------===//
1977
1978 let hasNewValue = 1, opNewValue = 0 in
1979 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1980                  bit hasShift, bit isUnsigned>
1981   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1982   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1983                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1984                                        #!if(hasShift,":<<1","")
1985                                        #!if(isRnd,":rnd","")
1986                                        #!if(isSat,":sat",""),
1987   [], "", M_tc_3x_SLOT23 > {
1988     bits<5> Rd;
1989     bits<5> Rs;
1990     bits<5> Rt;
1991
1992     let IClass = 0b1110;
1993
1994     let Inst{27-24} = 0b1100;
1995     let Inst{23} = hasShift;
1996     let Inst{22} = isUnsigned;
1997     let Inst{21} = isRnd;
1998     let Inst{7} = isSat;
1999     let Inst{6-5} = LHbits;
2000     let Inst{4-0} = Rd;
2001     let Inst{20-16} = Rs;
2002     let Inst{12-8} = Rt;
2003   }
2004
2005 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2006 let isCodeGenOnly = 0 in {
2007 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
2008 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
2009 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
2010 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
2011 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
2012 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
2013 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
2014 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
2015 }
2016
2017 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2018 let isCodeGenOnly = 0 in {
2019 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
2020 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
2021 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
2022 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
2023 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
2024 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
2025 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
2026 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
2027 }
2028
2029 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
2030 let isCodeGenOnly = 0 in {
2031 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
2032 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
2033 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
2034 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
2035 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
2036 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
2037 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
2038 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
2039 }
2040
2041 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2042 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
2043 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2044   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
2045   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
2046   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
2047   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
2048   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
2049   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
2050   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
2051   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
2052
2053   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
2054   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
2055   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
2056   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
2057   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
2058   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
2059   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
2060   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
2061 }
2062
2063 //===----------------------------------------------------------------------===//
2064 // Template Class
2065 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2066 // result from the accumulator.
2067 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2068 //===----------------------------------------------------------------------===//
2069
2070 let hasNewValue = 1, opNewValue = 0 in
2071 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
2072                  bit hasShift, bit isUnsigned >
2073   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2074   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2075                               #"($Rs."#!if(LHbits{1},"h","l")
2076                               #", $Rt."#!if(LHbits{0},"h)","l)")
2077                               #!if(hasShift,":<<1","")
2078                               #!if(isSat,":sat",""),
2079   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
2080     bits<5> Rx;
2081     bits<5> Rs;
2082     bits<5> Rt;
2083
2084     let IClass = 0b1110;
2085     let Inst{27-24} = 0b1110;
2086     let Inst{23} = hasShift;
2087     let Inst{22} = isUnsigned;
2088     let Inst{21} = isNac;
2089     let Inst{7} = isSat;
2090     let Inst{6-5} = LHbits;
2091     let Inst{4-0} = Rx;
2092     let Inst{20-16} = Rs;
2093     let Inst{12-8} = Rt;
2094   }
2095
2096 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2097 let isCodeGenOnly = 0 in {
2098 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
2099 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
2100 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
2101 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
2102 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
2103 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
2104 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
2105 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
2106 }
2107
2108 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2109 let isCodeGenOnly = 0 in {
2110 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
2111 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
2112 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
2113 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
2114 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
2115 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
2116 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
2117 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
2118 }
2119
2120 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2121 let isCodeGenOnly = 0 in {
2122 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
2123 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
2124 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
2125 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
2126 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
2127 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
2128 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
2129 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
2130 }
2131
2132 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2133 let isCodeGenOnly = 0 in {
2134 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
2135 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
2136 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
2137 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
2138 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
2139 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
2140 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
2141 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
2142 }
2143
2144 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2145 let isCodeGenOnly = 0 in {
2146 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
2147 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
2148 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
2149 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
2150 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
2151 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
2152 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
2153 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
2154 }
2155
2156 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2157 let isCodeGenOnly = 0 in {
2158 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
2159 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
2160 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
2161 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
2162 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
2163 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
2164 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
2165 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
2166 }
2167
2168 //===----------------------------------------------------------------------===//
2169 // Template Class
2170 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2171 // result from the 64-bit destination register.
2172 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2173 //===----------------------------------------------------------------------===//
2174
2175 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2176   : MInst_acc<(outs DoubleRegs:$Rxx),
2177               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2178   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2179                                 #"($Rs."#!if(LHbits{1},"h","l")
2180                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2181                                 #!if(hasShift,":<<1",""),
2182   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2183     bits<5> Rxx;
2184     bits<5> Rs;
2185     bits<5> Rt;
2186
2187     let IClass = 0b1110;
2188
2189     let Inst{27-24} = 0b0110;
2190     let Inst{23} = hasShift;
2191     let Inst{22} = isUnsigned;
2192     let Inst{21} = isNac;
2193     let Inst{7} = 0;
2194     let Inst{6-5} = LHbits;
2195     let Inst{4-0} = Rxx;
2196     let Inst{20-16} = Rs;
2197     let Inst{12-8} = Rt;
2198   }
2199
2200 let isCodeGenOnly = 0 in {
2201 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2202 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2203 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2204 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2205
2206 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2207 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2208 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2209 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2210
2211 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2212 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2213 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2214 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2215
2216 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2217 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2218 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2219 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2220
2221 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2222 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2223 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2224 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2225
2226 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2227 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2228 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2229 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2230
2231 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2232 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2233 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2234 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2235
2236 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2237 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2238 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2239 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2240 }
2241
2242 let hasNewValue = 1, opNewValue = 0 in
2243 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2244                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2245                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2246   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2247   "$dst = "#mnemonic
2248            #"($src1, $src2"#op2Suffix#")"
2249            #!if(MajOp{2}, ":<<1", "")
2250            #!if(isRnd, ":rnd", "")
2251            #!if(isSat, ":sat", "")
2252            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2253     bits<5> dst;
2254     bits<5> src1;
2255     bits<5> src2;
2256
2257     let IClass = 0b1110;
2258
2259     let Inst{27-24} = RegTyBits;
2260     let Inst{23-21} = MajOp;
2261     let Inst{20-16} = src1;
2262     let Inst{13}    = 0b0;
2263     let Inst{12-8}  = src2;
2264     let Inst{7-5}   = MinOp;
2265     let Inst{4-0}   = dst;
2266   }
2267
2268 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2269                    bit isSat = 0, bit isRnd = 0 >
2270   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2271
2272 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2273                     bit isSat = 0, bit isRnd = 0 >
2274   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2275
2276 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2277                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2278   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2279
2280 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2281 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2282
2283 let isCodeGenOnly = 0 in {
2284 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2285 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2286 }
2287
2288 let isCodeGenOnly = 0 in
2289 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2290
2291 let isCodeGenOnly = 0 in {
2292 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2293 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2294 }
2295
2296 // V4 Instructions
2297 let isCodeGenOnly = 0 in {
2298 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2299 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2300
2301 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2302 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2303 }
2304
2305 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2306 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2307 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2308
2309 let hasNewValue = 1, opNewValue = 0 in
2310 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2311   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2312   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2313    pattern, "", M_tc_3x_SLOT23> {
2314     bits<5> Rd;
2315     bits<5> Rs;
2316     bits<8> u8;
2317
2318     let IClass = 0b1110;
2319
2320     let Inst{27-24} = 0b0000;
2321     let Inst{23} = isNeg;
2322     let Inst{13} = 0b0;
2323     let Inst{4-0} = Rd;
2324     let Inst{20-16} = Rs;
2325     let Inst{12-5} = u8;
2326   }
2327
2328 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2329 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2330                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2331
2332 let isCodeGenOnly = 0 in
2333 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2334                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2335                                                     u8ImmPred:$u8)))]>;
2336
2337 // Assember mapped to M2_mpyi
2338 let isAsmParserOnly = 1 in
2339 def M2_mpyui : MInst<(outs IntRegs:$dst),
2340                      (ins IntRegs:$src1, IntRegs:$src2),
2341   "$dst = mpyui($src1, $src2)">;
2342
2343 // Rd=mpyi(Rs,#m9)
2344 // s9 is NOT the same as m9 - but it works.. so far.
2345 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2346 // depending on the value of m9. See Arch Spec.
2347 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2348     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2349 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2350     "$dst = mpyi($src1, #$src2)",
2351     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2352                                    s9ExtPred:$src2))]>, ImmRegRel;
2353
2354 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2355     InputType = "imm" in
2356 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2357                       list<dag> pattern = []>
2358  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2359   "$dst "#mnemonic#"($src2, #$src3)",
2360   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2361     bits<5> dst;
2362     bits<5> src2;
2363     bits<8> src3;
2364
2365     let IClass = 0b1110;
2366
2367     let Inst{27-26} = 0b00;
2368     let Inst{25-23} = MajOp;
2369     let Inst{20-16} = src2;
2370     let Inst{13} = 0b0;
2371     let Inst{12-5} = src3;
2372     let Inst{4-0} = dst;
2373   }
2374
2375 let InputType = "reg", hasNewValue = 1 in
2376 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2377                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2378                       bit isSat = 0, bit isShift = 0>
2379   : MInst < (outs IntRegs:$dst),
2380             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2381   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2382                           #!if(isShift, ":<<1", "")
2383                           #!if(isSat, ":sat", ""),
2384   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2385     bits<5> dst;
2386     bits<5> src2;
2387     bits<5> src3;
2388
2389     let IClass = 0b1110;
2390
2391     let Inst{27-24} = 0b1111;
2392     let Inst{23-21} = MajOp;
2393     let Inst{20-16} = !if(isSwap, src3, src2);
2394     let Inst{13} = 0b0;
2395     let Inst{12-8} = !if(isSwap, src2, src3);
2396     let Inst{7-5} = MinOp;
2397     let Inst{4-0} = dst;
2398   }
2399
2400 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2401   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2402                   [(set (i32 IntRegs:$dst),
2403                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2404                              IntRegs:$src1))]>, ImmRegRel;
2405
2406   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2407                  [(set (i32 IntRegs:$dst),
2408                        (add (mul IntRegs:$src2, IntRegs:$src3),
2409                             IntRegs:$src1))]>, ImmRegRel;
2410 }
2411
2412 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2413   let isExtentSigned = 1 in
2414   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2415                  [(set (i32 IntRegs:$dst),
2416                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2417                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2418
2419   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2420                  [(set (i32 IntRegs:$dst),
2421                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2422                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2423 }
2424
2425 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2426   let isExtentSigned = 1 in
2427   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2428
2429   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2430 }
2431
2432 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2433 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2434
2435 let isCodeGenOnly = 0 in {
2436 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2437 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2438 }
2439
2440 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2441                         PatLeaf ImmPred>
2442   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2443          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2444
2445 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2446   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2447          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2448
2449 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2450 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2451
2452 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2453 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2454 //===----------------------------------------------------------------------===//
2455 // Template Class -- Multiply signed/unsigned halfwords with and without
2456 // saturation and rounding
2457 //===----------------------------------------------------------------------===//
2458 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2459   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2460   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2461                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2462                                        #!if(hasShift,":<<1","")
2463                                        #!if(isRnd,":rnd",""),
2464   [] > {
2465     bits<5> Rdd;
2466     bits<5> Rs;
2467     bits<5> Rt;
2468
2469     let IClass = 0b1110;
2470
2471     let Inst{27-24} = 0b0100;
2472     let Inst{23} = hasShift;
2473     let Inst{22} = isUnsigned;
2474     let Inst{21} = isRnd;
2475     let Inst{6-5} = LHbits;
2476     let Inst{4-0} = Rdd;
2477     let Inst{20-16} = Rs;
2478     let Inst{12-8} = Rt;
2479 }
2480
2481 let isCodeGenOnly = 0 in {
2482 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2483 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2484 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2485 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2486
2487 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2488 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2489 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2490 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2491
2492 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2493 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2494 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2495 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2496
2497 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2498 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2499 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2500 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2501
2502 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2503 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2504 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2505 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2506 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2507
2508 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2509 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2510 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2511 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2512 }
2513 //===----------------------------------------------------------------------===//
2514 // Template Class for xtype mpy:
2515 // Vector multiply
2516 // Complex multiply
2517 // multiply 32X32 and use full result
2518 //===----------------------------------------------------------------------===//
2519 let hasSideEffects = 0 in
2520 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2521                      bit isSat, bit hasShift, bit isConj>
2522    : MInst <(outs DoubleRegs:$Rdd),
2523             (ins IntRegs:$Rs, IntRegs:$Rt),
2524   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2525                                 #!if(hasShift,":<<1","")
2526                                 #!if(isSat,":sat",""),
2527   [] > {
2528     bits<5> Rdd;
2529     bits<5> Rs;
2530     bits<5> Rt;
2531
2532     let IClass = 0b1110;
2533
2534     let Inst{27-24} = 0b0101;
2535     let Inst{23-21} = MajOp;
2536     let Inst{20-16} = Rs;
2537     let Inst{12-8} = Rt;
2538     let Inst{7-5} = MinOp;
2539     let Inst{4-0} = Rdd;
2540   }
2541
2542 //===----------------------------------------------------------------------===//
2543 // Template Class for xtype mpy with accumulation into 64-bit:
2544 // Vector multiply
2545 // Complex multiply
2546 // multiply 32X32 and use full result
2547 //===----------------------------------------------------------------------===//
2548 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2549                          bit isSat, bit hasShift, bit isConj>
2550   : MInst <(outs DoubleRegs:$Rxx),
2551            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2552   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2553                                    #!if(hasShift,":<<1","")
2554                                    #!if(isSat,":sat",""),
2555
2556   [] , "$dst2 = $Rxx" > {
2557     bits<5> Rxx;
2558     bits<5> Rs;
2559     bits<5> Rt;
2560
2561     let IClass = 0b1110;
2562
2563     let Inst{27-24} = 0b0111;
2564     let Inst{23-21} = MajOp;
2565     let Inst{20-16} = Rs;
2566     let Inst{12-8} = Rt;
2567     let Inst{7-5} = MinOp;
2568     let Inst{4-0} = Rxx;
2569   }
2570
2571 // MPY - Multiply and use full result
2572 // Rdd = mpy[u](Rs,Rt)
2573 let isCodeGenOnly = 0 in {
2574 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2575 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2576
2577 // Rxx[+-]= mpy[u](Rs,Rt)
2578 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2579 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2580 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2581 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2582 }
2583
2584 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2585                    (i64 (anyext (i32 IntRegs:$src2))))),
2586          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2587
2588 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2589                    (i64 (sext (i32 IntRegs:$src2))))),
2590          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2591
2592 def: Pat<(i64 (mul (is_sext_i32:$src1),
2593                    (is_sext_i32:$src2))),
2594          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2595
2596 // Multiply and accumulate, use full result.
2597 // Rxx[+-]=mpy(Rs,Rt)
2598
2599 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2600                    (mul (i64 (sext (i32 IntRegs:$src2))),
2601                         (i64 (sext (i32 IntRegs:$src3)))))),
2602          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2603
2604 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2605                    (mul (i64 (sext (i32 IntRegs:$src2))),
2606                         (i64 (sext (i32 IntRegs:$src3)))))),
2607          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2608
2609 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2610                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2611                         (i64 (anyext (i32 IntRegs:$src3)))))),
2612          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2613
2614 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2615                    (mul (i64 (zext (i32 IntRegs:$src2))),
2616                         (i64 (zext (i32 IntRegs:$src3)))))),
2617          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2618
2619 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2620                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2621                         (i64 (anyext (i32 IntRegs:$src3)))))),
2622          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2623
2624 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2625                    (mul (i64 (zext (i32 IntRegs:$src2))),
2626                         (i64 (zext (i32 IntRegs:$src3)))))),
2627          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2628
2629 //===----------------------------------------------------------------------===//
2630 // MTYPE/MPYH -
2631 //===----------------------------------------------------------------------===//
2632
2633 //===----------------------------------------------------------------------===//
2634 // MTYPE/MPYS +
2635 //===----------------------------------------------------------------------===//
2636 //===----------------------------------------------------------------------===//
2637 // MTYPE/MPYS -
2638 //===----------------------------------------------------------------------===//
2639
2640 //===----------------------------------------------------------------------===//
2641 // MTYPE/VB +
2642 //===----------------------------------------------------------------------===//
2643 //===----------------------------------------------------------------------===//
2644 // MTYPE/VB -
2645 //===----------------------------------------------------------------------===//
2646
2647 //===----------------------------------------------------------------------===//
2648 // MTYPE/VH  +
2649 //===----------------------------------------------------------------------===//
2650 //===----------------------------------------------------------------------===//
2651 // MTYPE/VH  -
2652 //===----------------------------------------------------------------------===//
2653
2654 //===----------------------------------------------------------------------===//
2655 // ST +
2656 //===----------------------------------------------------------------------===//
2657 ///
2658 // Store doubleword.
2659 //===----------------------------------------------------------------------===//
2660 // Template class for non-predicated post increment stores with immediate offset
2661 //===----------------------------------------------------------------------===//
2662 let isPredicable = 1, hasSideEffects = 0, addrMode = PostInc in
2663 class T_store_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
2664                  bits<4> MajOp, bit isHalf >
2665   : STInst <(outs IntRegs:$_dst_),
2666             (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2667   mnemonic#"($src1++#$offset) = $src2"#!if(isHalf, ".h", ""),
2668   [], "$src1 = $_dst_" >,
2669   AddrModeRel {
2670     bits<5> src1;
2671     bits<5> src2;
2672     bits<7> offset;
2673     bits<4> offsetBits;
2674
2675     string ImmOpStr = !cast<string>(ImmOp);
2676     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
2677                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
2678                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
2679                                       /* s4_0Imm */ offset{3-0})));
2680     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
2681
2682     let IClass = 0b1010;
2683
2684     let Inst{27-25} = 0b101;
2685     let Inst{24-21} = MajOp;
2686     let Inst{20-16} = src1;
2687     let Inst{13}    = 0b0;
2688     let Inst{12-8}  = src2;
2689     let Inst{7}     = 0b0;
2690     let Inst{6-3}   = offsetBits;
2691     let Inst{1}     = 0b0;
2692   }
2693
2694 //===----------------------------------------------------------------------===//
2695 // Template class for predicated post increment stores with immediate offset
2696 //===----------------------------------------------------------------------===//
2697 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
2698 class T_pstore_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
2699                       bits<4> MajOp, bit isHalf, bit isPredNot, bit isPredNew >
2700   : STInst <(outs IntRegs:$_dst_),
2701             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2702   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2703   ") ")#mnemonic#"($src2++#$offset) = $src3"#!if(isHalf, ".h", ""),
2704   [], "$src2 = $_dst_" >,
2705   AddrModeRel {
2706     bits<2> src1;
2707     bits<5> src2;
2708     bits<7> offset;
2709     bits<5> src3;
2710     bits<4> offsetBits;
2711
2712     string ImmOpStr = !cast<string>(ImmOp);
2713     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
2714                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
2715                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
2716                                       /* s4_0Imm */ offset{3-0})));
2717
2718     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
2719     let isPredicatedNew = isPredNew;
2720     let isPredicatedFalse = isPredNot;
2721
2722     let IClass = 0b1010;
2723
2724     let Inst{27-25} = 0b101;
2725     let Inst{24-21} = MajOp;
2726     let Inst{20-16} = src2;
2727     let Inst{13} = 0b1;
2728     let Inst{12-8} = src3;
2729     let Inst{7} = isPredNew;
2730     let Inst{6-3} = offsetBits;
2731     let Inst{2} = isPredNot;
2732     let Inst{1-0} = src1;
2733   }
2734
2735 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2736                       Operand ImmOp, bits<4> MajOp, bit isHalf = 0 > {
2737
2738   let BaseOpcode = "POST_"#BaseOp in {
2739     def S2_#NAME#_pi : T_store_pi <mnemonic, RC, ImmOp, MajOp, isHalf>;
2740
2741     // Predicated
2742     def S2_p#NAME#t_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 0, 0>;
2743     def S2_p#NAME#f_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 1, 0>;
2744
2745     // Predicated new
2746     def S2_p#NAME#tnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
2747                                           isHalf, 0, 1>;
2748     def S2_p#NAME#fnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
2749                                           isHalf, 1, 1>;
2750   }
2751 }
2752
2753 let accessSize = ByteAccess, isCodeGenOnly = 0 in
2754 defm storerb: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm, 0b1000>;
2755
2756 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
2757 defm storerh: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm, 0b1010>;
2758
2759 let accessSize = WordAccess, isCodeGenOnly = 0 in
2760 defm storeri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm, 0b1100>;
2761
2762 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
2763 defm storerd: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm, 0b1110>;
2764
2765 let accessSize = HalfWordAccess, isNVStorable = 0, isCodeGenOnly = 0 in
2766 defm storerf: ST_PostInc <"memh", "STrih_H", IntRegs, s4_1Imm, 0b1011, 1>;
2767
2768 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2769                            s4_3ImmPred:$offset),
2770           (S2_storerb_pi IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2771
2772 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2773                             s4_3ImmPred:$offset),
2774           (S2_storerh_pi IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2775
2776 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2777           (S2_storeri_pi IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2778
2779 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2780                        s4_3ImmPred:$offset),
2781           (S2_storerd_pi IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2782
2783 //===----------------------------------------------------------------------===//
2784 // Template class for post increment stores with register offset.
2785 //===----------------------------------------------------------------------===//
2786 let isNVStorable = 1 in
2787 class T_store_pr <string mnemonic, RegisterClass RC, bits<3> MajOp,
2788                      MemAccessSize AccessSz, bit isHalf = 0>
2789   : STInst <(outs IntRegs:$_dst_),
2790             (ins IntRegs:$src1, ModRegs:$src2, RC:$src3),
2791   mnemonic#"($src1++$src2) = $src3"#!if(isHalf, ".h", ""),
2792   [], "$src1 = $_dst_" > {
2793     bits<5> src1;
2794     bits<1> src2;
2795     bits<5> src3;
2796     let accessSize = AccessSz;
2797
2798     let IClass = 0b1010;
2799
2800     let Inst{27-24} = 0b1101;
2801     let Inst{23-21} = MajOp;
2802     let Inst{20-16} = src1;
2803     let Inst{13} = src2;
2804     let Inst{12-8} = src3;
2805     let Inst{7} = 0b0;
2806   }
2807
2808 let isCodeGenOnly = 0 in {
2809 def S2_storerb_pr : T_store_pr<"memb", IntRegs, 0b000, ByteAccess>;
2810 def S2_storerh_pr : T_store_pr<"memh", IntRegs, 0b010, HalfWordAccess>;
2811 def S2_storeri_pr : T_store_pr<"memw", IntRegs, 0b100, WordAccess>;
2812 def S2_storerd_pr : T_store_pr<"memd", DoubleRegs, 0b110, DoubleWordAccess>;
2813
2814 def S2_storerf_pr : T_store_pr<"memh", IntRegs, 0b011, HalfWordAccess, 1>;
2815 }
2816 let opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
2817 class T_store_io <string mnemonic, RegisterClass RC, Operand ImmOp,
2818                  bits<3>MajOp, bit isH = 0>
2819   : STInst <(outs),
2820             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2821   mnemonic#"($src1+#$src2) = $src3"#!if(isH,".h","")>,
2822   AddrModeRel, ImmRegRel {
2823     bits<5> src1;
2824     bits<14> src2; // Actual address offset
2825     bits<5> src3;
2826     bits<11> offsetBits; // Represents offset encoding
2827
2828     string ImmOpStr = !cast<string>(ImmOp);
2829
2830     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
2831                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
2832                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
2833                                         /* s11_0Ext */ 11)));
2834     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), src2{13-3},
2835                      !if (!eq(ImmOpStr, "s11_2Ext"), src2{12-2},
2836                      !if (!eq(ImmOpStr, "s11_1Ext"), src2{11-1},
2837                                       /* s11_0Ext */ src2{10-0})));
2838     let IClass = 0b1010;
2839
2840     let Inst{27} = 0b0;
2841     let Inst{26-25} = offsetBits{10-9};
2842     let Inst{24} = 0b1;
2843     let Inst{23-21} = MajOp;
2844     let Inst{20-16} = src1;
2845     let Inst{13} = offsetBits{8};
2846     let Inst{12-8} = src3;
2847     let Inst{7-0} = offsetBits{7-0};
2848   }
2849
2850 let opExtendable = 2, isPredicated = 1 in
2851 class T_pstore_io <string mnemonic, RegisterClass RC, Operand ImmOp,
2852                    bits<3>MajOp, bit PredNot, bit isPredNew, bit isH = 0>
2853   : STInst <(outs),
2854             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
2855   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2856   ") ")#mnemonic#"($src2+#$src3) = $src4"#!if(isH,".h",""),
2857   [],"",V2LDST_tc_st_SLOT01 >,
2858    AddrModeRel, ImmRegRel {
2859     bits<2> src1;
2860     bits<5> src2;
2861     bits<9> src3; // Actual address offset
2862     bits<5> src4;
2863     bits<6> offsetBits; // Represents offset encoding
2864
2865     let isPredicatedNew = isPredNew;
2866     let isPredicatedFalse = PredNot;
2867
2868     string ImmOpStr = !cast<string>(ImmOp);
2869     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
2870                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
2871                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
2872                                         /* u6_0Ext */ 6)));
2873     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), src3{8-3},
2874                      !if (!eq(ImmOpStr, "u6_2Ext"), src3{7-2},
2875                      !if (!eq(ImmOpStr, "u6_1Ext"), src3{6-1},
2876                                       /* u6_0Ext */ src3{5-0})));
2877      let IClass = 0b0100;
2878
2879     let Inst{27} = 0b0;
2880     let Inst{26} = PredNot;
2881     let Inst{25} = isPredNew;
2882     let Inst{24} = 0b0;
2883     let Inst{23-21} = MajOp;
2884     let Inst{20-16} = src2;
2885     let Inst{13} = offsetBits{5};
2886     let Inst{12-8} = src4;
2887     let Inst{7-3} = offsetBits{4-0};
2888     let Inst{1-0} = src1;
2889   }
2890
2891 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2892 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2893                  Operand ImmOp, Operand predImmOp, bits<3> MajOp, bit isH = 0> {
2894   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2895     def S2_#NAME#_io : T_store_io <mnemonic, RC, ImmOp, MajOp, isH>;
2896
2897     // Predicated
2898     def S2_p#NAME#t_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 0, 0, isH>;
2899     def S2_p#NAME#f_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 1, 0, isH>;
2900
2901     // Predicated new
2902     def S4_p#NAME#tnew_io : T_pstore_io <mnemonic, RC, predImmOp,
2903                                          MajOp, 0, 1, isH>;
2904     def S4_p#NAME#fnew_io : T_pstore_io <mnemonic, RC, predImmOp,
2905                                          MajOp, 1, 1, isH>;
2906   }
2907 }
2908
2909 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
2910   let accessSize = ByteAccess in
2911     defm storerb: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext, u6_0Ext, 0b000>;
2912
2913   let accessSize = HalfWordAccess, opExtentAlign = 1 in
2914     defm storerh: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext, u6_1Ext, 0b010>;
2915
2916   let accessSize = WordAccess, opExtentAlign = 2 in
2917     defm storeri: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext, u6_2Ext, 0b100>;
2918
2919   let accessSize = DoubleWordAccess, isNVStorable = 0, opExtentAlign = 3 in
2920     defm storerd: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2921                             u6_3Ext, 0b110>;
2922
2923   let accessSize = HalfWordAccess, opExtentAlign = 1 in
2924     defm storerf: ST_Idxd < "memh", "STrif", IntRegs, s11_1Ext,
2925                             u6_1Ext, 0b011, 1>;
2926 }
2927
2928 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2929           (S2_storerb_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
2930
2931 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2932           (S2_storerh_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
2933
2934 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2935           (S2_storeri_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
2936
2937 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2938           (S2_storerd_io AddrFI:$addr, 0, (i64 DoubleRegs:$src1))>;
2939
2940
2941 let AddedComplexity = 10 in {
2942 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2943                                                   s11_0ExtPred:$offset)),
2944           (S2_storerb_io IntRegs:$src2, s11_0ImmPred:$offset,
2945                          (i32 IntRegs:$src1))>;
2946
2947 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2948                                                    s11_1ExtPred:$offset)),
2949           (S2_storerh_io IntRegs:$src2, s11_1ImmPred:$offset,
2950                          (i32 IntRegs:$src1))>;
2951
2952 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2953                                            s11_2ExtPred:$offset)),
2954           (S2_storeri_io IntRegs:$src2, s11_2ImmPred:$offset,
2955                          (i32 IntRegs:$src1))>;
2956
2957 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2958                                               s11_3ExtPred:$offset)),
2959           (S2_storerd_io IntRegs:$src2, s11_3ImmPred:$offset,
2960                          (i64 DoubleRegs:$src1))>;
2961 }
2962
2963 // memh(Rx++#s4:1)=Rt.H
2964
2965 // Store word.
2966 // Store predicate.
2967 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2968 def STriw_pred : STInst2<(outs),
2969             (ins MEMri:$addr, PredRegs:$src1),
2970             "Error; should not emit",
2971             []>;
2972
2973 // Allocate stack frame.
2974 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2975   def ALLOCFRAME : STInst2<(outs),
2976              (ins i32imm:$amt),
2977              "allocframe(#$amt)",
2978              []>;
2979 }
2980 //===----------------------------------------------------------------------===//
2981 // ST -
2982 //===----------------------------------------------------------------------===//
2983
2984 //===----------------------------------------------------------------------===//
2985 // STYPE/ALU +
2986 //===----------------------------------------------------------------------===//
2987 // Logical NOT.
2988 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2989                "$dst = not($src1)",
2990                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2991
2992
2993 //===----------------------------------------------------------------------===//
2994 // STYPE/ALU -
2995 //===----------------------------------------------------------------------===//
2996
2997 let hasSideEffects = 0 in
2998 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2999                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
3000   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
3001   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
3002   [], "", S_2op_tc_1_SLOT23 > {
3003     bits<5> dst;
3004     bits<5> src;
3005
3006     let IClass = 0b1000;
3007
3008     let Inst{27-24} = RegTyBits;
3009     let Inst{23-22} = MajOp;
3010     let Inst{21} = 0b0;
3011     let Inst{20-16} = src;
3012     let Inst{7-5} = MinOp;
3013     let Inst{4-0} = dst;
3014   }
3015
3016 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
3017   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
3018
3019 let hasNewValue = 1 in
3020 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3021   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
3022
3023 let hasNewValue = 1 in
3024 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3025   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
3026
3027 // Sign extend word to doubleword
3028 let isCodeGenOnly = 0 in
3029 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
3030
3031 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
3032
3033 // Swizzle the bytes of a word
3034 let isCodeGenOnly = 0 in
3035 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
3036
3037 // Saturate
3038 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
3039   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
3040   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
3041   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
3042   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
3043   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
3044 }
3045
3046 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
3047   // Absolute value word
3048   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
3049
3050   let Defs = [USR_OVF] in
3051   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
3052
3053   // Negate with saturation
3054   let Defs = [USR_OVF] in
3055   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
3056 }
3057
3058 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
3059                       (i32 (sub 0, (i32 IntRegs:$src))),
3060                       (i32 IntRegs:$src))),
3061          (A2_abs IntRegs:$src)>;
3062
3063 let AddedComplexity = 50 in
3064 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
3065                         (i32 IntRegs:$src)),
3066                    (sra (i32 IntRegs:$src), (i32 31)))),
3067          (A2_abs IntRegs:$src)>;
3068
3069 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3070                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
3071                 bit isSat, bit isRnd, list<dag> pattern = []>
3072   : SInst <(outs RCOut:$dst),
3073   (ins RCIn:$src, u5Imm:$u5),
3074   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
3075                                    #!if(isRnd, ":rnd", ""),
3076   pattern, "", S_2op_tc_2_SLOT23> {
3077     bits<5> dst;
3078     bits<5> src;
3079     bits<5> u5;
3080
3081     let IClass = 0b1000;
3082
3083     let Inst{27-24} = RegTyBits;
3084     let Inst{23-21} = MajOp;
3085     let Inst{20-16} = src;
3086     let Inst{13} = 0b0;
3087     let Inst{12-8} = u5;
3088     let Inst{7-5} = MinOp;
3089     let Inst{4-0} = dst;
3090   }
3091
3092 let hasNewValue = 1 in
3093 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
3094                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
3095   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
3096               isSat, isRnd, pattern>;
3097
3098 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
3099   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
3100     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
3101                                     (u5ImmPred:$u5)))]>;
3102
3103 // Arithmetic/logical shift right/left by immediate
3104 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
3105   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
3106   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
3107   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
3108 }
3109
3110 // Shift left by immediate with saturation
3111 let Defs = [USR_OVF], isCodeGenOnly = 0 in
3112 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
3113
3114 // Shift right with round
3115 let isCodeGenOnly = 0 in
3116 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
3117
3118 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
3119                              (i32 1))),
3120                    (i32 1))),
3121          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
3122
3123 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
3124   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
3125            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
3126   bits<5> Rss;
3127   bits<5> Rdd;
3128   let IClass = 0b1000;
3129   let Inst{27-24} = 0;
3130   let Inst{23-22} = MajOp;
3131   let Inst{20-16} = Rss;
3132   let Inst{7-5} = minOp;
3133   let Inst{4-0} = Rdd;
3134 }
3135
3136 let isCodeGenOnly = 0 in {
3137 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
3138 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
3139 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
3140 }
3141
3142 // Innterleave/deinterleave
3143 let isCodeGenOnly = 0 in {
3144 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
3145 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
3146 }
3147
3148 //===----------------------------------------------------------------------===//
3149 // STYPE/BIT +
3150 //===----------------------------------------------------------------------===//
3151 // Bit count
3152
3153 let hasSideEffects = 0, hasNewValue = 1 in
3154 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
3155                 dag Out, dag Inp>
3156     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
3157   bits<5> Rs;
3158   bits<5> Rd;
3159   let IClass = 0b1000;
3160   let Inst{27} = 0b1;
3161   let Inst{26} = Is32;
3162   let Inst{25-24} = 0b00;
3163   let Inst{23-21} = MajOp;
3164   let Inst{20-16} = Rs;
3165   let Inst{7-5} = MinOp;
3166   let Inst{4-0} = Rd;
3167 }
3168
3169 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
3170     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
3171                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
3172
3173 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
3174     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
3175                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
3176
3177 let isCodeGenOnly = 0 in {
3178 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
3179 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
3180 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
3181 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
3182 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
3183 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
3184 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
3185 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
3186 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
3187 }
3188
3189 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
3190 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
3191 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
3192 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
3193 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
3194 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
3195
3196 // Bit set/clear/toggle
3197
3198 let hasSideEffects = 0, hasNewValue = 1 in
3199 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
3200     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
3201             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
3202   bits<5> Rd;
3203   bits<5> Rs;
3204   bits<5> u5;
3205   let IClass = 0b1000;
3206   let Inst{27-21} = 0b1100110;
3207   let Inst{20-16} = Rs;
3208   let Inst{13} = 0b0;
3209   let Inst{12-8} = u5;
3210   let Inst{7-5} = MinOp;
3211   let Inst{4-0} = Rd;
3212 }
3213
3214 let hasSideEffects = 0, hasNewValue = 1 in
3215 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
3216     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
3217             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
3218   bits<5> Rd;
3219   bits<5> Rs;
3220   bits<5> Rt;
3221   let IClass = 0b1100;
3222   let Inst{27-22} = 0b011010;
3223   let Inst{20-16} = Rs;
3224   let Inst{12-8} = Rt;
3225   let Inst{7-6} = MinOp;
3226   let Inst{4-0} = Rd;
3227 }
3228
3229 let isCodeGenOnly = 0 in {
3230 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
3231 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
3232 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
3233 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
3234 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
3235 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
3236 }
3237
3238 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
3239          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3240 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3241          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3242 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3243          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3244 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
3245          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3246 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3247          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3248 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3249          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
3250
3251 // Bit test
3252
3253 let hasSideEffects = 0 in
3254 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
3255     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
3256             "$Pd = "#MnOp#"($Rs, #$u5)",
3257             [], "", S_2op_tc_2early_SLOT23> {
3258   bits<2> Pd;
3259   bits<5> Rs;
3260   bits<5> u5;
3261   let IClass = 0b1000;
3262   let Inst{27-24} = 0b0101;
3263   let Inst{23-21} = MajOp;
3264   let Inst{20-16} = Rs;
3265   let Inst{13} = 0;
3266   let Inst{12-8} = u5;
3267   let Inst{1-0} = Pd;
3268 }
3269
3270 let hasSideEffects = 0 in
3271 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
3272     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3273             "$Pd = "#MnOp#"($Rs, $Rt)",
3274             [], "", S_3op_tc_2early_SLOT23> {
3275   bits<2> Pd;
3276   bits<5> Rs;
3277   bits<5> Rt;
3278   let IClass = 0b1100;
3279   let Inst{27-22} = 0b011100;
3280   let Inst{21} = IsNeg;
3281   let Inst{20-16} = Rs;
3282   let Inst{12-8} = Rt;
3283   let Inst{1-0} = Pd;
3284 }
3285
3286 let isCodeGenOnly = 0 in {
3287 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
3288 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
3289 }
3290
3291 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
3292   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
3293            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3294   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
3295            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3296   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
3297            (S2_tstbit_i IntRegs:$Rs, 0)>;
3298   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
3299            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
3300 }
3301 let hasSideEffects = 0 in
3302 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3303     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3304             "$Pd = "#MnOp#"($Rs, #$u6)",
3305             [], "", S_2op_tc_2early_SLOT23> {
3306   bits<2> Pd;
3307   bits<5> Rs;
3308   bits<6> u6;
3309   let IClass = 0b1000;
3310   let Inst{27-24} = 0b0101;
3311   let Inst{23-22} = MajOp;
3312   let Inst{21} = IsNeg;
3313   let Inst{20-16} = Rs;
3314   let Inst{13-8} = u6;
3315   let Inst{1-0} = Pd;
3316 }
3317
3318 let hasSideEffects = 0 in
3319 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3320     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3321             "$Pd = "#MnOp#"($Rs, $Rt)",
3322             [], "", S_3op_tc_2early_SLOT23> {
3323   bits<2> Pd;
3324   bits<5> Rs;
3325   bits<5> Rt;
3326   let IClass = 0b1100;
3327   let Inst{27-24} = 0b0111;
3328   let Inst{23-22} = MajOp;
3329   let Inst{21} = IsNeg;
3330   let Inst{20-16} = Rs;
3331   let Inst{12-8} = Rt;
3332   let Inst{1-0} = Pd;
3333 }
3334
3335 let isCodeGenOnly = 0 in {
3336 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3337 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3338 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3339 }
3340
3341 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3342   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3343            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3344   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3345            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3346 }
3347
3348 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3349 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3350          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3351
3352 //===----------------------------------------------------------------------===//
3353 // STYPE/BIT -
3354 //===----------------------------------------------------------------------===//
3355
3356 //===----------------------------------------------------------------------===//
3357 // STYPE/COMPLEX +
3358 //===----------------------------------------------------------------------===//
3359 //===----------------------------------------------------------------------===//
3360 // STYPE/COMPLEX -
3361 //===----------------------------------------------------------------------===//
3362
3363 //===----------------------------------------------------------------------===//
3364 // XTYPE/PERM +
3365 //===----------------------------------------------------------------------===//
3366
3367 //===----------------------------------------------------------------------===//
3368 // XTYPE/PERM -
3369 //===----------------------------------------------------------------------===//
3370
3371 //===----------------------------------------------------------------------===//
3372 // STYPE/PRED +
3373 //===----------------------------------------------------------------------===//
3374
3375 // Predicate transfer.
3376 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3377 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3378       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3379   bits<5> Rd;
3380   bits<2> Ps;
3381
3382   let IClass = 0b1000;
3383   let Inst{27-24} = 0b1001;
3384   let Inst{22} = 0b1;
3385   let Inst{17-16} = Ps;
3386   let Inst{4-0} = Rd;
3387 }
3388
3389 // Transfer general register to predicate.
3390 let hasSideEffects = 0, isCodeGenOnly = 0 in
3391 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3392       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3393   bits<2> Pd;
3394   bits<5> Rs;
3395
3396   let IClass = 0b1000;
3397   let Inst{27-21} = 0b0101010;
3398   let Inst{20-16} = Rs;
3399   let Inst{1-0} = Pd;
3400 }
3401
3402
3403 //===----------------------------------------------------------------------===//
3404 // STYPE/PRED -
3405 //===----------------------------------------------------------------------===//
3406
3407 //===----------------------------------------------------------------------===//
3408 // STYPE/SHIFT +
3409 //===----------------------------------------------------------------------===//
3410 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3411                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3412   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3413            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3414            pattern> {
3415   bits<5> src1;
3416   bits<5> dst;
3417   let IClass = 0b1000;
3418   let Inst{27-24} = 0;
3419   let Inst{23-21} = MajOp;
3420   let Inst{20-16} = src1;
3421   let Inst{7-5} = MinOp;
3422   let Inst{4-0} = dst;
3423 }
3424
3425 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3426   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3427   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3428                                         u6ImmPred:$src2))]> {
3429   bits<6> src2;
3430   let Inst{13-8} = src2;
3431 }
3432
3433 // Shift by immediate.
3434 let isCodeGenOnly = 0 in {
3435 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3436 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3437 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3438 }
3439
3440 // Shift left by small amount and add.
3441 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3442     isCodeGenOnly = 0 in
3443 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3444                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3445   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3446   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3447                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3448   "", S_3op_tc_2_SLOT23> {
3449     bits<5> Rd;
3450     bits<5> Rt;
3451     bits<5> Rs;
3452     bits<3> u3;
3453
3454     let IClass = 0b1100;
3455
3456     let Inst{27-21} = 0b0100000;
3457     let Inst{20-16} = Rs;
3458     let Inst{13}    = 0b0;
3459     let Inst{12-8}  = Rt;
3460     let Inst{7-5}   = u3;
3461     let Inst{4-0}   = Rd;
3462   }
3463
3464 //===----------------------------------------------------------------------===//
3465 // STYPE/SHIFT -
3466 //===----------------------------------------------------------------------===//
3467
3468 //===----------------------------------------------------------------------===//
3469 // STYPE/VH +
3470 //===----------------------------------------------------------------------===//
3471 //===----------------------------------------------------------------------===//
3472 // STYPE/VH -
3473 //===----------------------------------------------------------------------===//
3474
3475 //===----------------------------------------------------------------------===//
3476 // STYPE/VW +
3477 //===----------------------------------------------------------------------===//
3478 //===----------------------------------------------------------------------===//
3479 // STYPE/VW -
3480 //===----------------------------------------------------------------------===//
3481
3482 //===----------------------------------------------------------------------===//
3483 // SYSTEM/SUPER +
3484 //===----------------------------------------------------------------------===//
3485
3486 //===----------------------------------------------------------------------===//
3487 // SYSTEM/USER +
3488 //===----------------------------------------------------------------------===//
3489 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3490
3491 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3492 def BARRIER : SYSInst<(outs), (ins),
3493                      "barrier",
3494                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3495   let Inst{31-28} = 0b1010;
3496   let Inst{27-21} = 0b1000000;
3497 }
3498
3499 //===----------------------------------------------------------------------===//
3500 // SYSTEM/SUPER -
3501 //===----------------------------------------------------------------------===//
3502 //===----------------------------------------------------------------------===//
3503 // CRUSER - Type.
3504 //===----------------------------------------------------------------------===//
3505 // HW loop
3506 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3507     opExtendable = 0, hasSideEffects = 0 in
3508 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3509          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3510            #mnemonic#"($offset, #$src2)",
3511            [], "" , CR_tc_3x_SLOT3> {
3512     bits<9> offset;
3513     bits<10> src2;
3514
3515     let IClass = 0b0110;
3516
3517     let Inst{27-22} = 0b100100;
3518     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3519     let Inst{20-16} = src2{9-5};
3520     let Inst{12-8} = offset{8-4};
3521     let Inst{7-5} = src2{4-2};
3522     let Inst{4-3} = offset{3-2};
3523     let Inst{1-0} = src2{1-0};
3524 }
3525
3526 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3527     opExtendable = 0, hasSideEffects = 0 in
3528 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3529          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3530            #mnemonic#"($offset, $src2)",
3531            [], "" ,CR_tc_3x_SLOT3> {
3532     bits<9> offset;
3533     bits<5> src2;
3534
3535     let IClass = 0b0110;
3536
3537     let Inst{27-22} = 0b000000;
3538     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3539     let Inst{20-16} = src2;
3540     let Inst{12-8} = offset{8-4};
3541     let Inst{4-3} = offset{3-2};
3542   }
3543
3544 multiclass LOOP_ri<string mnemonic> {
3545   def i : LOOP_iBase<mnemonic, brtarget>;
3546   def r : LOOP_rBase<mnemonic, brtarget>;
3547 }
3548
3549
3550 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3551 defm J2_loop0 : LOOP_ri<"loop0">;
3552
3553 // Interestingly only loop0's appear to set usr.lpcfg
3554 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3555 defm J2_loop1 : LOOP_ri<"loop1">;
3556
3557 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3558     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3559 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3560                        ":endloop0",
3561                        []>;
3562 }
3563
3564 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3565     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3566 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3567                        ":endloop1",
3568                        []>;
3569 }
3570
3571 // Pipelined loop instructions, sp[123]loop0
3572 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3573     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3574     opExtendable = 0, isPredicateLate = 1 in
3575 class SPLOOP_iBase<string SP, bits<2> op>
3576   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3577   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3578     bits<9> r7_2;
3579     bits<10> U10;
3580
3581     let IClass = 0b0110;
3582
3583     let Inst{22-21} = op;
3584     let Inst{27-23} = 0b10011;
3585     let Inst{20-16} = U10{9-5};
3586     let Inst{12-8} = r7_2{8-4};
3587     let Inst{7-5} = U10{4-2};
3588     let Inst{4-3} = r7_2{3-2};
3589     let Inst{1-0} = U10{1-0};
3590   }
3591
3592 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3593     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3594     opExtendable = 0, isPredicateLate = 1 in
3595 class SPLOOP_rBase<string SP, bits<2> op>
3596   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3597   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3598     bits<9> r7_2;
3599     bits<5> Rs;
3600
3601     let IClass = 0b0110;
3602
3603     let Inst{22-21} = op;
3604     let Inst{27-23} = 0b00001;
3605     let Inst{20-16} = Rs;
3606     let Inst{12-8} = r7_2{8-4};
3607     let Inst{4-3} = r7_2{3-2};
3608   }
3609
3610 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3611   def i : SPLOOP_iBase<mnemonic, op>;
3612   def r : SPLOOP_rBase<mnemonic, op>;
3613 }
3614
3615 let isCodeGenOnly = 0 in {
3616 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3617 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3618 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3619 }
3620
3621 // Transfer to/from Control/GPR Guest/GPR
3622 let hasSideEffects = 0 in
3623 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3624   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3625   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3626     bits<5> dst;
3627     bits<5> src;
3628
3629     let IClass = 0b0110;
3630
3631     let Inst{27-25} = 0b001;
3632     let Inst{24} = isDouble;
3633     let Inst{23-21} = 0b001;
3634     let Inst{20-16} = src;
3635     let Inst{4-0} = dst;
3636   }
3637 let isCodeGenOnly = 0 in
3638 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3639 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3640 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3641
3642 let hasSideEffects = 0 in
3643 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3644   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3645   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3646     bits<5> dst;
3647     bits<5> src;
3648
3649     let IClass = 0b0110;
3650
3651     let Inst{27-26} = 0b10;
3652     let Inst{25} = isSingle;
3653     let Inst{24-21} = 0b0000;
3654     let Inst{20-16} = src;
3655     let Inst{4-0} = dst;
3656   }
3657
3658 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3659 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3660 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3661 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3662
3663 // Y4_trace: Send value to etm trace.
3664 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3665 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3666   "trace($Rs)"> {
3667     bits<5> Rs;
3668
3669     let IClass = 0b0110;
3670     let Inst{27-21} = 0b0010010;
3671     let Inst{20-16} = Rs;
3672   }
3673
3674 let AddedComplexity = 100, isPredicated = 1 in
3675 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3676             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3677             "Error; should not emit",
3678             [(set (i32 IntRegs:$dst),
3679              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3680                           s12ImmPred:$src3)))]>;
3681
3682 let AddedComplexity = 100, isPredicated = 1 in
3683 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3684             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3685             "Error; should not emit",
3686             [(set (i32 IntRegs:$dst),
3687              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3688                           (i32 IntRegs:$src3))))]>;
3689
3690 let AddedComplexity = 100, isPredicated = 1 in
3691 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3692                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3693                      "Error; should not emit",
3694                      [(set (i32 IntRegs:$dst),
3695                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3696                                         s12ImmPred:$src3)))]>;
3697
3698 // Generate frameindex addresses.
3699 let isReMaterializable = 1 in
3700 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3701              "$dst = add($src1)",
3702              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3703
3704 // Support for generating global address.
3705 // Taken from X86InstrInfo.td.
3706 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3707                                             SDTCisVT<0, i32>,
3708                                             SDTCisVT<1, i32>,
3709                                             SDTCisPtrTy<0>]>;
3710 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3711 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3712
3713 // HI/LO Instructions
3714 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3715 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3716                   "$dst.l = #LO($global)",
3717                   []>;
3718
3719 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3720 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3721                   "$dst.h = #HI($global)",
3722                   []>;
3723
3724 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3725 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3726                   "$dst.l = #LO($imm_value)",
3727                   []>;
3728
3729
3730 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3731 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3732                   "$dst.h = #HI($imm_value)",
3733                   []>;
3734
3735 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3736 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3737                   "$dst.l = #LO($jt)",
3738                   []>;
3739
3740 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3741 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3742                   "$dst.h = #HI($jt)",
3743                   []>;
3744
3745
3746 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3747 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3748                   "$dst.l = #LO($label)",
3749                   []>;
3750
3751 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3752 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3753                   "$dst.h = #HI($label)",
3754                   []>;
3755
3756 // This pattern is incorrect. When we add small data, we should change
3757 // this pattern to use memw(#foo).
3758 // This is for sdata.
3759 let isMoveImm = 1 in
3760 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3761               "$dst = CONST32(#$global)",
3762               [(set (i32 IntRegs:$dst),
3763                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3764
3765 // This is for non-sdata.
3766 let isReMaterializable = 1, isMoveImm = 1 in
3767 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3768                   "$dst = CONST32(#$global)",
3769                   [(set (i32 IntRegs:$dst),
3770                         (HexagonCONST32 tglobaladdr:$global))]>;
3771
3772 let isReMaterializable = 1, isMoveImm = 1 in
3773 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3774                      "$dst = CONST32(#$jt)",
3775                      [(set (i32 IntRegs:$dst),
3776                            (HexagonCONST32 tjumptable:$jt))]>;
3777
3778 let isReMaterializable = 1, isMoveImm = 1 in
3779 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3780                     "$dst = CONST32(#$global)",
3781                     [(set (i32 IntRegs:$dst),
3782                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3783
3784 let isReMaterializable = 1, isMoveImm = 1 in
3785 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3786                        "$dst = CONST32(#$global)",
3787                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3788
3789 // Map BlockAddress lowering to CONST32_Int_Real
3790 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3791           (CONST32_Int_Real tblockaddress:$addr)>;
3792
3793 let isReMaterializable = 1, isMoveImm = 1 in
3794 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3795                     "$dst = CONST32($label)",
3796                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3797
3798 let isReMaterializable = 1, isMoveImm = 1 in
3799 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3800                        "$dst = CONST64(#$global)",
3801                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3802
3803 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3804                   "$dst = xor($dst, $dst)",
3805                   [(set (i1 PredRegs:$dst), 0)]>;
3806
3807 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3808        "$dst = mpy($src1, $src2)",
3809        [(set (i32 IntRegs:$dst),
3810              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3811                                         (i64 (sext (i32 IntRegs:$src2))))),
3812                               (i32 32)))))]>;
3813
3814 // Pseudo instructions.
3815 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3816
3817 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3818                                         SDTCisVT<1, i32> ]>;
3819
3820 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3821                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3822
3823 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3824                     [SDNPHasChain, SDNPOutGlue]>;
3825
3826 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3827
3828 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3829            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3830
3831 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3832 // Optional Flag and Variable Arguments.
3833 // Its 1 Operand has pointer type.
3834 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3835                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3836
3837 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3838  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3839                         "Should never be emitted",
3840                         [(callseq_start timm:$amt)]>;
3841 }
3842
3843 let Defs = [R29, R30, R31], Uses = [R29] in {
3844  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3845                       "Should never be emitted",
3846                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3847 }
3848 // Call subroutine.
3849 let isCall = 1, hasSideEffects = 0,
3850   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3851           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3852   def CALL : JInst<(outs), (ins calltarget:$dst),
3853              "call $dst", []>;
3854 }
3855
3856 // Call subroutine indirectly.
3857 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3858 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3859
3860 // Indirect tail-call.
3861 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3862 def TCRETURNR : T_JMPr;
3863
3864 // Direct tail-calls.
3865 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3866 isTerminator = 1, isCodeGenOnly = 1 in {
3867   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3868       [], "", J_tc_2early_SLOT23>;
3869   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3870       [], "", J_tc_2early_SLOT23>;
3871 }
3872
3873 // Map call instruction.
3874 def : Pat<(call (i32 IntRegs:$dst)),
3875       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3876 def : Pat<(call tglobaladdr:$dst),
3877       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3878 def : Pat<(call texternalsym:$dst),
3879       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3880 //Tail calls.
3881 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3882       (TCRETURNtg tglobaladdr:$dst)>;
3883 def : Pat<(HexagonTCRet texternalsym:$dst),
3884       (TCRETURNtext texternalsym:$dst)>;
3885 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3886       (TCRETURNR (i32 IntRegs:$dst))>;
3887
3888 // Atomic load and store support
3889 // 8 bit atomic load
3890 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3891           (i32 (L2_loadrub_io AddrFI:$src1, 0))>;
3892
3893 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3894           (i32 (L2_loadrub_io (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3895
3896 // 16 bit atomic load
3897 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3898           (i32 (L2_loadruh_io AddrFI:$src1, 0))>;
3899
3900 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3901           (i32 (L2_loadruh_io (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3902
3903 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3904           (i32 (L2_loadri_io AddrFI:$src1, 0))>;
3905
3906 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3907           (i32 (L2_loadri_io (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3908
3909 // 64 bit atomic load
3910 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3911           (i64 (L2_loadrd_io AddrFI:$src1, 0))>;
3912
3913 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3914           (i64 (L2_loadrd_io (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3915
3916
3917 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3918           (S2_storerb_io AddrFI:$src2, 0, (i32 IntRegs:$src1))>;
3919
3920 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3921                           (i32 IntRegs:$src1)),
3922           (S2_storerb_io (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3923                          (i32 IntRegs:$src1))>;
3924
3925
3926 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3927           (S2_storerh_io AddrFI:$src2, 0, (i32 IntRegs:$src1))>;
3928
3929 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3930                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3931           (S2_storerh_io (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3932                          (i32 IntRegs:$src1))>;
3933
3934 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3935           (S2_storeri_io AddrFI:$src2, 0, (i32 IntRegs:$src1))>;
3936
3937 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3938                            (i32 IntRegs:$src1)),
3939           (S2_storeri_io (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3940                          (i32 IntRegs:$src1))>;
3941
3942
3943
3944
3945 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3946           (S2_storerd_io AddrFI:$src2, 0, (i64 DoubleRegs:$src1))>;
3947
3948 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3949                            (i64 DoubleRegs:$src1)),
3950           (S2_storerd_io (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3951                          (i64 DoubleRegs:$src1))>;
3952
3953 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3954 def : Pat <(and (i32 IntRegs:$src1), 65535),
3955       (A2_zxth (i32 IntRegs:$src1))>;
3956
3957 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3958 def : Pat <(and (i32 IntRegs:$src1), 255),
3959       (A2_zxtb (i32 IntRegs:$src1))>;
3960
3961 // Map Add(p1, true) to p1 = not(p1).
3962 //     Add(p1, false) should never be produced,
3963 //     if it does, it got to be mapped to NOOP.
3964 def : Pat <(add (i1 PredRegs:$src1), -1),
3965       (C2_not (i1 PredRegs:$src1))>;
3966
3967 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3968 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3969       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3970                            s8ImmPred:$src2))>;
3971
3972 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3973 // => r0 = TFR_condset_ri(p0, r1, #i)
3974 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3975                    (i32 IntRegs:$src3)),
3976       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3977                            s12ImmPred:$src2))>;
3978
3979 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3980 // => r0 = TFR_condset_ir(p0, #i, r1)
3981 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3982       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3983                            (i32 IntRegs:$src2)))>;
3984
3985 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3986 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3987       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3988
3989 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3990 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3991       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3992
3993
3994 let AddedComplexity = 100 in
3995 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3996       (i64 (A2_combinew (A2_tfrsi 0),
3997                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
3998       Requires<[NoV4T]>;
3999
4000 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
4001 let AddedComplexity = 10 in
4002 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
4003       (i32 (A2_and (i32 (L2_loadrb_io AddrFI:$addr, 0)), (A2_tfrsi 0x1)))>;
4004
4005 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
4006 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
4007       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
4008
4009 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
4010 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
4011       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4012                                                  subreg_loreg))))))>;
4013
4014 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
4015 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
4016       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4017                                                  subreg_loreg))))))>;
4018
4019 // We want to prevent emitting pnot's as much as possible.
4020 // Map brcond with an unsupported setcc to a J2_jumpf.
4021 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4022                         bb:$offset),
4023       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4024                 bb:$offset)>;
4025
4026 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
4027                         bb:$offset),
4028       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
4029
4030 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
4031       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
4032
4033 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
4034       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
4035
4036 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
4037 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
4038                         bb:$offset),
4039       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
4040                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
4041
4042 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
4043 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4044                         bb:$offset),
4045       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
4046
4047 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4048                    bb:$offset),
4049       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
4050                    bb:$offset)>;
4051
4052 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4053                         bb:$offset),
4054       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4055                 bb:$offset)>;
4056
4057 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4058                    bb:$offset),
4059       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4060                 bb:$offset)>;
4061
4062 // Map from a 64-bit select to an emulated 64-bit mux.
4063 // Hexagon does not support 64-bit MUXes; so emulate with combines.
4064 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
4065                    (i64 DoubleRegs:$src3)),
4066       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
4067                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4068                                                          subreg_hireg)),
4069                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
4070                                                          subreg_hireg)))),
4071                        (i32 (C2_mux (i1 PredRegs:$src1),
4072                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4073                                                          subreg_loreg)),
4074                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
4075                                                          subreg_loreg))))))>;
4076
4077 // Map from a 1-bit select to logical ops.
4078 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
4079 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
4080                    (i1 PredRegs:$src3)),
4081       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
4082              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
4083
4084 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
4085 def : Pat<(i1 (load ADDRriS11_2:$addr)),
4086       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
4087
4088 // Map for truncating from 64 immediates to 32 bit immediates.
4089 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
4090       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
4091
4092 // Map for truncating from i64 immediates to i1 bit immediates.
4093 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
4094        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4095                                           subreg_loreg))))>;
4096
4097 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
4098 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4099       (S2_storerb_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4100                                                      subreg_loreg)))>;
4101
4102 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
4103 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4104       (S2_storerh_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4105                                                      subreg_loreg)))>;
4106 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
4107 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
4108       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4109                                                      subreg_loreg)))>;
4110
4111 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
4112 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4113       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4114                                                      subreg_loreg)))>;
4115
4116 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
4117 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
4118       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
4119
4120
4121 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
4122 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
4123       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
4124
4125 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
4126 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
4127       (S2_storerb_io ADDRriS11_2:$addr, 0, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
4128
4129 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
4130 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
4131 // Better way to do this?
4132 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
4133       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
4134
4135 // Map cmple -> cmpgt.
4136 // rs <= rt -> !(rs > rt).
4137 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
4138       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
4139
4140 // rs <= rt -> !(rs > rt).
4141 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4142       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
4143
4144 // Rss <= Rtt -> !(Rss > Rtt).
4145 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4146       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
4147
4148 // Map cmpne -> cmpeq.
4149 // Hexagon_TODO: We should improve on this.
4150 // rs != rt -> !(rs == rt).
4151 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
4152       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
4153
4154 // Map cmpne(Rs) -> !cmpeqe(Rs).
4155 // rs != rt -> !(rs == rt).
4156 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4157       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
4158
4159 // Convert setne back to xor for hexagon since we compute w/ pred registers.
4160 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
4161       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
4162
4163 // Map cmpne(Rss) -> !cmpew(Rss).
4164 // rs != rt -> !(rs == rt).
4165 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4166       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
4167                                      (i64 DoubleRegs:$src2)))))>;
4168
4169 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
4170 // rs >= rt -> !(rt > rs).
4171 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4172       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
4173
4174 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
4175 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
4176       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
4177
4178 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
4179 // rss >= rtt -> !(rtt > rss).
4180 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4181       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
4182                                 (i64 DoubleRegs:$src1)))))>;
4183
4184 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
4185 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
4186 // rs < rt -> !(rs >= rt).
4187 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
4188       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
4189
4190 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
4191 // rs < rt -> rt > rs.
4192 // We can let assembler map it, or we can do in the compiler itself.
4193 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4194       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
4195
4196 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
4197 // rss < rtt -> (rtt > rss).
4198 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4199       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
4200
4201 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
4202 // rs < rt -> rt > rs.
4203 // We can let assembler map it, or we can do in the compiler itself.
4204 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4205       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
4206
4207 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
4208 // rs < rt -> rt > rs.
4209 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4210       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
4211
4212 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
4213 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
4214       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
4215
4216 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
4217 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
4218       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
4219
4220 // Generate cmpgtu(Rs, #u9)
4221 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
4222       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
4223
4224 // Map from Rs >= Rt -> !(Rt > Rs).
4225 // rs >= rt -> !(rt > rs).
4226 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4227       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
4228
4229 // Map from Rs >= Rt -> !(Rt > Rs).
4230 // rs >= rt -> !(rt > rs).
4231 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4232       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
4233
4234 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
4235 // Map from (Rs <= Rt) -> !(Rs > Rt).
4236 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4237       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
4238
4239 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
4240 // Map from (Rs <= Rt) -> !(Rs > Rt).
4241 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4242       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
4243
4244 // Sign extends.
4245 // i1 -> i32
4246 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
4247       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
4248
4249 // i1 -> i64
4250 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
4251       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
4252
4253 // Convert sign-extended load back to load and sign extend.
4254 // i8 -> i64
4255 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
4256       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4257
4258 // Convert any-extended load back to load and sign extend.
4259 // i8 -> i64
4260 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
4261       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4262
4263 // Convert sign-extended load back to load and sign extend.
4264 // i16 -> i64
4265 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
4266       (i64 (A2_sxtw (L2_loadrh_io AddrFI:$src1, 0)))>;
4267
4268 // Convert sign-extended load back to load and sign extend.
4269 // i32 -> i64
4270 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4271       (i64 (A2_sxtw (L2_loadri_io AddrFI:$src1, 0)))>;
4272
4273
4274 // Zero extends.
4275 // i1 -> i32
4276 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4277       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4278
4279 // i1 -> i64
4280 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
4281       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
4282       Requires<[NoV4T]>;
4283
4284 // i32 -> i64
4285 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
4286       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4287       Requires<[NoV4T]>;
4288
4289 // i8 -> i64
4290 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
4291       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4292       Requires<[NoV4T]>;
4293
4294 let AddedComplexity = 20 in
4295 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
4296                                 s11_0ExtPred:$offset))),
4297       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4298                                   s11_0ExtPred:$offset)))>,
4299       Requires<[NoV4T]>;
4300
4301 // i1 -> i64
4302 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4303       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4304       Requires<[NoV4T]>;
4305
4306 let AddedComplexity = 20 in
4307 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4308                                 s11_0ExtPred:$offset))),
4309       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4310                                   s11_0ExtPred:$offset)))>,
4311       Requires<[NoV4T]>;
4312
4313 // i16 -> i64
4314 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4315       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io AddrFI:$src1, 0)))>,
4316       Requires<[NoV4T]>;
4317
4318 let AddedComplexity = 20 in
4319 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4320                                   s11_1ExtPred:$offset))),
4321       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io IntRegs:$src1,
4322                                   s11_1ExtPred:$offset)))>,
4323       Requires<[NoV4T]>;
4324
4325 // i32 -> i64
4326 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4327       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4328       Requires<[NoV4T]>;
4329
4330 let AddedComplexity = 100 in
4331 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4332       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4333                                   s11_2ExtPred:$offset)))>,
4334       Requires<[NoV4T]>;
4335
4336 let AddedComplexity = 10 in
4337 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4338       (i32 (L2_loadri_io AddrFI:$src1, 0))>;
4339
4340 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4341 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4342       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4343
4344 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4345 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4346       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4347
4348 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4349 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4350       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4351
4352
4353 let AddedComplexity = 100 in
4354 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4355                            (i32 32))),
4356                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4357                                          s11_2ExtPred:$offset2)))))),
4358         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4359                         (L2_loadri_io IntRegs:$src2,
4360                                        s11_2ExtPred:$offset2)))>;
4361
4362 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4363                            (i32 32))),
4364                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4365         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4366                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4367
4368 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4369                            (i32 32))),
4370                (i64 (zext (i32 IntRegs:$srcLow))))),
4371         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4372                         IntRegs:$srcLow))>;
4373
4374 let AddedComplexity = 100 in
4375 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4376                            (i32 32))),
4377                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4378                                          s11_2ExtPred:$offset2)))))),
4379         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4380                         (L2_loadri_io IntRegs:$src2,
4381                                        s11_2ExtPred:$offset2)))>;
4382
4383 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4384                            (i32 32))),
4385                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4386         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4387                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4388
4389 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4390                            (i32 32))),
4391                (i64 (zext (i32 IntRegs:$srcLow))))),
4392         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4393                         IntRegs:$srcLow))>;
4394
4395 // Any extended 64-bit load.
4396 // anyext i32 -> i64
4397 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4398       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4399       Requires<[NoV4T]>;
4400
4401 // When there is an offset we should prefer the pattern below over the pattern above.
4402 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4403 // So this complexity below is comfortably higher to allow for choosing the below.
4404 // If this is not done then we generate addresses such as
4405 // ********************************************
4406 //        r1 = add (r0, #4)
4407 //        r1 = memw(r1 + #0)
4408 //  instead of
4409 //        r1 = memw(r0 + #4)
4410 // ********************************************
4411 let AddedComplexity = 100 in
4412 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4413       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4414                                   s11_2ExtPred:$offset)))>,
4415       Requires<[NoV4T]>;
4416
4417 // anyext i16 -> i64.
4418 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4419       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io AddrFI:$src1, 0)))>,
4420       Requires<[NoV4T]>;
4421
4422 let AddedComplexity = 20 in
4423 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4424                                   s11_1ExtPred:$offset))),
4425       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io IntRegs:$src1,
4426                                   s11_1ExtPred:$offset)))>,
4427       Requires<[NoV4T]>;
4428
4429 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4430 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4431       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4432       Requires<[NoV4T]>;
4433
4434 // Multiply 64-bit unsigned and use upper result.
4435 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4436       (i64
4437        (M2_dpmpyuu_acc_s0
4438         (i64
4439          (A2_combinew
4440           (A2_tfrsi 0),
4441            (i32
4442             (EXTRACT_SUBREG
4443              (i64
4444               (S2_lsr_i_p
4445                (i64
4446                 (M2_dpmpyuu_acc_s0
4447                  (i64
4448                   (M2_dpmpyuu_acc_s0
4449                    (i64
4450                     (A2_combinew (A2_tfrsi 0),
4451                      (i32
4452                       (EXTRACT_SUBREG
4453                        (i64
4454                         (S2_lsr_i_p
4455                          (i64
4456                           (M2_dpmpyuu_s0
4457                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4458                                                        subreg_loreg)),
4459                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4460                                                        subreg_loreg)))), 32)),
4461                        subreg_loreg)))),
4462                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4463                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4464                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4465                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4466                32)), subreg_loreg)))),
4467         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4468         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4469
4470 // Multiply 64-bit signed and use upper result.
4471 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4472       (i64
4473        (M2_dpmpyss_acc_s0
4474         (i64
4475          (A2_combinew (A2_tfrsi 0),
4476           (i32
4477            (EXTRACT_SUBREG
4478             (i64
4479              (S2_lsr_i_p
4480               (i64
4481                (M2_dpmpyss_acc_s0
4482                 (i64
4483                  (M2_dpmpyss_acc_s0
4484                   (i64
4485                    (A2_combinew (A2_tfrsi 0),
4486                     (i32
4487                      (EXTRACT_SUBREG
4488                       (i64
4489                        (S2_lsr_i_p
4490                         (i64
4491                          (M2_dpmpyuu_s0
4492                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4493                                                       subreg_loreg)),
4494                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4495                                                       subreg_loreg)))), 32)),
4496                       subreg_loreg)))),
4497                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4498                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4499                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4500                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4501               32)), subreg_loreg)))),
4502         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4503         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4504
4505 // Hexagon specific ISD nodes.
4506 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4507 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4508                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4509 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4510                                   SDTHexagonADJDYNALLOC>;
4511 // Needed to tag these instructions for stack layout.
4512 let usesCustomInserter = 1 in
4513 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4514                                                      s16Imm:$src2),
4515                   "$dst = add($src1, #$src2)",
4516                   [(set (i32 IntRegs:$dst),
4517                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4518                                              s16ImmPred:$src2))]>;
4519
4520 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4521 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4522 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4523                 "$dst = $src1",
4524                 [(set (i32 IntRegs:$dst),
4525                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4526
4527 let AddedComplexity = 100 in
4528 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4529       (COPY (i32 IntRegs:$src1))>;
4530
4531 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4532
4533 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4534           (i32 (CONST32_set_jt tjumptable:$dst))>;
4535
4536 // XTYPE/SHIFT
4537 //
4538 //===----------------------------------------------------------------------===//
4539 // Template Class
4540 // Shift by immediate/register and accumulate/logical
4541 //===----------------------------------------------------------------------===//
4542
4543 // Rx[+-&|]=asr(Rs,#u5)
4544 // Rx[+-&|^]=lsr(Rs,#u5)
4545 // Rx[+-&|^]=asl(Rs,#u5)
4546
4547 let hasNewValue = 1, opNewValue = 0 in
4548 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4549                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4550   : SInst_acc<(outs IntRegs:$Rx),
4551               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4552   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4553   [(set (i32 IntRegs:$Rx),
4554          (OpNode2 (i32 IntRegs:$src1),
4555                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4556   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4557     bits<5> Rx;
4558     bits<5> Rs;
4559     bits<5> u5;
4560
4561     let IClass = 0b1000;
4562
4563     let Inst{27-24} = 0b1110;
4564     let Inst{23-22} = majOp{2-1};
4565     let Inst{13} = 0b0;
4566     let Inst{7} = majOp{0};
4567     let Inst{6-5} = minOp;
4568     let Inst{4-0} = Rx;
4569     let Inst{20-16} = Rs;
4570     let Inst{12-8} = u5;
4571   }
4572
4573 // Rx[+-&|]=asr(Rs,Rt)
4574 // Rx[+-&|^]=lsr(Rs,Rt)
4575 // Rx[+-&|^]=asl(Rs,Rt)
4576
4577 let hasNewValue = 1, opNewValue = 0 in
4578 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4579                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4580   : SInst_acc<(outs IntRegs:$Rx),
4581               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4582   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4583   [(set (i32 IntRegs:$Rx),
4584          (OpNode2 (i32 IntRegs:$src1),
4585                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4586   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4587     bits<5> Rx;
4588     bits<5> Rs;
4589     bits<5> Rt;
4590
4591     let IClass = 0b1100;
4592
4593     let Inst{27-24} = 0b1100;
4594     let Inst{23-22} = majOp;
4595     let Inst{7-6} = minOp;
4596     let Inst{4-0} = Rx;
4597     let Inst{20-16} = Rs;
4598     let Inst{12-8} = Rt;
4599   }
4600
4601 // Rxx[+-&|]=asr(Rss,#u6)
4602 // Rxx[+-&|^]=lsr(Rss,#u6)
4603 // Rxx[+-&|^]=asl(Rss,#u6)
4604
4605 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4606                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4607   : SInst_acc<(outs DoubleRegs:$Rxx),
4608               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4609   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4610   [(set (i64 DoubleRegs:$Rxx),
4611         (OpNode2 (i64 DoubleRegs:$src1),
4612                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4613   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4614     bits<5> Rxx;
4615     bits<5> Rss;
4616     bits<6> u6;
4617
4618     let IClass = 0b1000;
4619
4620     let Inst{27-24} = 0b0010;
4621     let Inst{23-22} = majOp{2-1};
4622     let Inst{7} = majOp{0};
4623     let Inst{6-5} = minOp;
4624     let Inst{4-0} = Rxx;
4625     let Inst{20-16} = Rss;
4626     let Inst{13-8} = u6;
4627   }
4628
4629
4630 // Rxx[+-&|]=asr(Rss,Rt)
4631 // Rxx[+-&|^]=lsr(Rss,Rt)
4632 // Rxx[+-&|^]=asl(Rss,Rt)
4633 // Rxx[+-&|^]=lsl(Rss,Rt)
4634
4635 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4636                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4637   : SInst_acc<(outs DoubleRegs:$Rxx),
4638               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4639   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4640   [(set (i64 DoubleRegs:$Rxx),
4641         (OpNode2 (i64 DoubleRegs:$src1),
4642                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4643   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4644     bits<5> Rxx;
4645     bits<5> Rss;
4646     bits<5> Rt;
4647
4648     let IClass = 0b1100;
4649
4650     let Inst{27-24} = 0b1011;
4651     let Inst{23-21} = majOp;
4652     let Inst{20-16} = Rss;
4653     let Inst{12-8} = Rt;
4654     let Inst{7-6} = minOp;
4655     let Inst{4-0} = Rxx;
4656   }
4657
4658 //===----------------------------------------------------------------------===//
4659 // Multi-class for the shift instructions with logical/arithmetic operators.
4660 //===----------------------------------------------------------------------===//
4661
4662 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4663                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4664   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4665                                      OpNode2, majOp, minOp >;
4666   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4667                                      OpNode2, majOp, minOp >;
4668 }
4669
4670 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4671   let AddedComplexity = 100 in
4672   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4673
4674   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4675   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4676   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4677 }
4678
4679 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4680 let AddedComplexity = 100 in
4681   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4682 }
4683
4684 let isCodeGenOnly = 0 in {
4685 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4686
4687 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4688               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4689
4690 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4691               xtype_xor_imm_acc<"asl", shl, 0b10>;
4692 }
4693
4694 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4695   let AddedComplexity = 100 in
4696   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4697
4698   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4699   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4700   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4701 }
4702
4703 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4704   let AddedComplexity = 100 in
4705   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4706
4707   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4708   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4709   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4710   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4711 }
4712
4713 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4714   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4715   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4716 }
4717
4718 let isCodeGenOnly = 0 in {
4719 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4720 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4721 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4722 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4723 }
4724
4725 //===----------------------------------------------------------------------===//
4726 let hasSideEffects = 0 in
4727 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4728                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4729   : SInst <(outs RC:$dst),
4730            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4731   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4732                                      #!if(hasShift,":>>1","")
4733                                      #!if(isSat, ":sat", ""),
4734   [], "", S_3op_tc_2_SLOT23 > {
4735     bits<5> dst;
4736     bits<5> src1;
4737     bits<5> src2;
4738
4739     let IClass = 0b1100;
4740
4741     let Inst{27-24} = 0b0001;
4742     let Inst{23-22} = MajOp;
4743     let Inst{20-16} = !if (SwapOps, src2, src1);
4744     let Inst{12-8}  = !if (SwapOps, src1, src2);
4745     let Inst{7-5}   = MinOp;
4746     let Inst{4-0}   = dst;
4747   }
4748
4749 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4750                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4751   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4752               isSat, isRnd, hasShift>;
4753
4754 let isCodeGenOnly = 0 in
4755 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4756
4757 //===----------------------------------------------------------------------===//
4758 // Template class used by vector shift, vector rotate, vector neg,
4759 // 32-bit shift, 64-bit shifts, etc.
4760 //===----------------------------------------------------------------------===//
4761
4762 let hasSideEffects = 0 in
4763 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4764                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4765   : SInst <(outs RC:$dst),
4766            (ins RC:$src1, IntRegs:$src2),
4767   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4768   pattern, "", S_3op_tc_1_SLOT23> {
4769     bits<5> dst;
4770     bits<5> src1;
4771     bits<5> src2;
4772
4773     let IClass = 0b1100;
4774
4775     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4776     let Inst{23-22} = MajOp;
4777     let Inst{20-16} = src1;
4778     let Inst{12-8} = src2;
4779     let Inst{7-6} = MinOp;
4780     let Inst{4-0} = dst;
4781   }
4782
4783 let hasNewValue = 1 in
4784 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4785   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4786     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4787                                       (i32 IntRegs:$src2)))]>;
4788
4789 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4790 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4791   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4792
4793
4794 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4795   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4796     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4797                                          (i32 IntRegs:$src2)))]>;
4798
4799
4800 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4801   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4802
4803
4804 // Shift by register
4805 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4806
4807 let isCodeGenOnly = 0 in {
4808 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4809 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4810 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4811 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4812 }
4813
4814 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4815
4816 let isCodeGenOnly = 0 in {
4817 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4818 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4819 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4820 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4821 }
4822
4823 // Shift by register with saturation
4824 // Rd=asr(Rs,Rt):sat
4825 // Rd=asl(Rs,Rt):sat
4826
4827 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4828   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4829   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4830 }
4831
4832 //===----------------------------------------------------------------------===//
4833 // Template class for 'insert bitfield' instructions
4834 //===----------------------------------------------------------------------===//
4835 let hasSideEffects = 0 in
4836 class T_S3op_insert <string mnemonic, RegisterClass RC>
4837   : SInst <(outs RC:$dst),
4838            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4839   "$dst = "#mnemonic#"($src2, $src3)" ,
4840   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4841     bits<5> dst;
4842     bits<5> src2;
4843     bits<5> src3;
4844
4845     let IClass = 0b1100;
4846
4847     let Inst{27-26} = 0b10;
4848     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4849     let Inst{23}    = 0b0;
4850     let Inst{20-16} = src2;
4851     let Inst{12-8}  = src3;
4852     let Inst{4-0}   = dst;
4853   }
4854
4855 let hasSideEffects = 0 in
4856 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
4857   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
4858   "$dst = insert($src1, #$src2, #$src3)",
4859   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
4860     bits<5> dst;
4861     bits<5> src1;
4862     bits<6> src2;
4863     bits<6> src3;
4864     bit bit23;
4865     bit bit13;
4866     string ImmOpStr = !cast<string>(ImmOp);
4867
4868     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
4869     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4870
4871     let IClass = 0b1000;
4872
4873     let Inst{27-24} = RegTyBits;
4874     let Inst{23}    = bit23;
4875     let Inst{22-21} = src3{4-3};
4876     let Inst{20-16} = src1;
4877     let Inst{13}    = bit13;
4878     let Inst{12-8}  = src2{4-0};
4879     let Inst{7-5}   = src3{2-0};
4880     let Inst{4-0}   = dst;
4881   }
4882
4883 // Rx=insert(Rs,Rtt)
4884 // Rx=insert(Rs,#u5,#U5)
4885 let hasNewValue = 1, isCodeGenOnly = 0 in {
4886   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
4887   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
4888 }
4889
4890 // Rxx=insert(Rss,Rtt)
4891 // Rxx=insert(Rss,#u6,#U6)
4892 let isCodeGenOnly = 0 in {
4893 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
4894 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
4895 }
4896
4897 //===----------------------------------------------------------------------===//
4898 // Template class for 'extract bitfield' instructions
4899 //===----------------------------------------------------------------------===//
4900 let hasNewValue = 1, hasSideEffects = 0 in
4901 class T_S3op_extract <string mnemonic, bits<2> MinOp>
4902   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4903   "$Rd = "#mnemonic#"($Rs, $Rtt)",
4904   [], "", S_3op_tc_2_SLOT23 > {
4905     bits<5> Rd;
4906     bits<5> Rs;
4907     bits<5> Rtt;
4908
4909     let IClass = 0b1100;
4910
4911     let Inst{27-22} = 0b100100;
4912     let Inst{20-16} = Rs;
4913     let Inst{12-8}  = Rtt;
4914     let Inst{7-6}   = MinOp;
4915     let Inst{4-0}   = Rd;
4916   }
4917
4918 let hasSideEffects = 0 in
4919 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
4920                       RegisterClass RC, Operand ImmOp>
4921   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
4922   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
4923   [], "", S_2op_tc_2_SLOT23> {
4924     bits<5> dst;
4925     bits<5> src1;
4926     bits<6> src2;
4927     bits<6> src3;
4928     bit bit23;
4929     bit bit13;
4930     string ImmOpStr = !cast<string>(ImmOp);
4931
4932     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
4933                 !if (!eq(mnemonic, "extractu"), 0, 1));
4934
4935     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4936
4937     let IClass = 0b1000;
4938
4939     let Inst{27-24} = RegTyBits;
4940     let Inst{23}    = bit23;
4941     let Inst{22-21} = src3{4-3};
4942     let Inst{20-16} = src1;
4943     let Inst{13}    = bit13;
4944     let Inst{12-8}  = src2{4-0};
4945     let Inst{7-5}   = src3{2-0};
4946     let Inst{4-0}   = dst;
4947   }
4948
4949 // Extract bitfield
4950
4951 // Rdd=extractu(Rss,Rtt)
4952 // Rdd=extractu(Rss,#u6,#U6)
4953 let isCodeGenOnly = 0 in {
4954 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
4955 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
4956 }
4957
4958 // Rd=extractu(Rs,Rtt)
4959 // Rd=extractu(Rs,#u5,#U5)
4960 let hasNewValue = 1, isCodeGenOnly = 0 in {
4961   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
4962   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
4963 }
4964
4965 //===----------------------------------------------------------------------===//
4966 // :raw for of tableindx[bdhw] insns
4967 //===----------------------------------------------------------------------===//
4968
4969 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
4970 class tableidxRaw<string OpStr, bits<2>MinOp>
4971   : SInst <(outs IntRegs:$Rx),
4972            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
4973            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
4974     [], "$Rx = $_dst_" > {
4975     bits<5> Rx;
4976     bits<5> Rs;
4977     bits<4> u4;
4978     bits<6> S6;
4979
4980     let IClass = 0b1000;
4981
4982     let Inst{27-24} = 0b0111;
4983     let Inst{23-22} = MinOp;
4984     let Inst{21}    = u4{3};
4985     let Inst{20-16} = Rs;
4986     let Inst{13-8}  = S6;
4987     let Inst{7-5}   = u4{2-0};
4988     let Inst{4-0}   = Rx;
4989   }
4990
4991 let isCodeGenOnly = 0 in {
4992 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
4993 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
4994 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
4995 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
4996 }
4997
4998 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4999 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
5000       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
5001
5002 //===----------------------------------------------------------------------===//
5003 // V3 Instructions +
5004 //===----------------------------------------------------------------------===//
5005
5006 include "HexagonInstrInfoV3.td"
5007
5008 //===----------------------------------------------------------------------===//
5009 // V3 Instructions -
5010 //===----------------------------------------------------------------------===//
5011
5012 //===----------------------------------------------------------------------===//
5013 // V4 Instructions +
5014 //===----------------------------------------------------------------------===//
5015
5016 include "HexagonInstrInfoV4.td"
5017
5018 //===----------------------------------------------------------------------===//
5019 // V4 Instructions -
5020 //===----------------------------------------------------------------------===//
5021
5022 //===----------------------------------------------------------------------===//
5023 // V5 Instructions +
5024 //===----------------------------------------------------------------------===//
5025
5026 include "HexagonInstrInfoV5.td"
5027
5028 //===----------------------------------------------------------------------===//
5029 // V5 Instructions -
5030 //===----------------------------------------------------------------------===//