lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 //===----------------------------------------------------------------------===//
  72 // ALU32/ALU +
  73 //===----------------------------------------------------------------------===//
  74 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  75   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  76
  77 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  78
  79 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  80 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  81                   bit IsComm>
  82   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  83              "$Rd = "#mnemonic#"($Rs, $Rt)",
  84              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  85   let isCommutable = IsComm;
  86   let BaseOpcode = mnemonic#_rr;
  87   let CextOpcode = mnemonic;
  88
  89   bits<5> Rs;
  90   bits<5> Rt;
  91   bits<5> Rd;
  92
  93   let IClass = 0b1111;
  94   let Inst{27} = 0b0;
  95   let Inst{26-24} = MajOp;
  96   let Inst{23-21} = MinOp;
  97   let Inst{20-16} = !if(OpsRev,Rt,Rs);
  98   let Inst{12-8} = !if(OpsRev,Rs,Rt);
  99   let Inst{4-0} = Rd;
 100 }
 101
 102 let hasSideEffects = 0, hasNewValue = 1 in
 103 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 104                        bit OpsRev, bit PredNot, bit PredNew>
 105   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 106              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 107              "$Rd = "#mnemonic#"($Rs, $Rt)",
 108              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 109   let isPredicated = 1;
 110   let isPredicatedFalse = PredNot;
 111   let isPredicatedNew = PredNew;
 112   let BaseOpcode = mnemonic#_rr;
 113   let CextOpcode = mnemonic;
 114
 115   bits<2> Pu;
 116   bits<5> Rs;
 117   bits<5> Rt;
 118   bits<5> Rd;
 119
 120   let IClass = 0b1111;
 121   let Inst{27} = 0b1;
 122   let Inst{26-24} = MajOp;
 123   let Inst{23-21} = MinOp;
 124   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 125   let Inst{13} = PredNew;
 126   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 127   let Inst{7} = PredNot;
 128   let Inst{6-5} = Pu;
 129   let Inst{4-0} = Rd;
 130 }
 131
 132 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 133                       bit OpsRev>
 134   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 135   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 136 }
 137
 138 let isCodeGenOnly = 0 in {
 139 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 140 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 141 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 142 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 143 }
 144
 145 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 146                       bits<3> MinOp, bit OpsRev, bit IsComm>
 147   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 148   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 149 }
 150
 151 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 152     isCodeGenOnly = 0 in {
 153   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 154   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 155 }
 156
 157 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 158                          bit OpsRev> {
 159   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 160   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 161   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 162   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 163 }
 164
 165 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 166                           bit OpsRev, bit IsComm> {
 167   let isPredicable = 1 in
 168   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 169   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 170 }
 171
 172 let isCodeGenOnly = 0 in {
 173 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 174 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 175 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 176 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 177 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 178 }
 179
 180 // Pats for instruction selection.
 181 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 182   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 183         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 184
 185 def: BinOp32_pat<add, A2_add, i32>;
 186 def: BinOp32_pat<and, A2_and, i32>;
 187 def: BinOp32_pat<or,  A2_or,  i32>;
 188 def: BinOp32_pat<sub, A2_sub, i32>;
 189 def: BinOp32_pat<xor, A2_xor, i32>;
 190
 191 // A few special cases producing register pairs:
 192 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 193     isCodeGenOnly = 0 in {
 194   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 195
 196   let isPredicable = 1 in
 197     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 198
 199   // Conditional combinew uses "newt/f" instead of "t/fnew".
 200   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 201   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 202   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 203   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 204 }
 205
 206 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 207 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 208   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 209              "$Pd = "#mnemonic#"($Rs, $Rt)",
 210              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 211   let CextOpcode = mnemonic;
 212   let isCommutable = IsComm;
 213   bits<5> Rs;
 214   bits<5> Rt;
 215   bits<2> Pd;
 216
 217   let IClass = 0b1111;
 218   let Inst{27-24} = 0b0010;
 219   let Inst{22-21} = MinOp;
 220   let Inst{20-16} = Rs;
 221   let Inst{12-8} = Rt;
 222   let Inst{4} = IsNeg;
 223   let Inst{3-2} = 0b00;
 224   let Inst{1-0} = Pd;
 225 }
 226
 227 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 228   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 229   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 230   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 231 }
 232
 233 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 234 // that reverse the order of the operands.
 235 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 236
 237 // Pats for compares. They use PatFrags as operands, not SDNodes,
 238 // since seteq/setgt/etc. are defined as ParFrags.
 239 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 240   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 241         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 242
 243 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 244 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 245 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 246
 247 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 248 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 249
 250 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 251   isCodeGenOnly = 0 in
 252 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 253                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 254       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 255   bits<5> Rd;
 256   bits<2> Pu;
 257   bits<5> Rs;
 258   bits<5> Rt;
 259
 260   let CextOpcode = "mux";
 261   let InputType = "reg";
 262   let hasSideEffects = 0;
 263   let IClass = 0b1111;
 264
 265   let Inst{27-24} = 0b0100;
 266   let Inst{20-16} = Rs;
 267   let Inst{12-8} = Rt;
 268   let Inst{6-5} = Pu;
 269   let Inst{4-0} = Rd;
 270 }
 271
 272 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 273          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 274
 275 // Combines the two immediates into a double register.
 276 // Increase complexity to make it greater than any complexity of a combine
 277 // that involves a register.
 278
 279 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 280     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 281     AddedComplexity = 75, isCodeGenOnly = 0 in
 282 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 283   "$Rdd = combine(#$s8, #$S8)",
 284   [(set (i64 DoubleRegs:$Rdd),
 285         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 286     bits<5> Rdd;
 287     bits<8> s8;
 288     bits<8> S8;
 289
 290     let IClass = 0b0111;
 291     let Inst{27-23} = 0b11000;
 292     let Inst{22-16} = S8{7-1};
 293     let Inst{13}    = S8{0};
 294     let Inst{12-5}  = s8;
 295     let Inst{4-0}   = Rdd;
 296   }
 297
 298 //===----------------------------------------------------------------------===//
 299 // Template class for predicated ADD of a reg and an Immediate value.
 300 //===----------------------------------------------------------------------===//
 301 let hasNewValue = 1 in
 302 class T_Addri_Pred <bit PredNot, bit PredNew>
 303   : ALU32_ri <(outs IntRegs:$Rd),
 304               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 305   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 306   ") $Rd = ")#"add($Rs, #$s8)"> {
 307     bits<5> Rd;
 308     bits<2> Pu;
 309     bits<5> Rs;
 310     bits<8> s8;
 311
 312     let isPredicatedNew = PredNew;
 313     let IClass = 0b0111;
 314
 315     let Inst{27-24} = 0b0100;
 316     let Inst{23}    = PredNot;
 317     let Inst{22-21} = Pu;
 318     let Inst{20-16} = Rs;
 319     let Inst{13}    = PredNew;
 320     let Inst{12-5}  = s8;
 321     let Inst{4-0}   = Rd;
 322   }
 323
 324 //===----------------------------------------------------------------------===//
 325 // A2_addi: Add a signed immediate to a register.
 326 //===----------------------------------------------------------------------===//
 327 let hasNewValue = 1 in
 328 class T_Addri <Operand immOp, list<dag> pattern = [] >
 329   : ALU32_ri <(outs IntRegs:$Rd),
 330               (ins IntRegs:$Rs, immOp:$s16),
 331   "$Rd = add($Rs, #$s16)", pattern,
 332   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 333   "", ALU32_ADDI_tc_1_SLOT0123> {
 334     bits<5> Rd;
 335     bits<5> Rs;
 336     bits<16> s16;
 337
 338     let IClass = 0b1011;
 339
 340     let Inst{27-21} = s16{15-9};
 341     let Inst{20-16} = Rs;
 342     let Inst{13-5}  = s16{8-0};
 343     let Inst{4-0}   = Rd;
 344   }
 345
 346 //===----------------------------------------------------------------------===//
 347 // Multiclass for ADD of a register and an immediate value.
 348 //===----------------------------------------------------------------------===//
 349 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 350   let isPredicatedFalse = PredNot in {
 351     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 352     // Predicate new
 353     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 354   }
 355 }
 356
 357 let isExtendable = 1, InputType = "imm" in
 358 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 359   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 360     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 361     isPredicable = 1 in
 362     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 363                         [(set (i32 IntRegs:$Rd),
 364                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 365
 366     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 367     hasSideEffects = 0, isPredicated = 1 in {
 368       defm Pt : Addri_Pred<mnemonic, 0>;
 369       defm NotPt : Addri_Pred<mnemonic, 1>;
 370     }
 371   }
 372 }
 373
 374 let isCodeGenOnly = 0 in
 375 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 376
 377 //===----------------------------------------------------------------------===//
 378 // Template class used for the following ALU32 instructions.
 379 // Rd=and(Rs,#s10)
 380 // Rd=or(Rs,#s10)
 381 //===----------------------------------------------------------------------===//
 382 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 383 InputType = "imm", hasNewValue = 1 in
 384 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 385   : ALU32_ri <(outs IntRegs:$Rd),
 386               (ins IntRegs:$Rs, s10Ext:$s10),
 387   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 388   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 389     bits<5> Rd;
 390     bits<5> Rs;
 391     bits<10> s10;
 392     let CextOpcode = mnemonic;
 393
 394     let IClass = 0b0111;
 395
 396     let Inst{27-24} = 0b0110;
 397     let Inst{23-22} = MinOp;
 398     let Inst{21}    = s10{9};
 399     let Inst{20-16} = Rs;
 400     let Inst{13-5}  = s10{8-0};
 401     let Inst{4-0}   = Rd;
 402   }
 403
 404 let isCodeGenOnly = 0 in {
 405 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 406 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 407 }
 408
 409 // Subtract register from immediate
 410 // Rd32=sub(#s10,Rs32)
 411 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 412 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 413 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 414   "$Rd = sub(#$s10, $Rs)" ,
 415   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 416   ImmRegRel {
 417     bits<5> Rd;
 418     bits<10> s10;
 419     bits<5> Rs;
 420
 421     let IClass = 0b0111;
 422
 423     let Inst{27-22} = 0b011001;
 424     let Inst{21}    = s10{9};
 425     let Inst{20-16} = Rs;
 426     let Inst{13-5}  = s10{8-0};
 427     let Inst{4-0}   = Rd;
 428   }
 429
 430 // Nop.
 431 let hasSideEffects = 0, isCodeGenOnly = 0 in
 432 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 433   let IClass = 0b0111;
 434   let Inst{27-24} = 0b1111;
 435 }
 436 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 437 def : Pat<(not (i32 IntRegs:$src1)),
 438           (SUB_ri -1, (i32 IntRegs:$src1))>;
 439
 440 let hasSideEffects = 0, hasNewValue = 1 in
 441 class T_tfr16<bit isHi>
 442   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 443   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 444   [], "$src1 = $Rx" > {
 445     bits<5> Rx;
 446     bits<16> u16;
 447
 448     let IClass = 0b0111;
 449     let Inst{27-26} = 0b00;
 450     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 451     let Inst{23-22} = u16{15-14};
 452     let Inst{21}    = 0b1;
 453     let Inst{20-16} = Rx;
 454     let Inst{13-0}  = u16{13-0};
 455   }
 456
 457 let isCodeGenOnly = 0 in {
 458 def A2_tfril: T_tfr16<0>;
 459 def A2_tfrih: T_tfr16<1>;
 460 }
 461
 462 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 463 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 464 class T_tfr_pred<bit isPredNot, bit isPredNew>
 465   : ALU32Inst<(outs IntRegs:$dst),
 466               (ins PredRegs:$src1, IntRegs:$src2),
 467               "if ("#!if(isPredNot, "!", "")#
 468               "$src1"#!if(isPredNew, ".new", "")#
 469               ") $dst = $src2"> {
 470     bits<5> dst;
 471     bits<2> src1;
 472     bits<5> src2;
 473
 474     let isPredicatedFalse = isPredNot;
 475     let isPredicatedNew = isPredNew;
 476     let IClass = 0b0111;
 477
 478     let Inst{27-24} = 0b0100;
 479     let Inst{23} = isPredNot;
 480     let Inst{13} = isPredNew;
 481     let Inst{12-5} = 0;
 482     let Inst{4-0} = dst;
 483     let Inst{22-21} = src1;
 484     let Inst{20-16} = src2;
 485   }
 486
 487 let isPredicable = 1 in
 488 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 489               "$dst = $src"> {
 490     bits<5> dst;
 491     bits<5> src;
 492
 493     let IClass = 0b0111;
 494
 495     let Inst{27-21} = 0b0000011;
 496     let Inst{20-16} = src;
 497     let Inst{13}    = 0b0;
 498     let Inst{4-0}   = dst;
 499   }
 500
 501 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 502 multiclass tfr_base<string CextOp> {
 503   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 504     def NAME : T_tfr;
 505
 506     // Predicate
 507     def t : T_tfr_pred<0, 0>;
 508     def f : T_tfr_pred<1, 0>;
 509     // Predicate new
 510     def tnew : T_tfr_pred<0, 1>;
 511     def fnew : T_tfr_pred<1, 1>;
 512   }
 513 }
 514
 515 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 516 // Please don't add bits to this instruction as it'll be converted into
 517 // 'combine' before object code emission.
 518 let isPredicated = 1 in
 519 class T_tfrp_pred<bit PredNot, bit PredNew>
 520   : ALU32_rr <(outs DoubleRegs:$dst),
 521               (ins PredRegs:$src1, DoubleRegs:$src2),
 522   "if ("#!if(PredNot, "!", "")#"$src1"
 523         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 524     let isPredicatedFalse = PredNot;
 525     let isPredicatedNew = PredNew;
 526   }
 527
 528 // Assembler mapped to A2_combinew.
 529 // Please don't add bits to this instruction as it'll be converted into
 530 // 'combine' before object code emission.
 531 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 532                (ins DoubleRegs:$src),
 533     "$dst = $src">;
 534
 535 let hasSideEffects = 0 in
 536 multiclass TFR64_base<string BaseName> {
 537   let BaseOpcode = BaseName in {
 538     let isPredicable = 1 in
 539     def NAME : T_tfrp;
 540     // Predicate
 541     def t : T_tfrp_pred <0, 0>;
 542     def f : T_tfrp_pred <1, 0>;
 543     // Predicate new
 544     def tnew : T_tfrp_pred <0, 1>;
 545     def fnew : T_tfrp_pred <1, 1>;
 546   }
 547 }
 548
 549 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 550     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 551     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 552 class T_TFRI_Pred<bit PredNot, bit PredNew>
 553   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 554     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 555     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 556   let isPredicatedFalse = PredNot;
 557   let isPredicatedNew = PredNew;
 558
 559   bits<5> Rd;
 560   bits<2> Pu;
 561   bits<12> s12;
 562
 563   let IClass = 0b0111;
 564   let Inst{27-24} = 0b1110;
 565   let Inst{23} = PredNot;
 566   let Inst{22-21} = Pu;
 567   let Inst{20} = 0b0;
 568   let Inst{19-16,12-5} = s12;
 569   let Inst{13} = PredNew;
 570   let Inst{4-0} = Rd;
 571 }
 572
 573 let isCodeGenOnly = 0 in {
 574 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 575 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 576 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 577 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 578 }
 579
 580 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 581     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 582     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 583     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 584     isCodeGenOnly = 0 in
 585 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 586     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 587     ImmRegRel, PredRel {
 588   bits<5> Rd;
 589   bits<16> s16;
 590
 591   let IClass = 0b0111;
 592   let Inst{27-24} = 0b1000;
 593   let Inst{23-22,20-16,13-5} = s16;
 594   let Inst{4-0} = Rd;
 595 }
 596
 597 let isCodeGenOnly = 0 in
 598 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 599 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 600
 601 // Assembler mapped
 602 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 603 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 604                       "$dst = #$src1",
 605                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 606
 607 // TODO: see if this instruction can be deleted..
 608 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 609 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 610                          "$dst = #$src1">;
 611
 612 // Transfer control register.
 613 let hasSideEffects = 0 in
 614 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 615            "$dst = $src1",
 616            []>;
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 836
 837 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 840
 841 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 842     "$dst = cl0($src1)",
 843     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 844
 845 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 846     "$dst = ct0($src1)",
 847     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 848
 849 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 850     "$dst = tstbit($src1, $src2)",
 851     [(set (i1 PredRegs:$dst),
 852           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 853
 854 //===----------------------------------------------------------------------===//
 855 // ALU32/PRED -
 856 //===----------------------------------------------------------------------===//
 857
 858
 859 //===----------------------------------------------------------------------===//
 860 // ALU64/ALU +
 861 //===----------------------------------------------------------------------===//// Add.
 862 //===----------------------------------------------------------------------===//
 863 // Template Class
 864 // Add/Subtract halfword
 865 // Rd=add(Rt.L,Rs.[HL])[:sat]
 866 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 867 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 868 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 869 //===----------------------------------------------------------------------===//
 870
 871 let  hasNewValue = 1, opNewValue = 0 in
 872 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 873   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 874   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 875           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 876           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 877           #!if(isSat,":sat","")
 878           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 879     bits<5> Rd;
 880     bits<5> Rt;
 881     bits<5> Rs;
 882     let IClass = 0b1101;
 883
 884     let Inst{27-23} = 0b01010;
 885     let Inst{22} = hasShift;
 886     let Inst{21} = isSub;
 887     let Inst{7} = isSat;
 888     let Inst{6-5} = LHbits;
 889     let Inst{4-0} = Rd;
 890     let Inst{12-8} = Rt;
 891     let Inst{20-16} = Rs;
 892   }
 893
 894 //Rd=sub(Rt.L,Rs.[LH])
 895 let isCodeGenOnly = 0 in {
 896 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 897 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 898 }
 899
 900 let isCodeGenOnly = 0 in {
 901 //Rd=add(Rt.L,Rs.[LH])
 902 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 903 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 904 }
 905
 906 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 907   //Rd=sub(Rt.L,Rs.[LH]):sat
 908   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 909   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 910
 911   //Rd=add(Rt.L,Rs.[LH]):sat
 912   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 913   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 914 }
 915
 916 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 917 let isCodeGenOnly = 0 in {
 918 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 919 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 920 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 921 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 922 }
 923
 924 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 925 let isCodeGenOnly = 0 in {
 926 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 927 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 928 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 929 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 930 }
 931
 932 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 933   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 934   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 935   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 936   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 937   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 938
 939   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 940   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 941   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 942   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 943   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 944 }
 945
 946 // Add halfword.
 947 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 948          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 949
 950 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 951          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 952
 953 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 954          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 955
 956 // Subtract halfword.
 957 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 958          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 959
 960 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 961          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 962
 963 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 964 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 965       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 966       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 967   bits<5> Rd;
 968   bits<5> Rs;
 969   bits<5> Rt;
 970
 971   let IClass = 0b1101;
 972   let Inst{27-24} = 0b0000;
 973   let Inst{20-16} = Rs;
 974   let Inst{12-8} = Rt;
 975   let Inst{4-0} = Rd;
 976 }
 977
 978 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 979 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 980   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 981   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 982           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 983     bits<5> Rd;
 984     bits<5> Rt;
 985     bits<5> Rs;
 986
 987     let IClass = 0b1101;
 988
 989     let Inst{27-23} = 0b01011;
 990     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 991     let Inst{7} = isUnsigned;
 992     let Inst{4-0} = Rd;
 993     let Inst{12-8} = !if(isMax, Rs, Rt);
 994     let Inst{20-16} = !if(isMax, Rt, Rs);
 995   }
 996
 997 let isCodeGenOnly = 0 in {
 998 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 999 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1000 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1001 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1002 }
1003
1004 // Here, depending on  the operand being selected, we'll either generate a
1005 // min or max instruction.
1006 // Ex:
1007 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1008 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1009 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1010 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1011
1012 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1013                           InstHexagon Inst, InstHexagon SwapInst> {
1014   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1015                    (VT RC:$src1), (VT RC:$src2)),
1016            (Inst RC:$src1, RC:$src2)>;
1017   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1018                    (VT RC:$src2), (VT RC:$src1)),
1019            (SwapInst RC:$src1, RC:$src2)>;
1020 }
1021
1022
1023 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1024   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1025
1026   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1027                                             (i32 PositiveHalfWord:$src2))),
1028                                     (i32 PositiveHalfWord:$src1),
1029                                     (i32 PositiveHalfWord:$src2))), i16),
1030            (Inst IntRegs:$src1, IntRegs:$src2)>;
1031
1032   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1033                                             (i32 PositiveHalfWord:$src2))),
1034                                     (i32 PositiveHalfWord:$src2),
1035                                     (i32 PositiveHalfWord:$src1))), i16),
1036            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1037 }
1038
1039 let AddedComplexity = 200 in {
1040   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1041   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1042   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1043   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1044   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1045   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1046   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1047   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1048 }
1049
1050 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1051   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1052              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1053   let isCompare = 1;
1054   let isCommutable = IsComm;
1055   let hasSideEffects = 0;
1056
1057   bits<2> Pd;
1058   bits<5> Rs;
1059   bits<5> Rt;
1060
1061   let IClass = 0b1101;
1062   let Inst{27-21} = 0b0010100;
1063   let Inst{20-16} = Rs;
1064   let Inst{12-8} = Rt;
1065   let Inst{7-5} = MinOp;
1066   let Inst{1-0} = Pd;
1067 }
1068
1069 let isCodeGenOnly = 0 in {
1070 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1071 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1072 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1073 }
1074
1075 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1076   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1077         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1078
1079 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1080 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1081 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1082 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1083 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1084
1085 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1086                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1087                  string Op2Pfx>
1088   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1089              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1090              "", ALU64_tc_1_SLOT23> {
1091   let hasSideEffects = 0;
1092   let isCommutable = IsComm;
1093
1094   bits<5> Rs;
1095   bits<5> Rt;
1096   bits<5> Rd;
1097
1098   let IClass = 0b1101;
1099   let Inst{27-24} = RegType;
1100   let Inst{23-21} = MajOp;
1101   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1102   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1103   let Inst{7-5} = MinOp;
1104   let Inst{4-0} = Rd;
1105 }
1106
1107 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1108                     bit OpsRev, bit IsComm>
1109   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1110                IsComm, "">;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1114 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1115 }
1116
1117 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1118 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1119
1120 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1121                       bit IsNeg>
1122   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1123                !if(IsNeg,"~","")>;
1124
1125 let isCodeGenOnly = 0 in {
1126 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1127 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1128 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1129 }
1130
1131 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1132 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1133 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1134
1135 //===----------------------------------------------------------------------===//
1136 // ALU64/ALU -
1137 //===----------------------------------------------------------------------===//
1138
1139 //===----------------------------------------------------------------------===//
1140 // ALU64/BIT +
1141 //===----------------------------------------------------------------------===//
1142 //
1143 //===----------------------------------------------------------------------===//
1144 // ALU64/BIT -
1145 //===----------------------------------------------------------------------===//
1146
1147 //===----------------------------------------------------------------------===//
1148 // ALU64/PERM +
1149 //===----------------------------------------------------------------------===//
1150 //
1151 //===----------------------------------------------------------------------===//
1152 // ALU64/PERM -
1153 //===----------------------------------------------------------------------===//
1154
1155 //===----------------------------------------------------------------------===//
1156 // CR +
1157 //===----------------------------------------------------------------------===//
1158 // Logical reductions on predicates.
1159
1160 // Looping instructions.
1161
1162 // Pipelined looping instructions.
1163
1164 // Logical operations on predicates.
1165 let hasSideEffects = 0 in
1166 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1167     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1168              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1169   bits<2> Pd;
1170   bits<2> Ps;
1171
1172   let IClass = 0b0110;
1173   let Inst{27-23} = 0b10111;
1174   let Inst{22-21} = OpBits;
1175   let Inst{20} = 0b0;
1176   let Inst{17-16} = Ps;
1177   let Inst{13} = 0b0;
1178   let Inst{1-0} = Pd;
1179 }
1180
1181 let isCodeGenOnly = 0 in {
1182 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1183 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1184 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1185 }
1186
1187 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1188          (C2_not PredRegs:$Ps)>;
1189
1190 let hasSideEffects = 0 in
1191 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1192     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1193              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1194              [], "", CR_tc_2early_SLOT23> {
1195   bits<2> Pd;
1196   bits<2> Ps;
1197   bits<2> Pt;
1198
1199   let IClass = 0b0110;
1200   let Inst{27-24} = 0b1011;
1201   let Inst{23-21} = OpBits;
1202   let Inst{20} = 0b0;
1203   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1204   let Inst{13} = 0b0;                // instructions.
1205   let Inst{9-8} = !if(Rev,Ps,Pt);
1206   let Inst{1-0} = Pd;
1207 }
1208
1209 let isCodeGenOnly = 0 in {
1210 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1211 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1212 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1213 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1214 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1215 }
1216
1217 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1218 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1219 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1220 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1221 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1222
1223 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1224 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1225       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1226   bits<5> Rd;
1227   bits<2> Ps;
1228   bits<2> Pt;
1229
1230   let IClass = 0b1000;
1231   let Inst{27-24} = 0b1001;
1232   let Inst{22-21} = 0b00;
1233   let Inst{17-16} = Ps;
1234   let Inst{9-8} = Pt;
1235   let Inst{4-0} = Rd;
1236 }
1237
1238 let hasSideEffects = 0, isCodeGenOnly = 0 in
1239 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1240       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1241   bits<5> Rd;
1242   bits<2> Pt;
1243
1244   let IClass = 0b1000;
1245   let Inst{27-24} = 0b0110;
1246   let Inst{9-8} = Pt;
1247   let Inst{4-0} = Rd;
1248 }
1249
1250 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1251                                                     DoubleRegs:$src2,
1252                                                     PredRegs:$src3),
1253              "$dst = valignb($src1, $src2, $src3)",
1254              []>;
1255
1256 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1257                                                      DoubleRegs:$src2,
1258                                                      PredRegs:$src3),
1259              "$dst = vspliceb($src1, $src2, $src3)",
1260              []>;
1261
1262 // User control register transfer.
1263 //===----------------------------------------------------------------------===//
1264 // CR -
1265 //===----------------------------------------------------------------------===//
1266
1267 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1268                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1269 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
1270                       [SDNPHasChain]>;
1271
1272 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1273 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1274
1275 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1276 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1277 opExtentBits = 24, isCodeGenOnly = 0 in
1278 class T_JMP <dag InsDag, list<dag> JumpList = []>
1279             : JInst<(outs), InsDag,
1280             "jump $dst" , JumpList> {
1281     bits<24> dst;
1282
1283     let IClass = 0b0101;
1284
1285     let Inst{27-25} = 0b100;
1286     let Inst{24-16} = dst{23-15};
1287     let Inst{13-1} = dst{14-2};
1288 }
1289
1290 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1291 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1292 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1293             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1294             !if(PredNot, "if (!$src", "if ($src")#
1295             !if(isPredNew, ".new) ", ") ")#"jump"#
1296             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1297
1298     let isTaken = isTak;
1299     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1300     let isPredicatedFalse = PredNot;
1301     let isPredicatedNew = isPredNew;
1302     bits<2> src;
1303     bits<17> dst;
1304
1305     let IClass = 0b0101;
1306
1307     let Inst{27-24} = 0b1100;
1308     let Inst{21} = PredNot;
1309     let Inst{12} = !if(isPredNew, isTak, zero);
1310     let Inst{11} = isPredNew;
1311     let Inst{9-8} = src;
1312     let Inst{23-22} = dst{16-15};
1313     let Inst{20-16} = dst{14-10};
1314     let Inst{13} = dst{9};
1315     let Inst{7-1} = dst{8-2};
1316   }
1317
1318 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1319 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1320             : JRInst<(outs ), InsDag,
1321             "jumpr $dst" ,
1322             []> {
1323     bits<5> dst;
1324
1325     let IClass = 0b0101;
1326     let Inst{27-21} = 0b0010100;
1327     let Inst{20-16} = dst;
1328 }
1329
1330 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1331 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1332             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1333             !if(PredNot, "if (!$src", "if ($src")#
1334             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1335             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1336
1337     let isTaken = isTak;
1338     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1339     let isPredicatedFalse = PredNot;
1340     let isPredicatedNew = isPredNew;
1341     bits<2> src;
1342     bits<5> dst;
1343
1344     let IClass = 0b0101;
1345
1346     let Inst{27-22} = 0b001101;
1347     let Inst{21} = PredNot;
1348     let Inst{20-16} = dst;
1349     let Inst{12} = !if(isPredNew, isTak, zero);
1350     let Inst{11} = isPredNew;
1351     let Inst{9-8} = src;
1352     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1353     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1354 }
1355
1356 multiclass JMP_Pred<bit PredNot> {
1357   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1358   // Predicate new
1359   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1360   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1361 }
1362
1363 multiclass JMP_base<string BaseOp> {
1364   let BaseOpcode = BaseOp in {
1365     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1366     defm t : JMP_Pred<0>;
1367     defm f : JMP_Pred<1>;
1368   }
1369 }
1370
1371 multiclass JMPR_Pred<bit PredNot> {
1372   def NAME: T_JMPr_c<PredNot, 0, 0>;
1373   // Predicate new
1374   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1375   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1376 }
1377
1378 multiclass JMPR_base<string BaseOp> {
1379   let BaseOpcode = BaseOp in {
1380     def NAME : T_JMPr;
1381     defm _t : JMPR_Pred<0>;
1382     defm _f : JMPR_Pred<1>;
1383   }
1384 }
1385
1386 let isCall = 1, hasSideEffects = 1 in
1387 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1388                dag InputDag = (ins IntRegs:$Rs)>
1389   : JRInst<(outs), InputDag,
1390       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1391                                  "if ($Pu) callr $Rs"),
1392                                  "callr $Rs"),
1393       [], "", J_tc_2early_SLOT2> {
1394     bits<5> Rs;
1395     bits<2> Pu;
1396     let isPredicated = isPred;
1397     let isPredicatedFalse = isPredNot;
1398
1399     let IClass = 0b0101;
1400     let Inst{27-25} = 0b000;
1401     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1402     let Inst{22} = 0;
1403     let Inst{21} = isPredNot;
1404     let Inst{9-8} = !if (isPred, Pu, 0b00);
1405     let Inst{20-16} = Rs;
1406
1407   }
1408
1409 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1410   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1411   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1412 }
1413
1414 let isTerminator = 1, hasSideEffects = 0 in {
1415 let isBranch = 1 in
1416 defm JMP : JMP_base<"JMP">, PredNewRel;
1417
1418 let isBranch = 1, isIndirectBranch = 1 in
1419 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1420
1421 let isReturn = 1, isCodeGenOnly = 1 in
1422 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1423 }
1424
1425 def : Pat<(retflag),
1426           (JMPret (i32 R31))>;
1427
1428 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1429       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1430
1431 // A return through builtin_eh_return.
1432 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1433 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1434 def EH_RETURN_JMPR : T_JMPr;
1435
1436 def : Pat<(eh_return),
1437           (EH_RETURN_JMPR (i32 R31))>;
1438
1439 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1440           (JMPR (i32 IntRegs:$dst))>;
1441
1442 def : Pat<(brind (i32 IntRegs:$dst)),
1443           (JMPR (i32 IntRegs:$dst))>;
1444
1445 //===----------------------------------------------------------------------===//
1446 // JR -
1447 //===----------------------------------------------------------------------===//
1448
1449 //===----------------------------------------------------------------------===//
1450 // LD +
1451 //===----------------------------------------------------------------------===//
1452 ///
1453 // Load -- MEMri operand
1454 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1455                           bit isNot, bit isPredNew> {
1456   let isPredicatedNew = isPredNew in
1457   def NAME : LDInst2<(outs RC:$dst),
1458                        (ins PredRegs:$src1, MEMri:$addr),
1459             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1460             ") ")#"$dst = "#mnemonic#"($addr)",
1461             []>;
1462 }
1463
1464 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1465   let isPredicatedFalse = PredNot in {
1466     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1467     // Predicate new
1468     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1469   }
1470 }
1471
1472 let isExtendable = 1, hasSideEffects = 0 in
1473 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1474                     bits<5> ImmBits, bits<5> PredImmBits> {
1475
1476   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1477     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1478         isPredicable = 1 in
1479       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1480                    "$dst = "#mnemonic#"($addr)",
1481                    []>;
1482
1483     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1484         isPredicated = 1 in {
1485       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1486       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1487     }
1488   }
1489 }
1490
1491 let addrMode = BaseImmOffset, isMEMri = "true" in {
1492   let accessSize = ByteAccess in {
1493     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1494     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1495  }
1496
1497   let accessSize = HalfWordAccess in {
1498     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1499     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1500  }
1501
1502   let accessSize = WordAccess in
1503     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1504
1505   let accessSize = DoubleWordAccess in
1506     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1507 }
1508
1509 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1510             (LDrib ADDRriS11_0:$addr) >;
1511
1512 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1513             (LDriub ADDRriS11_0:$addr) >;
1514
1515 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1516             (LDrih ADDRriS11_1:$addr) >;
1517
1518 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1519             (LDriuh ADDRriS11_1:$addr) >;
1520
1521 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1522             (LDriw ADDRriS11_2:$addr) >;
1523
1524 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1525             (LDrid ADDRriS11_3:$addr) >;
1526
1527
1528 // Load - Base with Immediate offset addressing mode
1529 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1530                         bit isNot, bit isPredNew> {
1531   let isPredicatedNew = isPredNew in
1532   def NAME : LDInst2<(outs RC:$dst),
1533                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1534             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1535             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1536             []>;
1537 }
1538
1539 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1540                         bit PredNot> {
1541   let isPredicatedFalse = PredNot in {
1542     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1543     // Predicate new
1544     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1545   }
1546 }
1547
1548 let isExtendable = 1, hasSideEffects = 0 in
1549 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1550                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1551                    bits<5> PredImmBits> {
1552
1553   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1554     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1555         isPredicable = 1, AddedComplexity = 20 in
1556       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1557                    "$dst = "#mnemonic#"($src1+#$offset)",
1558                    []>;
1559
1560     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1561         isPredicated = 1 in {
1562       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1563       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1564     }
1565   }
1566 }
1567
1568 let addrMode = BaseImmOffset in {
1569   let accessSize = ByteAccess in {
1570     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1571                                   11, 6>, AddrModeRel;
1572     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1573                                    11, 6>, AddrModeRel;
1574   }
1575   let accessSize = HalfWordAccess in {
1576     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1577                                  12, 7>, AddrModeRel;
1578     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1579                                   12, 7>, AddrModeRel;
1580   }
1581   let accessSize = WordAccess in
1582     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1583                                  13, 8>, AddrModeRel;
1584
1585   let accessSize = DoubleWordAccess in
1586     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1587                                  14, 9>, AddrModeRel;
1588 }
1589
1590 let AddedComplexity = 20 in {
1591 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1592             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1593
1594 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1595             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1596
1597 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1598             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1599
1600 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1601             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1602
1603 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1604             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1605
1606 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1607             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1608 }
1609
1610 //===----------------------------------------------------------------------===//
1611 // Post increment load
1612 //===----------------------------------------------------------------------===//
1613
1614 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1615                             bit isNot, bit isPredNew> {
1616   let isPredicatedNew = isPredNew in
1617   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1618                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1619             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1620             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1621             [],
1622             "$src2 = $dst2">;
1623 }
1624
1625 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1626                            Operand ImmOp, bit PredNot> {
1627   let isPredicatedFalse = PredNot in {
1628     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1629     // Predicate new
1630     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1631     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1632   }
1633 }
1634
1635 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1636                       Operand ImmOp> {
1637
1638   let BaseOpcode = "POST_"#BaseOp in {
1639     let isPredicable = 1 in
1640     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1641                          (ins IntRegs:$src1, ImmOp:$offset),
1642                  "$dst = "#mnemonic#"($src1++#$offset)",
1643                  [],
1644                  "$src1 = $dst2">;
1645
1646     let isPredicated = 1 in {
1647       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1648       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1649     }
1650   }
1651 }
1652
1653 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1654   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1655                     PredNewRel;
1656   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1657                     PredNewRel;
1658   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1659                     PredNewRel;
1660   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1661                     PredNewRel;
1662   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1663                     PredNewRel;
1664   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1665                     PredNewRel;
1666 }
1667
1668 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1669            (i32 (LDrib ADDRriS11_0:$addr)) >;
1670
1671 // Load byte any-extend.
1672 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1673             (i32 (LDrib ADDRriS11_0:$addr)) >;
1674
1675 // Indexed load byte any-extend.
1676 let AddedComplexity = 20 in
1677 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1678             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1679
1680 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1681             (i32 (LDrih ADDRriS11_1:$addr))>;
1682
1683 let AddedComplexity = 20 in
1684 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1685             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1686
1687 let AddedComplexity = 10 in
1688 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1689             (i32 (LDriub ADDRriS11_0:$addr))>;
1690
1691 let AddedComplexity = 20 in
1692 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1693             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1694
1695 // Load predicate.
1696 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1697 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1698 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1699             (ins MEMri:$addr),
1700             "Error; should not emit",
1701             []>;
1702
1703 // Deallocate stack frame.
1704 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1705   def DEALLOCFRAME : LDInst2<(outs), (ins),
1706                      "deallocframe",
1707                      []>;
1708 }
1709
1710 // Load and unpack bytes to halfwords.
1711 //===----------------------------------------------------------------------===//
1712 // LD -
1713 //===----------------------------------------------------------------------===//
1714
1715 //===----------------------------------------------------------------------===//
1716 // MTYPE/ALU +
1717 //===----------------------------------------------------------------------===//
1718 //===----------------------------------------------------------------------===//
1719 // MTYPE/ALU -
1720 //===----------------------------------------------------------------------===//
1721
1722 //===----------------------------------------------------------------------===//
1723 // MTYPE/COMPLEX +
1724 //===----------------------------------------------------------------------===//
1725 //===----------------------------------------------------------------------===//
1726 // MTYPE/COMPLEX -
1727 //===----------------------------------------------------------------------===//
1728
1729 //===----------------------------------------------------------------------===//
1730 // MTYPE/MPYH +
1731 //===----------------------------------------------------------------------===//
1732 // Multiply and use lower result.
1733 // Rd=+mpyi(Rs,#u8)
1734 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1735 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1736               "$dst =+ mpyi($src1, #$src2)",
1737               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1738                                              u8ExtPred:$src2))]>;
1739
1740 // Rd=-mpyi(Rs,#u8)
1741 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1742               "$dst =- mpyi($src1, #$src2)",
1743               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1744                                                    u8ImmPred:$src2)))]>;
1745
1746 // Rd=mpyi(Rs,#m9)
1747 // s9 is NOT the same as m9 - but it works.. so far.
1748 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1749 // depending on the value of m9. See Arch Spec.
1750 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1751 CextOpcode = "MPYI", InputType = "imm" in
1752 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1753               "$dst = mpyi($src1, #$src2)",
1754               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1755                                              s9ExtPred:$src2))]>, ImmRegRel;
1756
1757 // Rd=mpyi(Rs,Rt)
1758 let CextOpcode = "MPYI", InputType = "reg" in
1759 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1760            "$dst = mpyi($src1, $src2)",
1761            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1762                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1763
1764 // Rx+=mpyi(Rs,#u8)
1765 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1766 CextOpcode = "MPYI_acc", InputType = "imm" in
1767 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1768             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1769             "$dst += mpyi($src2, #$src3)",
1770             [(set (i32 IntRegs:$dst),
1771                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1772                        (i32 IntRegs:$src1)))],
1773             "$src1 = $dst">, ImmRegRel;
1774
1775 // Rx+=mpyi(Rs,Rt)
1776 let CextOpcode = "MPYI_acc", InputType = "reg" in
1777 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1778             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1779             "$dst += mpyi($src2, $src3)",
1780             [(set (i32 IntRegs:$dst),
1781                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1782                        (i32 IntRegs:$src1)))],
1783             "$src1 = $dst">, ImmRegRel;
1784
1785 // Rx-=mpyi(Rs,#u8)
1786 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1787 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1788             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1789             "$dst -= mpyi($src2, #$src3)",
1790             [(set (i32 IntRegs:$dst),
1791                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1792                                                  u8ExtPred:$src3)))],
1793             "$src1 = $dst">;
1794
1795 // Multiply and use upper result.
1796 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1797 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1798 // Rd=mpy(Rs,Rt)
1799 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1800           "$dst = mpy($src1, $src2)",
1801           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1802                                            (i32 IntRegs:$src2)))]>;
1803
1804 // Rd=mpy(Rs,Rt):rnd
1805 // Rd=mpyu(Rs,Rt)
1806 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1807            "$dst = mpyu($src1, $src2)",
1808            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1809                                             (i32 IntRegs:$src2)))]>;
1810
1811 // Multiply and use full result.
1812 // Rdd=mpyu(Rs,Rt)
1813 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1814              "$dst = mpyu($src1, $src2)",
1815              [(set (i64 DoubleRegs:$dst),
1816                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1817                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1818
1819 // Rdd=mpy(Rs,Rt)
1820 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1821              "$dst = mpy($src1, $src2)",
1822              [(set (i64 DoubleRegs:$dst),
1823                    (mul (i64 (sext (i32 IntRegs:$src1))),
1824                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1825
1826 // Multiply and accumulate, use full result.
1827 // Rxx[+-]=mpy(Rs,Rt)
1828 // Rxx+=mpy(Rs,Rt)
1829 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1830             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1831             "$dst += mpy($src2, $src3)",
1832             [(set (i64 DoubleRegs:$dst),
1833             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1834                       (i64 (sext (i32 IntRegs:$src3)))),
1835                  (i64 DoubleRegs:$src1)))],
1836             "$src1 = $dst">;
1837
1838 // Rxx-=mpy(Rs,Rt)
1839 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1840             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1841             "$dst -= mpy($src2, $src3)",
1842             [(set (i64 DoubleRegs:$dst),
1843                   (sub (i64 DoubleRegs:$src1),
1844                        (mul (i64 (sext (i32 IntRegs:$src2))),
1845                             (i64 (sext (i32 IntRegs:$src3))))))],
1846             "$src1 = $dst">;
1847
1848 // Rxx[+-]=mpyu(Rs,Rt)
1849 // Rxx+=mpyu(Rs,Rt)
1850 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1851                             IntRegs:$src2, IntRegs:$src3),
1852              "$dst += mpyu($src2, $src3)",
1853              [(set (i64 DoubleRegs:$dst),
1854                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1855                              (i64 (anyext (i32 IntRegs:$src3)))),
1856                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1857
1858 // Rxx-=mpyu(Rs,Rt)
1859 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1860             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1861             "$dst -= mpyu($src2, $src3)",
1862             [(set (i64 DoubleRegs:$dst),
1863                   (sub (i64 DoubleRegs:$src1),
1864                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1865                             (i64 (anyext (i32 IntRegs:$src3))))))],
1866             "$src1 = $dst">;
1867
1868
1869 let InputType = "reg", CextOpcode = "ADD_acc" in
1870 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1871                             IntRegs:$src2, IntRegs:$src3),
1872              "$dst += add($src2, $src3)",
1873              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1874                                                  (i32 IntRegs:$src3)),
1875                                             (i32 IntRegs:$src1)))],
1876              "$src1 = $dst">, ImmRegRel;
1877
1878 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1879 InputType = "imm", CextOpcode = "ADD_acc" in
1880 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1881                             IntRegs:$src2, s8Ext:$src3),
1882              "$dst += add($src2, #$src3)",
1883              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1884                                                  s8_16ExtPred:$src3),
1885                                             (i32 IntRegs:$src1)))],
1886              "$src1 = $dst">, ImmRegRel;
1887
1888 let CextOpcode = "SUB_acc", InputType = "reg" in
1889 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1890                             IntRegs:$src2, IntRegs:$src3),
1891              "$dst -= add($src2, $src3)",
1892              [(set (i32 IntRegs:$dst),
1893                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1894                                                   (i32 IntRegs:$src3))))],
1895              "$src1 = $dst">, ImmRegRel;
1896
1897 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1898 CextOpcode = "SUB_acc", InputType = "imm" in
1899 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1900                             IntRegs:$src2, s8Ext:$src3),
1901              "$dst -= add($src2, #$src3)",
1902              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1903                                             (add (i32 IntRegs:$src2),
1904                                                  s8_16ExtPred:$src3)))],
1905              "$src1 = $dst">, ImmRegRel;
1906
1907 //===----------------------------------------------------------------------===//
1908 // MTYPE/MPYH -
1909 //===----------------------------------------------------------------------===//
1910
1911 //===----------------------------------------------------------------------===//
1912 // MTYPE/MPYS +
1913 //===----------------------------------------------------------------------===//
1914 //===----------------------------------------------------------------------===//
1915 // MTYPE/MPYS -
1916 //===----------------------------------------------------------------------===//
1917
1918 //===----------------------------------------------------------------------===//
1919 // MTYPE/VB +
1920 //===----------------------------------------------------------------------===//
1921 //===----------------------------------------------------------------------===//
1922 // MTYPE/VB -
1923 //===----------------------------------------------------------------------===//
1924
1925 //===----------------------------------------------------------------------===//
1926 // MTYPE/VH  +
1927 //===----------------------------------------------------------------------===//
1928 //===----------------------------------------------------------------------===//
1929 // MTYPE/VH  -
1930 //===----------------------------------------------------------------------===//
1931
1932 //===----------------------------------------------------------------------===//
1933 // ST +
1934 //===----------------------------------------------------------------------===//
1935 ///
1936 // Store doubleword.
1937
1938 //===----------------------------------------------------------------------===//
1939 // Post increment store
1940 //===----------------------------------------------------------------------===//
1941
1942 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1943                             bit isNot, bit isPredNew> {
1944   let isPredicatedNew = isPredNew in
1945   def NAME : STInst2PI<(outs IntRegs:$dst),
1946             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1947             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1948             ") ")#mnemonic#"($src2++#$offset) = $src3",
1949             [],
1950             "$src2 = $dst">;
1951 }
1952
1953 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1954                            Operand ImmOp, bit PredNot> {
1955   let isPredicatedFalse = PredNot in {
1956     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1957     // Predicate new
1958     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1959     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1960   }
1961 }
1962
1963 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
1964 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1965                       Operand ImmOp> {
1966
1967   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1968     let isPredicable = 1 in
1969     def NAME : STInst2PI<(outs IntRegs:$dst),
1970                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1971                 mnemonic#"($src1++#$offset) = $src2",
1972                 [],
1973                 "$src1 = $dst">;
1974
1975     let isPredicated = 1 in {
1976       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1977       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1978     }
1979   }
1980 }
1981
1982 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1983 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1984 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1985
1986 let isNVStorable = 0 in
1987 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1988
1989 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1990                            s4_3ImmPred:$offset),
1991           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1992
1993 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1994                             s4_3ImmPred:$offset),
1995           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1996
1997 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1998           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1999
2000 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2001                        s4_3ImmPred:$offset),
2002           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2003
2004 //===----------------------------------------------------------------------===//
2005 // multiclass for the store instructions with MEMri operand.
2006 //===----------------------------------------------------------------------===//
2007 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2008                           bit isPredNew> {
2009   let isPredicatedNew = isPredNew in
2010   def NAME : STInst2<(outs),
2011             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2012             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2013             ") ")#mnemonic#"($addr) = $src2",
2014             []>;
2015 }
2016
2017 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2018   let isPredicatedFalse = PredNot in {
2019     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2020
2021     // Predicate new
2022     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2023     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2024   }
2025 }
2026
2027 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2028 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2029                     bits<5> ImmBits, bits<5> PredImmBits> {
2030
2031   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2032     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2033          isPredicable = 1 in
2034     def NAME : STInst2<(outs),
2035             (ins MEMri:$addr, RC:$src),
2036             mnemonic#"($addr) = $src",
2037             []>;
2038
2039     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2040         isPredicated = 1 in {
2041       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2042       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2043     }
2044   }
2045 }
2046
2047 let addrMode = BaseImmOffset, isMEMri = "true" in {
2048   let accessSize = ByteAccess in
2049     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2050
2051   let accessSize = HalfWordAccess in
2052     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2053
2054   let accessSize = WordAccess in
2055     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2056
2057   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2058     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2059 }
2060
2061 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2062           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2063
2064 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2065           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2066
2067 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2068           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2069
2070 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2071           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2072
2073
2074 //===----------------------------------------------------------------------===//
2075 // multiclass for the store instructions with base+immediate offset
2076 // addressing mode
2077 //===----------------------------------------------------------------------===//
2078 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2079                         bit isNot, bit isPredNew> {
2080   let isPredicatedNew = isPredNew in
2081   def NAME : STInst2<(outs),
2082             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2083             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2084             ") ")#mnemonic#"($src2+#$src3) = $src4",
2085             []>;
2086 }
2087
2088 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2089                         bit PredNot> {
2090   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2091     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2092
2093     // Predicate new
2094     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2095     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2096   }
2097 }
2098
2099 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2100 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2101                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2102                    bits<5> PredImmBits> {
2103
2104   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2105     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2106          isPredicable = 1 in
2107     def NAME : STInst2<(outs),
2108             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2109             mnemonic#"($src1+#$src2) = $src3",
2110             []>;
2111
2112     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2113       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2114       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2115     }
2116   }
2117 }
2118
2119 let addrMode = BaseImmOffset, InputType = "reg" in {
2120   let accessSize = ByteAccess in
2121     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2122                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2123
2124   let accessSize = HalfWordAccess in
2125     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2126                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2127
2128   let accessSize = WordAccess in
2129     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2130                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2131
2132   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2133     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2134                                   u6_3Ext, 14, 9>, AddrModeRel;
2135 }
2136
2137 let AddedComplexity = 10 in {
2138 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2139                                                   s11_0ExtPred:$offset)),
2140           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2141                          (i32 IntRegs:$src1))>;
2142
2143 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2144                                                    s11_1ExtPred:$offset)),
2145           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2146                          (i32 IntRegs:$src1))>;
2147
2148 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2149                                            s11_2ExtPred:$offset)),
2150           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2151                          (i32 IntRegs:$src1))>;
2152
2153 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2154                                               s11_3ExtPred:$offset)),
2155           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2156                          (i64 DoubleRegs:$src1))>;
2157 }
2158
2159 // memh(Rx++#s4:1)=Rt.H
2160
2161 // Store word.
2162 // Store predicate.
2163 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2164 def STriw_pred : STInst2<(outs),
2165             (ins MEMri:$addr, PredRegs:$src1),
2166             "Error; should not emit",
2167             []>;
2168
2169 // Allocate stack frame.
2170 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2171   def ALLOCFRAME : STInst2<(outs),
2172              (ins i32imm:$amt),
2173              "allocframe(#$amt)",
2174              []>;
2175 }
2176 //===----------------------------------------------------------------------===//
2177 // ST -
2178 //===----------------------------------------------------------------------===//
2179
2180 //===----------------------------------------------------------------------===//
2181 // STYPE/ALU +
2182 //===----------------------------------------------------------------------===//
2183 // Logical NOT.
2184 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2185                "$dst = not($src1)",
2186                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2187
2188
2189 // Sign extend word to doubleword.
2190 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2191            "$dst = sxtw($src1)",
2192            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
2193 //===----------------------------------------------------------------------===//
2194 // STYPE/ALU -
2195 //===----------------------------------------------------------------------===//
2196
2197 //===----------------------------------------------------------------------===//
2198 // STYPE/BIT +
2199 //===----------------------------------------------------------------------===//
2200
2201 // clrbit.
2202 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2203             "$dst = clrbit($src1, #$src2)",
2204             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2205                                            (not
2206                                               (shl 1, u5ImmPred:$src2))))]>;
2207
2208 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2209             "$dst = clrbit($src1, #$src2)",
2210             []>;
2211
2212 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2213 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2214       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2215
2216 // setbit.
2217 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2218             "$dst = setbit($src1, #$src2)",
2219             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2220                                           (shl 1, u5ImmPred:$src2)))]>;
2221
2222 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2223 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2224             "$dst = setbit($src1, #$src2)",
2225             []>;
2226
2227 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2228       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2229
2230 // togglebit.
2231 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2232             "$dst = setbit($src1, #$src2)",
2233             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2234                                           (shl 1, u5ImmPred:$src2)))]>;
2235
2236 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2237 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2238             "$dst = togglebit($src1, #$src2)",
2239             []>;
2240
2241 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2242       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2243
2244 //===----------------------------------------------------------------------===//
2245 // STYPE/BIT -
2246 //===----------------------------------------------------------------------===//
2247
2248 //===----------------------------------------------------------------------===//
2249 // STYPE/PRED +
2250 //===----------------------------------------------------------------------===//
2251
2252 // Predicate transfer.
2253 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
2254 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
2255       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
2256   bits<5> Rd;
2257   bits<2> Ps;
2258
2259   let IClass = 0b1000;
2260   let Inst{27-24} = 0b1001;
2261   let Inst{22} = 0b1;
2262   let Inst{17-16} = Ps;
2263   let Inst{4-0} = Rd;
2264 }
2265
2266 // Transfer general register to predicate.
2267 let hasSideEffects = 0, isCodeGenOnly = 0 in
2268 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
2269       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
2270   bits<2> Pd;
2271   bits<5> Rs;
2272
2273   let IClass = 0b1000;
2274   let Inst{27-21} = 0b0101010;
2275   let Inst{20-16} = Rs;
2276   let Inst{1-0} = Pd;
2277 }
2278
2279 let hasSideEffects = 0 in
2280 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
2281     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
2282             "$Pd = "#MnOp#"($Rs, #$u5)",
2283             [], "", S_2op_tc_2early_SLOT23> {
2284   bits<2> Pd;
2285   bits<5> Rs;
2286   bits<5> u5;
2287   let IClass = 0b1000;
2288   let Inst{27-24} = 0b0101;
2289   let Inst{23-21} = MajOp;
2290   let Inst{20-16} = Rs;
2291   let Inst{13} = 0;
2292   let Inst{12-8} = u5;
2293   let Inst{1-0} = Pd;
2294 }
2295
2296 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
2297
2298 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
2299   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
2300            (S2_tstbit_i IntRegs:$Rs, 0)>;
2301 }
2302
2303
2304 //===----------------------------------------------------------------------===//
2305 // STYPE/PRED -
2306 //===----------------------------------------------------------------------===//
2307
2308 //===----------------------------------------------------------------------===//
2309 // STYPE/SHIFT +
2310 //===----------------------------------------------------------------------===//
2311 // Shift by immediate.
2312 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2313              "$dst = asr($src1, #$src2)",
2314              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2315                                             u5ImmPred:$src2))]>;
2316
2317 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2318               "$dst = asr($src1, #$src2)",
2319               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2320                                                 u6ImmPred:$src2))]>;
2321
2322 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2323           "$dst = asl($src1, #$src2)",
2324           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2325                                          u5ImmPred:$src2))]>;
2326
2327 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2328               "$dst = asl($src1, #$src2)",
2329               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2330                                                 u6ImmPred:$src2))]>;
2331
2332 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2333              "$dst = lsr($src1, #$src2)",
2334              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2335                                             u5ImmPred:$src2))]>;
2336
2337 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2338               "$dst = lsr($src1, #$src2)",
2339               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2340                                                 u6ImmPred:$src2))]>;
2341
2342 // Shift by immediate and add.
2343 let AddedComplexity = 100 in
2344 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2345                                              u3Imm:$src3),
2346              "$dst = addasl($src1, $src2, #$src3)",
2347              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2348                                        (shl (i32 IntRegs:$src2),
2349                                             u3ImmPred:$src3)))]>;
2350
2351 // Shift by register.
2352 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2353              "$dst = asl($src1, $src2)",
2354              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2355                                             (i32 IntRegs:$src2)))]>;
2356
2357 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2358              "$dst = asr($src1, $src2)",
2359              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2360                                             (i32 IntRegs:$src2)))]>;
2361
2362 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2363              "$dst = lsl($src1, $src2)",
2364              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2365                                             (i32 IntRegs:$src2)))]>;
2366
2367 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2368              "$dst = lsr($src1, $src2)",
2369              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2370                                             (i32 IntRegs:$src2)))]>;
2371
2372 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2373            "$dst = asl($src1, $src2)",
2374            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2375                                              (i32 IntRegs:$src2)))]>;
2376
2377 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2378            "$dst = lsl($src1, $src2)",
2379            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2380                                              (i32 IntRegs:$src2)))]>;
2381
2382 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2383                                                  IntRegs:$src2),
2384               "$dst = asr($src1, $src2)",
2385               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2386                                                 (i32 IntRegs:$src2)))]>;
2387
2388 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2389                                                  IntRegs:$src2),
2390               "$dst = lsr($src1, $src2)",
2391               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2392                                                 (i32 IntRegs:$src2)))]>;
2393
2394 //===----------------------------------------------------------------------===//
2395 // STYPE/SHIFT -
2396 //===----------------------------------------------------------------------===//
2397
2398 //===----------------------------------------------------------------------===//
2399 // STYPE/VH +
2400 //===----------------------------------------------------------------------===//
2401 //===----------------------------------------------------------------------===//
2402 // STYPE/VH -
2403 //===----------------------------------------------------------------------===//
2404
2405 //===----------------------------------------------------------------------===//
2406 // STYPE/VW +
2407 //===----------------------------------------------------------------------===//
2408 //===----------------------------------------------------------------------===//
2409 // STYPE/VW -
2410 //===----------------------------------------------------------------------===//
2411
2412 //===----------------------------------------------------------------------===//
2413 // SYSTEM/SUPER +
2414 //===----------------------------------------------------------------------===//
2415
2416 //===----------------------------------------------------------------------===//
2417 // SYSTEM/USER +
2418 //===----------------------------------------------------------------------===//
2419 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2420 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2421                            [SDNPHasChain]>;
2422
2423 let hasSideEffects = 1, isSolo = 1 in
2424 def BARRIER : SYSInst<(outs), (ins),
2425                      "barrier",
2426                      [(HexagonBARRIER)]>;
2427
2428 //===----------------------------------------------------------------------===//
2429 // SYSTEM/SUPER -
2430 //===----------------------------------------------------------------------===//
2431
2432 // TFRI64 - assembly mapped.
2433 let isReMaterializable = 1 in
2434 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2435              "$dst = #$src1",
2436              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2437
2438 let AddedComplexity = 100, isPredicated = 1 in
2439 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2440             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2441             "Error; should not emit",
2442             [(set (i32 IntRegs:$dst),
2443              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2444                           s12ImmPred:$src3)))]>;
2445
2446 let AddedComplexity = 100, isPredicated = 1 in
2447 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2448             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2449             "Error; should not emit",
2450             [(set (i32 IntRegs:$dst),
2451              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2452                           (i32 IntRegs:$src3))))]>;
2453
2454 let AddedComplexity = 100, isPredicated = 1 in
2455 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2456                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2457                      "Error; should not emit",
2458                      [(set (i32 IntRegs:$dst),
2459                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2460                                         s12ImmPred:$src3)))]>;
2461
2462 // Generate frameindex addresses.
2463 let isReMaterializable = 1 in
2464 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2465              "$dst = add($src1)",
2466              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2467
2468 //
2469 // CR - Type.
2470 //
2471 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2472 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2473                       "loop0($offset, #$src2)",
2474                       []>;
2475 }
2476
2477 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2478 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2479                       "loop0($offset, $src2)",
2480                       []>;
2481 }
2482
2483 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2484     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2485 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2486                        ":endloop0",
2487                        []>;
2488 }
2489
2490 // Support for generating global address.
2491 // Taken from X86InstrInfo.td.
2492 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2493                                             SDTCisVT<0, i32>,
2494                                             SDTCisVT<1, i32>,
2495                                             SDTCisPtrTy<0>]>;
2496 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2497 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2498
2499 // HI/LO Instructions
2500 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2501 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2502                   "$dst.l = #LO($global)",
2503                   []>;
2504
2505 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2506 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2507                   "$dst.h = #HI($global)",
2508                   []>;
2509
2510 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2511 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2512                   "$dst.l = #LO($imm_value)",
2513                   []>;
2514
2515
2516 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2517 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2518                   "$dst.h = #HI($imm_value)",
2519                   []>;
2520
2521 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2522 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2523                   "$dst.l = #LO($jt)",
2524                   []>;
2525
2526 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2527 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2528                   "$dst.h = #HI($jt)",
2529                   []>;
2530
2531
2532 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2533 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2534                   "$dst.l = #LO($label)",
2535                   []>;
2536
2537 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2538 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2539                   "$dst.h = #HI($label)",
2540                   []>;
2541
2542 // This pattern is incorrect. When we add small data, we should change
2543 // this pattern to use memw(#foo).
2544 // This is for sdata.
2545 let isMoveImm = 1 in
2546 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2547               "$dst = CONST32(#$global)",
2548               [(set (i32 IntRegs:$dst),
2549                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2550
2551 // This is for non-sdata.
2552 let isReMaterializable = 1, isMoveImm = 1 in
2553 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2554                   "$dst = CONST32(#$global)",
2555                   [(set (i32 IntRegs:$dst),
2556                         (HexagonCONST32 tglobaladdr:$global))]>;
2557
2558 let isReMaterializable = 1, isMoveImm = 1 in
2559 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2560                      "$dst = CONST32(#$jt)",
2561                      [(set (i32 IntRegs:$dst),
2562                            (HexagonCONST32 tjumptable:$jt))]>;
2563
2564 let isReMaterializable = 1, isMoveImm = 1 in
2565 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2566                     "$dst = CONST32(#$global)",
2567                     [(set (i32 IntRegs:$dst),
2568                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2569
2570 let isReMaterializable = 1, isMoveImm = 1 in
2571 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2572                        "$dst = CONST32(#$global)",
2573                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2574
2575 // Map BlockAddress lowering to CONST32_Int_Real
2576 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2577           (CONST32_Int_Real tblockaddress:$addr)>;
2578
2579 let isReMaterializable = 1, isMoveImm = 1 in
2580 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2581                     "$dst = CONST32($label)",
2582                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2583
2584 let isReMaterializable = 1, isMoveImm = 1 in
2585 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2586                        "$dst = CONST64(#$global)",
2587                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2588
2589 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2590                   "$dst = xor($dst, $dst)",
2591                   [(set (i1 PredRegs:$dst), 0)]>;
2592
2593 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2594        "$dst = mpy($src1, $src2)",
2595        [(set (i32 IntRegs:$dst),
2596              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2597                                         (i64 (sext (i32 IntRegs:$src2))))),
2598                               (i32 32)))))]>;
2599
2600 // Pseudo instructions.
2601 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2602
2603 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2604                                         SDTCisVT<1, i32> ]>;
2605
2606 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2607                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2608
2609 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2610                     [SDNPHasChain, SDNPOutGlue]>;
2611
2612 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2613
2614 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2615            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2616
2617 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2618 // Optional Flag and Variable Arguments.
2619 // Its 1 Operand has pointer type.
2620 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2621                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2622
2623 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2624  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2625                         "Should never be emitted",
2626                         [(callseq_start timm:$amt)]>;
2627 }
2628
2629 let Defs = [R29, R30, R31], Uses = [R29] in {
2630  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2631                       "Should never be emitted",
2632                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2633 }
2634 // Call subroutine.
2635 let isCall = 1, hasSideEffects = 0,
2636   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2637           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2638   def CALL : JInst<(outs), (ins calltarget:$dst),
2639              "call $dst", []>;
2640 }
2641
2642 // Call subroutine from register.
2643 let isCall = 1, hasSideEffects = 0,
2644   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2645           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2646   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2647               "callr $dst",
2648               []>;
2649  }
2650
2651
2652 // Indirect tail-call.
2653 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2654 def TCRETURNR : T_JMPr;
2655
2656 // Direct tail-calls.
2657 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2658 isTerminator = 1, isCodeGenOnly = 1 in {
2659   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2660   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2661 }
2662
2663 // Map call instruction.
2664 def : Pat<(call (i32 IntRegs:$dst)),
2665       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2666 def : Pat<(call tglobaladdr:$dst),
2667       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2668 def : Pat<(call texternalsym:$dst),
2669       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2670 //Tail calls.
2671 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2672       (TCRETURNtg tglobaladdr:$dst)>;
2673 def : Pat<(HexagonTCRet texternalsym:$dst),
2674       (TCRETURNtext texternalsym:$dst)>;
2675 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2676       (TCRETURNR (i32 IntRegs:$dst))>;
2677
2678 // Atomic load and store support
2679 // 8 bit atomic load
2680 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2681           (i32 (LDriub ADDRriS11_0:$src1))>;
2682
2683 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2684           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2685
2686 // 16 bit atomic load
2687 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2688           (i32 (LDriuh ADDRriS11_1:$src1))>;
2689
2690 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2691           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2692
2693 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2694           (i32 (LDriw ADDRriS11_2:$src1))>;
2695
2696 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2697           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2698
2699 // 64 bit atomic load
2700 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2701           (i64 (LDrid ADDRriS11_3:$src1))>;
2702
2703 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2704           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2705
2706
2707 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2708           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2709
2710 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2711                           (i32 IntRegs:$src1)),
2712           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2713                          (i32 IntRegs:$src1))>;
2714
2715
2716 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2717           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2718
2719 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2720                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2721           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2722                          (i32 IntRegs:$src1))>;
2723
2724 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2725           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2726
2727 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2728                            (i32 IntRegs:$src1)),
2729           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2730                          (i32 IntRegs:$src1))>;
2731
2732
2733
2734
2735 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2736           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2737
2738 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2739                            (i64 DoubleRegs:$src1)),
2740           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2741                          (i64 DoubleRegs:$src1))>;
2742
2743 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2744 def : Pat <(and (i32 IntRegs:$src1), 65535),
2745       (A2_zxth (i32 IntRegs:$src1))>;
2746
2747 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2748 def : Pat <(and (i32 IntRegs:$src1), 255),
2749       (A2_zxtb (i32 IntRegs:$src1))>;
2750
2751 // Map Add(p1, true) to p1 = not(p1).
2752 //     Add(p1, false) should never be produced,
2753 //     if it does, it got to be mapped to NOOP.
2754 def : Pat <(add (i1 PredRegs:$src1), -1),
2755       (C2_not (i1 PredRegs:$src1))>;
2756
2757 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2758 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2759       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2760                            s8ImmPred:$src2))>;
2761
2762 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2763 // => r0 = TFR_condset_ri(p0, r1, #i)
2764 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2765                    (i32 IntRegs:$src3)),
2766       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2767                            s12ImmPred:$src2))>;
2768
2769 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2770 // => r0 = TFR_condset_ir(p0, #i, r1)
2771 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2772       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2773                            (i32 IntRegs:$src2)))>;
2774
2775 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2776 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2777       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2778
2779 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2780 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2781       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2782
2783
2784 let AddedComplexity = 100 in
2785 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2786       (i64 (A2_combinew (A2_tfrsi 0),
2787                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2788       Requires<[NoV4T]>;
2789
2790 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2791 let AddedComplexity = 10 in
2792 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2793       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (A2_tfrsi 0x1)))>;
2794
2795 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2796 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2797       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2798
2799 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2800 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2801       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2802                                                  subreg_loreg))))))>;
2803
2804 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2805 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2806       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2807                                                  subreg_loreg))))))>;
2808
2809 // We want to prevent emitting pnot's as much as possible.
2810 // Map brcond with an unsupported setcc to a JMP_f.
2811 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2812                         bb:$offset),
2813       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2814                 bb:$offset)>;
2815
2816 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2817                         bb:$offset),
2818       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2819
2820 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2821       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2822
2823 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2824       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2825
2826 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2827 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2828                         bb:$offset),
2829       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2830                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2831
2832 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2833 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2834                         bb:$offset),
2835       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2836
2837 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2838                    bb:$offset),
2839       (JMP_f (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2840                    bb:$offset)>;
2841
2842 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2843                         bb:$offset),
2844       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2845                 bb:$offset)>;
2846
2847 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2848                    bb:$offset),
2849       (JMP_f (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2850                 bb:$offset)>;
2851
2852 // Map from a 64-bit select to an emulated 64-bit mux.
2853 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2854 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2855                    (i64 DoubleRegs:$src3)),
2856       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
2857                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2858                                                          subreg_hireg)),
2859                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2860                                                          subreg_hireg)))),
2861                        (i32 (C2_mux (i1 PredRegs:$src1),
2862                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2863                                                          subreg_loreg)),
2864                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2865                                                          subreg_loreg))))))>;
2866
2867 // Map from a 1-bit select to logical ops.
2868 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2869 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2870                    (i1 PredRegs:$src3)),
2871       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2872              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2873
2874 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2875 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2876       (i1 (C2_tfrrp (i32 (LDrib ADDRriS11_2:$addr))))>;
2877
2878 // Map for truncating from 64 immediates to 32 bit immediates.
2879 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2880       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2881
2882 // Map for truncating from i64 immediates to i1 bit immediates.
2883 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2884        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2885                                           subreg_loreg))))>;
2886
2887 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2888 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2889       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2890                                                      subreg_loreg)))>;
2891
2892 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2893 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2894       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2895                                                      subreg_loreg)))>;
2896 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2897 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2898       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2899                                                      subreg_loreg)))>;
2900
2901 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2902 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2903       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2904                                                      subreg_loreg)))>;
2905
2906 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2907 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2908       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
2909
2910
2911 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2912 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2913       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
2914
2915 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2916 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2917       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
2918
2919 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2920 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2921 // Better way to do this?
2922 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2923       (i64 (SXTW (i32 IntRegs:$src1)))>;
2924
2925 // Map cmple -> cmpgt.
2926 // rs <= rt -> !(rs > rt).
2927 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2928       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2929
2930 // rs <= rt -> !(rs > rt).
2931 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2932       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2933
2934 // Rss <= Rtt -> !(Rss > Rtt).
2935 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2936       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2937
2938 // Map cmpne -> cmpeq.
2939 // Hexagon_TODO: We should improve on this.
2940 // rs != rt -> !(rs == rt).
2941 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2942       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2943
2944 // Map cmpne(Rs) -> !cmpeqe(Rs).
2945 // rs != rt -> !(rs == rt).
2946 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2947       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2948
2949 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2950 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2951       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2952
2953 // Map cmpne(Rss) -> !cmpew(Rss).
2954 // rs != rt -> !(rs == rt).
2955 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2956       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
2957                                      (i64 DoubleRegs:$src2)))))>;
2958
2959 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2960 // rs >= rt -> !(rt > rs).
2961 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2962       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2963
2964 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2965 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2966       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2967
2968 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2969 // rss >= rtt -> !(rtt > rss).
2970 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2971       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
2972                                 (i64 DoubleRegs:$src1)))))>;
2973
2974 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2975 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2976 // rs < rt -> !(rs >= rt).
2977 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2978       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2979
2980 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2981 // rs < rt -> rt > rs.
2982 // We can let assembler map it, or we can do in the compiler itself.
2983 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2984       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2985
2986 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2987 // rss < rtt -> (rtt > rss).
2988 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2989       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2990
2991 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2992 // rs < rt -> rt > rs.
2993 // We can let assembler map it, or we can do in the compiler itself.
2994 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2995       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2996
2997 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2998 // rs < rt -> rt > rs.
2999 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3000       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3001
3002 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3003 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3004       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3005
3006 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3007 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3008       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3009
3010 // Generate cmpgtu(Rs, #u9)
3011 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3012       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3013
3014 // Map from Rs >= Rt -> !(Rt > Rs).
3015 // rs >= rt -> !(rt > rs).
3016 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3017       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3018
3019 // Map from Rs >= Rt -> !(Rt > Rs).
3020 // rs >= rt -> !(rt > rs).
3021 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3022       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3023
3024 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3025 // Map from (Rs <= Rt) -> !(Rs > Rt).
3026 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3027       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3028
3029 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3030 // Map from (Rs <= Rt) -> !(Rs > Rt).
3031 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3032       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3033
3034 // Sign extends.
3035 // i1 -> i32
3036 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3037       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3038
3039 // i1 -> i64
3040 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3041       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3042
3043 // Convert sign-extended load back to load and sign extend.
3044 // i8 -> i64
3045 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3046       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3047
3048 // Convert any-extended load back to load and sign extend.
3049 // i8 -> i64
3050 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3051       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3052
3053 // Convert sign-extended load back to load and sign extend.
3054 // i16 -> i64
3055 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3056       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
3057
3058 // Convert sign-extended load back to load and sign extend.
3059 // i32 -> i64
3060 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3061       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
3062
3063
3064 // Zero extends.
3065 // i1 -> i32
3066 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3067       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3068
3069 // i1 -> i64
3070 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3071       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3072       Requires<[NoV4T]>;
3073
3074 // i32 -> i64
3075 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3076       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
3077       Requires<[NoV4T]>;
3078
3079 // i8 -> i64
3080 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3081       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3082       Requires<[NoV4T]>;
3083
3084 let AddedComplexity = 20 in
3085 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3086                                 s11_0ExtPred:$offset))),
3087       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
3088                                   s11_0ExtPred:$offset)))>,
3089       Requires<[NoV4T]>;
3090
3091 // i1 -> i64
3092 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
3093       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3094       Requires<[NoV4T]>;
3095
3096 let AddedComplexity = 20 in
3097 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
3098                                 s11_0ExtPred:$offset))),
3099       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
3100                                   s11_0ExtPred:$offset)))>,
3101       Requires<[NoV4T]>;
3102
3103 // i16 -> i64
3104 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3105       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh ADDRriS11_1:$src1)))>,
3106       Requires<[NoV4T]>;
3107
3108 let AddedComplexity = 20 in
3109 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
3110                                   s11_1ExtPred:$offset))),
3111       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh_indexed IntRegs:$src1,
3112                                   s11_1ExtPred:$offset)))>,
3113       Requires<[NoV4T]>;
3114
3115 // i32 -> i64
3116 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
3117       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
3118       Requires<[NoV4T]>;
3119
3120 let AddedComplexity = 100 in
3121 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3122       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
3123                                   s11_2ExtPred:$offset)))>,
3124       Requires<[NoV4T]>;
3125
3126 let AddedComplexity = 10 in
3127 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
3128       (i32 (LDriw ADDRriS11_0:$src1))>;
3129
3130 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3131 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3132       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3133
3134 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3135 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
3136       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3137
3138 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
3139 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
3140       (i64 (SXTW (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
3141
3142
3143 let AddedComplexity = 100 in
3144 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3145                            (i32 32))),
3146                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3147                                          s11_2ExtPred:$offset2)))))),
3148         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3149                         (LDriw_indexed IntRegs:$src2,
3150                                        s11_2ExtPred:$offset2)))>;
3151
3152 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3153                            (i32 32))),
3154                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3155         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3156                         (LDriw ADDRriS11_2:$srcLow)))>;
3157
3158 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3159                            (i32 32))),
3160                (i64 (zext (i32 IntRegs:$srcLow))))),
3161         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3162                         IntRegs:$srcLow))>;
3163
3164 let AddedComplexity = 100 in
3165 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3166                            (i32 32))),
3167                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3168                                          s11_2ExtPred:$offset2)))))),
3169         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3170                         (LDriw_indexed IntRegs:$src2,
3171                                        s11_2ExtPred:$offset2)))>;
3172
3173 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3174                            (i32 32))),
3175                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3176         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3177                         (LDriw ADDRriS11_2:$srcLow)))>;
3178
3179 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3180                            (i32 32))),
3181                (i64 (zext (i32 IntRegs:$srcLow))))),
3182         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3183                         IntRegs:$srcLow))>;
3184
3185 // Any extended 64-bit load.
3186 // anyext i32 -> i64
3187 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
3188       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
3189       Requires<[NoV4T]>;
3190
3191 // When there is an offset we should prefer the pattern below over the pattern above.
3192 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
3193 // So this complexity below is comfortably higher to allow for choosing the below.
3194 // If this is not done then we generate addresses such as
3195 // ********************************************
3196 //        r1 = add (r0, #4)
3197 //        r1 = memw(r1 + #0)
3198 //  instead of
3199 //        r1 = memw(r0 + #4)
3200 // ********************************************
3201 let AddedComplexity = 100 in
3202 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3203       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
3204                                   s11_2ExtPred:$offset)))>,
3205       Requires<[NoV4T]>;
3206
3207 // anyext i16 -> i64.
3208 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
3209       (i64 (A2_combinew (A2_tfrsi 0), (LDrih ADDRriS11_2:$src1)))>,
3210       Requires<[NoV4T]>;
3211
3212 let AddedComplexity = 20 in
3213 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
3214                                   s11_1ExtPred:$offset))),
3215       (i64 (A2_combinew (A2_tfrsi 0), (LDrih_indexed IntRegs:$src1,
3216                                   s11_1ExtPred:$offset)))>,
3217       Requires<[NoV4T]>;
3218
3219 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
3220 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
3221       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
3222       Requires<[NoV4T]>;
3223
3224 // Multiply 64-bit unsigned and use upper result.
3225 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3226       (i64
3227        (MPYU64_acc
3228         (i64
3229          (A2_combinew
3230           (A2_tfrsi 0),
3231            (i32
3232             (EXTRACT_SUBREG
3233              (i64
3234               (LSRd_ri
3235                (i64
3236                 (MPYU64_acc
3237                  (i64
3238                   (MPYU64_acc
3239                    (i64
3240                     (A2_combinew (A2_tfrsi 0),
3241                      (i32
3242                       (EXTRACT_SUBREG
3243                        (i64
3244                         (LSRd_ri
3245                          (i64
3246                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3247                                                        subreg_loreg)),
3248                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3249                                                        subreg_loreg)))), 32)),
3250                        subreg_loreg)))),
3251                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3252                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3253                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3254                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3255                32)), subreg_loreg)))),
3256         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3257         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3258
3259 // Multiply 64-bit signed and use upper result.
3260 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3261       (i64
3262        (MPY64_acc
3263         (i64
3264          (A2_combinew (A2_tfrsi 0),
3265           (i32
3266            (EXTRACT_SUBREG
3267             (i64
3268              (LSRd_ri
3269               (i64
3270                (MPY64_acc
3271                 (i64
3272                  (MPY64_acc
3273                   (i64
3274                    (A2_combinew (A2_tfrsi 0),
3275                     (i32
3276                      (EXTRACT_SUBREG
3277                       (i64
3278                        (LSRd_ri
3279                         (i64
3280                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3281                                                       subreg_loreg)),
3282                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3283                                                       subreg_loreg)))), 32)),
3284                       subreg_loreg)))),
3285                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3286                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3287                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3288                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3289               32)), subreg_loreg)))),
3290         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3291         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3292
3293 // Hexagon specific ISD nodes.
3294 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3295 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3296                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3297 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3298                                   SDTHexagonADJDYNALLOC>;
3299 // Needed to tag these instructions for stack layout.
3300 let usesCustomInserter = 1 in
3301 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3302                                                      s16Imm:$src2),
3303                   "$dst = add($src1, #$src2)",
3304                   [(set (i32 IntRegs:$dst),
3305                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3306                                              s16ImmPred:$src2))]>;
3307
3308 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3309 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3310 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3311                 "$dst = $src1",
3312                 [(set (i32 IntRegs:$dst),
3313                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3314
3315 let AddedComplexity = 100 in
3316 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3317       (COPY (i32 IntRegs:$src1))>;
3318
3319 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3320
3321 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3322           (i32 (CONST32_set_jt tjumptable:$dst))>;
3323
3324 // XTYPE/SHIFT
3325
3326 // Multi-class for logical operators :
3327 // Shift by immediate/register and accumulate/logical
3328 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3329   def _ri : SInst_acc<(outs IntRegs:$dst),
3330             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3331             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3332             [(set (i32 IntRegs:$dst),
3333                   (OpNode2 (i32 IntRegs:$src1),
3334                            (OpNode1 (i32 IntRegs:$src2),
3335                                     u5ImmPred:$src3)))],
3336             "$src1 = $dst">;
3337
3338   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3339             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3340             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3341             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3342                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3343             "$src1 = $dst">;
3344 }
3345
3346 // Multi-class for logical operators :
3347 // Shift by register and accumulate/logical (32/64 bits)
3348 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3349   def _rr : SInst_acc<(outs IntRegs:$dst),
3350             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3351             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3352             [(set (i32 IntRegs:$dst),
3353                   (OpNode2 (i32 IntRegs:$src1),
3354                            (OpNode1 (i32 IntRegs:$src2),
3355                                     (i32 IntRegs:$src3))))],
3356             "$src1 = $dst">;
3357
3358   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3359             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3360             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3361             [(set (i64 DoubleRegs:$dst),
3362                   (OpNode2 (i64 DoubleRegs:$src1),
3363                            (OpNode1 (i64 DoubleRegs:$src2),
3364                                     (i32 IntRegs:$src3))))],
3365             "$src1 = $dst">;
3366
3367 }
3368
3369 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3370 let AddedComplexity = 100 in
3371   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3372   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3373   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3374   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3375 }
3376
3377 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3378 let AddedComplexity = 100 in
3379   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3380   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3381   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3382   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3383 }
3384
3385 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3386 let AddedComplexity = 100 in
3387   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3388 }
3389
3390 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3391            xtype_xor_imm<"asl", shl>;
3392
3393 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3394            xtype_xor_imm<"lsr", srl>;
3395
3396 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3397 defm LSL : basic_xtype_reg<"lsl", shl>;
3398
3399 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3400 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3401       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3402
3403 //===----------------------------------------------------------------------===//
3404 // V3 Instructions +
3405 //===----------------------------------------------------------------------===//
3406
3407 include "HexagonInstrInfoV3.td"
3408
3409 //===----------------------------------------------------------------------===//
3410 // V3 Instructions -
3411 //===----------------------------------------------------------------------===//
3412
3413 //===----------------------------------------------------------------------===//
3414 // V4 Instructions +
3415 //===----------------------------------------------------------------------===//
3416
3417 include "HexagonInstrInfoV4.td"
3418
3419 //===----------------------------------------------------------------------===//
3420 // V4 Instructions -
3421 //===----------------------------------------------------------------------===//
3422
3423 //===----------------------------------------------------------------------===//
3424 // V5 Instructions +
3425 //===----------------------------------------------------------------------===//
3426
3427 include "HexagonInstrInfoV5.td"
3428
3429 //===----------------------------------------------------------------------===//
3430 // V5 Instructions -
3431 //===----------------------------------------------------------------------===//