lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 // SDNode for converting immediate C to C-1.
  34 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
  35    // Return the byte immediate const-1 as an SDNode.
  36    int32_t imm = N->getSExtValue();
  37    return XformSToSM1Imm(imm);
  38 }]>;
  39
  40 // SDNode for converting immediate C to C-1.
  41 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
  42    // Return the byte immediate const-1 as an SDNode.
  43    uint32_t imm = N->getZExtValue();
  44    return XformUToUM1Imm(imm);
  45 }]>;
  46
  47 //===----------------------------------------------------------------------===//
  48
  49 //===----------------------------------------------------------------------===//
  50 // Compare
  51 //===----------------------------------------------------------------------===//
  52 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  53     opExtendable = 2 in
  54 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  55   : ALU32Inst <(outs PredRegs:$dst),
  56                (ins IntRegs:$src1, ImmOp:$src2),
  57   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  58   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  59     bits<2> dst;
  60     bits<5> src1;
  61     bits<10> src2;
  62     let CextOpcode = mnemonic;
  63     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  64     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  65
  66     let IClass = 0b0111;
  67
  68     let Inst{27-24} = 0b0101;
  69     let Inst{23-22} = MajOp;
  70     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  71     let Inst{20-16} = src1;
  72     let Inst{13-5}  = src2{8-0};
  73     let Inst{4}     = isNot;
  74     let Inst{3-2}   = 0b00;
  75     let Inst{1-0}   = dst;
  76   }
  77
  78 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  79 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  80 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  81
  82 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  83   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  84         (MI IntRegs:$src1, ImmPred:$src2)>;
  85
  86 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  87 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  88 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  89
  90 //===----------------------------------------------------------------------===//
  91 // ALU32/ALU +
  92 //===----------------------------------------------------------------------===//
  93 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  94   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  95
  96 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  97
  98 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  99 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 100                   bit IsComm>
 101   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 102              "$Rd = "#mnemonic#"($Rs, $Rt)",
 103              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 104   let isCommutable = IsComm;
 105   let BaseOpcode = mnemonic#_rr;
 106   let CextOpcode = mnemonic;
 107
 108   bits<5> Rs;
 109   bits<5> Rt;
 110   bits<5> Rd;
 111
 112   let IClass = 0b1111;
 113   let Inst{27} = 0b0;
 114   let Inst{26-24} = MajOp;
 115   let Inst{23-21} = MinOp;
 116   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 117   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 118   let Inst{4-0} = Rd;
 119 }
 120
 121 let hasSideEffects = 0, hasNewValue = 1 in
 122 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 123                        bit OpsRev, bit PredNot, bit PredNew>
 124   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 125              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 126              "$Rd = "#mnemonic#"($Rs, $Rt)",
 127              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 128   let isPredicated = 1;
 129   let isPredicatedFalse = PredNot;
 130   let isPredicatedNew = PredNew;
 131   let BaseOpcode = mnemonic#_rr;
 132   let CextOpcode = mnemonic;
 133
 134   bits<2> Pu;
 135   bits<5> Rs;
 136   bits<5> Rt;
 137   bits<5> Rd;
 138
 139   let IClass = 0b1111;
 140   let Inst{27} = 0b1;
 141   let Inst{26-24} = MajOp;
 142   let Inst{23-21} = MinOp;
 143   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 144   let Inst{13} = PredNew;
 145   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 146   let Inst{7} = PredNot;
 147   let Inst{6-5} = Pu;
 148   let Inst{4-0} = Rd;
 149 }
 150
 151 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 152                       bit OpsRev>
 153   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 154   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 155 }
 156
 157 let isCodeGenOnly = 0 in {
 158 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 159 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 160 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 161 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 162 }
 163
 164 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 165                       bits<3> MinOp, bit OpsRev, bit IsComm>
 166   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 167   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 168 }
 169
 170 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 171     isCodeGenOnly = 0 in {
 172   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 173   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 174 }
 175
 176 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 177                          bit OpsRev> {
 178   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 179   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 180   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 181   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 182 }
 183
 184 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 185                           bit OpsRev, bit IsComm> {
 186   let isPredicable = 1 in
 187   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 188   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 189 }
 190
 191 let isCodeGenOnly = 0 in {
 192 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 193 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 194 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 195 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 196 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 197 }
 198
 199 // Pats for instruction selection.
 200 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 201   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 202         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 203
 204 def: BinOp32_pat<add, A2_add, i32>;
 205 def: BinOp32_pat<and, A2_and, i32>;
 206 def: BinOp32_pat<or,  A2_or,  i32>;
 207 def: BinOp32_pat<sub, A2_sub, i32>;
 208 def: BinOp32_pat<xor, A2_xor, i32>;
 209
 210 // A few special cases producing register pairs:
 211 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 212     isCodeGenOnly = 0 in {
 213   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 214
 215   let isPredicable = 1 in
 216     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 217
 218   // Conditional combinew uses "newt/f" instead of "t/fnew".
 219   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 220   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 221   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 222   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 223 }
 224
 225 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 226 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 227   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 228              "$Pd = "#mnemonic#"($Rs, $Rt)",
 229              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 230   let CextOpcode = mnemonic;
 231   let isCommutable = IsComm;
 232   bits<5> Rs;
 233   bits<5> Rt;
 234   bits<2> Pd;
 235
 236   let IClass = 0b1111;
 237   let Inst{27-24} = 0b0010;
 238   let Inst{22-21} = MinOp;
 239   let Inst{20-16} = Rs;
 240   let Inst{12-8} = Rt;
 241   let Inst{4} = IsNeg;
 242   let Inst{3-2} = 0b00;
 243   let Inst{1-0} = Pd;
 244 }
 245
 246 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 247   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 248   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 249   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 250 }
 251
 252 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 253 // that reverse the order of the operands.
 254 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 255
 256 // Pats for compares. They use PatFrags as operands, not SDNodes,
 257 // since seteq/setgt/etc. are defined as ParFrags.
 258 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 259   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 260         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 261
 262 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 263 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 264 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 265
 266 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 267 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 268
 269 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 270   isCodeGenOnly = 0 in
 271 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 272                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 273       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 274   bits<5> Rd;
 275   bits<2> Pu;
 276   bits<5> Rs;
 277   bits<5> Rt;
 278
 279   let CextOpcode = "mux";
 280   let InputType = "reg";
 281   let hasSideEffects = 0;
 282   let IClass = 0b1111;
 283
 284   let Inst{27-24} = 0b0100;
 285   let Inst{20-16} = Rs;
 286   let Inst{12-8} = Rt;
 287   let Inst{6-5} = Pu;
 288   let Inst{4-0} = Rd;
 289 }
 290
 291 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 292          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 293
 294 // Combines the two immediates into a double register.
 295 // Increase complexity to make it greater than any complexity of a combine
 296 // that involves a register.
 297
 298 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 299     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 300     AddedComplexity = 75, isCodeGenOnly = 0 in
 301 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 302   "$Rdd = combine(#$s8, #$S8)",
 303   [(set (i64 DoubleRegs:$Rdd),
 304         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 305     bits<5> Rdd;
 306     bits<8> s8;
 307     bits<8> S8;
 308
 309     let IClass = 0b0111;
 310     let Inst{27-23} = 0b11000;
 311     let Inst{22-16} = S8{7-1};
 312     let Inst{13}    = S8{0};
 313     let Inst{12-5}  = s8;
 314     let Inst{4-0}   = Rdd;
 315   }
 316
 317 //===----------------------------------------------------------------------===//
 318 // Template class for predicated ADD of a reg and an Immediate value.
 319 //===----------------------------------------------------------------------===//
 320 let hasNewValue = 1 in
 321 class T_Addri_Pred <bit PredNot, bit PredNew>
 322   : ALU32_ri <(outs IntRegs:$Rd),
 323               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 324   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 325   ") $Rd = ")#"add($Rs, #$s8)"> {
 326     bits<5> Rd;
 327     bits<2> Pu;
 328     bits<5> Rs;
 329     bits<8> s8;
 330
 331     let isPredicatedNew = PredNew;
 332     let IClass = 0b0111;
 333
 334     let Inst{27-24} = 0b0100;
 335     let Inst{23}    = PredNot;
 336     let Inst{22-21} = Pu;
 337     let Inst{20-16} = Rs;
 338     let Inst{13}    = PredNew;
 339     let Inst{12-5}  = s8;
 340     let Inst{4-0}   = Rd;
 341   }
 342
 343 //===----------------------------------------------------------------------===//
 344 // A2_addi: Add a signed immediate to a register.
 345 //===----------------------------------------------------------------------===//
 346 let hasNewValue = 1 in
 347 class T_Addri <Operand immOp, list<dag> pattern = [] >
 348   : ALU32_ri <(outs IntRegs:$Rd),
 349               (ins IntRegs:$Rs, immOp:$s16),
 350   "$Rd = add($Rs, #$s16)", pattern,
 351   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 352   "", ALU32_ADDI_tc_1_SLOT0123> {
 353     bits<5> Rd;
 354     bits<5> Rs;
 355     bits<16> s16;
 356
 357     let IClass = 0b1011;
 358
 359     let Inst{27-21} = s16{15-9};
 360     let Inst{20-16} = Rs;
 361     let Inst{13-5}  = s16{8-0};
 362     let Inst{4-0}   = Rd;
 363   }
 364
 365 //===----------------------------------------------------------------------===//
 366 // Multiclass for ADD of a register and an immediate value.
 367 //===----------------------------------------------------------------------===//
 368 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 369   let isPredicatedFalse = PredNot in {
 370     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 371     // Predicate new
 372     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 373   }
 374 }
 375
 376 let isExtendable = 1, InputType = "imm" in
 377 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 378   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 379     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 380     isPredicable = 1 in
 381     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 382                         [(set (i32 IntRegs:$Rd),
 383                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 384
 385     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 386     hasSideEffects = 0, isPredicated = 1 in {
 387       defm Pt : Addri_Pred<mnemonic, 0>;
 388       defm NotPt : Addri_Pred<mnemonic, 1>;
 389     }
 390   }
 391 }
 392
 393 let isCodeGenOnly = 0 in
 394 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 395
 396 //===----------------------------------------------------------------------===//
 397 // Template class used for the following ALU32 instructions.
 398 // Rd=and(Rs,#s10)
 399 // Rd=or(Rs,#s10)
 400 //===----------------------------------------------------------------------===//
 401 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 402 InputType = "imm", hasNewValue = 1 in
 403 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 404   : ALU32_ri <(outs IntRegs:$Rd),
 405               (ins IntRegs:$Rs, s10Ext:$s10),
 406   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 407   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 408     bits<5> Rd;
 409     bits<5> Rs;
 410     bits<10> s10;
 411     let CextOpcode = mnemonic;
 412
 413     let IClass = 0b0111;
 414
 415     let Inst{27-24} = 0b0110;
 416     let Inst{23-22} = MinOp;
 417     let Inst{21}    = s10{9};
 418     let Inst{20-16} = Rs;
 419     let Inst{13-5}  = s10{8-0};
 420     let Inst{4-0}   = Rd;
 421   }
 422
 423 let isCodeGenOnly = 0 in {
 424 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 425 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 426 }
 427
 428 // Subtract register from immediate
 429 // Rd32=sub(#s10,Rs32)
 430 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 431 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 432 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 433   "$Rd = sub(#$s10, $Rs)" ,
 434   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 435   ImmRegRel {
 436     bits<5> Rd;
 437     bits<10> s10;
 438     bits<5> Rs;
 439
 440     let IClass = 0b0111;
 441
 442     let Inst{27-22} = 0b011001;
 443     let Inst{21}    = s10{9};
 444     let Inst{20-16} = Rs;
 445     let Inst{13-5}  = s10{8-0};
 446     let Inst{4-0}   = Rd;
 447   }
 448
 449 // Nop.
 450 let hasSideEffects = 0, isCodeGenOnly = 0 in
 451 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 452   let IClass = 0b0111;
 453   let Inst{27-24} = 0b1111;
 454 }
 455 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 456 def : Pat<(not (i32 IntRegs:$src1)),
 457           (SUB_ri -1, (i32 IntRegs:$src1))>;
 458
 459 let hasSideEffects = 0, hasNewValue = 1 in
 460 class T_tfr16<bit isHi>
 461   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 462   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 463   [], "$src1 = $Rx" > {
 464     bits<5> Rx;
 465     bits<16> u16;
 466
 467     let IClass = 0b0111;
 468     let Inst{27-26} = 0b00;
 469     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 470     let Inst{23-22} = u16{15-14};
 471     let Inst{21}    = 0b1;
 472     let Inst{20-16} = Rx;
 473     let Inst{13-0}  = u16{13-0};
 474   }
 475
 476 let isCodeGenOnly = 0 in {
 477 def A2_tfril: T_tfr16<0>;
 478 def A2_tfrih: T_tfr16<1>;
 479 }
 480
 481 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 482 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 483 class T_tfr_pred<bit isPredNot, bit isPredNew>
 484   : ALU32Inst<(outs IntRegs:$dst),
 485               (ins PredRegs:$src1, IntRegs:$src2),
 486               "if ("#!if(isPredNot, "!", "")#
 487               "$src1"#!if(isPredNew, ".new", "")#
 488               ") $dst = $src2"> {
 489     bits<5> dst;
 490     bits<2> src1;
 491     bits<5> src2;
 492
 493     let isPredicatedFalse = isPredNot;
 494     let isPredicatedNew = isPredNew;
 495     let IClass = 0b0111;
 496
 497     let Inst{27-24} = 0b0100;
 498     let Inst{23} = isPredNot;
 499     let Inst{13} = isPredNew;
 500     let Inst{12-5} = 0;
 501     let Inst{4-0} = dst;
 502     let Inst{22-21} = src1;
 503     let Inst{20-16} = src2;
 504   }
 505
 506 let isPredicable = 1 in
 507 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 508               "$dst = $src"> {
 509     bits<5> dst;
 510     bits<5> src;
 511
 512     let IClass = 0b0111;
 513
 514     let Inst{27-21} = 0b0000011;
 515     let Inst{20-16} = src;
 516     let Inst{13}    = 0b0;
 517     let Inst{4-0}   = dst;
 518   }
 519
 520 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 521 multiclass tfr_base<string CextOp> {
 522   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 523     def NAME : T_tfr;
 524
 525     // Predicate
 526     def t : T_tfr_pred<0, 0>;
 527     def f : T_tfr_pred<1, 0>;
 528     // Predicate new
 529     def tnew : T_tfr_pred<0, 1>;
 530     def fnew : T_tfr_pred<1, 1>;
 531   }
 532 }
 533
 534 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 535 // Please don't add bits to this instruction as it'll be converted into
 536 // 'combine' before object code emission.
 537 let isPredicated = 1 in
 538 class T_tfrp_pred<bit PredNot, bit PredNew>
 539   : ALU32_rr <(outs DoubleRegs:$dst),
 540               (ins PredRegs:$src1, DoubleRegs:$src2),
 541   "if ("#!if(PredNot, "!", "")#"$src1"
 542         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 543     let isPredicatedFalse = PredNot;
 544     let isPredicatedNew = PredNew;
 545   }
 546
 547 // Assembler mapped to A2_combinew.
 548 // Please don't add bits to this instruction as it'll be converted into
 549 // 'combine' before object code emission.
 550 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 551                (ins DoubleRegs:$src),
 552     "$dst = $src">;
 553
 554 let hasSideEffects = 0 in
 555 multiclass TFR64_base<string BaseName> {
 556   let BaseOpcode = BaseName in {
 557     let isPredicable = 1 in
 558     def NAME : T_tfrp;
 559     // Predicate
 560     def t : T_tfrp_pred <0, 0>;
 561     def f : T_tfrp_pred <1, 0>;
 562     // Predicate new
 563     def tnew : T_tfrp_pred <0, 1>;
 564     def fnew : T_tfrp_pred <1, 1>;
 565   }
 566 }
 567
 568 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 569     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 570     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 571 class T_TFRI_Pred<bit PredNot, bit PredNew>
 572   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 573     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 574     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 575   let isPredicatedFalse = PredNot;
 576   let isPredicatedNew = PredNew;
 577
 578   bits<5> Rd;
 579   bits<2> Pu;
 580   bits<12> s12;
 581
 582   let IClass = 0b0111;
 583   let Inst{27-24} = 0b1110;
 584   let Inst{23} = PredNot;
 585   let Inst{22-21} = Pu;
 586   let Inst{20} = 0b0;
 587   let Inst{19-16,12-5} = s12;
 588   let Inst{13} = PredNew;
 589   let Inst{4-0} = Rd;
 590 }
 591
 592 let isCodeGenOnly = 0 in {
 593 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 594 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 595 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 596 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 597 }
 598
 599 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 600     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 601     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 602     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 603     isCodeGenOnly = 0 in
 604 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 605     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 606     ImmRegRel, PredRel {
 607   bits<5> Rd;
 608   bits<16> s16;
 609
 610   let IClass = 0b0111;
 611   let Inst{27-24} = 0b1000;
 612   let Inst{23-22,20-16,13-5} = s16;
 613   let Inst{4-0} = Rd;
 614 }
 615
 616 let isCodeGenOnly = 0 in
 617 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 618 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 619
 620 // Assembler mapped
 621 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 622 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 623                       "$dst = #$src1",
 624                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 625
 626 // TODO: see if this instruction can be deleted..
 627 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 628 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 629                          "$dst = #$src1">;
 630
 631 //===----------------------------------------------------------------------===//
 632 // ALU32/ALU -
 633 //===----------------------------------------------------------------------===//
 634
 635
 636 //===----------------------------------------------------------------------===//
 637 // ALU32/PERM +
 638 //===----------------------------------------------------------------------===//
 639 // Scalar mux register immediate.
 640 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 641     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 642 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 643       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 644   bits<5> Rd;
 645   bits<2> Pu;
 646   bits<8> s8;
 647   bits<5> Rs;
 648
 649   let IClass = 0b0111;
 650   let Inst{27-24} = 0b0011;
 651   let Inst{23} = MajOp;
 652   let Inst{22-21} = Pu;
 653   let Inst{20-16} = Rs;
 654   let Inst{13}    = 0b0;
 655   let Inst{12-5}  = s8;
 656   let Inst{4-0}   = Rd;
 657 }
 658
 659 let opExtendable = 2, isCodeGenOnly = 0 in
 660 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 661                            "$Rd = mux($Pu, #$s8, $Rs)">;
 662
 663 let opExtendable = 3, isCodeGenOnly = 0 in
 664 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 665                            "$Rd = mux($Pu, $Rs, #$s8)">;
 666
 667 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 668           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 669
 670 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 671           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 672
 673 // C2_muxii: Scalar mux immediates.
 674 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 675     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 676 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 677                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 678   "$Rd = mux($Pu, #$s8, #$S8)" ,
 679   [(set (i32 IntRegs:$Rd),
 680         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 681     bits<5> Rd;
 682     bits<2> Pu;
 683     bits<8> s8;
 684     bits<8> S8;
 685
 686     let IClass = 0b0111;
 687
 688     let Inst{27-25} = 0b101;
 689     let Inst{24-23} = Pu;
 690     let Inst{22-16} = S8{7-1};
 691     let Inst{13}    = S8{0};
 692     let Inst{12-5}  = s8;
 693     let Inst{4-0}   = Rd;
 694   }
 695
 696 //===----------------------------------------------------------------------===//
 697 // template class for non-predicated alu32_2op instructions
 698 // - aslh, asrh, sxtb, sxth, zxth
 699 //===----------------------------------------------------------------------===//
 700 let hasNewValue = 1, opNewValue = 0 in
 701 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 702     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 703     "$Rd = "#mnemonic#"($Rs)", [] > {
 704   bits<5> Rd;
 705   bits<5> Rs;
 706
 707   let IClass = 0b0111;
 708
 709   let Inst{27-24} = 0b0000;
 710   let Inst{23-21} = minOp;
 711   let Inst{13} = 0b0;
 712   let Inst{4-0} = Rd;
 713   let Inst{20-16} = Rs;
 714 }
 715
 716 //===----------------------------------------------------------------------===//
 717 // template class for predicated alu32_2op instructions
 718 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 719 //===----------------------------------------------------------------------===//
 720 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 721     hasNewValue = 1, opNewValue = 0 in
 722 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 723     bit isPredNew > :
 724     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 725     !if(isPredNot, "if (!$Pu", "if ($Pu")
 726     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 727   bits<5> Rd;
 728   bits<2> Pu;
 729   bits<5> Rs;
 730
 731   let IClass = 0b0111;
 732
 733   let Inst{27-24} = 0b0000;
 734   let Inst{23-21} = minOp;
 735   let Inst{13} = 0b1;
 736   let Inst{11} = isPredNot;
 737   let Inst{10} = isPredNew;
 738   let Inst{4-0} = Rd;
 739   let Inst{9-8} = Pu;
 740   let Inst{20-16} = Rs;
 741 }
 742
 743 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 744   let isPredicatedFalse = PredNot in {
 745     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 746
 747     // Predicate new
 748     let isPredicatedNew = 1 in
 749     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 750   }
 751 }
 752
 753 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 754   let BaseOpcode = mnemonic in {
 755     let isPredicable = 1, hasSideEffects = 0 in
 756     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 757
 758     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 759       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 760       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 761     }
 762   }
 763 }
 764
 765 let isCodeGenOnly = 0 in {
 766 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 767 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 768 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 769 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 770 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 771 }
 772
 773 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 774 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 775 // predicated forms while 'and' doesn't. Since integrated assembler can't
 776 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 777 // immediate operand is set to '255'.
 778
 779 let hasNewValue = 1, opNewValue = 0 in
 780 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 781   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 782     bits<5> Rd;
 783     bits<5> Rs;
 784     bits<10> s10 = 255;
 785
 786     let IClass = 0b0111;
 787
 788     let Inst{27-22} = 0b011000;
 789     let Inst{4-0} = Rd;
 790     let Inst{20-16} = Rs;
 791     let Inst{21} = s10{9};
 792     let Inst{13-5} = s10{8-0};
 793 }
 794
 795 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 796 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 797   let BaseOpcode = mnemonic in {
 798     let isPredicable = 1, hasSideEffects = 0 in
 799     def A2_#NAME : T_ZXTB;
 800
 801     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 802       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 803       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 804     }
 805   }
 806 }
 807
 808 let isCodeGenOnly=0 in
 809 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 810
 811 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 812 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 813 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 814 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 815
 816 //===----------------------------------------------------------------------===//
 817 // ALU32/PERM -
 818 //===----------------------------------------------------------------------===//
 819
 820
 821 //===----------------------------------------------------------------------===//
 822 // ALU32/PRED +
 823 //===----------------------------------------------------------------------===//
 824
 825 //===----------------------------------------------------------------------===//
 826 // ALU32/PRED -
 827 //===----------------------------------------------------------------------===//
 828
 829
 830 //===----------------------------------------------------------------------===//
 831 // ALU64/ALU +
 832 //===----------------------------------------------------------------------===//// Add.
 833 //===----------------------------------------------------------------------===//
 834 // Template Class
 835 // Add/Subtract halfword
 836 // Rd=add(Rt.L,Rs.[HL])[:sat]
 837 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 838 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 839 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 840 //===----------------------------------------------------------------------===//
 841
 842 let  hasNewValue = 1, opNewValue = 0 in
 843 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 844   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 845   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 846           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 847           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 848           #!if(isSat,":sat","")
 849           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 850     bits<5> Rd;
 851     bits<5> Rt;
 852     bits<5> Rs;
 853     let IClass = 0b1101;
 854
 855     let Inst{27-23} = 0b01010;
 856     let Inst{22} = hasShift;
 857     let Inst{21} = isSub;
 858     let Inst{7} = isSat;
 859     let Inst{6-5} = LHbits;
 860     let Inst{4-0} = Rd;
 861     let Inst{12-8} = Rt;
 862     let Inst{20-16} = Rs;
 863   }
 864
 865 //Rd=sub(Rt.L,Rs.[LH])
 866 let isCodeGenOnly = 0 in {
 867 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 868 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 869 }
 870
 871 let isCodeGenOnly = 0 in {
 872 //Rd=add(Rt.L,Rs.[LH])
 873 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 874 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 875 }
 876
 877 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 878   //Rd=sub(Rt.L,Rs.[LH]):sat
 879   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 880   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 881
 882   //Rd=add(Rt.L,Rs.[LH]):sat
 883   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 884   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 885 }
 886
 887 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 888 let isCodeGenOnly = 0 in {
 889 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 890 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 891 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 892 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 893 }
 894
 895 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 896 let isCodeGenOnly = 0 in {
 897 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 898 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 899 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 900 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 901 }
 902
 903 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 904   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 905   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 906   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 907   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 908   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 909
 910   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 911   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 912   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 913   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 914   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 915 }
 916
 917 // Add halfword.
 918 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 919          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 920
 921 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 922          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 923
 924 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 925          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 926
 927 // Subtract halfword.
 928 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 929          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 930
 931 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 932          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 933
 934 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 935 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 936       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 937       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 938   bits<5> Rd;
 939   bits<5> Rs;
 940   bits<5> Rt;
 941
 942   let IClass = 0b1101;
 943   let Inst{27-24} = 0b0000;
 944   let Inst{20-16} = Rs;
 945   let Inst{12-8} = Rt;
 946   let Inst{4-0} = Rd;
 947 }
 948
 949 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 950 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 951   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 952   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 953           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 954     bits<5> Rd;
 955     bits<5> Rt;
 956     bits<5> Rs;
 957
 958     let IClass = 0b1101;
 959
 960     let Inst{27-23} = 0b01011;
 961     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 962     let Inst{7} = isUnsigned;
 963     let Inst{4-0} = Rd;
 964     let Inst{12-8} = !if(isMax, Rs, Rt);
 965     let Inst{20-16} = !if(isMax, Rt, Rs);
 966   }
 967
 968 let isCodeGenOnly = 0 in {
 969 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 970 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 971 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 972 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 973 }
 974
 975 // Here, depending on  the operand being selected, we'll either generate a
 976 // min or max instruction.
 977 // Ex:
 978 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 979 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 980 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 981 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 982
 983 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
 984                           InstHexagon Inst, InstHexagon SwapInst> {
 985   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
 986                    (VT RC:$src1), (VT RC:$src2)),
 987            (Inst RC:$src1, RC:$src2)>;
 988   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
 989                    (VT RC:$src2), (VT RC:$src1)),
 990            (SwapInst RC:$src1, RC:$src2)>;
 991 }
 992
 993
 994 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
 995   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
 996
 997   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
 998                                             (i32 PositiveHalfWord:$src2))),
 999                                     (i32 PositiveHalfWord:$src1),
1000                                     (i32 PositiveHalfWord:$src2))), i16),
1001            (Inst IntRegs:$src1, IntRegs:$src2)>;
1002
1003   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1004                                             (i32 PositiveHalfWord:$src2))),
1005                                     (i32 PositiveHalfWord:$src2),
1006                                     (i32 PositiveHalfWord:$src1))), i16),
1007            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1008 }
1009
1010 let AddedComplexity = 200 in {
1011   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1012   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1013   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1014   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1015   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1016   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1017   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1018   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1019 }
1020
1021 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1022   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1023              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1024   let isCompare = 1;
1025   let isCommutable = IsComm;
1026   let hasSideEffects = 0;
1027
1028   bits<2> Pd;
1029   bits<5> Rs;
1030   bits<5> Rt;
1031
1032   let IClass = 0b1101;
1033   let Inst{27-21} = 0b0010100;
1034   let Inst{20-16} = Rs;
1035   let Inst{12-8} = Rt;
1036   let Inst{7-5} = MinOp;
1037   let Inst{1-0} = Pd;
1038 }
1039
1040 let isCodeGenOnly = 0 in {
1041 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1042 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1043 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1044 }
1045
1046 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1047   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1048         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1049
1050 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1051 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1052 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1053 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1054 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1055
1056 let isCodeGenOnly = 0 in
1057 def C2_vmux : ALU64_rr<(outs DoubleRegs:$Rd),
1058       (ins PredRegs:$Pu, DoubleRegs:$Rs, DoubleRegs:$Rt),
1059       "$Rd = vmux($Pu, $Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1060   let hasSideEffects = 0;
1061
1062   bits<5> Rd;
1063   bits<2> Pu;
1064   bits<5> Rs;
1065   bits<5> Rt;
1066
1067   let IClass = 0b1101;
1068   let Inst{27-24} = 0b0001;
1069   let Inst{20-16} = Rs;
1070   let Inst{12-8} = Rt;
1071   let Inst{6-5} = Pu;
1072   let Inst{4-0} = Rd;
1073 }
1074
1075 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1076                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1077                  string Op2Pfx>
1078   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1079              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1080              "", ALU64_tc_1_SLOT23> {
1081   let hasSideEffects = 0;
1082   let isCommutable = IsComm;
1083
1084   bits<5> Rs;
1085   bits<5> Rt;
1086   bits<5> Rd;
1087
1088   let IClass = 0b1101;
1089   let Inst{27-24} = RegType;
1090   let Inst{23-21} = MajOp;
1091   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1092   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1093   let Inst{7-5} = MinOp;
1094   let Inst{4-0} = Rd;
1095 }
1096
1097 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1098                     bit OpsRev, bit IsComm>
1099   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1100                IsComm, "">;
1101
1102 let isCodeGenOnly = 0 in {
1103 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1104 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1105 }
1106
1107 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1108 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1109
1110 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1111                       bit IsNeg>
1112   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1113                !if(IsNeg,"~","")>;
1114
1115 let isCodeGenOnly = 0 in {
1116 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1117 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1118 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1119 }
1120
1121 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1122 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1123 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1124
1125 //===----------------------------------------------------------------------===//
1126 // ALU64/ALU -
1127 //===----------------------------------------------------------------------===//
1128
1129 //===----------------------------------------------------------------------===//
1130 // ALU64/BIT +
1131 //===----------------------------------------------------------------------===//
1132 //
1133 //===----------------------------------------------------------------------===//
1134 // ALU64/BIT -
1135 //===----------------------------------------------------------------------===//
1136
1137 //===----------------------------------------------------------------------===//
1138 // ALU64/PERM +
1139 //===----------------------------------------------------------------------===//
1140 //
1141 //===----------------------------------------------------------------------===//
1142 // ALU64/PERM -
1143 //===----------------------------------------------------------------------===//
1144
1145 //===----------------------------------------------------------------------===//
1146 // CR +
1147 //===----------------------------------------------------------------------===//
1148 // Logical reductions on predicates.
1149
1150 // Looping instructions.
1151
1152 // Pipelined looping instructions.
1153
1154 // Logical operations on predicates.
1155 let hasSideEffects = 0 in
1156 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1157     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1158              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1159   bits<2> Pd;
1160   bits<2> Ps;
1161
1162   let IClass = 0b0110;
1163   let Inst{27-23} = 0b10111;
1164   let Inst{22-21} = OpBits;
1165   let Inst{20} = 0b0;
1166   let Inst{17-16} = Ps;
1167   let Inst{13} = 0b0;
1168   let Inst{1-0} = Pd;
1169 }
1170
1171 let isCodeGenOnly = 0 in {
1172 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1173 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1174 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1175 }
1176
1177 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1178          (C2_not PredRegs:$Ps)>;
1179
1180 let hasSideEffects = 0 in
1181 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1182     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1183              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1184              [], "", CR_tc_2early_SLOT23> {
1185   bits<2> Pd;
1186   bits<2> Ps;
1187   bits<2> Pt;
1188
1189   let IClass = 0b0110;
1190   let Inst{27-24} = 0b1011;
1191   let Inst{23-21} = OpBits;
1192   let Inst{20} = 0b0;
1193   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1194   let Inst{13} = 0b0;                // instructions.
1195   let Inst{9-8} = !if(Rev,Ps,Pt);
1196   let Inst{1-0} = Pd;
1197 }
1198
1199 let isCodeGenOnly = 0 in {
1200 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1201 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1202 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1203 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1204 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1205 }
1206
1207 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1209 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1210 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1211 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1212
1213 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1214 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1215       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1216   bits<5> Rd;
1217   bits<2> Ps;
1218   bits<2> Pt;
1219
1220   let IClass = 0b1000;
1221   let Inst{27-24} = 0b1001;
1222   let Inst{22-21} = 0b00;
1223   let Inst{17-16} = Ps;
1224   let Inst{9-8} = Pt;
1225   let Inst{4-0} = Rd;
1226 }
1227
1228 let hasSideEffects = 0, isCodeGenOnly = 0 in
1229 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1230       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1231   bits<5> Rd;
1232   bits<2> Pt;
1233
1234   let IClass = 0b1000;
1235   let Inst{27-24} = 0b0110;
1236   let Inst{9-8} = Pt;
1237   let Inst{4-0} = Rd;
1238 }
1239
1240 // User control register transfer.
1241 //===----------------------------------------------------------------------===//
1242 // CR -
1243 //===----------------------------------------------------------------------===//
1244
1245 //===----------------------------------------------------------------------===//
1246 // JR +
1247 //===----------------------------------------------------------------------===//
1248
1249 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1250                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1251 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1252
1253 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1254 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1255
1256 class CondStr<string CReg, bit True, bit New> {
1257   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1258 }
1259 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1260   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1261 }
1262
1263 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1264     isPredicable = 1,
1265     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1266     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1267 class T_JMP<string ExtStr>
1268   : JInst<(outs), (ins brtarget:$dst),
1269       "jump " # ExtStr # "$dst",
1270       [], "", J_tc_2early_SLOT23> {
1271     bits<24> dst;
1272     let IClass = 0b0101;
1273
1274     let Inst{27-25} = 0b100;
1275     let Inst{24-16} = dst{23-15};
1276     let Inst{13-1} = dst{14-2};
1277 }
1278
1279 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1280     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1281     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1282 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1283   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1284       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1285         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1286         ExtStr # "$dst",
1287       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1288     let isTaken = isTak;
1289     let isPredicatedFalse = PredNot;
1290     let isPredicatedNew = isPredNew;
1291     bits<2> src;
1292     bits<17> dst;
1293
1294     let IClass = 0b0101;
1295
1296     let Inst{27-24} = 0b1100;
1297     let Inst{21} = PredNot;
1298     let Inst{12} = !if(isPredNew, isTak, zero);
1299     let Inst{11} = isPredNew;
1300     let Inst{9-8} = src;
1301     let Inst{23-22} = dst{16-15};
1302     let Inst{20-16} = dst{14-10};
1303     let Inst{13} = dst{9};
1304     let Inst{7-1} = dst{8-2};
1305   }
1306
1307 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1308   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1309   // Predicate new
1310   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1311   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1312 }
1313
1314 multiclass JMP_base<string BaseOp, string ExtStr> {
1315   let BaseOpcode = BaseOp in {
1316     def NAME : T_JMP<ExtStr>;
1317     defm t : JMP_Pred<0, ExtStr>;
1318     defm f : JMP_Pred<1, ExtStr>;
1319   }
1320 }
1321
1322 // Jumps to address stored in a register, JUMPR_MISC
1323 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1324 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1325     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1326 class T_JMPr
1327   : JRInst<(outs), (ins IntRegs:$dst),
1328       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1329     bits<5> dst;
1330
1331     let IClass = 0b0101;
1332     let Inst{27-21} = 0b0010100;
1333     let Inst{20-16} = dst;
1334 }
1335
1336 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1337     hasSideEffects = 0, InputType = "reg" in
1338 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1339   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1340       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1341         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1342       "", J_tc_2early_SLOT2> {
1343
1344     let isTaken = isTak;
1345     let isPredicatedFalse = PredNot;
1346     let isPredicatedNew = isPredNew;
1347     bits<2> src;
1348     bits<5> dst;
1349
1350     let IClass = 0b0101;
1351
1352     let Inst{27-22} = 0b001101;
1353     let Inst{21} = PredNot;
1354     let Inst{20-16} = dst;
1355     let Inst{12} = !if(isPredNew, isTak, zero);
1356     let Inst{11} = isPredNew;
1357     let Inst{9-8} = src;
1358 }
1359
1360 multiclass JMPR_Pred<bit PredNot> {
1361   def NAME: T_JMPr_c<PredNot, 0, 0>;
1362   // Predicate new
1363   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1364   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1365 }
1366
1367 multiclass JMPR_base<string BaseOp> {
1368   let BaseOpcode = BaseOp in {
1369     def NAME : T_JMPr;
1370     defm t : JMPR_Pred<0>;
1371     defm f : JMPR_Pred<1>;
1372   }
1373 }
1374
1375 let isCall = 1, hasSideEffects = 1 in
1376 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1377                dag InputDag = (ins IntRegs:$Rs)>
1378   : JRInst<(outs), InputDag,
1379       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1380                                  "if ($Pu) callr $Rs"),
1381                                  "callr $Rs"),
1382       [], "", J_tc_2early_SLOT2> {
1383     bits<5> Rs;
1384     bits<2> Pu;
1385     let isPredicated = isPred;
1386     let isPredicatedFalse = isPredNot;
1387
1388     let IClass = 0b0101;
1389     let Inst{27-25} = 0b000;
1390     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1391     let Inst{22} = 0;
1392     let Inst{21} = isPredNot;
1393     let Inst{9-8} = !if (isPred, Pu, 0b00);
1394     let Inst{20-16} = Rs;
1395
1396   }
1397
1398 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1399   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1400   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1401 }
1402
1403 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1404   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1405
1406   // Deal with explicit assembly
1407   //  - never extened a jump #,  always extend a jump ##
1408   let isAsmParserOnly = 1 in {
1409     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1410     defm J2_jump_noext : JMP_base<"JMP", "#">;
1411   }
1412
1413   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1414
1415   let isReturn = 1, isCodeGenOnly = 1 in
1416   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1417 }
1418
1419 def: Pat<(br bb:$dst),
1420          (J2_jump brtarget:$dst)>;
1421 def: Pat<(retflag),
1422          (JMPret (i32 R31))>;
1423 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1424          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1425
1426 // A return through builtin_eh_return.
1427 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1428     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1429 def EH_RETURN_JMPR : T_JMPr;
1430
1431 def: Pat<(eh_return),
1432          (EH_RETURN_JMPR (i32 R31))>;
1433 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1434          (J2_jumpr IntRegs:$dst)>;
1435 def: Pat<(brind (i32 IntRegs:$dst)),
1436          (J2_jumpr IntRegs:$dst)>;
1437
1438 //===----------------------------------------------------------------------===//
1439 // JR -
1440 //===----------------------------------------------------------------------===//
1441
1442 //===----------------------------------------------------------------------===//
1443 // LD +
1444 //===----------------------------------------------------------------------===//
1445 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1446 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1447                  Operand ImmOp>
1448   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1449   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1450     bits<4> name;
1451     bits<5> dst;
1452     bits<5> src1;
1453     bits<14> offset;
1454     bits<11> offsetBits;
1455
1456     string ImmOpStr = !cast<string>(ImmOp);
1457     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1458                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1459                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1460                                       /* s11_0Ext */ offset{10-0})));
1461     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1462                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1463                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1464                                         /* s11_0Ext */ 11)));
1465     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1466
1467     let IClass = 0b1001;
1468
1469     let Inst{27}    = 0b0;
1470     let Inst{26-25} = offsetBits{10-9};
1471     let Inst{24-21} = MajOp;
1472     let Inst{20-16} = src1;
1473     let Inst{13-5}  = offsetBits{8-0};
1474     let Inst{4-0}   = dst;
1475   }
1476
1477 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1478 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1479                   Operand ImmOp, bit isNot, bit isPredNew>
1480   : LDInst<(outs RC:$dst),
1481            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1482   "if ("#!if(isNot, "!$src1", "$src1")
1483        #!if(isPredNew, ".new", "")
1484        #") $dst = "#mnemonic#"($src2 + #$offset)",
1485   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1486     bits<5> dst;
1487     bits<2> src1;
1488     bits<5> src2;
1489     bits<9> offset;
1490     bits<6> offsetBits;
1491     string ImmOpStr = !cast<string>(ImmOp);
1492
1493     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1494                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1495                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1496                                       /* u6_0Ext */ offset{5-0})));
1497     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1498                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1499                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1500                                         /* u6_0Ext */ 6)));
1501     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1502     let isPredicatedNew = isPredNew;
1503     let isPredicatedFalse = isNot;
1504
1505     let IClass = 0b0100;
1506
1507     let Inst{27}    = 0b0;
1508     let Inst{27}    = 0b0;
1509     let Inst{26}    = isNot;
1510     let Inst{25}    = isPredNew;
1511     let Inst{24-21} = MajOp;
1512     let Inst{20-16} = src2;
1513     let Inst{13}    = 0b0;
1514     let Inst{12-11} = src1;
1515     let Inst{10-5}  = offsetBits;
1516     let Inst{4-0}   = dst;
1517   }
1518
1519 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1520 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1521                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1522   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1523     let isPredicable = 1 in
1524     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1525
1526     // Predicated
1527     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1528     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1529
1530     // Predicated new
1531     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1532     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1533   }
1534 }
1535
1536 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1537   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1538   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1539 }
1540
1541 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1542   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1543   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1544 }
1545
1546 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1547 defm loadri: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext, 0b1100>;
1548
1549 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1550 defm loadrd: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext, 0b1110>;
1551
1552 // Patterns to select load-indexed (i.e. load from base+offset).
1553 multiclass Loadx_pat<PatFrag Load, ValueType VT, PatLeaf ImmPred,
1554                      InstHexagon MI> {
1555   def: Pat<(VT (Load AddrFI:$fi)), (VT (MI AddrFI:$fi, 0))>;
1556   def: Pat<(VT (Load (add (i32 IntRegs:$Rs), ImmPred:$Off))),
1557            (VT (MI IntRegs:$Rs, imm:$Off))>;
1558   def: Pat<(VT (Load (i32 IntRegs:$Rs))), (VT (MI IntRegs:$Rs, 0))>;
1559 }
1560
1561 let AddedComplexity = 20 in {
1562   defm: Loadx_pat<load,           i32, s11_2ExtPred, L2_loadri_io>;
1563   defm: Loadx_pat<load,           i64, s11_3ExtPred, L2_loadrd_io>;
1564   defm: Loadx_pat<atomic_load_8 , i32, s11_0ExtPred, L2_loadrub_io>;
1565   defm: Loadx_pat<atomic_load_16, i32, s11_1ExtPred, L2_loadruh_io>;
1566   defm: Loadx_pat<atomic_load_32, i32, s11_2ExtPred, L2_loadri_io>;
1567   defm: Loadx_pat<atomic_load_64, i64, s11_3ExtPred, L2_loadrd_io>;
1568
1569   defm: Loadx_pat<extloadi1,      i32, s11_0ExtPred, L2_loadrub_io>;
1570   defm: Loadx_pat<extloadi8,      i32, s11_0ExtPred, L2_loadrub_io>;
1571   defm: Loadx_pat<extloadi16,     i32, s11_1ExtPred, L2_loadruh_io>;
1572   defm: Loadx_pat<sextloadi8,     i32, s11_0ExtPred, L2_loadrb_io>;
1573   defm: Loadx_pat<sextloadi16,    i32, s11_1ExtPred, L2_loadrh_io>;
1574   defm: Loadx_pat<zextloadi1,     i32, s11_0ExtPred, L2_loadrub_io>;
1575   defm: Loadx_pat<zextloadi8,     i32, s11_0ExtPred, L2_loadrub_io>;
1576   defm: Loadx_pat<zextloadi16,    i32, s11_1ExtPred, L2_loadruh_io>;
1577   // No sextloadi1.
1578 }
1579
1580 // Sign-extending loads of i1 need to replicate the lowest bit throughout
1581 // the 32-bit value. Since the loaded value can only be 0 or 1, 0-v should
1582 // do the trick.
1583 let AddedComplexity = 20 in
1584 def: Pat<(i32 (sextloadi1 (i32 IntRegs:$Rs))),
1585          (SUB_ri 0, (L2_loadrub_io IntRegs:$Rs, 0))>;
1586
1587 //===----------------------------------------------------------------------===//
1588 // Post increment load
1589 //===----------------------------------------------------------------------===//
1590 //===----------------------------------------------------------------------===//
1591 // Template class for non-predicated post increment loads with immediate offset.
1592 //===----------------------------------------------------------------------===//
1593 let hasSideEffects = 0, addrMode = PostInc in
1594 class T_load_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1595                      bits<4> MajOp >
1596   : LDInstPI <(outs RC:$dst, IntRegs:$dst2),
1597   (ins IntRegs:$src1, ImmOp:$offset),
1598   "$dst = "#mnemonic#"($src1++#$offset)" ,
1599   [],
1600   "$src1 = $dst2" > ,
1601   PredNewRel {
1602     bits<5> dst;
1603     bits<5> src1;
1604     bits<7> offset;
1605     bits<4> offsetBits;
1606
1607     string ImmOpStr = !cast<string>(ImmOp);
1608     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1609                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1610                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1611                                       /* s4_0Imm */ offset{3-0})));
1612     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1613
1614     let IClass = 0b1001;
1615
1616     let Inst{27-25} = 0b101;
1617     let Inst{24-21} = MajOp;
1618     let Inst{20-16} = src1;
1619     let Inst{13-12} = 0b00;
1620     let Inst{8-5} = offsetBits;
1621     let Inst{4-0}   = dst;
1622   }
1623
1624 //===----------------------------------------------------------------------===//
1625 // Template class for predicated post increment loads with immediate offset.
1626 //===----------------------------------------------------------------------===//
1627 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
1628 class T_pload_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1629                           bits<4> MajOp, bit isPredNot, bit isPredNew >
1630   : LDInst <(outs RC:$dst, IntRegs:$dst2),
1631             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1632   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1633   ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1634   [] ,
1635   "$src2 = $dst2" > ,
1636   PredNewRel {
1637     bits<5> dst;
1638     bits<2> src1;
1639     bits<5> src2;
1640     bits<7> offset;
1641     bits<4> offsetBits;
1642
1643     let isPredicatedNew = isPredNew;
1644     let isPredicatedFalse = isPredNot;
1645
1646     string ImmOpStr = !cast<string>(ImmOp);
1647     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1648                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1649                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1650                                       /* s4_0Imm */ offset{3-0})));
1651     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1652
1653     let IClass = 0b1001;
1654
1655     let Inst{27-25} = 0b101;
1656     let Inst{24-21} = MajOp;
1657     let Inst{20-16} = src2;
1658     let Inst{13} = 0b1;
1659     let Inst{12} = isPredNew;
1660     let Inst{11} = isPredNot;
1661     let Inst{10-9} = src1;
1662     let Inst{8-5}  = offsetBits;
1663     let Inst{4-0}  = dst;
1664   }
1665
1666 //===----------------------------------------------------------------------===//
1667 // Multiclass for post increment loads with immediate offset.
1668 //===----------------------------------------------------------------------===//
1669
1670 multiclass LD_PostInc <string mnemonic, string BaseOp, RegisterClass RC,
1671                        Operand ImmOp, bits<4> MajOp> {
1672   let BaseOpcode = "POST_"#BaseOp in {
1673     let isPredicable = 1 in
1674     def L2_#NAME#_pi : T_load_pi < mnemonic, RC, ImmOp, MajOp>;
1675
1676     // Predicated
1677     def L2_p#NAME#t_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 0>;
1678     def L2_p#NAME#f_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 0>;
1679
1680     // Predicated new
1681     def L2_p#NAME#tnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 1>;
1682     def L2_p#NAME#fnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 1>;
1683   }
1684 }
1685
1686 // post increment byte loads with immediate offset
1687 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1688   defm loadrb  : LD_PostInc <"memb",  "LDrib", IntRegs, s4_0Imm, 0b1000>;
1689   defm loadrub : LD_PostInc <"memub", "LDriub", IntRegs, s4_0Imm, 0b1001>;
1690 }
1691
1692 // post increment halfword loads with immediate offset
1693 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1694   defm loadrh  : LD_PostInc <"memh",  "LDrih", IntRegs, s4_1Imm, 0b1010>;
1695   defm loadruh : LD_PostInc <"memuh", "LDriuh", IntRegs, s4_1Imm, 0b1011>;
1696 }
1697
1698 // post increment word loads with immediate offset
1699 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1700 defm loadri : LD_PostInc <"memw", "LDriw", IntRegs, s4_2Imm, 0b1100>;
1701
1702 // post increment doubleword loads with immediate offset
1703 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1704 defm loadrd : LD_PostInc <"memd", "LDrid", DoubleRegs, s4_3Imm, 0b1110>;
1705
1706 //===----------------------------------------------------------------------===//
1707 // Template class for post increment loads with register offset.
1708 //===----------------------------------------------------------------------===//
1709 let hasSideEffects = 0, addrMode = PostInc in
1710 class T_load_pr <string mnemonic, RegisterClass RC, bits<4> MajOp,
1711                        MemAccessSize AccessSz>
1712   : LDInstPI <(outs RC:$dst, IntRegs:$_dst_),
1713               (ins IntRegs:$src1, ModRegs:$src2),
1714   "$dst = "#mnemonic#"($src1++$src2)" ,
1715   [], "$src1 = $_dst_" > {
1716     bits<5> dst;
1717     bits<5> src1;
1718     bits<1> src2;
1719
1720     let accessSize = AccessSz;
1721     let IClass = 0b1001;
1722
1723     let Inst{27-25} = 0b110;
1724     let Inst{24-21} = MajOp;
1725     let Inst{20-16} = src1;
1726     let Inst{13}    = src2;
1727     let Inst{12}    = 0b0;
1728     let Inst{7}     = 0b0;
1729     let Inst{4-0}   = dst;
1730   }
1731
1732 let hasNewValue = 1, isCodeGenOnly = 0 in {
1733   def L2_loadrb_pr  : T_load_pr <"memb",  IntRegs, 0b1000, ByteAccess>;
1734   def L2_loadrub_pr : T_load_pr <"memub", IntRegs, 0b1001, ByteAccess>;
1735   def L2_loadrh_pr  : T_load_pr <"memh",  IntRegs, 0b1010, HalfWordAccess>;
1736   def L2_loadruh_pr : T_load_pr <"memuh", IntRegs, 0b1011, HalfWordAccess>;
1737   def L2_loadri_pr  : T_load_pr <"memw",  IntRegs, 0b1100, WordAccess>;
1738 }
1739
1740 let isCodeGenOnly = 0 in
1741 def L2_loadrd_pr   : T_load_pr <"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
1742
1743 // Load predicate.
1744 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1745 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1746 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1747             (ins MEMri:$addr),
1748             "Error; should not emit",
1749             []>;
1750
1751 let Defs = [R29, R30, R31], Uses = [R30], hasSideEffects = 0, isCodeGenOnly = 0 in
1752   def L2_deallocframe : LDInst<(outs), (ins),
1753                      "deallocframe",
1754                      []> {
1755     let IClass = 0b1001;
1756
1757     let Inst{27-16} = 0b000000011110;
1758     let Inst{13} = 0b0;
1759     let Inst{4-0} = 0b11110;
1760 }
1761
1762 // Load / Post increment circular addressing mode.
1763 let Uses = [CS], hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
1764 class T_load_pcr<string mnemonic, RegisterClass RC, bits<4> MajOp>
1765   : LDInst <(outs RC:$dst, IntRegs:$_dst_),
1766             (ins IntRegs:$Rz, ModRegs:$Mu),
1767   "$dst = "#mnemonic#"($Rz ++ I:circ($Mu))", [],
1768   "$Rz = $_dst_" > {
1769     bits<5> dst;
1770     bits<5> Rz;
1771     bit Mu;
1772
1773     let IClass = 0b1001;
1774
1775     let Inst{27-25} = 0b100;
1776     let Inst{24-21} = MajOp;
1777     let Inst{20-16} = Rz;
1778     let Inst{13} = Mu;
1779     let Inst{12} = 0b0;
1780     let Inst{9} = 0b1;
1781     let Inst{7} = 0b0;
1782     let Inst{4-0} = dst;
1783  }
1784
1785 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1786   def L2_loadrb_pcr  : T_load_pcr <"memb",  IntRegs, 0b1000>;
1787   def L2_loadrub_pcr : T_load_pcr <"memub", IntRegs, 0b1001>;
1788 }
1789
1790 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
1791   def L2_loadrh_pcr   : T_load_pcr <"memh",   IntRegs, 0b1010>;
1792   def L2_loadruh_pcr  : T_load_pcr <"memuh",  IntRegs, 0b1011>;
1793 }
1794
1795 let accessSize = WordAccess, isCodeGenOnly = 0 in {
1796   def  L2_loadri_pcr  : T_load_pcr <"memw", IntRegs, 0b1100>;
1797 }
1798
1799 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
1800 def L2_loadrd_pcr  : T_load_pcr <"memd", DoubleRegs, 0b1110>;
1801
1802 //===----------------------------------------------------------------------===//
1803 // Circular loads with immediate offset.
1804 //===----------------------------------------------------------------------===//
1805 let Uses = [CS], mayLoad = 1, hasSideEffects = 0, hasNewValue = 1 in
1806 class T_load_pci <string mnemonic, RegisterClass RC,
1807                   Operand ImmOp, bits<4> MajOp>
1808   : LDInstPI<(outs RC:$dst, IntRegs:$_dst_),
1809              (ins IntRegs:$Rz, ImmOp:$offset, ModRegs:$Mu),
1810   "$dst = "#mnemonic#"($Rz ++ #$offset:circ($Mu))", [],
1811   "$Rz = $_dst_"> {
1812     bits<5> dst;
1813     bits<5> Rz;
1814     bits<1> Mu;
1815     bits<7> offset;
1816     bits<4> offsetBits;
1817
1818     string ImmOpStr = !cast<string>(ImmOp);
1819     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1820                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1821                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1822                                       /* s4_0Imm */ offset{3-0})));
1823     let IClass      = 0b1001;
1824     let Inst{27-25} = 0b100;
1825     let Inst{24-21} = MajOp;
1826     let Inst{20-16} = Rz;
1827     let Inst{13}    = Mu;
1828     let Inst{12}    = 0b0;
1829     let Inst{9}     = 0b0;
1830     let Inst{8-5}   = offsetBits;
1831     let Inst{4-0}   = dst;
1832   }
1833
1834 // Byte variants of circ load
1835 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1836   def L2_loadrb_pci  : T_load_pci <"memb",  IntRegs, s4_0Imm, 0b1000>;
1837   def L2_loadrub_pci : T_load_pci <"memub", IntRegs, s4_0Imm, 0b1001>;
1838 }
1839
1840 // Half word variants of circ load
1841 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
1842   def L2_loadrh_pci   : T_load_pci <"memh",   IntRegs, s4_1Imm, 0b1010>;
1843   def L2_loadruh_pci  : T_load_pci <"memuh",  IntRegs, s4_1Imm, 0b1011>;
1844 }
1845
1846 // Word variants of circ load
1847 let accessSize = WordAccess, isCodeGenOnly = 0 in
1848 def L2_loadri_pci   : T_load_pci <"memw",   IntRegs,    s4_2Imm, 0b1100>;
1849
1850 let accessSize = DoubleWordAccess, hasNewValue = 0, isCodeGenOnly = 0 in
1851 def L2_loadrd_pci : T_load_pci <"memd", DoubleRegs, s4_3Imm, 0b1110>;
1852
1853 // L[24]_load[wd]_locked: Load word/double with lock.
1854 let isSoloAX = 1 in
1855 class T_load_locked <string mnemonic, RegisterClass RC>
1856   : LD0Inst <(outs RC:$dst),
1857              (ins IntRegs:$src),
1858     "$dst = "#mnemonic#"($src)"> {
1859     bits<5> dst;
1860     bits<5> src;
1861     let IClass = 0b1001;
1862     let Inst{27-21} = 0b0010000;
1863     let Inst{20-16} = src;
1864     let Inst{13-12} = !if (!eq(mnemonic, "memd_locked"), 0b01, 0b00);
1865     let Inst{4-0} = dst;
1866 }
1867 let hasNewValue = 1, accessSize = WordAccess, opNewValue = 0, isCodeGenOnly = 0 in
1868   def L2_loadw_locked : T_load_locked <"memw_locked", IntRegs>;
1869 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
1870   def L4_loadd_locked : T_load_locked <"memd_locked", DoubleRegs>;
1871 //===----------------------------------------------------------------------===//
1872 // Bit-reversed loads with auto-increment register
1873 //===----------------------------------------------------------------------===//
1874 let hasSideEffects = 0 in
1875 class T_load_pbr<string mnemonic, RegisterClass RC,
1876                             MemAccessSize addrSize, bits<4> majOp>
1877   : LDInst
1878     <(outs RC:$dst, IntRegs:$_dst_),
1879      (ins IntRegs:$Rz, ModRegs:$Mu),
1880      "$dst = "#mnemonic#"($Rz ++ $Mu:brev)" ,
1881       [] , "$Rz = $_dst_" > {
1882
1883       let accessSize = addrSize;
1884
1885       bits<5> dst;
1886       bits<5> Rz;
1887       bits<1> Mu;
1888
1889       let IClass = 0b1001;
1890
1891       let Inst{27-25} = 0b111;
1892       let Inst{24-21} = majOp;
1893       let Inst{20-16} = Rz;
1894       let Inst{13} = Mu;
1895       let Inst{12} = 0b0;
1896       let Inst{7} = 0b0;
1897       let Inst{4-0} = dst;
1898   }
1899
1900 let hasNewValue =1, opNewValue = 0, isCodeGenOnly = 0 in {
1901   def L2_loadrb_pbr   : T_load_pbr <"memb",  IntRegs, ByteAccess, 0b1000>;
1902   def L2_loadrub_pbr  : T_load_pbr <"memub", IntRegs, ByteAccess, 0b1001>;
1903   def L2_loadrh_pbr   : T_load_pbr <"memh",  IntRegs, HalfWordAccess, 0b1010>;
1904   def L2_loadruh_pbr  : T_load_pbr <"memuh", IntRegs, HalfWordAccess, 0b1011>;
1905   def L2_loadri_pbr : T_load_pbr <"memw", IntRegs, WordAccess, 0b1100>;
1906 }
1907
1908 let isCodeGenOnly = 0 in
1909 def L2_loadrd_pbr : T_load_pbr <"memd", DoubleRegs, DoubleWordAccess, 0b1110>;
1910
1911 //===----------------------------------------------------------------------===//
1912 // LD -
1913 //===----------------------------------------------------------------------===//
1914
1915 //===----------------------------------------------------------------------===//
1916 // MTYPE/ALU +
1917 //===----------------------------------------------------------------------===//
1918 //===----------------------------------------------------------------------===//
1919 // MTYPE/ALU -
1920 //===----------------------------------------------------------------------===//
1921
1922 //===----------------------------------------------------------------------===//
1923 // MTYPE/COMPLEX +
1924 //===----------------------------------------------------------------------===//
1925 //===----------------------------------------------------------------------===//
1926 // MTYPE/COMPLEX -
1927 //===----------------------------------------------------------------------===//
1928
1929 //===----------------------------------------------------------------------===//
1930 // MTYPE/MPYH +
1931 //===----------------------------------------------------------------------===//
1932
1933 //===----------------------------------------------------------------------===//
1934 // Template Class
1935 // MPYS / Multipy signed/unsigned halfwords
1936 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1937 //===----------------------------------------------------------------------===//
1938
1939 let hasNewValue = 1, opNewValue = 0 in
1940 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1941                  bit hasShift, bit isUnsigned>
1942   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1943   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1944                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1945                                        #!if(hasShift,":<<1","")
1946                                        #!if(isRnd,":rnd","")
1947                                        #!if(isSat,":sat",""),
1948   [], "", M_tc_3x_SLOT23 > {
1949     bits<5> Rd;
1950     bits<5> Rs;
1951     bits<5> Rt;
1952
1953     let IClass = 0b1110;
1954
1955     let Inst{27-24} = 0b1100;
1956     let Inst{23} = hasShift;
1957     let Inst{22} = isUnsigned;
1958     let Inst{21} = isRnd;
1959     let Inst{7} = isSat;
1960     let Inst{6-5} = LHbits;
1961     let Inst{4-0} = Rd;
1962     let Inst{20-16} = Rs;
1963     let Inst{12-8} = Rt;
1964   }
1965
1966 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1967 let isCodeGenOnly = 0 in {
1968 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1969 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1970 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1971 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1972 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1973 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1974 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1975 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1976 }
1977
1978 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1979 let isCodeGenOnly = 0 in {
1980 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1981 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1982 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1983 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1984 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1985 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1986 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1987 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1988 }
1989
1990 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1991 let isCodeGenOnly = 0 in {
1992 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1993 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1994 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1995 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1996 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1997 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1998 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1999 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
2000 }
2001
2002 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2003 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
2004 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2005   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
2006   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
2007   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
2008   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
2009   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
2010   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
2011   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
2012   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
2013
2014   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
2015   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
2016   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
2017   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
2018   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
2019   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
2020   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
2021   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
2022 }
2023
2024 //===----------------------------------------------------------------------===//
2025 // Template Class
2026 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2027 // result from the accumulator.
2028 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2029 //===----------------------------------------------------------------------===//
2030
2031 let hasNewValue = 1, opNewValue = 0 in
2032 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
2033                  bit hasShift, bit isUnsigned >
2034   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2035   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2036                               #"($Rs."#!if(LHbits{1},"h","l")
2037                               #", $Rt."#!if(LHbits{0},"h)","l)")
2038                               #!if(hasShift,":<<1","")
2039                               #!if(isSat,":sat",""),
2040   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
2041     bits<5> Rx;
2042     bits<5> Rs;
2043     bits<5> Rt;
2044
2045     let IClass = 0b1110;
2046     let Inst{27-24} = 0b1110;
2047     let Inst{23} = hasShift;
2048     let Inst{22} = isUnsigned;
2049     let Inst{21} = isNac;
2050     let Inst{7} = isSat;
2051     let Inst{6-5} = LHbits;
2052     let Inst{4-0} = Rx;
2053     let Inst{20-16} = Rs;
2054     let Inst{12-8} = Rt;
2055   }
2056
2057 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2058 let isCodeGenOnly = 0 in {
2059 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
2060 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
2061 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
2062 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
2063 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
2064 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
2065 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
2066 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
2067 }
2068
2069 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2070 let isCodeGenOnly = 0 in {
2071 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
2072 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
2073 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
2074 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
2075 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
2076 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
2077 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
2078 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
2079 }
2080
2081 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2082 let isCodeGenOnly = 0 in {
2083 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
2084 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
2085 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
2086 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
2087 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
2088 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
2089 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
2090 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
2091 }
2092
2093 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2094 let isCodeGenOnly = 0 in {
2095 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
2096 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
2097 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
2098 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
2099 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
2100 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
2101 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
2102 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
2103 }
2104
2105 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2106 let isCodeGenOnly = 0 in {
2107 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
2108 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
2109 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
2110 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
2111 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
2112 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
2113 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
2114 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
2115 }
2116
2117 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2118 let isCodeGenOnly = 0 in {
2119 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
2120 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
2121 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
2122 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
2123 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
2124 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
2125 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
2126 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
2127 }
2128
2129 //===----------------------------------------------------------------------===//
2130 // Template Class
2131 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2132 // result from the 64-bit destination register.
2133 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2134 //===----------------------------------------------------------------------===//
2135
2136 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2137   : MInst_acc<(outs DoubleRegs:$Rxx),
2138               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2139   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2140                                 #"($Rs."#!if(LHbits{1},"h","l")
2141                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2142                                 #!if(hasShift,":<<1",""),
2143   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2144     bits<5> Rxx;
2145     bits<5> Rs;
2146     bits<5> Rt;
2147
2148     let IClass = 0b1110;
2149
2150     let Inst{27-24} = 0b0110;
2151     let Inst{23} = hasShift;
2152     let Inst{22} = isUnsigned;
2153     let Inst{21} = isNac;
2154     let Inst{7} = 0;
2155     let Inst{6-5} = LHbits;
2156     let Inst{4-0} = Rxx;
2157     let Inst{20-16} = Rs;
2158     let Inst{12-8} = Rt;
2159   }
2160
2161 let isCodeGenOnly = 0 in {
2162 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2163 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2164 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2165 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2166
2167 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2168 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2169 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2170 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2171
2172 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2173 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2174 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2175 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2176
2177 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2178 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2179 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2180 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2181
2182 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2183 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2184 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2185 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2186
2187 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2188 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2189 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2190 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2191
2192 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2193 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2194 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2195 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2196
2197 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2198 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2199 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2200 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2201 }
2202
2203 let hasNewValue = 1, opNewValue = 0 in
2204 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2205                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2206                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2207   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2208   "$dst = "#mnemonic
2209            #"($src1, $src2"#op2Suffix#")"
2210            #!if(MajOp{2}, ":<<1", "")
2211            #!if(isRnd, ":rnd", "")
2212            #!if(isSat, ":sat", "")
2213            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2214     bits<5> dst;
2215     bits<5> src1;
2216     bits<5> src2;
2217
2218     let IClass = 0b1110;
2219
2220     let Inst{27-24} = RegTyBits;
2221     let Inst{23-21} = MajOp;
2222     let Inst{20-16} = src1;
2223     let Inst{13}    = 0b0;
2224     let Inst{12-8}  = src2;
2225     let Inst{7-5}   = MinOp;
2226     let Inst{4-0}   = dst;
2227   }
2228
2229 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2230                    bit isSat = 0, bit isRnd = 0 >
2231   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2232
2233 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2234                     bit isSat = 0, bit isRnd = 0 >
2235   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2236
2237 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2238                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2239   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2240
2241 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2242 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2243
2244 let isCodeGenOnly = 0 in {
2245 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2246 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2247 }
2248
2249 let isCodeGenOnly = 0 in
2250 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2251
2252 let isCodeGenOnly = 0 in {
2253 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2254 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2255 }
2256
2257 // V4 Instructions
2258 let isCodeGenOnly = 0 in {
2259 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2260 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2261
2262 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2263 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2264 }
2265
2266 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2267 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2268 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2269
2270 let hasNewValue = 1, opNewValue = 0 in
2271 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2272   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2273   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2274    pattern, "", M_tc_3x_SLOT23> {
2275     bits<5> Rd;
2276     bits<5> Rs;
2277     bits<8> u8;
2278
2279     let IClass = 0b1110;
2280
2281     let Inst{27-24} = 0b0000;
2282     let Inst{23} = isNeg;
2283     let Inst{13} = 0b0;
2284     let Inst{4-0} = Rd;
2285     let Inst{20-16} = Rs;
2286     let Inst{12-5} = u8;
2287   }
2288
2289 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2290 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2291                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2292
2293 let isCodeGenOnly = 0 in
2294 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2295                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2296                                                     u8ImmPred:$u8)))]>;
2297
2298 // Assember mapped to M2_mpyi
2299 let isAsmParserOnly = 1 in
2300 def M2_mpyui : MInst<(outs IntRegs:$dst),
2301                      (ins IntRegs:$src1, IntRegs:$src2),
2302   "$dst = mpyui($src1, $src2)">;
2303
2304 // Rd=mpyi(Rs,#m9)
2305 // s9 is NOT the same as m9 - but it works.. so far.
2306 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2307 // depending on the value of m9. See Arch Spec.
2308 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2309     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2310 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2311     "$dst = mpyi($src1, #$src2)",
2312     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2313                                    s9ExtPred:$src2))]>, ImmRegRel;
2314
2315 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2316     InputType = "imm" in
2317 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2318                       list<dag> pattern = []>
2319  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2320   "$dst "#mnemonic#"($src2, #$src3)",
2321   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2322     bits<5> dst;
2323     bits<5> src2;
2324     bits<8> src3;
2325
2326     let IClass = 0b1110;
2327
2328     let Inst{27-26} = 0b00;
2329     let Inst{25-23} = MajOp;
2330     let Inst{20-16} = src2;
2331     let Inst{13} = 0b0;
2332     let Inst{12-5} = src3;
2333     let Inst{4-0} = dst;
2334   }
2335
2336 let InputType = "reg", hasNewValue = 1 in
2337 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2338                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2339                       bit isSat = 0, bit isShift = 0>
2340   : MInst < (outs IntRegs:$dst),
2341             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2342   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2343                           #!if(isShift, ":<<1", "")
2344                           #!if(isSat, ":sat", ""),
2345   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2346     bits<5> dst;
2347     bits<5> src2;
2348     bits<5> src3;
2349
2350     let IClass = 0b1110;
2351
2352     let Inst{27-24} = 0b1111;
2353     let Inst{23-21} = MajOp;
2354     let Inst{20-16} = !if(isSwap, src3, src2);
2355     let Inst{13} = 0b0;
2356     let Inst{12-8} = !if(isSwap, src2, src3);
2357     let Inst{7-5} = MinOp;
2358     let Inst{4-0} = dst;
2359   }
2360
2361 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2362   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2363                   [(set (i32 IntRegs:$dst),
2364                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2365                              IntRegs:$src1))]>, ImmRegRel;
2366
2367   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2368                  [(set (i32 IntRegs:$dst),
2369                        (add (mul IntRegs:$src2, IntRegs:$src3),
2370                             IntRegs:$src1))]>, ImmRegRel;
2371 }
2372
2373 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2374   let isExtentSigned = 1 in
2375   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2376                  [(set (i32 IntRegs:$dst),
2377                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2378                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2379
2380   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2381                  [(set (i32 IntRegs:$dst),
2382                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2383                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2384 }
2385
2386 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2387   let isExtentSigned = 1 in
2388   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2389
2390   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2391 }
2392
2393 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2394 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2395
2396 let isCodeGenOnly = 0 in {
2397 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2398 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2399 }
2400
2401 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2402                         PatLeaf ImmPred>
2403   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2404          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2405
2406 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2407   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2408          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2409
2410 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2411 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2412
2413 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2414 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2415 //===----------------------------------------------------------------------===//
2416 // Template Class -- Multiply signed/unsigned halfwords with and without
2417 // saturation and rounding
2418 //===----------------------------------------------------------------------===//
2419 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2420   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2421   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2422                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2423                                        #!if(hasShift,":<<1","")
2424                                        #!if(isRnd,":rnd",""),
2425   [] > {
2426     bits<5> Rdd;
2427     bits<5> Rs;
2428     bits<5> Rt;
2429
2430     let IClass = 0b1110;
2431
2432     let Inst{27-24} = 0b0100;
2433     let Inst{23} = hasShift;
2434     let Inst{22} = isUnsigned;
2435     let Inst{21} = isRnd;
2436     let Inst{6-5} = LHbits;
2437     let Inst{4-0} = Rdd;
2438     let Inst{20-16} = Rs;
2439     let Inst{12-8} = Rt;
2440 }
2441
2442 let isCodeGenOnly = 0 in {
2443 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2444 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2445 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2446 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2447
2448 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2449 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2450 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2451 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2452
2453 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2454 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2455 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2456 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2457
2458 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2459 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2460 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2461 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2462
2463 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2464 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2465 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2466 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2467 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2468
2469 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2470 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2471 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2472 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2473 }
2474 //===----------------------------------------------------------------------===//
2475 // Template Class for xtype mpy:
2476 // Vector multiply
2477 // Complex multiply
2478 // multiply 32X32 and use full result
2479 //===----------------------------------------------------------------------===//
2480 let hasSideEffects = 0 in
2481 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2482                      bit isSat, bit hasShift, bit isConj>
2483    : MInst <(outs DoubleRegs:$Rdd),
2484             (ins IntRegs:$Rs, IntRegs:$Rt),
2485   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2486                                 #!if(hasShift,":<<1","")
2487                                 #!if(isSat,":sat",""),
2488   [] > {
2489     bits<5> Rdd;
2490     bits<5> Rs;
2491     bits<5> Rt;
2492
2493     let IClass = 0b1110;
2494
2495     let Inst{27-24} = 0b0101;
2496     let Inst{23-21} = MajOp;
2497     let Inst{20-16} = Rs;
2498     let Inst{12-8} = Rt;
2499     let Inst{7-5} = MinOp;
2500     let Inst{4-0} = Rdd;
2501   }
2502
2503 //===----------------------------------------------------------------------===//
2504 // Template Class for xtype mpy with accumulation into 64-bit:
2505 // Vector multiply
2506 // Complex multiply
2507 // multiply 32X32 and use full result
2508 //===----------------------------------------------------------------------===//
2509 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2510                          bit isSat, bit hasShift, bit isConj>
2511   : MInst <(outs DoubleRegs:$Rxx),
2512            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2513   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2514                                    #!if(hasShift,":<<1","")
2515                                    #!if(isSat,":sat",""),
2516
2517   [] , "$dst2 = $Rxx" > {
2518     bits<5> Rxx;
2519     bits<5> Rs;
2520     bits<5> Rt;
2521
2522     let IClass = 0b1110;
2523
2524     let Inst{27-24} = 0b0111;
2525     let Inst{23-21} = MajOp;
2526     let Inst{20-16} = Rs;
2527     let Inst{12-8} = Rt;
2528     let Inst{7-5} = MinOp;
2529     let Inst{4-0} = Rxx;
2530   }
2531
2532 // MPY - Multiply and use full result
2533 // Rdd = mpy[u](Rs,Rt)
2534 let isCodeGenOnly = 0 in {
2535 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2536 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2537
2538 // Rxx[+-]= mpy[u](Rs,Rt)
2539 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2540 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2541 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2542 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2543 }
2544
2545 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2546                    (i64 (anyext (i32 IntRegs:$src2))))),
2547          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2548
2549 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2550                    (i64 (sext (i32 IntRegs:$src2))))),
2551          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2552
2553 def: Pat<(i64 (mul (is_sext_i32:$src1),
2554                    (is_sext_i32:$src2))),
2555          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2556
2557 // Multiply and accumulate, use full result.
2558 // Rxx[+-]=mpy(Rs,Rt)
2559
2560 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2561                    (mul (i64 (sext (i32 IntRegs:$src2))),
2562                         (i64 (sext (i32 IntRegs:$src3)))))),
2563          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2564
2565 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2566                    (mul (i64 (sext (i32 IntRegs:$src2))),
2567                         (i64 (sext (i32 IntRegs:$src3)))))),
2568          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2569
2570 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2571                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2572                         (i64 (anyext (i32 IntRegs:$src3)))))),
2573          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2574
2575 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2576                    (mul (i64 (zext (i32 IntRegs:$src2))),
2577                         (i64 (zext (i32 IntRegs:$src3)))))),
2578          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2579
2580 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2581                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2582                         (i64 (anyext (i32 IntRegs:$src3)))))),
2583          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2584
2585 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2586                    (mul (i64 (zext (i32 IntRegs:$src2))),
2587                         (i64 (zext (i32 IntRegs:$src3)))))),
2588          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2589
2590 //===----------------------------------------------------------------------===//
2591 // MTYPE/MPYH -
2592 //===----------------------------------------------------------------------===//
2593
2594 //===----------------------------------------------------------------------===//
2595 // MTYPE/MPYS +
2596 //===----------------------------------------------------------------------===//
2597 //===----------------------------------------------------------------------===//
2598 // MTYPE/MPYS -
2599 //===----------------------------------------------------------------------===//
2600
2601 //===----------------------------------------------------------------------===//
2602 // MTYPE/VB +
2603 //===----------------------------------------------------------------------===//
2604 //===----------------------------------------------------------------------===//
2605 // MTYPE/VB -
2606 //===----------------------------------------------------------------------===//
2607
2608 //===----------------------------------------------------------------------===//
2609 // MTYPE/VH  +
2610 //===----------------------------------------------------------------------===//
2611 //===----------------------------------------------------------------------===//
2612 // MTYPE/VH  -
2613 //===----------------------------------------------------------------------===//
2614
2615 //===----------------------------------------------------------------------===//
2616 // ST +
2617 //===----------------------------------------------------------------------===//
2618 ///
2619 // Store doubleword.
2620 //===----------------------------------------------------------------------===//
2621 // Template class for non-predicated post increment stores with immediate offset
2622 //===----------------------------------------------------------------------===//
2623 let isPredicable = 1, hasSideEffects = 0, addrMode = PostInc in
2624 class T_store_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
2625                  bits<4> MajOp, bit isHalf >
2626   : STInst <(outs IntRegs:$_dst_),
2627             (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2628   mnemonic#"($src1++#$offset) = $src2"#!if(isHalf, ".h", ""),
2629   [], "$src1 = $_dst_" >,
2630   AddrModeRel {
2631     bits<5> src1;
2632     bits<5> src2;
2633     bits<7> offset;
2634     bits<4> offsetBits;
2635
2636     string ImmOpStr = !cast<string>(ImmOp);
2637     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
2638                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
2639                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
2640                                       /* s4_0Imm */ offset{3-0})));
2641     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
2642
2643     let IClass = 0b1010;
2644
2645     let Inst{27-25} = 0b101;
2646     let Inst{24-21} = MajOp;
2647     let Inst{20-16} = src1;
2648     let Inst{13}    = 0b0;
2649     let Inst{12-8}  = src2;
2650     let Inst{7}     = 0b0;
2651     let Inst{6-3}   = offsetBits;
2652     let Inst{1}     = 0b0;
2653   }
2654
2655 //===----------------------------------------------------------------------===//
2656 // Template class for predicated post increment stores with immediate offset
2657 //===----------------------------------------------------------------------===//
2658 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
2659 class T_pstore_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
2660                       bits<4> MajOp, bit isHalf, bit isPredNot, bit isPredNew >
2661   : STInst <(outs IntRegs:$_dst_),
2662             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2663   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2664   ") ")#mnemonic#"($src2++#$offset) = $src3"#!if(isHalf, ".h", ""),
2665   [], "$src2 = $_dst_" >,
2666   AddrModeRel {
2667     bits<2> src1;
2668     bits<5> src2;
2669     bits<7> offset;
2670     bits<5> src3;
2671     bits<4> offsetBits;
2672
2673     string ImmOpStr = !cast<string>(ImmOp);
2674     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
2675                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
2676                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
2677                                       /* s4_0Imm */ offset{3-0})));
2678
2679     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
2680     let isPredicatedNew = isPredNew;
2681     let isPredicatedFalse = isPredNot;
2682
2683     let IClass = 0b1010;
2684
2685     let Inst{27-25} = 0b101;
2686     let Inst{24-21} = MajOp;
2687     let Inst{20-16} = src2;
2688     let Inst{13} = 0b1;
2689     let Inst{12-8} = src3;
2690     let Inst{7} = isPredNew;
2691     let Inst{6-3} = offsetBits;
2692     let Inst{2} = isPredNot;
2693     let Inst{1-0} = src1;
2694   }
2695
2696 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2697                       Operand ImmOp, bits<4> MajOp, bit isHalf = 0 > {
2698
2699   let BaseOpcode = "POST_"#BaseOp in {
2700     def S2_#NAME#_pi : T_store_pi <mnemonic, RC, ImmOp, MajOp, isHalf>;
2701
2702     // Predicated
2703     def S2_p#NAME#t_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 0, 0>;
2704     def S2_p#NAME#f_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 1, 0>;
2705
2706     // Predicated new
2707     def S2_p#NAME#tnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
2708                                           isHalf, 0, 1>;
2709     def S2_p#NAME#fnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
2710                                           isHalf, 1, 1>;
2711   }
2712 }
2713
2714 let accessSize = ByteAccess, isCodeGenOnly = 0 in
2715 defm storerb: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm, 0b1000>;
2716
2717 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
2718 defm storerh: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm, 0b1010>;
2719
2720 let accessSize = WordAccess, isCodeGenOnly = 0 in
2721 defm storeri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm, 0b1100>;
2722
2723 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
2724 defm storerd: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm, 0b1110>;
2725
2726 let accessSize = HalfWordAccess, isNVStorable = 0, isCodeGenOnly = 0 in
2727 defm storerf: ST_PostInc <"memh", "STrih_H", IntRegs, s4_1Imm, 0b1011, 1>;
2728
2729 // Patterns for generating stores, where the address takes different forms:
2730 // - frameindex,,
2731 // - base + offset,
2732 // - simple (base address without offset).
2733 // These would usually be used together (via Storex_pat defined below), but
2734 // in some cases one may want to apply different properties (such as
2735 // AddedComplexity) to the individual patterns.
2736 class Storex_fi_pat<PatFrag Store, PatFrag Value, InstHexagon MI>
2737   : Pat<(Store Value:$Rs, AddrFI:$fi), (MI AddrFI:$fi, 0, Value:$Rs)>;
2738 class Storex_add_pat<PatFrag Store, PatFrag Value, PatFrag ImmPred,
2739                      InstHexagon MI>
2740   : Pat<(Store Value:$Rt, (add (i32 IntRegs:$Rs), ImmPred:$Off)),
2741         (MI IntRegs:$Rs, imm:$Off, Value:$Rt)>;
2742
2743 multiclass Storex_pat<PatFrag Store, PatFrag Value, PatLeaf ImmPred,
2744                       InstHexagon MI> {
2745   def: Storex_fi_pat  <Store, Value, MI>;
2746   def: Storex_add_pat <Store, Value, ImmPred, MI>;
2747 }
2748
2749 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2750                            s4_3ImmPred:$offset),
2751           (S2_storerb_pi IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2752
2753 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2754                             s4_3ImmPred:$offset),
2755           (S2_storerh_pi IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2756
2757 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2758           (S2_storeri_pi IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2759
2760 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2761                        s4_3ImmPred:$offset),
2762           (S2_storerd_pi IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2763
2764 //===----------------------------------------------------------------------===//
2765 // Template class for post increment stores with register offset.
2766 //===----------------------------------------------------------------------===//
2767 let isNVStorable = 1 in
2768 class T_store_pr <string mnemonic, RegisterClass RC, bits<3> MajOp,
2769                      MemAccessSize AccessSz, bit isHalf = 0>
2770   : STInst <(outs IntRegs:$_dst_),
2771             (ins IntRegs:$src1, ModRegs:$src2, RC:$src3),
2772   mnemonic#"($src1++$src2) = $src3"#!if(isHalf, ".h", ""),
2773   [], "$src1 = $_dst_" > {
2774     bits<5> src1;
2775     bits<1> src2;
2776     bits<5> src3;
2777     let accessSize = AccessSz;
2778
2779     let IClass = 0b1010;
2780
2781     let Inst{27-24} = 0b1101;
2782     let Inst{23-21} = MajOp;
2783     let Inst{20-16} = src1;
2784     let Inst{13} = src2;
2785     let Inst{12-8} = src3;
2786     let Inst{7} = 0b0;
2787   }
2788
2789 let isCodeGenOnly = 0 in {
2790 def S2_storerb_pr : T_store_pr<"memb", IntRegs, 0b000, ByteAccess>;
2791 def S2_storerh_pr : T_store_pr<"memh", IntRegs, 0b010, HalfWordAccess>;
2792 def S2_storeri_pr : T_store_pr<"memw", IntRegs, 0b100, WordAccess>;
2793 def S2_storerd_pr : T_store_pr<"memd", DoubleRegs, 0b110, DoubleWordAccess>;
2794
2795 def S2_storerf_pr : T_store_pr<"memh", IntRegs, 0b011, HalfWordAccess, 1>;
2796 }
2797 let opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
2798 class T_store_io <string mnemonic, RegisterClass RC, Operand ImmOp,
2799                  bits<3>MajOp, bit isH = 0>
2800   : STInst <(outs),
2801             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2802   mnemonic#"($src1+#$src2) = $src3"#!if(isH,".h","")>,
2803   AddrModeRel, ImmRegRel {
2804     bits<5> src1;
2805     bits<14> src2; // Actual address offset
2806     bits<5> src3;
2807     bits<11> offsetBits; // Represents offset encoding
2808
2809     string ImmOpStr = !cast<string>(ImmOp);
2810
2811     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
2812                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
2813                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
2814                                         /* s11_0Ext */ 11)));
2815     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), src2{13-3},
2816                      !if (!eq(ImmOpStr, "s11_2Ext"), src2{12-2},
2817                      !if (!eq(ImmOpStr, "s11_1Ext"), src2{11-1},
2818                                       /* s11_0Ext */ src2{10-0})));
2819     let IClass = 0b1010;
2820
2821     let Inst{27} = 0b0;
2822     let Inst{26-25} = offsetBits{10-9};
2823     let Inst{24} = 0b1;
2824     let Inst{23-21} = MajOp;
2825     let Inst{20-16} = src1;
2826     let Inst{13} = offsetBits{8};
2827     let Inst{12-8} = src3;
2828     let Inst{7-0} = offsetBits{7-0};
2829   }
2830
2831 let opExtendable = 2, isPredicated = 1 in
2832 class T_pstore_io <string mnemonic, RegisterClass RC, Operand ImmOp,
2833                    bits<3>MajOp, bit PredNot, bit isPredNew, bit isH = 0>
2834   : STInst <(outs),
2835             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
2836   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2837   ") ")#mnemonic#"($src2+#$src3) = $src4"#!if(isH,".h",""),
2838   [],"",V2LDST_tc_st_SLOT01 >,
2839    AddrModeRel, ImmRegRel {
2840     bits<2> src1;
2841     bits<5> src2;
2842     bits<9> src3; // Actual address offset
2843     bits<5> src4;
2844     bits<6> offsetBits; // Represents offset encoding
2845
2846     let isPredicatedNew = isPredNew;
2847     let isPredicatedFalse = PredNot;
2848
2849     string ImmOpStr = !cast<string>(ImmOp);
2850     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
2851                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
2852                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
2853                                         /* u6_0Ext */ 6)));
2854     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), src3{8-3},
2855                      !if (!eq(ImmOpStr, "u6_2Ext"), src3{7-2},
2856                      !if (!eq(ImmOpStr, "u6_1Ext"), src3{6-1},
2857                                       /* u6_0Ext */ src3{5-0})));
2858      let IClass = 0b0100;
2859
2860     let Inst{27} = 0b0;
2861     let Inst{26} = PredNot;
2862     let Inst{25} = isPredNew;
2863     let Inst{24} = 0b0;
2864     let Inst{23-21} = MajOp;
2865     let Inst{20-16} = src2;
2866     let Inst{13} = offsetBits{5};
2867     let Inst{12-8} = src4;
2868     let Inst{7-3} = offsetBits{4-0};
2869     let Inst{1-0} = src1;
2870   }
2871
2872 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2873 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2874                  Operand ImmOp, Operand predImmOp, bits<3> MajOp, bit isH = 0> {
2875   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2876     def S2_#NAME#_io : T_store_io <mnemonic, RC, ImmOp, MajOp, isH>;
2877
2878     // Predicated
2879     def S2_p#NAME#t_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 0, 0, isH>;
2880     def S2_p#NAME#f_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 1, 0, isH>;
2881
2882     // Predicated new
2883     def S4_p#NAME#tnew_io : T_pstore_io <mnemonic, RC, predImmOp,
2884                                          MajOp, 0, 1, isH>;
2885     def S4_p#NAME#fnew_io : T_pstore_io <mnemonic, RC, predImmOp,
2886                                          MajOp, 1, 1, isH>;
2887   }
2888 }
2889
2890 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
2891   let accessSize = ByteAccess in
2892     defm storerb: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext, u6_0Ext, 0b000>;
2893
2894   let accessSize = HalfWordAccess, opExtentAlign = 1 in
2895     defm storerh: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext, u6_1Ext, 0b010>;
2896
2897   let accessSize = WordAccess, opExtentAlign = 2 in
2898     defm storeri: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext, u6_2Ext, 0b100>;
2899
2900   let accessSize = DoubleWordAccess, isNVStorable = 0, opExtentAlign = 3 in
2901     defm storerd: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2902                             u6_3Ext, 0b110>;
2903
2904   let accessSize = HalfWordAccess, opExtentAlign = 1 in
2905     defm storerf: ST_Idxd < "memh", "STrif", IntRegs, s11_1Ext,
2906                             u6_1Ext, 0b011, 1>;
2907 }
2908
2909 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2910           (S2_storerb_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
2911
2912 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2913           (S2_storerh_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
2914
2915 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2916           (S2_storeri_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
2917
2918 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2919           (S2_storerd_io AddrFI:$addr, 0, (i64 DoubleRegs:$src1))>;
2920
2921
2922 let AddedComplexity = 10 in {
2923 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2924                                                   s11_0ExtPred:$offset)),
2925           (S2_storerb_io IntRegs:$src2, s11_0ImmPred:$offset,
2926                          (i32 IntRegs:$src1))>;
2927
2928 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2929                                                    s11_1ExtPred:$offset)),
2930           (S2_storerh_io IntRegs:$src2, s11_1ImmPred:$offset,
2931                          (i32 IntRegs:$src1))>;
2932
2933 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2934                                            s11_2ExtPred:$offset)),
2935           (S2_storeri_io IntRegs:$src2, s11_2ImmPred:$offset,
2936                          (i32 IntRegs:$src1))>;
2937
2938 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2939                                               s11_3ExtPred:$offset)),
2940           (S2_storerd_io IntRegs:$src2, s11_3ImmPred:$offset,
2941                          (i64 DoubleRegs:$src1))>;
2942 }
2943
2944 // memh(Rx++#s4:1)=Rt.H
2945
2946 // Store predicate.
2947 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 13,
2948     isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in
2949 def STriw_pred : STInst<(outs),
2950       (ins IntRegs:$addr, s11_2Ext:$off, PredRegs:$src1),
2951       ".error \"should not emit\"", []>;
2952
2953 // S2_allocframe: Allocate stack frame.
2954 let Defs = [R29, R30], Uses = [R29, R31, R30],
2955     hasSideEffects = 0, accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
2956 def S2_allocframe: ST0Inst <
2957   (outs), (ins u11_3Imm:$u11_3),
2958   "allocframe(#$u11_3)" > {
2959     bits<14> u11_3;
2960
2961     let IClass = 0b1010;
2962     let Inst{27-16} = 0b000010011101;
2963     let Inst{13-11} = 0b000;
2964     let Inst{10-0} = u11_3{13-3};
2965   }
2966
2967 // S2_storer[bhwdf]_pci: Store byte/half/word/double.
2968 // S2_storer[bhwdf]_pci -> S2_storerbnew_pci
2969 let Uses = [CS], isNVStorable = 1 in
2970 class T_store_pci <string mnemonic, RegisterClass RC,
2971                          Operand Imm, bits<4>MajOp,
2972                          MemAccessSize AlignSize, string RegSrc = "Rt">
2973   : STInst <(outs IntRegs:$_dst_),
2974   (ins IntRegs:$Rz, Imm:$offset, ModRegs:$Mu, RC:$Rt),
2975   #mnemonic#"($Rz ++ #$offset:circ($Mu)) = $"#RegSrc#"",
2976   [] ,
2977   "$Rz = $_dst_" > {
2978     bits<5> Rz;
2979     bits<7> offset;
2980     bits<1> Mu;
2981     bits<5> Rt;
2982     let accessSize = AlignSize;
2983
2984     let IClass = 0b1010;
2985     let Inst{27-25} = 0b100;
2986     let Inst{24-21} = MajOp;
2987     let Inst{20-16} = Rz;
2988     let Inst{13} = Mu;
2989     let Inst{12-8} = Rt;
2990     let Inst{7} = 0b0;
2991     let Inst{6-3} =
2992       !if (!eq(!cast<string>(AlignSize), "DoubleWordAccess"), offset{6-3},
2993       !if (!eq(!cast<string>(AlignSize), "WordAccess"),       offset{5-2},
2994       !if (!eq(!cast<string>(AlignSize), "HalfWordAccess"),   offset{4-1},
2995                                        /* ByteAccess */       offset{3-0})));
2996     let Inst{1} = 0b0;
2997   }
2998
2999 let isCodeGenOnly = 0 in {
3000 def S2_storerb_pci : T_store_pci<"memb", IntRegs, s4_0Imm, 0b1000,
3001                                         ByteAccess>;
3002 def S2_storerh_pci : T_store_pci<"memh", IntRegs, s4_1Imm, 0b1010,
3003                                         HalfWordAccess>;
3004 def S2_storerf_pci : T_store_pci<"memh", IntRegs, s4_1Imm, 0b1011,
3005                                         HalfWordAccess, "Rt.h">;
3006 def S2_storeri_pci : T_store_pci<"memw", IntRegs, s4_2Imm, 0b1100,
3007                                         WordAccess>;
3008 def S2_storerd_pci : T_store_pci<"memd", DoubleRegs, s4_3Imm, 0b1110,
3009                                         DoubleWordAccess>;
3010 }
3011
3012 //===----------------------------------------------------------------------===//
3013 // Circular stores with auto-increment register
3014 //===----------------------------------------------------------------------===//
3015 let Uses = [CS], isNVStorable = 1, isCodeGenOnly = 0 in
3016 class T_store_pcr <string mnemonic, RegisterClass RC, bits<4>MajOp,
3017                                MemAccessSize AlignSize, string RegSrc = "Rt">
3018   : STInst <(outs IntRegs:$_dst_),
3019   (ins IntRegs:$Rz, ModRegs:$Mu, RC:$Rt),
3020   #mnemonic#"($Rz ++ I:circ($Mu)) = $"#RegSrc#"",
3021   [],
3022   "$Rz = $_dst_" > {
3023     bits<5> Rz;
3024     bits<1> Mu;
3025     bits<5> Rt;
3026
3027     let accessSize = AlignSize;
3028
3029     let IClass = 0b1010;
3030     let Inst{27-25} = 0b100;
3031     let Inst{24-21} = MajOp;
3032     let Inst{20-16} = Rz;
3033     let Inst{13} = Mu;
3034     let Inst{12-8} = Rt;
3035     let Inst{7} = 0b0;
3036     let Inst{1} = 0b1;
3037   }
3038
3039 let isCodeGenOnly = 0 in {
3040 def S2_storerb_pcr : T_store_pcr<"memb", IntRegs, 0b1000, ByteAccess>;
3041 def S2_storerh_pcr : T_store_pcr<"memh", IntRegs, 0b1010, HalfWordAccess>;
3042 def S2_storeri_pcr : T_store_pcr<"memw", IntRegs, 0b1100, WordAccess>;
3043 def S2_storerd_pcr : T_store_pcr<"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
3044 def S2_storerf_pcr : T_store_pcr<"memh", IntRegs, 0b1011,
3045                                  HalfWordAccess, "Rt.h">;
3046 }
3047
3048 //===----------------------------------------------------------------------===//
3049 // Bit-reversed stores with auto-increment register
3050 //===----------------------------------------------------------------------===//
3051 let hasSideEffects = 0 in
3052 class T_store_pbr<string mnemonic, RegisterClass RC,
3053                             MemAccessSize addrSize, bits<3> majOp,
3054                             bit isHalf = 0>
3055   : STInst
3056     <(outs IntRegs:$_dst_),
3057      (ins IntRegs:$Rz, ModRegs:$Mu, RC:$src),
3058      #mnemonic#"($Rz ++ $Mu:brev) = $src"#!if (!eq(isHalf, 1), ".h", ""),
3059      [], "$Rz = $_dst_" > {
3060
3061       let accessSize = addrSize;
3062
3063       bits<5> Rz;
3064       bits<1> Mu;
3065       bits<5> src;
3066
3067       let IClass = 0b1010;
3068
3069       let Inst{27-24} = 0b1111;
3070       let Inst{23-21} = majOp;
3071       let Inst{7} = 0b0;
3072       let Inst{20-16} = Rz;
3073       let Inst{13} = Mu;
3074       let Inst{12-8} = src;
3075     }
3076
3077 let isNVStorable = 1, isCodeGenOnly = 0 in {
3078   let BaseOpcode = "S2_storerb_pbr" in
3079   def S2_storerb_pbr : T_store_pbr<"memb", IntRegs, ByteAccess,
3080                                              0b000>, NewValueRel;
3081   let BaseOpcode = "S2_storerh_pbr" in
3082   def S2_storerh_pbr : T_store_pbr<"memh", IntRegs, HalfWordAccess,
3083                                              0b010>, NewValueRel;
3084   let BaseOpcode = "S2_storeri_pbr" in
3085   def S2_storeri_pbr : T_store_pbr<"memw", IntRegs, WordAccess,
3086                                              0b100>, NewValueRel;
3087 }
3088 let isCodeGenOnly = 0 in {
3089 def S2_storerf_pbr : T_store_pbr<"memh", IntRegs, HalfWordAccess, 0b011, 1>;
3090 def S2_storerd_pbr : T_store_pbr<"memd", DoubleRegs, DoubleWordAccess, 0b110>;
3091 }
3092
3093 //===----------------------------------------------------------------------===//
3094 // ST -
3095 //===----------------------------------------------------------------------===//
3096
3097 //===----------------------------------------------------------------------===//
3098 // STYPE/ALU +
3099 //===----------------------------------------------------------------------===//
3100 // Logical NOT.
3101 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
3102                "$dst = not($src1)",
3103                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
3104
3105
3106 //===----------------------------------------------------------------------===//
3107 // STYPE/ALU -
3108 //===----------------------------------------------------------------------===//
3109
3110 let hasSideEffects = 0 in
3111 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3112                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
3113   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
3114   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
3115   [], "", S_2op_tc_1_SLOT23 > {
3116     bits<5> dst;
3117     bits<5> src;
3118
3119     let IClass = 0b1000;
3120
3121     let Inst{27-24} = RegTyBits;
3122     let Inst{23-22} = MajOp;
3123     let Inst{21} = 0b0;
3124     let Inst{20-16} = src;
3125     let Inst{7-5} = MinOp;
3126     let Inst{4-0} = dst;
3127   }
3128
3129 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
3130   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
3131
3132 let hasNewValue = 1 in
3133 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3134   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
3135
3136 let hasNewValue = 1 in
3137 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3138   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
3139
3140 // Sign extend word to doubleword
3141 let isCodeGenOnly = 0 in
3142 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
3143
3144 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
3145
3146 // Swizzle the bytes of a word
3147 let isCodeGenOnly = 0 in
3148 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
3149
3150 // Saturate
3151 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
3152   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
3153   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
3154   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
3155   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
3156   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
3157 }
3158
3159 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
3160   // Absolute value word
3161   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
3162
3163   let Defs = [USR_OVF] in
3164   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
3165
3166   // Negate with saturation
3167   let Defs = [USR_OVF] in
3168   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
3169 }
3170
3171 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
3172                       (i32 (sub 0, (i32 IntRegs:$src))),
3173                       (i32 IntRegs:$src))),
3174          (A2_abs IntRegs:$src)>;
3175
3176 let AddedComplexity = 50 in
3177 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
3178                         (i32 IntRegs:$src)),
3179                    (sra (i32 IntRegs:$src), (i32 31)))),
3180          (A2_abs IntRegs:$src)>;
3181
3182 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3183                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
3184                 bit isSat, bit isRnd, list<dag> pattern = []>
3185   : SInst <(outs RCOut:$dst),
3186   (ins RCIn:$src, u5Imm:$u5),
3187   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
3188                                    #!if(isRnd, ":rnd", ""),
3189   pattern, "", S_2op_tc_2_SLOT23> {
3190     bits<5> dst;
3191     bits<5> src;
3192     bits<5> u5;
3193
3194     let IClass = 0b1000;
3195
3196     let Inst{27-24} = RegTyBits;
3197     let Inst{23-21} = MajOp;
3198     let Inst{20-16} = src;
3199     let Inst{13} = 0b0;
3200     let Inst{12-8} = u5;
3201     let Inst{7-5} = MinOp;
3202     let Inst{4-0} = dst;
3203   }
3204
3205 class T_S2op_2_di <string mnemonic, bits<3> MajOp, bits<3> MinOp>
3206   : T_S2op_2 <mnemonic, 0b1000, DoubleRegs, IntRegs, MajOp, MinOp, 0, 0>;
3207
3208 let hasNewValue = 1 in
3209 class T_S2op_2_id <string mnemonic, bits<3> MajOp, bits<3> MinOp>
3210   : T_S2op_2 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, 0, 0>;
3211
3212 let hasNewValue = 1 in
3213 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
3214                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
3215   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
3216               isSat, isRnd, pattern>;
3217
3218 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
3219   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
3220     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
3221                                     (u5ImmPred:$u5)))]>;
3222
3223 // Arithmetic/logical shift right/left by immediate
3224 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
3225   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
3226   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
3227   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
3228 }
3229
3230 // Shift left by immediate with saturation
3231 let Defs = [USR_OVF], isCodeGenOnly = 0 in
3232 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
3233
3234 // Shift right with round
3235 let isCodeGenOnly = 0 in
3236 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
3237
3238 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
3239                              (i32 1))),
3240                    (i32 1))),
3241          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
3242
3243 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
3244   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
3245            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
3246   bits<5> Rss;
3247   bits<5> Rdd;
3248   let IClass = 0b1000;
3249   let Inst{27-24} = 0;
3250   let Inst{23-22} = MajOp;
3251   let Inst{20-16} = Rss;
3252   let Inst{7-5} = minOp;
3253   let Inst{4-0} = Rdd;
3254 }
3255
3256 let isCodeGenOnly = 0 in {
3257 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
3258 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
3259 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
3260 }
3261
3262 // Innterleave/deinterleave
3263 let isCodeGenOnly = 0 in {
3264 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
3265 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
3266 }
3267
3268 //===----------------------------------------------------------------------===//
3269 // STYPE/BIT +
3270 //===----------------------------------------------------------------------===//
3271 // Bit count
3272
3273 let hasSideEffects = 0, hasNewValue = 1 in
3274 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
3275                 dag Out, dag Inp>
3276     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
3277   bits<5> Rs;
3278   bits<5> Rd;
3279   let IClass = 0b1000;
3280   let Inst{27} = 0b1;
3281   let Inst{26} = Is32;
3282   let Inst{25-24} = 0b00;
3283   let Inst{23-21} = MajOp;
3284   let Inst{20-16} = Rs;
3285   let Inst{7-5} = MinOp;
3286   let Inst{4-0} = Rd;
3287 }
3288
3289 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
3290     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
3291                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
3292
3293 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
3294     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
3295                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
3296
3297 let isCodeGenOnly = 0 in {
3298 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
3299 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
3300 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
3301 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
3302 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
3303 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
3304 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
3305 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
3306 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
3307 }
3308
3309 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
3310 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
3311 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
3312 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
3313 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
3314 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
3315
3316 // Bit set/clear/toggle
3317
3318 let hasSideEffects = 0, hasNewValue = 1 in
3319 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
3320     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
3321             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
3322   bits<5> Rd;
3323   bits<5> Rs;
3324   bits<5> u5;
3325   let IClass = 0b1000;
3326   let Inst{27-21} = 0b1100110;
3327   let Inst{20-16} = Rs;
3328   let Inst{13} = 0b0;
3329   let Inst{12-8} = u5;
3330   let Inst{7-5} = MinOp;
3331   let Inst{4-0} = Rd;
3332 }
3333
3334 let hasSideEffects = 0, hasNewValue = 1 in
3335 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
3336     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
3337             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
3338   bits<5> Rd;
3339   bits<5> Rs;
3340   bits<5> Rt;
3341   let IClass = 0b1100;
3342   let Inst{27-22} = 0b011010;
3343   let Inst{20-16} = Rs;
3344   let Inst{12-8} = Rt;
3345   let Inst{7-6} = MinOp;
3346   let Inst{4-0} = Rd;
3347 }
3348
3349 let isCodeGenOnly = 0 in {
3350 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
3351 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
3352 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
3353 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
3354 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
3355 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
3356 }
3357
3358 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
3359          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3360 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3361          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3362 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3363          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3364 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
3365          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3366 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3367          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3368 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3369          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
3370
3371 // Bit test
3372
3373 let hasSideEffects = 0 in
3374 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
3375     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
3376             "$Pd = "#MnOp#"($Rs, #$u5)",
3377             [], "", S_2op_tc_2early_SLOT23> {
3378   bits<2> Pd;
3379   bits<5> Rs;
3380   bits<5> u5;
3381   let IClass = 0b1000;
3382   let Inst{27-24} = 0b0101;
3383   let Inst{23-21} = MajOp;
3384   let Inst{20-16} = Rs;
3385   let Inst{13} = 0;
3386   let Inst{12-8} = u5;
3387   let Inst{1-0} = Pd;
3388 }
3389
3390 let hasSideEffects = 0 in
3391 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
3392     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3393             "$Pd = "#MnOp#"($Rs, $Rt)",
3394             [], "", S_3op_tc_2early_SLOT23> {
3395   bits<2> Pd;
3396   bits<5> Rs;
3397   bits<5> Rt;
3398   let IClass = 0b1100;
3399   let Inst{27-22} = 0b011100;
3400   let Inst{21} = IsNeg;
3401   let Inst{20-16} = Rs;
3402   let Inst{12-8} = Rt;
3403   let Inst{1-0} = Pd;
3404 }
3405
3406 let isCodeGenOnly = 0 in {
3407 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
3408 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
3409 }
3410
3411 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
3412   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
3413            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3414   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
3415            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3416   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
3417            (S2_tstbit_i IntRegs:$Rs, 0)>;
3418   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
3419            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
3420 }
3421 let hasSideEffects = 0 in
3422 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3423     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3424             "$Pd = "#MnOp#"($Rs, #$u6)",
3425             [], "", S_2op_tc_2early_SLOT23> {
3426   bits<2> Pd;
3427   bits<5> Rs;
3428   bits<6> u6;
3429   let IClass = 0b1000;
3430   let Inst{27-24} = 0b0101;
3431   let Inst{23-22} = MajOp;
3432   let Inst{21} = IsNeg;
3433   let Inst{20-16} = Rs;
3434   let Inst{13-8} = u6;
3435   let Inst{1-0} = Pd;
3436 }
3437
3438 let hasSideEffects = 0 in
3439 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3440     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3441             "$Pd = "#MnOp#"($Rs, $Rt)",
3442             [], "", S_3op_tc_2early_SLOT23> {
3443   bits<2> Pd;
3444   bits<5> Rs;
3445   bits<5> Rt;
3446   let IClass = 0b1100;
3447   let Inst{27-24} = 0b0111;
3448   let Inst{23-22} = MajOp;
3449   let Inst{21} = IsNeg;
3450   let Inst{20-16} = Rs;
3451   let Inst{12-8} = Rt;
3452   let Inst{1-0} = Pd;
3453 }
3454
3455 let isCodeGenOnly = 0 in {
3456 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3457 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3458 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3459 }
3460
3461 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3462   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3463            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3464   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3465            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3466 }
3467
3468 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3469 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3470          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3471
3472 //===----------------------------------------------------------------------===//
3473 // STYPE/BIT -
3474 //===----------------------------------------------------------------------===//
3475
3476 //===----------------------------------------------------------------------===//
3477 // STYPE/COMPLEX +
3478 //===----------------------------------------------------------------------===//
3479 //===----------------------------------------------------------------------===//
3480 // STYPE/COMPLEX -
3481 //===----------------------------------------------------------------------===//
3482
3483 //===----------------------------------------------------------------------===//
3484 // XTYPE/PERM +
3485 //===----------------------------------------------------------------------===//
3486
3487 //===----------------------------------------------------------------------===//
3488 // XTYPE/PERM -
3489 //===----------------------------------------------------------------------===//
3490
3491 //===----------------------------------------------------------------------===//
3492 // STYPE/PRED +
3493 //===----------------------------------------------------------------------===//
3494
3495 // Predicate transfer.
3496 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3497 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3498       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3499   bits<5> Rd;
3500   bits<2> Ps;
3501
3502   let IClass = 0b1000;
3503   let Inst{27-24} = 0b1001;
3504   let Inst{22} = 0b1;
3505   let Inst{17-16} = Ps;
3506   let Inst{4-0} = Rd;
3507 }
3508
3509 // Transfer general register to predicate.
3510 let hasSideEffects = 0, isCodeGenOnly = 0 in
3511 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3512       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3513   bits<2> Pd;
3514   bits<5> Rs;
3515
3516   let IClass = 0b1000;
3517   let Inst{27-21} = 0b0101010;
3518   let Inst{20-16} = Rs;
3519   let Inst{1-0} = Pd;
3520 }
3521
3522
3523 //===----------------------------------------------------------------------===//
3524 // STYPE/PRED -
3525 //===----------------------------------------------------------------------===//
3526
3527 //===----------------------------------------------------------------------===//
3528 // STYPE/SHIFT +
3529 //===----------------------------------------------------------------------===//
3530 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3531                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3532   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3533            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3534            pattern> {
3535   bits<5> src1;
3536   bits<5> dst;
3537   let IClass = 0b1000;
3538   let Inst{27-24} = 0;
3539   let Inst{23-21} = MajOp;
3540   let Inst{20-16} = src1;
3541   let Inst{7-5} = MinOp;
3542   let Inst{4-0} = dst;
3543 }
3544
3545 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3546   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3547   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3548                                         u6ImmPred:$src2))]> {
3549   bits<6> src2;
3550   let Inst{13-8} = src2;
3551 }
3552
3553 // Shift by immediate.
3554 let isCodeGenOnly = 0 in {
3555 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3556 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3557 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3558 }
3559
3560 // Shift left by small amount and add.
3561 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3562     isCodeGenOnly = 0 in
3563 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3564                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3565   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3566   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3567                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3568   "", S_3op_tc_2_SLOT23> {
3569     bits<5> Rd;
3570     bits<5> Rt;
3571     bits<5> Rs;
3572     bits<3> u3;
3573
3574     let IClass = 0b1100;
3575
3576     let Inst{27-21} = 0b0100000;
3577     let Inst{20-16} = Rs;
3578     let Inst{13}    = 0b0;
3579     let Inst{12-8}  = Rt;
3580     let Inst{7-5}   = u3;
3581     let Inst{4-0}   = Rd;
3582   }
3583
3584 //===----------------------------------------------------------------------===//
3585 // STYPE/SHIFT -
3586 //===----------------------------------------------------------------------===//
3587
3588 //===----------------------------------------------------------------------===//
3589 // STYPE/VH +
3590 //===----------------------------------------------------------------------===//
3591 //===----------------------------------------------------------------------===//
3592 // STYPE/VH -
3593 //===----------------------------------------------------------------------===//
3594
3595 //===----------------------------------------------------------------------===//
3596 // STYPE/VW +
3597 //===----------------------------------------------------------------------===//
3598 //===----------------------------------------------------------------------===//
3599 // STYPE/VW -
3600 //===----------------------------------------------------------------------===//
3601
3602 //===----------------------------------------------------------------------===//
3603 // SYSTEM/SUPER +
3604 //===----------------------------------------------------------------------===//
3605
3606 //===----------------------------------------------------------------------===//
3607 // SYSTEM/USER +
3608 //===----------------------------------------------------------------------===//
3609 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3610
3611 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3612 def BARRIER : SYSInst<(outs), (ins),
3613                      "barrier",
3614                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3615   let Inst{31-28} = 0b1010;
3616   let Inst{27-21} = 0b1000000;
3617 }
3618
3619 //===----------------------------------------------------------------------===//
3620 // SYSTEM/SUPER -
3621 //===----------------------------------------------------------------------===//
3622 //===----------------------------------------------------------------------===//
3623 // CRUSER - Type.
3624 //===----------------------------------------------------------------------===//
3625 // HW loop
3626 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3627     opExtendable = 0, hasSideEffects = 0 in
3628 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3629          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3630            #mnemonic#"($offset, #$src2)",
3631            [], "" , CR_tc_3x_SLOT3> {
3632     bits<9> offset;
3633     bits<10> src2;
3634
3635     let IClass = 0b0110;
3636
3637     let Inst{27-22} = 0b100100;
3638     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3639     let Inst{20-16} = src2{9-5};
3640     let Inst{12-8} = offset{8-4};
3641     let Inst{7-5} = src2{4-2};
3642     let Inst{4-3} = offset{3-2};
3643     let Inst{1-0} = src2{1-0};
3644 }
3645
3646 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3647     opExtendable = 0, hasSideEffects = 0 in
3648 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3649          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3650            #mnemonic#"($offset, $src2)",
3651            [], "" ,CR_tc_3x_SLOT3> {
3652     bits<9> offset;
3653     bits<5> src2;
3654
3655     let IClass = 0b0110;
3656
3657     let Inst{27-22} = 0b000000;
3658     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3659     let Inst{20-16} = src2;
3660     let Inst{12-8} = offset{8-4};
3661     let Inst{4-3} = offset{3-2};
3662   }
3663
3664 multiclass LOOP_ri<string mnemonic> {
3665   def i : LOOP_iBase<mnemonic, brtarget>;
3666   def r : LOOP_rBase<mnemonic, brtarget>;
3667 }
3668
3669
3670 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3671 defm J2_loop0 : LOOP_ri<"loop0">;
3672
3673 // Interestingly only loop0's appear to set usr.lpcfg
3674 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3675 defm J2_loop1 : LOOP_ri<"loop1">;
3676
3677 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3678     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3679 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3680                        ":endloop0",
3681                        []>;
3682 }
3683
3684 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3685     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3686 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3687                        ":endloop1",
3688                        []>;
3689 }
3690
3691 // Pipelined loop instructions, sp[123]loop0
3692 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3693     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3694     opExtendable = 0, isPredicateLate = 1 in
3695 class SPLOOP_iBase<string SP, bits<2> op>
3696   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3697   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3698     bits<9> r7_2;
3699     bits<10> U10;
3700
3701     let IClass = 0b0110;
3702
3703     let Inst{22-21} = op;
3704     let Inst{27-23} = 0b10011;
3705     let Inst{20-16} = U10{9-5};
3706     let Inst{12-8} = r7_2{8-4};
3707     let Inst{7-5} = U10{4-2};
3708     let Inst{4-3} = r7_2{3-2};
3709     let Inst{1-0} = U10{1-0};
3710   }
3711
3712 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3713     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3714     opExtendable = 0, isPredicateLate = 1 in
3715 class SPLOOP_rBase<string SP, bits<2> op>
3716   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3717   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3718     bits<9> r7_2;
3719     bits<5> Rs;
3720
3721     let IClass = 0b0110;
3722
3723     let Inst{22-21} = op;
3724     let Inst{27-23} = 0b00001;
3725     let Inst{20-16} = Rs;
3726     let Inst{12-8} = r7_2{8-4};
3727     let Inst{4-3} = r7_2{3-2};
3728   }
3729
3730 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3731   def i : SPLOOP_iBase<mnemonic, op>;
3732   def r : SPLOOP_rBase<mnemonic, op>;
3733 }
3734
3735 let isCodeGenOnly = 0 in {
3736 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3737 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3738 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3739 }
3740
3741 // Transfer to/from Control/GPR Guest/GPR
3742 let hasSideEffects = 0 in
3743 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3744   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3745   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3746     bits<5> dst;
3747     bits<5> src;
3748
3749     let IClass = 0b0110;
3750
3751     let Inst{27-25} = 0b001;
3752     let Inst{24} = isDouble;
3753     let Inst{23-21} = 0b001;
3754     let Inst{20-16} = src;
3755     let Inst{4-0} = dst;
3756   }
3757 let isCodeGenOnly = 0 in
3758 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3759 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3760 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3761
3762 let hasSideEffects = 0 in
3763 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3764   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3765   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3766     bits<5> dst;
3767     bits<5> src;
3768
3769     let IClass = 0b0110;
3770
3771     let Inst{27-26} = 0b10;
3772     let Inst{25} = isSingle;
3773     let Inst{24-21} = 0b0000;
3774     let Inst{20-16} = src;
3775     let Inst{4-0} = dst;
3776   }
3777
3778 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3779 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3780 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3781 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3782
3783 // Y4_trace: Send value to etm trace.
3784 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3785 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3786   "trace($Rs)"> {
3787     bits<5> Rs;
3788
3789     let IClass = 0b0110;
3790     let Inst{27-21} = 0b0010010;
3791     let Inst{20-16} = Rs;
3792   }
3793
3794 let AddedComplexity = 100, isPredicated = 1 in
3795 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3796             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3797             "Error; should not emit",
3798             [(set (i32 IntRegs:$dst),
3799              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3800                           s12ImmPred:$src3)))]>;
3801
3802 let AddedComplexity = 100, isPredicated = 1 in
3803 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3804             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3805             "Error; should not emit",
3806             [(set (i32 IntRegs:$dst),
3807              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3808                           (i32 IntRegs:$src3))))]>;
3809
3810 let AddedComplexity = 100, isPredicated = 1 in
3811 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3812                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3813                      "Error; should not emit",
3814                      [(set (i32 IntRegs:$dst),
3815                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3816                                         s12ImmPred:$src3)))]>;
3817
3818 // Generate frameindex addresses.
3819 let isReMaterializable = 1 in
3820 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3821              "$dst = add($src1)",
3822              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3823
3824 // Support for generating global address.
3825 // Taken from X86InstrInfo.td.
3826 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3827                                             SDTCisVT<0, i32>,
3828                                             SDTCisVT<1, i32>,
3829                                             SDTCisPtrTy<0>]>;
3830 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3831 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3832
3833 // HI/LO Instructions
3834 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3835 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3836                   "$dst.l = #LO($global)",
3837                   []>;
3838
3839 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3840 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3841                   "$dst.h = #HI($global)",
3842                   []>;
3843
3844 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3845 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3846                   "$dst.l = #LO($imm_value)",
3847                   []>;
3848
3849
3850 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3851 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3852                   "$dst.h = #HI($imm_value)",
3853                   []>;
3854
3855 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3856 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3857                   "$dst.l = #LO($jt)",
3858                   []>;
3859
3860 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3861 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3862                   "$dst.h = #HI($jt)",
3863                   []>;
3864
3865
3866 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3867 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3868                   "$dst.l = #LO($label)",
3869                   []>;
3870
3871 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3872 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3873                   "$dst.h = #HI($label)",
3874                   []>;
3875
3876 // This pattern is incorrect. When we add small data, we should change
3877 // this pattern to use memw(#foo).
3878 // This is for sdata.
3879 let isMoveImm = 1 in
3880 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3881               "$dst = CONST32(#$global)",
3882               [(set (i32 IntRegs:$dst),
3883                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3884
3885 // This is for non-sdata.
3886 let isReMaterializable = 1, isMoveImm = 1 in
3887 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3888                   "$dst = CONST32(#$global)",
3889                   [(set (i32 IntRegs:$dst),
3890                         (HexagonCONST32 tglobaladdr:$global))]>;
3891
3892 let isReMaterializable = 1, isMoveImm = 1 in
3893 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3894                      "$dst = CONST32(#$jt)",
3895                      [(set (i32 IntRegs:$dst),
3896                            (HexagonCONST32 tjumptable:$jt))]>;
3897
3898 let isReMaterializable = 1, isMoveImm = 1 in
3899 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3900                     "$dst = CONST32(#$global)",
3901                     [(set (i32 IntRegs:$dst),
3902                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3903
3904 let isReMaterializable = 1, isMoveImm = 1 in
3905 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3906                        "$dst = CONST32(#$global)",
3907                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3908
3909 // Map BlockAddress lowering to CONST32_Int_Real
3910 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3911           (CONST32_Int_Real tblockaddress:$addr)>;
3912
3913 let isReMaterializable = 1, isMoveImm = 1 in
3914 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3915                     "$dst = CONST32($label)",
3916                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3917
3918 let isReMaterializable = 1, isMoveImm = 1 in
3919 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3920                        "$dst = CONST64(#$global)",
3921                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3922
3923 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3924                   "$dst = xor($dst, $dst)",
3925                   [(set (i1 PredRegs:$dst), 0)]>;
3926
3927 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3928        "$dst = mpy($src1, $src2)",
3929        [(set (i32 IntRegs:$dst),
3930              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3931                                         (i64 (sext (i32 IntRegs:$src2))))),
3932                               (i32 32)))))]>;
3933
3934 // Pseudo instructions.
3935 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3936
3937 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3938                                         SDTCisVT<1, i32> ]>;
3939
3940 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3941                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3942
3943 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3944                     [SDNPHasChain, SDNPOutGlue]>;
3945
3946 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3947
3948 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3949            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3950
3951 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3952 // Optional Flag and Variable Arguments.
3953 // Its 1 Operand has pointer type.
3954 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3955                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3956
3957 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3958  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3959                         "Should never be emitted",
3960                         [(callseq_start timm:$amt)]>;
3961 }
3962
3963 let Defs = [R29, R30, R31], Uses = [R29] in {
3964  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3965                       "Should never be emitted",
3966                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3967 }
3968 // Call subroutine.
3969 let isCall = 1, hasSideEffects = 0,
3970   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3971           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3972   def CALL : JInst<(outs), (ins calltarget:$dst),
3973              "call $dst", []>;
3974 }
3975
3976 // Call subroutine indirectly.
3977 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3978 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3979
3980 // Indirect tail-call.
3981 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3982 def TCRETURNR : T_JMPr;
3983
3984 // Direct tail-calls.
3985 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3986 isTerminator = 1, isCodeGenOnly = 1 in {
3987   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3988       [], "", J_tc_2early_SLOT23>;
3989   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3990       [], "", J_tc_2early_SLOT23>;
3991 }
3992
3993 // Map call instruction.
3994 def : Pat<(call (i32 IntRegs:$dst)),
3995       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3996 def : Pat<(call tglobaladdr:$dst),
3997       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3998 def : Pat<(call texternalsym:$dst),
3999       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
4000 //Tail calls.
4001 def : Pat<(HexagonTCRet tglobaladdr:$dst),
4002       (TCRETURNtg tglobaladdr:$dst)>;
4003 def : Pat<(HexagonTCRet texternalsym:$dst),
4004       (TCRETURNtext texternalsym:$dst)>;
4005 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
4006       (TCRETURNR (i32 IntRegs:$dst))>;
4007
4008 // Atomic load and store support
4009 // 8 bit atomic load
4010 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
4011           (i32 (L2_loadrub_io AddrFI:$src1, 0))>;
4012
4013 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
4014           (i32 (L2_loadrub_io (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
4015
4016 // 16 bit atomic load
4017 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
4018           (i32 (L2_loadruh_io AddrFI:$src1, 0))>;
4019
4020 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
4021           (i32 (L2_loadruh_io (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
4022
4023 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
4024           (i32 (L2_loadri_io AddrFI:$src1, 0))>;
4025
4026 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
4027           (i32 (L2_loadri_io (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
4028
4029 // 64 bit atomic load
4030 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
4031           (i64 (L2_loadrd_io AddrFI:$src1, 0))>;
4032
4033 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
4034           (i64 (L2_loadrd_io (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
4035
4036
4037 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
4038           (S2_storerb_io AddrFI:$src2, 0, (i32 IntRegs:$src1))>;
4039
4040 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
4041                           (i32 IntRegs:$src1)),
4042           (S2_storerb_io (i32 IntRegs:$src2), s11_0ImmPred:$offset,
4043                          (i32 IntRegs:$src1))>;
4044
4045
4046 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
4047           (S2_storerh_io AddrFI:$src2, 0, (i32 IntRegs:$src1))>;
4048
4049 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
4050                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
4051           (S2_storerh_io (i32 IntRegs:$src2), s11_1ImmPred:$offset,
4052                          (i32 IntRegs:$src1))>;
4053
4054 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
4055           (S2_storeri_io AddrFI:$src2, 0, (i32 IntRegs:$src1))>;
4056
4057 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
4058                            (i32 IntRegs:$src1)),
4059           (S2_storeri_io (i32 IntRegs:$src2), s11_2ImmPred:$offset,
4060                          (i32 IntRegs:$src1))>;
4061
4062
4063
4064
4065 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
4066           (S2_storerd_io AddrFI:$src2, 0, (i64 DoubleRegs:$src1))>;
4067
4068 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
4069                            (i64 DoubleRegs:$src1)),
4070           (S2_storerd_io (i32 IntRegs:$src2), s11_3ImmPred:$offset,
4071                          (i64 DoubleRegs:$src1))>;
4072
4073 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
4074 def : Pat <(and (i32 IntRegs:$src1), 65535),
4075       (A2_zxth (i32 IntRegs:$src1))>;
4076
4077 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
4078 def : Pat <(and (i32 IntRegs:$src1), 255),
4079       (A2_zxtb (i32 IntRegs:$src1))>;
4080
4081 // Map Add(p1, true) to p1 = not(p1).
4082 //     Add(p1, false) should never be produced,
4083 //     if it does, it got to be mapped to NOOP.
4084 def : Pat <(add (i1 PredRegs:$src1), -1),
4085       (C2_not (i1 PredRegs:$src1))>;
4086
4087 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
4088 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
4089       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
4090                            s8ImmPred:$src2))>;
4091
4092 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
4093 // => r0 = TFR_condset_ri(p0, r1, #i)
4094 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
4095                    (i32 IntRegs:$src3)),
4096       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
4097                            s12ImmPred:$src2))>;
4098
4099 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
4100 // => r0 = TFR_condset_ir(p0, #i, r1)
4101 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
4102       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
4103                            (i32 IntRegs:$src2)))>;
4104
4105 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
4106 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
4107       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
4108
4109 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
4110 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
4111       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
4112
4113
4114 let AddedComplexity = 100 in
4115 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
4116       (i64 (A2_combinew (A2_tfrsi 0),
4117                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
4118       Requires<[NoV4T]>;
4119
4120 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
4121 let AddedComplexity = 10 in
4122 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
4123       (i32 (A2_and (i32 (L2_loadrb_io AddrFI:$addr, 0)), (A2_tfrsi 0x1)))>;
4124
4125 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
4126 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
4127       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
4128
4129 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
4130 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
4131       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4132                                                  subreg_loreg))))))>;
4133
4134 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
4135 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
4136       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4137                                                  subreg_loreg))))))>;
4138
4139 // We want to prevent emitting pnot's as much as possible.
4140 // Map brcond with an unsupported setcc to a J2_jumpf.
4141 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4142                         bb:$offset),
4143       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4144                 bb:$offset)>;
4145
4146 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
4147                         bb:$offset),
4148       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
4149
4150 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
4151       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
4152
4153 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
4154       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
4155
4156 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
4157 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
4158                         bb:$offset),
4159       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
4160                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
4161
4162 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
4163 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4164                         bb:$offset),
4165       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
4166
4167 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4168                    bb:$offset),
4169       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
4170                    bb:$offset)>;
4171
4172 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4173                         bb:$offset),
4174       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4175                 bb:$offset)>;
4176
4177 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4178                    bb:$offset),
4179       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4180                 bb:$offset)>;
4181
4182 // Map from a 64-bit select to an emulated 64-bit mux.
4183 // Hexagon does not support 64-bit MUXes; so emulate with combines.
4184 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
4185                    (i64 DoubleRegs:$src3)),
4186       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
4187                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4188                                                          subreg_hireg)),
4189                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
4190                                                          subreg_hireg)))),
4191                        (i32 (C2_mux (i1 PredRegs:$src1),
4192                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4193                                                          subreg_loreg)),
4194                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
4195                                                          subreg_loreg))))))>;
4196
4197 // Map from a 1-bit select to logical ops.
4198 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
4199 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
4200                    (i1 PredRegs:$src3)),
4201       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
4202              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
4203
4204 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
4205 def : Pat<(i1 (load ADDRriS11_2:$addr)),
4206       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
4207
4208 // Map for truncating from 64 immediates to 32 bit immediates.
4209 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
4210       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
4211
4212 // Map for truncating from i64 immediates to i1 bit immediates.
4213 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
4214        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4215                                           subreg_loreg))))>;
4216
4217 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
4218 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4219       (S2_storerb_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4220                                                      subreg_loreg)))>;
4221
4222 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
4223 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4224       (S2_storerh_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4225                                                      subreg_loreg)))>;
4226 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
4227 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
4228       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4229                                                      subreg_loreg)))>;
4230
4231 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
4232 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4233       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4234                                                      subreg_loreg)))>;
4235
4236 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
4237 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
4238       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
4239
4240
4241 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
4242 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
4243       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
4244
4245 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
4246 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
4247       (S2_storerb_io AddrFI:$addr, 0, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
4248
4249 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
4250 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
4251 // Better way to do this?
4252 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
4253       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
4254
4255 // Map cmple -> cmpgt.
4256 // rs <= rt -> !(rs > rt).
4257 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
4258       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
4259
4260 // rs <= rt -> !(rs > rt).
4261 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4262       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
4263
4264 // Rss <= Rtt -> !(Rss > Rtt).
4265 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4266       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
4267
4268 // Map cmpne -> cmpeq.
4269 // Hexagon_TODO: We should improve on this.
4270 // rs != rt -> !(rs == rt).
4271 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
4272       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
4273
4274 // Map cmpne(Rs) -> !cmpeqe(Rs).
4275 // rs != rt -> !(rs == rt).
4276 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4277       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
4278
4279 // Convert setne back to xor for hexagon since we compute w/ pred registers.
4280 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
4281       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
4282
4283 // Map cmpne(Rss) -> !cmpew(Rss).
4284 // rs != rt -> !(rs == rt).
4285 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4286       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
4287                                      (i64 DoubleRegs:$src2)))))>;
4288
4289 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
4290 // rs >= rt -> !(rt > rs).
4291 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4292       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
4293
4294 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
4295 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
4296       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
4297
4298 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
4299 // rss >= rtt -> !(rtt > rss).
4300 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4301       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
4302                                 (i64 DoubleRegs:$src1)))))>;
4303
4304 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
4305 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
4306 // rs < rt -> !(rs >= rt).
4307 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
4308       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
4309
4310 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
4311 // rs < rt -> rt > rs.
4312 // We can let assembler map it, or we can do in the compiler itself.
4313 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4314       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
4315
4316 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
4317 // rss < rtt -> (rtt > rss).
4318 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4319       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
4320
4321 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
4322 // rs < rt -> rt > rs.
4323 // We can let assembler map it, or we can do in the compiler itself.
4324 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4325       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
4326
4327 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
4328 // rs < rt -> rt > rs.
4329 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4330       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
4331
4332 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
4333 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
4334       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
4335
4336 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
4337 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
4338       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
4339
4340 // Generate cmpgtu(Rs, #u9)
4341 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
4342       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
4343
4344 // Map from Rs >= Rt -> !(Rt > Rs).
4345 // rs >= rt -> !(rt > rs).
4346 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4347       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
4348
4349 // Map from Rs >= Rt -> !(Rt > Rs).
4350 // rs >= rt -> !(rt > rs).
4351 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4352       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
4353
4354 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
4355 // Map from (Rs <= Rt) -> !(Rs > Rt).
4356 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4357       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
4358
4359 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
4360 // Map from (Rs <= Rt) -> !(Rs > Rt).
4361 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4362       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
4363
4364 // Sign extends.
4365 // i1 -> i32
4366 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
4367       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
4368
4369 // i1 -> i64
4370 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
4371       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
4372
4373 // Convert sign-extended load back to load and sign extend.
4374 // i8 -> i64
4375 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
4376       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4377
4378 // Convert any-extended load back to load and sign extend.
4379 // i8 -> i64
4380 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
4381       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4382
4383 // Convert sign-extended load back to load and sign extend.
4384 // i16 -> i64
4385 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
4386       (i64 (A2_sxtw (L2_loadrh_io AddrFI:$src1, 0)))>;
4387
4388 // Convert sign-extended load back to load and sign extend.
4389 // i32 -> i64
4390 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4391       (i64 (A2_sxtw (L2_loadri_io AddrFI:$src1, 0)))>;
4392
4393
4394 // Zero extends.
4395 // i1 -> i32
4396 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4397       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4398
4399 // i1 -> i64
4400 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
4401       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
4402       Requires<[NoV4T]>;
4403
4404 // i32 -> i64
4405 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
4406       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4407       Requires<[NoV4T]>;
4408
4409 // i8 -> i64
4410 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
4411       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4412       Requires<[NoV4T]>;
4413
4414 let AddedComplexity = 20 in
4415 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
4416                                 s11_0ExtPred:$offset))),
4417       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4418                                   s11_0ExtPred:$offset)))>,
4419       Requires<[NoV4T]>;
4420
4421 // i1 -> i64
4422 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4423       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4424       Requires<[NoV4T]>;
4425
4426 let AddedComplexity = 20 in
4427 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4428                                 s11_0ExtPred:$offset))),
4429       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4430                                   s11_0ExtPred:$offset)))>,
4431       Requires<[NoV4T]>;
4432
4433 // i16 -> i64
4434 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4435       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io AddrFI:$src1, 0)))>,
4436       Requires<[NoV4T]>;
4437
4438 let AddedComplexity = 20 in
4439 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4440                                   s11_1ExtPred:$offset))),
4441       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io IntRegs:$src1,
4442                                   s11_1ExtPred:$offset)))>,
4443       Requires<[NoV4T]>;
4444
4445 // i32 -> i64
4446 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4447       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4448       Requires<[NoV4T]>;
4449
4450 let AddedComplexity = 100 in
4451 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4452       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4453                                   s11_2ExtPred:$offset)))>,
4454       Requires<[NoV4T]>;
4455
4456 let AddedComplexity = 10 in
4457 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4458       (i32 (L2_loadri_io AddrFI:$src1, 0))>;
4459
4460 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4461 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4462       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4463
4464 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4465 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4466       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4467
4468 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4469 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4470       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4471
4472
4473 let AddedComplexity = 100 in
4474 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4475                            (i32 32))),
4476                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4477                                          s11_2ExtPred:$offset2)))))),
4478         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4479                         (L2_loadri_io IntRegs:$src2,
4480                                        s11_2ExtPred:$offset2)))>;
4481
4482 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4483                            (i32 32))),
4484                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4485         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4486                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4487
4488 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4489                            (i32 32))),
4490                (i64 (zext (i32 IntRegs:$srcLow))))),
4491         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4492                         IntRegs:$srcLow))>;
4493
4494 let AddedComplexity = 100 in
4495 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4496                            (i32 32))),
4497                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4498                                          s11_2ExtPred:$offset2)))))),
4499         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4500                         (L2_loadri_io IntRegs:$src2,
4501                                        s11_2ExtPred:$offset2)))>;
4502
4503 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4504                            (i32 32))),
4505                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4506         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4507                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4508
4509 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4510                            (i32 32))),
4511                (i64 (zext (i32 IntRegs:$srcLow))))),
4512         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4513                         IntRegs:$srcLow))>;
4514
4515 // Any extended 64-bit load.
4516 // anyext i32 -> i64
4517 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4518       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4519       Requires<[NoV4T]>;
4520
4521 // When there is an offset we should prefer the pattern below over the pattern above.
4522 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4523 // So this complexity below is comfortably higher to allow for choosing the below.
4524 // If this is not done then we generate addresses such as
4525 // ********************************************
4526 //        r1 = add (r0, #4)
4527 //        r1 = memw(r1 + #0)
4528 //  instead of
4529 //        r1 = memw(r0 + #4)
4530 // ********************************************
4531 let AddedComplexity = 100 in
4532 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4533       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4534                                   s11_2ExtPred:$offset)))>,
4535       Requires<[NoV4T]>;
4536
4537 // anyext i16 -> i64.
4538 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4539       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io AddrFI:$src1, 0)))>,
4540       Requires<[NoV4T]>;
4541
4542 let AddedComplexity = 20 in
4543 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4544                                   s11_1ExtPred:$offset))),
4545       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io IntRegs:$src1,
4546                                   s11_1ExtPred:$offset)))>,
4547       Requires<[NoV4T]>;
4548
4549 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4550 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4551       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4552       Requires<[NoV4T]>;
4553
4554 // Multiply 64-bit unsigned and use upper result.
4555 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4556       (i64
4557        (M2_dpmpyuu_acc_s0
4558         (i64
4559          (A2_combinew
4560           (A2_tfrsi 0),
4561            (i32
4562             (EXTRACT_SUBREG
4563              (i64
4564               (S2_lsr_i_p
4565                (i64
4566                 (M2_dpmpyuu_acc_s0
4567                  (i64
4568                   (M2_dpmpyuu_acc_s0
4569                    (i64
4570                     (A2_combinew (A2_tfrsi 0),
4571                      (i32
4572                       (EXTRACT_SUBREG
4573                        (i64
4574                         (S2_lsr_i_p
4575                          (i64
4576                           (M2_dpmpyuu_s0
4577                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4578                                                        subreg_loreg)),
4579                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4580                                                        subreg_loreg)))), 32)),
4581                        subreg_loreg)))),
4582                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4583                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4584                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4585                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4586                32)), subreg_loreg)))),
4587         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4588         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4589
4590 // Multiply 64-bit signed and use upper result.
4591 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4592       (i64
4593        (M2_dpmpyss_acc_s0
4594         (i64
4595          (A2_combinew (A2_tfrsi 0),
4596           (i32
4597            (EXTRACT_SUBREG
4598             (i64
4599              (S2_lsr_i_p
4600               (i64
4601                (M2_dpmpyss_acc_s0
4602                 (i64
4603                  (M2_dpmpyss_acc_s0
4604                   (i64
4605                    (A2_combinew (A2_tfrsi 0),
4606                     (i32
4607                      (EXTRACT_SUBREG
4608                       (i64
4609                        (S2_lsr_i_p
4610                         (i64
4611                          (M2_dpmpyuu_s0
4612                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4613                                                       subreg_loreg)),
4614                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4615                                                       subreg_loreg)))), 32)),
4616                       subreg_loreg)))),
4617                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4618                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4619                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4620                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4621               32)), subreg_loreg)))),
4622         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4623         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4624
4625 // Hexagon specific ISD nodes.
4626 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4627 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4628                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4629 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4630                                   SDTHexagonADJDYNALLOC>;
4631 // Needed to tag these instructions for stack layout.
4632 let usesCustomInserter = 1 in
4633 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4634                                                      s16Imm:$src2),
4635                   "$dst = add($src1, #$src2)",
4636                   [(set (i32 IntRegs:$dst),
4637                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4638                                              s16ImmPred:$src2))]>;
4639
4640 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4641 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4642 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4643                 "$dst = $src1",
4644                 [(set (i32 IntRegs:$dst),
4645                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4646
4647 let AddedComplexity = 100 in
4648 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4649       (COPY (i32 IntRegs:$src1))>;
4650
4651 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4652
4653 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4654           (i32 (CONST32_set_jt tjumptable:$dst))>;
4655
4656 // XTYPE/SHIFT
4657 //
4658 //===----------------------------------------------------------------------===//
4659 // Template Class
4660 // Shift by immediate/register and accumulate/logical
4661 //===----------------------------------------------------------------------===//
4662
4663 // Rx[+-&|]=asr(Rs,#u5)
4664 // Rx[+-&|^]=lsr(Rs,#u5)
4665 // Rx[+-&|^]=asl(Rs,#u5)
4666
4667 let hasNewValue = 1, opNewValue = 0 in
4668 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4669                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4670   : SInst_acc<(outs IntRegs:$Rx),
4671               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4672   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4673   [(set (i32 IntRegs:$Rx),
4674          (OpNode2 (i32 IntRegs:$src1),
4675                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4676   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4677     bits<5> Rx;
4678     bits<5> Rs;
4679     bits<5> u5;
4680
4681     let IClass = 0b1000;
4682
4683     let Inst{27-24} = 0b1110;
4684     let Inst{23-22} = majOp{2-1};
4685     let Inst{13} = 0b0;
4686     let Inst{7} = majOp{0};
4687     let Inst{6-5} = minOp;
4688     let Inst{4-0} = Rx;
4689     let Inst{20-16} = Rs;
4690     let Inst{12-8} = u5;
4691   }
4692
4693 // Rx[+-&|]=asr(Rs,Rt)
4694 // Rx[+-&|^]=lsr(Rs,Rt)
4695 // Rx[+-&|^]=asl(Rs,Rt)
4696
4697 let hasNewValue = 1, opNewValue = 0 in
4698 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4699                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4700   : SInst_acc<(outs IntRegs:$Rx),
4701               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4702   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4703   [(set (i32 IntRegs:$Rx),
4704          (OpNode2 (i32 IntRegs:$src1),
4705                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4706   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4707     bits<5> Rx;
4708     bits<5> Rs;
4709     bits<5> Rt;
4710
4711     let IClass = 0b1100;
4712
4713     let Inst{27-24} = 0b1100;
4714     let Inst{23-22} = majOp;
4715     let Inst{7-6} = minOp;
4716     let Inst{4-0} = Rx;
4717     let Inst{20-16} = Rs;
4718     let Inst{12-8} = Rt;
4719   }
4720
4721 // Rxx[+-&|]=asr(Rss,#u6)
4722 // Rxx[+-&|^]=lsr(Rss,#u6)
4723 // Rxx[+-&|^]=asl(Rss,#u6)
4724
4725 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4726                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4727   : SInst_acc<(outs DoubleRegs:$Rxx),
4728               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4729   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4730   [(set (i64 DoubleRegs:$Rxx),
4731         (OpNode2 (i64 DoubleRegs:$src1),
4732                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4733   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4734     bits<5> Rxx;
4735     bits<5> Rss;
4736     bits<6> u6;
4737
4738     let IClass = 0b1000;
4739
4740     let Inst{27-24} = 0b0010;
4741     let Inst{23-22} = majOp{2-1};
4742     let Inst{7} = majOp{0};
4743     let Inst{6-5} = minOp;
4744     let Inst{4-0} = Rxx;
4745     let Inst{20-16} = Rss;
4746     let Inst{13-8} = u6;
4747   }
4748
4749
4750 // Rxx[+-&|]=asr(Rss,Rt)
4751 // Rxx[+-&|^]=lsr(Rss,Rt)
4752 // Rxx[+-&|^]=asl(Rss,Rt)
4753 // Rxx[+-&|^]=lsl(Rss,Rt)
4754
4755 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4756                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4757   : SInst_acc<(outs DoubleRegs:$Rxx),
4758               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4759   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4760   [(set (i64 DoubleRegs:$Rxx),
4761         (OpNode2 (i64 DoubleRegs:$src1),
4762                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4763   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4764     bits<5> Rxx;
4765     bits<5> Rss;
4766     bits<5> Rt;
4767
4768     let IClass = 0b1100;
4769
4770     let Inst{27-24} = 0b1011;
4771     let Inst{23-21} = majOp;
4772     let Inst{20-16} = Rss;
4773     let Inst{12-8} = Rt;
4774     let Inst{7-6} = minOp;
4775     let Inst{4-0} = Rxx;
4776   }
4777
4778 //===----------------------------------------------------------------------===//
4779 // Multi-class for the shift instructions with logical/arithmetic operators.
4780 //===----------------------------------------------------------------------===//
4781
4782 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4783                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4784   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4785                                      OpNode2, majOp, minOp >;
4786   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4787                                      OpNode2, majOp, minOp >;
4788 }
4789
4790 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4791   let AddedComplexity = 100 in
4792   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4793
4794   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4795   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4796   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4797 }
4798
4799 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4800 let AddedComplexity = 100 in
4801   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4802 }
4803
4804 let isCodeGenOnly = 0 in {
4805 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4806
4807 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4808               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4809
4810 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4811               xtype_xor_imm_acc<"asl", shl, 0b10>;
4812 }
4813
4814 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4815   let AddedComplexity = 100 in
4816   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4817
4818   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4819   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4820   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4821 }
4822
4823 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4824   let AddedComplexity = 100 in
4825   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4826
4827   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4828   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4829   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4830   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4831 }
4832
4833 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4834   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4835   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4836 }
4837
4838 let isCodeGenOnly = 0 in {
4839 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4840 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4841 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4842 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4843 }
4844
4845 //===----------------------------------------------------------------------===//
4846 let hasSideEffects = 0 in
4847 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4848                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4849   : SInst <(outs RC:$dst),
4850            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4851   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4852                                      #!if(hasShift,":>>1","")
4853                                      #!if(isSat, ":sat", ""),
4854   [], "", S_3op_tc_2_SLOT23 > {
4855     bits<5> dst;
4856     bits<5> src1;
4857     bits<5> src2;
4858
4859     let IClass = 0b1100;
4860
4861     let Inst{27-24} = 0b0001;
4862     let Inst{23-22} = MajOp;
4863     let Inst{20-16} = !if (SwapOps, src2, src1);
4864     let Inst{12-8}  = !if (SwapOps, src1, src2);
4865     let Inst{7-5}   = MinOp;
4866     let Inst{4-0}   = dst;
4867   }
4868
4869 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4870                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4871   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4872               isSat, isRnd, hasShift>;
4873
4874 let isCodeGenOnly = 0 in
4875 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4876
4877 let hasSideEffects = 0 in
4878 class T_S3op_2 <string mnemonic, bits<3> MajOp, bit SwapOps>
4879   : SInst < (outs DoubleRegs:$Rdd),
4880             (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, PredRegs:$Pu),
4881   "$Rdd = "#mnemonic#"($Rss, $Rtt, $Pu)",
4882   [], "", S_3op_tc_1_SLOT23 > {
4883     bits<5> Rdd;
4884     bits<5> Rss;
4885     bits<5> Rtt;
4886     bits<2> Pu;
4887
4888     let IClass = 0b1100;
4889
4890     let Inst{27-24} = 0b0010;
4891     let Inst{23-21} = MajOp;
4892     let Inst{20-16} = !if (SwapOps, Rtt, Rss);
4893     let Inst{12-8} = !if (SwapOps, Rss, Rtt);
4894     let Inst{6-5} = Pu;
4895     let Inst{4-0} = Rdd;
4896   }
4897
4898 let isCodeGenOnly = 0 in {
4899 def S2_valignrb  : T_S3op_2 < "valignb",  0b000, 1>;
4900 def S2_vsplicerb : T_S3op_2 < "vspliceb", 0b100, 0>;
4901 }
4902
4903 //===----------------------------------------------------------------------===//
4904 // Template class used by vector shift, vector rotate, vector neg,
4905 // 32-bit shift, 64-bit shifts, etc.
4906 //===----------------------------------------------------------------------===//
4907
4908 let hasSideEffects = 0 in
4909 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4910                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4911   : SInst <(outs RC:$dst),
4912            (ins RC:$src1, IntRegs:$src2),
4913   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4914   pattern, "", S_3op_tc_1_SLOT23> {
4915     bits<5> dst;
4916     bits<5> src1;
4917     bits<5> src2;
4918
4919     let IClass = 0b1100;
4920
4921     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4922     let Inst{23-22} = MajOp;
4923     let Inst{20-16} = src1;
4924     let Inst{12-8} = src2;
4925     let Inst{7-6} = MinOp;
4926     let Inst{4-0} = dst;
4927   }
4928
4929 let hasNewValue = 1 in
4930 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4931   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4932     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4933                                       (i32 IntRegs:$src2)))]>;
4934
4935 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4936 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4937   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4938
4939
4940 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4941   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4942     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4943                                          (i32 IntRegs:$src2)))]>;
4944
4945
4946 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4947   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4948
4949
4950 // Shift by register
4951 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4952
4953 let isCodeGenOnly = 0 in {
4954 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4955 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4956 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4957 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4958 }
4959
4960 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4961
4962 let isCodeGenOnly = 0 in {
4963 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4964 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4965 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4966 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4967 }
4968
4969 // Shift by register with saturation
4970 // Rd=asr(Rs,Rt):sat
4971 // Rd=asl(Rs,Rt):sat
4972
4973 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4974   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4975   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4976 }
4977
4978 //===----------------------------------------------------------------------===//
4979 // Template class for 'insert bitfield' instructions
4980 //===----------------------------------------------------------------------===//
4981 let hasSideEffects = 0 in
4982 class T_S3op_insert <string mnemonic, RegisterClass RC>
4983   : SInst <(outs RC:$dst),
4984            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4985   "$dst = "#mnemonic#"($src2, $src3)" ,
4986   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4987     bits<5> dst;
4988     bits<5> src2;
4989     bits<5> src3;
4990
4991     let IClass = 0b1100;
4992
4993     let Inst{27-26} = 0b10;
4994     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4995     let Inst{23}    = 0b0;
4996     let Inst{20-16} = src2;
4997     let Inst{12-8}  = src3;
4998     let Inst{4-0}   = dst;
4999   }
5000
5001 let hasSideEffects = 0 in
5002 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
5003   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
5004   "$dst = insert($src1, #$src2, #$src3)",
5005   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
5006     bits<5> dst;
5007     bits<5> src1;
5008     bits<6> src2;
5009     bits<6> src3;
5010     bit bit23;
5011     bit bit13;
5012     string ImmOpStr = !cast<string>(ImmOp);
5013
5014     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
5015     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
5016
5017     let IClass = 0b1000;
5018
5019     let Inst{27-24} = RegTyBits;
5020     let Inst{23}    = bit23;
5021     let Inst{22-21} = src3{4-3};
5022     let Inst{20-16} = src1;
5023     let Inst{13}    = bit13;
5024     let Inst{12-8}  = src2{4-0};
5025     let Inst{7-5}   = src3{2-0};
5026     let Inst{4-0}   = dst;
5027   }
5028
5029 // Rx=insert(Rs,Rtt)
5030 // Rx=insert(Rs,#u5,#U5)
5031 let hasNewValue = 1, isCodeGenOnly = 0 in {
5032   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
5033   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
5034 }
5035
5036 // Rxx=insert(Rss,Rtt)
5037 // Rxx=insert(Rss,#u6,#U6)
5038 let isCodeGenOnly = 0 in {
5039 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
5040 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
5041 }
5042
5043 //===----------------------------------------------------------------------===//
5044 // Template class for 'extract bitfield' instructions
5045 //===----------------------------------------------------------------------===//
5046 let hasNewValue = 1, hasSideEffects = 0 in
5047 class T_S3op_extract <string mnemonic, bits<2> MinOp>
5048   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
5049   "$Rd = "#mnemonic#"($Rs, $Rtt)",
5050   [], "", S_3op_tc_2_SLOT23 > {
5051     bits<5> Rd;
5052     bits<5> Rs;
5053     bits<5> Rtt;
5054
5055     let IClass = 0b1100;
5056
5057     let Inst{27-22} = 0b100100;
5058     let Inst{20-16} = Rs;
5059     let Inst{12-8}  = Rtt;
5060     let Inst{7-6}   = MinOp;
5061     let Inst{4-0}   = Rd;
5062   }
5063
5064 let hasSideEffects = 0 in
5065 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
5066                       RegisterClass RC, Operand ImmOp>
5067   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
5068   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
5069   [], "", S_2op_tc_2_SLOT23> {
5070     bits<5> dst;
5071     bits<5> src1;
5072     bits<6> src2;
5073     bits<6> src3;
5074     bit bit23;
5075     bit bit13;
5076     string ImmOpStr = !cast<string>(ImmOp);
5077
5078     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
5079                 !if (!eq(mnemonic, "extractu"), 0, 1));
5080
5081     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
5082
5083     let IClass = 0b1000;
5084
5085     let Inst{27-24} = RegTyBits;
5086     let Inst{23}    = bit23;
5087     let Inst{22-21} = src3{4-3};
5088     let Inst{20-16} = src1;
5089     let Inst{13}    = bit13;
5090     let Inst{12-8}  = src2{4-0};
5091     let Inst{7-5}   = src3{2-0};
5092     let Inst{4-0}   = dst;
5093   }
5094
5095 // Extract bitfield
5096
5097 // Rdd=extractu(Rss,Rtt)
5098 // Rdd=extractu(Rss,#u6,#U6)
5099 let isCodeGenOnly = 0 in {
5100 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
5101 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
5102 }
5103
5104 // Rd=extractu(Rs,Rtt)
5105 // Rd=extractu(Rs,#u5,#U5)
5106 let hasNewValue = 1, isCodeGenOnly = 0 in {
5107   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
5108   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
5109 }
5110
5111 //===----------------------------------------------------------------------===//
5112 // :raw for of tableindx[bdhw] insns
5113 //===----------------------------------------------------------------------===//
5114
5115 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
5116 class tableidxRaw<string OpStr, bits<2>MinOp>
5117   : SInst <(outs IntRegs:$Rx),
5118            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
5119            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
5120     [], "$Rx = $_dst_" > {
5121     bits<5> Rx;
5122     bits<5> Rs;
5123     bits<4> u4;
5124     bits<6> S6;
5125
5126     let IClass = 0b1000;
5127
5128     let Inst{27-24} = 0b0111;
5129     let Inst{23-22} = MinOp;
5130     let Inst{21}    = u4{3};
5131     let Inst{20-16} = Rs;
5132     let Inst{13-8}  = S6;
5133     let Inst{7-5}   = u4{2-0};
5134     let Inst{4-0}   = Rx;
5135   }
5136
5137 let isCodeGenOnly = 0 in {
5138 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
5139 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
5140 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
5141 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
5142 }
5143
5144 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
5145 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
5146       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
5147
5148 //===----------------------------------------------------------------------===//
5149 // V3 Instructions +
5150 //===----------------------------------------------------------------------===//
5151
5152 include "HexagonInstrInfoV3.td"
5153
5154 //===----------------------------------------------------------------------===//
5155 // V3 Instructions -
5156 //===----------------------------------------------------------------------===//
5157
5158 //===----------------------------------------------------------------------===//
5159 // V4 Instructions +
5160 //===----------------------------------------------------------------------===//
5161
5162 include "HexagonInstrInfoV4.td"
5163
5164 //===----------------------------------------------------------------------===//
5165 // V4 Instructions -
5166 //===----------------------------------------------------------------------===//
5167
5168 //===----------------------------------------------------------------------===//
5169 // V5 Instructions +
5170 //===----------------------------------------------------------------------===//
5171
5172 include "HexagonInstrInfoV5.td"
5173
5174 //===----------------------------------------------------------------------===//
5175 // V5 Instructions -
5176 //===----------------------------------------------------------------------===//