lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 // Multi-class for logical operators.
  72 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  73   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  74                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  75                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  76                                                    (i32 IntRegs:$c)))]>;
  77   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  78                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  79                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  80                                                    (i32 IntRegs:$c)))]>;
  81 }
  82
  83 // Multi-class for compare ops.
  84 let isCompare = 1 in {
  85 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  86   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  87                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  88                  [(set (i1 PredRegs:$dst),
  89                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  90 }
  91 }
  92
  93 //===----------------------------------------------------------------------===//
  94 // ALU32/ALU (Instructions with register-register form)
  95 //===----------------------------------------------------------------------===//
  96 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  97   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  98
  99 def HexagonWrapperCombineII :
 100   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
 101
 102 def HexagonWrapperCombineRR :
 103   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
 104
 105 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
 106 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 107                   bit IsComm>
 108   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 109              "$Rd = "#mnemonic#"($Rs, $Rt)",
 110              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 111   let isCommutable = IsComm;
 112   let BaseOpcode = mnemonic#_rr;
 113   let CextOpcode = mnemonic;
 114
 115   bits<5> Rs;
 116   bits<5> Rt;
 117   bits<5> Rd;
 118
 119   let IClass = 0b1111;
 120   let Inst{27} = 0b0;
 121   let Inst{26-24} = MajOp;
 122   let Inst{23-21} = MinOp;
 123   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 124   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 125   let Inst{4-0} = Rd;
 126 }
 127
 128 let hasSideEffects = 0, hasNewValue = 1 in
 129 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 130                        bit OpsRev, bit PredNot, bit PredNew>
 131   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 132              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 133              "$Rd = "#mnemonic#"($Rs, $Rt)",
 134              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 135   let isPredicated = 1;
 136   let isPredicatedFalse = PredNot;
 137   let isPredicatedNew = PredNew;
 138   let BaseOpcode = mnemonic#_rr;
 139   let CextOpcode = mnemonic;
 140
 141   bits<2> Pu;
 142   bits<5> Rs;
 143   bits<5> Rt;
 144   bits<5> Rd;
 145
 146   let IClass = 0b1111;
 147   let Inst{27} = 0b1;
 148   let Inst{26-24} = MajOp;
 149   let Inst{23-21} = MinOp;
 150   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 151   let Inst{13} = PredNew;
 152   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 153   let Inst{7} = PredNot;
 154   let Inst{6-5} = Pu;
 155   let Inst{4-0} = Rd;
 156 }
 157
 158 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 159                          bit OpsRev> {
 160   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 161   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 162   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 163   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 164 }
 165
 166 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 167                           bit OpsRev, bit IsComm> {
 168   let isPredicable = 1 in
 169   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 170   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 171 }
 172
 173 let isCodeGenOnly = 0 in {
 174 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 175 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 176 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 177 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 178 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 179 }
 180
 181 // Pats for instruction selection.
 182 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 183   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 184         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 185
 186 def: BinOp32_pat<add, A2_add, i32>;
 187 def: BinOp32_pat<and, A2_and, i32>;
 188 def: BinOp32_pat<or,  A2_or,  i32>;
 189 def: BinOp32_pat<sub, A2_sub, i32>;
 190 def: BinOp32_pat<xor, A2_xor, i32>;
 191
 192 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 193                        bit isPredNew> {
 194   let isPredicatedNew = isPredNew in
 195   def NAME : ALU32_rr<(outs RC:$dst),
 196             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 197             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 198             ") $dst = ")#mnemonic#"($src2, $src3)",
 199             []>;
 200 }
 201
 202 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 203   let isPredicatedFalse = PredNot in {
 204     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 205     // Predicate new
 206     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 207   }
 208 }
 209
 210 //===----------------------------------------------------------------------===//
 211 // template class for non-predicated alu32_2op instructions
 212 // - aslh, asrh, sxtb, sxth, zxth
 213 //===----------------------------------------------------------------------===//
 214 let hasNewValue = 1, opNewValue = 0 in
 215 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 216     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 217     "$Rd = "#mnemonic#"($Rs)", [] > {
 218   bits<5> Rd;
 219   bits<5> Rs;
 220
 221   let IClass = 0b0111;
 222
 223   let Inst{27-24} = 0b0000;
 224   let Inst{23-21} = minOp;
 225   let Inst{13} = 0b0;
 226   let Inst{4-0} = Rd;
 227   let Inst{20-16} = Rs;
 228 }
 229
 230 //===----------------------------------------------------------------------===//
 231 // template class for predicated alu32_2op instructions
 232 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 233 //===----------------------------------------------------------------------===//
 234 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 235     hasNewValue = 1, opNewValue = 0 in
 236 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 237     bit isPredNew > :
 238     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 239     !if(isPredNot, "if (!$Pu", "if ($Pu")
 240     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 241   bits<5> Rd;
 242   bits<2> Pu;
 243   bits<5> Rs;
 244
 245   let IClass = 0b0111;
 246
 247   let Inst{27-24} = 0b0000;
 248   let Inst{23-21} = minOp;
 249   let Inst{13} = 0b1;
 250   let Inst{11} = isPredNot;
 251   let Inst{10} = isPredNew;
 252   let Inst{4-0} = Rd;
 253   let Inst{9-8} = Pu;
 254   let Inst{20-16} = Rs;
 255 }
 256
 257 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 258   let isPredicatedFalse = PredNot in {
 259     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 260
 261     // Predicate new
 262     let isPredicatedNew = 1 in
 263     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 264   }
 265 }
 266
 267 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 268   let BaseOpcode = mnemonic in {
 269     let isPredicable = 1, hasSideEffects = 0 in
 270     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 271
 272     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 273       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 274       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 275     }
 276   }
 277 }
 278
 279 let isCodeGenOnly = 0 in {
 280 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 281 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 282 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 283 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 284 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 285 }
 286
 287 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 288 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 289 // predicated forms while 'and' doesn't. Since integrated assembler can't
 290 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 291 // immediate operand is set to '255'.
 292
 293 let hasNewValue = 1, opNewValue = 0 in
 294 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 295   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 296     bits<5> Rd;
 297     bits<5> Rs;
 298     bits<10> s10 = 255;
 299
 300     let IClass = 0b0111;
 301
 302     let Inst{27-22} = 0b011000;
 303     let Inst{4-0} = Rd;
 304     let Inst{20-16} = Rs;
 305     let Inst{21} = s10{9};
 306     let Inst{13-5} = s10{8-0};
 307 }
 308
 309 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 310 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 311   let BaseOpcode = mnemonic in {
 312     let isPredicable = 1, hasSideEffects = 0 in
 313     def A2_#NAME : T_ZXTB;
 314
 315     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 316       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 317       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 318     }
 319   }
 320 }
 321
 322 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 323
 324 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1 in
 325 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 326                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 327       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 328   bits<5> Rd;
 329   bits<2> Pu;
 330   bits<5> Rs;
 331   bits<5> Rt;
 332
 333   let CextOpcode = "mux";
 334   let InputType = "reg";
 335   let hasSideEffects = 0;
 336   let IClass = 0b1111;
 337
 338   let Inst{27-24} = 0b0100;
 339   let Inst{20-16} = Rs;
 340   let Inst{12-8} = Rt;
 341   let Inst{6-5} = Pu;
 342   let Inst{4-0} = Rd;
 343 }
 344
 345 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 346          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 347
 348 // Combines the two integer registers SRC1 and SRC2 into a double register.
 349 let isPredicable = 1 in
 350 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 351                            (ins IntRegs:$src1, IntRegs:$src2),
 352             "$dst = combine($src1, $src2)",
 353             [(set (i64 DoubleRegs:$dst),
 354               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 355                                             (i32 IntRegs:$src2))))]>;
 356
 357 multiclass Combine_base {
 358   let BaseOpcode = "combine" in {
 359     def NAME : T_Combine;
 360     let hasSideEffects = 0, isPredicated = 1 in {
 361       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 362       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 363     }
 364   }
 365 }
 366
 367 defm COMBINE_rr : Combine_base, PredNewRel;
 368
 369 // Combines the two immediates SRC1 and SRC2 into a double register.
 370 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 371   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 372   "$dst = combine(#$src1, #$src2)",
 373   [(set (i64 DoubleRegs:$dst),
 374         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 375
 376 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 377 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 378
 379 //===----------------------------------------------------------------------===//
 380 // ALU32/ALU (ADD with register-immediate form)
 381 //===----------------------------------------------------------------------===//
 382 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 383   let isPredicatedNew = isPredNew in
 384   def NAME : ALU32_ri<(outs IntRegs:$dst),
 385             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 386             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 387             ") $dst = ")#mnemonic#"($src2, #$src3)",
 388             []>;
 389 }
 390
 391 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 392   let isPredicatedFalse = PredNot in {
 393     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 394     // Predicate new
 395     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 396   }
 397 }
 398
 399 let isExtendable = 1, InputType = "imm" in
 400 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 401   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 402     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 403     isPredicable = 1 in
 404     def NAME : ALU32_ri<(outs IntRegs:$dst),
 405             (ins IntRegs:$src1, s16Ext:$src2),
 406             "$dst = "#mnemonic#"($src1, #$src2)",
 407             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 408                                               (s16ExtPred:$src2)))]>;
 409
 410     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 411     hasSideEffects = 0, isPredicated = 1 in {
 412       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 413       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 414     }
 415   }
 416 }
 417
 418 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 419
 420 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 421 CextOpcode = "OR", InputType = "imm" in
 422 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 423             (ins IntRegs:$src1, s10Ext:$src2),
 424             "$dst = or($src1, #$src2)",
 425             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 426                                           s10ExtPred:$src2))]>, ImmRegRel;
 427
 428 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 429 InputType = "imm", CextOpcode = "AND" in
 430 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 431             (ins IntRegs:$src1, s10Ext:$src2),
 432             "$dst = and($src1, #$src2)",
 433             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 434                                            s10ExtPred:$src2))]>, ImmRegRel;
 435
 436 // Nop.
 437 let hasSideEffects = 0 in
 438 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 439   let IClass = 0b0111;
 440   let Inst{27-24} = 0b1111;
 441 }
 442
 443 // Rd32=sub(#s10,Rs32)
 444 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 445 CextOpcode = "SUB", InputType = "imm" in
 446 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 447             (ins s10Ext:$src1, IntRegs:$src2),
 448             "$dst = sub(#$src1, $src2)",
 449             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 450             ImmRegRel;
 451
 452 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 453 def : Pat<(not (i32 IntRegs:$src1)),
 454           (SUB_ri -1, (i32 IntRegs:$src1))>;
 455
 456 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 457 // Pattern definition for 'neg' was not necessary.
 458
 459 multiclass TFR_Pred<bit PredNot> {
 460   let isPredicatedFalse = PredNot in {
 461     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 462                            (ins PredRegs:$src1, IntRegs:$src2),
 463             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 464             []>;
 465     // Predicate new
 466     let isPredicatedNew = 1 in
 467     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 468                              (ins PredRegs:$src1, IntRegs:$src2),
 469             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 470             []>;
 471   }
 472 }
 473
 474 let InputType = "reg", hasSideEffects = 0 in
 475 multiclass TFR_base<string CextOp> {
 476   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 477     let isPredicable = 1 in
 478     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 479             "$dst = $src1",
 480             []>;
 481
 482     let  isPredicated = 1 in {
 483       defm Pt : TFR_Pred<0>;
 484       defm NotPt : TFR_Pred<1>;
 485     }
 486   }
 487 }
 488
 489 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 490             : ALU32_rr<(outs DoubleRegs:$dst),
 491                        (ins PredRegs:$src1, DoubleRegs:$src2),
 492             !if(PredNot, "if (!$src1", "if ($src1")#
 493             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 494 {
 495     bits<5> dst;
 496     bits<2> src1;
 497     bits<5> src2;
 498
 499     let IClass = 0b1111;
 500     let Inst{27-24} = 0b1101;
 501     let Inst{13} = isPredNew;
 502     let Inst{7} = PredNot;
 503     let Inst{4-0} = dst;
 504     let Inst{6-5} = src1;
 505     let Inst{20-17} = src2{4-1};
 506     let Inst{16} = 0b1;
 507     let Inst{12-9} = src2{4-1};
 508     let Inst{8} = 0b0;
 509 }
 510
 511 multiclass TFR64_Pred<bit PredNot> {
 512   let isPredicatedFalse = PredNot in {
 513     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 514
 515     let isPredicatedNew = 1 in
 516     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 517   }
 518 }
 519
 520 let hasSideEffects = 0 in
 521 multiclass TFR64_base<string BaseName> {
 522   let BaseOpcode = BaseName in {
 523     let isPredicable = 1 in
 524     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 525                           (ins DoubleRegs:$src1),
 526                           "$dst = $src1" > {
 527         bits<5> dst;
 528         bits<5> src1;
 529
 530         let IClass = 0b1111;
 531         let Inst{27-23} = 0b01010;
 532         let Inst{4-0} = dst;
 533         let Inst{20-17} = src1{4-1};
 534         let Inst{16} = 0b1;
 535         let Inst{12-9} = src1{4-1};
 536         let Inst{8} = 0b0;
 537     }
 538
 539     let  isPredicated = 1 in {
 540       defm Pt : TFR64_Pred<0>;
 541       defm NotPt : TFR64_Pred<1>;
 542     }
 543   }
 544 }
 545
 546 multiclass TFRI_Pred<bit PredNot> {
 547   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 548     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 549                            (ins PredRegs:$src1, s12Ext:$src2),
 550             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 551             []>;
 552
 553     // Predicate new
 554     let isPredicatedNew = 1 in
 555     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 556                              (ins PredRegs:$src1, s12Ext:$src2),
 557             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 558             []>;
 559   }
 560 }
 561
 562 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 563 multiclass TFRI_base<string CextOp> {
 564   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 565     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 566     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 567     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 568             "$dst = #$src1",
 569             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 570
 571     let opExtendable = 2,  opExtentBits = 12, hasSideEffects = 0,
 572     isPredicated = 1 in {
 573       defm Pt    : TFRI_Pred<0>;
 574       defm NotPt : TFRI_Pred<1>;
 575     }
 576   }
 577 }
 578
 579 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 580 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 581 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 582
 583 // Transfer control register.
 584 let hasSideEffects = 0 in
 585 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 586            "$dst = $src1",
 587            []>;
 588 //===----------------------------------------------------------------------===//
 589 // ALU32/ALU -
 590 //===----------------------------------------------------------------------===//
 591
 592
 593 //===----------------------------------------------------------------------===//
 594 // ALU32/PERM +
 595 //===----------------------------------------------------------------------===//
 596
 597 let hasSideEffects = 0 in
 598 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 599             (ins s8Imm:$src1, s8Imm:$src2),
 600             "$dst = combine(#$src1, #$src2)",
 601             []>;
 602
 603 // Mux.
 604 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 605                                                    DoubleRegs:$src2,
 606                                                    DoubleRegs:$src3),
 607             "$dst = vmux($src1, $src2, $src3)",
 608             []>;
 609
 610 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 611 CextOpcode = "MUX", InputType = "imm" in
 612 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 613                                                 IntRegs:$src3),
 614              "$dst = mux($src1, #$src2, $src3)",
 615              [(set (i32 IntRegs:$dst),
 616                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 617                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 618
 619 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 620 CextOpcode = "MUX", InputType = "imm" in
 621 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 622                                                 s8Ext:$src3),
 623              "$dst = mux($src1, $src2, #$src3)",
 624              [(set (i32 IntRegs:$dst),
 625                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 626                                  s8ExtPred:$src3)))]>, ImmRegRel;
 627
 628 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 629 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 630                                                 s8Imm:$src3),
 631              "$dst = mux($src1, #$src2, #$src3)",
 632              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 633                                                     s8ExtPred:$src2,
 634                                                     s8ImmPred:$src3)))]>;
 635
 636 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 637            (A2_aslh IntRegs:$src1)>;
 638
 639 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 640            (A2_asrh IntRegs:$src1)>;
 641
 642 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 643            (A2_sxtb IntRegs:$src1)>;
 644
 645 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 646            (A2_sxth IntRegs:$src1)>;
 647
 648 //===----------------------------------------------------------------------===//
 649 // ALU32/PERM -
 650 //===----------------------------------------------------------------------===//
 651
 652
 653 //===----------------------------------------------------------------------===//
 654 // ALU32/PRED +
 655 //===----------------------------------------------------------------------===//
 656
 657
 658 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 659 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 660   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 661              "$Pd = "#mnemonic#"($Rs, $Rt)",
 662              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 663   let CextOpcode = mnemonic;
 664   let isCommutable = IsComm;
 665   bits<5> Rs;
 666   bits<5> Rt;
 667   bits<2> Pd;
 668
 669   let IClass = 0b1111;
 670   let Inst{27-24} = 0b0010;
 671   let Inst{22-21} = MinOp;
 672   let Inst{20-16} = Rs;
 673   let Inst{12-8} = Rt;
 674   let Inst{4} = IsNeg;
 675   let Inst{3-2} = 0b00;
 676   let Inst{1-0} = Pd;
 677 }
 678
 679 let Itinerary = ALU32_3op_tc_2early_SLOT0123 in {
 680   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 681   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 682   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 683 }
 684
 685 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
 686                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
 687                  string Op2Pfx>
 688   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 689              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
 690              "", ALU64_tc_1_SLOT23> {
 691   let hasSideEffects = 0;
 692   let isCommutable = IsComm;
 693
 694   bits<5> Rs;
 695   bits<5> Rt;
 696   bits<5> Rd;
 697
 698   let IClass = 0b1101;
 699   let Inst{27-24} = RegType;
 700   let Inst{23-21} = MajOp;
 701   let Inst{20-16} = !if (OpsRev,Rt,Rs);
 702   let Inst{12-8} = !if (OpsRev,Rs,Rt);
 703   let Inst{7-5} = MinOp;
 704   let Inst{4-0} = Rd;
 705 }
 706
 707 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
 708                     bit OpsRev, bit IsComm>
 709   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
 710                IsComm, "">;
 711
 712 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
 713 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
 714
 715 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
 716 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
 717
 718 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
 719                       bit IsNeg>
 720   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
 721                !if(IsNeg,"~","")>;
 722
 723 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
 724 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
 725 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
 726
 727 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
 728 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
 729 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
 730
 731 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 732 // that reverse the order of the operands.
 733 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 734
 735 // Pats for compares. They use PatFrags as operands, not SDNodes,
 736 // since seteq/setgt/etc. are defined as ParFrags.
 737 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 738   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 739         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 740
 741 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 742 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 743 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 744
 745 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 746 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 747
 748 // SDNode for converting immediate C to C-1.
 749 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 750    // Return the byte immediate const-1 as an SDNode.
 751    int32_t imm = N->getSExtValue();
 752    return XformSToSM1Imm(imm);
 753 }]>;
 754
 755 // SDNode for converting immediate C to C-1.
 756 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 757    // Return the byte immediate const-1 as an SDNode.
 758    uint32_t imm = N->getZExtValue();
 759    return XformUToUM1Imm(imm);
 760 }]>;
 761
 762 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 763     "$dst = cl0($src1)",
 764     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 765
 766 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 767     "$dst = ct0($src1)",
 768     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 769
 770 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 771     "$dst = cl0($src1)",
 772     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 773
 774 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 775     "$dst = ct0($src1)",
 776     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 777
 778 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 779     "$dst = tstbit($src1, $src2)",
 780     [(set (i1 PredRegs:$dst),
 781           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 782
 783 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 784     "$dst = tstbit($src1, $src2)",
 785     [(set (i1 PredRegs:$dst),
 786           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 787
 788 //===----------------------------------------------------------------------===//
 789 // ALU32/PRED -
 790 //===----------------------------------------------------------------------===//
 791
 792
 793 //===----------------------------------------------------------------------===//
 794 // ALU64/ALU +
 795 //===----------------------------------------------------------------------===//
 796 // Add.
 797 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 798                                                      DoubleRegs:$src2),
 799                "$dst = add($src1, $src2)",
 800                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 801                                                  (i64 DoubleRegs:$src2)))]>;
 802
 803 // Add halfword.
 804
 805 // Compare.
 806 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 807 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 808 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 809
 810 // Logical operations.
 811 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 812                                                      DoubleRegs:$src2),
 813                "$dst = and($src1, $src2)",
 814                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 815                                                  (i64 DoubleRegs:$src2)))]>;
 816
 817 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 818                                                     DoubleRegs:$src2),
 819               "$dst = or($src1, $src2)",
 820               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 821                                                (i64 DoubleRegs:$src2)))]>;
 822
 823 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 824                                                      DoubleRegs:$src2),
 825                "$dst = xor($src1, $src2)",
 826                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 827                                                  (i64 DoubleRegs:$src2)))]>;
 828
 829 // Maximum.
 830 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 831               "$dst = max($src2, $src1)",
 832               [(set (i32 IntRegs:$dst),
 833                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 834                                             (i32 IntRegs:$src1))),
 835                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 836
 837 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 838               "$dst = maxu($src2, $src1)",
 839               [(set (i32 IntRegs:$dst),
 840                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 841                                              (i32 IntRegs:$src1))),
 842                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 843
 844 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 845                                                     DoubleRegs:$src2),
 846               "$dst = max($src2, $src1)",
 847               [(set (i64 DoubleRegs:$dst),
 848                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 849                                             (i64 DoubleRegs:$src1))),
 850                                  (i64 DoubleRegs:$src1),
 851                                  (i64 DoubleRegs:$src2))))]>;
 852
 853 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 854                                                      DoubleRegs:$src2),
 855               "$dst = maxu($src2, $src1)",
 856               [(set (i64 DoubleRegs:$dst),
 857                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 858                                              (i64 DoubleRegs:$src1))),
 859                                  (i64 DoubleRegs:$src1),
 860                                  (i64 DoubleRegs:$src2))))]>;
 861
 862 // Minimum.
 863 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 864               "$dst = min($src2, $src1)",
 865               [(set (i32 IntRegs:$dst),
 866                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 867                                             (i32 IntRegs:$src1))),
 868                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 869
 870 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 871               "$dst = minu($src2, $src1)",
 872               [(set (i32 IntRegs:$dst),
 873                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 874                                              (i32 IntRegs:$src1))),
 875                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 876
 877 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 878                                                     DoubleRegs:$src2),
 879               "$dst = min($src2, $src1)",
 880               [(set (i64 DoubleRegs:$dst),
 881                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 882                                             (i64 DoubleRegs:$src1))),
 883                                  (i64 DoubleRegs:$src1),
 884                                  (i64 DoubleRegs:$src2))))]>;
 885
 886 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 887                                                      DoubleRegs:$src2),
 888               "$dst = minu($src2, $src1)",
 889               [(set (i64 DoubleRegs:$dst),
 890                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 891                                              (i64 DoubleRegs:$src1))),
 892                                  (i64 DoubleRegs:$src1),
 893                                  (i64 DoubleRegs:$src2))))]>;
 894
 895 // Subtract.
 896 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 897                                                      DoubleRegs:$src2),
 898                "$dst = sub($src1, $src2)",
 899                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 900                                                  (i64 DoubleRegs:$src2)))]>;
 901
 902 // Subtract halfword.
 903
 904 //===----------------------------------------------------------------------===//
 905 // ALU64/ALU -
 906 //===----------------------------------------------------------------------===//
 907
 908 //===----------------------------------------------------------------------===//
 909 // ALU64/BIT +
 910 //===----------------------------------------------------------------------===//
 911 //
 912 //===----------------------------------------------------------------------===//
 913 // ALU64/BIT -
 914 //===----------------------------------------------------------------------===//
 915
 916 //===----------------------------------------------------------------------===//
 917 // ALU64/PERM +
 918 //===----------------------------------------------------------------------===//
 919 //
 920 //===----------------------------------------------------------------------===//
 921 // ALU64/PERM -
 922 //===----------------------------------------------------------------------===//
 923
 924 //===----------------------------------------------------------------------===//
 925 // CR +
 926 //===----------------------------------------------------------------------===//
 927 // Logical reductions on predicates.
 928
 929 // Looping instructions.
 930
 931 // Pipelined looping instructions.
 932
 933 // Logical operations on predicates.
 934 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 935              "$dst = and($src1, $src2)",
 936              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 937                                             (i1 PredRegs:$src2)))]>;
 938
 939 let hasSideEffects = 0 in
 940 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 941                                                  PredRegs:$src2),
 942                 "$dst = and($src1, !$src2)",
 943                 []>;
 944
 945 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 946              "$dst = any8($src1)",
 947              []>;
 948
 949 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 950              "$dst = all8($src1)",
 951              []>;
 952
 953 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 954                                                  PredRegs:$src2),
 955              "$dst = vitpack($src1, $src2)",
 956              []>;
 957
 958 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 959                                                     DoubleRegs:$src2,
 960                                                     PredRegs:$src3),
 961              "$dst = valignb($src1, $src2, $src3)",
 962              []>;
 963
 964 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 965                                                      DoubleRegs:$src2,
 966                                                      PredRegs:$src3),
 967              "$dst = vspliceb($src1, $src2, $src3)",
 968              []>;
 969
 970 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 971              "$dst = mask($src1)",
 972              []>;
 973
 974 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 975              "$dst = not($src1)",
 976              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 977
 978 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 979             "$dst = or($src1, $src2)",
 980             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 981                                           (i1 PredRegs:$src2)))]>;
 982
 983 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 984              "$dst = xor($src1, $src2)",
 985              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 986                                             (i1 PredRegs:$src2)))]>;
 987
 988
 989 // User control register transfer.
 990 //===----------------------------------------------------------------------===//
 991 // CR -
 992 //===----------------------------------------------------------------------===//
 993
 994 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 995                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 996 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 997                       [SDNPHasChain]>;
 998
 999 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1000 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1001
1002 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1003 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1004 opExtentBits = 24, isCodeGenOnly = 0 in
1005 class T_JMP <dag InsDag, list<dag> JumpList = []>
1006             : JInst<(outs), InsDag,
1007             "jump $dst" , JumpList> {
1008     bits<24> dst;
1009
1010     let IClass = 0b0101;
1011
1012     let Inst{27-25} = 0b100;
1013     let Inst{24-16} = dst{23-15};
1014     let Inst{13-1} = dst{14-2};
1015 }
1016
1017 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1018 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1019 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1020             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1021             !if(PredNot, "if (!$src", "if ($src")#
1022             !if(isPredNew, ".new) ", ") ")#"jump"#
1023             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1024
1025     let isTaken = isTak;
1026     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1027     let isPredicatedFalse = PredNot;
1028     let isPredicatedNew = isPredNew;
1029     bits<2> src;
1030     bits<17> dst;
1031
1032     let IClass = 0b0101;
1033
1034     let Inst{27-24} = 0b1100;
1035     let Inst{21} = PredNot;
1036     let Inst{12} = !if(isPredNew, isTak, zero);
1037     let Inst{11} = isPredNew;
1038     let Inst{9-8} = src;
1039     let Inst{23-22} = dst{16-15};
1040     let Inst{20-16} = dst{14-10};
1041     let Inst{13} = dst{9};
1042     let Inst{7-1} = dst{8-2};
1043   }
1044
1045 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1046 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1047             : JRInst<(outs ), InsDag,
1048             "jumpr $dst" ,
1049             []> {
1050     bits<5> dst;
1051
1052     let IClass = 0b0101;
1053     let Inst{27-21} = 0b0010100;
1054     let Inst{20-16} = dst;
1055 }
1056
1057 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1058 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1059             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1060             !if(PredNot, "if (!$src", "if ($src")#
1061             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1062             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1063
1064     let isTaken = isTak;
1065     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1066     let isPredicatedFalse = PredNot;
1067     let isPredicatedNew = isPredNew;
1068     bits<2> src;
1069     bits<5> dst;
1070
1071     let IClass = 0b0101;
1072
1073     let Inst{27-22} = 0b001101;
1074     let Inst{21} = PredNot;
1075     let Inst{20-16} = dst;
1076     let Inst{12} = !if(isPredNew, isTak, zero);
1077     let Inst{11} = isPredNew;
1078     let Inst{9-8} = src;
1079     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1080     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1081 }
1082
1083 multiclass JMP_Pred<bit PredNot> {
1084   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1085   // Predicate new
1086   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1087   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1088 }
1089
1090 multiclass JMP_base<string BaseOp> {
1091   let BaseOpcode = BaseOp in {
1092     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1093     defm t : JMP_Pred<0>;
1094     defm f : JMP_Pred<1>;
1095   }
1096 }
1097
1098 multiclass JMPR_Pred<bit PredNot> {
1099   def NAME: T_JMPr_c<PredNot, 0, 0>;
1100   // Predicate new
1101   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1102   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1103 }
1104
1105 multiclass JMPR_base<string BaseOp> {
1106   let BaseOpcode = BaseOp in {
1107     def NAME : T_JMPr;
1108     defm _t : JMPR_Pred<0>;
1109     defm _f : JMPR_Pred<1>;
1110   }
1111 }
1112
1113 let isTerminator = 1, hasSideEffects = 0 in {
1114 let isBranch = 1 in
1115 defm JMP : JMP_base<"JMP">, PredNewRel;
1116
1117 let isBranch = 1, isIndirectBranch = 1 in
1118 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1119
1120 let isReturn = 1, isCodeGenOnly = 1 in
1121 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1122 }
1123
1124 def : Pat<(retflag),
1125           (JMPret (i32 R31))>;
1126
1127 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1128       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1129
1130 // A return through builtin_eh_return.
1131 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1132 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1133 def EH_RETURN_JMPR : T_JMPr;
1134
1135 def : Pat<(eh_return),
1136           (EH_RETURN_JMPR (i32 R31))>;
1137
1138 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1139           (JMPR (i32 IntRegs:$dst))>;
1140
1141 def : Pat<(brind (i32 IntRegs:$dst)),
1142           (JMPR (i32 IntRegs:$dst))>;
1143
1144 //===----------------------------------------------------------------------===//
1145 // JR -
1146 //===----------------------------------------------------------------------===//
1147
1148 //===----------------------------------------------------------------------===//
1149 // LD +
1150 //===----------------------------------------------------------------------===//
1151 ///
1152 // Load -- MEMri operand
1153 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1154                           bit isNot, bit isPredNew> {
1155   let isPredicatedNew = isPredNew in
1156   def NAME : LDInst2<(outs RC:$dst),
1157                        (ins PredRegs:$src1, MEMri:$addr),
1158             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1159             ") ")#"$dst = "#mnemonic#"($addr)",
1160             []>;
1161 }
1162
1163 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1164   let isPredicatedFalse = PredNot in {
1165     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1166     // Predicate new
1167     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1168   }
1169 }
1170
1171 let isExtendable = 1, hasSideEffects = 0 in
1172 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1173                     bits<5> ImmBits, bits<5> PredImmBits> {
1174
1175   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1176     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1177         isPredicable = 1 in
1178       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1179                    "$dst = "#mnemonic#"($addr)",
1180                    []>;
1181
1182     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1183         isPredicated = 1 in {
1184       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1185       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1186     }
1187   }
1188 }
1189
1190 let addrMode = BaseImmOffset, isMEMri = "true" in {
1191   let accessSize = ByteAccess in {
1192     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1193     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1194  }
1195
1196   let accessSize = HalfWordAccess in {
1197     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1198     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1199  }
1200
1201   let accessSize = WordAccess in
1202     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1203
1204   let accessSize = DoubleWordAccess in
1205     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1206 }
1207
1208 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1209             (LDrib ADDRriS11_0:$addr) >;
1210
1211 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1212             (LDriub ADDRriS11_0:$addr) >;
1213
1214 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1215             (LDrih ADDRriS11_1:$addr) >;
1216
1217 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1218             (LDriuh ADDRriS11_1:$addr) >;
1219
1220 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1221             (LDriw ADDRriS11_2:$addr) >;
1222
1223 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1224             (LDrid ADDRriS11_3:$addr) >;
1225
1226
1227 // Load - Base with Immediate offset addressing mode
1228 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1229                         bit isNot, bit isPredNew> {
1230   let isPredicatedNew = isPredNew in
1231   def NAME : LDInst2<(outs RC:$dst),
1232                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1233             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1234             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1235             []>;
1236 }
1237
1238 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1239                         bit PredNot> {
1240   let isPredicatedFalse = PredNot in {
1241     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1242     // Predicate new
1243     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1244   }
1245 }
1246
1247 let isExtendable = 1, hasSideEffects = 0 in
1248 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1249                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1250                    bits<5> PredImmBits> {
1251
1252   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1253     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1254         isPredicable = 1, AddedComplexity = 20 in
1255       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1256                    "$dst = "#mnemonic#"($src1+#$offset)",
1257                    []>;
1258
1259     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1260         isPredicated = 1 in {
1261       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1262       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1263     }
1264   }
1265 }
1266
1267 let addrMode = BaseImmOffset in {
1268   let accessSize = ByteAccess in {
1269     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1270                                   11, 6>, AddrModeRel;
1271     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1272                                    11, 6>, AddrModeRel;
1273   }
1274   let accessSize = HalfWordAccess in {
1275     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1276                                  12, 7>, AddrModeRel;
1277     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1278                                   12, 7>, AddrModeRel;
1279   }
1280   let accessSize = WordAccess in
1281     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1282                                  13, 8>, AddrModeRel;
1283
1284   let accessSize = DoubleWordAccess in
1285     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1286                                  14, 9>, AddrModeRel;
1287 }
1288
1289 let AddedComplexity = 20 in {
1290 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1291             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1292
1293 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1294             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1295
1296 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1297             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1298
1299 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1300             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1301
1302 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1303             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1304
1305 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1306             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1307 }
1308
1309 //===----------------------------------------------------------------------===//
1310 // Post increment load
1311 //===----------------------------------------------------------------------===//
1312
1313 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1314                             bit isNot, bit isPredNew> {
1315   let isPredicatedNew = isPredNew in
1316   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1317                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1318             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1319             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1320             [],
1321             "$src2 = $dst2">;
1322 }
1323
1324 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1325                            Operand ImmOp, bit PredNot> {
1326   let isPredicatedFalse = PredNot in {
1327     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1328     // Predicate new
1329     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1330     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1331   }
1332 }
1333
1334 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1335                       Operand ImmOp> {
1336
1337   let BaseOpcode = "POST_"#BaseOp in {
1338     let isPredicable = 1 in
1339     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1340                          (ins IntRegs:$src1, ImmOp:$offset),
1341                  "$dst = "#mnemonic#"($src1++#$offset)",
1342                  [],
1343                  "$src1 = $dst2">;
1344
1345     let isPredicated = 1 in {
1346       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1347       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1348     }
1349   }
1350 }
1351
1352 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1353   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1354                     PredNewRel;
1355   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1356                     PredNewRel;
1357   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1358                     PredNewRel;
1359   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1360                     PredNewRel;
1361   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1362                     PredNewRel;
1363   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1364                     PredNewRel;
1365 }
1366
1367 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1368            (i32 (LDrib ADDRriS11_0:$addr)) >;
1369
1370 // Load byte any-extend.
1371 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1372             (i32 (LDrib ADDRriS11_0:$addr)) >;
1373
1374 // Indexed load byte any-extend.
1375 let AddedComplexity = 20 in
1376 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1377             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1378
1379 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1380             (i32 (LDrih ADDRriS11_1:$addr))>;
1381
1382 let AddedComplexity = 20 in
1383 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1384             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1385
1386 let AddedComplexity = 10 in
1387 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1388             (i32 (LDriub ADDRriS11_0:$addr))>;
1389
1390 let AddedComplexity = 20 in
1391 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1392             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1393
1394 // Load predicate.
1395 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1396 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1397 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1398             (ins MEMri:$addr),
1399             "Error; should not emit",
1400             []>;
1401
1402 // Deallocate stack frame.
1403 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1404   def DEALLOCFRAME : LDInst2<(outs), (ins),
1405                      "deallocframe",
1406                      []>;
1407 }
1408
1409 // Load and unpack bytes to halfwords.
1410 //===----------------------------------------------------------------------===//
1411 // LD -
1412 //===----------------------------------------------------------------------===//
1413
1414 //===----------------------------------------------------------------------===//
1415 // MTYPE/ALU +
1416 //===----------------------------------------------------------------------===//
1417 //===----------------------------------------------------------------------===//
1418 // MTYPE/ALU -
1419 //===----------------------------------------------------------------------===//
1420
1421 //===----------------------------------------------------------------------===//
1422 // MTYPE/COMPLEX +
1423 //===----------------------------------------------------------------------===//
1424 //===----------------------------------------------------------------------===//
1425 // MTYPE/COMPLEX -
1426 //===----------------------------------------------------------------------===//
1427
1428 //===----------------------------------------------------------------------===//
1429 // MTYPE/MPYH +
1430 //===----------------------------------------------------------------------===//
1431 // Multiply and use lower result.
1432 // Rd=+mpyi(Rs,#u8)
1433 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1434 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1435               "$dst =+ mpyi($src1, #$src2)",
1436               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1437                                              u8ExtPred:$src2))]>;
1438
1439 // Rd=-mpyi(Rs,#u8)
1440 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1441               "$dst =- mpyi($src1, #$src2)",
1442               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1443                                                    u8ImmPred:$src2)))]>;
1444
1445 // Rd=mpyi(Rs,#m9)
1446 // s9 is NOT the same as m9 - but it works.. so far.
1447 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1448 // depending on the value of m9. See Arch Spec.
1449 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1450 CextOpcode = "MPYI", InputType = "imm" in
1451 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1452               "$dst = mpyi($src1, #$src2)",
1453               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1454                                              s9ExtPred:$src2))]>, ImmRegRel;
1455
1456 // Rd=mpyi(Rs,Rt)
1457 let CextOpcode = "MPYI", InputType = "reg" in
1458 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1459            "$dst = mpyi($src1, $src2)",
1460            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1461                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1462
1463 // Rx+=mpyi(Rs,#u8)
1464 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1465 CextOpcode = "MPYI_acc", InputType = "imm" in
1466 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1467             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1468             "$dst += mpyi($src2, #$src3)",
1469             [(set (i32 IntRegs:$dst),
1470                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1471                        (i32 IntRegs:$src1)))],
1472             "$src1 = $dst">, ImmRegRel;
1473
1474 // Rx+=mpyi(Rs,Rt)
1475 let CextOpcode = "MPYI_acc", InputType = "reg" in
1476 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1477             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1478             "$dst += mpyi($src2, $src3)",
1479             [(set (i32 IntRegs:$dst),
1480                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1481                        (i32 IntRegs:$src1)))],
1482             "$src1 = $dst">, ImmRegRel;
1483
1484 // Rx-=mpyi(Rs,#u8)
1485 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1486 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1487             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1488             "$dst -= mpyi($src2, #$src3)",
1489             [(set (i32 IntRegs:$dst),
1490                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1491                                                  u8ExtPred:$src3)))],
1492             "$src1 = $dst">;
1493
1494 // Multiply and use upper result.
1495 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1496 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1497 // Rd=mpy(Rs,Rt)
1498 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1499           "$dst = mpy($src1, $src2)",
1500           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1501                                            (i32 IntRegs:$src2)))]>;
1502
1503 // Rd=mpy(Rs,Rt):rnd
1504 // Rd=mpyu(Rs,Rt)
1505 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1506            "$dst = mpyu($src1, $src2)",
1507            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1508                                             (i32 IntRegs:$src2)))]>;
1509
1510 // Multiply and use full result.
1511 // Rdd=mpyu(Rs,Rt)
1512 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1513              "$dst = mpyu($src1, $src2)",
1514              [(set (i64 DoubleRegs:$dst),
1515                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1516                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1517
1518 // Rdd=mpy(Rs,Rt)
1519 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1520              "$dst = mpy($src1, $src2)",
1521              [(set (i64 DoubleRegs:$dst),
1522                    (mul (i64 (sext (i32 IntRegs:$src1))),
1523                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1524
1525 // Multiply and accumulate, use full result.
1526 // Rxx[+-]=mpy(Rs,Rt)
1527 // Rxx+=mpy(Rs,Rt)
1528 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1529             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1530             "$dst += mpy($src2, $src3)",
1531             [(set (i64 DoubleRegs:$dst),
1532             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1533                       (i64 (sext (i32 IntRegs:$src3)))),
1534                  (i64 DoubleRegs:$src1)))],
1535             "$src1 = $dst">;
1536
1537 // Rxx-=mpy(Rs,Rt)
1538 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1539             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1540             "$dst -= mpy($src2, $src3)",
1541             [(set (i64 DoubleRegs:$dst),
1542                   (sub (i64 DoubleRegs:$src1),
1543                        (mul (i64 (sext (i32 IntRegs:$src2))),
1544                             (i64 (sext (i32 IntRegs:$src3))))))],
1545             "$src1 = $dst">;
1546
1547 // Rxx[+-]=mpyu(Rs,Rt)
1548 // Rxx+=mpyu(Rs,Rt)
1549 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1550                             IntRegs:$src2, IntRegs:$src3),
1551              "$dst += mpyu($src2, $src3)",
1552              [(set (i64 DoubleRegs:$dst),
1553                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1554                              (i64 (anyext (i32 IntRegs:$src3)))),
1555                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1556
1557 // Rxx-=mpyu(Rs,Rt)
1558 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1559             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1560             "$dst -= mpyu($src2, $src3)",
1561             [(set (i64 DoubleRegs:$dst),
1562                   (sub (i64 DoubleRegs:$src1),
1563                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1564                             (i64 (anyext (i32 IntRegs:$src3))))))],
1565             "$src1 = $dst">;
1566
1567
1568 let InputType = "reg", CextOpcode = "ADD_acc" in
1569 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1570                             IntRegs:$src2, IntRegs:$src3),
1571              "$dst += add($src2, $src3)",
1572              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1573                                                  (i32 IntRegs:$src3)),
1574                                             (i32 IntRegs:$src1)))],
1575              "$src1 = $dst">, ImmRegRel;
1576
1577 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1578 InputType = "imm", CextOpcode = "ADD_acc" in
1579 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1580                             IntRegs:$src2, s8Ext:$src3),
1581              "$dst += add($src2, #$src3)",
1582              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1583                                                  s8_16ExtPred:$src3),
1584                                             (i32 IntRegs:$src1)))],
1585              "$src1 = $dst">, ImmRegRel;
1586
1587 let CextOpcode = "SUB_acc", InputType = "reg" in
1588 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1589                             IntRegs:$src2, IntRegs:$src3),
1590              "$dst -= add($src2, $src3)",
1591              [(set (i32 IntRegs:$dst),
1592                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1593                                                   (i32 IntRegs:$src3))))],
1594              "$src1 = $dst">, ImmRegRel;
1595
1596 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1597 CextOpcode = "SUB_acc", InputType = "imm" in
1598 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1599                             IntRegs:$src2, s8Ext:$src3),
1600              "$dst -= add($src2, #$src3)",
1601              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1602                                             (add (i32 IntRegs:$src2),
1603                                                  s8_16ExtPred:$src3)))],
1604              "$src1 = $dst">, ImmRegRel;
1605
1606 //===----------------------------------------------------------------------===//
1607 // MTYPE/MPYH -
1608 //===----------------------------------------------------------------------===//
1609
1610 //===----------------------------------------------------------------------===//
1611 // MTYPE/MPYS +
1612 //===----------------------------------------------------------------------===//
1613 //===----------------------------------------------------------------------===//
1614 // MTYPE/MPYS -
1615 //===----------------------------------------------------------------------===//
1616
1617 //===----------------------------------------------------------------------===//
1618 // MTYPE/VB +
1619 //===----------------------------------------------------------------------===//
1620 //===----------------------------------------------------------------------===//
1621 // MTYPE/VB -
1622 //===----------------------------------------------------------------------===//
1623
1624 //===----------------------------------------------------------------------===//
1625 // MTYPE/VH  +
1626 //===----------------------------------------------------------------------===//
1627 //===----------------------------------------------------------------------===//
1628 // MTYPE/VH  -
1629 //===----------------------------------------------------------------------===//
1630
1631 //===----------------------------------------------------------------------===//
1632 // ST +
1633 //===----------------------------------------------------------------------===//
1634 ///
1635 // Store doubleword.
1636
1637 //===----------------------------------------------------------------------===//
1638 // Post increment store
1639 //===----------------------------------------------------------------------===//
1640
1641 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1642                             bit isNot, bit isPredNew> {
1643   let isPredicatedNew = isPredNew in
1644   def NAME : STInst2PI<(outs IntRegs:$dst),
1645             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1646             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1647             ") ")#mnemonic#"($src2++#$offset) = $src3",
1648             [],
1649             "$src2 = $dst">;
1650 }
1651
1652 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1653                            Operand ImmOp, bit PredNot> {
1654   let isPredicatedFalse = PredNot in {
1655     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1656     // Predicate new
1657     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1658     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1659   }
1660 }
1661
1662 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
1663 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1664                       Operand ImmOp> {
1665
1666   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1667     let isPredicable = 1 in
1668     def NAME : STInst2PI<(outs IntRegs:$dst),
1669                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1670                 mnemonic#"($src1++#$offset) = $src2",
1671                 [],
1672                 "$src1 = $dst">;
1673
1674     let isPredicated = 1 in {
1675       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1676       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1677     }
1678   }
1679 }
1680
1681 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1682 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1683 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1684
1685 let isNVStorable = 0 in
1686 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1687
1688 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1689                            s4_3ImmPred:$offset),
1690           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1691
1692 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1693                             s4_3ImmPred:$offset),
1694           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1695
1696 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1697           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1698
1699 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1700                        s4_3ImmPred:$offset),
1701           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1702
1703 //===----------------------------------------------------------------------===//
1704 // multiclass for the store instructions with MEMri operand.
1705 //===----------------------------------------------------------------------===//
1706 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1707                           bit isPredNew> {
1708   let isPredicatedNew = isPredNew in
1709   def NAME : STInst2<(outs),
1710             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1711             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1712             ") ")#mnemonic#"($addr) = $src2",
1713             []>;
1714 }
1715
1716 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1717   let isPredicatedFalse = PredNot in {
1718     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1719
1720     // Predicate new
1721     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1722     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1723   }
1724 }
1725
1726 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
1727 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1728                     bits<5> ImmBits, bits<5> PredImmBits> {
1729
1730   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1731     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1732          isPredicable = 1 in
1733     def NAME : STInst2<(outs),
1734             (ins MEMri:$addr, RC:$src),
1735             mnemonic#"($addr) = $src",
1736             []>;
1737
1738     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1739         isPredicated = 1 in {
1740       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1741       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1742     }
1743   }
1744 }
1745
1746 let addrMode = BaseImmOffset, isMEMri = "true" in {
1747   let accessSize = ByteAccess in
1748     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1749
1750   let accessSize = HalfWordAccess in
1751     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1752
1753   let accessSize = WordAccess in
1754     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1755
1756   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1757     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1758 }
1759
1760 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1761           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1762
1763 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1764           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1765
1766 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1767           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1768
1769 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1770           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1771
1772
1773 //===----------------------------------------------------------------------===//
1774 // multiclass for the store instructions with base+immediate offset
1775 // addressing mode
1776 //===----------------------------------------------------------------------===//
1777 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1778                         bit isNot, bit isPredNew> {
1779   let isPredicatedNew = isPredNew in
1780   def NAME : STInst2<(outs),
1781             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1782             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1783             ") ")#mnemonic#"($src2+#$src3) = $src4",
1784             []>;
1785 }
1786
1787 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1788                         bit PredNot> {
1789   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1790     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1791
1792     // Predicate new
1793     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1794     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1795   }
1796 }
1797
1798 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
1799 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1800                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1801                    bits<5> PredImmBits> {
1802
1803   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1804     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1805          isPredicable = 1 in
1806     def NAME : STInst2<(outs),
1807             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1808             mnemonic#"($src1+#$src2) = $src3",
1809             []>;
1810
1811     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1812       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1813       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1814     }
1815   }
1816 }
1817
1818 let addrMode = BaseImmOffset, InputType = "reg" in {
1819   let accessSize = ByteAccess in
1820     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1821                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1822
1823   let accessSize = HalfWordAccess in
1824     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1825                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1826
1827   let accessSize = WordAccess in
1828     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1829                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1830
1831   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1832     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1833                                   u6_3Ext, 14, 9>, AddrModeRel;
1834 }
1835
1836 let AddedComplexity = 10 in {
1837 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1838                                                   s11_0ExtPred:$offset)),
1839           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1840                          (i32 IntRegs:$src1))>;
1841
1842 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1843                                                    s11_1ExtPred:$offset)),
1844           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1845                          (i32 IntRegs:$src1))>;
1846
1847 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1848                                            s11_2ExtPred:$offset)),
1849           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1850                          (i32 IntRegs:$src1))>;
1851
1852 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1853                                               s11_3ExtPred:$offset)),
1854           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1855                          (i64 DoubleRegs:$src1))>;
1856 }
1857
1858 // memh(Rx++#s4:1)=Rt.H
1859
1860 // Store word.
1861 // Store predicate.
1862 let Defs = [R10,R11,D5], hasSideEffects = 0 in
1863 def STriw_pred : STInst2<(outs),
1864             (ins MEMri:$addr, PredRegs:$src1),
1865             "Error; should not emit",
1866             []>;
1867
1868 // Allocate stack frame.
1869 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
1870   def ALLOCFRAME : STInst2<(outs),
1871              (ins i32imm:$amt),
1872              "allocframe(#$amt)",
1873              []>;
1874 }
1875 //===----------------------------------------------------------------------===//
1876 // ST -
1877 //===----------------------------------------------------------------------===//
1878
1879 //===----------------------------------------------------------------------===//
1880 // STYPE/ALU +
1881 //===----------------------------------------------------------------------===//
1882 // Logical NOT.
1883 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1884                "$dst = not($src1)",
1885                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1886
1887
1888 // Sign extend word to doubleword.
1889 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1890            "$dst = sxtw($src1)",
1891            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1892 //===----------------------------------------------------------------------===//
1893 // STYPE/ALU -
1894 //===----------------------------------------------------------------------===//
1895
1896 //===----------------------------------------------------------------------===//
1897 // STYPE/BIT +
1898 //===----------------------------------------------------------------------===//
1899 // clrbit.
1900 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1901             "$dst = clrbit($src1, #$src2)",
1902             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1903                                            (not
1904                                               (shl 1, u5ImmPred:$src2))))]>;
1905
1906 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1907             "$dst = clrbit($src1, #$src2)",
1908             []>;
1909
1910 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1911 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1912       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1913
1914 // setbit.
1915 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1916             "$dst = setbit($src1, #$src2)",
1917             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1918                                           (shl 1, u5ImmPred:$src2)))]>;
1919
1920 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1921 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1922             "$dst = setbit($src1, #$src2)",
1923             []>;
1924
1925 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1926       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1927
1928 // togglebit.
1929 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1930             "$dst = setbit($src1, #$src2)",
1931             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1932                                           (shl 1, u5ImmPred:$src2)))]>;
1933
1934 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1935 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1936             "$dst = togglebit($src1, #$src2)",
1937             []>;
1938
1939 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1940       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1941
1942 // Predicate transfer.
1943 let hasSideEffects = 0 in
1944 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1945                "$dst = $src1  /* Should almost never emit this. */",
1946                []>;
1947
1948 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1949                "$dst = $src1  /* Should almost never emit this. */",
1950                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1951 //===----------------------------------------------------------------------===//
1952 // STYPE/PRED -
1953 //===----------------------------------------------------------------------===//
1954
1955 //===----------------------------------------------------------------------===//
1956 // STYPE/SHIFT +
1957 //===----------------------------------------------------------------------===//
1958 // Shift by immediate.
1959 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1960              "$dst = asr($src1, #$src2)",
1961              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1962                                             u5ImmPred:$src2))]>;
1963
1964 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1965               "$dst = asr($src1, #$src2)",
1966               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1967                                                 u6ImmPred:$src2))]>;
1968
1969 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1970           "$dst = asl($src1, #$src2)",
1971           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1972                                          u5ImmPred:$src2))]>;
1973
1974 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1975               "$dst = asl($src1, #$src2)",
1976               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1977                                                 u6ImmPred:$src2))]>;
1978
1979 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1980              "$dst = lsr($src1, #$src2)",
1981              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1982                                             u5ImmPred:$src2))]>;
1983
1984 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1985               "$dst = lsr($src1, #$src2)",
1986               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1987                                                 u6ImmPred:$src2))]>;
1988
1989 // Shift by immediate and add.
1990 let AddedComplexity = 100 in
1991 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1992                                              u3Imm:$src3),
1993              "$dst = addasl($src1, $src2, #$src3)",
1994              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1995                                        (shl (i32 IntRegs:$src2),
1996                                             u3ImmPred:$src3)))]>;
1997
1998 // Shift by register.
1999 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2000              "$dst = asl($src1, $src2)",
2001              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2002                                             (i32 IntRegs:$src2)))]>;
2003
2004 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2005              "$dst = asr($src1, $src2)",
2006              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2007                                             (i32 IntRegs:$src2)))]>;
2008
2009 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2010              "$dst = lsl($src1, $src2)",
2011              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2012                                             (i32 IntRegs:$src2)))]>;
2013
2014 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2015              "$dst = lsr($src1, $src2)",
2016              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2017                                             (i32 IntRegs:$src2)))]>;
2018
2019 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2020            "$dst = asl($src1, $src2)",
2021            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2022                                              (i32 IntRegs:$src2)))]>;
2023
2024 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2025            "$dst = lsl($src1, $src2)",
2026            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2027                                              (i32 IntRegs:$src2)))]>;
2028
2029 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2030                                                  IntRegs:$src2),
2031               "$dst = asr($src1, $src2)",
2032               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2033                                                 (i32 IntRegs:$src2)))]>;
2034
2035 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2036                                                  IntRegs:$src2),
2037               "$dst = lsr($src1, $src2)",
2038               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2039                                                 (i32 IntRegs:$src2)))]>;
2040
2041 //===----------------------------------------------------------------------===//
2042 // STYPE/SHIFT -
2043 //===----------------------------------------------------------------------===//
2044
2045 //===----------------------------------------------------------------------===//
2046 // STYPE/VH +
2047 //===----------------------------------------------------------------------===//
2048 //===----------------------------------------------------------------------===//
2049 // STYPE/VH -
2050 //===----------------------------------------------------------------------===//
2051
2052 //===----------------------------------------------------------------------===//
2053 // STYPE/VW +
2054 //===----------------------------------------------------------------------===//
2055 //===----------------------------------------------------------------------===//
2056 // STYPE/VW -
2057 //===----------------------------------------------------------------------===//
2058
2059 //===----------------------------------------------------------------------===//
2060 // SYSTEM/SUPER +
2061 //===----------------------------------------------------------------------===//
2062
2063 //===----------------------------------------------------------------------===//
2064 // SYSTEM/USER +
2065 //===----------------------------------------------------------------------===//
2066 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2067 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2068                            [SDNPHasChain]>;
2069
2070 let hasSideEffects = 1, isSolo = 1 in
2071 def BARRIER : SYSInst<(outs), (ins),
2072                      "barrier",
2073                      [(HexagonBARRIER)]>;
2074
2075 //===----------------------------------------------------------------------===//
2076 // SYSTEM/SUPER -
2077 //===----------------------------------------------------------------------===//
2078
2079 // TFRI64 - assembly mapped.
2080 let isReMaterializable = 1 in
2081 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2082              "$dst = #$src1",
2083              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2084
2085 let AddedComplexity = 100, isPredicated = 1 in
2086 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2087             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2088             "Error; should not emit",
2089             [(set (i32 IntRegs:$dst),
2090              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2091                           s12ImmPred:$src3)))]>;
2092
2093 let AddedComplexity = 100, isPredicated = 1 in
2094 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2095             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2096             "Error; should not emit",
2097             [(set (i32 IntRegs:$dst),
2098              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2099                           (i32 IntRegs:$src3))))]>;
2100
2101 let AddedComplexity = 100, isPredicated = 1 in
2102 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2103                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2104                      "Error; should not emit",
2105                      [(set (i32 IntRegs:$dst),
2106                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2107                                         s12ImmPred:$src3)))]>;
2108
2109 // Generate frameindex addresses.
2110 let isReMaterializable = 1 in
2111 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2112              "$dst = add($src1)",
2113              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2114
2115 //
2116 // CR - Type.
2117 //
2118 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2119 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2120                       "loop0($offset, #$src2)",
2121                       []>;
2122 }
2123
2124 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2125 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2126                       "loop0($offset, $src2)",
2127                       []>;
2128 }
2129
2130 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2131     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2132 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2133                        ":endloop0",
2134                        []>;
2135 }
2136
2137 // Support for generating global address.
2138 // Taken from X86InstrInfo.td.
2139 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2140                                             SDTCisVT<0, i32>,
2141                                             SDTCisVT<1, i32>,
2142                                             SDTCisPtrTy<0>]>;
2143 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2144 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2145
2146 // HI/LO Instructions
2147 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2148 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2149                   "$dst.l = #LO($global)",
2150                   []>;
2151
2152 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2153 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2154                   "$dst.h = #HI($global)",
2155                   []>;
2156
2157 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2158 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2159                   "$dst.l = #LO($imm_value)",
2160                   []>;
2161
2162
2163 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2164 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2165                   "$dst.h = #HI($imm_value)",
2166                   []>;
2167
2168 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2169 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2170                   "$dst.l = #LO($jt)",
2171                   []>;
2172
2173 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2174 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2175                   "$dst.h = #HI($jt)",
2176                   []>;
2177
2178
2179 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2180 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2181                   "$dst.l = #LO($label)",
2182                   []>;
2183
2184 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2185 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2186                   "$dst.h = #HI($label)",
2187                   []>;
2188
2189 // This pattern is incorrect. When we add small data, we should change
2190 // this pattern to use memw(#foo).
2191 // This is for sdata.
2192 let isMoveImm = 1 in
2193 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2194               "$dst = CONST32(#$global)",
2195               [(set (i32 IntRegs:$dst),
2196                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2197
2198 // This is for non-sdata.
2199 let isReMaterializable = 1, isMoveImm = 1 in
2200 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2201                   "$dst = CONST32(#$global)",
2202                   [(set (i32 IntRegs:$dst),
2203                         (HexagonCONST32 tglobaladdr:$global))]>;
2204
2205 let isReMaterializable = 1, isMoveImm = 1 in
2206 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2207                      "$dst = CONST32(#$jt)",
2208                      [(set (i32 IntRegs:$dst),
2209                            (HexagonCONST32 tjumptable:$jt))]>;
2210
2211 let isReMaterializable = 1, isMoveImm = 1 in
2212 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2213                     "$dst = CONST32(#$global)",
2214                     [(set (i32 IntRegs:$dst),
2215                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2216
2217 let isReMaterializable = 1, isMoveImm = 1 in
2218 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2219                        "$dst = CONST32(#$global)",
2220                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2221
2222 // Map BlockAddress lowering to CONST32_Int_Real
2223 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2224           (CONST32_Int_Real tblockaddress:$addr)>;
2225
2226 let isReMaterializable = 1, isMoveImm = 1 in
2227 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2228                     "$dst = CONST32($label)",
2229                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2230
2231 let isReMaterializable = 1, isMoveImm = 1 in
2232 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2233                        "$dst = CONST64(#$global)",
2234                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2235
2236 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2237                   "$dst = xor($dst, $dst)",
2238                   [(set (i1 PredRegs:$dst), 0)]>;
2239
2240 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2241        "$dst = mpy($src1, $src2)",
2242        [(set (i32 IntRegs:$dst),
2243              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2244                                         (i64 (sext (i32 IntRegs:$src2))))),
2245                               (i32 32)))))]>;
2246
2247 // Pseudo instructions.
2248 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2249
2250 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2251                                         SDTCisVT<1, i32> ]>;
2252
2253 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2254                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2255
2256 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2257                     [SDNPHasChain, SDNPOutGlue]>;
2258
2259 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2260
2261 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2262            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2263
2264 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2265 // Optional Flag and Variable Arguments.
2266 // Its 1 Operand has pointer type.
2267 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2268                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2269
2270 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2271  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2272                         "Should never be emitted",
2273                         [(callseq_start timm:$amt)]>;
2274 }
2275
2276 let Defs = [R29, R30, R31], Uses = [R29] in {
2277  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2278                       "Should never be emitted",
2279                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2280 }
2281 // Call subroutine.
2282 let isCall = 1, hasSideEffects = 0,
2283   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2284           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2285   def CALL : JInst<(outs), (ins calltarget:$dst),
2286              "call $dst", []>;
2287 }
2288
2289 // Call subroutine from register.
2290 let isCall = 1, hasSideEffects = 0,
2291   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2292           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2293   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2294               "callr $dst",
2295               []>;
2296  }
2297
2298
2299 // Indirect tail-call.
2300 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2301 def TCRETURNR : T_JMPr;
2302
2303 // Direct tail-calls.
2304 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2305 isTerminator = 1, isCodeGenOnly = 1 in {
2306   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2307   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2308 }
2309
2310 // Map call instruction.
2311 def : Pat<(call (i32 IntRegs:$dst)),
2312       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2313 def : Pat<(call tglobaladdr:$dst),
2314       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2315 def : Pat<(call texternalsym:$dst),
2316       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2317 //Tail calls.
2318 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2319       (TCRETURNtg tglobaladdr:$dst)>;
2320 def : Pat<(HexagonTCRet texternalsym:$dst),
2321       (TCRETURNtext texternalsym:$dst)>;
2322 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2323       (TCRETURNR (i32 IntRegs:$dst))>;
2324
2325 // Atomic load and store support
2326 // 8 bit atomic load
2327 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2328           (i32 (LDriub ADDRriS11_0:$src1))>;
2329
2330 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2331           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2332
2333 // 16 bit atomic load
2334 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2335           (i32 (LDriuh ADDRriS11_1:$src1))>;
2336
2337 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2338           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2339
2340 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2341           (i32 (LDriw ADDRriS11_2:$src1))>;
2342
2343 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2344           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2345
2346 // 64 bit atomic load
2347 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2348           (i64 (LDrid ADDRriS11_3:$src1))>;
2349
2350 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2351           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2352
2353
2354 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2355           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2356
2357 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2358                           (i32 IntRegs:$src1)),
2359           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2360                          (i32 IntRegs:$src1))>;
2361
2362
2363 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2364           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2365
2366 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2367                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2368           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2369                          (i32 IntRegs:$src1))>;
2370
2371 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2372           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2373
2374 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2375                            (i32 IntRegs:$src1)),
2376           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2377                          (i32 IntRegs:$src1))>;
2378
2379
2380
2381
2382 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2383           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2384
2385 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2386                            (i64 DoubleRegs:$src1)),
2387           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2388                          (i64 DoubleRegs:$src1))>;
2389
2390 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2391 def : Pat <(and (i32 IntRegs:$src1), 65535),
2392       (A2_zxth (i32 IntRegs:$src1))>;
2393
2394 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2395 def : Pat <(and (i32 IntRegs:$src1), 255),
2396       (A2_zxtb (i32 IntRegs:$src1))>;
2397
2398 // Map Add(p1, true) to p1 = not(p1).
2399 //     Add(p1, false) should never be produced,
2400 //     if it does, it got to be mapped to NOOP.
2401 def : Pat <(add (i1 PredRegs:$src1), -1),
2402       (NOT_p (i1 PredRegs:$src1))>;
2403
2404 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2405 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2406       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2407                            s8ImmPred:$src2))>;
2408
2409 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2410 // => r0 = TFR_condset_ri(p0, r1, #i)
2411 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2412                    (i32 IntRegs:$src3)),
2413       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2414                            s12ImmPred:$src2))>;
2415
2416 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2417 // => r0 = TFR_condset_ir(p0, #i, r1)
2418 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2419       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2420                            (i32 IntRegs:$src2)))>;
2421
2422 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2423 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2424       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2425
2426 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2427 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2428       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2429
2430
2431 let AddedComplexity = 100 in
2432 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2433       (i64 (COMBINE_rr (TFRI 0),
2434                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2435       Requires<[NoV4T]>;
2436
2437 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2438 let AddedComplexity = 10 in
2439 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2440       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2441
2442 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2443 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2444       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2445
2446 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2447 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2448       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2449                                                  subreg_loreg))))))>;
2450
2451 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2452 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2453       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2454                                                  subreg_loreg))))))>;
2455
2456 // We want to prevent emitting pnot's as much as possible.
2457 // Map brcond with an unsupported setcc to a JMP_f.
2458 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2459                         bb:$offset),
2460       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2461                 bb:$offset)>;
2462
2463 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2464                         bb:$offset),
2465       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2466
2467 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2468       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2469
2470 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2471       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2472
2473 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2474 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2475                         bb:$offset),
2476       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2477                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2478
2479 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2480 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2481                         bb:$offset),
2482       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2483
2484 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2485                    bb:$offset),
2486       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2487                    bb:$offset)>;
2488
2489 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2490                         bb:$offset),
2491       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2492                 bb:$offset)>;
2493
2494 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2495                    bb:$offset),
2496       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2497                 bb:$offset)>;
2498
2499 // Map from a 64-bit select to an emulated 64-bit mux.
2500 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2501 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2502                    (i64 DoubleRegs:$src3)),
2503       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2504                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2505                                                          subreg_hireg)),
2506                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2507                                                          subreg_hireg)))),
2508                        (i32 (C2_mux (i1 PredRegs:$src1),
2509                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2510                                                          subreg_loreg)),
2511                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2512                                                          subreg_loreg))))))>;
2513
2514 // Map from a 1-bit select to logical ops.
2515 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2516 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2517                    (i1 PredRegs:$src3)),
2518       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2519              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2520
2521 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2522 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2523       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2524
2525 // Map for truncating from 64 immediates to 32 bit immediates.
2526 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2527       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2528
2529 // Map for truncating from i64 immediates to i1 bit immediates.
2530 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2531        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2532                                           subreg_loreg))))>;
2533
2534 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2535 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2536       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2537                                                      subreg_loreg)))>;
2538
2539 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2540 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2541       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2542                                                      subreg_loreg)))>;
2543 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2544 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2545       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2546                                                      subreg_loreg)))>;
2547
2548 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2549 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2550       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2551                                                      subreg_loreg)))>;
2552
2553 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2554 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2555       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2556
2557
2558 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2559 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2560       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2561
2562 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2563 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2564       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2565
2566 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2567 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2568 // Better way to do this?
2569 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2570       (i64 (SXTW (i32 IntRegs:$src1)))>;
2571
2572 // Map cmple -> cmpgt.
2573 // rs <= rt -> !(rs > rt).
2574 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2575       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2576
2577 // rs <= rt -> !(rs > rt).
2578 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2579       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2580
2581 // Rss <= Rtt -> !(Rss > Rtt).
2582 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2583       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2584
2585 // Map cmpne -> cmpeq.
2586 // Hexagon_TODO: We should improve on this.
2587 // rs != rt -> !(rs == rt).
2588 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2589       (i1 (NOT_p(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2590
2591 // Map cmpne(Rs) -> !cmpeqe(Rs).
2592 // rs != rt -> !(rs == rt).
2593 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2594       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2595
2596 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2597 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2598       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2599
2600 // Map cmpne(Rss) -> !cmpew(Rss).
2601 // rs != rt -> !(rs == rt).
2602 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2603       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2604                                      (i64 DoubleRegs:$src2)))))>;
2605
2606 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2607 // rs >= rt -> !(rt > rs).
2608 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2609       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2610
2611 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2612 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2613       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2614
2615 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2616 // rss >= rtt -> !(rtt > rss).
2617 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2618       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2619                                 (i64 DoubleRegs:$src1)))))>;
2620
2621 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2622 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2623 // rs < rt -> !(rs >= rt).
2624 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2625       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2626
2627 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2628 // rs < rt -> rt > rs.
2629 // We can let assembler map it, or we can do in the compiler itself.
2630 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2631       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2632
2633 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2634 // rss < rtt -> (rtt > rss).
2635 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2636       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2637
2638 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2639 // rs < rt -> rt > rs.
2640 // We can let assembler map it, or we can do in the compiler itself.
2641 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2642       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2643
2644 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2645 // rs < rt -> rt > rs.
2646 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2647       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2648
2649 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2650 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2651       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2652
2653 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2654 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2655       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2656
2657 // Generate cmpgtu(Rs, #u9)
2658 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2659       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2660
2661 // Map from Rs >= Rt -> !(Rt > Rs).
2662 // rs >= rt -> !(rt > rs).
2663 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2664       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2665
2666 // Map from Rs >= Rt -> !(Rt > Rs).
2667 // rs >= rt -> !(rt > rs).
2668 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2669       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2670
2671 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2672 // Map from (Rs <= Rt) -> !(Rs > Rt).
2673 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2674       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2675
2676 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2677 // Map from (Rs <= Rt) -> !(Rs > Rt).
2678 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2679       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2680
2681 // Sign extends.
2682 // i1 -> i32
2683 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2684       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2685
2686 // i1 -> i64
2687 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2688       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2689
2690 // Convert sign-extended load back to load and sign extend.
2691 // i8 -> i64
2692 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2693       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2694
2695 // Convert any-extended load back to load and sign extend.
2696 // i8 -> i64
2697 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2698       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2699
2700 // Convert sign-extended load back to load and sign extend.
2701 // i16 -> i64
2702 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2703       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2704
2705 // Convert sign-extended load back to load and sign extend.
2706 // i32 -> i64
2707 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2708       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2709
2710
2711 // Zero extends.
2712 // i1 -> i32
2713 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2714       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2715
2716 // i1 -> i64
2717 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2718       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2719       Requires<[NoV4T]>;
2720
2721 // i32 -> i64
2722 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2723       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2724       Requires<[NoV4T]>;
2725
2726 // i8 -> i64
2727 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2728       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2729       Requires<[NoV4T]>;
2730
2731 let AddedComplexity = 20 in
2732 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2733                                 s11_0ExtPred:$offset))),
2734       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2735                                   s11_0ExtPred:$offset)))>,
2736       Requires<[NoV4T]>;
2737
2738 // i1 -> i64
2739 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2740       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2741       Requires<[NoV4T]>;
2742
2743 let AddedComplexity = 20 in
2744 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2745                                 s11_0ExtPred:$offset))),
2746       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2747                                   s11_0ExtPred:$offset)))>,
2748       Requires<[NoV4T]>;
2749
2750 // i16 -> i64
2751 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2752       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2753       Requires<[NoV4T]>;
2754
2755 let AddedComplexity = 20 in
2756 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2757                                   s11_1ExtPred:$offset))),
2758       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2759                                   s11_1ExtPred:$offset)))>,
2760       Requires<[NoV4T]>;
2761
2762 // i32 -> i64
2763 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2764       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2765       Requires<[NoV4T]>;
2766
2767 let AddedComplexity = 100 in
2768 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2769       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2770                                   s11_2ExtPred:$offset)))>,
2771       Requires<[NoV4T]>;
2772
2773 let AddedComplexity = 10 in
2774 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2775       (i32 (LDriw ADDRriS11_0:$src1))>;
2776
2777 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2778 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2779       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2780
2781 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2782 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2783       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2784
2785 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2786 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2787       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2788
2789
2790 let AddedComplexity = 100 in
2791 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2792                            (i32 32))),
2793                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2794                                          s11_2ExtPred:$offset2)))))),
2795         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2796                         (LDriw_indexed IntRegs:$src2,
2797                                        s11_2ExtPred:$offset2)))>;
2798
2799 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2800                            (i32 32))),
2801                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2802         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2803                         (LDriw ADDRriS11_2:$srcLow)))>;
2804
2805 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2806                            (i32 32))),
2807                (i64 (zext (i32 IntRegs:$srcLow))))),
2808         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2809                         IntRegs:$srcLow))>;
2810
2811 let AddedComplexity = 100 in
2812 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2813                            (i32 32))),
2814                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2815                                          s11_2ExtPred:$offset2)))))),
2816         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2817                         (LDriw_indexed IntRegs:$src2,
2818                                        s11_2ExtPred:$offset2)))>;
2819
2820 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2821                            (i32 32))),
2822                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2823         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2824                         (LDriw ADDRriS11_2:$srcLow)))>;
2825
2826 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2827                            (i32 32))),
2828                (i64 (zext (i32 IntRegs:$srcLow))))),
2829         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2830                         IntRegs:$srcLow))>;
2831
2832 // Any extended 64-bit load.
2833 // anyext i32 -> i64
2834 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2835       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2836       Requires<[NoV4T]>;
2837
2838 // When there is an offset we should prefer the pattern below over the pattern above.
2839 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2840 // So this complexity below is comfortably higher to allow for choosing the below.
2841 // If this is not done then we generate addresses such as
2842 // ********************************************
2843 //        r1 = add (r0, #4)
2844 //        r1 = memw(r1 + #0)
2845 //  instead of
2846 //        r1 = memw(r0 + #4)
2847 // ********************************************
2848 let AddedComplexity = 100 in
2849 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2850       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2851                                   s11_2ExtPred:$offset)))>,
2852       Requires<[NoV4T]>;
2853
2854 // anyext i16 -> i64.
2855 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2856       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2857       Requires<[NoV4T]>;
2858
2859 let AddedComplexity = 20 in
2860 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2861                                   s11_1ExtPred:$offset))),
2862       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2863                                   s11_1ExtPred:$offset)))>,
2864       Requires<[NoV4T]>;
2865
2866 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2867 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2868       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2869       Requires<[NoV4T]>;
2870
2871 // Multiply 64-bit unsigned and use upper result.
2872 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2873       (i64
2874        (MPYU64_acc
2875         (i64
2876          (COMBINE_rr
2877           (TFRI 0),
2878            (i32
2879             (EXTRACT_SUBREG
2880              (i64
2881               (LSRd_ri
2882                (i64
2883                 (MPYU64_acc
2884                  (i64
2885                   (MPYU64_acc
2886                    (i64
2887                     (COMBINE_rr (TFRI 0),
2888                      (i32
2889                       (EXTRACT_SUBREG
2890                        (i64
2891                         (LSRd_ri
2892                          (i64
2893                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2894                                                        subreg_loreg)),
2895                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2896                                                        subreg_loreg)))), 32)),
2897                        subreg_loreg)))),
2898                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2899                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2900                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2901                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2902                32)), subreg_loreg)))),
2903         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2904         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2905
2906 // Multiply 64-bit signed and use upper result.
2907 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2908       (i64
2909        (MPY64_acc
2910         (i64
2911          (COMBINE_rr (TFRI 0),
2912           (i32
2913            (EXTRACT_SUBREG
2914             (i64
2915              (LSRd_ri
2916               (i64
2917                (MPY64_acc
2918                 (i64
2919                  (MPY64_acc
2920                   (i64
2921                    (COMBINE_rr (TFRI 0),
2922                     (i32
2923                      (EXTRACT_SUBREG
2924                       (i64
2925                        (LSRd_ri
2926                         (i64
2927                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2928                                                       subreg_loreg)),
2929                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2930                                                       subreg_loreg)))), 32)),
2931                       subreg_loreg)))),
2932                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2933                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2934                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2935                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2936               32)), subreg_loreg)))),
2937         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2938         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2939
2940 // Hexagon specific ISD nodes.
2941 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2942 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2943                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2944 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2945                                   SDTHexagonADJDYNALLOC>;
2946 // Needed to tag these instructions for stack layout.
2947 let usesCustomInserter = 1 in
2948 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2949                                                      s16Imm:$src2),
2950                   "$dst = add($src1, #$src2)",
2951                   [(set (i32 IntRegs:$dst),
2952                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2953                                              s16ImmPred:$src2))]>;
2954
2955 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2956 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2957 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2958                 "$dst = $src1",
2959                 [(set (i32 IntRegs:$dst),
2960                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2961
2962 let AddedComplexity = 100 in
2963 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2964       (COPY (i32 IntRegs:$src1))>;
2965
2966 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2967
2968 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2969           (i32 (CONST32_set_jt tjumptable:$dst))>;
2970
2971 // XTYPE/SHIFT
2972
2973 // Multi-class for logical operators :
2974 // Shift by immediate/register and accumulate/logical
2975 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2976   def _ri : SInst_acc<(outs IntRegs:$dst),
2977             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2978             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2979             [(set (i32 IntRegs:$dst),
2980                   (OpNode2 (i32 IntRegs:$src1),
2981                            (OpNode1 (i32 IntRegs:$src2),
2982                                     u5ImmPred:$src3)))],
2983             "$src1 = $dst">;
2984
2985   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2986             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2987             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2988             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2989                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2990             "$src1 = $dst">;
2991 }
2992
2993 // Multi-class for logical operators :
2994 // Shift by register and accumulate/logical (32/64 bits)
2995 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2996   def _rr : SInst_acc<(outs IntRegs:$dst),
2997             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2998             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2999             [(set (i32 IntRegs:$dst),
3000                   (OpNode2 (i32 IntRegs:$src1),
3001                            (OpNode1 (i32 IntRegs:$src2),
3002                                     (i32 IntRegs:$src3))))],
3003             "$src1 = $dst">;
3004
3005   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3006             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3007             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3008             [(set (i64 DoubleRegs:$dst),
3009                   (OpNode2 (i64 DoubleRegs:$src1),
3010                            (OpNode1 (i64 DoubleRegs:$src2),
3011                                     (i32 IntRegs:$src3))))],
3012             "$src1 = $dst">;
3013
3014 }
3015
3016 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3017 let AddedComplexity = 100 in
3018   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3019   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3020   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3021   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3022 }
3023
3024 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3025 let AddedComplexity = 100 in
3026   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3027   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3028   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3029   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3030 }
3031
3032 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3033 let AddedComplexity = 100 in
3034   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3035 }
3036
3037 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3038            xtype_xor_imm<"asl", shl>;
3039
3040 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3041            xtype_xor_imm<"lsr", srl>;
3042
3043 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3044 defm LSL : basic_xtype_reg<"lsl", shl>;
3045
3046 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3047 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3048       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3049
3050 //===----------------------------------------------------------------------===//
3051 // V3 Instructions +
3052 //===----------------------------------------------------------------------===//
3053
3054 include "HexagonInstrInfoV3.td"
3055
3056 //===----------------------------------------------------------------------===//
3057 // V3 Instructions -
3058 //===----------------------------------------------------------------------===//
3059
3060 //===----------------------------------------------------------------------===//
3061 // V4 Instructions +
3062 //===----------------------------------------------------------------------===//
3063
3064 include "HexagonInstrInfoV4.td"
3065
3066 //===----------------------------------------------------------------------===//
3067 // V4 Instructions -
3068 //===----------------------------------------------------------------------===//
3069
3070 //===----------------------------------------------------------------------===//
3071 // V5 Instructions +
3072 //===----------------------------------------------------------------------===//
3073
3074 include "HexagonInstrInfoV5.td"
3075
3076 //===----------------------------------------------------------------------===//
3077 // V5 Instructions -
3078 //===----------------------------------------------------------------------===//