lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 // Multi-class for logical operators.
  72 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  73   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  74                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  75                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  76                                                    (i32 IntRegs:$c)))]>;
  77   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  78                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  79                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  80                                                    (i32 IntRegs:$c)))]>;
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU +
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  90
  91 def HexagonWrapperCombineII :
  92   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  93
  94 def HexagonWrapperCombineRR :
  95   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  96
  97 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  98 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  99                   bit IsComm>
 100   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 101              "$Rd = "#mnemonic#"($Rs, $Rt)",
 102              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 103   let isCommutable = IsComm;
 104   let BaseOpcode = mnemonic#_rr;
 105   let CextOpcode = mnemonic;
 106
 107   bits<5> Rs;
 108   bits<5> Rt;
 109   bits<5> Rd;
 110
 111   let IClass = 0b1111;
 112   let Inst{27} = 0b0;
 113   let Inst{26-24} = MajOp;
 114   let Inst{23-21} = MinOp;
 115   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 116   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 117   let Inst{4-0} = Rd;
 118 }
 119
 120 let hasSideEffects = 0, hasNewValue = 1 in
 121 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 122                        bit OpsRev, bit PredNot, bit PredNew>
 123   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 124              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 125              "$Rd = "#mnemonic#"($Rs, $Rt)",
 126              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 127   let isPredicated = 1;
 128   let isPredicatedFalse = PredNot;
 129   let isPredicatedNew = PredNew;
 130   let BaseOpcode = mnemonic#_rr;
 131   let CextOpcode = mnemonic;
 132
 133   bits<2> Pu;
 134   bits<5> Rs;
 135   bits<5> Rt;
 136   bits<5> Rd;
 137
 138   let IClass = 0b1111;
 139   let Inst{27} = 0b1;
 140   let Inst{26-24} = MajOp;
 141   let Inst{23-21} = MinOp;
 142   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 143   let Inst{13} = PredNew;
 144   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 145   let Inst{7} = PredNot;
 146   let Inst{6-5} = Pu;
 147   let Inst{4-0} = Rd;
 148 }
 149
 150 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 151                       bit OpsRev>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 153   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 154 }
 155
 156 let isCodeGenOnly = 0 in {
 157 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 158 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 159 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 160 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 161 }
 162
 163 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 164                       bits<3> MinOp, bit OpsRev, bit IsComm>
 165   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 166   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 167 }
 168
 169 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 170     isCodeGenOnly = 0 in {
 171   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 172   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 173 }
 174
 175 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 176                          bit OpsRev> {
 177   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 178   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 179   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 180   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 181 }
 182
 183 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 184                           bit OpsRev, bit IsComm> {
 185   let isPredicable = 1 in
 186   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 187   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 188 }
 189
 190 let isCodeGenOnly = 0 in {
 191 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 192 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 193 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 194 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 195 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 196 }
 197
 198 // Pats for instruction selection.
 199 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 200   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 201         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 202
 203 def: BinOp32_pat<add, A2_add, i32>;
 204 def: BinOp32_pat<and, A2_and, i32>;
 205 def: BinOp32_pat<or,  A2_or,  i32>;
 206 def: BinOp32_pat<sub, A2_sub, i32>;
 207 def: BinOp32_pat<xor, A2_xor, i32>;
 208
 209 // A few special cases producing register pairs:
 210 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 211     isCodeGenOnly = 0 in {
 212   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 213
 214   let isPredicable = 1 in
 215     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 216
 217   // Conditional combinew uses "newt/f" instead of "t/fnew".
 218   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 219   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 220 }
 221
 222 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 223 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 224   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 225              "$Pd = "#mnemonic#"($Rs, $Rt)",
 226              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 227   let CextOpcode = mnemonic;
 228   let isCommutable = IsComm;
 229   bits<5> Rs;
 230   bits<5> Rt;
 231   bits<2> Pd;
 232
 233   let IClass = 0b1111;
 234   let Inst{27-24} = 0b0010;
 235   let Inst{22-21} = MinOp;
 236   let Inst{20-16} = Rs;
 237   let Inst{12-8} = Rt;
 238   let Inst{4} = IsNeg;
 239   let Inst{3-2} = 0b00;
 240   let Inst{1-0} = Pd;
 241 }
 242
 243 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 244   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 245   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 246   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 247 }
 248
 249 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 250 // that reverse the order of the operands.
 251 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 252
 253 // Pats for compares. They use PatFrags as operands, not SDNodes,
 254 // since seteq/setgt/etc. are defined as ParFrags.
 255 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 256   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 257         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 258
 259 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 260 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 261 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 262
 263 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 264 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 265
 266 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 267   isCodeGenOnly = 0 in
 268 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 269                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 270       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 271   bits<5> Rd;
 272   bits<2> Pu;
 273   bits<5> Rs;
 274   bits<5> Rt;
 275
 276   let CextOpcode = "mux";
 277   let InputType = "reg";
 278   let hasSideEffects = 0;
 279   let IClass = 0b1111;
 280
 281   let Inst{27-24} = 0b0100;
 282   let Inst{20-16} = Rs;
 283   let Inst{12-8} = Rt;
 284   let Inst{6-5} = Pu;
 285   let Inst{4-0} = Rd;
 286 }
 287
 288 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 289          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 290
 291 // Combines the two immediates into a double register.
 292 // Increase complexity to make it greater than any complexity of a combine
 293 // that involves a register.
 294
 295 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 296     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 297     AddedComplexity = 75, isCodeGenOnly = 0 in
 298 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 299   "$Rdd = combine(#$s8, #$S8)",
 300   [(set (i64 DoubleRegs:$Rdd),
 301         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 302     bits<5> Rdd;
 303     bits<8> s8;
 304     bits<8> S8;
 305
 306     let IClass = 0b0111;
 307     let Inst{27-23} = 0b11000;
 308     let Inst{22-16} = S8{7-1};
 309     let Inst{13}    = S8{0};
 310     let Inst{12-5}  = s8;
 311     let Inst{4-0}   = Rdd;
 312   }
 313
 314 //===----------------------------------------------------------------------===//
 315 // Template class for predicated ADD of a reg and an Immediate value.
 316 //===----------------------------------------------------------------------===//
 317 let hasNewValue = 1 in
 318 class T_Addri_Pred <bit PredNot, bit PredNew>
 319   : ALU32_ri <(outs IntRegs:$Rd),
 320               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 321   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 322   ") $Rd = ")#"add($Rs, #$s8)"> {
 323     bits<5> Rd;
 324     bits<2> Pu;
 325     bits<5> Rs;
 326     bits<8> s8;
 327
 328     let isPredicatedNew = PredNew;
 329     let IClass = 0b0111;
 330
 331     let Inst{27-24} = 0b0100;
 332     let Inst{23}    = PredNot;
 333     let Inst{22-21} = Pu;
 334     let Inst{20-16} = Rs;
 335     let Inst{13}    = PredNew;
 336     let Inst{12-5}  = s8;
 337     let Inst{4-0}   = Rd;
 338   }
 339
 340 //===----------------------------------------------------------------------===//
 341 // A2_addi: Add a signed immediate to a register.
 342 //===----------------------------------------------------------------------===//
 343 let hasNewValue = 1 in
 344 class T_Addri <Operand immOp, list<dag> pattern = [] >
 345   : ALU32_ri <(outs IntRegs:$Rd),
 346               (ins IntRegs:$Rs, immOp:$s16),
 347   "$Rd = add($Rs, #$s16)", pattern,
 348   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 349   "", ALU32_ADDI_tc_1_SLOT0123> {
 350     bits<5> Rd;
 351     bits<5> Rs;
 352     bits<16> s16;
 353
 354     let IClass = 0b1011;
 355
 356     let Inst{27-21} = s16{15-9};
 357     let Inst{20-16} = Rs;
 358     let Inst{13-5}  = s16{8-0};
 359     let Inst{4-0}   = Rd;
 360   }
 361
 362 //===----------------------------------------------------------------------===//
 363 // Multiclass for ADD of a register and an immediate value.
 364 //===----------------------------------------------------------------------===//
 365 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 366   let isPredicatedFalse = PredNot in {
 367     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 368     // Predicate new
 369     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 370   }
 371 }
 372
 373 let isExtendable = 1, InputType = "imm" in
 374 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 375   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 376     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 377     isPredicable = 1 in
 378     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 379                         [(set (i32 IntRegs:$Rd),
 380                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 381
 382     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 383     hasSideEffects = 0, isPredicated = 1 in {
 384       defm Pt : Addri_Pred<mnemonic, 0>;
 385       defm NotPt : Addri_Pred<mnemonic, 1>;
 386     }
 387   }
 388 }
 389
 390 let isCodeGenOnly = 0 in
 391 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 392
 393 //===----------------------------------------------------------------------===//
 394 // Template class used for the following ALU32 instructions.
 395 // Rd=and(Rs,#s10)
 396 // Rd=or(Rs,#s10)
 397 //===----------------------------------------------------------------------===//
 398 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 399 InputType = "imm", hasNewValue = 1 in
 400 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 401   : ALU32_ri <(outs IntRegs:$Rd),
 402               (ins IntRegs:$Rs, s10Ext:$s10),
 403   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 404   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 405     bits<5> Rd;
 406     bits<5> Rs;
 407     bits<10> s10;
 408     let CextOpcode = mnemonic;
 409
 410     let IClass = 0b0111;
 411
 412     let Inst{27-24} = 0b0110;
 413     let Inst{23-22} = MinOp;
 414     let Inst{21}    = s10{9};
 415     let Inst{20-16} = Rs;
 416     let Inst{13-5}  = s10{8-0};
 417     let Inst{4-0}   = Rd;
 418   }
 419
 420 let isCodeGenOnly = 0 in {
 421 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 422 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 423 }
 424
 425 // Subtract register from immediate
 426 // Rd32=sub(#s10,Rs32)
 427 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 428 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 429 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 430   "$Rd = sub(#$s10, $Rs)" ,
 431   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 432   ImmRegRel {
 433     bits<5> Rd;
 434     bits<10> s10;
 435     bits<5> Rs;
 436
 437     let IClass = 0b0111;
 438
 439     let Inst{27-22} = 0b011001;
 440     let Inst{21}    = s10{9};
 441     let Inst{20-16} = Rs;
 442     let Inst{13-5}  = s10{8-0};
 443     let Inst{4-0}   = Rd;
 444   }
 445
 446 // Nop.
 447 let hasSideEffects = 0, isCodeGenOnly = 0 in
 448 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 449   let IClass = 0b0111;
 450   let Inst{27-24} = 0b1111;
 451 }
 452 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 453 def : Pat<(not (i32 IntRegs:$src1)),
 454           (SUB_ri -1, (i32 IntRegs:$src1))>;
 455
 456 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 457                        bit isPredNew> {
 458   let isPredicatedNew = isPredNew in
 459   def NAME : ALU32_rr<(outs RC:$dst),
 460             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 461             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 462             ") $dst = ")#mnemonic#"($src2, $src3)",
 463             []>;
 464 }
 465
 466 let hasSideEffects = 0, hasNewValue = 1 in
 467 class T_tfr16<bit isHi>
 468   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 469   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 470   [], "$src1 = $Rx" > {
 471     bits<5> Rx;
 472     bits<16> u16;
 473
 474     let IClass = 0b0111;
 475     let Inst{27-26} = 0b00;
 476     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 477     let Inst{23-22} = u16{15-14};
 478     let Inst{21}    = 0b1;
 479     let Inst{20-16} = Rx;
 480     let Inst{13-0}  = u16{13-0};
 481   }
 482
 483 let isCodeGenOnly = 0 in {
 484 def A2_tfril: T_tfr16<0>;
 485 def A2_tfrih: T_tfr16<1>;
 486 }
 487
 488 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 489   let isPredicatedFalse = PredNot in {
 490     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 491     // Predicate new
 492     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 493   }
 494 }
 495
 496 // Combines the two integer registers SRC1 and SRC2 into a double register.
 497 let isPredicable = 1 in
 498 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 499                            (ins IntRegs:$src1, IntRegs:$src2),
 500             "$dst = combine($src1, $src2)",
 501             [(set (i64 DoubleRegs:$dst),
 502               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 503                                             (i32 IntRegs:$src2))))]>;
 504
 505 multiclass Combine_base {
 506   let BaseOpcode = "combine" in {
 507     def NAME : T_Combine;
 508     let hasSideEffects = 0, isPredicated = 1 in {
 509       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 510       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 511     }
 512   }
 513 }
 514
 515 defm COMBINE_rr : Combine_base, PredNewRel;
 516
 517 // Combines the two immediates SRC1 and SRC2 into a double register.
 518 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 519   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 520   "$dst = combine(#$src1, #$src2)",
 521   [(set (i64 DoubleRegs:$dst),
 522         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 523
 524 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 525 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 526
 527 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 528 // Pattern definition for 'neg' was not necessary.
 529
 530 multiclass TFR_Pred<bit PredNot> {
 531   let isPredicatedFalse = PredNot in {
 532     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 533                            (ins PredRegs:$src1, IntRegs:$src2),
 534             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 535             []>;
 536     // Predicate new
 537     let isPredicatedNew = 1 in
 538     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 539                              (ins PredRegs:$src1, IntRegs:$src2),
 540             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 541             []>;
 542   }
 543 }
 544
 545 let InputType = "reg", hasSideEffects = 0 in
 546 multiclass TFR_base<string CextOp> {
 547   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 548     let isPredicable = 1 in
 549     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 550             "$dst = $src1",
 551             []>;
 552
 553     let  isPredicated = 1 in {
 554       defm Pt : TFR_Pred<0>;
 555       defm NotPt : TFR_Pred<1>;
 556     }
 557   }
 558 }
 559
 560 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 561             : ALU32_rr<(outs DoubleRegs:$dst),
 562                        (ins PredRegs:$src1, DoubleRegs:$src2),
 563             !if(PredNot, "if (!$src1", "if ($src1")#
 564             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 565 {
 566     bits<5> dst;
 567     bits<2> src1;
 568     bits<5> src2;
 569
 570     let IClass = 0b1111;
 571     let Inst{27-24} = 0b1101;
 572     let Inst{13} = isPredNew;
 573     let Inst{7} = PredNot;
 574     let Inst{4-0} = dst;
 575     let Inst{6-5} = src1;
 576     let Inst{20-17} = src2{4-1};
 577     let Inst{16} = 0b1;
 578     let Inst{12-9} = src2{4-1};
 579     let Inst{8} = 0b0;
 580 }
 581
 582 multiclass TFR64_Pred<bit PredNot> {
 583   let isPredicatedFalse = PredNot in {
 584     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 585
 586     let isPredicatedNew = 1 in
 587     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 588   }
 589 }
 590
 591 let hasSideEffects = 0 in
 592 multiclass TFR64_base<string BaseName> {
 593   let BaseOpcode = BaseName in {
 594     let isPredicable = 1 in
 595     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 596                           (ins DoubleRegs:$src1),
 597                           "$dst = $src1" > {
 598         bits<5> dst;
 599         bits<5> src1;
 600
 601         let IClass = 0b1111;
 602         let Inst{27-23} = 0b01010;
 603         let Inst{4-0} = dst;
 604         let Inst{20-17} = src1{4-1};
 605         let Inst{16} = 0b1;
 606         let Inst{12-9} = src1{4-1};
 607         let Inst{8} = 0b0;
 608     }
 609
 610     let  isPredicated = 1 in {
 611       defm Pt : TFR64_Pred<0>;
 612       defm NotPt : TFR64_Pred<1>;
 613     }
 614   }
 615 }
 616
 617 multiclass TFRI_Pred<bit PredNot> {
 618   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 619     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 620                            (ins PredRegs:$src1, s12Ext:$src2),
 621             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 622             []>;
 623
 624     // Predicate new
 625     let isPredicatedNew = 1 in
 626     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 627                              (ins PredRegs:$src1, s12Ext:$src2),
 628             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 629             []>;
 630   }
 631 }
 632
 633 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 634 multiclass TFRI_base<string CextOp> {
 635   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 636     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 637     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 638     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 639             "$dst = #$src1",
 640             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 641
 642     let opExtendable = 2,  opExtentBits = 12, hasSideEffects = 0,
 643     isPredicated = 1 in {
 644       defm Pt    : TFRI_Pred<0>;
 645       defm NotPt : TFRI_Pred<1>;
 646     }
 647   }
 648 }
 649
 650 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 651 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 652 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 653
 654 // Transfer control register.
 655 let hasSideEffects = 0 in
 656 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 657            "$dst = $src1",
 658            []>;
 659 //===----------------------------------------------------------------------===//
 660 // ALU32/ALU -
 661 //===----------------------------------------------------------------------===//
 662
 663
 664 //===----------------------------------------------------------------------===//
 665 // ALU32/PERM +
 666 //===----------------------------------------------------------------------===//
 667 // Scalar mux register immediate.
 668 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 669     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 670 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 671       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 672   bits<5> Rd;
 673   bits<2> Pu;
 674   bits<8> s8;
 675   bits<5> Rs;
 676
 677   let IClass = 0b0111;
 678   let Inst{27-24} = 0b0011;
 679   let Inst{23} = MajOp;
 680   let Inst{22-21} = Pu;
 681   let Inst{20-16} = Rs;
 682   let Inst{13}    = 0b0;
 683   let Inst{12-5}  = s8;
 684   let Inst{4-0}   = Rd;
 685 }
 686
 687 let opExtendable = 2, isCodeGenOnly = 0 in
 688 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 689                            "$Rd = mux($Pu, #$s8, $Rs)">;
 690
 691 let opExtendable = 3, isCodeGenOnly = 0 in
 692 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 693                            "$Rd = mux($Pu, $Rs, #$s8)">;
 694
 695 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 696           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 697
 698 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 699           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 700
 701 // C2_muxii: Scalar mux immediates.
 702 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 703     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 704 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 705                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 706   "$Rd = mux($Pu, #$s8, #$S8)" ,
 707   [(set (i32 IntRegs:$Rd),
 708         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 709     bits<5> Rd;
 710     bits<2> Pu;
 711     bits<8> s8;
 712     bits<8> S8;
 713
 714     let IClass = 0b0111;
 715
 716     let Inst{27-25} = 0b101;
 717     let Inst{24-23} = Pu;
 718     let Inst{22-16} = S8{7-1};
 719     let Inst{13}    = S8{0};
 720     let Inst{12-5}  = s8;
 721     let Inst{4-0}   = Rd;
 722   }
 723
 724 //===----------------------------------------------------------------------===//
 725 // template class for non-predicated alu32_2op instructions
 726 // - aslh, asrh, sxtb, sxth, zxth
 727 //===----------------------------------------------------------------------===//
 728 let hasNewValue = 1, opNewValue = 0 in
 729 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 730     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 731     "$Rd = "#mnemonic#"($Rs)", [] > {
 732   bits<5> Rd;
 733   bits<5> Rs;
 734
 735   let IClass = 0b0111;
 736
 737   let Inst{27-24} = 0b0000;
 738   let Inst{23-21} = minOp;
 739   let Inst{13} = 0b0;
 740   let Inst{4-0} = Rd;
 741   let Inst{20-16} = Rs;
 742 }
 743
 744 //===----------------------------------------------------------------------===//
 745 // template class for predicated alu32_2op instructions
 746 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 747 //===----------------------------------------------------------------------===//
 748 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 749     hasNewValue = 1, opNewValue = 0 in
 750 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 751     bit isPredNew > :
 752     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 753     !if(isPredNot, "if (!$Pu", "if ($Pu")
 754     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 755   bits<5> Rd;
 756   bits<2> Pu;
 757   bits<5> Rs;
 758
 759   let IClass = 0b0111;
 760
 761   let Inst{27-24} = 0b0000;
 762   let Inst{23-21} = minOp;
 763   let Inst{13} = 0b1;
 764   let Inst{11} = isPredNot;
 765   let Inst{10} = isPredNew;
 766   let Inst{4-0} = Rd;
 767   let Inst{9-8} = Pu;
 768   let Inst{20-16} = Rs;
 769 }
 770
 771 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 772   let isPredicatedFalse = PredNot in {
 773     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 774
 775     // Predicate new
 776     let isPredicatedNew = 1 in
 777     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 778   }
 779 }
 780
 781 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 782   let BaseOpcode = mnemonic in {
 783     let isPredicable = 1, hasSideEffects = 0 in
 784     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 785
 786     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 787       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 788       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 789     }
 790   }
 791 }
 792
 793 let isCodeGenOnly = 0 in {
 794 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 795 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 796 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 797 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 798 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 799 }
 800
 801 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 802 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 803 // predicated forms while 'and' doesn't. Since integrated assembler can't
 804 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 805 // immediate operand is set to '255'.
 806
 807 let hasNewValue = 1, opNewValue = 0 in
 808 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 809   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 810     bits<5> Rd;
 811     bits<5> Rs;
 812     bits<10> s10 = 255;
 813
 814     let IClass = 0b0111;
 815
 816     let Inst{27-22} = 0b011000;
 817     let Inst{4-0} = Rd;
 818     let Inst{20-16} = Rs;
 819     let Inst{21} = s10{9};
 820     let Inst{13-5} = s10{8-0};
 821 }
 822
 823 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 824 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 825   let BaseOpcode = mnemonic in {
 826     let isPredicable = 1, hasSideEffects = 0 in
 827     def A2_#NAME : T_ZXTB;
 828
 829     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 830       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 831       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 832     }
 833   }
 834 }
 835
 836 let isCodeGenOnly=0 in
 837 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 838
 839 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 840 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 841 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 842 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 843
 844 // Mux.
 845 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 846                                                    DoubleRegs:$src2,
 847                                                    DoubleRegs:$src3),
 848             "$dst = vmux($src1, $src2, $src3)",
 849             []>;
 850
 851
 852 //===----------------------------------------------------------------------===//
 853 // ALU32/PERM -
 854 //===----------------------------------------------------------------------===//
 855
 856
 857 //===----------------------------------------------------------------------===//
 858 // ALU32/PRED +
 859 //===----------------------------------------------------------------------===//
 860
 861 // SDNode for converting immediate C to C-1.
 862 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 863    // Return the byte immediate const-1 as an SDNode.
 864    int32_t imm = N->getSExtValue();
 865    return XformSToSM1Imm(imm);
 866 }]>;
 867
 868 // SDNode for converting immediate C to C-1.
 869 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 870    // Return the byte immediate const-1 as an SDNode.
 871    uint32_t imm = N->getZExtValue();
 872    return XformUToUM1Imm(imm);
 873 }]>;
 874
 875 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 876     "$dst = cl0($src1)",
 877     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 878
 879 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 880     "$dst = ct0($src1)",
 881     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 882
 883 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 884     "$dst = cl0($src1)",
 885     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 886
 887 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 888     "$dst = ct0($src1)",
 889     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 890
 891 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 892     "$dst = tstbit($src1, $src2)",
 893     [(set (i1 PredRegs:$dst),
 894           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 895
 896 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 897     "$dst = tstbit($src1, $src2)",
 898     [(set (i1 PredRegs:$dst),
 899           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 900
 901 //===----------------------------------------------------------------------===//
 902 // ALU32/PRED -
 903 //===----------------------------------------------------------------------===//
 904
 905
 906 //===----------------------------------------------------------------------===//
 907 // ALU64/ALU +
 908 //===----------------------------------------------------------------------===//// Add.
 909 //===----------------------------------------------------------------------===//
 910 // Template Class
 911 // Add/Subtract halfword
 912 // Rd=add(Rt.L,Rs.[HL])[:sat]
 913 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 914 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 915 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 916 //===----------------------------------------------------------------------===//
 917
 918 let  hasNewValue = 1, opNewValue = 0 in
 919 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 920   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 921   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 922           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 923           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 924           #!if(isSat,":sat","")
 925           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 926     bits<5> Rd;
 927     bits<5> Rt;
 928     bits<5> Rs;
 929     let IClass = 0b1101;
 930
 931     let Inst{27-23} = 0b01010;
 932     let Inst{22} = hasShift;
 933     let Inst{21} = isSub;
 934     let Inst{7} = isSat;
 935     let Inst{6-5} = LHbits;
 936     let Inst{4-0} = Rd;
 937     let Inst{12-8} = Rt;
 938     let Inst{20-16} = Rs;
 939   }
 940
 941 //Rd=sub(Rt.L,Rs.[LH])
 942 let isCodeGenOnly = 0 in {
 943 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 944 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 945 }
 946
 947 let isCodeGenOnly = 0 in {
 948 //Rd=add(Rt.L,Rs.[LH])
 949 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 950 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 951 }
 952
 953 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 954   //Rd=sub(Rt.L,Rs.[LH]):sat
 955   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 956   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 957
 958   //Rd=add(Rt.L,Rs.[LH]):sat
 959   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 960   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 961 }
 962
 963 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 964 let isCodeGenOnly = 0 in {
 965 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 966 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 967 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 968 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 969 }
 970
 971 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 972 let isCodeGenOnly = 0 in {
 973 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 974 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 975 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 976 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 977 }
 978
 979 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 980   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 981   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 982   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 983   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 984   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 985
 986   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 987   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 988   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 989   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 990   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 991 }
 992
 993 // Add halfword.
 994 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 995          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 996
 997 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 998          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 999
1000 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
1001          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
1002
1003 // Subtract halfword.
1004 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
1005          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
1006
1007 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
1008          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
1009
1010 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1011 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
1012       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1013       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1014   bits<5> Rd;
1015   bits<5> Rs;
1016   bits<5> Rt;
1017
1018   let IClass = 0b1101;
1019   let Inst{27-24} = 0b0000;
1020   let Inst{20-16} = Rs;
1021   let Inst{12-8} = Rt;
1022   let Inst{4-0} = Rd;
1023 }
1024
1025 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
1026 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
1027   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1028   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
1029           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
1030     bits<5> Rd;
1031     bits<5> Rt;
1032     bits<5> Rs;
1033
1034     let IClass = 0b1101;
1035
1036     let Inst{27-23} = 0b01011;
1037     let Inst{22-21} = !if(isMax, 0b10, 0b01);
1038     let Inst{7} = isUnsigned;
1039     let Inst{4-0} = Rd;
1040     let Inst{12-8} = !if(isMax, Rs, Rt);
1041     let Inst{20-16} = !if(isMax, Rt, Rs);
1042   }
1043
1044 let isCodeGenOnly = 0 in {
1045 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
1046 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1047 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1048 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1049 }
1050
1051 // Here, depending on  the operand being selected, we'll either generate a
1052 // min or max instruction.
1053 // Ex:
1054 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1055 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1056 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1057 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1058
1059 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1060                           InstHexagon Inst, InstHexagon SwapInst> {
1061   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1062                    (VT RC:$src1), (VT RC:$src2)),
1063            (Inst RC:$src1, RC:$src2)>;
1064   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1065                    (VT RC:$src2), (VT RC:$src1)),
1066            (SwapInst RC:$src1, RC:$src2)>;
1067 }
1068
1069
1070 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1071   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1072
1073   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1074                                             (i32 PositiveHalfWord:$src2))),
1075                                     (i32 PositiveHalfWord:$src1),
1076                                     (i32 PositiveHalfWord:$src2))), i16),
1077            (Inst IntRegs:$src1, IntRegs:$src2)>;
1078
1079   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1080                                             (i32 PositiveHalfWord:$src2))),
1081                                     (i32 PositiveHalfWord:$src2),
1082                                     (i32 PositiveHalfWord:$src1))), i16),
1083            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1084 }
1085
1086 let AddedComplexity = 200 in {
1087   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1088   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1089   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1090   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1091   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1092   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1093   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1094   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1095 }
1096
1097 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1098   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1099              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1100   let isCompare = 1;
1101   let isCommutable = IsComm;
1102   let hasSideEffects = 0;
1103
1104   bits<2> Pd;
1105   bits<5> Rs;
1106   bits<5> Rt;
1107
1108   let IClass = 0b1101;
1109   let Inst{27-21} = 0b0010100;
1110   let Inst{20-16} = Rs;
1111   let Inst{12-8} = Rt;
1112   let Inst{7-5} = MinOp;
1113   let Inst{1-0} = Pd;
1114 }
1115
1116 let isCodeGenOnly = 0 in {
1117 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1118 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1119 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1120 }
1121
1122 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1123   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1124         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1125
1126 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1127 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1128 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1129 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1130 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1131
1132 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1133                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1134                  string Op2Pfx>
1135   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1136              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1137              "", ALU64_tc_1_SLOT23> {
1138   let hasSideEffects = 0;
1139   let isCommutable = IsComm;
1140
1141   bits<5> Rs;
1142   bits<5> Rt;
1143   bits<5> Rd;
1144
1145   let IClass = 0b1101;
1146   let Inst{27-24} = RegType;
1147   let Inst{23-21} = MajOp;
1148   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1149   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1150   let Inst{7-5} = MinOp;
1151   let Inst{4-0} = Rd;
1152 }
1153
1154 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1155                     bit OpsRev, bit IsComm>
1156   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1157                IsComm, "">;
1158
1159 let isCodeGenOnly = 0 in {
1160 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1161 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1162 }
1163
1164 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1165 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1166
1167 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1168                       bit IsNeg>
1169   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1170                !if(IsNeg,"~","")>;
1171
1172 let isCodeGenOnly = 0 in {
1173 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1174 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1175 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1176 }
1177
1178 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1179 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1180 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1181
1182 //===----------------------------------------------------------------------===//
1183 // ALU64/ALU -
1184 //===----------------------------------------------------------------------===//
1185
1186 //===----------------------------------------------------------------------===//
1187 // ALU64/BIT +
1188 //===----------------------------------------------------------------------===//
1189 //
1190 //===----------------------------------------------------------------------===//
1191 // ALU64/BIT -
1192 //===----------------------------------------------------------------------===//
1193
1194 //===----------------------------------------------------------------------===//
1195 // ALU64/PERM +
1196 //===----------------------------------------------------------------------===//
1197 //
1198 //===----------------------------------------------------------------------===//
1199 // ALU64/PERM -
1200 //===----------------------------------------------------------------------===//
1201
1202 //===----------------------------------------------------------------------===//
1203 // CR +
1204 //===----------------------------------------------------------------------===//
1205 // Logical reductions on predicates.
1206
1207 // Looping instructions.
1208
1209 // Pipelined looping instructions.
1210
1211 // Logical operations on predicates.
1212 let hasSideEffects = 0 in
1213 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1214     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1215              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1216   bits<2> Pd;
1217   bits<2> Ps;
1218
1219   let IClass = 0b0110;
1220   let Inst{27-23} = 0b10111;
1221   let Inst{22-21} = OpBits;
1222   let Inst{20} = 0b0;
1223   let Inst{17-16} = Ps;
1224   let Inst{13} = 0b0;
1225   let Inst{1-0} = Pd;
1226 }
1227
1228 let isCodeGenOnly = 0 in {
1229 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1230 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1231 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1232 }
1233
1234 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1235          (C2_not PredRegs:$Ps)>;
1236
1237 let hasSideEffects = 0 in
1238 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1239     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1240              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1241              [], "", CR_tc_2early_SLOT23> {
1242   bits<2> Pd;
1243   bits<2> Ps;
1244   bits<2> Pt;
1245
1246   let IClass = 0b0110;
1247   let Inst{27-24} = 0b1011;
1248   let Inst{23-21} = OpBits;
1249   let Inst{20} = 0b0;
1250   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1251   let Inst{13} = 0b0;                // instructions.
1252   let Inst{9-8} = !if(Rev,Ps,Pt);
1253   let Inst{1-0} = Pd;
1254 }
1255
1256 let isCodeGenOnly = 0 in {
1257 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1258 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1259 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1260 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1261 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1262 }
1263
1264 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1265 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1266 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1267 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1268 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1269
1270 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1271 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1272       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1273   bits<5> Rd;
1274   bits<2> Ps;
1275   bits<2> Pt;
1276
1277   let IClass = 0b1000;
1278   let Inst{27-24} = 0b1001;
1279   let Inst{22-21} = 0b00;
1280   let Inst{17-16} = Ps;
1281   let Inst{9-8} = Pt;
1282   let Inst{4-0} = Rd;
1283 }
1284
1285 let hasSideEffects = 0, isCodeGenOnly = 0 in
1286 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1287       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1288   bits<5> Rd;
1289   bits<2> Pt;
1290
1291   let IClass = 0b1000;
1292   let Inst{27-24} = 0b0110;
1293   let Inst{9-8} = Pt;
1294   let Inst{4-0} = Rd;
1295 }
1296
1297 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1298                                                     DoubleRegs:$src2,
1299                                                     PredRegs:$src3),
1300              "$dst = valignb($src1, $src2, $src3)",
1301              []>;
1302
1303 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1304                                                      DoubleRegs:$src2,
1305                                                      PredRegs:$src3),
1306              "$dst = vspliceb($src1, $src2, $src3)",
1307              []>;
1308
1309 // User control register transfer.
1310 //===----------------------------------------------------------------------===//
1311 // CR -
1312 //===----------------------------------------------------------------------===//
1313
1314 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1315                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1316 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
1317                       [SDNPHasChain]>;
1318
1319 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1320 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1321
1322 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1323 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1324 opExtentBits = 24, isCodeGenOnly = 0 in
1325 class T_JMP <dag InsDag, list<dag> JumpList = []>
1326             : JInst<(outs), InsDag,
1327             "jump $dst" , JumpList> {
1328     bits<24> dst;
1329
1330     let IClass = 0b0101;
1331
1332     let Inst{27-25} = 0b100;
1333     let Inst{24-16} = dst{23-15};
1334     let Inst{13-1} = dst{14-2};
1335 }
1336
1337 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1338 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1339 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1340             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1341             !if(PredNot, "if (!$src", "if ($src")#
1342             !if(isPredNew, ".new) ", ") ")#"jump"#
1343             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1344
1345     let isTaken = isTak;
1346     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1347     let isPredicatedFalse = PredNot;
1348     let isPredicatedNew = isPredNew;
1349     bits<2> src;
1350     bits<17> dst;
1351
1352     let IClass = 0b0101;
1353
1354     let Inst{27-24} = 0b1100;
1355     let Inst{21} = PredNot;
1356     let Inst{12} = !if(isPredNew, isTak, zero);
1357     let Inst{11} = isPredNew;
1358     let Inst{9-8} = src;
1359     let Inst{23-22} = dst{16-15};
1360     let Inst{20-16} = dst{14-10};
1361     let Inst{13} = dst{9};
1362     let Inst{7-1} = dst{8-2};
1363   }
1364
1365 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1366 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1367             : JRInst<(outs ), InsDag,
1368             "jumpr $dst" ,
1369             []> {
1370     bits<5> dst;
1371
1372     let IClass = 0b0101;
1373     let Inst{27-21} = 0b0010100;
1374     let Inst{20-16} = dst;
1375 }
1376
1377 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1378 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1379             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1380             !if(PredNot, "if (!$src", "if ($src")#
1381             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1382             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1383
1384     let isTaken = isTak;
1385     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1386     let isPredicatedFalse = PredNot;
1387     let isPredicatedNew = isPredNew;
1388     bits<2> src;
1389     bits<5> dst;
1390
1391     let IClass = 0b0101;
1392
1393     let Inst{27-22} = 0b001101;
1394     let Inst{21} = PredNot;
1395     let Inst{20-16} = dst;
1396     let Inst{12} = !if(isPredNew, isTak, zero);
1397     let Inst{11} = isPredNew;
1398     let Inst{9-8} = src;
1399     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1400     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1401 }
1402
1403 multiclass JMP_Pred<bit PredNot> {
1404   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1405   // Predicate new
1406   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1407   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1408 }
1409
1410 multiclass JMP_base<string BaseOp> {
1411   let BaseOpcode = BaseOp in {
1412     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1413     defm t : JMP_Pred<0>;
1414     defm f : JMP_Pred<1>;
1415   }
1416 }
1417
1418 multiclass JMPR_Pred<bit PredNot> {
1419   def NAME: T_JMPr_c<PredNot, 0, 0>;
1420   // Predicate new
1421   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1422   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1423 }
1424
1425 multiclass JMPR_base<string BaseOp> {
1426   let BaseOpcode = BaseOp in {
1427     def NAME : T_JMPr;
1428     defm _t : JMPR_Pred<0>;
1429     defm _f : JMPR_Pred<1>;
1430   }
1431 }
1432
1433 let isTerminator = 1, hasSideEffects = 0 in {
1434 let isBranch = 1 in
1435 defm JMP : JMP_base<"JMP">, PredNewRel;
1436
1437 let isBranch = 1, isIndirectBranch = 1 in
1438 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1439
1440 let isReturn = 1, isCodeGenOnly = 1 in
1441 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1442 }
1443
1444 def : Pat<(retflag),
1445           (JMPret (i32 R31))>;
1446
1447 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1448       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1449
1450 // A return through builtin_eh_return.
1451 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1452 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1453 def EH_RETURN_JMPR : T_JMPr;
1454
1455 def : Pat<(eh_return),
1456           (EH_RETURN_JMPR (i32 R31))>;
1457
1458 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1459           (JMPR (i32 IntRegs:$dst))>;
1460
1461 def : Pat<(brind (i32 IntRegs:$dst)),
1462           (JMPR (i32 IntRegs:$dst))>;
1463
1464 //===----------------------------------------------------------------------===//
1465 // JR -
1466 //===----------------------------------------------------------------------===//
1467
1468 //===----------------------------------------------------------------------===//
1469 // LD +
1470 //===----------------------------------------------------------------------===//
1471 ///
1472 // Load -- MEMri operand
1473 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1474                           bit isNot, bit isPredNew> {
1475   let isPredicatedNew = isPredNew in
1476   def NAME : LDInst2<(outs RC:$dst),
1477                        (ins PredRegs:$src1, MEMri:$addr),
1478             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1479             ") ")#"$dst = "#mnemonic#"($addr)",
1480             []>;
1481 }
1482
1483 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1484   let isPredicatedFalse = PredNot in {
1485     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1486     // Predicate new
1487     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1488   }
1489 }
1490
1491 let isExtendable = 1, hasSideEffects = 0 in
1492 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1493                     bits<5> ImmBits, bits<5> PredImmBits> {
1494
1495   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1496     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1497         isPredicable = 1 in
1498       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1499                    "$dst = "#mnemonic#"($addr)",
1500                    []>;
1501
1502     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1503         isPredicated = 1 in {
1504       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1505       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1506     }
1507   }
1508 }
1509
1510 let addrMode = BaseImmOffset, isMEMri = "true" in {
1511   let accessSize = ByteAccess in {
1512     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1513     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1514  }
1515
1516   let accessSize = HalfWordAccess in {
1517     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1518     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1519  }
1520
1521   let accessSize = WordAccess in
1522     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1523
1524   let accessSize = DoubleWordAccess in
1525     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1526 }
1527
1528 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1529             (LDrib ADDRriS11_0:$addr) >;
1530
1531 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1532             (LDriub ADDRriS11_0:$addr) >;
1533
1534 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1535             (LDrih ADDRriS11_1:$addr) >;
1536
1537 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1538             (LDriuh ADDRriS11_1:$addr) >;
1539
1540 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1541             (LDriw ADDRriS11_2:$addr) >;
1542
1543 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1544             (LDrid ADDRriS11_3:$addr) >;
1545
1546
1547 // Load - Base with Immediate offset addressing mode
1548 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1549                         bit isNot, bit isPredNew> {
1550   let isPredicatedNew = isPredNew in
1551   def NAME : LDInst2<(outs RC:$dst),
1552                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1553             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1554             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1555             []>;
1556 }
1557
1558 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1559                         bit PredNot> {
1560   let isPredicatedFalse = PredNot in {
1561     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1562     // Predicate new
1563     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1564   }
1565 }
1566
1567 let isExtendable = 1, hasSideEffects = 0 in
1568 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1569                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1570                    bits<5> PredImmBits> {
1571
1572   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1573     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1574         isPredicable = 1, AddedComplexity = 20 in
1575       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1576                    "$dst = "#mnemonic#"($src1+#$offset)",
1577                    []>;
1578
1579     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1580         isPredicated = 1 in {
1581       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1582       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1583     }
1584   }
1585 }
1586
1587 let addrMode = BaseImmOffset in {
1588   let accessSize = ByteAccess in {
1589     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1590                                   11, 6>, AddrModeRel;
1591     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1592                                    11, 6>, AddrModeRel;
1593   }
1594   let accessSize = HalfWordAccess in {
1595     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1596                                  12, 7>, AddrModeRel;
1597     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1598                                   12, 7>, AddrModeRel;
1599   }
1600   let accessSize = WordAccess in
1601     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1602                                  13, 8>, AddrModeRel;
1603
1604   let accessSize = DoubleWordAccess in
1605     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1606                                  14, 9>, AddrModeRel;
1607 }
1608
1609 let AddedComplexity = 20 in {
1610 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1611             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1612
1613 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1614             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1615
1616 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1617             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1618
1619 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1620             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1621
1622 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1623             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1624
1625 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1626             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1627 }
1628
1629 //===----------------------------------------------------------------------===//
1630 // Post increment load
1631 //===----------------------------------------------------------------------===//
1632
1633 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1634                             bit isNot, bit isPredNew> {
1635   let isPredicatedNew = isPredNew in
1636   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1637                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1638             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1639             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1640             [],
1641             "$src2 = $dst2">;
1642 }
1643
1644 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1645                            Operand ImmOp, bit PredNot> {
1646   let isPredicatedFalse = PredNot in {
1647     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1648     // Predicate new
1649     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1650     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1651   }
1652 }
1653
1654 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1655                       Operand ImmOp> {
1656
1657   let BaseOpcode = "POST_"#BaseOp in {
1658     let isPredicable = 1 in
1659     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1660                          (ins IntRegs:$src1, ImmOp:$offset),
1661                  "$dst = "#mnemonic#"($src1++#$offset)",
1662                  [],
1663                  "$src1 = $dst2">;
1664
1665     let isPredicated = 1 in {
1666       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1667       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1668     }
1669   }
1670 }
1671
1672 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1673   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1674                     PredNewRel;
1675   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1676                     PredNewRel;
1677   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1678                     PredNewRel;
1679   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1680                     PredNewRel;
1681   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1682                     PredNewRel;
1683   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1684                     PredNewRel;
1685 }
1686
1687 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1688            (i32 (LDrib ADDRriS11_0:$addr)) >;
1689
1690 // Load byte any-extend.
1691 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1692             (i32 (LDrib ADDRriS11_0:$addr)) >;
1693
1694 // Indexed load byte any-extend.
1695 let AddedComplexity = 20 in
1696 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1697             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1698
1699 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1700             (i32 (LDrih ADDRriS11_1:$addr))>;
1701
1702 let AddedComplexity = 20 in
1703 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1704             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1705
1706 let AddedComplexity = 10 in
1707 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1708             (i32 (LDriub ADDRriS11_0:$addr))>;
1709
1710 let AddedComplexity = 20 in
1711 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1712             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1713
1714 // Load predicate.
1715 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1716 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1717 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1718             (ins MEMri:$addr),
1719             "Error; should not emit",
1720             []>;
1721
1722 // Deallocate stack frame.
1723 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1724   def DEALLOCFRAME : LDInst2<(outs), (ins),
1725                      "deallocframe",
1726                      []>;
1727 }
1728
1729 // Load and unpack bytes to halfwords.
1730 //===----------------------------------------------------------------------===//
1731 // LD -
1732 //===----------------------------------------------------------------------===//
1733
1734 //===----------------------------------------------------------------------===//
1735 // MTYPE/ALU +
1736 //===----------------------------------------------------------------------===//
1737 //===----------------------------------------------------------------------===//
1738 // MTYPE/ALU -
1739 //===----------------------------------------------------------------------===//
1740
1741 //===----------------------------------------------------------------------===//
1742 // MTYPE/COMPLEX +
1743 //===----------------------------------------------------------------------===//
1744 //===----------------------------------------------------------------------===//
1745 // MTYPE/COMPLEX -
1746 //===----------------------------------------------------------------------===//
1747
1748 //===----------------------------------------------------------------------===//
1749 // MTYPE/MPYH +
1750 //===----------------------------------------------------------------------===//
1751 // Multiply and use lower result.
1752 // Rd=+mpyi(Rs,#u8)
1753 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1754 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1755               "$dst =+ mpyi($src1, #$src2)",
1756               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1757                                              u8ExtPred:$src2))]>;
1758
1759 // Rd=-mpyi(Rs,#u8)
1760 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1761               "$dst =- mpyi($src1, #$src2)",
1762               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1763                                                    u8ImmPred:$src2)))]>;
1764
1765 // Rd=mpyi(Rs,#m9)
1766 // s9 is NOT the same as m9 - but it works.. so far.
1767 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1768 // depending on the value of m9. See Arch Spec.
1769 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1770 CextOpcode = "MPYI", InputType = "imm" in
1771 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1772               "$dst = mpyi($src1, #$src2)",
1773               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1774                                              s9ExtPred:$src2))]>, ImmRegRel;
1775
1776 // Rd=mpyi(Rs,Rt)
1777 let CextOpcode = "MPYI", InputType = "reg" in
1778 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1779            "$dst = mpyi($src1, $src2)",
1780            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1781                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1782
1783 // Rx+=mpyi(Rs,#u8)
1784 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1785 CextOpcode = "MPYI_acc", InputType = "imm" in
1786 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1787             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1788             "$dst += mpyi($src2, #$src3)",
1789             [(set (i32 IntRegs:$dst),
1790                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1791                        (i32 IntRegs:$src1)))],
1792             "$src1 = $dst">, ImmRegRel;
1793
1794 // Rx+=mpyi(Rs,Rt)
1795 let CextOpcode = "MPYI_acc", InputType = "reg" in
1796 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1797             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1798             "$dst += mpyi($src2, $src3)",
1799             [(set (i32 IntRegs:$dst),
1800                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1801                        (i32 IntRegs:$src1)))],
1802             "$src1 = $dst">, ImmRegRel;
1803
1804 // Rx-=mpyi(Rs,#u8)
1805 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1806 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1807             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1808             "$dst -= mpyi($src2, #$src3)",
1809             [(set (i32 IntRegs:$dst),
1810                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1811                                                  u8ExtPred:$src3)))],
1812             "$src1 = $dst">;
1813
1814 // Multiply and use upper result.
1815 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1816 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1817 // Rd=mpy(Rs,Rt)
1818 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1819           "$dst = mpy($src1, $src2)",
1820           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1821                                            (i32 IntRegs:$src2)))]>;
1822
1823 // Rd=mpy(Rs,Rt):rnd
1824 // Rd=mpyu(Rs,Rt)
1825 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1826            "$dst = mpyu($src1, $src2)",
1827            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1828                                             (i32 IntRegs:$src2)))]>;
1829
1830 // Multiply and use full result.
1831 // Rdd=mpyu(Rs,Rt)
1832 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1833              "$dst = mpyu($src1, $src2)",
1834              [(set (i64 DoubleRegs:$dst),
1835                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1836                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1837
1838 // Rdd=mpy(Rs,Rt)
1839 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1840              "$dst = mpy($src1, $src2)",
1841              [(set (i64 DoubleRegs:$dst),
1842                    (mul (i64 (sext (i32 IntRegs:$src1))),
1843                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1844
1845 // Multiply and accumulate, use full result.
1846 // Rxx[+-]=mpy(Rs,Rt)
1847 // Rxx+=mpy(Rs,Rt)
1848 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1849             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1850             "$dst += mpy($src2, $src3)",
1851             [(set (i64 DoubleRegs:$dst),
1852             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1853                       (i64 (sext (i32 IntRegs:$src3)))),
1854                  (i64 DoubleRegs:$src1)))],
1855             "$src1 = $dst">;
1856
1857 // Rxx-=mpy(Rs,Rt)
1858 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1859             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1860             "$dst -= mpy($src2, $src3)",
1861             [(set (i64 DoubleRegs:$dst),
1862                   (sub (i64 DoubleRegs:$src1),
1863                        (mul (i64 (sext (i32 IntRegs:$src2))),
1864                             (i64 (sext (i32 IntRegs:$src3))))))],
1865             "$src1 = $dst">;
1866
1867 // Rxx[+-]=mpyu(Rs,Rt)
1868 // Rxx+=mpyu(Rs,Rt)
1869 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1870                             IntRegs:$src2, IntRegs:$src3),
1871              "$dst += mpyu($src2, $src3)",
1872              [(set (i64 DoubleRegs:$dst),
1873                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1874                              (i64 (anyext (i32 IntRegs:$src3)))),
1875                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1876
1877 // Rxx-=mpyu(Rs,Rt)
1878 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1879             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1880             "$dst -= mpyu($src2, $src3)",
1881             [(set (i64 DoubleRegs:$dst),
1882                   (sub (i64 DoubleRegs:$src1),
1883                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1884                             (i64 (anyext (i32 IntRegs:$src3))))))],
1885             "$src1 = $dst">;
1886
1887
1888 let InputType = "reg", CextOpcode = "ADD_acc" in
1889 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1890                             IntRegs:$src2, IntRegs:$src3),
1891              "$dst += add($src2, $src3)",
1892              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1893                                                  (i32 IntRegs:$src3)),
1894                                             (i32 IntRegs:$src1)))],
1895              "$src1 = $dst">, ImmRegRel;
1896
1897 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1898 InputType = "imm", CextOpcode = "ADD_acc" in
1899 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1900                             IntRegs:$src2, s8Ext:$src3),
1901              "$dst += add($src2, #$src3)",
1902              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1903                                                  s8_16ExtPred:$src3),
1904                                             (i32 IntRegs:$src1)))],
1905              "$src1 = $dst">, ImmRegRel;
1906
1907 let CextOpcode = "SUB_acc", InputType = "reg" in
1908 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1909                             IntRegs:$src2, IntRegs:$src3),
1910              "$dst -= add($src2, $src3)",
1911              [(set (i32 IntRegs:$dst),
1912                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1913                                                   (i32 IntRegs:$src3))))],
1914              "$src1 = $dst">, ImmRegRel;
1915
1916 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1917 CextOpcode = "SUB_acc", InputType = "imm" in
1918 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1919                             IntRegs:$src2, s8Ext:$src3),
1920              "$dst -= add($src2, #$src3)",
1921              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1922                                             (add (i32 IntRegs:$src2),
1923                                                  s8_16ExtPred:$src3)))],
1924              "$src1 = $dst">, ImmRegRel;
1925
1926 //===----------------------------------------------------------------------===//
1927 // MTYPE/MPYH -
1928 //===----------------------------------------------------------------------===//
1929
1930 //===----------------------------------------------------------------------===//
1931 // MTYPE/MPYS +
1932 //===----------------------------------------------------------------------===//
1933 //===----------------------------------------------------------------------===//
1934 // MTYPE/MPYS -
1935 //===----------------------------------------------------------------------===//
1936
1937 //===----------------------------------------------------------------------===//
1938 // MTYPE/VB +
1939 //===----------------------------------------------------------------------===//
1940 //===----------------------------------------------------------------------===//
1941 // MTYPE/VB -
1942 //===----------------------------------------------------------------------===//
1943
1944 //===----------------------------------------------------------------------===//
1945 // MTYPE/VH  +
1946 //===----------------------------------------------------------------------===//
1947 //===----------------------------------------------------------------------===//
1948 // MTYPE/VH  -
1949 //===----------------------------------------------------------------------===//
1950
1951 //===----------------------------------------------------------------------===//
1952 // ST +
1953 //===----------------------------------------------------------------------===//
1954 ///
1955 // Store doubleword.
1956
1957 //===----------------------------------------------------------------------===//
1958 // Post increment store
1959 //===----------------------------------------------------------------------===//
1960
1961 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1962                             bit isNot, bit isPredNew> {
1963   let isPredicatedNew = isPredNew in
1964   def NAME : STInst2PI<(outs IntRegs:$dst),
1965             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1966             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1967             ") ")#mnemonic#"($src2++#$offset) = $src3",
1968             [],
1969             "$src2 = $dst">;
1970 }
1971
1972 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1973                            Operand ImmOp, bit PredNot> {
1974   let isPredicatedFalse = PredNot in {
1975     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1976     // Predicate new
1977     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1978     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1979   }
1980 }
1981
1982 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
1983 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1984                       Operand ImmOp> {
1985
1986   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1987     let isPredicable = 1 in
1988     def NAME : STInst2PI<(outs IntRegs:$dst),
1989                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1990                 mnemonic#"($src1++#$offset) = $src2",
1991                 [],
1992                 "$src1 = $dst">;
1993
1994     let isPredicated = 1 in {
1995       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1996       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1997     }
1998   }
1999 }
2000
2001 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2002 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2003 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2004
2005 let isNVStorable = 0 in
2006 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2007
2008 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2009                            s4_3ImmPred:$offset),
2010           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2011
2012 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2013                             s4_3ImmPred:$offset),
2014           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2015
2016 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2017           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2018
2019 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2020                        s4_3ImmPred:$offset),
2021           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2022
2023 //===----------------------------------------------------------------------===//
2024 // multiclass for the store instructions with MEMri operand.
2025 //===----------------------------------------------------------------------===//
2026 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2027                           bit isPredNew> {
2028   let isPredicatedNew = isPredNew in
2029   def NAME : STInst2<(outs),
2030             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2031             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2032             ") ")#mnemonic#"($addr) = $src2",
2033             []>;
2034 }
2035
2036 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2037   let isPredicatedFalse = PredNot in {
2038     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2039
2040     // Predicate new
2041     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2042     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2043   }
2044 }
2045
2046 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2047 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2048                     bits<5> ImmBits, bits<5> PredImmBits> {
2049
2050   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2051     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2052          isPredicable = 1 in
2053     def NAME : STInst2<(outs),
2054             (ins MEMri:$addr, RC:$src),
2055             mnemonic#"($addr) = $src",
2056             []>;
2057
2058     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2059         isPredicated = 1 in {
2060       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2061       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2062     }
2063   }
2064 }
2065
2066 let addrMode = BaseImmOffset, isMEMri = "true" in {
2067   let accessSize = ByteAccess in
2068     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2069
2070   let accessSize = HalfWordAccess in
2071     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2072
2073   let accessSize = WordAccess in
2074     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2075
2076   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2077     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2078 }
2079
2080 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2081           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2082
2083 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2084           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2085
2086 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2087           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2088
2089 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2090           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2091
2092
2093 //===----------------------------------------------------------------------===//
2094 // multiclass for the store instructions with base+immediate offset
2095 // addressing mode
2096 //===----------------------------------------------------------------------===//
2097 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2098                         bit isNot, bit isPredNew> {
2099   let isPredicatedNew = isPredNew in
2100   def NAME : STInst2<(outs),
2101             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2102             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2103             ") ")#mnemonic#"($src2+#$src3) = $src4",
2104             []>;
2105 }
2106
2107 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2108                         bit PredNot> {
2109   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2110     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2111
2112     // Predicate new
2113     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2114     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2115   }
2116 }
2117
2118 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2119 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2120                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2121                    bits<5> PredImmBits> {
2122
2123   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2124     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2125          isPredicable = 1 in
2126     def NAME : STInst2<(outs),
2127             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2128             mnemonic#"($src1+#$src2) = $src3",
2129             []>;
2130
2131     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2132       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2133       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2134     }
2135   }
2136 }
2137
2138 let addrMode = BaseImmOffset, InputType = "reg" in {
2139   let accessSize = ByteAccess in
2140     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2141                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2142
2143   let accessSize = HalfWordAccess in
2144     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2145                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2146
2147   let accessSize = WordAccess in
2148     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2149                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2150
2151   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2152     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2153                                   u6_3Ext, 14, 9>, AddrModeRel;
2154 }
2155
2156 let AddedComplexity = 10 in {
2157 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2158                                                   s11_0ExtPred:$offset)),
2159           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2160                          (i32 IntRegs:$src1))>;
2161
2162 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2163                                                    s11_1ExtPred:$offset)),
2164           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2165                          (i32 IntRegs:$src1))>;
2166
2167 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2168                                            s11_2ExtPred:$offset)),
2169           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2170                          (i32 IntRegs:$src1))>;
2171
2172 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2173                                               s11_3ExtPred:$offset)),
2174           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2175                          (i64 DoubleRegs:$src1))>;
2176 }
2177
2178 // memh(Rx++#s4:1)=Rt.H
2179
2180 // Store word.
2181 // Store predicate.
2182 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2183 def STriw_pred : STInst2<(outs),
2184             (ins MEMri:$addr, PredRegs:$src1),
2185             "Error; should not emit",
2186             []>;
2187
2188 // Allocate stack frame.
2189 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2190   def ALLOCFRAME : STInst2<(outs),
2191              (ins i32imm:$amt),
2192              "allocframe(#$amt)",
2193              []>;
2194 }
2195 //===----------------------------------------------------------------------===//
2196 // ST -
2197 //===----------------------------------------------------------------------===//
2198
2199 //===----------------------------------------------------------------------===//
2200 // STYPE/ALU +
2201 //===----------------------------------------------------------------------===//
2202 // Logical NOT.
2203 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2204                "$dst = not($src1)",
2205                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2206
2207
2208 // Sign extend word to doubleword.
2209 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2210            "$dst = sxtw($src1)",
2211            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
2212 //===----------------------------------------------------------------------===//
2213 // STYPE/ALU -
2214 //===----------------------------------------------------------------------===//
2215
2216 //===----------------------------------------------------------------------===//
2217 // STYPE/BIT +
2218 //===----------------------------------------------------------------------===//
2219 // clrbit.
2220 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2221             "$dst = clrbit($src1, #$src2)",
2222             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2223                                            (not
2224                                               (shl 1, u5ImmPred:$src2))))]>;
2225
2226 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2227             "$dst = clrbit($src1, #$src2)",
2228             []>;
2229
2230 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2231 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2232       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2233
2234 // setbit.
2235 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2236             "$dst = setbit($src1, #$src2)",
2237             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2238                                           (shl 1, u5ImmPred:$src2)))]>;
2239
2240 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2241 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2242             "$dst = setbit($src1, #$src2)",
2243             []>;
2244
2245 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2246       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2247
2248 // togglebit.
2249 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2250             "$dst = setbit($src1, #$src2)",
2251             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2252                                           (shl 1, u5ImmPred:$src2)))]>;
2253
2254 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2255 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2256             "$dst = togglebit($src1, #$src2)",
2257             []>;
2258
2259 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2260       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2261
2262 // Predicate transfer.
2263 let hasSideEffects = 0 in
2264 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2265                "$dst = $src1  /* Should almost never emit this. */",
2266                []>;
2267
2268 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2269                "$dst = $src1  /* Should almost never emit this. */",
2270                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
2271 //===----------------------------------------------------------------------===//
2272 // STYPE/PRED -
2273 //===----------------------------------------------------------------------===//
2274
2275 //===----------------------------------------------------------------------===//
2276 // STYPE/SHIFT +
2277 //===----------------------------------------------------------------------===//
2278 // Shift by immediate.
2279 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2280              "$dst = asr($src1, #$src2)",
2281              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2282                                             u5ImmPred:$src2))]>;
2283
2284 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2285               "$dst = asr($src1, #$src2)",
2286               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2287                                                 u6ImmPred:$src2))]>;
2288
2289 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2290           "$dst = asl($src1, #$src2)",
2291           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2292                                          u5ImmPred:$src2))]>;
2293
2294 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2295               "$dst = asl($src1, #$src2)",
2296               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2297                                                 u6ImmPred:$src2))]>;
2298
2299 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2300              "$dst = lsr($src1, #$src2)",
2301              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2302                                             u5ImmPred:$src2))]>;
2303
2304 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2305               "$dst = lsr($src1, #$src2)",
2306               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2307                                                 u6ImmPred:$src2))]>;
2308
2309 // Shift by immediate and add.
2310 let AddedComplexity = 100 in
2311 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2312                                              u3Imm:$src3),
2313              "$dst = addasl($src1, $src2, #$src3)",
2314              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2315                                        (shl (i32 IntRegs:$src2),
2316                                             u3ImmPred:$src3)))]>;
2317
2318 // Shift by register.
2319 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2320              "$dst = asl($src1, $src2)",
2321              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2322                                             (i32 IntRegs:$src2)))]>;
2323
2324 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2325              "$dst = asr($src1, $src2)",
2326              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2327                                             (i32 IntRegs:$src2)))]>;
2328
2329 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2330              "$dst = lsl($src1, $src2)",
2331              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2332                                             (i32 IntRegs:$src2)))]>;
2333
2334 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2335              "$dst = lsr($src1, $src2)",
2336              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2337                                             (i32 IntRegs:$src2)))]>;
2338
2339 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2340            "$dst = asl($src1, $src2)",
2341            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2342                                              (i32 IntRegs:$src2)))]>;
2343
2344 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2345            "$dst = lsl($src1, $src2)",
2346            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2347                                              (i32 IntRegs:$src2)))]>;
2348
2349 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2350                                                  IntRegs:$src2),
2351               "$dst = asr($src1, $src2)",
2352               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2353                                                 (i32 IntRegs:$src2)))]>;
2354
2355 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2356                                                  IntRegs:$src2),
2357               "$dst = lsr($src1, $src2)",
2358               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2359                                                 (i32 IntRegs:$src2)))]>;
2360
2361 //===----------------------------------------------------------------------===//
2362 // STYPE/SHIFT -
2363 //===----------------------------------------------------------------------===//
2364
2365 //===----------------------------------------------------------------------===//
2366 // STYPE/VH +
2367 //===----------------------------------------------------------------------===//
2368 //===----------------------------------------------------------------------===//
2369 // STYPE/VH -
2370 //===----------------------------------------------------------------------===//
2371
2372 //===----------------------------------------------------------------------===//
2373 // STYPE/VW +
2374 //===----------------------------------------------------------------------===//
2375 //===----------------------------------------------------------------------===//
2376 // STYPE/VW -
2377 //===----------------------------------------------------------------------===//
2378
2379 //===----------------------------------------------------------------------===//
2380 // SYSTEM/SUPER +
2381 //===----------------------------------------------------------------------===//
2382
2383 //===----------------------------------------------------------------------===//
2384 // SYSTEM/USER +
2385 //===----------------------------------------------------------------------===//
2386 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2387 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2388                            [SDNPHasChain]>;
2389
2390 let hasSideEffects = 1, isSolo = 1 in
2391 def BARRIER : SYSInst<(outs), (ins),
2392                      "barrier",
2393                      [(HexagonBARRIER)]>;
2394
2395 //===----------------------------------------------------------------------===//
2396 // SYSTEM/SUPER -
2397 //===----------------------------------------------------------------------===//
2398
2399 // TFRI64 - assembly mapped.
2400 let isReMaterializable = 1 in
2401 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2402              "$dst = #$src1",
2403              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2404
2405 let AddedComplexity = 100, isPredicated = 1 in
2406 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2407             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2408             "Error; should not emit",
2409             [(set (i32 IntRegs:$dst),
2410              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2411                           s12ImmPred:$src3)))]>;
2412
2413 let AddedComplexity = 100, isPredicated = 1 in
2414 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2415             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2416             "Error; should not emit",
2417             [(set (i32 IntRegs:$dst),
2418              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2419                           (i32 IntRegs:$src3))))]>;
2420
2421 let AddedComplexity = 100, isPredicated = 1 in
2422 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2423                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2424                      "Error; should not emit",
2425                      [(set (i32 IntRegs:$dst),
2426                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2427                                         s12ImmPred:$src3)))]>;
2428
2429 // Generate frameindex addresses.
2430 let isReMaterializable = 1 in
2431 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2432              "$dst = add($src1)",
2433              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2434
2435 //
2436 // CR - Type.
2437 //
2438 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2439 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2440                       "loop0($offset, #$src2)",
2441                       []>;
2442 }
2443
2444 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2445 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2446                       "loop0($offset, $src2)",
2447                       []>;
2448 }
2449
2450 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2451     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2452 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2453                        ":endloop0",
2454                        []>;
2455 }
2456
2457 // Support for generating global address.
2458 // Taken from X86InstrInfo.td.
2459 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2460                                             SDTCisVT<0, i32>,
2461                                             SDTCisVT<1, i32>,
2462                                             SDTCisPtrTy<0>]>;
2463 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2464 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2465
2466 // HI/LO Instructions
2467 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2468 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2469                   "$dst.l = #LO($global)",
2470                   []>;
2471
2472 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2473 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2474                   "$dst.h = #HI($global)",
2475                   []>;
2476
2477 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2478 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2479                   "$dst.l = #LO($imm_value)",
2480                   []>;
2481
2482
2483 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2484 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2485                   "$dst.h = #HI($imm_value)",
2486                   []>;
2487
2488 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2489 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2490                   "$dst.l = #LO($jt)",
2491                   []>;
2492
2493 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2494 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2495                   "$dst.h = #HI($jt)",
2496                   []>;
2497
2498
2499 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2500 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2501                   "$dst.l = #LO($label)",
2502                   []>;
2503
2504 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2505 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2506                   "$dst.h = #HI($label)",
2507                   []>;
2508
2509 // This pattern is incorrect. When we add small data, we should change
2510 // this pattern to use memw(#foo).
2511 // This is for sdata.
2512 let isMoveImm = 1 in
2513 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2514               "$dst = CONST32(#$global)",
2515               [(set (i32 IntRegs:$dst),
2516                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2517
2518 // This is for non-sdata.
2519 let isReMaterializable = 1, isMoveImm = 1 in
2520 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2521                   "$dst = CONST32(#$global)",
2522                   [(set (i32 IntRegs:$dst),
2523                         (HexagonCONST32 tglobaladdr:$global))]>;
2524
2525 let isReMaterializable = 1, isMoveImm = 1 in
2526 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2527                      "$dst = CONST32(#$jt)",
2528                      [(set (i32 IntRegs:$dst),
2529                            (HexagonCONST32 tjumptable:$jt))]>;
2530
2531 let isReMaterializable = 1, isMoveImm = 1 in
2532 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2533                     "$dst = CONST32(#$global)",
2534                     [(set (i32 IntRegs:$dst),
2535                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2536
2537 let isReMaterializable = 1, isMoveImm = 1 in
2538 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2539                        "$dst = CONST32(#$global)",
2540                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2541
2542 // Map BlockAddress lowering to CONST32_Int_Real
2543 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2544           (CONST32_Int_Real tblockaddress:$addr)>;
2545
2546 let isReMaterializable = 1, isMoveImm = 1 in
2547 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2548                     "$dst = CONST32($label)",
2549                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2550
2551 let isReMaterializable = 1, isMoveImm = 1 in
2552 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2553                        "$dst = CONST64(#$global)",
2554                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2555
2556 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2557                   "$dst = xor($dst, $dst)",
2558                   [(set (i1 PredRegs:$dst), 0)]>;
2559
2560 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2561        "$dst = mpy($src1, $src2)",
2562        [(set (i32 IntRegs:$dst),
2563              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2564                                         (i64 (sext (i32 IntRegs:$src2))))),
2565                               (i32 32)))))]>;
2566
2567 // Pseudo instructions.
2568 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2569
2570 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2571                                         SDTCisVT<1, i32> ]>;
2572
2573 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2574                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2575
2576 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2577                     [SDNPHasChain, SDNPOutGlue]>;
2578
2579 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2580
2581 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2582            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2583
2584 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2585 // Optional Flag and Variable Arguments.
2586 // Its 1 Operand has pointer type.
2587 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2588                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2589
2590 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2591  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2592                         "Should never be emitted",
2593                         [(callseq_start timm:$amt)]>;
2594 }
2595
2596 let Defs = [R29, R30, R31], Uses = [R29] in {
2597  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2598                       "Should never be emitted",
2599                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2600 }
2601 // Call subroutine.
2602 let isCall = 1, hasSideEffects = 0,
2603   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2604           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2605   def CALL : JInst<(outs), (ins calltarget:$dst),
2606              "call $dst", []>;
2607 }
2608
2609 // Call subroutine from register.
2610 let isCall = 1, hasSideEffects = 0,
2611   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2612           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2613   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2614               "callr $dst",
2615               []>;
2616  }
2617
2618
2619 // Indirect tail-call.
2620 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2621 def TCRETURNR : T_JMPr;
2622
2623 // Direct tail-calls.
2624 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2625 isTerminator = 1, isCodeGenOnly = 1 in {
2626   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2627   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2628 }
2629
2630 // Map call instruction.
2631 def : Pat<(call (i32 IntRegs:$dst)),
2632       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2633 def : Pat<(call tglobaladdr:$dst),
2634       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2635 def : Pat<(call texternalsym:$dst),
2636       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2637 //Tail calls.
2638 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2639       (TCRETURNtg tglobaladdr:$dst)>;
2640 def : Pat<(HexagonTCRet texternalsym:$dst),
2641       (TCRETURNtext texternalsym:$dst)>;
2642 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2643       (TCRETURNR (i32 IntRegs:$dst))>;
2644
2645 // Atomic load and store support
2646 // 8 bit atomic load
2647 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2648           (i32 (LDriub ADDRriS11_0:$src1))>;
2649
2650 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2651           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2652
2653 // 16 bit atomic load
2654 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2655           (i32 (LDriuh ADDRriS11_1:$src1))>;
2656
2657 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2658           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2659
2660 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2661           (i32 (LDriw ADDRriS11_2:$src1))>;
2662
2663 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2664           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2665
2666 // 64 bit atomic load
2667 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2668           (i64 (LDrid ADDRriS11_3:$src1))>;
2669
2670 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2671           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2672
2673
2674 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2675           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2676
2677 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2678                           (i32 IntRegs:$src1)),
2679           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2680                          (i32 IntRegs:$src1))>;
2681
2682
2683 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2684           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2685
2686 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2687                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2688           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2689                          (i32 IntRegs:$src1))>;
2690
2691 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2692           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2693
2694 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2695                            (i32 IntRegs:$src1)),
2696           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2697                          (i32 IntRegs:$src1))>;
2698
2699
2700
2701
2702 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2703           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2704
2705 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2706                            (i64 DoubleRegs:$src1)),
2707           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2708                          (i64 DoubleRegs:$src1))>;
2709
2710 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2711 def : Pat <(and (i32 IntRegs:$src1), 65535),
2712       (A2_zxth (i32 IntRegs:$src1))>;
2713
2714 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2715 def : Pat <(and (i32 IntRegs:$src1), 255),
2716       (A2_zxtb (i32 IntRegs:$src1))>;
2717
2718 // Map Add(p1, true) to p1 = not(p1).
2719 //     Add(p1, false) should never be produced,
2720 //     if it does, it got to be mapped to NOOP.
2721 def : Pat <(add (i1 PredRegs:$src1), -1),
2722       (C2_not (i1 PredRegs:$src1))>;
2723
2724 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2725 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2726       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2727                            s8ImmPred:$src2))>;
2728
2729 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2730 // => r0 = TFR_condset_ri(p0, r1, #i)
2731 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2732                    (i32 IntRegs:$src3)),
2733       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2734                            s12ImmPred:$src2))>;
2735
2736 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2737 // => r0 = TFR_condset_ir(p0, #i, r1)
2738 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2739       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2740                            (i32 IntRegs:$src2)))>;
2741
2742 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2743 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2744       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2745
2746 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2747 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2748       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2749
2750
2751 let AddedComplexity = 100 in
2752 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2753       (i64 (COMBINE_rr (TFRI 0),
2754                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2755       Requires<[NoV4T]>;
2756
2757 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2758 let AddedComplexity = 10 in
2759 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2760       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2761
2762 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2763 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2764       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2765
2766 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2767 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2768       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2769                                                  subreg_loreg))))))>;
2770
2771 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2772 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2773       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2774                                                  subreg_loreg))))))>;
2775
2776 // We want to prevent emitting pnot's as much as possible.
2777 // Map brcond with an unsupported setcc to a JMP_f.
2778 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2779                         bb:$offset),
2780       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2781                 bb:$offset)>;
2782
2783 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2784                         bb:$offset),
2785       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2786
2787 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2788       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2789
2790 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2791       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2792
2793 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2794 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2795                         bb:$offset),
2796       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2797                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2798
2799 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2800 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2801                         bb:$offset),
2802       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2803
2804 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2805                    bb:$offset),
2806       (JMP_f (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2807                    bb:$offset)>;
2808
2809 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2810                         bb:$offset),
2811       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2812                 bb:$offset)>;
2813
2814 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2815                    bb:$offset),
2816       (JMP_f (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2817                 bb:$offset)>;
2818
2819 // Map from a 64-bit select to an emulated 64-bit mux.
2820 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2821 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2822                    (i64 DoubleRegs:$src3)),
2823       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2824                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2825                                                          subreg_hireg)),
2826                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2827                                                          subreg_hireg)))),
2828                        (i32 (C2_mux (i1 PredRegs:$src1),
2829                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2830                                                          subreg_loreg)),
2831                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2832                                                          subreg_loreg))))))>;
2833
2834 // Map from a 1-bit select to logical ops.
2835 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2836 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2837                    (i1 PredRegs:$src3)),
2838       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2839              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2840
2841 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2842 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2843       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2844
2845 // Map for truncating from 64 immediates to 32 bit immediates.
2846 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2847       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2848
2849 // Map for truncating from i64 immediates to i1 bit immediates.
2850 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2851        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2852                                           subreg_loreg))))>;
2853
2854 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2855 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2856       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2857                                                      subreg_loreg)))>;
2858
2859 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2860 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2861       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2862                                                      subreg_loreg)))>;
2863 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2864 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2865       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2866                                                      subreg_loreg)))>;
2867
2868 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2869 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2870       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2871                                                      subreg_loreg)))>;
2872
2873 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2874 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2875       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2876
2877
2878 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2879 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2880       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2881
2882 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2883 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2884       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
2885
2886 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2887 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2888 // Better way to do this?
2889 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2890       (i64 (SXTW (i32 IntRegs:$src1)))>;
2891
2892 // Map cmple -> cmpgt.
2893 // rs <= rt -> !(rs > rt).
2894 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2895       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2896
2897 // rs <= rt -> !(rs > rt).
2898 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2899       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2900
2901 // Rss <= Rtt -> !(Rss > Rtt).
2902 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2903       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2904
2905 // Map cmpne -> cmpeq.
2906 // Hexagon_TODO: We should improve on this.
2907 // rs != rt -> !(rs == rt).
2908 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2909       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2910
2911 // Map cmpne(Rs) -> !cmpeqe(Rs).
2912 // rs != rt -> !(rs == rt).
2913 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2914       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2915
2916 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2917 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2918       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2919
2920 // Map cmpne(Rss) -> !cmpew(Rss).
2921 // rs != rt -> !(rs == rt).
2922 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2923       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
2924                                      (i64 DoubleRegs:$src2)))))>;
2925
2926 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2927 // rs >= rt -> !(rt > rs).
2928 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2929       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2930
2931 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2932 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2933       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2934
2935 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2936 // rss >= rtt -> !(rtt > rss).
2937 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2938       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
2939                                 (i64 DoubleRegs:$src1)))))>;
2940
2941 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2942 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2943 // rs < rt -> !(rs >= rt).
2944 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2945       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2946
2947 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2948 // rs < rt -> rt > rs.
2949 // We can let assembler map it, or we can do in the compiler itself.
2950 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2951       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2952
2953 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2954 // rss < rtt -> (rtt > rss).
2955 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2956       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2957
2958 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2959 // rs < rt -> rt > rs.
2960 // We can let assembler map it, or we can do in the compiler itself.
2961 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2962       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2963
2964 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2965 // rs < rt -> rt > rs.
2966 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2967       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2968
2969 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2970 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2971       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2972
2973 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2974 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2975       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2976
2977 // Generate cmpgtu(Rs, #u9)
2978 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2979       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2980
2981 // Map from Rs >= Rt -> !(Rt > Rs).
2982 // rs >= rt -> !(rt > rs).
2983 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2984       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2985
2986 // Map from Rs >= Rt -> !(Rt > Rs).
2987 // rs >= rt -> !(rt > rs).
2988 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2989       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2990
2991 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2992 // Map from (Rs <= Rt) -> !(Rs > Rt).
2993 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2994       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2995
2996 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2997 // Map from (Rs <= Rt) -> !(Rs > Rt).
2998 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2999       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3000
3001 // Sign extends.
3002 // i1 -> i32
3003 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3004       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3005
3006 // i1 -> i64
3007 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3008       (i64 (COMBINE_rr (TFRI -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3009
3010 // Convert sign-extended load back to load and sign extend.
3011 // i8 -> i64
3012 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3013       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3014
3015 // Convert any-extended load back to load and sign extend.
3016 // i8 -> i64
3017 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3018       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3019
3020 // Convert sign-extended load back to load and sign extend.
3021 // i16 -> i64
3022 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3023       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
3024
3025 // Convert sign-extended load back to load and sign extend.
3026 // i32 -> i64
3027 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3028       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
3029
3030
3031 // Zero extends.
3032 // i1 -> i32
3033 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3034       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3035
3036 // i1 -> i64
3037 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3038       (i64 (COMBINE_rr (TFRI 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3039       Requires<[NoV4T]>;
3040
3041 // i32 -> i64
3042 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3043       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
3044       Requires<[NoV4T]>;
3045
3046 // i8 -> i64
3047 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3048       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
3049       Requires<[NoV4T]>;
3050
3051 let AddedComplexity = 20 in
3052 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3053                                 s11_0ExtPred:$offset))),
3054       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
3055                                   s11_0ExtPred:$offset)))>,
3056       Requires<[NoV4T]>;
3057
3058 // i1 -> i64
3059 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
3060       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
3061       Requires<[NoV4T]>;
3062
3063 let AddedComplexity = 20 in
3064 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
3065                                 s11_0ExtPred:$offset))),
3066       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
3067                                   s11_0ExtPred:$offset)))>,
3068       Requires<[NoV4T]>;
3069
3070 // i16 -> i64
3071 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3072       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
3073       Requires<[NoV4T]>;
3074
3075 let AddedComplexity = 20 in
3076 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
3077                                   s11_1ExtPred:$offset))),
3078       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
3079                                   s11_1ExtPred:$offset)))>,
3080       Requires<[NoV4T]>;
3081
3082 // i32 -> i64
3083 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
3084       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
3085       Requires<[NoV4T]>;
3086
3087 let AddedComplexity = 100 in
3088 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3089       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
3090                                   s11_2ExtPred:$offset)))>,
3091       Requires<[NoV4T]>;
3092
3093 let AddedComplexity = 10 in
3094 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
3095       (i32 (LDriw ADDRriS11_0:$src1))>;
3096
3097 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3098 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3099       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3100
3101 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3102 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
3103       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3104
3105 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
3106 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
3107       (i64 (SXTW (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
3108
3109
3110 let AddedComplexity = 100 in
3111 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3112                            (i32 32))),
3113                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3114                                          s11_2ExtPred:$offset2)))))),
3115         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3116                         (LDriw_indexed IntRegs:$src2,
3117                                        s11_2ExtPred:$offset2)))>;
3118
3119 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3120                            (i32 32))),
3121                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3122         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3123                         (LDriw ADDRriS11_2:$srcLow)))>;
3124
3125 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3126                            (i32 32))),
3127                (i64 (zext (i32 IntRegs:$srcLow))))),
3128         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3129                         IntRegs:$srcLow))>;
3130
3131 let AddedComplexity = 100 in
3132 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3133                            (i32 32))),
3134                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3135                                          s11_2ExtPred:$offset2)))))),
3136         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3137                         (LDriw_indexed IntRegs:$src2,
3138                                        s11_2ExtPred:$offset2)))>;
3139
3140 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3141                            (i32 32))),
3142                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3143         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3144                         (LDriw ADDRriS11_2:$srcLow)))>;
3145
3146 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3147                            (i32 32))),
3148                (i64 (zext (i32 IntRegs:$srcLow))))),
3149         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3150                         IntRegs:$srcLow))>;
3151
3152 // Any extended 64-bit load.
3153 // anyext i32 -> i64
3154 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
3155       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
3156       Requires<[NoV4T]>;
3157
3158 // When there is an offset we should prefer the pattern below over the pattern above.
3159 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
3160 // So this complexity below is comfortably higher to allow for choosing the below.
3161 // If this is not done then we generate addresses such as
3162 // ********************************************
3163 //        r1 = add (r0, #4)
3164 //        r1 = memw(r1 + #0)
3165 //  instead of
3166 //        r1 = memw(r0 + #4)
3167 // ********************************************
3168 let AddedComplexity = 100 in
3169 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3170       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
3171                                   s11_2ExtPred:$offset)))>,
3172       Requires<[NoV4T]>;
3173
3174 // anyext i16 -> i64.
3175 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
3176       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
3177       Requires<[NoV4T]>;
3178
3179 let AddedComplexity = 20 in
3180 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
3181                                   s11_1ExtPred:$offset))),
3182       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
3183                                   s11_1ExtPred:$offset)))>,
3184       Requires<[NoV4T]>;
3185
3186 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
3187 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
3188       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
3189       Requires<[NoV4T]>;
3190
3191 // Multiply 64-bit unsigned and use upper result.
3192 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3193       (i64
3194        (MPYU64_acc
3195         (i64
3196          (COMBINE_rr
3197           (TFRI 0),
3198            (i32
3199             (EXTRACT_SUBREG
3200              (i64
3201               (LSRd_ri
3202                (i64
3203                 (MPYU64_acc
3204                  (i64
3205                   (MPYU64_acc
3206                    (i64
3207                     (COMBINE_rr (TFRI 0),
3208                      (i32
3209                       (EXTRACT_SUBREG
3210                        (i64
3211                         (LSRd_ri
3212                          (i64
3213                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3214                                                        subreg_loreg)),
3215                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3216                                                        subreg_loreg)))), 32)),
3217                        subreg_loreg)))),
3218                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3219                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3220                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3221                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3222                32)), subreg_loreg)))),
3223         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3224         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3225
3226 // Multiply 64-bit signed and use upper result.
3227 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3228       (i64
3229        (MPY64_acc
3230         (i64
3231          (COMBINE_rr (TFRI 0),
3232           (i32
3233            (EXTRACT_SUBREG
3234             (i64
3235              (LSRd_ri
3236               (i64
3237                (MPY64_acc
3238                 (i64
3239                  (MPY64_acc
3240                   (i64
3241                    (COMBINE_rr (TFRI 0),
3242                     (i32
3243                      (EXTRACT_SUBREG
3244                       (i64
3245                        (LSRd_ri
3246                         (i64
3247                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3248                                                       subreg_loreg)),
3249                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3250                                                       subreg_loreg)))), 32)),
3251                       subreg_loreg)))),
3252                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3253                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3254                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3255                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3256               32)), subreg_loreg)))),
3257         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3258         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3259
3260 // Hexagon specific ISD nodes.
3261 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3262 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3263                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3264 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3265                                   SDTHexagonADJDYNALLOC>;
3266 // Needed to tag these instructions for stack layout.
3267 let usesCustomInserter = 1 in
3268 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3269                                                      s16Imm:$src2),
3270                   "$dst = add($src1, #$src2)",
3271                   [(set (i32 IntRegs:$dst),
3272                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3273                                              s16ImmPred:$src2))]>;
3274
3275 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3276 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3277 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3278                 "$dst = $src1",
3279                 [(set (i32 IntRegs:$dst),
3280                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3281
3282 let AddedComplexity = 100 in
3283 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3284       (COPY (i32 IntRegs:$src1))>;
3285
3286 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3287
3288 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3289           (i32 (CONST32_set_jt tjumptable:$dst))>;
3290
3291 // XTYPE/SHIFT
3292
3293 // Multi-class for logical operators :
3294 // Shift by immediate/register and accumulate/logical
3295 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3296   def _ri : SInst_acc<(outs IntRegs:$dst),
3297             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3298             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3299             [(set (i32 IntRegs:$dst),
3300                   (OpNode2 (i32 IntRegs:$src1),
3301                            (OpNode1 (i32 IntRegs:$src2),
3302                                     u5ImmPred:$src3)))],
3303             "$src1 = $dst">;
3304
3305   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3306             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3307             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3308             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3309                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3310             "$src1 = $dst">;
3311 }
3312
3313 // Multi-class for logical operators :
3314 // Shift by register and accumulate/logical (32/64 bits)
3315 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3316   def _rr : SInst_acc<(outs IntRegs:$dst),
3317             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3318             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3319             [(set (i32 IntRegs:$dst),
3320                   (OpNode2 (i32 IntRegs:$src1),
3321                            (OpNode1 (i32 IntRegs:$src2),
3322                                     (i32 IntRegs:$src3))))],
3323             "$src1 = $dst">;
3324
3325   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3326             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3327             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3328             [(set (i64 DoubleRegs:$dst),
3329                   (OpNode2 (i64 DoubleRegs:$src1),
3330                            (OpNode1 (i64 DoubleRegs:$src2),
3331                                     (i32 IntRegs:$src3))))],
3332             "$src1 = $dst">;
3333
3334 }
3335
3336 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3337 let AddedComplexity = 100 in
3338   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3339   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3340   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3341   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3342 }
3343
3344 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3345 let AddedComplexity = 100 in
3346   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3347   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3348   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3349   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3350 }
3351
3352 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3353 let AddedComplexity = 100 in
3354   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3355 }
3356
3357 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3358            xtype_xor_imm<"asl", shl>;
3359
3360 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3361            xtype_xor_imm<"lsr", srl>;
3362
3363 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3364 defm LSL : basic_xtype_reg<"lsl", shl>;
3365
3366 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3367 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3368       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3369
3370 //===----------------------------------------------------------------------===//
3371 // V3 Instructions +
3372 //===----------------------------------------------------------------------===//
3373
3374 include "HexagonInstrInfoV3.td"
3375
3376 //===----------------------------------------------------------------------===//
3377 // V3 Instructions -
3378 //===----------------------------------------------------------------------===//
3379
3380 //===----------------------------------------------------------------------===//
3381 // V4 Instructions +
3382 //===----------------------------------------------------------------------===//
3383
3384 include "HexagonInstrInfoV4.td"
3385
3386 //===----------------------------------------------------------------------===//
3387 // V4 Instructions -
3388 //===----------------------------------------------------------------------===//
3389
3390 //===----------------------------------------------------------------------===//
3391 // V5 Instructions +
3392 //===----------------------------------------------------------------------===//
3393
3394 include "HexagonInstrInfoV5.td"
3395
3396 //===----------------------------------------------------------------------===//
3397 // V5 Instructions -
3398 //===----------------------------------------------------------------------===//