lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 //===----------------------------------------------------------------------===//
  72 // ALU32/ALU +
  73 //===----------------------------------------------------------------------===//
  74 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  75   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  76
  77 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  78
  79 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  80 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  81                   bit IsComm>
  82   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  83              "$Rd = "#mnemonic#"($Rs, $Rt)",
  84              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  85   let isCommutable = IsComm;
  86   let BaseOpcode = mnemonic#_rr;
  87   let CextOpcode = mnemonic;
  88
  89   bits<5> Rs;
  90   bits<5> Rt;
  91   bits<5> Rd;
  92
  93   let IClass = 0b1111;
  94   let Inst{27} = 0b0;
  95   let Inst{26-24} = MajOp;
  96   let Inst{23-21} = MinOp;
  97   let Inst{20-16} = !if(OpsRev,Rt,Rs);
  98   let Inst{12-8} = !if(OpsRev,Rs,Rt);
  99   let Inst{4-0} = Rd;
 100 }
 101
 102 let hasSideEffects = 0, hasNewValue = 1 in
 103 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 104                        bit OpsRev, bit PredNot, bit PredNew>
 105   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 106              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 107              "$Rd = "#mnemonic#"($Rs, $Rt)",
 108              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 109   let isPredicated = 1;
 110   let isPredicatedFalse = PredNot;
 111   let isPredicatedNew = PredNew;
 112   let BaseOpcode = mnemonic#_rr;
 113   let CextOpcode = mnemonic;
 114
 115   bits<2> Pu;
 116   bits<5> Rs;
 117   bits<5> Rt;
 118   bits<5> Rd;
 119
 120   let IClass = 0b1111;
 121   let Inst{27} = 0b1;
 122   let Inst{26-24} = MajOp;
 123   let Inst{23-21} = MinOp;
 124   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 125   let Inst{13} = PredNew;
 126   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 127   let Inst{7} = PredNot;
 128   let Inst{6-5} = Pu;
 129   let Inst{4-0} = Rd;
 130 }
 131
 132 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 133                       bit OpsRev>
 134   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 135   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 136 }
 137
 138 let isCodeGenOnly = 0 in {
 139 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 140 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 141 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 142 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 143 }
 144
 145 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 146                       bits<3> MinOp, bit OpsRev, bit IsComm>
 147   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 148   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 149 }
 150
 151 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 152     isCodeGenOnly = 0 in {
 153   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 154   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 155 }
 156
 157 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 158                          bit OpsRev> {
 159   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 160   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 161   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 162   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 163 }
 164
 165 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 166                           bit OpsRev, bit IsComm> {
 167   let isPredicable = 1 in
 168   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 169   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 170 }
 171
 172 let isCodeGenOnly = 0 in {
 173 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 174 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 175 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 176 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 177 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 178 }
 179
 180 // Pats for instruction selection.
 181 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 182   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 183         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 184
 185 def: BinOp32_pat<add, A2_add, i32>;
 186 def: BinOp32_pat<and, A2_and, i32>;
 187 def: BinOp32_pat<or,  A2_or,  i32>;
 188 def: BinOp32_pat<sub, A2_sub, i32>;
 189 def: BinOp32_pat<xor, A2_xor, i32>;
 190
 191 // A few special cases producing register pairs:
 192 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 193     isCodeGenOnly = 0 in {
 194   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 195
 196   let isPredicable = 1 in
 197     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 198
 199   // Conditional combinew uses "newt/f" instead of "t/fnew".
 200   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 201   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 202   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 203   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 204 }
 205
 206 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 207 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 208   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 209              "$Pd = "#mnemonic#"($Rs, $Rt)",
 210              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 211   let CextOpcode = mnemonic;
 212   let isCommutable = IsComm;
 213   bits<5> Rs;
 214   bits<5> Rt;
 215   bits<2> Pd;
 216
 217   let IClass = 0b1111;
 218   let Inst{27-24} = 0b0010;
 219   let Inst{22-21} = MinOp;
 220   let Inst{20-16} = Rs;
 221   let Inst{12-8} = Rt;
 222   let Inst{4} = IsNeg;
 223   let Inst{3-2} = 0b00;
 224   let Inst{1-0} = Pd;
 225 }
 226
 227 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 228   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 229   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 230   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 231 }
 232
 233 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 234 // that reverse the order of the operands.
 235 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 236
 237 // Pats for compares. They use PatFrags as operands, not SDNodes,
 238 // since seteq/setgt/etc. are defined as ParFrags.
 239 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 240   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 241         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 242
 243 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 244 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 245 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 246
 247 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 248 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 249
 250 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 251   isCodeGenOnly = 0 in
 252 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 253                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 254       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 255   bits<5> Rd;
 256   bits<2> Pu;
 257   bits<5> Rs;
 258   bits<5> Rt;
 259
 260   let CextOpcode = "mux";
 261   let InputType = "reg";
 262   let hasSideEffects = 0;
 263   let IClass = 0b1111;
 264
 265   let Inst{27-24} = 0b0100;
 266   let Inst{20-16} = Rs;
 267   let Inst{12-8} = Rt;
 268   let Inst{6-5} = Pu;
 269   let Inst{4-0} = Rd;
 270 }
 271
 272 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 273          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 274
 275 // Combines the two immediates into a double register.
 276 // Increase complexity to make it greater than any complexity of a combine
 277 // that involves a register.
 278
 279 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 280     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 281     AddedComplexity = 75, isCodeGenOnly = 0 in
 282 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 283   "$Rdd = combine(#$s8, #$S8)",
 284   [(set (i64 DoubleRegs:$Rdd),
 285         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 286     bits<5> Rdd;
 287     bits<8> s8;
 288     bits<8> S8;
 289
 290     let IClass = 0b0111;
 291     let Inst{27-23} = 0b11000;
 292     let Inst{22-16} = S8{7-1};
 293     let Inst{13}    = S8{0};
 294     let Inst{12-5}  = s8;
 295     let Inst{4-0}   = Rdd;
 296   }
 297
 298 //===----------------------------------------------------------------------===//
 299 // Template class for predicated ADD of a reg and an Immediate value.
 300 //===----------------------------------------------------------------------===//
 301 let hasNewValue = 1 in
 302 class T_Addri_Pred <bit PredNot, bit PredNew>
 303   : ALU32_ri <(outs IntRegs:$Rd),
 304               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 305   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 306   ") $Rd = ")#"add($Rs, #$s8)"> {
 307     bits<5> Rd;
 308     bits<2> Pu;
 309     bits<5> Rs;
 310     bits<8> s8;
 311
 312     let isPredicatedNew = PredNew;
 313     let IClass = 0b0111;
 314
 315     let Inst{27-24} = 0b0100;
 316     let Inst{23}    = PredNot;
 317     let Inst{22-21} = Pu;
 318     let Inst{20-16} = Rs;
 319     let Inst{13}    = PredNew;
 320     let Inst{12-5}  = s8;
 321     let Inst{4-0}   = Rd;
 322   }
 323
 324 //===----------------------------------------------------------------------===//
 325 // A2_addi: Add a signed immediate to a register.
 326 //===----------------------------------------------------------------------===//
 327 let hasNewValue = 1 in
 328 class T_Addri <Operand immOp, list<dag> pattern = [] >
 329   : ALU32_ri <(outs IntRegs:$Rd),
 330               (ins IntRegs:$Rs, immOp:$s16),
 331   "$Rd = add($Rs, #$s16)", pattern,
 332   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 333   "", ALU32_ADDI_tc_1_SLOT0123> {
 334     bits<5> Rd;
 335     bits<5> Rs;
 336     bits<16> s16;
 337
 338     let IClass = 0b1011;
 339
 340     let Inst{27-21} = s16{15-9};
 341     let Inst{20-16} = Rs;
 342     let Inst{13-5}  = s16{8-0};
 343     let Inst{4-0}   = Rd;
 344   }
 345
 346 //===----------------------------------------------------------------------===//
 347 // Multiclass for ADD of a register and an immediate value.
 348 //===----------------------------------------------------------------------===//
 349 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 350   let isPredicatedFalse = PredNot in {
 351     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 352     // Predicate new
 353     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 354   }
 355 }
 356
 357 let isExtendable = 1, InputType = "imm" in
 358 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 359   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 360     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 361     isPredicable = 1 in
 362     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 363                         [(set (i32 IntRegs:$Rd),
 364                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 365
 366     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 367     hasSideEffects = 0, isPredicated = 1 in {
 368       defm Pt : Addri_Pred<mnemonic, 0>;
 369       defm NotPt : Addri_Pred<mnemonic, 1>;
 370     }
 371   }
 372 }
 373
 374 let isCodeGenOnly = 0 in
 375 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 376
 377 //===----------------------------------------------------------------------===//
 378 // Template class used for the following ALU32 instructions.
 379 // Rd=and(Rs,#s10)
 380 // Rd=or(Rs,#s10)
 381 //===----------------------------------------------------------------------===//
 382 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 383 InputType = "imm", hasNewValue = 1 in
 384 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 385   : ALU32_ri <(outs IntRegs:$Rd),
 386               (ins IntRegs:$Rs, s10Ext:$s10),
 387   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 388   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 389     bits<5> Rd;
 390     bits<5> Rs;
 391     bits<10> s10;
 392     let CextOpcode = mnemonic;
 393
 394     let IClass = 0b0111;
 395
 396     let Inst{27-24} = 0b0110;
 397     let Inst{23-22} = MinOp;
 398     let Inst{21}    = s10{9};
 399     let Inst{20-16} = Rs;
 400     let Inst{13-5}  = s10{8-0};
 401     let Inst{4-0}   = Rd;
 402   }
 403
 404 let isCodeGenOnly = 0 in {
 405 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 406 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 407 }
 408
 409 // Subtract register from immediate
 410 // Rd32=sub(#s10,Rs32)
 411 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 412 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 413 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 414   "$Rd = sub(#$s10, $Rs)" ,
 415   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 416   ImmRegRel {
 417     bits<5> Rd;
 418     bits<10> s10;
 419     bits<5> Rs;
 420
 421     let IClass = 0b0111;
 422
 423     let Inst{27-22} = 0b011001;
 424     let Inst{21}    = s10{9};
 425     let Inst{20-16} = Rs;
 426     let Inst{13-5}  = s10{8-0};
 427     let Inst{4-0}   = Rd;
 428   }
 429
 430 // Nop.
 431 let hasSideEffects = 0, isCodeGenOnly = 0 in
 432 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 433   let IClass = 0b0111;
 434   let Inst{27-24} = 0b1111;
 435 }
 436 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 437 def : Pat<(not (i32 IntRegs:$src1)),
 438           (SUB_ri -1, (i32 IntRegs:$src1))>;
 439
 440 let hasSideEffects = 0, hasNewValue = 1 in
 441 class T_tfr16<bit isHi>
 442   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 443   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 444   [], "$src1 = $Rx" > {
 445     bits<5> Rx;
 446     bits<16> u16;
 447
 448     let IClass = 0b0111;
 449     let Inst{27-26} = 0b00;
 450     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 451     let Inst{23-22} = u16{15-14};
 452     let Inst{21}    = 0b1;
 453     let Inst{20-16} = Rx;
 454     let Inst{13-0}  = u16{13-0};
 455   }
 456
 457 let isCodeGenOnly = 0 in {
 458 def A2_tfril: T_tfr16<0>;
 459 def A2_tfrih: T_tfr16<1>;
 460 }
 461
 462 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 463 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 464 class T_tfr_pred<bit isPredNot, bit isPredNew>
 465   : ALU32Inst<(outs IntRegs:$dst),
 466               (ins PredRegs:$src1, IntRegs:$src2),
 467               "if ("#!if(isPredNot, "!", "")#
 468               "$src1"#!if(isPredNew, ".new", "")#
 469               ") $dst = $src2"> {
 470     bits<5> dst;
 471     bits<2> src1;
 472     bits<5> src2;
 473
 474     let isPredicatedFalse = isPredNot;
 475     let isPredicatedNew = isPredNew;
 476     let IClass = 0b0111;
 477
 478     let Inst{27-24} = 0b0100;
 479     let Inst{23} = isPredNot;
 480     let Inst{13} = isPredNew;
 481     let Inst{12-5} = 0;
 482     let Inst{4-0} = dst;
 483     let Inst{22-21} = src1;
 484     let Inst{20-16} = src2;
 485   }
 486
 487 let isPredicable = 1 in
 488 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 489               "$dst = $src"> {
 490     bits<5> dst;
 491     bits<5> src;
 492
 493     let IClass = 0b0111;
 494
 495     let Inst{27-21} = 0b0000011;
 496     let Inst{20-16} = src;
 497     let Inst{13}    = 0b0;
 498     let Inst{4-0}   = dst;
 499   }
 500
 501 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 502 multiclass tfr_base<string CextOp> {
 503   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 504     def NAME : T_tfr;
 505
 506     // Predicate
 507     def t : T_tfr_pred<0, 0>;
 508     def f : T_tfr_pred<1, 0>;
 509     // Predicate new
 510     def tnew : T_tfr_pred<0, 1>;
 511     def fnew : T_tfr_pred<1, 1>;
 512   }
 513 }
 514
 515 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 516 // Please don't add bits to this instruction as it'll be converted into
 517 // 'combine' before object code emission.
 518 let isPredicated = 1 in
 519 class T_tfrp_pred<bit PredNot, bit PredNew>
 520   : ALU32_rr <(outs DoubleRegs:$dst),
 521               (ins PredRegs:$src1, DoubleRegs:$src2),
 522   "if ("#!if(PredNot, "!", "")#"$src1"
 523         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 524     let isPredicatedFalse = PredNot;
 525     let isPredicatedNew = PredNew;
 526   }
 527
 528 // Assembler mapped to A2_combinew.
 529 // Please don't add bits to this instruction as it'll be converted into
 530 // 'combine' before object code emission.
 531 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 532                (ins DoubleRegs:$src),
 533     "$dst = $src">;
 534
 535 let hasSideEffects = 0 in
 536 multiclass TFR64_base<string BaseName> {
 537   let BaseOpcode = BaseName in {
 538     let isPredicable = 1 in
 539     def NAME : T_tfrp;
 540     // Predicate
 541     def t : T_tfrp_pred <0, 0>;
 542     def f : T_tfrp_pred <1, 0>;
 543     // Predicate new
 544     def tnew : T_tfrp_pred <0, 1>;
 545     def fnew : T_tfrp_pred <1, 1>;
 546   }
 547 }
 548
 549 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 550     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 551     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 552 class T_TFRI_Pred<bit PredNot, bit PredNew>
 553   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 554     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 555     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 556   let isPredicatedFalse = PredNot;
 557   let isPredicatedNew = PredNew;
 558
 559   bits<5> Rd;
 560   bits<2> Pu;
 561   bits<12> s12;
 562
 563   let IClass = 0b0111;
 564   let Inst{27-24} = 0b1110;
 565   let Inst{23} = PredNot;
 566   let Inst{22-21} = Pu;
 567   let Inst{20} = 0b0;
 568   let Inst{19-16,12-5} = s12;
 569   let Inst{13} = PredNew;
 570   let Inst{4-0} = Rd;
 571 }
 572
 573 let isCodeGenOnly = 0 in {
 574 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 575 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 576 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 577 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 578 }
 579
 580 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 581     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 582     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 583     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 584     isCodeGenOnly = 0 in
 585 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 586     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 587     ImmRegRel, PredRel {
 588   bits<5> Rd;
 589   bits<16> s16;
 590
 591   let IClass = 0b0111;
 592   let Inst{27-24} = 0b1000;
 593   let Inst{23-22,20-16,13-5} = s16;
 594   let Inst{4-0} = Rd;
 595 }
 596
 597 let isCodeGenOnly = 0 in
 598 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 599 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 600
 601 // Assembler mapped
 602 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 603 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 604                       "$dst = #$src1",
 605                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 606
 607 // TODO: see if this instruction can be deleted..
 608 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 609 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 610                          "$dst = #$src1">;
 611
 612 // Transfer control register.
 613 let hasSideEffects = 0 in
 614 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 615            "$dst = $src1",
 616            []>;
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 836
 837 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 840
 841 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 842     "$dst = cl0($src1)",
 843     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 844
 845 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 846     "$dst = ct0($src1)",
 847     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 848
 849 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 850     "$dst = tstbit($src1, $src2)",
 851     [(set (i1 PredRegs:$dst),
 852           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 853
 854 //===----------------------------------------------------------------------===//
 855 // ALU32/PRED -
 856 //===----------------------------------------------------------------------===//
 857
 858
 859 //===----------------------------------------------------------------------===//
 860 // ALU64/ALU +
 861 //===----------------------------------------------------------------------===//// Add.
 862 //===----------------------------------------------------------------------===//
 863 // Template Class
 864 // Add/Subtract halfword
 865 // Rd=add(Rt.L,Rs.[HL])[:sat]
 866 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 867 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 868 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 869 //===----------------------------------------------------------------------===//
 870
 871 let  hasNewValue = 1, opNewValue = 0 in
 872 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 873   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 874   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 875           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 876           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 877           #!if(isSat,":sat","")
 878           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 879     bits<5> Rd;
 880     bits<5> Rt;
 881     bits<5> Rs;
 882     let IClass = 0b1101;
 883
 884     let Inst{27-23} = 0b01010;
 885     let Inst{22} = hasShift;
 886     let Inst{21} = isSub;
 887     let Inst{7} = isSat;
 888     let Inst{6-5} = LHbits;
 889     let Inst{4-0} = Rd;
 890     let Inst{12-8} = Rt;
 891     let Inst{20-16} = Rs;
 892   }
 893
 894 //Rd=sub(Rt.L,Rs.[LH])
 895 let isCodeGenOnly = 0 in {
 896 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 897 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 898 }
 899
 900 let isCodeGenOnly = 0 in {
 901 //Rd=add(Rt.L,Rs.[LH])
 902 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 903 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 904 }
 905
 906 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 907   //Rd=sub(Rt.L,Rs.[LH]):sat
 908   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 909   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 910
 911   //Rd=add(Rt.L,Rs.[LH]):sat
 912   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 913   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 914 }
 915
 916 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 917 let isCodeGenOnly = 0 in {
 918 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 919 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 920 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 921 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 922 }
 923
 924 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 925 let isCodeGenOnly = 0 in {
 926 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 927 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 928 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 929 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 930 }
 931
 932 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 933   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 934   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 935   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 936   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 937   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 938
 939   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 940   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 941   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 942   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 943   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 944 }
 945
 946 // Add halfword.
 947 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 948          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 949
 950 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 951          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 952
 953 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 954          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 955
 956 // Subtract halfword.
 957 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 958          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 959
 960 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 961          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 962
 963 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 964 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 965       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 966       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 967   bits<5> Rd;
 968   bits<5> Rs;
 969   bits<5> Rt;
 970
 971   let IClass = 0b1101;
 972   let Inst{27-24} = 0b0000;
 973   let Inst{20-16} = Rs;
 974   let Inst{12-8} = Rt;
 975   let Inst{4-0} = Rd;
 976 }
 977
 978 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 979 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 980   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 981   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 982           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 983     bits<5> Rd;
 984     bits<5> Rt;
 985     bits<5> Rs;
 986
 987     let IClass = 0b1101;
 988
 989     let Inst{27-23} = 0b01011;
 990     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 991     let Inst{7} = isUnsigned;
 992     let Inst{4-0} = Rd;
 993     let Inst{12-8} = !if(isMax, Rs, Rt);
 994     let Inst{20-16} = !if(isMax, Rt, Rs);
 995   }
 996
 997 let isCodeGenOnly = 0 in {
 998 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 999 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1000 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1001 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1002 }
1003
1004 // Here, depending on  the operand being selected, we'll either generate a
1005 // min or max instruction.
1006 // Ex:
1007 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1008 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1009 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1010 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1011
1012 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1013                           InstHexagon Inst, InstHexagon SwapInst> {
1014   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1015                    (VT RC:$src1), (VT RC:$src2)),
1016            (Inst RC:$src1, RC:$src2)>;
1017   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1018                    (VT RC:$src2), (VT RC:$src1)),
1019            (SwapInst RC:$src1, RC:$src2)>;
1020 }
1021
1022
1023 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1024   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1025
1026   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1027                                             (i32 PositiveHalfWord:$src2))),
1028                                     (i32 PositiveHalfWord:$src1),
1029                                     (i32 PositiveHalfWord:$src2))), i16),
1030            (Inst IntRegs:$src1, IntRegs:$src2)>;
1031
1032   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1033                                             (i32 PositiveHalfWord:$src2))),
1034                                     (i32 PositiveHalfWord:$src2),
1035                                     (i32 PositiveHalfWord:$src1))), i16),
1036            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1037 }
1038
1039 let AddedComplexity = 200 in {
1040   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1041   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1042   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1043   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1044   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1045   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1046   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1047   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1048 }
1049
1050 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1051   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1052              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1053   let isCompare = 1;
1054   let isCommutable = IsComm;
1055   let hasSideEffects = 0;
1056
1057   bits<2> Pd;
1058   bits<5> Rs;
1059   bits<5> Rt;
1060
1061   let IClass = 0b1101;
1062   let Inst{27-21} = 0b0010100;
1063   let Inst{20-16} = Rs;
1064   let Inst{12-8} = Rt;
1065   let Inst{7-5} = MinOp;
1066   let Inst{1-0} = Pd;
1067 }
1068
1069 let isCodeGenOnly = 0 in {
1070 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1071 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1072 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1073 }
1074
1075 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1076   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1077         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1078
1079 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1080 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1081 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1082 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1083 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1084
1085 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1086                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1087                  string Op2Pfx>
1088   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1089              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1090              "", ALU64_tc_1_SLOT23> {
1091   let hasSideEffects = 0;
1092   let isCommutable = IsComm;
1093
1094   bits<5> Rs;
1095   bits<5> Rt;
1096   bits<5> Rd;
1097
1098   let IClass = 0b1101;
1099   let Inst{27-24} = RegType;
1100   let Inst{23-21} = MajOp;
1101   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1102   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1103   let Inst{7-5} = MinOp;
1104   let Inst{4-0} = Rd;
1105 }
1106
1107 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1108                     bit OpsRev, bit IsComm>
1109   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1110                IsComm, "">;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1114 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1115 }
1116
1117 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1118 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1119
1120 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1121                       bit IsNeg>
1122   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1123                !if(IsNeg,"~","")>;
1124
1125 let isCodeGenOnly = 0 in {
1126 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1127 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1128 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1129 }
1130
1131 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1132 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1133 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1134
1135 //===----------------------------------------------------------------------===//
1136 // ALU64/ALU -
1137 //===----------------------------------------------------------------------===//
1138
1139 //===----------------------------------------------------------------------===//
1140 // ALU64/BIT +
1141 //===----------------------------------------------------------------------===//
1142 //
1143 //===----------------------------------------------------------------------===//
1144 // ALU64/BIT -
1145 //===----------------------------------------------------------------------===//
1146
1147 //===----------------------------------------------------------------------===//
1148 // ALU64/PERM +
1149 //===----------------------------------------------------------------------===//
1150 //
1151 //===----------------------------------------------------------------------===//
1152 // ALU64/PERM -
1153 //===----------------------------------------------------------------------===//
1154
1155 //===----------------------------------------------------------------------===//
1156 // CR +
1157 //===----------------------------------------------------------------------===//
1158 // Logical reductions on predicates.
1159
1160 // Looping instructions.
1161
1162 // Pipelined looping instructions.
1163
1164 // Logical operations on predicates.
1165 let hasSideEffects = 0 in
1166 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1167     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1168              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1169   bits<2> Pd;
1170   bits<2> Ps;
1171
1172   let IClass = 0b0110;
1173   let Inst{27-23} = 0b10111;
1174   let Inst{22-21} = OpBits;
1175   let Inst{20} = 0b0;
1176   let Inst{17-16} = Ps;
1177   let Inst{13} = 0b0;
1178   let Inst{1-0} = Pd;
1179 }
1180
1181 let isCodeGenOnly = 0 in {
1182 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1183 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1184 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1185 }
1186
1187 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1188          (C2_not PredRegs:$Ps)>;
1189
1190 let hasSideEffects = 0 in
1191 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1192     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1193              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1194              [], "", CR_tc_2early_SLOT23> {
1195   bits<2> Pd;
1196   bits<2> Ps;
1197   bits<2> Pt;
1198
1199   let IClass = 0b0110;
1200   let Inst{27-24} = 0b1011;
1201   let Inst{23-21} = OpBits;
1202   let Inst{20} = 0b0;
1203   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1204   let Inst{13} = 0b0;                // instructions.
1205   let Inst{9-8} = !if(Rev,Ps,Pt);
1206   let Inst{1-0} = Pd;
1207 }
1208
1209 let isCodeGenOnly = 0 in {
1210 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1211 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1212 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1213 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1214 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1215 }
1216
1217 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1218 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1219 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1220 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1221 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1222
1223 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1224 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1225       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1226   bits<5> Rd;
1227   bits<2> Ps;
1228   bits<2> Pt;
1229
1230   let IClass = 0b1000;
1231   let Inst{27-24} = 0b1001;
1232   let Inst{22-21} = 0b00;
1233   let Inst{17-16} = Ps;
1234   let Inst{9-8} = Pt;
1235   let Inst{4-0} = Rd;
1236 }
1237
1238 let hasSideEffects = 0, isCodeGenOnly = 0 in
1239 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1240       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1241   bits<5> Rd;
1242   bits<2> Pt;
1243
1244   let IClass = 0b1000;
1245   let Inst{27-24} = 0b0110;
1246   let Inst{9-8} = Pt;
1247   let Inst{4-0} = Rd;
1248 }
1249
1250 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1251                                                     DoubleRegs:$src2,
1252                                                     PredRegs:$src3),
1253              "$dst = valignb($src1, $src2, $src3)",
1254              []>;
1255
1256 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1257                                                      DoubleRegs:$src2,
1258                                                      PredRegs:$src3),
1259              "$dst = vspliceb($src1, $src2, $src3)",
1260              []>;
1261
1262 // User control register transfer.
1263 //===----------------------------------------------------------------------===//
1264 // CR -
1265 //===----------------------------------------------------------------------===//
1266
1267 //===----------------------------------------------------------------------===//
1268 // JR +
1269 //===----------------------------------------------------------------------===//
1270
1271 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1272                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1273 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1274
1275 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1276 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1277
1278 class CondStr<string CReg, bit True, bit New> {
1279   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1280 }
1281 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1282   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1283 }
1284
1285 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1286     isPredicable = 1,
1287     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1288     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1289 class T_JMP<string ExtStr>
1290   : JInst<(outs), (ins brtarget:$dst),
1291       "jump " # ExtStr # "$dst",
1292       [], "", J_tc_2early_SLOT23> {
1293     bits<24> dst;
1294     let IClass = 0b0101;
1295
1296     let Inst{27-25} = 0b100;
1297     let Inst{24-16} = dst{23-15};
1298     let Inst{13-1} = dst{14-2};
1299 }
1300
1301 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1302     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1303     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1304 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1305   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1306       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1307         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1308         ExtStr # "$dst",
1309       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1310     let isTaken = isTak;
1311     let isPredicatedFalse = PredNot;
1312     let isPredicatedNew = isPredNew;
1313     bits<2> src;
1314     bits<17> dst;
1315
1316     let IClass = 0b0101;
1317
1318     let Inst{27-24} = 0b1100;
1319     let Inst{21} = PredNot;
1320     let Inst{12} = !if(isPredNew, isTak, zero);
1321     let Inst{11} = isPredNew;
1322     let Inst{9-8} = src;
1323     let Inst{23-22} = dst{16-15};
1324     let Inst{20-16} = dst{14-10};
1325     let Inst{13} = dst{9};
1326     let Inst{7-1} = dst{8-2};
1327   }
1328
1329 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1330   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1331   // Predicate new
1332   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1333   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1334 }
1335
1336 multiclass JMP_base<string BaseOp, string ExtStr> {
1337   let BaseOpcode = BaseOp in {
1338     def NAME : T_JMP<ExtStr>;
1339     defm t : JMP_Pred<0, ExtStr>;
1340     defm f : JMP_Pred<1, ExtStr>;
1341   }
1342 }
1343
1344 // Jumps to address stored in a register, JUMPR_MISC
1345 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1346 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1347     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1348 class T_JMPr
1349   : JRInst<(outs), (ins IntRegs:$dst),
1350       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1351     bits<5> dst;
1352
1353     let IClass = 0b0101;
1354     let Inst{27-21} = 0b0010100;
1355     let Inst{20-16} = dst;
1356 }
1357
1358 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1359     hasSideEffects = 0, InputType = "reg" in
1360 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1361   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1362       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1363         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1364       "", J_tc_2early_SLOT2> {
1365
1366     let isTaken = isTak;
1367     let isPredicatedFalse = PredNot;
1368     let isPredicatedNew = isPredNew;
1369     bits<2> src;
1370     bits<5> dst;
1371
1372     let IClass = 0b0101;
1373
1374     let Inst{27-22} = 0b001101;
1375     let Inst{21} = PredNot;
1376     let Inst{20-16} = dst;
1377     let Inst{12} = !if(isPredNew, isTak, zero);
1378     let Inst{11} = isPredNew;
1379     let Inst{9-8} = src;
1380 }
1381
1382 multiclass JMPR_Pred<bit PredNot> {
1383   def NAME: T_JMPr_c<PredNot, 0, 0>;
1384   // Predicate new
1385   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1386   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1387 }
1388
1389 multiclass JMPR_base<string BaseOp> {
1390   let BaseOpcode = BaseOp in {
1391     def NAME : T_JMPr;
1392     defm t : JMPR_Pred<0>;
1393     defm f : JMPR_Pred<1>;
1394   }
1395 }
1396
1397 let isCall = 1, hasSideEffects = 1 in
1398 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1399                dag InputDag = (ins IntRegs:$Rs)>
1400   : JRInst<(outs), InputDag,
1401       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1402                                  "if ($Pu) callr $Rs"),
1403                                  "callr $Rs"),
1404       [], "", J_tc_2early_SLOT2> {
1405     bits<5> Rs;
1406     bits<2> Pu;
1407     let isPredicated = isPred;
1408     let isPredicatedFalse = isPredNot;
1409
1410     let IClass = 0b0101;
1411     let Inst{27-25} = 0b000;
1412     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1413     let Inst{22} = 0;
1414     let Inst{21} = isPredNot;
1415     let Inst{9-8} = !if (isPred, Pu, 0b00);
1416     let Inst{20-16} = Rs;
1417
1418   }
1419
1420 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1421   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1422   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1423 }
1424
1425 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1426   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1427
1428   // Deal with explicit assembly
1429   //  - never extened a jump #,  always extend a jump ##
1430   let isAsmParserOnly = 1 in {
1431     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1432     defm J2_jump_noext : JMP_base<"JMP", "#">;
1433   }
1434
1435   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1436
1437   let isReturn = 1, isCodeGenOnly = 1 in
1438   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1439 }
1440
1441 def: Pat<(br bb:$dst),
1442          (J2_jump brtarget:$dst)>;
1443 def: Pat<(retflag),
1444          (JMPret (i32 R31))>;
1445 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1446          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1447
1448 // A return through builtin_eh_return.
1449 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1450     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1451 def EH_RETURN_JMPR : T_JMPr;
1452
1453 def: Pat<(eh_return),
1454          (EH_RETURN_JMPR (i32 R31))>;
1455 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1456          (J2_jumpr IntRegs:$dst)>;
1457 def: Pat<(brind (i32 IntRegs:$dst)),
1458          (J2_jumpr IntRegs:$dst)>;
1459
1460 //===----------------------------------------------------------------------===//
1461 // JR -
1462 //===----------------------------------------------------------------------===//
1463
1464 //===----------------------------------------------------------------------===//
1465 // LD +
1466 //===----------------------------------------------------------------------===//
1467 ///
1468 // Load -- MEMri operand
1469 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1470                           bit isNot, bit isPredNew> {
1471   let isPredicatedNew = isPredNew in
1472   def NAME : LDInst2<(outs RC:$dst),
1473                        (ins PredRegs:$src1, MEMri:$addr),
1474             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1475             ") ")#"$dst = "#mnemonic#"($addr)",
1476             []>;
1477 }
1478
1479 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1480   let isPredicatedFalse = PredNot in {
1481     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1482     // Predicate new
1483     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1484   }
1485 }
1486
1487 let isExtendable = 1, hasSideEffects = 0 in
1488 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1489                     bits<5> ImmBits, bits<5> PredImmBits> {
1490
1491   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1492     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1493         isPredicable = 1 in
1494       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1495                    "$dst = "#mnemonic#"($addr)",
1496                    []>;
1497
1498     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1499         isPredicated = 1 in {
1500       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1501       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1502     }
1503   }
1504 }
1505
1506 let addrMode = BaseImmOffset, isMEMri = "true" in {
1507   let accessSize = ByteAccess in {
1508     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1509     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1510  }
1511
1512   let accessSize = HalfWordAccess in {
1513     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1514     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1515  }
1516
1517   let accessSize = WordAccess in
1518     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1519
1520   let accessSize = DoubleWordAccess in
1521     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1522 }
1523
1524 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1525             (LDrib ADDRriS11_0:$addr) >;
1526
1527 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1528             (LDriub ADDRriS11_0:$addr) >;
1529
1530 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1531             (LDrih ADDRriS11_1:$addr) >;
1532
1533 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1534             (LDriuh ADDRriS11_1:$addr) >;
1535
1536 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1537             (LDriw ADDRriS11_2:$addr) >;
1538
1539 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1540             (LDrid ADDRriS11_3:$addr) >;
1541
1542
1543 // Load - Base with Immediate offset addressing mode
1544 multiclass LD_Idxd_Pbase2<string mnemonic, RegisterClass RC, Operand predImmOp,
1545                         bit isNot, bit isPredNew> {
1546   let isPredicatedNew = isPredNew in
1547   def NAME : LDInst2<(outs RC:$dst),
1548                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1549             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1550             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1551             []>;
1552 }
1553
1554 multiclass LD_Idxd_Pred2<string mnemonic, RegisterClass RC, Operand predImmOp,
1555                         bit PredNot> {
1556   let isPredicatedFalse = PredNot in {
1557     defm _c#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 0>;
1558     // Predicate new
1559     defm _cdn#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 1>;
1560   }
1561 }
1562
1563 let isExtendable = 1, hasSideEffects = 0 in
1564 multiclass LD_Idxd2<string mnemonic, string CextOp, RegisterClass RC,
1565                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1566                    bits<5> PredImmBits> {
1567
1568   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1569     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1570         isPredicable = 1, AddedComplexity = 20 in
1571       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1572                    "$dst = "#mnemonic#"($src1+#$offset)",
1573                    []>;
1574
1575     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1576         isPredicated = 1 in {
1577       defm Pt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 0 >;
1578       defm NotPt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 1 >;
1579     }
1580   }
1581 }
1582
1583 let addrMode = BaseImmOffset in {
1584   let accessSize = ByteAccess in {
1585     defm LDrib_indexed: LD_Idxd2 <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1586                                   11, 6>, AddrModeRel;
1587     defm LDriub_indexed: LD_Idxd2 <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1588                                    11, 6>, AddrModeRel;
1589   }
1590   let accessSize = HalfWordAccess in {
1591     defm LDrih_indexed: LD_Idxd2 <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1592                                  12, 7>, AddrModeRel;
1593     defm LDriuh_indexed: LD_Idxd2 <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1594                                   12, 7>, AddrModeRel;
1595   }
1596   let accessSize = WordAccess in
1597     defm LDriw_indexed: LD_Idxd2 <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1598                                  13, 8>, AddrModeRel;
1599
1600   let accessSize = DoubleWordAccess in
1601     defm LDrid_indexed: LD_Idxd2 <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1602                                  14, 9>, AddrModeRel;
1603 }
1604
1605 let AddedComplexity = 20 in {
1606 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1607             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1608
1609 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1610             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1611
1612 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1613             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1614
1615 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1616             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1617
1618 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1619             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1620
1621 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1622             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1623 }
1624
1625 //===----------------------------------------------------------------------===//
1626 // Post increment load
1627 //===----------------------------------------------------------------------===//
1628
1629 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1630                             bit isNot, bit isPredNew> {
1631   let isPredicatedNew = isPredNew in
1632   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1633                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1634             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1635             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1636             [],
1637             "$src2 = $dst2">;
1638 }
1639
1640 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1641                            Operand ImmOp, bit PredNot> {
1642   let isPredicatedFalse = PredNot in {
1643     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1644     // Predicate new
1645     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1646     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1647   }
1648 }
1649
1650 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1651                       Operand ImmOp> {
1652
1653   let BaseOpcode = "POST_"#BaseOp in {
1654     let isPredicable = 1 in
1655     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1656                          (ins IntRegs:$src1, ImmOp:$offset),
1657                  "$dst = "#mnemonic#"($src1++#$offset)",
1658                  [],
1659                  "$src1 = $dst2">;
1660
1661     let isPredicated = 1 in {
1662       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1663       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1664     }
1665   }
1666 }
1667
1668 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1669   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1670                     PredNewRel;
1671   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1672                     PredNewRel;
1673   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1674                     PredNewRel;
1675   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1676                     PredNewRel;
1677   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1678                     PredNewRel;
1679   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1680                     PredNewRel;
1681 }
1682
1683 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1684            (i32 (LDrib ADDRriS11_0:$addr)) >;
1685
1686 // Load byte any-extend.
1687 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1688             (i32 (LDrib ADDRriS11_0:$addr)) >;
1689
1690 // Indexed load byte any-extend.
1691 let AddedComplexity = 20 in
1692 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1693             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1694
1695 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1696             (i32 (LDrih ADDRriS11_1:$addr))>;
1697
1698 let AddedComplexity = 20 in
1699 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1700             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1701
1702 let AddedComplexity = 10 in
1703 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1704             (i32 (LDriub ADDRriS11_0:$addr))>;
1705
1706 let AddedComplexity = 20 in
1707 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1708             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1709
1710 // Load predicate.
1711 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1712 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1713 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1714             (ins MEMri:$addr),
1715             "Error; should not emit",
1716             []>;
1717
1718 // Deallocate stack frame.
1719 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1720   def DEALLOCFRAME : LDInst2<(outs), (ins),
1721                      "deallocframe",
1722                      []>;
1723 }
1724
1725 // Load and unpack bytes to halfwords.
1726 //===----------------------------------------------------------------------===//
1727 // LD -
1728 //===----------------------------------------------------------------------===//
1729
1730 //===----------------------------------------------------------------------===//
1731 // MTYPE/ALU +
1732 //===----------------------------------------------------------------------===//
1733 //===----------------------------------------------------------------------===//
1734 // MTYPE/ALU -
1735 //===----------------------------------------------------------------------===//
1736
1737 //===----------------------------------------------------------------------===//
1738 // MTYPE/COMPLEX +
1739 //===----------------------------------------------------------------------===//
1740 //===----------------------------------------------------------------------===//
1741 // MTYPE/COMPLEX -
1742 //===----------------------------------------------------------------------===//
1743
1744 //===----------------------------------------------------------------------===//
1745 // MTYPE/MPYH +
1746 //===----------------------------------------------------------------------===//
1747 let hasNewValue = 1, opNewValue = 0 in
1748 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1749                  bit hasShift, bit isUnsigned>
1750   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1751   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1752                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1753                                        #!if(hasShift,":<<1","")
1754                                        #!if(isRnd,":rnd","")
1755                                        #!if(isSat,":sat",""),
1756   [], "", M_tc_3x_SLOT23 > {
1757     bits<5> Rd;
1758     bits<5> Rs;
1759     bits<5> Rt;
1760
1761     let IClass = 0b1110;
1762
1763     let Inst{27-24} = 0b1100;
1764     let Inst{23} = hasShift;
1765     let Inst{22} = isUnsigned;
1766     let Inst{21} = isRnd;
1767     let Inst{7} = isSat;
1768     let Inst{6-5} = LHbits;
1769     let Inst{4-0} = Rd;
1770     let Inst{20-16} = Rs;
1771     let Inst{12-8} = Rt;
1772   }
1773
1774 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1775 let isCodeGenOnly = 0 in {
1776 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1777 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1778 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1779 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1780 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1781 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1782 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1783 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1784 }
1785
1786 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1787 let isCodeGenOnly = 0 in {
1788 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1789 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1790 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1791 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1792 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1793 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1794 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1795 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1796 }
1797
1798 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1799 let isCodeGenOnly = 0 in {
1800 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1801 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1802 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1803 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1804 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1805 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1806 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1807 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1808 }
1809
1810 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1811 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1812 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1813   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1814   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1815   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1816   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1817   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1818   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1819   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1820   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1821
1822   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1823   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1824   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1825   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1826   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1827   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1828   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1829   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1830 }
1831
1832 //===----------------------------------------------------------------------===//
1833 // Template Class
1834 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1835 // result from the accumulator.
1836 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1837 //===----------------------------------------------------------------------===//
1838
1839 let hasNewValue = 1, opNewValue = 0 in
1840 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1841                  bit hasShift, bit isUnsigned >
1842   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1843   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1844                               #"($Rs."#!if(LHbits{1},"h","l")
1845                               #", $Rt."#!if(LHbits{0},"h)","l)")
1846                               #!if(hasShift,":<<1","")
1847                               #!if(isSat,":sat",""),
1848   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1849     bits<5> Rx;
1850     bits<5> Rs;
1851     bits<5> Rt;
1852
1853     let IClass = 0b1110;
1854     let Inst{27-24} = 0b1110;
1855     let Inst{23} = hasShift;
1856     let Inst{22} = isUnsigned;
1857     let Inst{21} = isNac;
1858     let Inst{7} = isSat;
1859     let Inst{6-5} = LHbits;
1860     let Inst{4-0} = Rx;
1861     let Inst{20-16} = Rs;
1862     let Inst{12-8} = Rt;
1863   }
1864
1865 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1866 let isCodeGenOnly = 0 in {
1867 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1868 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1869 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1870 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1871 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1872 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1873 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1874 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1875 }
1876
1877 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1878 let isCodeGenOnly = 0 in {
1879 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1880 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1881 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1882 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1883 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1884 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1885 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1886 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1887 }
1888
1889 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1890 let isCodeGenOnly = 0 in {
1891 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1892 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1893 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1894 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1895 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1896 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1897 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1898 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1899 }
1900
1901 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1902 let isCodeGenOnly = 0 in {
1903 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1904 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1905 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1906 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1907 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1908 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1909 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1910 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1911 }
1912
1913 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1914 let isCodeGenOnly = 0 in {
1915 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
1916 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
1917 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
1918 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
1919 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
1920 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
1921 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
1922 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
1923 }
1924
1925 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1926 let isCodeGenOnly = 0 in {
1927 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
1928 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
1929 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
1930 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
1931 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
1932 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
1933 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
1934 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
1935 }
1936
1937 //===----------------------------------------------------------------------===//
1938 // Template Class
1939 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1940 // result from the 64-bit destination register.
1941 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1942 //===----------------------------------------------------------------------===//
1943
1944 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
1945   : MInst_acc<(outs DoubleRegs:$Rxx),
1946               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1947   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1948                                 #"($Rs."#!if(LHbits{1},"h","l")
1949                                 #", $Rt."#!if(LHbits{0},"h)","l)")
1950                                 #!if(hasShift,":<<1",""),
1951   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
1952     bits<5> Rxx;
1953     bits<5> Rs;
1954     bits<5> Rt;
1955
1956     let IClass = 0b1110;
1957
1958     let Inst{27-24} = 0b0110;
1959     let Inst{23} = hasShift;
1960     let Inst{22} = isUnsigned;
1961     let Inst{21} = isNac;
1962     let Inst{7} = 0;
1963     let Inst{6-5} = LHbits;
1964     let Inst{4-0} = Rxx;
1965     let Inst{20-16} = Rs;
1966     let Inst{12-8} = Rt;
1967   }
1968
1969 let isCodeGenOnly = 0 in {
1970 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
1971 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
1972 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
1973 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
1974
1975 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
1976 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
1977 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
1978 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
1979
1980 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
1981 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
1982 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
1983 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
1984
1985 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
1986 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
1987 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
1988 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
1989
1990 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
1991 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
1992 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
1993 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
1994
1995 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
1996 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
1997 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
1998 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
1999
2000 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2001 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2002 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2003 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2004
2005 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2006 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2007 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2008 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2009 }
2010
2011 let hasNewValue = 1, opNewValue = 0 in
2012 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2013                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2014                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2015   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2016   "$dst = "#mnemonic
2017            #"($src1, $src2"#op2Suffix#")"
2018            #!if(MajOp{2}, ":<<1", "")
2019            #!if(isRnd, ":rnd", "")
2020            #!if(isSat, ":sat", "")
2021            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2022     bits<5> dst;
2023     bits<5> src1;
2024     bits<5> src2;
2025
2026     let IClass = 0b1110;
2027
2028     let Inst{27-24} = RegTyBits;
2029     let Inst{23-21} = MajOp;
2030     let Inst{20-16} = src1;
2031     let Inst{13}    = 0b0;
2032     let Inst{12-8}  = src2;
2033     let Inst{7-5}   = MinOp;
2034     let Inst{4-0}   = dst;
2035   }
2036
2037 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2038                    bit isSat = 0, bit isRnd = 0 >
2039   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2040
2041 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2042                     bit isSat = 0, bit isRnd = 0 >
2043   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2044
2045 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2046                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2047   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2048
2049 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2050 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2051
2052 let isCodeGenOnly = 0 in {
2053 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2054 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2055 }
2056
2057 let isCodeGenOnly = 0 in
2058 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2059
2060 let isCodeGenOnly = 0 in {
2061 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2062 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2063 }
2064
2065 // V4 Instructions
2066 let isCodeGenOnly = 0 in {
2067 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2068 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2069
2070 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2071 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2072 }
2073
2074 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2075 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2076 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2077
2078 let hasNewValue = 1, opNewValue = 0 in
2079 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2080   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2081   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2082    pattern, "", M_tc_3x_SLOT23> {
2083     bits<5> Rd;
2084     bits<5> Rs;
2085     bits<8> u8;
2086
2087     let IClass = 0b1110;
2088
2089     let Inst{27-24} = 0b0000;
2090     let Inst{23} = isNeg;
2091     let Inst{13} = 0b0;
2092     let Inst{4-0} = Rd;
2093     let Inst{20-16} = Rs;
2094     let Inst{12-5} = u8;
2095   }
2096
2097 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2098 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2099                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2100
2101 let isCodeGenOnly = 0 in
2102 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2103                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2104                                                     u8ImmPred:$u8)))]>;
2105
2106 // Assember mapped to M2_mpyi
2107 let isAsmParserOnly = 1 in
2108 def M2_mpyui : MInst<(outs IntRegs:$dst),
2109                      (ins IntRegs:$src1, IntRegs:$src2),
2110   "$dst = mpyui($src1, $src2)">;
2111
2112 // Rd=mpyi(Rs,#m9)
2113 // s9 is NOT the same as m9 - but it works.. so far.
2114 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2115 // depending on the value of m9. See Arch Spec.
2116 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2117     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2118 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2119     "$dst = mpyi($src1, #$src2)",
2120     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2121                                    s9ExtPred:$src2))]>, ImmRegRel;
2122
2123 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2124     InputType = "imm" in
2125 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2126                       list<dag> pattern = []>
2127  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2128   "$dst "#mnemonic#"($src2, #$src3)",
2129   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2130     bits<5> dst;
2131     bits<5> src2;
2132     bits<8> src3;
2133
2134     let IClass = 0b1110;
2135
2136     let Inst{27-26} = 0b00;
2137     let Inst{25-23} = MajOp;
2138     let Inst{20-16} = src2;
2139     let Inst{13} = 0b0;
2140     let Inst{12-5} = src3;
2141     let Inst{4-0} = dst;
2142   }
2143
2144 let InputType = "reg", hasNewValue = 1 in
2145 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2146                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2147                       bit isSat = 0, bit isShift = 0>
2148   : MInst < (outs IntRegs:$dst),
2149             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2150   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2151                           #!if(isShift, ":<<1", "")
2152                           #!if(isSat, ":sat", ""),
2153   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2154     bits<5> dst;
2155     bits<5> src2;
2156     bits<5> src3;
2157
2158     let IClass = 0b1110;
2159
2160     let Inst{27-24} = 0b1111;
2161     let Inst{23-21} = MajOp;
2162     let Inst{20-16} = !if(isSwap, src3, src2);
2163     let Inst{13} = 0b0;
2164     let Inst{12-8} = !if(isSwap, src2, src3);
2165     let Inst{7-5} = MinOp;
2166     let Inst{4-0} = dst;
2167   }
2168
2169 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2170   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2171                   [(set (i32 IntRegs:$dst),
2172                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2173                              IntRegs:$src1))]>, ImmRegRel;
2174
2175   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2176                  [(set (i32 IntRegs:$dst),
2177                        (add (mul IntRegs:$src2, IntRegs:$src3),
2178                             IntRegs:$src1))]>, ImmRegRel;
2179 }
2180
2181 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2182   let isExtentSigned = 1 in
2183   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2184                  [(set (i32 IntRegs:$dst),
2185                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2186                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2187
2188   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2189                  [(set (i32 IntRegs:$dst),
2190                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2191                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2192 }
2193
2194 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2195   let isExtentSigned = 1 in
2196   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2197
2198   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2199 }
2200
2201 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2202 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2203
2204 let isCodeGenOnly = 0 in {
2205 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2206 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2207 }
2208
2209 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2210                         PatLeaf ImmPred>
2211   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2212          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2213
2214 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2215   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2216          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2217
2218 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2219 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2220
2221 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2222 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2223 //===----------------------------------------------------------------------===//
2224 // Template Class -- Multiply signed/unsigned halfwords with and without
2225 // saturation and rounding
2226 //===----------------------------------------------------------------------===//
2227 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2228   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2229   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2230                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2231                                        #!if(hasShift,":<<1","")
2232                                        #!if(isRnd,":rnd",""),
2233   [] > {
2234     bits<5> Rdd;
2235     bits<5> Rs;
2236     bits<5> Rt;
2237
2238     let IClass = 0b1110;
2239
2240     let Inst{27-24} = 0b0100;
2241     let Inst{23} = hasShift;
2242     let Inst{22} = isUnsigned;
2243     let Inst{21} = isRnd;
2244     let Inst{6-5} = LHbits;
2245     let Inst{4-0} = Rdd;
2246     let Inst{20-16} = Rs;
2247     let Inst{12-8} = Rt;
2248 }
2249
2250 let isCodeGenOnly = 0 in {
2251 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2252 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2253 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2254 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2255
2256 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2257 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2258 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2259 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2260
2261 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2262 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2263 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2264 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2265
2266 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2267 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2268 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2269 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2270
2271 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2272 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2273 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2274 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2275 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2276
2277 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2278 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2279 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2280 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2281 }
2282
2283 // Multiply and use lower result.
2284 // Rd=+mpyi(Rs,#u8)
2285 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
2286 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
2287               "$dst =+ mpyi($src1, #$src2)",
2288               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2289                                              u8ExtPred:$src2))]>;
2290
2291 // Rd=-mpyi(Rs,#u8)
2292 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
2293               "$dst =- mpyi($src1, #$src2)",
2294               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
2295                                                    u8ImmPred:$src2)))]>;
2296
2297 // Rd=mpyi(Rs,#m9)
2298 // s9 is NOT the same as m9 - but it works.. so far.
2299 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
2300 // depending on the value of m9. See Arch Spec.
2301 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2302 CextOpcode = "MPYI", InputType = "imm" in
2303 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2304               "$dst = mpyi($src1, #$src2)",
2305               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2306                                              s9ExtPred:$src2))]>, ImmRegRel;
2307
2308 // Rd=mpyi(Rs,Rt)
2309 let CextOpcode = "MPYI", InputType = "reg" in
2310 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2311            "$dst = mpyi($src1, $src2)",
2312            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2313                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
2314
2315 // Rx+=mpyi(Rs,#u8)
2316 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
2317 CextOpcode = "MPYI_acc", InputType = "imm" in
2318 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
2319             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
2320             "$dst += mpyi($src2, #$src3)",
2321             [(set (i32 IntRegs:$dst),
2322                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
2323                        (i32 IntRegs:$src1)))],
2324             "$src1 = $dst">, ImmRegRel;
2325
2326 // Rx-=mpyi(Rs,#u8)
2327 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
2328 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
2329             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
2330             "$dst -= mpyi($src2, #$src3)",
2331             [(set (i32 IntRegs:$dst),
2332                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2333                                                  u8ExtPred:$src3)))],
2334             "$src1 = $dst">;
2335
2336 // Multiply and use upper result.
2337 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
2338 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
2339 // Rd=mpy(Rs,Rt)
2340 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2341           "$dst = mpy($src1, $src2)",
2342           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
2343                                            (i32 IntRegs:$src2)))]>;
2344
2345 // Rd=mpy(Rs,Rt):rnd
2346 // Rd=mpyu(Rs,Rt)
2347 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2348            "$dst = mpyu($src1, $src2)",
2349            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
2350                                             (i32 IntRegs:$src2)))]>;
2351
2352 // Multiply and use full result.
2353 // Rdd=mpyu(Rs,Rt)
2354 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2355              "$dst = mpyu($src1, $src2)",
2356              [(set (i64 DoubleRegs:$dst),
2357                    (mul (i64 (anyext (i32 IntRegs:$src1))),
2358                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
2359
2360 // Rdd=mpy(Rs,Rt)
2361 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2362              "$dst = mpy($src1, $src2)",
2363              [(set (i64 DoubleRegs:$dst),
2364                    (mul (i64 (sext (i32 IntRegs:$src1))),
2365                         (i64 (sext (i32 IntRegs:$src2)))))]>;
2366
2367 // Multiply and accumulate, use full result.
2368 // Rxx[+-]=mpy(Rs,Rt)
2369 // Rxx+=mpy(Rs,Rt)
2370 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
2371             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2372             "$dst += mpy($src2, $src3)",
2373             [(set (i64 DoubleRegs:$dst),
2374             (add (mul (i64 (sext (i32 IntRegs:$src2))),
2375                       (i64 (sext (i32 IntRegs:$src3)))),
2376                  (i64 DoubleRegs:$src1)))],
2377             "$src1 = $dst">;
2378
2379 // Rxx-=mpy(Rs,Rt)
2380 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
2381             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2382             "$dst -= mpy($src2, $src3)",
2383             [(set (i64 DoubleRegs:$dst),
2384                   (sub (i64 DoubleRegs:$src1),
2385                        (mul (i64 (sext (i32 IntRegs:$src2))),
2386                             (i64 (sext (i32 IntRegs:$src3))))))],
2387             "$src1 = $dst">;
2388
2389 // Rxx[+-]=mpyu(Rs,Rt)
2390 // Rxx+=mpyu(Rs,Rt)
2391 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2392                             IntRegs:$src2, IntRegs:$src3),
2393              "$dst += mpyu($src2, $src3)",
2394              [(set (i64 DoubleRegs:$dst),
2395                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
2396                              (i64 (anyext (i32 IntRegs:$src3)))),
2397                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
2398
2399 // Rxx-=mpyu(Rs,Rt)
2400 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
2401             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2402             "$dst -= mpyu($src2, $src3)",
2403             [(set (i64 DoubleRegs:$dst),
2404                   (sub (i64 DoubleRegs:$src1),
2405                        (mul (i64 (anyext (i32 IntRegs:$src2))),
2406                             (i64 (anyext (i32 IntRegs:$src3))))))],
2407             "$src1 = $dst">;
2408
2409 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
2410 InputType = "imm", CextOpcode = "ADD_acc" in
2411 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
2412                             IntRegs:$src2, s8Ext:$src3),
2413              "$dst += add($src2, #$src3)",
2414              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
2415                                                  s8_16ExtPred:$src3),
2416                                             (i32 IntRegs:$src1)))],
2417              "$src1 = $dst">, ImmRegRel;
2418
2419 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
2420 CextOpcode = "SUB_acc", InputType = "imm" in
2421 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
2422                             IntRegs:$src2, s8Ext:$src3),
2423              "$dst -= add($src2, #$src3)",
2424              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
2425                                             (add (i32 IntRegs:$src2),
2426                                                  s8_16ExtPred:$src3)))],
2427              "$src1 = $dst">, ImmRegRel;
2428
2429 //===----------------------------------------------------------------------===//
2430 // MTYPE/MPYH -
2431 //===----------------------------------------------------------------------===//
2432
2433 //===----------------------------------------------------------------------===//
2434 // MTYPE/MPYS +
2435 //===----------------------------------------------------------------------===//
2436 //===----------------------------------------------------------------------===//
2437 // MTYPE/MPYS -
2438 //===----------------------------------------------------------------------===//
2439
2440 //===----------------------------------------------------------------------===//
2441 // MTYPE/VB +
2442 //===----------------------------------------------------------------------===//
2443 //===----------------------------------------------------------------------===//
2444 // MTYPE/VB -
2445 //===----------------------------------------------------------------------===//
2446
2447 //===----------------------------------------------------------------------===//
2448 // MTYPE/VH  +
2449 //===----------------------------------------------------------------------===//
2450 //===----------------------------------------------------------------------===//
2451 // MTYPE/VH  -
2452 //===----------------------------------------------------------------------===//
2453
2454 //===----------------------------------------------------------------------===//
2455 // ST +
2456 //===----------------------------------------------------------------------===//
2457 ///
2458 // Store doubleword.
2459
2460 //===----------------------------------------------------------------------===//
2461 // Post increment store
2462 //===----------------------------------------------------------------------===//
2463
2464 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2465                             bit isNot, bit isPredNew> {
2466   let isPredicatedNew = isPredNew in
2467   def NAME : STInst2PI<(outs IntRegs:$dst),
2468             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2469             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2470             ") ")#mnemonic#"($src2++#$offset) = $src3",
2471             [],
2472             "$src2 = $dst">;
2473 }
2474
2475 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2476                            Operand ImmOp, bit PredNot> {
2477   let isPredicatedFalse = PredNot in {
2478     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2479     // Predicate new
2480     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2481     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2482   }
2483 }
2484
2485 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2486 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2487                       Operand ImmOp> {
2488
2489   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2490     let isPredicable = 1 in
2491     def NAME : STInst2PI<(outs IntRegs:$dst),
2492                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2493                 mnemonic#"($src1++#$offset) = $src2",
2494                 [],
2495                 "$src1 = $dst">;
2496
2497     let isPredicated = 1 in {
2498       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2499       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2500     }
2501   }
2502 }
2503
2504 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2505 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2506 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2507
2508 let isNVStorable = 0 in
2509 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2510
2511 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2512                            s4_3ImmPred:$offset),
2513           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2514
2515 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2516                             s4_3ImmPred:$offset),
2517           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2518
2519 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2520           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2521
2522 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2523                        s4_3ImmPred:$offset),
2524           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2525
2526 //===----------------------------------------------------------------------===//
2527 // multiclass for the store instructions with MEMri operand.
2528 //===----------------------------------------------------------------------===//
2529 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2530                           bit isPredNew> {
2531   let isPredicatedNew = isPredNew in
2532   def NAME : STInst2<(outs),
2533             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2534             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2535             ") ")#mnemonic#"($addr) = $src2",
2536             []>;
2537 }
2538
2539 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2540   let isPredicatedFalse = PredNot in {
2541     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2542
2543     // Predicate new
2544     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2545     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2546   }
2547 }
2548
2549 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2550 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2551                     bits<5> ImmBits, bits<5> PredImmBits> {
2552
2553   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2554     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2555          isPredicable = 1 in
2556     def NAME : STInst2<(outs),
2557             (ins MEMri:$addr, RC:$src),
2558             mnemonic#"($addr) = $src",
2559             []>;
2560
2561     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2562         isPredicated = 1 in {
2563       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2564       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2565     }
2566   }
2567 }
2568
2569 let addrMode = BaseImmOffset, isMEMri = "true" in {
2570   let accessSize = ByteAccess in
2571     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2572
2573   let accessSize = HalfWordAccess in
2574     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2575
2576   let accessSize = WordAccess in
2577     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2578
2579   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2580     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2581 }
2582
2583 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2584           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2585
2586 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2587           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2588
2589 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2590           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2591
2592 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2593           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2594
2595
2596 //===----------------------------------------------------------------------===//
2597 // multiclass for the store instructions with base+immediate offset
2598 // addressing mode
2599 //===----------------------------------------------------------------------===//
2600 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2601                         bit isNot, bit isPredNew> {
2602   let isPredicatedNew = isPredNew in
2603   def NAME : STInst2<(outs),
2604             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2605             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2606             ") ")#mnemonic#"($src2+#$src3) = $src4",
2607             []>;
2608 }
2609
2610 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2611                         bit PredNot> {
2612   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2613     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2614
2615     // Predicate new
2616     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2617     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2618   }
2619 }
2620
2621 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2622 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2623                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2624                    bits<5> PredImmBits> {
2625
2626   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2627     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2628          isPredicable = 1 in
2629     def NAME : STInst2<(outs),
2630             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2631             mnemonic#"($src1+#$src2) = $src3",
2632             []>;
2633
2634     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2635       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2636       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2637     }
2638   }
2639 }
2640
2641 let addrMode = BaseImmOffset, InputType = "reg" in {
2642   let accessSize = ByteAccess in
2643     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2644                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2645
2646   let accessSize = HalfWordAccess in
2647     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2648                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2649
2650   let accessSize = WordAccess in
2651     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2652                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2653
2654   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2655     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2656                                   u6_3Ext, 14, 9>, AddrModeRel;
2657 }
2658
2659 let AddedComplexity = 10 in {
2660 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2661                                                   s11_0ExtPred:$offset)),
2662           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2663                          (i32 IntRegs:$src1))>;
2664
2665 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2666                                                    s11_1ExtPred:$offset)),
2667           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2668                          (i32 IntRegs:$src1))>;
2669
2670 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2671                                            s11_2ExtPred:$offset)),
2672           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2673                          (i32 IntRegs:$src1))>;
2674
2675 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2676                                               s11_3ExtPred:$offset)),
2677           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2678                          (i64 DoubleRegs:$src1))>;
2679 }
2680
2681 // memh(Rx++#s4:1)=Rt.H
2682
2683 // Store word.
2684 // Store predicate.
2685 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2686 def STriw_pred : STInst2<(outs),
2687             (ins MEMri:$addr, PredRegs:$src1),
2688             "Error; should not emit",
2689             []>;
2690
2691 // Allocate stack frame.
2692 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2693   def ALLOCFRAME : STInst2<(outs),
2694              (ins i32imm:$amt),
2695              "allocframe(#$amt)",
2696              []>;
2697 }
2698 //===----------------------------------------------------------------------===//
2699 // ST -
2700 //===----------------------------------------------------------------------===//
2701
2702 //===----------------------------------------------------------------------===//
2703 // STYPE/ALU +
2704 //===----------------------------------------------------------------------===//
2705 // Logical NOT.
2706 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2707                "$dst = not($src1)",
2708                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2709
2710 let hasSideEffects = 0 in
2711 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2712                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2713   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2714   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2715   [], "", S_2op_tc_1_SLOT23 > {
2716     bits<5> dst;
2717     bits<5> src;
2718
2719     let IClass = 0b1000;
2720
2721     let Inst{27-24} = RegTyBits;
2722     let Inst{23-22} = MajOp;
2723     let Inst{21} = 0b0;
2724     let Inst{20-16} = src;
2725     let Inst{7-5} = MinOp;
2726     let Inst{4-0} = dst;
2727   }
2728
2729 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2730   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2731
2732 // Sign extend word to doubleword
2733 let isCodeGenOnly = 0 in
2734 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2735
2736 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2737
2738 //===----------------------------------------------------------------------===//
2739 // STYPE/ALU -
2740 //===----------------------------------------------------------------------===//
2741
2742 //===----------------------------------------------------------------------===//
2743 // STYPE/BIT +
2744 //===----------------------------------------------------------------------===//
2745
2746 // clrbit.
2747 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2748             "$dst = clrbit($src1, #$src2)",
2749             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2750                                            (not
2751                                               (shl 1, u5ImmPred:$src2))))]>;
2752
2753 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2754             "$dst = clrbit($src1, #$src2)",
2755             []>;
2756
2757 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2758 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2759       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2760
2761 // setbit.
2762 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2763             "$dst = setbit($src1, #$src2)",
2764             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2765                                           (shl 1, u5ImmPred:$src2)))]>;
2766
2767 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2768 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2769             "$dst = setbit($src1, #$src2)",
2770             []>;
2771
2772 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2773       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2774
2775 // togglebit.
2776 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2777             "$dst = setbit($src1, #$src2)",
2778             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2779                                           (shl 1, u5ImmPred:$src2)))]>;
2780
2781 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2782 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2783             "$dst = togglebit($src1, #$src2)",
2784             []>;
2785
2786 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2787       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2788
2789 //===----------------------------------------------------------------------===//
2790 // STYPE/BIT -
2791 //===----------------------------------------------------------------------===//
2792
2793 //===----------------------------------------------------------------------===//
2794 // STYPE/PRED +
2795 //===----------------------------------------------------------------------===//
2796
2797 // Predicate transfer.
2798 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
2799 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
2800       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
2801   bits<5> Rd;
2802   bits<2> Ps;
2803
2804   let IClass = 0b1000;
2805   let Inst{27-24} = 0b1001;
2806   let Inst{22} = 0b1;
2807   let Inst{17-16} = Ps;
2808   let Inst{4-0} = Rd;
2809 }
2810
2811 // Transfer general register to predicate.
2812 let hasSideEffects = 0, isCodeGenOnly = 0 in
2813 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
2814       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
2815   bits<2> Pd;
2816   bits<5> Rs;
2817
2818   let IClass = 0b1000;
2819   let Inst{27-21} = 0b0101010;
2820   let Inst{20-16} = Rs;
2821   let Inst{1-0} = Pd;
2822 }
2823
2824 let hasSideEffects = 0 in
2825 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
2826     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
2827             "$Pd = "#MnOp#"($Rs, #$u5)",
2828             [], "", S_2op_tc_2early_SLOT23> {
2829   bits<2> Pd;
2830   bits<5> Rs;
2831   bits<5> u5;
2832   let IClass = 0b1000;
2833   let Inst{27-24} = 0b0101;
2834   let Inst{23-21} = MajOp;
2835   let Inst{20-16} = Rs;
2836   let Inst{13} = 0;
2837   let Inst{12-8} = u5;
2838   let Inst{1-0} = Pd;
2839 }
2840
2841 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
2842
2843 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
2844   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
2845            (S2_tstbit_i IntRegs:$Rs, 0)>;
2846 }
2847
2848
2849 //===----------------------------------------------------------------------===//
2850 // STYPE/PRED -
2851 //===----------------------------------------------------------------------===//
2852
2853 //===----------------------------------------------------------------------===//
2854 // STYPE/SHIFT +
2855 //===----------------------------------------------------------------------===//
2856 // Shift by immediate.
2857 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2858              "$dst = asr($src1, #$src2)",
2859              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2860                                             u5ImmPred:$src2))]>;
2861
2862 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2863               "$dst = asr($src1, #$src2)",
2864               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2865                                                 u6ImmPred:$src2))]>;
2866
2867 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2868           "$dst = asl($src1, #$src2)",
2869           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2870                                          u5ImmPred:$src2))]>;
2871
2872 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2873               "$dst = asl($src1, #$src2)",
2874               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2875                                                 u6ImmPred:$src2))]>;
2876
2877 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2878              "$dst = lsr($src1, #$src2)",
2879              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2880                                             u5ImmPred:$src2))]>;
2881
2882 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2883               "$dst = lsr($src1, #$src2)",
2884               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2885                                                 u6ImmPred:$src2))]>;
2886
2887 // Shift by immediate and add.
2888 let AddedComplexity = 100 in
2889 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2890                                              u3Imm:$src3),
2891              "$dst = addasl($src1, $src2, #$src3)",
2892              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2893                                        (shl (i32 IntRegs:$src2),
2894                                             u3ImmPred:$src3)))]>;
2895
2896 // Shift by register.
2897 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2898              "$dst = asl($src1, $src2)",
2899              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2900                                             (i32 IntRegs:$src2)))]>;
2901
2902 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2903              "$dst = asr($src1, $src2)",
2904              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2905                                             (i32 IntRegs:$src2)))]>;
2906
2907 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2908              "$dst = lsl($src1, $src2)",
2909              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2910                                             (i32 IntRegs:$src2)))]>;
2911
2912 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2913              "$dst = lsr($src1, $src2)",
2914              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2915                                             (i32 IntRegs:$src2)))]>;
2916
2917 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2918            "$dst = asl($src1, $src2)",
2919            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2920                                              (i32 IntRegs:$src2)))]>;
2921
2922 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2923            "$dst = lsl($src1, $src2)",
2924            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2925                                              (i32 IntRegs:$src2)))]>;
2926
2927 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2928                                                  IntRegs:$src2),
2929               "$dst = asr($src1, $src2)",
2930               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2931                                                 (i32 IntRegs:$src2)))]>;
2932
2933 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2934                                                  IntRegs:$src2),
2935               "$dst = lsr($src1, $src2)",
2936               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2937                                                 (i32 IntRegs:$src2)))]>;
2938
2939 //===----------------------------------------------------------------------===//
2940 // STYPE/SHIFT -
2941 //===----------------------------------------------------------------------===//
2942
2943 //===----------------------------------------------------------------------===//
2944 // STYPE/VH +
2945 //===----------------------------------------------------------------------===//
2946 //===----------------------------------------------------------------------===//
2947 // STYPE/VH -
2948 //===----------------------------------------------------------------------===//
2949
2950 //===----------------------------------------------------------------------===//
2951 // STYPE/VW +
2952 //===----------------------------------------------------------------------===//
2953 //===----------------------------------------------------------------------===//
2954 // STYPE/VW -
2955 //===----------------------------------------------------------------------===//
2956
2957 //===----------------------------------------------------------------------===//
2958 // SYSTEM/SUPER +
2959 //===----------------------------------------------------------------------===//
2960
2961 //===----------------------------------------------------------------------===//
2962 // SYSTEM/USER +
2963 //===----------------------------------------------------------------------===//
2964 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2965 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2966                            [SDNPHasChain]>;
2967
2968 let hasSideEffects = 1, isSolo = 1 in
2969 def BARRIER : SYSInst<(outs), (ins),
2970                      "barrier",
2971                      [(HexagonBARRIER)]>;
2972
2973 //===----------------------------------------------------------------------===//
2974 // SYSTEM/SUPER -
2975 //===----------------------------------------------------------------------===//
2976
2977 // TFRI64 - assembly mapped.
2978 let isReMaterializable = 1 in
2979 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2980              "$dst = #$src1",
2981              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2982
2983 let AddedComplexity = 100, isPredicated = 1 in
2984 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2985             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2986             "Error; should not emit",
2987             [(set (i32 IntRegs:$dst),
2988              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2989                           s12ImmPred:$src3)))]>;
2990
2991 let AddedComplexity = 100, isPredicated = 1 in
2992 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2993             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2994             "Error; should not emit",
2995             [(set (i32 IntRegs:$dst),
2996              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2997                           (i32 IntRegs:$src3))))]>;
2998
2999 let AddedComplexity = 100, isPredicated = 1 in
3000 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3001                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3002                      "Error; should not emit",
3003                      [(set (i32 IntRegs:$dst),
3004                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3005                                         s12ImmPred:$src3)))]>;
3006
3007 // Generate frameindex addresses.
3008 let isReMaterializable = 1 in
3009 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3010              "$dst = add($src1)",
3011              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3012
3013 //
3014 // CR - Type.
3015 //
3016 let hasSideEffects = 0, Defs = [SA0, LC0] in {
3017 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
3018                       "loop0($offset, #$src2)",
3019                       []>;
3020 }
3021
3022 let hasSideEffects = 0, Defs = [SA0, LC0] in {
3023 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
3024                       "loop0($offset, $src2)",
3025                       []>;
3026 }
3027
3028 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3029     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3030 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3031                        ":endloop0",
3032                        []>;
3033 }
3034
3035 // Support for generating global address.
3036 // Taken from X86InstrInfo.td.
3037 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3038                                             SDTCisVT<0, i32>,
3039                                             SDTCisVT<1, i32>,
3040                                             SDTCisPtrTy<0>]>;
3041 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3042 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3043
3044 // HI/LO Instructions
3045 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3046 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3047                   "$dst.l = #LO($global)",
3048                   []>;
3049
3050 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3051 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3052                   "$dst.h = #HI($global)",
3053                   []>;
3054
3055 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3056 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3057                   "$dst.l = #LO($imm_value)",
3058                   []>;
3059
3060
3061 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3062 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3063                   "$dst.h = #HI($imm_value)",
3064                   []>;
3065
3066 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3067 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3068                   "$dst.l = #LO($jt)",
3069                   []>;
3070
3071 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3072 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3073                   "$dst.h = #HI($jt)",
3074                   []>;
3075
3076
3077 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3078 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3079                   "$dst.l = #LO($label)",
3080                   []>;
3081
3082 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3083 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3084                   "$dst.h = #HI($label)",
3085                   []>;
3086
3087 // This pattern is incorrect. When we add small data, we should change
3088 // this pattern to use memw(#foo).
3089 // This is for sdata.
3090 let isMoveImm = 1 in
3091 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3092               "$dst = CONST32(#$global)",
3093               [(set (i32 IntRegs:$dst),
3094                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3095
3096 // This is for non-sdata.
3097 let isReMaterializable = 1, isMoveImm = 1 in
3098 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3099                   "$dst = CONST32(#$global)",
3100                   [(set (i32 IntRegs:$dst),
3101                         (HexagonCONST32 tglobaladdr:$global))]>;
3102
3103 let isReMaterializable = 1, isMoveImm = 1 in
3104 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3105                      "$dst = CONST32(#$jt)",
3106                      [(set (i32 IntRegs:$dst),
3107                            (HexagonCONST32 tjumptable:$jt))]>;
3108
3109 let isReMaterializable = 1, isMoveImm = 1 in
3110 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3111                     "$dst = CONST32(#$global)",
3112                     [(set (i32 IntRegs:$dst),
3113                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3114
3115 let isReMaterializable = 1, isMoveImm = 1 in
3116 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3117                        "$dst = CONST32(#$global)",
3118                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3119
3120 // Map BlockAddress lowering to CONST32_Int_Real
3121 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3122           (CONST32_Int_Real tblockaddress:$addr)>;
3123
3124 let isReMaterializable = 1, isMoveImm = 1 in
3125 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3126                     "$dst = CONST32($label)",
3127                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3128
3129 let isReMaterializable = 1, isMoveImm = 1 in
3130 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3131                        "$dst = CONST64(#$global)",
3132                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3133
3134 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3135                   "$dst = xor($dst, $dst)",
3136                   [(set (i1 PredRegs:$dst), 0)]>;
3137
3138 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3139        "$dst = mpy($src1, $src2)",
3140        [(set (i32 IntRegs:$dst),
3141              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3142                                         (i64 (sext (i32 IntRegs:$src2))))),
3143                               (i32 32)))))]>;
3144
3145 // Pseudo instructions.
3146 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3147
3148 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3149                                         SDTCisVT<1, i32> ]>;
3150
3151 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3152                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3153
3154 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3155                     [SDNPHasChain, SDNPOutGlue]>;
3156
3157 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3158
3159 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3160            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3161
3162 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3163 // Optional Flag and Variable Arguments.
3164 // Its 1 Operand has pointer type.
3165 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3166                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3167
3168 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3169  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3170                         "Should never be emitted",
3171                         [(callseq_start timm:$amt)]>;
3172 }
3173
3174 let Defs = [R29, R30, R31], Uses = [R29] in {
3175  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3176                       "Should never be emitted",
3177                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3178 }
3179 // Call subroutine.
3180 let isCall = 1, hasSideEffects = 0,
3181   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3182           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3183   def CALL : JInst<(outs), (ins calltarget:$dst),
3184              "call $dst", []>;
3185 }
3186
3187 // Call subroutine indirectly.
3188 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3189 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3190
3191 // Indirect tail-call.
3192 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3193 def TCRETURNR : T_JMPr;
3194
3195 // Direct tail-calls.
3196 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3197 isTerminator = 1, isCodeGenOnly = 1 in {
3198   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3199       [], "", J_tc_2early_SLOT23>;
3200   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3201       [], "", J_tc_2early_SLOT23>;
3202 }
3203
3204 // Map call instruction.
3205 def : Pat<(call (i32 IntRegs:$dst)),
3206       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3207 def : Pat<(call tglobaladdr:$dst),
3208       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3209 def : Pat<(call texternalsym:$dst),
3210       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3211 //Tail calls.
3212 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3213       (TCRETURNtg tglobaladdr:$dst)>;
3214 def : Pat<(HexagonTCRet texternalsym:$dst),
3215       (TCRETURNtext texternalsym:$dst)>;
3216 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3217       (TCRETURNR (i32 IntRegs:$dst))>;
3218
3219 // Atomic load and store support
3220 // 8 bit atomic load
3221 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3222           (i32 (LDriub ADDRriS11_0:$src1))>;
3223
3224 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3225           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3226
3227 // 16 bit atomic load
3228 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3229           (i32 (LDriuh ADDRriS11_1:$src1))>;
3230
3231 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3232           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3233
3234 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3235           (i32 (LDriw ADDRriS11_2:$src1))>;
3236
3237 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3238           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3239
3240 // 64 bit atomic load
3241 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3242           (i64 (LDrid ADDRriS11_3:$src1))>;
3243
3244 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3245           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3246
3247
3248 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3249           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3250
3251 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3252                           (i32 IntRegs:$src1)),
3253           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3254                          (i32 IntRegs:$src1))>;
3255
3256
3257 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3258           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3259
3260 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3261                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3262           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3263                          (i32 IntRegs:$src1))>;
3264
3265 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3266           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3267
3268 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3269                            (i32 IntRegs:$src1)),
3270           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3271                          (i32 IntRegs:$src1))>;
3272
3273
3274
3275
3276 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3277           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3278
3279 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3280                            (i64 DoubleRegs:$src1)),
3281           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3282                          (i64 DoubleRegs:$src1))>;
3283
3284 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3285 def : Pat <(and (i32 IntRegs:$src1), 65535),
3286       (A2_zxth (i32 IntRegs:$src1))>;
3287
3288 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3289 def : Pat <(and (i32 IntRegs:$src1), 255),
3290       (A2_zxtb (i32 IntRegs:$src1))>;
3291
3292 // Map Add(p1, true) to p1 = not(p1).
3293 //     Add(p1, false) should never be produced,
3294 //     if it does, it got to be mapped to NOOP.
3295 def : Pat <(add (i1 PredRegs:$src1), -1),
3296       (C2_not (i1 PredRegs:$src1))>;
3297
3298 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3299 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3300       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3301                            s8ImmPred:$src2))>;
3302
3303 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3304 // => r0 = TFR_condset_ri(p0, r1, #i)
3305 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3306                    (i32 IntRegs:$src3)),
3307       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3308                            s12ImmPred:$src2))>;
3309
3310 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3311 // => r0 = TFR_condset_ir(p0, #i, r1)
3312 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3313       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3314                            (i32 IntRegs:$src2)))>;
3315
3316 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3317 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3318       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3319
3320 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3321 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3322       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3323
3324
3325 let AddedComplexity = 100 in
3326 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3327       (i64 (A2_combinew (A2_tfrsi 0),
3328                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
3329       Requires<[NoV4T]>;
3330
3331 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3332 let AddedComplexity = 10 in
3333 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3334       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (A2_tfrsi 0x1)))>;
3335
3336 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3337 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3338       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3339
3340 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3341 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3342       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3343                                                  subreg_loreg))))))>;
3344
3345 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3346 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3347       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3348                                                  subreg_loreg))))))>;
3349
3350 // We want to prevent emitting pnot's as much as possible.
3351 // Map brcond with an unsupported setcc to a J2_jumpf.
3352 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3353                         bb:$offset),
3354       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3355                 bb:$offset)>;
3356
3357 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3358                         bb:$offset),
3359       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3360
3361 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3362       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3363
3364 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3365       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3366
3367 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3368 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3369                         bb:$offset),
3370       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3371                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3372
3373 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3374 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3375                         bb:$offset),
3376       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3377
3378 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3379                    bb:$offset),
3380       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3381                    bb:$offset)>;
3382
3383 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3384                         bb:$offset),
3385       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3386                 bb:$offset)>;
3387
3388 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3389                    bb:$offset),
3390       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3391                 bb:$offset)>;
3392
3393 // Map from a 64-bit select to an emulated 64-bit mux.
3394 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3395 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3396                    (i64 DoubleRegs:$src3)),
3397       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3398                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3399                                                          subreg_hireg)),
3400                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3401                                                          subreg_hireg)))),
3402                        (i32 (C2_mux (i1 PredRegs:$src1),
3403                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3404                                                          subreg_loreg)),
3405                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3406                                                          subreg_loreg))))))>;
3407
3408 // Map from a 1-bit select to logical ops.
3409 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3410 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3411                    (i1 PredRegs:$src3)),
3412       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3413              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3414
3415 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3416 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3417       (i1 (C2_tfrrp (i32 (LDrib ADDRriS11_2:$addr))))>;
3418
3419 // Map for truncating from 64 immediates to 32 bit immediates.
3420 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3421       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3422
3423 // Map for truncating from i64 immediates to i1 bit immediates.
3424 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3425        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3426                                           subreg_loreg))))>;
3427
3428 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3429 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3430       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3431                                                      subreg_loreg)))>;
3432
3433 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3434 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3435       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3436                                                      subreg_loreg)))>;
3437 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3438 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3439       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3440                                                      subreg_loreg)))>;
3441
3442 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3443 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3444       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3445                                                      subreg_loreg)))>;
3446
3447 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3448 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3449       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3450
3451
3452 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3453 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3454       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3455
3456 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3457 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3458       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3459
3460 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3461 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3462 // Better way to do this?
3463 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3464       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3465
3466 // Map cmple -> cmpgt.
3467 // rs <= rt -> !(rs > rt).
3468 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3469       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3470
3471 // rs <= rt -> !(rs > rt).
3472 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3473       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3474
3475 // Rss <= Rtt -> !(Rss > Rtt).
3476 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3477       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3478
3479 // Map cmpne -> cmpeq.
3480 // Hexagon_TODO: We should improve on this.
3481 // rs != rt -> !(rs == rt).
3482 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3483       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3484
3485 // Map cmpne(Rs) -> !cmpeqe(Rs).
3486 // rs != rt -> !(rs == rt).
3487 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3488       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3489
3490 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3491 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3492       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3493
3494 // Map cmpne(Rss) -> !cmpew(Rss).
3495 // rs != rt -> !(rs == rt).
3496 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3497       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3498                                      (i64 DoubleRegs:$src2)))))>;
3499
3500 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3501 // rs >= rt -> !(rt > rs).
3502 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3503       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3504
3505 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3506 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3507       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3508
3509 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3510 // rss >= rtt -> !(rtt > rss).
3511 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3512       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3513                                 (i64 DoubleRegs:$src1)))))>;
3514
3515 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3516 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3517 // rs < rt -> !(rs >= rt).
3518 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3519       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3520
3521 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3522 // rs < rt -> rt > rs.
3523 // We can let assembler map it, or we can do in the compiler itself.
3524 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3525       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3526
3527 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3528 // rss < rtt -> (rtt > rss).
3529 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3530       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3531
3532 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3533 // rs < rt -> rt > rs.
3534 // We can let assembler map it, or we can do in the compiler itself.
3535 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3536       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3537
3538 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3539 // rs < rt -> rt > rs.
3540 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3541       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3542
3543 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3544 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3545       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3546
3547 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3548 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3549       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3550
3551 // Generate cmpgtu(Rs, #u9)
3552 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3553       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3554
3555 // Map from Rs >= Rt -> !(Rt > Rs).
3556 // rs >= rt -> !(rt > rs).
3557 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3558       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3559
3560 // Map from Rs >= Rt -> !(Rt > Rs).
3561 // rs >= rt -> !(rt > rs).
3562 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3563       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3564
3565 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3566 // Map from (Rs <= Rt) -> !(Rs > Rt).
3567 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3568       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3569
3570 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3571 // Map from (Rs <= Rt) -> !(Rs > Rt).
3572 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3573       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3574
3575 // Sign extends.
3576 // i1 -> i32
3577 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3578       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3579
3580 // i1 -> i64
3581 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3582       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
3583
3584 // Convert sign-extended load back to load and sign extend.
3585 // i8 -> i64
3586 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3587       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
3588
3589 // Convert any-extended load back to load and sign extend.
3590 // i8 -> i64
3591 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3592       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
3593
3594 // Convert sign-extended load back to load and sign extend.
3595 // i16 -> i64
3596 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3597       (i64 (A2_sxtw (LDrih ADDRriS11_1:$src1)))>;
3598
3599 // Convert sign-extended load back to load and sign extend.
3600 // i32 -> i64
3601 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3602       (i64 (A2_sxtw (LDriw ADDRriS11_2:$src1)))>;
3603
3604
3605 // Zero extends.
3606 // i1 -> i32
3607 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3608       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3609
3610 // i1 -> i64
3611 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3612       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
3613       Requires<[NoV4T]>;
3614
3615 // i32 -> i64
3616 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3617       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
3618       Requires<[NoV4T]>;
3619
3620 // i8 -> i64
3621 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3622       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3623       Requires<[NoV4T]>;
3624
3625 let AddedComplexity = 20 in
3626 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
3627                                 s11_0ExtPred:$offset))),
3628       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
3629                                   s11_0ExtPred:$offset)))>,
3630       Requires<[NoV4T]>;
3631
3632 // i1 -> i64
3633 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
3634       (i64 (A2_combinew (A2_tfrsi 0), (LDriub ADDRriS11_0:$src1)))>,
3635       Requires<[NoV4T]>;
3636
3637 let AddedComplexity = 20 in
3638 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
3639                                 s11_0ExtPred:$offset))),
3640       (i64 (A2_combinew (A2_tfrsi 0), (LDriub_indexed IntRegs:$src1,
3641                                   s11_0ExtPred:$offset)))>,
3642       Requires<[NoV4T]>;
3643
3644 // i16 -> i64
3645 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3646       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh ADDRriS11_1:$src1)))>,
3647       Requires<[NoV4T]>;
3648
3649 let AddedComplexity = 20 in
3650 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
3651                                   s11_1ExtPred:$offset))),
3652       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh_indexed IntRegs:$src1,
3653                                   s11_1ExtPred:$offset)))>,
3654       Requires<[NoV4T]>;
3655
3656 // i32 -> i64
3657 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
3658       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
3659       Requires<[NoV4T]>;
3660
3661 let AddedComplexity = 100 in
3662 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3663       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
3664                                   s11_2ExtPred:$offset)))>,
3665       Requires<[NoV4T]>;
3666
3667 let AddedComplexity = 10 in
3668 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
3669       (i32 (LDriw ADDRriS11_0:$src1))>;
3670
3671 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3672 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3673       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3674
3675 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3676 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
3677       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
3678
3679 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
3680 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
3681       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
3682
3683
3684 let AddedComplexity = 100 in
3685 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3686                            (i32 32))),
3687                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3688                                          s11_2ExtPred:$offset2)))))),
3689         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3690                         (LDriw_indexed IntRegs:$src2,
3691                                        s11_2ExtPred:$offset2)))>;
3692
3693 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3694                            (i32 32))),
3695                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3696         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3697                         (LDriw ADDRriS11_2:$srcLow)))>;
3698
3699 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3700                            (i32 32))),
3701                (i64 (zext (i32 IntRegs:$srcLow))))),
3702         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3703                         IntRegs:$srcLow))>;
3704
3705 let AddedComplexity = 100 in
3706 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3707                            (i32 32))),
3708                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
3709                                          s11_2ExtPred:$offset2)))))),
3710         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3711                         (LDriw_indexed IntRegs:$src2,
3712                                        s11_2ExtPred:$offset2)))>;
3713
3714 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3715                            (i32 32))),
3716                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
3717         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3718                         (LDriw ADDRriS11_2:$srcLow)))>;
3719
3720 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
3721                            (i32 32))),
3722                (i64 (zext (i32 IntRegs:$srcLow))))),
3723         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
3724                         IntRegs:$srcLow))>;
3725
3726 // Any extended 64-bit load.
3727 // anyext i32 -> i64
3728 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
3729       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
3730       Requires<[NoV4T]>;
3731
3732 // When there is an offset we should prefer the pattern below over the pattern above.
3733 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
3734 // So this complexity below is comfortably higher to allow for choosing the below.
3735 // If this is not done then we generate addresses such as
3736 // ********************************************
3737 //        r1 = add (r0, #4)
3738 //        r1 = memw(r1 + #0)
3739 //  instead of
3740 //        r1 = memw(r0 + #4)
3741 // ********************************************
3742 let AddedComplexity = 100 in
3743 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
3744       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
3745                                   s11_2ExtPred:$offset)))>,
3746       Requires<[NoV4T]>;
3747
3748 // anyext i16 -> i64.
3749 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
3750       (i64 (A2_combinew (A2_tfrsi 0), (LDrih ADDRriS11_2:$src1)))>,
3751       Requires<[NoV4T]>;
3752
3753 let AddedComplexity = 20 in
3754 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
3755                                   s11_1ExtPred:$offset))),
3756       (i64 (A2_combinew (A2_tfrsi 0), (LDrih_indexed IntRegs:$src1,
3757                                   s11_1ExtPred:$offset)))>,
3758       Requires<[NoV4T]>;
3759
3760 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
3761 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
3762       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
3763       Requires<[NoV4T]>;
3764
3765 // Multiply 64-bit unsigned and use upper result.
3766 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3767       (i64
3768        (MPYU64_acc
3769         (i64
3770          (A2_combinew
3771           (A2_tfrsi 0),
3772            (i32
3773             (EXTRACT_SUBREG
3774              (i64
3775               (LSRd_ri
3776                (i64
3777                 (MPYU64_acc
3778                  (i64
3779                   (MPYU64_acc
3780                    (i64
3781                     (A2_combinew (A2_tfrsi 0),
3782                      (i32
3783                       (EXTRACT_SUBREG
3784                        (i64
3785                         (LSRd_ri
3786                          (i64
3787                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3788                                                        subreg_loreg)),
3789                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3790                                                        subreg_loreg)))), 32)),
3791                        subreg_loreg)))),
3792                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3793                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3794                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3795                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3796                32)), subreg_loreg)))),
3797         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3798         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3799
3800 // Multiply 64-bit signed and use upper result.
3801 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3802       (i64
3803        (MPY64_acc
3804         (i64
3805          (A2_combinew (A2_tfrsi 0),
3806           (i32
3807            (EXTRACT_SUBREG
3808             (i64
3809              (LSRd_ri
3810               (i64
3811                (MPY64_acc
3812                 (i64
3813                  (MPY64_acc
3814                   (i64
3815                    (A2_combinew (A2_tfrsi 0),
3816                     (i32
3817                      (EXTRACT_SUBREG
3818                       (i64
3819                        (LSRd_ri
3820                         (i64
3821                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3822                                                       subreg_loreg)),
3823                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3824                                                       subreg_loreg)))), 32)),
3825                       subreg_loreg)))),
3826                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3827                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3828                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3829                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3830               32)), subreg_loreg)))),
3831         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3832         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3833
3834 // Hexagon specific ISD nodes.
3835 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3836 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3837                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3838 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3839                                   SDTHexagonADJDYNALLOC>;
3840 // Needed to tag these instructions for stack layout.
3841 let usesCustomInserter = 1 in
3842 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3843                                                      s16Imm:$src2),
3844                   "$dst = add($src1, #$src2)",
3845                   [(set (i32 IntRegs:$dst),
3846                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3847                                              s16ImmPred:$src2))]>;
3848
3849 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3850 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3851 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3852                 "$dst = $src1",
3853                 [(set (i32 IntRegs:$dst),
3854                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3855
3856 let AddedComplexity = 100 in
3857 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3858       (COPY (i32 IntRegs:$src1))>;
3859
3860 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3861
3862 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3863           (i32 (CONST32_set_jt tjumptable:$dst))>;
3864
3865 // XTYPE/SHIFT
3866
3867 // Multi-class for logical operators :
3868 // Shift by immediate/register and accumulate/logical
3869 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3870   def _ri : SInst_acc<(outs IntRegs:$dst),
3871             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3872             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3873             [(set (i32 IntRegs:$dst),
3874                   (OpNode2 (i32 IntRegs:$src1),
3875                            (OpNode1 (i32 IntRegs:$src2),
3876                                     u5ImmPred:$src3)))],
3877             "$src1 = $dst">;
3878
3879   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3880             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3881             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3882             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3883                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3884             "$src1 = $dst">;
3885 }
3886
3887 // Multi-class for logical operators :
3888 // Shift by register and accumulate/logical (32/64 bits)
3889 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3890   def _rr : SInst_acc<(outs IntRegs:$dst),
3891             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3892             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3893             [(set (i32 IntRegs:$dst),
3894                   (OpNode2 (i32 IntRegs:$src1),
3895                            (OpNode1 (i32 IntRegs:$src2),
3896                                     (i32 IntRegs:$src3))))],
3897             "$src1 = $dst">;
3898
3899   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3900             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3901             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3902             [(set (i64 DoubleRegs:$dst),
3903                   (OpNode2 (i64 DoubleRegs:$src1),
3904                            (OpNode1 (i64 DoubleRegs:$src2),
3905                                     (i32 IntRegs:$src3))))],
3906             "$src1 = $dst">;
3907
3908 }
3909
3910 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3911 let AddedComplexity = 100 in
3912   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3913   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3914   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3915   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3916 }
3917
3918 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3919 let AddedComplexity = 100 in
3920   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3921   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3922   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3923   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3924 }
3925
3926 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3927 let AddedComplexity = 100 in
3928   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3929 }
3930
3931 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3932            xtype_xor_imm<"asl", shl>;
3933
3934 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3935            xtype_xor_imm<"lsr", srl>;
3936
3937 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3938 defm LSL : basic_xtype_reg<"lsl", shl>;
3939
3940 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3941 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3942       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3943
3944 //===----------------------------------------------------------------------===//
3945 // V3 Instructions +
3946 //===----------------------------------------------------------------------===//
3947
3948 include "HexagonInstrInfoV3.td"
3949
3950 //===----------------------------------------------------------------------===//
3951 // V3 Instructions -
3952 //===----------------------------------------------------------------------===//
3953
3954 //===----------------------------------------------------------------------===//
3955 // V4 Instructions +
3956 //===----------------------------------------------------------------------===//
3957
3958 include "HexagonInstrInfoV4.td"
3959
3960 //===----------------------------------------------------------------------===//
3961 // V4 Instructions -
3962 //===----------------------------------------------------------------------===//
3963
3964 //===----------------------------------------------------------------------===//
3965 // V5 Instructions +
3966 //===----------------------------------------------------------------------===//
3967
3968 include "HexagonInstrInfoV5.td"
3969
3970 //===----------------------------------------------------------------------===//
3971 // V5 Instructions -
3972 //===----------------------------------------------------------------------===//