lib/Target/Hexagon/HexagonISelLowering.cpp

   1 //===-- HexagonISelLowering.cpp - Hexagon DAG Lowering Implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Hexagon uses to lower LLVM code
  11 // into a selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "HexagonISelLowering.h"
  16 #include "HexagonMachineFunctionInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "HexagonTargetMachine.h"
  19 #include "HexagonTargetObjectFile.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/ValueTypes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/DerivedTypes.h"
  30 #include "llvm/IR/Function.h"
  31 #include "llvm/IR/GlobalAlias.h"
  32 #include "llvm/IR/GlobalVariable.h"
  33 #include "llvm/IR/InlineAsm.h"
  34 #include "llvm/IR/Intrinsics.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 #define DEBUG_TYPE "hexagon-lowering"
  43
  44 static cl::opt<bool>
  45 EmitJumpTables("hexagon-emit-jump-tables", cl::init(true), cl::Hidden,
  46   cl::desc("Control jump table emission on Hexagon target"));
  47
  48 static cl::opt<bool> EnableHexSDNodeSched("enable-hexagon-sdnode-sched",
  49   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  50   cl::desc("Enable Hexagon SDNode scheduling"));
  51
  52 static cl::opt<bool> EnableFastMath("ffast-math",
  53   cl::Hidden, cl::ZeroOrMore, cl::init(false),
  54   cl::desc("Enable Fast Math processing"));
  55
  56 static cl::opt<int> MinimumJumpTables("minimum-jump-tables",
  57   cl::Hidden, cl::ZeroOrMore, cl::init(5),
  58   cl::desc("Set minimum jump tables"));
  59
  60 static cl::opt<int> MaxStoresPerMemcpyCL("max-store-memcpy",
  61   cl::Hidden, cl::ZeroOrMore, cl::init(6),
  62   cl::desc("Max #stores to inline memcpy"));
  63
  64 static cl::opt<int> MaxStoresPerMemcpyOptSizeCL("max-store-memcpy-Os",
  65   cl::Hidden, cl::ZeroOrMore, cl::init(4),
  66   cl::desc("Max #stores to inline memcpy"));
  67
  68 static cl::opt<int> MaxStoresPerMemmoveCL("max-store-memmove",
  69   cl::Hidden, cl::ZeroOrMore, cl::init(6),
  70   cl::desc("Max #stores to inline memmove"));
  71
  72 static cl::opt<int> MaxStoresPerMemmoveOptSizeCL("max-store-memmove-Os",
  73   cl::Hidden, cl::ZeroOrMore, cl::init(4),
  74   cl::desc("Max #stores to inline memmove"));
  75
  76 static cl::opt<int> MaxStoresPerMemsetCL("max-store-memset",
  77   cl::Hidden, cl::ZeroOrMore, cl::init(8),
  78   cl::desc("Max #stores to inline memset"));
  79
  80 static cl::opt<int> MaxStoresPerMemsetOptSizeCL("max-store-memset-Os",
  81   cl::Hidden, cl::ZeroOrMore, cl::init(4),
  82   cl::desc("Max #stores to inline memset"));
  83
  84
  85 namespace {
  86 class HexagonCCState : public CCState {
  87   unsigned NumNamedVarArgParams;
  88
  89 public:
  90   HexagonCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  91                  SmallVectorImpl<CCValAssign> &locs, LLVMContext &C,
  92                  int NumNamedVarArgParams)
  93       : CCState(CC, isVarArg, MF, locs, C),
  94         NumNamedVarArgParams(NumNamedVarArgParams) {}
  95
  96   unsigned getNumNamedVarArgParams() const { return NumNamedVarArgParams; }
  97 };
  98 }
  99
 100 // Implement calling convention for Hexagon.
 101 static bool
 102 CC_Hexagon(unsigned ValNo, MVT ValVT,
 103            MVT LocVT, CCValAssign::LocInfo LocInfo,
 104            ISD::ArgFlagsTy ArgFlags, CCState &State);
 105
 106 static bool
 107 CC_Hexagon32(unsigned ValNo, MVT ValVT,
 108              MVT LocVT, CCValAssign::LocInfo LocInfo,
 109              ISD::ArgFlagsTy ArgFlags, CCState &State);
 110
 111 static bool
 112 CC_Hexagon64(unsigned ValNo, MVT ValVT,
 113              MVT LocVT, CCValAssign::LocInfo LocInfo,
 114              ISD::ArgFlagsTy ArgFlags, CCState &State);
 115
 116 static bool
 117 RetCC_Hexagon(unsigned ValNo, MVT ValVT,
 118               MVT LocVT, CCValAssign::LocInfo LocInfo,
 119               ISD::ArgFlagsTy ArgFlags, CCState &State);
 120
 121 static bool
 122 RetCC_Hexagon32(unsigned ValNo, MVT ValVT,
 123                 MVT LocVT, CCValAssign::LocInfo LocInfo,
 124                 ISD::ArgFlagsTy ArgFlags, CCState &State);
 125
 126 static bool
 127 RetCC_Hexagon64(unsigned ValNo, MVT ValVT,
 128                 MVT LocVT, CCValAssign::LocInfo LocInfo,
 129                 ISD::ArgFlagsTy ArgFlags, CCState &State);
 130
 131 static bool
 132 CC_Hexagon_VarArg (unsigned ValNo, MVT ValVT,
 133             MVT LocVT, CCValAssign::LocInfo LocInfo,
 134             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 135   HexagonCCState &HState = static_cast<HexagonCCState &>(State);
 136
 137   if (ValNo < HState.getNumNamedVarArgParams()) {
 138     // Deal with named arguments.
 139     return CC_Hexagon(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State);
 140   }
 141
 142   // Deal with un-named arguments.
 143   unsigned ofst;
 144   if (ArgFlags.isByVal()) {
 145     // If pass-by-value, the size allocated on stack is decided
 146     // by ArgFlags.getByValSize(), not by the size of LocVT.
 147     ofst = State.AllocateStack(ArgFlags.getByValSize(),
 148                                ArgFlags.getByValAlign());
 149     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 150     return false;
 151   }
 152   if (LocVT == MVT::i1 || LocVT == MVT::i8 || LocVT == MVT::i16) {
 153     LocVT = MVT::i32;
 154     ValVT = MVT::i32;
 155     if (ArgFlags.isSExt())
 156       LocInfo = CCValAssign::SExt;
 157     else if (ArgFlags.isZExt())
 158       LocInfo = CCValAssign::ZExt;
 159     else
 160       LocInfo = CCValAssign::AExt;
 161   }
 162   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 163     ofst = State.AllocateStack(4, 4);
 164     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 165     return false;
 166   }
 167   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 168     ofst = State.AllocateStack(8, 8);
 169     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 170     return false;
 171   }
 172   llvm_unreachable(nullptr);
 173 }
 174
 175
 176 static bool
 177 CC_Hexagon (unsigned ValNo, MVT ValVT,
 178             MVT LocVT, CCValAssign::LocInfo LocInfo,
 179             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 180
 181   if (ArgFlags.isByVal()) {
 182     // Passed on stack.
 183     unsigned Offset = State.AllocateStack(ArgFlags.getByValSize(),
 184                                           ArgFlags.getByValAlign());
 185     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 186     return false;
 187   }
 188
 189   if (LocVT == MVT::i1 || LocVT == MVT::i8 || LocVT == MVT::i16) {
 190     LocVT = MVT::i32;
 191     ValVT = MVT::i32;
 192     if (ArgFlags.isSExt())
 193       LocInfo = CCValAssign::SExt;
 194     else if (ArgFlags.isZExt())
 195       LocInfo = CCValAssign::ZExt;
 196     else
 197       LocInfo = CCValAssign::AExt;
 198   } else if (LocVT == MVT::v4i8 || LocVT == MVT::v2i16) {
 199     LocVT = MVT::i32;
 200     LocInfo = CCValAssign::BCvt;
 201   } else if (LocVT == MVT::v8i8 || LocVT == MVT::v4i16 || LocVT == MVT::v2i32) {
 202     LocVT = MVT::i64;
 203     LocInfo = CCValAssign::BCvt;
 204   }
 205
 206   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 207     if (!CC_Hexagon32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 208       return false;
 209   }
 210
 211   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 212     if (!CC_Hexagon64(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 213       return false;
 214   }
 215
 216   return true;  // CC didn't match.
 217 }
 218
 219
 220 static bool CC_Hexagon32(unsigned ValNo, MVT ValVT,
 221                          MVT LocVT, CCValAssign::LocInfo LocInfo,
 222                          ISD::ArgFlagsTy ArgFlags, CCState &State) {
 223
 224   static const MCPhysReg RegList[] = {
 225     Hexagon::R0, Hexagon::R1, Hexagon::R2, Hexagon::R3, Hexagon::R4,
 226     Hexagon::R5
 227   };
 228   if (unsigned Reg = State.AllocateReg(RegList)) {
 229     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 230     return false;
 231   }
 232
 233   unsigned Offset = State.AllocateStack(4, 4);
 234   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 235   return false;
 236 }
 237
 238 static bool CC_Hexagon64(unsigned ValNo, MVT ValVT,
 239                          MVT LocVT, CCValAssign::LocInfo LocInfo,
 240                          ISD::ArgFlagsTy ArgFlags, CCState &State) {
 241
 242   if (unsigned Reg = State.AllocateReg(Hexagon::D0)) {
 243     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 244     return false;
 245   }
 246
 247   static const MCPhysReg RegList1[] = {
 248     Hexagon::D1, Hexagon::D2
 249   };
 250   static const MCPhysReg RegList2[] = {
 251     Hexagon::R1, Hexagon::R3
 252   };
 253   if (unsigned Reg = State.AllocateReg(RegList1, RegList2)) {
 254     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 255     return false;
 256   }
 257
 258   unsigned Offset = State.AllocateStack(8, 8, Hexagon::D2);
 259   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 260   return false;
 261 }
 262
 263 static bool RetCC_Hexagon(unsigned ValNo, MVT ValVT,
 264                           MVT LocVT, CCValAssign::LocInfo LocInfo,
 265                           ISD::ArgFlagsTy ArgFlags, CCState &State) {
 266
 267
 268   if (LocVT == MVT::i1 ||
 269       LocVT == MVT::i8 ||
 270       LocVT == MVT::i16) {
 271     LocVT = MVT::i32;
 272     ValVT = MVT::i32;
 273     if (ArgFlags.isSExt())
 274       LocInfo = CCValAssign::SExt;
 275     else if (ArgFlags.isZExt())
 276       LocInfo = CCValAssign::ZExt;
 277     else
 278       LocInfo = CCValAssign::AExt;
 279   } else if (LocVT == MVT::v4i8 || LocVT == MVT::v2i16) {
 280     LocVT = MVT::i32;
 281     LocInfo = CCValAssign::BCvt;
 282   } else if (LocVT == MVT::v8i8 || LocVT == MVT::v4i16 || LocVT == MVT::v2i32) {
 283     LocVT = MVT::i64;
 284     LocInfo = CCValAssign::BCvt;
 285   }
 286
 287   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 288     if (!RetCC_Hexagon32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 289     return false;
 290   }
 291
 292   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 293     if (!RetCC_Hexagon64(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 294     return false;
 295   }
 296
 297   return true;  // CC didn't match.
 298 }
 299
 300 static bool RetCC_Hexagon32(unsigned ValNo, MVT ValVT,
 301                             MVT LocVT, CCValAssign::LocInfo LocInfo,
 302                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 303
 304   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 305     if (unsigned Reg = State.AllocateReg(Hexagon::R0)) {
 306       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 307       return false;
 308     }
 309   }
 310
 311   unsigned Offset = State.AllocateStack(4, 4);
 312   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 313   return false;
 314 }
 315
 316 static bool RetCC_Hexagon64(unsigned ValNo, MVT ValVT,
 317                             MVT LocVT, CCValAssign::LocInfo LocInfo,
 318                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 319   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 320     if (unsigned Reg = State.AllocateReg(Hexagon::D0)) {
 321       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 322       return false;
 323     }
 324   }
 325
 326   unsigned Offset = State.AllocateStack(8, 8);
 327   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 328   return false;
 329 }
 330
 331 SDValue
 332 HexagonTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG)
 333 const {
 334   return SDValue();
 335 }
 336
 337 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 338 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 339 /// specified by the specific parameter attribute. The copy will be passed as
 340 /// a byval function parameter.  Sometimes what we are copying is the end of a
 341 /// larger object, the part that does not fit in registers.
 342 static SDValue
 343 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 344                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 345                           SDLoc dl) {
 346
 347   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 348   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 349                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 350                        /*isTailCall=*/false,
 351                        MachinePointerInfo(), MachinePointerInfo());
 352 }
 353
 354
 355 // LowerReturn - Lower ISD::RET. If a struct is larger than 8 bytes and is
 356 // passed by value, the function prototype is modified to return void and
 357 // the value is stored in memory pointed by a pointer passed by caller.
 358 SDValue
 359 HexagonTargetLowering::LowerReturn(SDValue Chain,
 360                                    CallingConv::ID CallConv, bool isVarArg,
 361                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 362                                    const SmallVectorImpl<SDValue> &OutVals,
 363                                    SDLoc dl, SelectionDAG &DAG) const {
 364
 365   // CCValAssign - represent the assignment of the return value to locations.
 366   SmallVector<CCValAssign, 16> RVLocs;
 367
 368   // CCState - Info about the registers and stack slot.
 369   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
 370                  *DAG.getContext());
 371
 372   // Analyze return values of ISD::RET
 373   CCInfo.AnalyzeReturn(Outs, RetCC_Hexagon);
 374
 375   SDValue Flag;
 376   SmallVector<SDValue, 4> RetOps(1, Chain);
 377
 378   // Copy the result values into the output registers.
 379   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 380     CCValAssign &VA = RVLocs[i];
 381
 382     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), OutVals[i], Flag);
 383
 384     // Guarantee that all emitted copies are stuck together with flags.
 385     Flag = Chain.getValue(1);
 386     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 387   }
 388
 389   RetOps[0] = Chain;  // Update chain.
 390
 391   // Add the flag if we have it.
 392   if (Flag.getNode())
 393     RetOps.push_back(Flag);
 394
 395   return DAG.getNode(HexagonISD::RET_FLAG, dl, MVT::Other, RetOps);
 396 }
 397
 398 bool HexagonTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
 399   // If either no tail call or told not to tail call at all, don't.
 400   if (!CI->isTailCall() || HTM.Options.DisableTailCalls)
 401     return false;
 402
 403   return true;
 404 }
 405
 406 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 407 /// appropriate copies out of appropriate physical registers.  This assumes that
 408 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 409 /// being lowered. Returns a SDNode with the same number of values as the
 410 /// ISD::CALL.
 411 SDValue
 412 HexagonTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 413                                        CallingConv::ID CallConv, bool isVarArg,
 414                                        const
 415                                        SmallVectorImpl<ISD::InputArg> &Ins,
 416                                        SDLoc dl, SelectionDAG &DAG,
 417                                        SmallVectorImpl<SDValue> &InVals,
 418                                        const SmallVectorImpl<SDValue> &OutVals,
 419                                        SDValue Callee) const {
 420
 421   // Assign locations to each value returned by this call.
 422   SmallVector<CCValAssign, 16> RVLocs;
 423
 424   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
 425                  *DAG.getContext());
 426
 427   CCInfo.AnalyzeCallResult(Ins, RetCC_Hexagon);
 428
 429   // Copy all of the result registers out of their specified physreg.
 430   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 431     Chain = DAG.getCopyFromReg(Chain, dl,
 432                                RVLocs[i].getLocReg(),
 433                                RVLocs[i].getValVT(), InFlag).getValue(1);
 434     InFlag = Chain.getValue(2);
 435     InVals.push_back(Chain.getValue(0));
 436   }
 437
 438   return Chain;
 439 }
 440
 441 /// LowerCall - Functions arguments are copied from virtual regs to
 442 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 443 SDValue
 444 HexagonTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
 445                                  SmallVectorImpl<SDValue> &InVals) const {
 446   SelectionDAG &DAG                     = CLI.DAG;
 447   SDLoc &dl                             = CLI.DL;
 448   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 449   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
 450   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
 451   SDValue Chain                         = CLI.Chain;
 452   SDValue Callee                        = CLI.Callee;
 453   bool &isTailCall                      = CLI.IsTailCall;
 454   CallingConv::ID CallConv              = CLI.CallConv;
 455   bool isVarArg                         = CLI.IsVarArg;
 456   bool doesNotReturn                    = CLI.DoesNotReturn;
 457
 458   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
 459   MachineFunction &MF = DAG.getMachineFunction();
 460
 461   // Check for varargs.
 462   int NumNamedVarArgParams = -1;
 463   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Callee))
 464   {
 465     const Function* CalleeFn = nullptr;
 466     Callee = DAG.getTargetGlobalAddress(GA->getGlobal(), dl, MVT::i32);
 467     if ((CalleeFn = dyn_cast<Function>(GA->getGlobal())))
 468     {
 469       // If a function has zero args and is a vararg function, that's
 470       // disallowed so it must be an undeclared function.  Do not assume
 471       // varargs if the callee is undefined.
 472       if (CalleeFn->isVarArg() &&
 473           CalleeFn->getFunctionType()->getNumParams() != 0) {
 474         NumNamedVarArgParams = CalleeFn->getFunctionType()->getNumParams();
 475       }
 476     }
 477   }
 478
 479   // Analyze operands of the call, assigning locations to each operand.
 480   SmallVector<CCValAssign, 16> ArgLocs;
 481   HexagonCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 482                         *DAG.getContext(), NumNamedVarArgParams);
 483
 484   if (isVarArg)
 485     CCInfo.AnalyzeCallOperands(Outs, CC_Hexagon_VarArg);
 486   else
 487     CCInfo.AnalyzeCallOperands(Outs, CC_Hexagon);
 488
 489   if (DAG.getTarget().Options.DisableTailCalls)
 490     isTailCall = false;
 491
 492   if (isTailCall) {
 493     bool StructAttrFlag = MF.getFunction()->hasStructRetAttr();
 494     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
 495                                                    isVarArg, IsStructRet,
 496                                                    StructAttrFlag,
 497                                                    Outs, OutVals, Ins, DAG);
 498     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 499       CCValAssign &VA = ArgLocs[i];
 500       if (VA.isMemLoc()) {
 501         isTailCall = false;
 502         break;
 503       }
 504     }
 505     DEBUG(dbgs() << (isTailCall ? "Eligible for Tail Call\n"
 506                                 : "Argument must be passed on stack. "
 507                                   "Not eligible for Tail Call\n"));
 508   }
 509   // Get a count of how many bytes are to be pushed on the stack.
 510   unsigned NumBytes = CCInfo.getNextStackOffset();
 511   SmallVector<std::pair<unsigned, SDValue>, 16> RegsToPass;
 512   SmallVector<SDValue, 8> MemOpChains;
 513
 514   auto &HRI = *Subtarget.getRegisterInfo();
 515   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, HRI.getStackRegister(),
 516                                         getPointerTy());
 517
 518   // Walk the register/memloc assignments, inserting copies/loads.
 519   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 520     CCValAssign &VA = ArgLocs[i];
 521     SDValue Arg = OutVals[i];
 522     ISD::ArgFlagsTy Flags = Outs[i].Flags;
 523
 524     // Promote the value if needed.
 525     switch (VA.getLocInfo()) {
 526       default:
 527         // Loc info must be one of Full, SExt, ZExt, or AExt.
 528         llvm_unreachable("Unknown loc info!");
 529       case CCValAssign::BCvt:
 530       case CCValAssign::Full:
 531         break;
 532       case CCValAssign::SExt:
 533         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 534         break;
 535       case CCValAssign::ZExt:
 536         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 537         break;
 538       case CCValAssign::AExt:
 539         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 540         break;
 541     }
 542
 543     if (VA.isMemLoc()) {
 544       unsigned LocMemOffset = VA.getLocMemOffset();
 545       SDValue MemAddr = DAG.getConstant(LocMemOffset, StackPtr.getValueType());
 546       MemAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, MemAddr);
 547       if (Flags.isByVal()) {
 548         // The argument is a struct passed by value. According to LLVM, "Arg"
 549         // is is pointer.
 550         MemOpChains.push_back(CreateCopyOfByValArgument(Arg, MemAddr, Chain,
 551                                                         Flags, DAG, dl));
 552       } else {
 553         MachinePointerInfo LocPI = MachinePointerInfo::getStack(LocMemOffset);
 554         SDValue S = DAG.getStore(Chain, dl, Arg, MemAddr, LocPI, false,
 555                                  false, 0);
 556         MemOpChains.push_back(S);
 557       }
 558       continue;
 559     }
 560
 561     // Arguments that can be passed on register must be kept at RegsToPass
 562     // vector.
 563     if (VA.isRegLoc())
 564       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 565   }
 566
 567   // Transform all store nodes into one single node because all store
 568   // nodes are independent of each other.
 569   if (!MemOpChains.empty())
 570     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
 571
 572   if (!isTailCall) {
 573     SDValue C = DAG.getConstant(NumBytes, getPointerTy(), true);
 574     Chain = DAG.getCALLSEQ_START(Chain, C, dl);
 575   }
 576
 577   // Build a sequence of copy-to-reg nodes chained together with token
 578   // chain and flag operands which copy the outgoing args into registers.
 579   // The InFlag in necessary since all emitted instructions must be
 580   // stuck together.
 581   SDValue InFlag;
 582   if (!isTailCall) {
 583     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 584       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 585                                RegsToPass[i].second, InFlag);
 586       InFlag = Chain.getValue(1);
 587     }
 588   } else {
 589     // For tail calls lower the arguments to the 'real' stack slot.
 590     //
 591     // Force all the incoming stack arguments to be loaded from the stack
 592     // before any new outgoing arguments are stored to the stack, because the
 593     // outgoing stack slots may alias the incoming argument stack slots, and
 594     // the alias isn't otherwise explicit. This is slightly more conservative
 595     // than necessary, because it means that each store effectively depends
 596     // on every argument instead of just those arguments it would clobber.
 597     //
 598     // Do not flag preceding copytoreg stuff together with the following stuff.
 599     InFlag = SDValue();
 600     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 601       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 602                                RegsToPass[i].second, InFlag);
 603       InFlag = Chain.getValue(1);
 604     }
 605     InFlag = SDValue();
 606   }
 607
 608   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 609   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 610   // node so that legalize doesn't hack it.
 611   if (flag_aligned_memcpy) {
 612     const char *MemcpyName =
 613       "__hexagon_memcpy_likely_aligned_min32bytes_mult8bytes";
 614     Callee = DAG.getTargetExternalSymbol(MemcpyName, getPointerTy());
 615     flag_aligned_memcpy = false;
 616   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 617     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, getPointerTy());
 618   } else if (ExternalSymbolSDNode *S =
 619              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 620     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 621   }
 622
 623   // Returns a chain & a flag for retval copy to use.
 624   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 625   SmallVector<SDValue, 8> Ops;
 626   Ops.push_back(Chain);
 627   Ops.push_back(Callee);
 628
 629   // Add argument registers to the end of the list so that they are
 630   // known live into the call.
 631   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 632     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 633                                   RegsToPass[i].second.getValueType()));
 634   }
 635
 636   if (InFlag.getNode())
 637     Ops.push_back(InFlag);
 638
 639   if (isTailCall)
 640     return DAG.getNode(HexagonISD::TC_RETURN, dl, NodeTys, Ops);
 641
 642   int OpCode = doesNotReturn ? HexagonISD::CALLv3nr : HexagonISD::CALLv3;
 643   Chain = DAG.getNode(OpCode, dl, NodeTys, Ops);
 644   InFlag = Chain.getValue(1);
 645
 646   // Create the CALLSEQ_END node.
 647   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 648                              DAG.getIntPtrConstant(0, true), InFlag, dl);
 649   InFlag = Chain.getValue(1);
 650
 651   // Handle result values, copying them out of physregs into vregs that we
 652   // return.
 653   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
 654                          InVals, OutVals, Callee);
 655 }
 656
 657 static bool getIndexedAddressParts(SDNode *Ptr, EVT VT,
 658                                    bool isSEXTLoad, SDValue &Base,
 659                                    SDValue &Offset, bool &isInc,
 660                                    SelectionDAG &DAG) {
 661   if (Ptr->getOpcode() != ISD::ADD)
 662     return false;
 663
 664   if (VT == MVT::i64 || VT == MVT::i32 || VT == MVT::i16 || VT == MVT::i8) {
 665     isInc = (Ptr->getOpcode() == ISD::ADD);
 666     Base = Ptr->getOperand(0);
 667     Offset = Ptr->getOperand(1);
 668     // Ensure that Offset is a constant.
 669     return (isa<ConstantSDNode>(Offset));
 670   }
 671
 672   return false;
 673 }
 674
 675 // TODO: Put this function along with the other isS* functions in
 676 // HexagonISelDAGToDAG.cpp into a common file. Or better still, use the
 677 // functions defined in HexagonOperands.td.
 678 static bool Is_PostInc_S4_Offset(SDNode * S, int ShiftAmount) {
 679   ConstantSDNode *N = cast<ConstantSDNode>(S);
 680
 681   // immS4 predicate - True if the immediate fits in a 4-bit sign extended.
 682   // field.
 683   int64_t v = (int64_t)N->getSExtValue();
 684   int64_t m = 0;
 685   if (ShiftAmount > 0) {
 686     m = v % ShiftAmount;
 687     v = v >> ShiftAmount;
 688   }
 689   return (v <= 7) && (v >= -8) && (m == 0);
 690 }
 691
 692 /// getPostIndexedAddressParts - returns true by value, base pointer and
 693 /// offset pointer and addressing mode by reference if this node can be
 694 /// combined with a load / store to form a post-indexed load / store.
 695 bool HexagonTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 696                                                        SDValue &Base,
 697                                                        SDValue &Offset,
 698                                                        ISD::MemIndexedMode &AM,
 699                                                        SelectionDAG &DAG) const
 700 {
 701   EVT VT;
 702   SDValue Ptr;
 703   bool isSEXTLoad = false;
 704
 705   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 706     VT  = LD->getMemoryVT();
 707     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
 708   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 709     VT  = ST->getMemoryVT();
 710     if (ST->getValue().getValueType() == MVT::i64 && ST->isTruncatingStore()) {
 711       return false;
 712     }
 713   } else {
 714     return false;
 715   }
 716
 717   bool isInc = false;
 718   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
 719                                         isInc, DAG);
 720   // ShiftAmount = number of left-shifted bits in the Hexagon instruction.
 721   int ShiftAmount = VT.getSizeInBits() / 16;
 722   if (isLegal && Is_PostInc_S4_Offset(Offset.getNode(), ShiftAmount)) {
 723     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
 724     return true;
 725   }
 726
 727   return false;
 728 }
 729
 730 SDValue HexagonTargetLowering::LowerINLINEASM(SDValue Op,
 731                                               SelectionDAG &DAG) const {
 732   SDNode *Node = Op.getNode();
 733   MachineFunction &MF = DAG.getMachineFunction();
 734   auto &FuncInfo = *MF.getInfo<HexagonMachineFunctionInfo>();
 735   switch (Node->getOpcode()) {
 736     case ISD::INLINEASM: {
 737       unsigned NumOps = Node->getNumOperands();
 738       if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
 739         --NumOps;  // Ignore the flag operand.
 740
 741       for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
 742         if (FuncInfo.hasClobberLR())
 743           break;
 744         unsigned Flags =
 745           cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
 746         unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 747         ++i;  // Skip the ID value.
 748
 749         switch (InlineAsm::getKind(Flags)) {
 750         default: llvm_unreachable("Bad flags!");
 751           case InlineAsm::Kind_RegDef:
 752           case InlineAsm::Kind_RegUse:
 753           case InlineAsm::Kind_Imm:
 754           case InlineAsm::Kind_Clobber:
 755           case InlineAsm::Kind_Mem: {
 756             for (; NumVals; --NumVals, ++i) {}
 757             break;
 758           }
 759           case InlineAsm::Kind_RegDefEarlyClobber: {
 760             for (; NumVals; --NumVals, ++i) {
 761               unsigned Reg =
 762                 cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 763
 764               // Check it to be lr
 765               const HexagonRegisterInfo *QRI = Subtarget.getRegisterInfo();
 766               if (Reg == QRI->getRARegister()) {
 767                 FuncInfo.setHasClobberLR(true);
 768                 break;
 769               }
 770             }
 771             break;
 772           }
 773         }
 774       }
 775     }
 776   } // Node->getOpcode
 777   return Op;
 778 }
 779
 780
 781 //
 782 // Taken from the XCore backend.
 783 //
 784 SDValue HexagonTargetLowering::
 785 LowerBR_JT(SDValue Op, SelectionDAG &DAG) const
 786 {
 787   SDValue Chain = Op.getOperand(0);
 788   SDValue Table = Op.getOperand(1);
 789   SDValue Index = Op.getOperand(2);
 790   SDLoc dl(Op);
 791   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
 792   unsigned JTI = JT->getIndex();
 793   MachineFunction &MF = DAG.getMachineFunction();
 794   const MachineJumpTableInfo *MJTI = MF.getJumpTableInfo();
 795   SDValue TargetJT = DAG.getTargetJumpTable(JT->getIndex(), MVT::i32);
 796
 797   // Mark all jump table targets as address taken.
 798   const std::vector<MachineJumpTableEntry> &JTE = MJTI->getJumpTables();
 799   const std::vector<MachineBasicBlock*> &JTBBs = JTE[JTI].MBBs;
 800   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 801     MachineBasicBlock *MBB = JTBBs[i];
 802     MBB->setHasAddressTaken();
 803     // This line is needed to set the hasAddressTaken flag on the BasicBlock
 804     // object.
 805     BlockAddress::get(const_cast<BasicBlock *>(MBB->getBasicBlock()));
 806   }
 807
 808   SDValue JumpTableBase = DAG.getNode(HexagonISD::JT, dl,
 809                                       getPointerTy(), TargetJT);
 810   SDValue ShiftIndex = DAG.getNode(ISD::SHL, dl, MVT::i32, Index,
 811                                    DAG.getConstant(2, MVT::i32));
 812   SDValue JTAddress = DAG.getNode(ISD::ADD, dl, MVT::i32, JumpTableBase,
 813                                   ShiftIndex);
 814   SDValue LoadTarget = DAG.getLoad(MVT::i32, dl, Chain, JTAddress,
 815                                    MachinePointerInfo(), false, false, false,
 816                                    0);
 817   return DAG.getNode(HexagonISD::BR_JT, dl, MVT::Other, Chain, LoadTarget);
 818 }
 819
 820
 821 SDValue
 822 HexagonTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
 823                                                SelectionDAG &DAG) const {
 824   SDValue Chain = Op.getOperand(0);
 825   SDValue Size = Op.getOperand(1);
 826   SDValue Align = Op.getOperand(2);
 827   SDLoc dl(Op);
 828
 829   ConstantSDNode *AlignConst = dyn_cast<ConstantSDNode>(Align);
 830   assert(AlignConst && "Non-constant Align in LowerDYNAMIC_STACKALLOC");
 831
 832   unsigned A = AlignConst->getSExtValue();
 833   auto &HFI = *Subtarget.getFrameLowering();
 834   // "Zero" means natural stack alignment.
 835   if (A == 0)
 836     A = HFI.getStackAlignment();
 837
 838   DEBUG({
 839     dbgs () << LLVM_FUNCTION_NAME << " Align: " << A << " Size: ";
 840     Size.getNode()->dump(&DAG);
 841     dbgs() << "\n";
 842   });
 843
 844   SDValue AC = DAG.getConstant(A, MVT::i32);
 845   SDVTList VTs = DAG.getVTList(MVT::i32, MVT::Other);
 846   return DAG.getNode(HexagonISD::ALLOCA, dl, VTs, Chain, Size, AC);
 847 }
 848
 849 SDValue
 850 HexagonTargetLowering::LowerFormalArguments(SDValue Chain,
 851                                             CallingConv::ID CallConv,
 852                                             bool isVarArg,
 853                                             const
 854                                             SmallVectorImpl<ISD::InputArg> &Ins,
 855                                             SDLoc dl, SelectionDAG &DAG,
 856                                             SmallVectorImpl<SDValue> &InVals)
 857 const {
 858
 859   MachineFunction &MF = DAG.getMachineFunction();
 860   MachineFrameInfo *MFI = MF.getFrameInfo();
 861   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 862   auto &FuncInfo = *MF.getInfo<HexagonMachineFunctionInfo>();
 863
 864   // Assign locations to all of the incoming arguments.
 865   SmallVector<CCValAssign, 16> ArgLocs;
 866   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 867                  *DAG.getContext());
 868
 869   CCInfo.AnalyzeFormalArguments(Ins, CC_Hexagon);
 870
 871   // For LLVM, in the case when returning a struct by value (>8byte),
 872   // the first argument is a pointer that points to the location on caller's
 873   // stack where the return value will be stored. For Hexagon, the location on
 874   // caller's stack is passed only when the struct size is smaller than (and
 875   // equal to) 8 bytes. If not, no address will be passed into callee and
 876   // callee return the result direclty through R0/R1.
 877
 878   SmallVector<SDValue, 4> MemOps;
 879
 880   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 881     CCValAssign &VA = ArgLocs[i];
 882     ISD::ArgFlagsTy Flags = Ins[i].Flags;
 883     unsigned ObjSize;
 884     unsigned StackLocation;
 885     int FI;
 886
 887     if (   (VA.isRegLoc() && !Flags.isByVal())
 888         || (VA.isRegLoc() && Flags.isByVal() && Flags.getByValSize() > 8)) {
 889       // Arguments passed in registers
 890       // 1. int, long long, ptr args that get allocated in register.
 891       // 2. Large struct that gets an register to put its address in.
 892       EVT RegVT = VA.getLocVT();
 893       if (RegVT == MVT::i8 || RegVT == MVT::i16 ||
 894           RegVT == MVT::i32 || RegVT == MVT::f32) {
 895         unsigned VReg =
 896           RegInfo.createVirtualRegister(&Hexagon::IntRegsRegClass);
 897         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 898         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
 899       } else if (RegVT == MVT::i64 || RegVT == MVT::f64) {
 900         unsigned VReg =
 901           RegInfo.createVirtualRegister(&Hexagon::DoubleRegsRegClass);
 902         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 903         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
 904       } else {
 905         assert (0);
 906       }
 907     } else if (VA.isRegLoc() && Flags.isByVal() && Flags.getByValSize() <= 8) {
 908       assert (0 && "ByValSize must be bigger than 8 bytes");
 909     } else {
 910       // Sanity check.
 911       assert(VA.isMemLoc());
 912
 913       if (Flags.isByVal()) {
 914         // If it's a byval parameter, then we need to compute the
 915         // "real" size, not the size of the pointer.
 916         ObjSize = Flags.getByValSize();
 917       } else {
 918         ObjSize = VA.getLocVT().getStoreSizeInBits() >> 3;
 919       }
 920
 921       StackLocation = HEXAGON_LRFP_SIZE + VA.getLocMemOffset();
 922       // Create the frame index object for this incoming parameter...
 923       FI = MFI->CreateFixedObject(ObjSize, StackLocation, true);
 924
 925       // Create the SelectionDAG nodes cordl, responding to a load
 926       // from this parameter.
 927       SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 928
 929       if (Flags.isByVal()) {
 930         // If it's a pass-by-value aggregate, then do not dereference the stack
 931         // location. Instead, we should generate a reference to the stack
 932         // location.
 933         InVals.push_back(FIN);
 934       } else {
 935         InVals.push_back(DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
 936                                      MachinePointerInfo(), false, false,
 937                                      false, 0));
 938       }
 939     }
 940   }
 941
 942   if (!MemOps.empty())
 943     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
 944
 945   if (isVarArg) {
 946     // This will point to the next argument passed via stack.
 947     int FrameIndex = MFI->CreateFixedObject(Hexagon_PointerSize,
 948                                             HEXAGON_LRFP_SIZE +
 949                                             CCInfo.getNextStackOffset(),
 950                                             true);
 951     FuncInfo.setVarArgsFrameIndex(FrameIndex);
 952   }
 953
 954   return Chain;
 955 }
 956
 957 SDValue
 958 HexagonTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
 959   // VASTART stores the address of the VarArgsFrameIndex slot into the
 960   // memory location argument.
 961   MachineFunction &MF = DAG.getMachineFunction();
 962   HexagonMachineFunctionInfo *QFI = MF.getInfo<HexagonMachineFunctionInfo>();
 963   SDValue Addr = DAG.getFrameIndex(QFI->getVarArgsFrameIndex(), MVT::i32);
 964   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 965   return DAG.getStore(Op.getOperand(0), SDLoc(Op), Addr,
 966                       Op.getOperand(1), MachinePointerInfo(SV), false,
 967                       false, 0);
 968 }
 969
 970 // Creates a SPLAT instruction for a constant value VAL.
 971 static SDValue createSplat(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue Val) {
 972   if (VT.getSimpleVT() == MVT::v4i8)
 973     return DAG.getNode(HexagonISD::VSPLATB, dl, VT, Val);
 974
 975   if (VT.getSimpleVT() == MVT::v4i16)
 976     return DAG.getNode(HexagonISD::VSPLATH, dl, VT, Val);
 977
 978   return SDValue();
 979 }
 980
 981 static bool isSExtFree(SDValue N) {
 982   // A sign-extend of a truncate of a sign-extend is free.
 983   if (N.getOpcode() == ISD::TRUNCATE &&
 984       N.getOperand(0).getOpcode() == ISD::AssertSext)
 985     return true;
 986   // We have sign-extended loads.
 987   if (N.getOpcode() == ISD::LOAD)
 988     return true;
 989   return false;
 990 }
 991
 992 SDValue HexagonTargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
 993   SDLoc dl(Op);
 994   SDValue InpVal = Op.getOperand(0);
 995   if (isa<ConstantSDNode>(InpVal)) {
 996     uint64_t V = cast<ConstantSDNode>(InpVal)->getZExtValue();
 997     return DAG.getTargetConstant(countPopulation(V), MVT::i64);
 998   }
 999   SDValue PopOut = DAG.getNode(HexagonISD::POPCOUNT, dl, MVT::i32, InpVal);
1000   return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, PopOut);
1001 }
1002
1003 SDValue HexagonTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1004   SDLoc dl(Op);
1005
1006   SDValue LHS = Op.getOperand(0);
1007   SDValue RHS = Op.getOperand(1);
1008   SDValue Cmp = Op.getOperand(2);
1009   ISD::CondCode CC = cast<CondCodeSDNode>(Cmp)->get();
1010
1011   EVT VT = Op.getValueType();
1012   EVT LHSVT = LHS.getValueType();
1013   EVT RHSVT = RHS.getValueType();
1014
1015   if (LHSVT == MVT::v2i16) {
1016     assert(ISD::isSignedIntSetCC(CC) || ISD::isUnsignedIntSetCC(CC));
1017     unsigned ExtOpc = ISD::isSignedIntSetCC(CC) ? ISD::SIGN_EXTEND
1018                                                 : ISD::ZERO_EXTEND;
1019     SDValue LX = DAG.getNode(ExtOpc, dl, MVT::v2i32, LHS);
1020     SDValue RX = DAG.getNode(ExtOpc, dl, MVT::v2i32, RHS);
1021     SDValue SC = DAG.getNode(ISD::SETCC, dl, MVT::v2i1, LX, RX, Cmp);
1022     return SC;
1023   }
1024
1025   // Treat all other vector types as legal.
1026   if (VT.isVector())
1027     return Op;
1028
1029   // Equals and not equals should use sign-extend, not zero-extend, since
1030   // we can represent small negative values in the compare instructions.
1031   // The LLVM default is to use zero-extend arbitrarily in these cases.
1032   if ((CC == ISD::SETEQ || CC == ISD::SETNE) &&
1033       (RHSVT == MVT::i8 || RHSVT == MVT::i16) &&
1034       (LHSVT == MVT::i8 || LHSVT == MVT::i16)) {
1035     ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS);
1036     if (C && C->getAPIntValue().isNegative()) {
1037       LHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, LHS);
1038       RHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, RHS);
1039       return DAG.getNode(ISD::SETCC, dl, Op.getValueType(),
1040                          LHS, RHS, Op.getOperand(2));
1041     }
1042     if (isSExtFree(LHS) || isSExtFree(RHS)) {
1043       LHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, LHS);
1044       RHS = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i32, RHS);
1045       return DAG.getNode(ISD::SETCC, dl, Op.getValueType(),
1046                          LHS, RHS, Op.getOperand(2));
1047     }
1048   }
1049   return SDValue();
1050 }
1051
1052 SDValue HexagonTargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG)
1053       const {
1054   SDValue PredOp = Op.getOperand(0);
1055   SDValue Op1 = Op.getOperand(1), Op2 = Op.getOperand(2);
1056   EVT OpVT = Op1.getValueType();
1057   SDLoc DL(Op);
1058
1059   if (OpVT == MVT::v2i16) {
1060     SDValue X1 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v2i32, Op1);
1061     SDValue X2 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v2i32, Op2);
1062     SDValue SL = DAG.getNode(ISD::VSELECT, DL, MVT::v2i32, PredOp, X1, X2);
1063     SDValue TR = DAG.getNode(ISD::TRUNCATE, DL, MVT::v2i16, SL);
1064     return TR;
1065   }
1066
1067   return SDValue();
1068 }
1069
1070 // Handle only specific vector loads.
1071 SDValue HexagonTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1072   EVT VT = Op.getValueType();
1073   SDLoc DL(Op);
1074   LoadSDNode *LoadNode = cast<LoadSDNode>(Op);
1075   SDValue Chain = LoadNode->getChain();
1076   SDValue Ptr = Op.getOperand(1);
1077   SDValue LoweredLoad;
1078   SDValue Result;
1079   SDValue Base = LoadNode->getBasePtr();
1080   ISD::LoadExtType Ext = LoadNode->getExtensionType();
1081   unsigned Alignment = LoadNode->getAlignment();
1082   SDValue LoadChain;
1083
1084   if(Ext == ISD::NON_EXTLOAD)
1085     Ext = ISD::ZEXTLOAD;
1086
1087   if (VT == MVT::v4i16) {
1088     if (Alignment == 2) {
1089       SDValue Loads[4];
1090       // Base load.
1091       Loads[0] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Base,
1092                                 LoadNode->getPointerInfo(), MVT::i16,
1093                                 LoadNode->isVolatile(),
1094                                 LoadNode->isNonTemporal(),
1095                                 LoadNode->isInvariant(),
1096                                 Alignment);
1097       // Base+2 load.
1098       SDValue Increment = DAG.getConstant(2, MVT::i32);
1099       Ptr = DAG.getNode(ISD::ADD, DL, Base.getValueType(), Base, Increment);
1100       Loads[1] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Ptr,
1101                                 LoadNode->getPointerInfo(), MVT::i16,
1102                                 LoadNode->isVolatile(),
1103                                 LoadNode->isNonTemporal(),
1104                                 LoadNode->isInvariant(),
1105                                 Alignment);
1106       // SHL 16, then OR base and base+2.
1107       SDValue ShiftAmount = DAG.getConstant(16, MVT::i32);
1108       SDValue Tmp1 = DAG.getNode(ISD::SHL, DL, MVT::i32, Loads[1], ShiftAmount);
1109       SDValue Tmp2 = DAG.getNode(ISD::OR, DL, MVT::i32, Tmp1, Loads[0]);
1110       // Base + 4.
1111       Increment = DAG.getConstant(4, MVT::i32);
1112       Ptr = DAG.getNode(ISD::ADD, DL, Base.getValueType(), Base, Increment);
1113       Loads[2] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Ptr,
1114                                 LoadNode->getPointerInfo(), MVT::i16,
1115                                 LoadNode->isVolatile(),
1116                                 LoadNode->isNonTemporal(),
1117                                 LoadNode->isInvariant(),
1118                                 Alignment);
1119       // Base + 6.
1120       Increment = DAG.getConstant(6, MVT::i32);
1121       Ptr = DAG.getNode(ISD::ADD, DL, Base.getValueType(), Base, Increment);
1122       Loads[3] = DAG.getExtLoad(Ext, DL, MVT::i32, Chain, Ptr,
1123                                 LoadNode->getPointerInfo(), MVT::i16,
1124                                 LoadNode->isVolatile(),
1125                                 LoadNode->isNonTemporal(),
1126                                 LoadNode->isInvariant(),
1127                                 Alignment);
1128       // SHL 16, then OR base+4 and base+6.
1129       Tmp1 = DAG.getNode(ISD::SHL, DL, MVT::i32, Loads[3], ShiftAmount);
1130       SDValue Tmp4 = DAG.getNode(ISD::OR, DL, MVT::i32, Tmp1, Loads[2]);
1131       // Combine to i64. This could be optimised out later if we can
1132       // affect reg allocation of this code.
1133       Result = DAG.getNode(HexagonISD::COMBINE, DL, MVT::i64, Tmp4, Tmp2);
1134       LoadChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
1135                               Loads[0].getValue(1), Loads[1].getValue(1),
1136                               Loads[2].getValue(1), Loads[3].getValue(1));
1137     } else {
1138       // Perform default type expansion.
1139       Result = DAG.getLoad(MVT::i64, DL, Chain, Ptr, LoadNode->getPointerInfo(),
1140                            LoadNode->isVolatile(), LoadNode->isNonTemporal(),
1141                           LoadNode->isInvariant(), LoadNode->getAlignment());
1142       LoadChain = Result.getValue(1);
1143     }
1144   } else
1145     llvm_unreachable("Custom lowering unsupported load");
1146
1147   Result = DAG.getNode(ISD::BITCAST, DL, VT, Result);
1148   // Since we pretend to lower a load, we need the original chain
1149   // info attached to the result.
1150   SDValue Ops[] = { Result, LoadChain };
1151
1152   return DAG.getMergeValues(Ops, DL);
1153 }
1154
1155
1156 SDValue
1157 HexagonTargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
1158   EVT ValTy = Op.getValueType();
1159   SDLoc dl(Op);
1160   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1161   SDValue Res;
1162   if (CP->isMachineConstantPoolEntry())
1163     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), ValTy,
1164                                     CP->getAlignment());
1165   else
1166     Res = DAG.getTargetConstantPool(CP->getConstVal(), ValTy,
1167                                     CP->getAlignment());
1168   return DAG.getNode(HexagonISD::CP, dl, ValTy, Res);
1169 }
1170
1171 SDValue
1172 HexagonTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const {
1173   const HexagonRegisterInfo &HRI = *Subtarget.getRegisterInfo();
1174   MachineFunction &MF = DAG.getMachineFunction();
1175   MachineFrameInfo &MFI = *MF.getFrameInfo();
1176   MFI.setReturnAddressIsTaken(true);
1177
1178   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
1179     return SDValue();
1180
1181   EVT VT = Op.getValueType();
1182   SDLoc dl(Op);
1183   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1184   if (Depth) {
1185     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
1186     SDValue Offset = DAG.getConstant(4, MVT::i32);
1187     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
1188                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
1189                        MachinePointerInfo(), false, false, false, 0);
1190   }
1191
1192   // Return LR, which contains the return address. Mark it an implicit live-in.
1193   unsigned Reg = MF.addLiveIn(HRI.getRARegister(), getRegClassFor(MVT::i32));
1194   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
1195 }
1196
1197 SDValue
1198 HexagonTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
1199   const HexagonRegisterInfo &HRI = *Subtarget.getRegisterInfo();
1200   MachineFrameInfo &MFI = *DAG.getMachineFunction().getFrameInfo();
1201   MFI.setFrameAddressIsTaken(true);
1202
1203   EVT VT = Op.getValueType();
1204   SDLoc dl(Op);
1205   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1206   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
1207                                          HRI.getFrameRegister(), VT);
1208   while (Depth--)
1209     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
1210                             MachinePointerInfo(),
1211                             false, false, false, 0);
1212   return FrameAddr;
1213 }
1214
1215 SDValue HexagonTargetLowering::LowerATOMIC_FENCE(SDValue Op,
1216                                                  SelectionDAG& DAG) const {
1217   SDLoc dl(Op);
1218   return DAG.getNode(HexagonISD::BARRIER, dl, MVT::Other, Op.getOperand(0));
1219 }
1220
1221
1222 SDValue HexagonTargetLowering::LowerGLOBALADDRESS(SDValue Op,
1223                                                   SelectionDAG &DAG) const {
1224   SDValue Result;
1225   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1226   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
1227   SDLoc dl(Op);
1228   Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
1229
1230   const HexagonTargetObjectFile *TLOF =
1231       static_cast<const HexagonTargetObjectFile *>(
1232           getTargetMachine().getObjFileLowering());
1233   if (TLOF->IsGlobalInSmallSection(GV, getTargetMachine())) {
1234     return DAG.getNode(HexagonISD::CONST32_GP, dl, getPointerTy(), Result);
1235   }
1236
1237   return DAG.getNode(HexagonISD::CONST32, dl, getPointerTy(), Result);
1238 }
1239
1240 // Specifies that for loads and stores VT can be promoted to PromotedLdStVT.
1241 void HexagonTargetLowering::promoteLdStType(EVT VT, EVT PromotedLdStVT) {
1242   if (VT != PromotedLdStVT) {
1243     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
1244     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(),
1245                       PromotedLdStVT.getSimpleVT());
1246
1247     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
1248     AddPromotedToType(ISD::STORE, VT.getSimpleVT(),
1249                       PromotedLdStVT.getSimpleVT());
1250   }
1251 }
1252
1253 SDValue
1254 HexagonTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
1255   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1256   SDValue BA_SD =  DAG.getTargetBlockAddress(BA, MVT::i32);
1257   SDLoc dl(Op);
1258   return DAG.getNode(HexagonISD::CONST32_GP, dl, getPointerTy(), BA_SD);
1259 }
1260
1261 //===----------------------------------------------------------------------===//
1262 // TargetLowering Implementation
1263 //===----------------------------------------------------------------------===//
1264
1265 HexagonTargetLowering::HexagonTargetLowering(const TargetMachine &TM,
1266                                              const HexagonSubtarget &STI)
1267     : TargetLowering(TM), HTM(static_cast<const HexagonTargetMachine&>(TM)),
1268       Subtarget(STI) {
1269   bool IsV4 = !Subtarget.hasV5TOps();
1270   auto &HRI = *Subtarget.getRegisterInfo();
1271
1272   setPrefLoopAlignment(4);
1273   setPrefFunctionAlignment(4);
1274   setMinFunctionAlignment(2);
1275   setInsertFencesForAtomic(false);
1276   setExceptionPointerRegister(Hexagon::R0);
1277   setExceptionSelectorRegister(Hexagon::R1);
1278   setStackPointerRegisterToSaveRestore(HRI.getStackRegister());
1279
1280   if (EnableHexSDNodeSched)
1281     setSchedulingPreference(Sched::VLIW);
1282   else
1283     setSchedulingPreference(Sched::Source);
1284
1285   // Limits for inline expansion of memcpy/memmove
1286   MaxStoresPerMemcpy = MaxStoresPerMemcpyCL;
1287   MaxStoresPerMemcpyOptSize = MaxStoresPerMemcpyOptSizeCL;
1288   MaxStoresPerMemmove = MaxStoresPerMemmoveCL;
1289   MaxStoresPerMemmoveOptSize = MaxStoresPerMemmoveOptSizeCL;
1290   MaxStoresPerMemset = MaxStoresPerMemsetCL;
1291   MaxStoresPerMemsetOptSize = MaxStoresPerMemsetOptSizeCL;
1292
1293   //
1294   // Set up register classes.
1295   //
1296
1297   addRegisterClass(MVT::i1,    &Hexagon::PredRegsRegClass);
1298   addRegisterClass(MVT::v2i1,  &Hexagon::PredRegsRegClass);  // bbbbaaaa
1299   addRegisterClass(MVT::v4i1,  &Hexagon::PredRegsRegClass);  // ddccbbaa
1300   addRegisterClass(MVT::v8i1,  &Hexagon::PredRegsRegClass);  // hgfedcba
1301   addRegisterClass(MVT::i32,   &Hexagon::IntRegsRegClass);
1302   addRegisterClass(MVT::v4i8,  &Hexagon::IntRegsRegClass);
1303   addRegisterClass(MVT::v2i16, &Hexagon::IntRegsRegClass);
1304   addRegisterClass(MVT::i64,   &Hexagon::DoubleRegsRegClass);
1305   addRegisterClass(MVT::v8i8,  &Hexagon::DoubleRegsRegClass);
1306   addRegisterClass(MVT::v4i16, &Hexagon::DoubleRegsRegClass);
1307   addRegisterClass(MVT::v2i32, &Hexagon::DoubleRegsRegClass);
1308
1309   if (Subtarget.hasV5TOps()) {
1310     addRegisterClass(MVT::f32, &Hexagon::IntRegsRegClass);
1311     addRegisterClass(MVT::f64, &Hexagon::DoubleRegsRegClass);
1312   }
1313
1314   //
1315   // Handling of scalar operations.
1316   //
1317   // All operations default to "legal", except:
1318   // - indexed loads and stores (pre-/post-incremented),
1319   // - ANY_EXTEND_VECTOR_INREG, ATOMIC_CMP_SWAP_WITH_SUCCESS, CONCAT_VECTORS,
1320   //   ConstantFP, DEBUGTRAP, FCEIL, FCOPYSIGN, FEXP, FEXP2, FFLOOR, FGETSIGN,
1321   //   FLOG, FLOG2, FLOG10, FMAXNUM, FMINNUM, FNEARBYINT, FRINT, FROUND, TRAP,
1322   //   FTRUNC, PREFETCH, SIGN_EXTEND_VECTOR_INREG, ZERO_EXTEND_VECTOR_INREG,
1323   // which default to "expand" for at least one type.
1324
1325   // Misc operations.
1326   setOperationAction(ISD::ConstantFP, MVT::f32, Legal); // Default: expand
1327   setOperationAction(ISD::ConstantFP, MVT::f64, Legal); // Default: expand
1328
1329   setOperationAction(ISD::ConstantPool, MVT::i32, Custom);
1330   setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
1331   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
1332   setOperationAction(ISD::INLINEASM, MVT::Other, Custom);
1333   setOperationAction(ISD::EH_RETURN, MVT::Other, Custom);
1334   setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
1335
1336   // Custom legalize GlobalAddress nodes into CONST32.
1337   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
1338   setOperationAction(ISD::GlobalAddress, MVT::i8,  Custom);
1339   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
1340
1341   // Hexagon needs to optimize cases with negative constants.
1342   setOperationAction(ISD::SETCC, MVT::i8,  Custom);
1343   setOperationAction(ISD::SETCC, MVT::i16, Custom);
1344
1345   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
1346   setOperationAction(ISD::VASTART, MVT::Other, Custom);
1347   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
1348   setOperationAction(ISD::VAARG,   MVT::Other, Expand);
1349
1350   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
1351   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
1352   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
1353
1354   if (EmitJumpTables)
1355     setOperationAction(ISD::BR_JT, MVT::Other, Custom);
1356   else
1357     setOperationAction(ISD::BR_JT, MVT::Other, Expand);
1358   // Increase jump tables cutover to 5, was 4.
1359   setMinimumJumpTableEntries(MinimumJumpTables);
1360
1361   // Hexagon has instructions for add/sub with carry. The problem with
1362   // modeling these instructions is that they produce 2 results: Rdd and Px.
1363   // To model the update of Px, we will have to use Defs[p0..p3] which will
1364   // cause any predicate live range to spill. So, we pretend we dont't have
1365   // these instructions.
1366   setOperationAction(ISD::ADDE, MVT::i8,  Expand);
1367   setOperationAction(ISD::ADDE, MVT::i16, Expand);
1368   setOperationAction(ISD::ADDE, MVT::i32, Expand);
1369   setOperationAction(ISD::ADDE, MVT::i64, Expand);
1370   setOperationAction(ISD::SUBE, MVT::i8,  Expand);
1371   setOperationAction(ISD::SUBE, MVT::i16, Expand);
1372   setOperationAction(ISD::SUBE, MVT::i32, Expand);
1373   setOperationAction(ISD::SUBE, MVT::i64, Expand);
1374   setOperationAction(ISD::ADDC, MVT::i8,  Expand);
1375   setOperationAction(ISD::ADDC, MVT::i16, Expand);
1376   setOperationAction(ISD::ADDC, MVT::i32, Expand);
1377   setOperationAction(ISD::ADDC, MVT::i64, Expand);
1378   setOperationAction(ISD::SUBC, MVT::i8,  Expand);
1379   setOperationAction(ISD::SUBC, MVT::i16, Expand);
1380   setOperationAction(ISD::SUBC, MVT::i32, Expand);
1381   setOperationAction(ISD::SUBC, MVT::i64, Expand);
1382
1383   // Only add and sub that detect overflow are the saturating ones.
1384   for (MVT VT : MVT::integer_valuetypes()) {
1385     setOperationAction(ISD::UADDO, VT, Expand);
1386     setOperationAction(ISD::SADDO, VT, Expand);
1387     setOperationAction(ISD::USUBO, VT, Expand);
1388     setOperationAction(ISD::SSUBO, VT, Expand);
1389   }
1390
1391   setOperationAction(ISD::CTLZ, MVT::i8,  Promote);
1392   setOperationAction(ISD::CTLZ, MVT::i16, Promote);
1393   setOperationAction(ISD::CTTZ, MVT::i8,  Promote);
1394   setOperationAction(ISD::CTTZ, MVT::i16, Promote);
1395   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8,  Promote);
1396   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16, Promote);
1397   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i8,  Promote);
1398   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16, Promote);
1399
1400   // In V5, popcount can count # of 1s in i64 but returns i32.
1401   // On V4 it will be expanded (set later).
1402   setOperationAction(ISD::CTPOP, MVT::i8,  Promote);
1403   setOperationAction(ISD::CTPOP, MVT::i16, Promote);
1404   setOperationAction(ISD::CTPOP, MVT::i32, Promote);
1405   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
1406
1407   // We custom lower i64 to i64 mul, so that it is not considered as a legal
1408   // operation. There is a pattern that will match i64 mul and transform it
1409   // to a series of instructions.
1410   setOperationAction(ISD::MUL,   MVT::i64, Expand);
1411   setOperationAction(ISD::MULHS, MVT::i64, Expand);
1412
1413   for (unsigned IntExpOp :
1414        {ISD::SDIV, ISD::UDIV, ISD::SREM, ISD::UREM, ISD::SDIVREM, ISD::UDIVREM,
1415         ISD::ROTL, ISD::ROTR, ISD::BSWAP, ISD::SHL_PARTS, ISD::SRA_PARTS,
1416         ISD::SRL_PARTS, ISD::SMUL_LOHI, ISD::UMUL_LOHI}) {
1417     setOperationAction(IntExpOp, MVT::i32, Expand);
1418     setOperationAction(IntExpOp, MVT::i64, Expand);
1419   }
1420
1421   for (unsigned FPExpOp :
1422        {ISD::FDIV, ISD::FREM, ISD::FSQRT, ISD::FSIN, ISD::FCOS, ISD::FSINCOS,
1423         ISD::FPOW, ISD::FCOPYSIGN}) {
1424     setOperationAction(FPExpOp, MVT::f32, Expand);
1425     setOperationAction(FPExpOp, MVT::f64, Expand);
1426   }
1427
1428   // No extending loads from i32.
1429   for (MVT VT : MVT::integer_valuetypes()) {
1430     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i32, Expand);
1431     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i32, Expand);
1432     setLoadExtAction(ISD::EXTLOAD,  VT, MVT::i32, Expand);
1433   }
1434   // Turn FP truncstore into trunc + store.
1435   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
1436   // Turn FP extload into load/fextend.
1437   for (MVT VT : MVT::fp_valuetypes())
1438     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
1439
1440   // Expand BR_CC and SELECT_CC for all integer and fp types.
1441   for (MVT VT : MVT::integer_valuetypes()) {
1442     setOperationAction(ISD::BR_CC,     VT, Expand);
1443     setOperationAction(ISD::SELECT_CC, VT, Expand);
1444   }
1445   for (MVT VT : MVT::fp_valuetypes()) {
1446     setOperationAction(ISD::BR_CC,     VT, Expand);
1447     setOperationAction(ISD::SELECT_CC, VT, Expand);
1448   }
1449   setOperationAction(ISD::BR_CC, MVT::Other, Expand);
1450
1451   //
1452   // Handling of vector operations.
1453   //
1454
1455   // Custom lower v4i16 load only. Let v4i16 store to be
1456   // promoted for now.
1457   promoteLdStType(MVT::v4i8,  MVT::i32);
1458   promoteLdStType(MVT::v2i16, MVT::i32);
1459   promoteLdStType(MVT::v8i8,  MVT::i64);
1460   promoteLdStType(MVT::v2i32, MVT::i64);
1461
1462   setOperationAction(ISD::LOAD,  MVT::v4i16, Custom);
1463   setOperationAction(ISD::STORE, MVT::v4i16, Promote);
1464   AddPromotedToType(ISD::LOAD,  MVT::v4i16, MVT::i64);
1465   AddPromotedToType(ISD::STORE, MVT::v4i16, MVT::i64);
1466
1467   // Set the action for vector operations to "expand", then override it with
1468   // either "custom" or "legal" for specific cases.
1469   static unsigned VectExpOps[] = {
1470     // Integer arithmetic:
1471     ISD::ADD,     ISD::SUB,     ISD::MUL,     ISD::SDIV,    ISD::UDIV,
1472     ISD::SREM,    ISD::UREM,    ISD::SDIVREM, ISD::UDIVREM, ISD::ADDC,
1473     ISD::SUBC,    ISD::SADDO,   ISD::UADDO,   ISD::SSUBO,   ISD::USUBO,
1474     ISD::SMUL_LOHI,             ISD::UMUL_LOHI,
1475     // Logical/bit:
1476     ISD::AND,     ISD::OR,      ISD::XOR,     ISD::ROTL,    ISD::ROTR,
1477     ISD::CTPOP,   ISD::CTLZ,    ISD::CTTZ,    ISD::CTLZ_ZERO_UNDEF,
1478     ISD::CTTZ_ZERO_UNDEF,
1479     // Floating point arithmetic/math functions:
1480     ISD::FADD,    ISD::FSUB,    ISD::FMUL,    ISD::FMA,     ISD::FDIV,
1481     ISD::FREM,    ISD::FNEG,    ISD::FABS,    ISD::FSQRT,   ISD::FSIN,
1482     ISD::FCOS,    ISD::FPOWI,   ISD::FPOW,    ISD::FLOG,    ISD::FLOG2,
1483     ISD::FLOG10,  ISD::FEXP,    ISD::FEXP2,   ISD::FCEIL,   ISD::FTRUNC,
1484     ISD::FRINT,   ISD::FNEARBYINT,            ISD::FROUND,  ISD::FFLOOR,
1485     ISD::FMINNUM, ISD::FMAXNUM, ISD::FSINCOS,
1486     // Misc:
1487     ISD::SELECT,  ISD::ConstantPool,
1488     // Vector:
1489     ISD::BUILD_VECTOR,          ISD::SCALAR_TO_VECTOR,
1490     ISD::EXTRACT_VECTOR_ELT,    ISD::INSERT_VECTOR_ELT,
1491     ISD::EXTRACT_SUBVECTOR,     ISD::INSERT_SUBVECTOR,
1492     ISD::CONCAT_VECTORS,        ISD::VECTOR_SHUFFLE
1493   };
1494
1495   for (MVT VT : MVT::vector_valuetypes()) {
1496     for (unsigned VectExpOp : VectExpOps)
1497       setOperationAction(VectExpOp, VT, Expand);
1498
1499     // Expand all extended loads and truncating stores:
1500     for (MVT TargetVT : MVT::vector_valuetypes()) {
1501       setLoadExtAction(ISD::EXTLOAD, TargetVT, VT, Expand);
1502       setTruncStoreAction(VT, TargetVT, Expand);
1503     }
1504
1505     setOperationAction(ISD::SRA, VT, Custom);
1506     setOperationAction(ISD::SHL, VT, Custom);
1507     setOperationAction(ISD::SRL, VT, Custom);
1508   }
1509
1510   // Types natively supported:
1511   for (MVT NativeVT : {MVT::v2i1, MVT::v4i1, MVT::v8i1, MVT::v32i1, MVT::v64i1,
1512                        MVT::v4i8, MVT::v8i8, MVT::v2i16, MVT::v4i16, MVT::v1i32,
1513                        MVT::v2i32, MVT::v1i64}) {
1514     setOperationAction(ISD::BUILD_VECTOR,       NativeVT, Custom);
1515     setOperationAction(ISD::EXTRACT_VECTOR_ELT, NativeVT, Custom);
1516     setOperationAction(ISD::INSERT_VECTOR_ELT,  NativeVT, Custom);
1517     setOperationAction(ISD::EXTRACT_SUBVECTOR,  NativeVT, Custom);
1518     setOperationAction(ISD::INSERT_SUBVECTOR,   NativeVT, Custom);
1519     setOperationAction(ISD::CONCAT_VECTORS,     NativeVT, Custom);
1520
1521     setOperationAction(ISD::ADD, NativeVT, Legal);
1522     setOperationAction(ISD::SUB, NativeVT, Legal);
1523     setOperationAction(ISD::MUL, NativeVT, Legal);
1524     setOperationAction(ISD::AND, NativeVT, Legal);
1525     setOperationAction(ISD::OR,  NativeVT, Legal);
1526     setOperationAction(ISD::XOR, NativeVT, Legal);
1527   }
1528
1529   setOperationAction(ISD::SETCC,          MVT::v2i16, Custom);
1530   setOperationAction(ISD::VSELECT,        MVT::v2i16, Custom);
1531   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v4i16, Custom);
1532   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i8,  Custom);
1533
1534   // Subtarget-specific operation actions.
1535   //
1536   if (Subtarget.hasV5TOps()) {
1537     setOperationAction(ISD::FMA,  MVT::f64, Expand);
1538     setOperationAction(ISD::FADD, MVT::f64, Expand);
1539     setOperationAction(ISD::FSUB, MVT::f64, Expand);
1540     setOperationAction(ISD::FMUL, MVT::f64, Expand);
1541
1542     setOperationAction(ISD::FP_TO_UINT, MVT::i1,  Promote);
1543     setOperationAction(ISD::FP_TO_UINT, MVT::i8,  Promote);
1544     setOperationAction(ISD::FP_TO_UINT, MVT::i16, Promote);
1545     setOperationAction(ISD::FP_TO_SINT, MVT::i1,  Promote);
1546     setOperationAction(ISD::FP_TO_SINT, MVT::i8,  Promote);
1547     setOperationAction(ISD::FP_TO_SINT, MVT::i16, Promote);
1548     setOperationAction(ISD::UINT_TO_FP, MVT::i1,  Promote);
1549     setOperationAction(ISD::UINT_TO_FP, MVT::i8,  Promote);
1550     setOperationAction(ISD::UINT_TO_FP, MVT::i16, Promote);
1551     setOperationAction(ISD::SINT_TO_FP, MVT::i1,  Promote);
1552     setOperationAction(ISD::SINT_TO_FP, MVT::i8,  Promote);
1553     setOperationAction(ISD::SINT_TO_FP, MVT::i16, Promote);
1554
1555   } else { // V4
1556     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
1557     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Expand);
1558     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
1559     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
1560     setOperationAction(ISD::FP_TO_SINT, MVT::f64, Expand);
1561     setOperationAction(ISD::FP_TO_SINT, MVT::f32, Expand);
1562     setOperationAction(ISD::FP_EXTEND,  MVT::f32, Expand);
1563     setOperationAction(ISD::FP_ROUND,   MVT::f64, Expand);
1564     setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
1565
1566     setOperationAction(ISD::CTPOP, MVT::i8,  Expand);
1567     setOperationAction(ISD::CTPOP, MVT::i16, Expand);
1568     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
1569     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
1570
1571     // Expand these operations for both f32 and f64:
1572     for (unsigned FPExpOpV4 :
1573          {ISD::FADD, ISD::FSUB, ISD::FMUL, ISD::FABS, ISD::FNEG, ISD::FMA}) {
1574       setOperationAction(FPExpOpV4, MVT::f32, Expand);
1575       setOperationAction(FPExpOpV4, MVT::f64, Expand);
1576     }
1577
1578     for (ISD::CondCode FPExpCCV4 :
1579          {ISD::SETOEQ, ISD::SETOGT, ISD::SETOLT, ISD::SETOGE, ISD::SETOLE,
1580           ISD::SETUO, ISD::SETO}) {
1581       setCondCodeAction(FPExpCCV4, MVT::f32, Expand);
1582       setCondCodeAction(FPExpCCV4, MVT::f64, Expand);
1583     }
1584   }
1585
1586   // Handling of indexed loads/stores: default is "expand".
1587   //
1588   for (MVT LSXTy : {MVT::i8, MVT::i16, MVT::i32, MVT::i64}) {
1589     setIndexedLoadAction(ISD::POST_INC, LSXTy, Legal);
1590     setIndexedStoreAction(ISD::POST_INC, LSXTy, Legal);
1591   }
1592
1593   computeRegisterProperties(&HRI);
1594
1595   //
1596   // Library calls for unsupported operations
1597   //
1598   bool FastMath  = EnableFastMath;
1599
1600   setLibcallName(RTLIB::SDIV_I32, "__hexagon_divsi3");
1601   setLibcallName(RTLIB::SDIV_I64, "__hexagon_divdi3");
1602   setLibcallName(RTLIB::UDIV_I32, "__hexagon_udivsi3");
1603   setLibcallName(RTLIB::UDIV_I64, "__hexagon_udivdi3");
1604   setLibcallName(RTLIB::SREM_I32, "__hexagon_modsi3");
1605   setLibcallName(RTLIB::SREM_I64, "__hexagon_moddi3");
1606   setLibcallName(RTLIB::UREM_I32, "__hexagon_umodsi3");
1607   setLibcallName(RTLIB::UREM_I64, "__hexagon_umoddi3");
1608
1609   setLibcallName(RTLIB::SINTTOFP_I128_F64, "__hexagon_floattidf");
1610   setLibcallName(RTLIB::SINTTOFP_I128_F32, "__hexagon_floattisf");
1611   setLibcallName(RTLIB::FPTOUINT_F32_I128, "__hexagon_fixunssfti");
1612   setLibcallName(RTLIB::FPTOUINT_F64_I128, "__hexagon_fixunsdfti");
1613   setLibcallName(RTLIB::FPTOSINT_F32_I128, "__hexagon_fixsfti");
1614   setLibcallName(RTLIB::FPTOSINT_F64_I128, "__hexagon_fixdfti");
1615
1616   if (IsV4) {
1617     // Handle single-precision floating point operations on V4.
1618     if (FastMath) {
1619       setLibcallName(RTLIB::ADD_F32, "__hexagon_fast_addsf3");
1620       setLibcallName(RTLIB::SUB_F32, "__hexagon_fast_subsf3");
1621       setLibcallName(RTLIB::MUL_F32, "__hexagon_fast_mulsf3");
1622       setLibcallName(RTLIB::OGT_F32, "__hexagon_fast_gtsf2");
1623       setLibcallName(RTLIB::OLT_F32, "__hexagon_fast_ltsf2");
1624       // Double-precision compares.
1625       setLibcallName(RTLIB::OGT_F64, "__hexagon_fast_gtdf2");
1626       setLibcallName(RTLIB::OLT_F64, "__hexagon_fast_ltdf2");
1627     } else {
1628       setLibcallName(RTLIB::ADD_F32, "__hexagon_addsf3");
1629       setLibcallName(RTLIB::SUB_F32, "__hexagon_subsf3");
1630       setLibcallName(RTLIB::MUL_F32, "__hexagon_mulsf3");
1631       setLibcallName(RTLIB::OGT_F32, "__hexagon_gtsf2");
1632       setLibcallName(RTLIB::OLT_F32, "__hexagon_ltsf2");
1633       // Double-precision compares.
1634       setLibcallName(RTLIB::OGT_F64, "__hexagon_gtdf2");
1635       setLibcallName(RTLIB::OLT_F64, "__hexagon_ltdf2");
1636     }
1637   }
1638
1639   // This is the only fast library function for sqrtd.
1640   if (FastMath)
1641     setLibcallName(RTLIB::SQRT_F64, "__hexagon_fast2_sqrtdf2");
1642
1643   // Prefix is: nothing  for "slow-math",
1644   //            "fast2_" for V4 fast-math and V5+ fast-math double-precision
1645   // (actually, keep fast-math and fast-math2 separate for now)
1646   if (FastMath) {
1647     setLibcallName(RTLIB::ADD_F64, "__hexagon_fast_adddf3");
1648     setLibcallName(RTLIB::SUB_F64, "__hexagon_fast_subdf3");
1649     setLibcallName(RTLIB::MUL_F64, "__hexagon_fast_muldf3");
1650     setLibcallName(RTLIB::DIV_F64, "__hexagon_fast_divdf3");
1651     // Calling __hexagon_fast2_divsf3 with fast-math on V5 (ok).
1652     setLibcallName(RTLIB::DIV_F32, "__hexagon_fast_divsf3");
1653   } else {
1654     setLibcallName(RTLIB::ADD_F64, "__hexagon_adddf3");
1655     setLibcallName(RTLIB::SUB_F64, "__hexagon_subdf3");
1656     setLibcallName(RTLIB::MUL_F64, "__hexagon_muldf3");
1657     setLibcallName(RTLIB::DIV_F64, "__hexagon_divdf3");
1658     setLibcallName(RTLIB::DIV_F32, "__hexagon_divsf3");
1659   }
1660
1661   if (Subtarget.hasV5TOps()) {
1662     if (FastMath)
1663       setLibcallName(RTLIB::SQRT_F32, "__hexagon_fast2_sqrtf");
1664     else
1665       setLibcallName(RTLIB::SQRT_F32, "__hexagon_sqrtf");
1666   } else {
1667     // V4
1668     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__hexagon_floatsisf");
1669     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__hexagon_floatsidf");
1670     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__hexagon_floatdisf");
1671     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__hexagon_floatdidf");
1672     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__hexagon_floatunsisf");
1673     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__hexagon_floatunsidf");
1674     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__hexagon_floatundisf");
1675     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__hexagon_floatundidf");
1676     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__hexagon_fixunssfsi");
1677     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__hexagon_fixunssfdi");
1678     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__hexagon_fixunsdfsi");
1679     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__hexagon_fixunsdfdi");
1680     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__hexagon_fixsfsi");
1681     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__hexagon_fixsfdi");
1682     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__hexagon_fixdfsi");
1683     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__hexagon_fixdfdi");
1684     setLibcallName(RTLIB::FPEXT_F32_F64,    "__hexagon_extendsfdf2");
1685     setLibcallName(RTLIB::FPROUND_F64_F32,  "__hexagon_truncdfsf2");
1686     setLibcallName(RTLIB::OEQ_F32, "__hexagon_eqsf2");
1687     setLibcallName(RTLIB::OEQ_F64, "__hexagon_eqdf2");
1688     setLibcallName(RTLIB::OGE_F32, "__hexagon_gesf2");
1689     setLibcallName(RTLIB::OGE_F64, "__hexagon_gedf2");
1690     setLibcallName(RTLIB::OLE_F32, "__hexagon_lesf2");
1691     setLibcallName(RTLIB::OLE_F64, "__hexagon_ledf2");
1692     setLibcallName(RTLIB::UNE_F32, "__hexagon_nesf2");
1693     setLibcallName(RTLIB::UNE_F64, "__hexagon_nedf2");
1694     setLibcallName(RTLIB::UO_F32,  "__hexagon_unordsf2");
1695     setLibcallName(RTLIB::UO_F64,  "__hexagon_unorddf2");
1696     setLibcallName(RTLIB::O_F32,   "__hexagon_unordsf2");
1697     setLibcallName(RTLIB::O_F64,   "__hexagon_unorddf2");
1698   }
1699
1700   // These cause problems when the shift amount is non-constant.
1701   setLibcallName(RTLIB::SHL_I128, nullptr);
1702   setLibcallName(RTLIB::SRL_I128, nullptr);
1703   setLibcallName(RTLIB::SRA_I128, nullptr);
1704 }
1705
1706
1707 const char* HexagonTargetLowering::getTargetNodeName(unsigned Opcode) const {
1708   switch (Opcode) {
1709   default: return nullptr;
1710   case HexagonISD::ALLOCA:        return "HexagonISD::ALLOCA";
1711   case HexagonISD::ARGEXTEND:     return "HexagonISD::ARGEXTEND";
1712   case HexagonISD::AT_GOT:        return "HexagonISD::AT_GOT";
1713   case HexagonISD::AT_PCREL:      return "HexagonISD::AT_PCREL";
1714   case HexagonISD::BARRIER:       return "HexagonISD::BARRIER";
1715   case HexagonISD::BR_JT:         return "HexagonISD::BR_JT";
1716   case HexagonISD::CALLR:         return "HexagonISD::CALLR";
1717   case HexagonISD::CALLv3nr:      return "HexagonISD::CALLv3nr";
1718   case HexagonISD::CALLv3:        return "HexagonISD::CALLv3";
1719   case HexagonISD::COMBINE:       return "HexagonISD::COMBINE";
1720   case HexagonISD::CONST32_GP:    return "HexagonISD::CONST32_GP";
1721   case HexagonISD::CONST32:       return "HexagonISD::CONST32";
1722   case HexagonISD::CP:            return "HexagonISD::CP";
1723   case HexagonISD::DCFETCH:       return "HexagonISD::DCFETCH";
1724   case HexagonISD::EH_RETURN:     return "HexagonISD::EH_RETURN";
1725   case HexagonISD::EXTRACTU:      return "HexagonISD::EXTRACTU";
1726   case HexagonISD::EXTRACTURP:    return "HexagonISD::EXTRACTURP";
1727   case HexagonISD::FCONST32:      return "HexagonISD::FCONST32";
1728   case HexagonISD::INSERT:        return "HexagonISD::INSERT";
1729   case HexagonISD::INSERTRP:      return "HexagonISD::INSERTRP";
1730   case HexagonISD::JT:            return "HexagonISD::JT";
1731   case HexagonISD::PACKHL:        return "HexagonISD::PACKHL";
1732   case HexagonISD::PIC_ADD:       return "HexagonISD::PIC_ADD";
1733   case HexagonISD::POPCOUNT:      return "HexagonISD::POPCOUNT";
1734   case HexagonISD::RET_FLAG:      return "HexagonISD::RET_FLAG";
1735   case HexagonISD::SHUFFEB:       return "HexagonISD::SHUFFEB";
1736   case HexagonISD::SHUFFEH:       return "HexagonISD::SHUFFEH";
1737   case HexagonISD::SHUFFOB:       return "HexagonISD::SHUFFOB";
1738   case HexagonISD::SHUFFOH:       return "HexagonISD::SHUFFOH";
1739   case HexagonISD::TC_RETURN:     return "HexagonISD::TC_RETURN";
1740   case HexagonISD::VCMPBEQ:       return "HexagonISD::VCMPBEQ";
1741   case HexagonISD::VCMPBGT:       return "HexagonISD::VCMPBGT";
1742   case HexagonISD::VCMPBGTU:      return "HexagonISD::VCMPBGTU";
1743   case HexagonISD::VCMPHEQ:       return "HexagonISD::VCMPHEQ";
1744   case HexagonISD::VCMPHGT:       return "HexagonISD::VCMPHGT";
1745   case HexagonISD::VCMPHGTU:      return "HexagonISD::VCMPHGTU";
1746   case HexagonISD::VCMPWEQ:       return "HexagonISD::VCMPWEQ";
1747   case HexagonISD::VCMPWGT:       return "HexagonISD::VCMPWGT";
1748   case HexagonISD::VCMPWGTU:      return "HexagonISD::VCMPWGTU";
1749   case HexagonISD::VSHLH:         return "HexagonISD::VSHLH";
1750   case HexagonISD::VSHLW:         return "HexagonISD::VSHLW";
1751   case HexagonISD::VSPLATB:       return "HexagonISD::VSPLTB";
1752   case HexagonISD::VSPLATH:       return "HexagonISD::VSPLATH";
1753   case HexagonISD::VSRAH:         return "HexagonISD::VSRAH";
1754   case HexagonISD::VSRAW:         return "HexagonISD::VSRAW";
1755   case HexagonISD::VSRLH:         return "HexagonISD::VSRLH";
1756   case HexagonISD::VSRLW:         return "HexagonISD::VSRLW";
1757   case HexagonISD::VSXTBH:        return "HexagonISD::VSXTBH";
1758   case HexagonISD::VSXTBW:        return "HexagonISD::VSXTBW";
1759   }
1760 }
1761
1762 bool HexagonTargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
1763   EVT MTy1 = EVT::getEVT(Ty1);
1764   EVT MTy2 = EVT::getEVT(Ty2);
1765   if (!MTy1.isSimple() || !MTy2.isSimple())
1766     return false;
1767   return (MTy1.getSimpleVT() == MVT::i64) && (MTy2.getSimpleVT() == MVT::i32);
1768 }
1769
1770 bool HexagonTargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
1771   if (!VT1.isSimple() || !VT2.isSimple())
1772     return false;
1773   return (VT1.getSimpleVT() == MVT::i64) && (VT2.getSimpleVT() == MVT::i32);
1774 }
1775
1776 // shouldExpandBuildVectorWithShuffles
1777 // Should we expand the build vector with shuffles?
1778 bool
1779 HexagonTargetLowering::shouldExpandBuildVectorWithShuffles(EVT VT,
1780                                   unsigned DefinedValues) const {
1781
1782   // Hexagon vector shuffle operates on element sizes of bytes or halfwords
1783   EVT EltVT = VT.getVectorElementType();
1784   int EltBits = EltVT.getSizeInBits();
1785   if ((EltBits != 8) && (EltBits != 16))
1786     return false;
1787
1788   return TargetLowering::shouldExpandBuildVectorWithShuffles(VT, DefinedValues);
1789 }
1790
1791 // LowerVECTOR_SHUFFLE - Lower a vector shuffle (V1, V2, V3).  V1 and
1792 // V2 are the two vectors to select data from, V3 is the permutation.
1793 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
1794   const ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op);
1795   SDValue V1 = Op.getOperand(0);
1796   SDValue V2 = Op.getOperand(1);
1797   SDLoc dl(Op);
1798   EVT VT = Op.getValueType();
1799
1800   if (V2.getOpcode() == ISD::UNDEF)
1801     V2 = V1;
1802
1803   if (SVN->isSplat()) {
1804     int Lane = SVN->getSplatIndex();
1805     if (Lane == -1) Lane = 0;
1806
1807     // Test if V1 is a SCALAR_TO_VECTOR.
1808     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
1809       return createSplat(DAG, dl, VT, V1.getOperand(0));
1810
1811     // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
1812     // (and probably will turn into a SCALAR_TO_VECTOR once legalization
1813     // reaches it).
1814     if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
1815         !isa<ConstantSDNode>(V1.getOperand(0))) {
1816       bool IsScalarToVector = true;
1817       for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
1818         if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
1819           IsScalarToVector = false;
1820           break;
1821         }
1822       if (IsScalarToVector)
1823         return createSplat(DAG, dl, VT, V1.getOperand(0));
1824     }
1825     return createSplat(DAG, dl, VT, DAG.getConstant(Lane, MVT::i32));
1826   }
1827
1828   // FIXME: We need to support more general vector shuffles.  See
1829   // below the comment from the ARM backend that deals in the general
1830   // case with the vector shuffles.  For now, let expand handle these.
1831   return SDValue();
1832
1833   // If the shuffle is not directly supported and it has 4 elements, use
1834   // the PerfectShuffle-generated table to synthesize it from other shuffles.
1835 }
1836
1837 // If BUILD_VECTOR has same base element repeated several times,
1838 // report true.
1839 static bool isCommonSplatElement(BuildVectorSDNode *BVN) {
1840   unsigned NElts = BVN->getNumOperands();
1841   SDValue V0 = BVN->getOperand(0);
1842
1843   for (unsigned i = 1, e = NElts; i != e; ++i) {
1844     if (BVN->getOperand(i) != V0)
1845       return false;
1846   }
1847   return true;
1848 }
1849
1850 // LowerVECTOR_SHIFT - Lower a vector shift. Try to convert
1851 // <VT> = SHL/SRA/SRL <VT> by <VT> to Hexagon specific
1852 // <VT> = SHL/SRA/SRL <VT> by <IT/i32>.
1853 static SDValue LowerVECTOR_SHIFT(SDValue Op, SelectionDAG &DAG) {
1854   BuildVectorSDNode *BVN = 0;
1855   SDValue V1 = Op.getOperand(0);
1856   SDValue V2 = Op.getOperand(1);
1857   SDValue V3;
1858   SDLoc dl(Op);
1859   EVT VT = Op.getValueType();
1860
1861   if ((BVN = dyn_cast<BuildVectorSDNode>(V1.getNode())) &&
1862       isCommonSplatElement(BVN))
1863     V3 = V2;
1864   else if ((BVN = dyn_cast<BuildVectorSDNode>(V2.getNode())) &&
1865            isCommonSplatElement(BVN))
1866     V3 = V1;
1867   else
1868     return SDValue();
1869
1870   SDValue CommonSplat = BVN->getOperand(0);
1871   SDValue Result;
1872
1873   if (VT.getSimpleVT() == MVT::v4i16) {
1874     switch (Op.getOpcode()) {
1875     case ISD::SRA:
1876       Result = DAG.getNode(HexagonISD::VSRAH, dl, VT, V3, CommonSplat);
1877       break;
1878     case ISD::SHL:
1879       Result = DAG.getNode(HexagonISD::VSHLH, dl, VT, V3, CommonSplat);
1880       break;
1881     case ISD::SRL:
1882       Result = DAG.getNode(HexagonISD::VSRLH, dl, VT, V3, CommonSplat);
1883       break;
1884     default:
1885       return SDValue();
1886     }
1887   } else if (VT.getSimpleVT() == MVT::v2i32) {
1888     switch (Op.getOpcode()) {
1889     case ISD::SRA:
1890       Result = DAG.getNode(HexagonISD::VSRAW, dl, VT, V3, CommonSplat);
1891       break;
1892     case ISD::SHL:
1893       Result = DAG.getNode(HexagonISD::VSHLW, dl, VT, V3, CommonSplat);
1894       break;
1895     case ISD::SRL:
1896       Result = DAG.getNode(HexagonISD::VSRLW, dl, VT, V3, CommonSplat);
1897       break;
1898     default:
1899       return SDValue();
1900     }
1901   } else {
1902     return SDValue();
1903   }
1904
1905   return DAG.getNode(ISD::BITCAST, dl, VT, Result);
1906 }
1907
1908 SDValue
1909 HexagonTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
1910   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
1911   SDLoc dl(Op);
1912   EVT VT = Op.getValueType();
1913
1914   unsigned Size = VT.getSizeInBits();
1915
1916   // A vector larger than 64 bits cannot be represented in Hexagon.
1917   // Expand will split the vector.
1918   if (Size > 64)
1919     return SDValue();
1920
1921   APInt APSplatBits, APSplatUndef;
1922   unsigned SplatBitSize;
1923   bool HasAnyUndefs;
1924   unsigned NElts = BVN->getNumOperands();
1925
1926   // Try to generate a SPLAT instruction.
1927   if ((VT.getSimpleVT() == MVT::v4i8 || VT.getSimpleVT() == MVT::v4i16) &&
1928       (BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
1929                             HasAnyUndefs, 0, true) && SplatBitSize <= 16)) {
1930     unsigned SplatBits = APSplatBits.getZExtValue();
1931     int32_t SextVal = ((int32_t) (SplatBits << (32 - SplatBitSize)) >>
1932                        (32 - SplatBitSize));
1933     return createSplat(DAG, dl, VT, DAG.getConstant(SextVal, MVT::i32));
1934   }
1935
1936   // Try to generate COMBINE to build v2i32 vectors.
1937   if (VT.getSimpleVT() == MVT::v2i32) {
1938     SDValue V0 = BVN->getOperand(0);
1939     SDValue V1 = BVN->getOperand(1);
1940
1941     if (V0.getOpcode() == ISD::UNDEF)
1942       V0 = DAG.getConstant(0, MVT::i32);
1943     if (V1.getOpcode() == ISD::UNDEF)
1944       V1 = DAG.getConstant(0, MVT::i32);
1945
1946     ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(V0);
1947     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(V1);
1948     // If the element isn't a constant, it is in a register:
1949     // generate a COMBINE Register Register instruction.
1950     if (!C0 || !C1)
1951       return DAG.getNode(HexagonISD::COMBINE, dl, VT, V1, V0);
1952
1953     // If one of the operands is an 8 bit integer constant, generate
1954     // a COMBINE Immediate Immediate instruction.
1955     if (isInt<8>(C0->getSExtValue()) ||
1956         isInt<8>(C1->getSExtValue()))
1957       return DAG.getNode(HexagonISD::COMBINE, dl, VT, V1, V0);
1958   }
1959
1960   // Try to generate a S2_packhl to build v2i16 vectors.
1961   if (VT.getSimpleVT() == MVT::v2i16) {
1962     for (unsigned i = 0, e = NElts; i != e; ++i) {
1963       if (BVN->getOperand(i).getOpcode() == ISD::UNDEF)
1964         continue;
1965       ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(BVN->getOperand(i));
1966       // If the element isn't a constant, it is in a register:
1967       // generate a S2_packhl instruction.
1968       if (!Cst) {
1969         SDValue pack = DAG.getNode(HexagonISD::PACKHL, dl, MVT::v4i16,
1970                                    BVN->getOperand(1), BVN->getOperand(0));
1971
1972         return DAG.getTargetExtractSubreg(Hexagon::subreg_loreg, dl, MVT::v2i16,
1973                                           pack);
1974       }
1975     }
1976   }
1977
1978   // In the general case, generate a CONST32 or a CONST64 for constant vectors,
1979   // and insert_vector_elt for all the other cases.
1980   uint64_t Res = 0;
1981   unsigned EltSize = Size / NElts;
1982   SDValue ConstVal;
1983   uint64_t Mask = ~uint64_t(0ULL) >> (64 - EltSize);
1984   bool HasNonConstantElements = false;
1985
1986   for (unsigned i = 0, e = NElts; i != e; ++i) {
1987     // LLVM's BUILD_VECTOR operands are in Little Endian mode, whereas Hexagon's
1988     // combine, const64, etc. are Big Endian.
1989     unsigned OpIdx = NElts - i - 1;
1990     SDValue Operand = BVN->getOperand(OpIdx);
1991     if (Operand.getOpcode() == ISD::UNDEF)
1992       continue;
1993
1994     int64_t Val = 0;
1995     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Operand))
1996       Val = Cst->getSExtValue();
1997     else
1998       HasNonConstantElements = true;
1999
2000     Val &= Mask;
2001     Res = (Res << EltSize) | Val;
2002   }
2003
2004   if (Size == 64)
2005     ConstVal = DAG.getConstant(Res, MVT::i64);
2006   else
2007     ConstVal = DAG.getConstant(Res, MVT::i32);
2008
2009   // When there are non constant operands, add them with INSERT_VECTOR_ELT to
2010   // ConstVal, the constant part of the vector.
2011   if (HasNonConstantElements) {
2012     EVT EltVT = VT.getVectorElementType();
2013     SDValue Width = DAG.getConstant(EltVT.getSizeInBits(), MVT::i64);
2014     SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2015                                   DAG.getConstant(32, MVT::i64));
2016
2017     for (unsigned i = 0, e = NElts; i != e; ++i) {
2018       // LLVM's BUILD_VECTOR operands are in Little Endian mode, whereas Hexagon
2019       // is Big Endian.
2020       unsigned OpIdx = NElts - i - 1;
2021       SDValue Operand = BVN->getOperand(OpIdx);
2022       if (isa<ConstantSDNode>(Operand))
2023         // This operand is already in ConstVal.
2024         continue;
2025
2026       if (VT.getSizeInBits() == 64 &&
2027           Operand.getValueType().getSizeInBits() == 32) {
2028         SDValue C = DAG.getConstant(0, MVT::i32);
2029         Operand = DAG.getNode(HexagonISD::COMBINE, dl, VT, C, Operand);
2030       }
2031
2032       SDValue Idx = DAG.getConstant(OpIdx, MVT::i64);
2033       SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i64, Idx, Width);
2034       SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2035       const SDValue Ops[] = {ConstVal, Operand, Combined};
2036
2037       if (VT.getSizeInBits() == 32)
2038         ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i32, Ops);
2039       else
2040         ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i64, Ops);
2041     }
2042   }
2043
2044   return DAG.getNode(ISD::BITCAST, dl, VT, ConstVal);
2045 }
2046
2047 SDValue
2048 HexagonTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
2049                                            SelectionDAG &DAG) const {
2050   SDLoc dl(Op);
2051   EVT VT = Op.getValueType();
2052   unsigned NElts = Op.getNumOperands();
2053   SDValue Vec = Op.getOperand(0);
2054   EVT VecVT = Vec.getValueType();
2055   SDValue Width = DAG.getConstant(VecVT.getSizeInBits(), MVT::i64);
2056   SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2057                                 DAG.getConstant(32, MVT::i64));
2058   SDValue ConstVal = DAG.getConstant(0, MVT::i64);
2059
2060   ConstantSDNode *W = dyn_cast<ConstantSDNode>(Width);
2061   ConstantSDNode *S = dyn_cast<ConstantSDNode>(Shifted);
2062
2063   if ((VecVT.getSimpleVT() == MVT::v2i16) && (NElts == 2) && W && S) {
2064     if ((W->getZExtValue() == 32) && ((S->getZExtValue() >> 32) == 32)) {
2065       // We are trying to concat two v2i16 to a single v4i16.
2066       SDValue Vec0 = Op.getOperand(1);
2067       SDValue Combined  = DAG.getNode(HexagonISD::COMBINE, dl, VT, Vec0, Vec);
2068       return DAG.getNode(ISD::BITCAST, dl, VT, Combined);
2069     }
2070   }
2071
2072   if ((VecVT.getSimpleVT() == MVT::v4i8) && (NElts == 2) && W && S) {
2073     if ((W->getZExtValue() == 32) && ((S->getZExtValue() >> 32) == 32)) {
2074       // We are trying to concat two v4i8 to a single v8i8.
2075       SDValue Vec0 = Op.getOperand(1);
2076       SDValue Combined  = DAG.getNode(HexagonISD::COMBINE, dl, VT, Vec0, Vec);
2077       return DAG.getNode(ISD::BITCAST, dl, VT, Combined);
2078     }
2079   }
2080
2081   for (unsigned i = 0, e = NElts; i != e; ++i) {
2082     unsigned OpIdx = NElts - i - 1;
2083     SDValue Operand = Op.getOperand(OpIdx);
2084
2085     if (VT.getSizeInBits() == 64 &&
2086         Operand.getValueType().getSizeInBits() == 32) {
2087       SDValue C = DAG.getConstant(0, MVT::i32);
2088       Operand = DAG.getNode(HexagonISD::COMBINE, dl, VT, C, Operand);
2089     }
2090
2091     SDValue Idx = DAG.getConstant(OpIdx, MVT::i64);
2092     SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i64, Idx, Width);
2093     SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2094     const SDValue Ops[] = {ConstVal, Operand, Combined};
2095
2096     if (VT.getSizeInBits() == 32)
2097       ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i32, Ops);
2098     else
2099       ConstVal = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i64, Ops);
2100   }
2101
2102   return DAG.getNode(ISD::BITCAST, dl, VT, ConstVal);
2103 }
2104
2105 SDValue
2106 HexagonTargetLowering::LowerEXTRACT_VECTOR(SDValue Op,
2107                                            SelectionDAG &DAG) const {
2108   EVT VT = Op.getValueType();
2109   int VTN = VT.isVector() ? VT.getVectorNumElements() : 1;
2110   SDLoc dl(Op);
2111   SDValue Idx = Op.getOperand(1);
2112   SDValue Vec = Op.getOperand(0);
2113   EVT VecVT = Vec.getValueType();
2114   EVT EltVT = VecVT.getVectorElementType();
2115   int EltSize = EltVT.getSizeInBits();
2116   SDValue Width = DAG.getConstant(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT ?
2117                                   EltSize : VTN * EltSize, MVT::i64);
2118
2119   // Constant element number.
2120   if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Idx)) {
2121     uint64_t X = CI->getZExtValue();
2122     SDValue Offset = DAG.getConstant(X * EltSize, MVT::i32);
2123     const SDValue Ops[] = {Vec, Width, Offset};
2124
2125     ConstantSDNode *CW = dyn_cast<ConstantSDNode>(Width);
2126     assert(CW && "Non constant width in LowerEXTRACT_VECTOR");
2127
2128     SDValue N;
2129     MVT SVT = VecVT.getSimpleVT();
2130     uint64_t W = CW->getZExtValue();
2131
2132     if (W == 32) {
2133       // Translate this node into EXTRACT_SUBREG.
2134       unsigned Subreg = (X == 0) ? Hexagon::subreg_loreg : 0;
2135
2136       if (X == 0)
2137         Subreg = Hexagon::subreg_loreg;
2138       else if (SVT == MVT::v2i32 && X == 1)
2139         Subreg = Hexagon::subreg_hireg;
2140       else if (SVT == MVT::v4i16 && X == 2)
2141         Subreg = Hexagon::subreg_hireg;
2142       else if (SVT == MVT::v8i8 && X == 4)
2143         Subreg = Hexagon::subreg_hireg;
2144       else
2145         llvm_unreachable("Bad offset");
2146       N = DAG.getTargetExtractSubreg(Subreg, dl, MVT::i32, Vec);
2147
2148     } else if (VecVT.getSizeInBits() == 32) {
2149       N = DAG.getNode(HexagonISD::EXTRACTU, dl, MVT::i32, Ops);
2150     } else {
2151       N = DAG.getNode(HexagonISD::EXTRACTU, dl, MVT::i64, Ops);
2152       if (VT.getSizeInBits() == 32)
2153         N = DAG.getTargetExtractSubreg(Hexagon::subreg_loreg, dl, MVT::i32, N);
2154     }
2155
2156     return DAG.getNode(ISD::BITCAST, dl, VT, N);
2157   }
2158
2159   // Variable element number.
2160   SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i32, Idx,
2161                                DAG.getConstant(EltSize, MVT::i32));
2162   SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2163                                 DAG.getConstant(32, MVT::i64));
2164   SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2165
2166   const SDValue Ops[] = {Vec, Combined};
2167
2168   SDValue N;
2169   if (VecVT.getSizeInBits() == 32) {
2170     N = DAG.getNode(HexagonISD::EXTRACTURP, dl, MVT::i32, Ops);
2171   } else {
2172     N = DAG.getNode(HexagonISD::EXTRACTURP, dl, MVT::i64, Ops);
2173     if (VT.getSizeInBits() == 32)
2174       N = DAG.getTargetExtractSubreg(Hexagon::subreg_loreg, dl, MVT::i32, N);
2175   }
2176   return DAG.getNode(ISD::BITCAST, dl, VT, N);
2177 }
2178
2179 SDValue
2180 HexagonTargetLowering::LowerINSERT_VECTOR(SDValue Op,
2181                                           SelectionDAG &DAG) const {
2182   EVT VT = Op.getValueType();
2183   int VTN = VT.isVector() ? VT.getVectorNumElements() : 1;
2184   SDLoc dl(Op);
2185   SDValue Vec = Op.getOperand(0);
2186   SDValue Val = Op.getOperand(1);
2187   SDValue Idx = Op.getOperand(2);
2188   EVT VecVT = Vec.getValueType();
2189   EVT EltVT = VecVT.getVectorElementType();
2190   int EltSize = EltVT.getSizeInBits();
2191   SDValue Width = DAG.getConstant(Op.getOpcode() == ISD::INSERT_VECTOR_ELT ?
2192                                   EltSize : VTN * EltSize, MVT::i64);
2193
2194   if (ConstantSDNode *C = cast<ConstantSDNode>(Idx)) {
2195     SDValue Offset = DAG.getConstant(C->getSExtValue() * EltSize, MVT::i32);
2196     const SDValue Ops[] = {Vec, Val, Width, Offset};
2197
2198     SDValue N;
2199     if (VT.getSizeInBits() == 32)
2200       N = DAG.getNode(HexagonISD::INSERT, dl, MVT::i32, Ops);
2201     else
2202       N = DAG.getNode(HexagonISD::INSERT, dl, MVT::i64, Ops);
2203
2204     return DAG.getNode(ISD::BITCAST, dl, VT, N);
2205   }
2206
2207   // Variable element number.
2208   SDValue Offset = DAG.getNode(ISD::MUL, dl, MVT::i32, Idx,
2209                                DAG.getConstant(EltSize, MVT::i32));
2210   SDValue Shifted = DAG.getNode(ISD::SHL, dl, MVT::i64, Width,
2211                                 DAG.getConstant(32, MVT::i64));
2212   SDValue Combined = DAG.getNode(ISD::OR, dl, MVT::i64, Shifted, Offset);
2213
2214   if (VT.getSizeInBits() == 64 &&
2215       Val.getValueType().getSizeInBits() == 32) {
2216     SDValue C = DAG.getConstant(0, MVT::i32);
2217     Val = DAG.getNode(HexagonISD::COMBINE, dl, VT, C, Val);
2218   }
2219
2220   const SDValue Ops[] = {Vec, Val, Combined};
2221
2222   SDValue N;
2223   if (VT.getSizeInBits() == 32)
2224     N = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i32, Ops);
2225   else
2226     N = DAG.getNode(HexagonISD::INSERTRP, dl, MVT::i64, Ops);
2227
2228   return DAG.getNode(ISD::BITCAST, dl, VT, N);
2229 }
2230
2231 bool
2232 HexagonTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
2233   // Assuming the caller does not have either a signext or zeroext modifier, and
2234   // only one value is accepted, any reasonable truncation is allowed.
2235   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
2236     return false;
2237
2238   // FIXME: in principle up to 64-bit could be made safe, but it would be very
2239   // fragile at the moment: any support for multiple value returns would be
2240   // liable to disallow tail calls involving i64 -> iN truncation in many cases.
2241   return Ty1->getPrimitiveSizeInBits() <= 32;
2242 }
2243
2244 SDValue
2245 HexagonTargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
2246   SDValue Chain     = Op.getOperand(0);
2247   SDValue Offset    = Op.getOperand(1);
2248   SDValue Handler   = Op.getOperand(2);
2249   SDLoc dl(Op);
2250
2251   // Mark function as containing a call to EH_RETURN.
2252   HexagonMachineFunctionInfo *FuncInfo =
2253     DAG.getMachineFunction().getInfo<HexagonMachineFunctionInfo>();
2254   FuncInfo->setHasEHReturn();
2255
2256   unsigned OffsetReg = Hexagon::R28;
2257
2258   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(),
2259                                   DAG.getRegister(Hexagon::R30, getPointerTy()),
2260                                   DAG.getIntPtrConstant(4));
2261   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
2262                        false, false, 0);
2263   Chain = DAG.getCopyToReg(Chain, dl, OffsetReg, Offset);
2264
2265   // Not needed we already use it as explict input to EH_RETURN.
2266   // MF.getRegInfo().addLiveOut(OffsetReg);
2267
2268   return DAG.getNode(HexagonISD::EH_RETURN, dl, MVT::Other, Chain);
2269 }
2270
2271 SDValue
2272 HexagonTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
2273   unsigned Opc = Op.getOpcode();
2274   switch (Opc) {
2275     default:
2276 #ifndef NDEBUG
2277       Op.getNode()->dumpr(&DAG);
2278       if (Opc > HexagonISD::OP_BEGIN && Opc < HexagonISD::OP_END)
2279         errs() << "Check for a non-legal type in this operation\n";
2280 #endif
2281       llvm_unreachable("Should not custom lower this!");
2282     case ISD::CONCAT_VECTORS:       return LowerCONCAT_VECTORS(Op, DAG);
2283     case ISD::INSERT_SUBVECTOR:     return LowerINSERT_VECTOR(Op, DAG);
2284     case ISD::INSERT_VECTOR_ELT:    return LowerINSERT_VECTOR(Op, DAG);
2285     case ISD::EXTRACT_SUBVECTOR:    return LowerEXTRACT_VECTOR(Op, DAG);
2286     case ISD::EXTRACT_VECTOR_ELT:   return LowerEXTRACT_VECTOR(Op, DAG);
2287     case ISD::BUILD_VECTOR:         return LowerBUILD_VECTOR(Op, DAG);
2288     case ISD::VECTOR_SHUFFLE:       return LowerVECTOR_SHUFFLE(Op, DAG);
2289     case ISD::SRA:
2290     case ISD::SHL:
2291     case ISD::SRL:                  return LowerVECTOR_SHIFT(Op, DAG);
2292     case ISD::ConstantPool:         return LowerConstantPool(Op, DAG);
2293     case ISD::EH_RETURN:            return LowerEH_RETURN(Op, DAG);
2294       // Frame & Return address. Currently unimplemented.
2295     case ISD::RETURNADDR:           return LowerRETURNADDR(Op, DAG);
2296     case ISD::FRAMEADDR:            return LowerFRAMEADDR(Op, DAG);
2297     case ISD::ATOMIC_FENCE:         return LowerATOMIC_FENCE(Op, DAG);
2298     case ISD::GlobalAddress:        return LowerGLOBALADDRESS(Op, DAG);
2299     case ISD::BlockAddress:         return LowerBlockAddress(Op, DAG);
2300     case ISD::VASTART:              return LowerVASTART(Op, DAG);
2301     case ISD::BR_JT:                return LowerBR_JT(Op, DAG);
2302     // Custom lower some vector loads.
2303     case ISD::LOAD:                 return LowerLOAD(Op, DAG);
2304     case ISD::DYNAMIC_STACKALLOC:   return LowerDYNAMIC_STACKALLOC(Op, DAG);
2305     case ISD::SETCC:                return LowerSETCC(Op, DAG);
2306     case ISD::VSELECT:              return LowerVSELECT(Op, DAG);
2307     case ISD::CTPOP:                return LowerCTPOP(Op, DAG);
2308     case ISD::INTRINSIC_WO_CHAIN:   return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2309     case ISD::INLINEASM:            return LowerINLINEASM(Op, DAG);
2310   }
2311 }
2312
2313 MachineBasicBlock *
2314 HexagonTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2315                                                    MachineBasicBlock *BB)
2316       const {
2317   switch (MI->getOpcode()) {
2318     case Hexagon::ALLOCA: {
2319       MachineFunction *MF = BB->getParent();
2320       auto *FuncInfo = MF->getInfo<HexagonMachineFunctionInfo>();
2321       FuncInfo->addAllocaAdjustInst(MI);
2322       return BB;
2323     }
2324     default: llvm_unreachable("Unexpected instr type to insert");
2325   } // switch
2326 }
2327
2328 //===----------------------------------------------------------------------===//
2329 // Inline Assembly Support
2330 //===----------------------------------------------------------------------===//
2331
2332 std::pair<unsigned, const TargetRegisterClass *>
2333 HexagonTargetLowering::getRegForInlineAsmConstraint(
2334     const TargetRegisterInfo *TRI, const std::string &Constraint,
2335     MVT VT) const {
2336   if (Constraint.size() == 1) {
2337     switch (Constraint[0]) {
2338     case 'r':   // R0-R31
2339        switch (VT.SimpleTy) {
2340        default:
2341          llvm_unreachable("getRegForInlineAsmConstraint Unhandled data type");
2342        case MVT::i32:
2343        case MVT::i16:
2344        case MVT::i8:
2345        case MVT::f32:
2346          return std::make_pair(0U, &Hexagon::IntRegsRegClass);
2347        case MVT::i64:
2348        case MVT::f64:
2349          return std::make_pair(0U, &Hexagon::DoubleRegsRegClass);
2350       }
2351     default:
2352       llvm_unreachable("Unknown asm register class");
2353     }
2354   }
2355
2356   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
2357 }
2358
2359 /// isFPImmLegal - Returns true if the target can instruction select the
2360 /// specified FP immediate natively. If false, the legalizer will
2361 /// materialize the FP immediate as a load from a constant pool.
2362 bool HexagonTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2363   return Subtarget.hasV5TOps();
2364 }
2365
2366 /// isLegalAddressingMode - Return true if the addressing mode represented by
2367 /// AM is legal for this target, for a load/store of the specified type.
2368 bool HexagonTargetLowering::isLegalAddressingMode(const AddrMode &AM,
2369                                                   Type *Ty) const {
2370   // Allows a signed-extended 11-bit immediate field.
2371   if (AM.BaseOffs <= -(1LL << 13) || AM.BaseOffs >= (1LL << 13)-1)
2372     return false;
2373
2374   // No global is ever allowed as a base.
2375   if (AM.BaseGV)
2376     return false;
2377
2378   int Scale = AM.Scale;
2379   if (Scale < 0) Scale = -Scale;
2380   switch (Scale) {
2381   case 0:  // No scale reg, "r+i", "r", or just "i".
2382     break;
2383   default: // No scaled addressing mode.
2384     return false;
2385   }
2386   return true;
2387 }
2388
2389 /// isLegalICmpImmediate - Return true if the specified immediate is legal
2390 /// icmp immediate, that is the target has icmp instructions which can compare
2391 /// a register against the immediate without having to materialize the
2392 /// immediate into a register.
2393 bool HexagonTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
2394   return Imm >= -512 && Imm <= 511;
2395 }
2396
2397 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2398 /// for tail call optimization. Targets which want to do tail call
2399 /// optimization should implement this function.
2400 bool HexagonTargetLowering::IsEligibleForTailCallOptimization(
2401                                  SDValue Callee,
2402                                  CallingConv::ID CalleeCC,
2403                                  bool isVarArg,
2404                                  bool isCalleeStructRet,
2405                                  bool isCallerStructRet,
2406                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2407                                  const SmallVectorImpl<SDValue> &OutVals,
2408                                  const SmallVectorImpl<ISD::InputArg> &Ins,
2409                                  SelectionDAG& DAG) const {
2410   const Function *CallerF = DAG.getMachineFunction().getFunction();
2411   CallingConv::ID CallerCC = CallerF->getCallingConv();
2412   bool CCMatch = CallerCC == CalleeCC;
2413
2414   // ***************************************************************************
2415   //  Look for obvious safe cases to perform tail call optimization that do not
2416   //  require ABI changes.
2417   // ***************************************************************************
2418
2419   // If this is a tail call via a function pointer, then don't do it!
2420   if (!(dyn_cast<GlobalAddressSDNode>(Callee))
2421       && !(dyn_cast<ExternalSymbolSDNode>(Callee))) {
2422     return false;
2423   }
2424
2425   // Do not optimize if the calling conventions do not match.
2426   if (!CCMatch)
2427     return false;
2428
2429   // Do not tail call optimize vararg calls.
2430   if (isVarArg)
2431     return false;
2432
2433   // Also avoid tail call optimization if either caller or callee uses struct
2434   // return semantics.
2435   if (isCalleeStructRet || isCallerStructRet)
2436     return false;
2437
2438   // In addition to the cases above, we also disable Tail Call Optimization if
2439   // the calling convention code that at least one outgoing argument needs to
2440   // go on the stack. We cannot check that here because at this point that
2441   // information is not available.
2442   return true;
2443 }
2444
2445 // Return true when the given node fits in a positive half word.
2446 bool llvm::isPositiveHalfWord(SDNode *N) {
2447   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
2448   if (CN && CN->getSExtValue() > 0 && isInt<16>(CN->getSExtValue()))
2449     return true;
2450
2451   switch (N->getOpcode()) {
2452   default:
2453     return false;
2454   case ISD::SIGN_EXTEND_INREG:
2455     return true;
2456   }
2457 }