lib/Target/CellSPU/SPURegisterInfo.cpp

   1 //===- SPURegisterInfo.cpp - Cell SPU Register Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell implementation of the MRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "reginfo"
  15 #include "SPU.h"
  16 #include "SPURegisterInfo.h"
  17 #include "SPURegisterNames.h"
  18 #include "SPUInstrBuilder.h"
  19 #include "SPUSubtarget.h"
  20 #include "SPUMachineFunction.h"
  21 #include "SPUFrameInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/CodeGen/ValueTypes.h"
  32 #include "llvm/Target/TargetFrameInfo.h"
  33 #include "llvm/Target/TargetInstrInfo.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/MathExtras.h"
  39 #include "llvm/ADT/BitVector.h"
  40 #include "llvm/ADT/STLExtras.h"
  41 #include <cstdlib>
  42 #include <iostream>
  43
  44 using namespace llvm;
  45
  46 /// getRegisterNumbering - Given the enum value for some register, e.g.
  47 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  48 unsigned SPURegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  49   using namespace SPU;
  50   switch (RegEnum) {
  51   case SPU::R0: return 0;
  52   case SPU::R1: return 1;
  53   case SPU::R2: return 2;
  54   case SPU::R3: return 3;
  55   case SPU::R4: return 4;
  56   case SPU::R5: return 5;
  57   case SPU::R6: return 6;
  58   case SPU::R7: return 7;
  59   case SPU::R8: return 8;
  60   case SPU::R9: return 9;
  61   case SPU::R10: return 10;
  62   case SPU::R11: return 11;
  63   case SPU::R12: return 12;
  64   case SPU::R13: return 13;
  65   case SPU::R14: return 14;
  66   case SPU::R15: return 15;
  67   case SPU::R16: return 16;
  68   case SPU::R17: return 17;
  69   case SPU::R18: return 18;
  70   case SPU::R19: return 19;
  71   case SPU::R20: return 20;
  72   case SPU::R21: return 21;
  73   case SPU::R22: return 22;
  74   case SPU::R23: return 23;
  75   case SPU::R24: return 24;
  76   case SPU::R25: return 25;
  77   case SPU::R26: return 26;
  78   case SPU::R27: return 27;
  79   case SPU::R28: return 28;
  80   case SPU::R29: return 29;
  81   case SPU::R30: return 30;
  82   case SPU::R31: return 31;
  83   case SPU::R32: return 32;
  84   case SPU::R33: return 33;
  85   case SPU::R34: return 34;
  86   case SPU::R35: return 35;
  87   case SPU::R36: return 36;
  88   case SPU::R37: return 37;
  89   case SPU::R38: return 38;
  90   case SPU::R39: return 39;
  91   case SPU::R40: return 40;
  92   case SPU::R41: return 41;
  93   case SPU::R42: return 42;
  94   case SPU::R43: return 43;
  95   case SPU::R44: return 44;
  96   case SPU::R45: return 45;
  97   case SPU::R46: return 46;
  98   case SPU::R47: return 47;
  99   case SPU::R48: return 48;
 100   case SPU::R49: return 49;
 101   case SPU::R50: return 50;
 102   case SPU::R51: return 51;
 103   case SPU::R52: return 52;
 104   case SPU::R53: return 53;
 105   case SPU::R54: return 54;
 106   case SPU::R55: return 55;
 107   case SPU::R56: return 56;
 108   case SPU::R57: return 57;
 109   case SPU::R58: return 58;
 110   case SPU::R59: return 59;
 111   case SPU::R60: return 60;
 112   case SPU::R61: return 61;
 113   case SPU::R62: return 62;
 114   case SPU::R63: return 63;
 115   case SPU::R64: return 64;
 116   case SPU::R65: return 65;
 117   case SPU::R66: return 66;
 118   case SPU::R67: return 67;
 119   case SPU::R68: return 68;
 120   case SPU::R69: return 69;
 121   case SPU::R70: return 70;
 122   case SPU::R71: return 71;
 123   case SPU::R72: return 72;
 124   case SPU::R73: return 73;
 125   case SPU::R74: return 74;
 126   case SPU::R75: return 75;
 127   case SPU::R76: return 76;
 128   case SPU::R77: return 77;
 129   case SPU::R78: return 78;
 130   case SPU::R79: return 79;
 131   case SPU::R80: return 80;
 132   case SPU::R81: return 81;
 133   case SPU::R82: return 82;
 134   case SPU::R83: return 83;
 135   case SPU::R84: return 84;
 136   case SPU::R85: return 85;
 137   case SPU::R86: return 86;
 138   case SPU::R87: return 87;
 139   case SPU::R88: return 88;
 140   case SPU::R89: return 89;
 141   case SPU::R90: return 90;
 142   case SPU::R91: return 91;
 143   case SPU::R92: return 92;
 144   case SPU::R93: return 93;
 145   case SPU::R94: return 94;
 146   case SPU::R95: return 95;
 147   case SPU::R96: return 96;
 148   case SPU::R97: return 97;
 149   case SPU::R98: return 98;
 150   case SPU::R99: return 99;
 151   case SPU::R100: return 100;
 152   case SPU::R101: return 101;
 153   case SPU::R102: return 102;
 154   case SPU::R103: return 103;
 155   case SPU::R104: return 104;
 156   case SPU::R105: return 105;
 157   case SPU::R106: return 106;
 158   case SPU::R107: return 107;
 159   case SPU::R108: return 108;
 160   case SPU::R109: return 109;
 161   case SPU::R110: return 110;
 162   case SPU::R111: return 111;
 163   case SPU::R112: return 112;
 164   case SPU::R113: return 113;
 165   case SPU::R114: return 114;
 166   case SPU::R115: return 115;
 167   case SPU::R116: return 116;
 168   case SPU::R117: return 117;
 169   case SPU::R118: return 118;
 170   case SPU::R119: return 119;
 171   case SPU::R120: return 120;
 172   case SPU::R121: return 121;
 173   case SPU::R122: return 122;
 174   case SPU::R123: return 123;
 175   case SPU::R124: return 124;
 176   case SPU::R125: return 125;
 177   case SPU::R126: return 126;
 178   case SPU::R127: return 127;
 179   default:
 180     std::cerr << "Unhandled reg in SPURegisterInfo::getRegisterNumbering!\n";
 181     abort();
 182   }
 183 }
 184
 185 SPURegisterInfo::SPURegisterInfo(const SPUSubtarget &subtarget,
 186                                  const TargetInstrInfo &tii) :
 187   SPUGenRegisterInfo(SPU::ADJCALLSTACKDOWN, SPU::ADJCALLSTACKUP),
 188   Subtarget(subtarget),
 189   TII(tii)
 190 {
 191 }
 192
 193 void
 194 SPURegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 195                                      MachineBasicBlock::iterator MI,
 196                                      unsigned SrcReg, bool isKill, int FrameIdx,
 197                                      const TargetRegisterClass *RC) const
 198 {
 199   MachineOpCode opc;
 200   if (RC == SPU::GPRCRegisterClass) {
 201     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 202       ? SPU::STQDr128
 203       : SPU::STQXr128;
 204   } else if (RC == SPU::R64CRegisterClass) {
 205     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 206       ? SPU::STQDr64
 207       : SPU::STQXr64;
 208   } else if (RC == SPU::R64FPRegisterClass) {
 209     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 210       ? SPU::STQDr64
 211       : SPU::STQXr64;
 212   } else if (RC == SPU::R32CRegisterClass) {
 213     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 214       ? SPU::STQDr32
 215       : SPU::STQXr32;
 216   } else if (RC == SPU::R32FPRegisterClass) {
 217     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 218       ? SPU::STQDr32
 219       : SPU::STQXr32;
 220   } else if (RC == SPU::R16CRegisterClass) {
 221     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 222       SPU::STQDr16
 223       : SPU::STQXr16;
 224   } else {
 225     assert(0 && "Unknown regclass!");
 226     abort();
 227   }
 228
 229   addFrameReference(BuildMI(MBB, MI, TII.get(opc))
 230                     .addReg(SrcReg, false, false, isKill), FrameIdx);
 231 }
 232
 233 void SPURegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 234                                      bool isKill,
 235                                      SmallVectorImpl<MachineOperand> &Addr,
 236                                      const TargetRegisterClass *RC,
 237                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 238   cerr << "storeRegToAddr() invoked!\n";
 239   abort();
 240
 241   if (Addr[0].isFrameIndex()) {
 242     /* do what storeRegToStackSlot does here */
 243   } else {
 244     unsigned Opc = 0;
 245     if (RC == SPU::GPRCRegisterClass) {
 246       /* Opc = PPC::STW; */
 247     } else if (RC == SPU::R16CRegisterClass) {
 248       /* Opc = PPC::STD; */
 249     } else if (RC == SPU::R32CRegisterClass) {
 250       /* Opc = PPC::STFD; */
 251     } else if (RC == SPU::R32FPRegisterClass) {
 252       /* Opc = PPC::STFD; */
 253     } else if (RC == SPU::R64FPRegisterClass) {
 254       /* Opc = PPC::STFS; */
 255     } else if (RC == SPU::VECREGRegisterClass) {
 256       /* Opc = PPC::STVX; */
 257     } else {
 258       assert(0 && "Unknown regclass!");
 259       abort();
 260     }
 261     MachineInstrBuilder MIB = BuildMI(TII.get(Opc))
 262       .addReg(SrcReg, false, false, isKill);
 263     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 264       MachineOperand &MO = Addr[i];
 265       if (MO.isRegister())
 266         MIB.addReg(MO.getReg());
 267       else if (MO.isImmediate())
 268         MIB.addImm(MO.getImm());
 269       else
 270         MIB.addFrameIndex(MO.getIndex());
 271     }
 272     NewMIs.push_back(MIB);
 273   }
 274 }
 275
 276 void
 277 SPURegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 278                                         MachineBasicBlock::iterator MI,
 279                                         unsigned DestReg, int FrameIdx,
 280                                         const TargetRegisterClass *RC) const
 281 {
 282   MachineOpCode opc;
 283   if (RC == SPU::GPRCRegisterClass) {
 284     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 285       ? SPU::LQDr128
 286       : SPU::LQXr128;
 287   } else if (RC == SPU::R64CRegisterClass) {
 288     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 289       ? SPU::LQDr64
 290       : SPU::LQXr64;
 291   } else if (RC == SPU::R64FPRegisterClass) {
 292     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 293       ? SPU::LQDr64
 294       : SPU::LQXr64;
 295   } else if (RC == SPU::R32CRegisterClass) {
 296     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 297       ? SPU::LQDr32
 298       : SPU::LQXr32;
 299   } else if (RC == SPU::R32FPRegisterClass) {
 300     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 301       ? SPU::LQDr32
 302       : SPU::LQXr32;
 303   } else if (RC == SPU::R16CRegisterClass) {
 304     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 305       ? SPU::LQDr16
 306       : SPU::LQXr16;
 307   } else {
 308     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 309     abort();
 310   }
 311
 312   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(DestReg), FrameIdx);
 313 }
 314
 315 /*!
 316   \note We are really pessimistic here about what kind of a load we're doing.
 317  */
 318 void SPURegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 319                                       SmallVectorImpl<MachineOperand> &Addr,
 320                                       const TargetRegisterClass *RC,
 321                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 322     const {
 323   cerr << "loadRegToAddr() invoked!\n";
 324   abort();
 325
 326   if (Addr[0].isFrameIndex()) {
 327     /* do what loadRegFromStackSlot does here... */
 328   } else {
 329     unsigned Opc = 0;
 330     if (RC == SPU::R8CRegisterClass) {
 331       /* do brilliance here */
 332     } else if (RC == SPU::R16CRegisterClass) {
 333       /* Opc = PPC::LWZ; */
 334     } else if (RC == SPU::R32CRegisterClass) {
 335       /* Opc = PPC::LD; */
 336     } else if (RC == SPU::R32FPRegisterClass) {
 337       /* Opc = PPC::LFD; */
 338     } else if (RC == SPU::R64FPRegisterClass) {
 339       /* Opc = PPC::LFS; */
 340     } else if (RC == SPU::VECREGRegisterClass) {
 341       /* Opc = PPC::LVX; */
 342     } else if (RC == SPU::GPRCRegisterClass) {
 343       /* Opc = something else! */
 344     } else {
 345       assert(0 && "Unknown regclass!");
 346       abort();
 347     }
 348     MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 349     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 350       MachineOperand &MO = Addr[i];
 351       if (MO.isRegister())
 352         MIB.addReg(MO.getReg());
 353       else if (MO.isImmediate())
 354         MIB.addImm(MO.getImm());
 355       else
 356         MIB.addFrameIndex(MO.getIndex());
 357     }
 358     NewMIs.push_back(MIB);
 359   }
 360 }
 361
 362 void SPURegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 363                                    MachineBasicBlock::iterator MI,
 364                                    unsigned DestReg, unsigned SrcReg,
 365                                    const TargetRegisterClass *DestRC,
 366                                    const TargetRegisterClass *SrcRC) const
 367 {
 368   if (DestRC != SrcRC) {
 369     cerr << "SPURegisterInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 370     abort();
 371   }
 372
 373   if (DestRC == SPU::R8CRegisterClass) {
 374     BuildMI(MBB, MI, TII.get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 375   } else if (DestRC == SPU::R16CRegisterClass) {
 376     BuildMI(MBB, MI, TII.get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 377   } else if (DestRC == SPU::R32CRegisterClass) {
 378     BuildMI(MBB, MI, TII.get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 379   } else if (DestRC == SPU::R32FPRegisterClass) {
 380     BuildMI(MBB, MI, TII.get(SPU::ORf32), DestReg).addReg(SrcReg)
 381       .addReg(SrcReg);
 382   } else if (DestRC == SPU::R64CRegisterClass) {
 383     BuildMI(MBB, MI, TII.get(SPU::ORIr64), DestReg).addReg(SrcReg).addImm(0);
 384   } else if (DestRC == SPU::R64FPRegisterClass) {
 385     BuildMI(MBB, MI, TII.get(SPU::ORf64), DestReg).addReg(SrcReg)
 386       .addReg(SrcReg);
 387   } else if (DestRC == SPU::GPRCRegisterClass) {
 388     BuildMI(MBB, MI, TII.get(SPU::ORgprc), DestReg).addReg(SrcReg)
 389       .addReg(SrcReg);
 390   } else if (DestRC == SPU::VECREGRegisterClass) {
 391     BuildMI(MBB, MI, TII.get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 392       .addReg(SrcReg);
 393   } else {
 394     std::cerr << "Attempt to copy unknown/unsupported register class!\n";
 395     abort();
 396   }
 397 }
 398
 399 void SPURegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 400                                     MachineBasicBlock::iterator I,
 401                                     unsigned DestReg,
 402                                     const MachineInstr *Orig) const {
 403   MachineInstr *MI = Orig->clone();
 404   MI->getOperand(0).setReg(DestReg);
 405   MBB.insert(I, MI);
 406 }
 407
 408 // SPU's 128-bit registers used for argument passing:
 409 static const unsigned SPU_ArgRegs[] = {
 410   SPU::R3,  SPU::R4,  SPU::R5,  SPU::R6,  SPU::R7,  SPU::R8,  SPU::R9,
 411   SPU::R10, SPU::R11, SPU::R12, SPU::R13, SPU::R14, SPU::R15, SPU::R16,
 412   SPU::R17, SPU::R18, SPU::R19, SPU::R20, SPU::R21, SPU::R22, SPU::R23,
 413   SPU::R24, SPU::R25, SPU::R26, SPU::R27, SPU::R28, SPU::R29, SPU::R30,
 414   SPU::R31, SPU::R32, SPU::R33, SPU::R34, SPU::R35, SPU::R36, SPU::R37,
 415   SPU::R38, SPU::R39, SPU::R40, SPU::R41, SPU::R42, SPU::R43, SPU::R44,
 416   SPU::R45, SPU::R46, SPU::R47, SPU::R48, SPU::R49, SPU::R50, SPU::R51,
 417   SPU::R52, SPU::R53, SPU::R54, SPU::R55, SPU::R56, SPU::R57, SPU::R58,
 418   SPU::R59, SPU::R60, SPU::R61, SPU::R62, SPU::R63, SPU::R64, SPU::R65,
 419   SPU::R66, SPU::R67, SPU::R68, SPU::R69, SPU::R70, SPU::R71, SPU::R72,
 420   SPU::R73, SPU::R74, SPU::R75, SPU::R76, SPU::R77, SPU::R78, SPU::R79
 421 };
 422
 423 const unsigned *
 424 SPURegisterInfo::getArgRegs()
 425 {
 426   return SPU_ArgRegs;
 427 }
 428
 429 const unsigned
 430 SPURegisterInfo::getNumArgRegs()
 431 {
 432   return sizeof(SPU_ArgRegs) / sizeof(SPU_ArgRegs[0]);
 433 }
 434
 435 const unsigned *
 436 SPURegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const
 437 {
 438   // Cell ABI calling convention
 439   static const unsigned SPU_CalleeSaveRegs[] = {
 440     SPU::R80, SPU::R81, SPU::R82, SPU::R83,
 441     SPU::R84, SPU::R85, SPU::R86, SPU::R87,
 442     SPU::R88, SPU::R89, SPU::R90, SPU::R91,
 443     SPU::R92, SPU::R93, SPU::R94, SPU::R95,
 444     SPU::R96, SPU::R97, SPU::R98, SPU::R99,
 445     SPU::R100, SPU::R101, SPU::R102, SPU::R103,
 446     SPU::R104, SPU::R105, SPU::R106, SPU::R107,
 447     SPU::R108, SPU::R109, SPU::R110, SPU::R111,
 448     SPU::R112, SPU::R113, SPU::R114, SPU::R115,
 449     SPU::R116, SPU::R117, SPU::R118, SPU::R119,
 450     SPU::R120, SPU::R121, SPU::R122, SPU::R123,
 451     SPU::R124, SPU::R125, SPU::R126, SPU::R127,
 452     SPU::R2,    /* environment pointer */
 453     SPU::R1,    /* stack pointer */
 454     SPU::R0,    /* link register */
 455     0 /* end */
 456   };
 457
 458   return SPU_CalleeSaveRegs;
 459 }
 460
 461 const TargetRegisterClass* const*
 462 SPURegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const
 463 {
 464   // Cell ABI Calling Convention
 465   static const TargetRegisterClass * const SPU_CalleeSaveRegClasses[] = {
 466     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 467     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 468     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 469     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 470     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 471     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 472     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 473     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 474     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 475     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 476     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 477     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 478     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 479     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 480     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 481     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 482     &SPU::GPRCRegClass, /* environment pointer */
 483     &SPU::GPRCRegClass, /* stack pointer */
 484     &SPU::GPRCRegClass, /* link register */
 485     0 /* end */
 486   };
 487
 488   return SPU_CalleeSaveRegClasses;
 489 }
 490
 491 /*!
 492  R0 (link register), R1 (stack pointer) and R2 (environment pointer -- this is
 493  generally unused) are the Cell's reserved registers
 494  */
 495 BitVector SPURegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 496   BitVector Reserved(getNumRegs());
 497   Reserved.set(SPU::R0);                // LR
 498   Reserved.set(SPU::R1);                // SP
 499   Reserved.set(SPU::R2);                // environment pointer
 500   return Reserved;
 501 }
 502
 503 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 504 /// copy instructions, turning them into load/store instructions.
 505 MachineInstr *
 506 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI,
 507                                    SmallVectorImpl<unsigned> &Ops,
 508                                    int FrameIndex) const
 509 {
 510 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 511   if (Ops.size() != 1) return NULL;
 512
 513   unsigned OpNum = Ops[0];
 514   unsigned Opc = MI->getOpcode();
 515   MachineInstr *NewMI = 0;
 516
 517   if ((Opc == SPU::ORr32
 518        || Opc == SPU::ORv4i32)
 519        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 520     if (OpNum == 0) {  // move -> store
 521       unsigned InReg = MI->getOperand(1).getReg();
 522       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 523         NewMI = addFrameReference(BuildMI(TII.get(SPU::STQDr32)).addReg(InReg),
 524                                   FrameIndex);
 525       }
 526     } else {           // move -> load
 527       unsigned OutReg = MI->getOperand(0).getReg();
 528       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset()) ? SPU::STQDr32 : SPU::STQXr32;
 529       NewMI = addFrameReference(BuildMI(TII.get(Opc), OutReg), FrameIndex);
 530     }
 531   }
 532
 533   if (NewMI)
 534     NewMI->copyKillDeadInfo(MI);
 535
 536   return NewMI;
 537 #else
 538   return 0;
 539 #endif
 540 }
 541
 542 /// General-purpose load/store fold to operand code
 543 MachineInstr *
 544 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI,
 545                                    SmallVectorImpl<unsigned> &Ops,
 546                                    MachineInstr *LoadMI) const
 547 {
 548   return 0;
 549 }
 550
 551 //===----------------------------------------------------------------------===//
 552 // Stack Frame Processing methods
 553 //===----------------------------------------------------------------------===//
 554
 555 // needsFP - Return true if the specified function should have a dedicated frame
 556 // pointer register.  This is true if the function has variable sized allocas or
 557 // if frame pointer elimination is disabled.
 558 //
 559 static bool needsFP(const MachineFunction &MF) {
 560   const MachineFrameInfo *MFI = MF.getFrameInfo();
 561   return NoFramePointerElim || MFI->hasVarSizedObjects();
 562 }
 563
 564 //--------------------------------------------------------------------------
 565 // hasFP - Return true if the specified function actually has a dedicated frame
 566 // pointer register.  This is true if the function needs a frame pointer and has
 567 // a non-zero stack size.
 568 bool
 569 SPURegisterInfo::hasFP(const MachineFunction &MF) const {
 570   const MachineFrameInfo *MFI = MF.getFrameInfo();
 571   return MFI->getStackSize() && needsFP(MF);
 572 }
 573
 574 //--------------------------------------------------------------------------
 575 void
 576 SPURegisterInfo::eliminateCallFramePseudoInstr(MachineFunction &MF,
 577                                                MachineBasicBlock &MBB,
 578                                                MachineBasicBlock::iterator I)
 579   const
 580 {
 581   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 582   MBB.erase(I);
 583 }
 584
 585 void
 586 SPURegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II, int SPAdj,
 587                                      RegScavenger *RS) const
 588 {
 589   unsigned i = 0;
 590   MachineInstr &MI = *II;
 591   MachineBasicBlock &MBB = *MI.getParent();
 592   MachineFunction &MF = *MBB.getParent();
 593   MachineFrameInfo *MFI = MF.getFrameInfo();
 594
 595   while (!MI.getOperand(i).isFrameIndex()) {
 596     ++i;
 597     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 598   }
 599
 600   MachineOperand &SPOp = MI.getOperand(i);
 601   int FrameIndex = SPOp.getIndex();
 602
 603   // Now add the frame object offset to the offset from r1.
 604   int Offset = MFI->getObjectOffset(FrameIndex);
 605
 606   // Most instructions, except for generated FrameIndex additions using AIr32,
 607   // have the immediate in operand 1. AIr32, in this case, has the immediate
 608   // in operand 2.
 609   unsigned OpNo = (MI.getOpcode() != SPU::AIr32 ? 1 : 2);
 610   MachineOperand &MO = MI.getOperand(OpNo);
 611
 612   // Offset is biased by $lr's slot at the bottom.
 613   Offset += MO.getImm() + MFI->getStackSize() + SPUFrameInfo::minStackSize();
 614   assert((Offset & 0xf) == 0
 615          && "16-byte alignment violated in eliminateFrameIndex");
 616
 617   // Replace the FrameIndex with base register with $sp (aka $r1)
 618   SPOp.ChangeToRegister(SPU::R1, false);
 619   if (Offset > SPUFrameInfo::maxFrameOffset()
 620       || Offset < SPUFrameInfo::minFrameOffset()) {
 621     cerr << "Large stack adjustment ("
 622          << Offset
 623          << ") in SPURegisterInfo::eliminateFrameIndex.";
 624   } else {
 625     MO.ChangeToImmediate(Offset);
 626   }
 627 }
 628
 629 /// determineFrameLayout - Determine the size of the frame and maximum call
 630 /// frame size.
 631 void
 632 SPURegisterInfo::determineFrameLayout(MachineFunction &MF) const
 633 {
 634   MachineFrameInfo *MFI = MF.getFrameInfo();
 635
 636   // Get the number of bytes to allocate from the FrameInfo
 637   unsigned FrameSize = MFI->getStackSize();
 638
 639   // Get the alignments provided by the target, and the maximum alignment
 640   // (if any) of the fixed frame objects.
 641   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 642   unsigned Align = std::max(TargetAlign, MFI->getMaxAlignment());
 643   assert(isPowerOf2_32(Align) && "Alignment is not power of 2");
 644   unsigned AlignMask = Align - 1;
 645
 646   // Get the maximum call frame size of all the calls.
 647   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 648
 649   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 650   // that allocations will be aligned.
 651   if (MFI->hasVarSizedObjects())
 652     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 653
 654   // Update maximum call frame size.
 655   MFI->setMaxCallFrameSize(maxCallFrameSize);
 656
 657   // Include call frame size in total.
 658   FrameSize += maxCallFrameSize;
 659
 660   // Make sure the frame is aligned.
 661   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 662
 663   // Update frame info.
 664   MFI->setStackSize(FrameSize);
 665 }
 666
 667 void SPURegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 668                                                            RegScavenger *RS)
 669   const {
 670 #if 0
 671   //  Save and clear the LR state.
 672   SPUFunctionInfo *FI = MF.getInfo<SPUFunctionInfo>();
 673   FI->setUsesLR(MF.isPhysRegUsed(LR));
 674 #endif
 675   // Mark LR and SP unused, since the prolog spills them to stack and
 676   // we don't want anyone else to spill them for us.
 677   //
 678   // Also, unless R2 is really used someday, don't spill it automatically.
 679   MF.setPhysRegUnused(SPU::R0);
 680   MF.setPhysRegUnused(SPU::R1);
 681   MF.setPhysRegUnused(SPU::R2);
 682 }
 683
 684 void SPURegisterInfo::emitPrologue(MachineFunction &MF) const
 685 {
 686   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 687   MachineBasicBlock::iterator MBBI = MBB.begin();
 688   MachineFrameInfo *MFI = MF.getFrameInfo();
 689   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
 690
 691   // Prepare for debug frame info.
 692   bool hasDebugInfo = MMI && MMI->hasDebugInfo();
 693   unsigned FrameLabelId = 0;
 694
 695   // Move MBBI back to the beginning of the function.
 696   MBBI = MBB.begin();
 697
 698   // Work out frame sizes.
 699   determineFrameLayout(MF);
 700   int FrameSize = MFI->getStackSize();
 701
 702   assert((FrameSize & 0xf) == 0
 703          && "SPURegisterInfo::emitPrologue: FrameSize not aligned");
 704
 705   if (FrameSize > 0) {
 706     FrameSize = -(FrameSize + SPUFrameInfo::minStackSize());
 707     if (hasDebugInfo) {
 708       // Mark effective beginning of when frame pointer becomes valid.
 709       FrameLabelId = MMI->NextLabelID();
 710       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(FrameLabelId);
 711     }
 712
 713     // Adjust stack pointer, spilling $lr -> 16($sp) and $sp -> -FrameSize($sp)
 714     // for the ABI
 715     BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R0).addImm(16)
 716       .addReg(SPU::R1);
 717     if (isS10Constant(FrameSize)) {
 718       // Spill $sp to adjusted $sp
 719       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1).addImm(FrameSize)
 720         .addReg(SPU::R1);
 721       // Adjust $sp by required amout
 722       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1).addReg(SPU::R1)
 723         .addImm(FrameSize);
 724     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 725       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 726       // $r2 to adjust $sp:
 727       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 728         .addImm(-16)
 729         .addReg(SPU::R1);
 730       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 731         .addImm(FrameSize);
 732       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1)
 733         .addReg(SPU::R2)
 734         .addReg(SPU::R1);
 735       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 736         .addReg(SPU::R1)
 737         .addReg(SPU::R2);
 738       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2)
 739         .addReg(SPU::R2)
 740         .addImm(16);
 741       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 742         .addReg(SPU::R2)
 743         .addReg(SPU::R1);
 744     } else {
 745       cerr << "Unhandled frame size: " << FrameSize << "\n";
 746       abort();
 747     }
 748
 749     if (hasDebugInfo) {
 750       std::vector<MachineMove> &Moves = MMI->getFrameMoves();
 751
 752       // Show update of SP.
 753       MachineLocation SPDst(MachineLocation::VirtualFP);
 754       MachineLocation SPSrc(MachineLocation::VirtualFP, -FrameSize);
 755       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
 756
 757       // Add callee saved registers to move list.
 758       const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 759       for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 760         int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 761         unsigned Reg = CSI[I].getReg();
 762         if (Reg == SPU::R0) continue;
 763         MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
 764         MachineLocation CSSrc(Reg);
 765         Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
 766       }
 767
 768       // Mark effective beginning of when frame pointer is ready.
 769       unsigned ReadyLabelId = MMI->NextLabelID();
 770       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(ReadyLabelId);
 771
 772       MachineLocation FPDst(SPU::R1);
 773       MachineLocation FPSrc(MachineLocation::VirtualFP);
 774       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
 775     }
 776   } else {
 777     // This is a leaf function -- insert a branch hint iff there are
 778     // sufficient number instructions in the basic block. Note that
 779     // this is just a best guess based on the basic block's size.
 780     if (MBB.size() >= (unsigned) SPUFrameInfo::branchHintPenalty()) {
 781       MachineBasicBlock::iterator MBBI = prior(MBB.end());
 782       // Insert terminator label
 783       unsigned BranchLabelId = MMI->NextLabelID();
 784       BuildMI(MBB, MBBI, TII.get(SPU::LABEL)).addImm(BranchLabelId);
 785     }
 786   }
 787 }
 788
 789 void
 790 SPURegisterInfo::emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const
 791 {
 792   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 793   const MachineFrameInfo *MFI = MF.getFrameInfo();
 794   int FrameSize = MFI->getStackSize();
 795   int LinkSlotOffset = SPUFrameInfo::stackSlotSize();
 796
 797   assert(MBBI->getOpcode() == SPU::RET &&
 798          "Can only insert epilog into returning blocks");
 799   assert((FrameSize & 0xf) == 0
 800          && "SPURegisterInfo::emitEpilogue: FrameSize not aligned");
 801   if (FrameSize > 0) {
 802     FrameSize = FrameSize + SPUFrameInfo::minStackSize();
 803     if (isS10Constant(FrameSize + LinkSlotOffset)) {
 804       // Reload $lr, adjust $sp by required amount
 805       // Note: We do this to slightly improve dual issue -- not by much, but it
 806       // is an opportunity for dual issue.
 807       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 808         .addImm(FrameSize + LinkSlotOffset)
 809         .addReg(SPU::R1);
 810       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1)
 811         .addReg(SPU::R1)
 812         .addImm(FrameSize);
 813     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 814       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 815       // $r2 to adjust $sp:
 816       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 817         .addImm(16)
 818         .addReg(SPU::R1);
 819       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 820         .addImm(FrameSize);
 821       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 822         .addReg(SPU::R1)
 823         .addReg(SPU::R2);
 824       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 825         .addImm(16)
 826         .addReg(SPU::R2);
 827       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2).
 828         addReg(SPU::R2)
 829         .addImm(16);
 830       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 831         .addReg(SPU::R2)
 832         .addReg(SPU::R1);
 833     } else {
 834       cerr << "Unhandled frame size: " << FrameSize << "\n";
 835       abort();
 836     }
 837    }
 838 }
 839
 840 unsigned
 841 SPURegisterInfo::getRARegister() const
 842 {
 843   return SPU::R0;
 844 }
 845
 846 unsigned
 847 SPURegisterInfo::getFrameRegister(MachineFunction &MF) const
 848 {
 849   return SPU::R1;
 850 }
 851
 852 void
 853 SPURegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves) const
 854 {
 855   // Initial state of the frame pointer is R1.
 856   MachineLocation Dst(MachineLocation::VirtualFP);
 857   MachineLocation Src(SPU::R1, 0);
 858   Moves.push_back(MachineMove(0, Dst, Src));
 859 }
 860
 861
 862 int
 863 SPURegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 864   // FIXME: Most probably dwarf numbers differs for Linux and Darwin
 865   return SPUGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 866 }
 867
 868 #include "SPUGenRegisterInfo.inc"