lib/Target/CellSPU/SPURegisterInfo.cpp

   1 //===- SPURegisterInfo.cpp - Cell SPU Register Information ------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by a team from the Computer Systems Research
   6 // Department at The Aerospace Corporation and is distributed under the
   7 // University of Illinois Open Source License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the PowerPC implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "reginfo"
  16 #include "SPU.h"
  17 #include "SPURegisterInfo.h"
  18 #include "SPURegisterNames.h"
  19 #include "SPUInstrBuilder.h"
  20 #include "SPUSubtarget.h"
  21 #include "SPUMachineFunction.h"
  22 #include "SPUFrameInfo.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/CodeGen/ValueTypes.h"
  33 #include "llvm/Target/TargetFrameInfo.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/MathExtras.h"
  40 #include "llvm/ADT/BitVector.h"
  41 #include "llvm/ADT/STLExtras.h"
  42 #include <cstdlib>
  43 #include <iostream>
  44
  45 using namespace llvm;
  46
  47 /// getRegisterNumbering - Given the enum value for some register, e.g.
  48 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  49 unsigned SPURegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  50   using namespace SPU;
  51   switch (RegEnum) {
  52   case SPU::R0: return 0;
  53   case SPU::R1: return 1;
  54   case SPU::R2: return 2;
  55   case SPU::R3: return 3;
  56   case SPU::R4: return 4;
  57   case SPU::R5: return 5;
  58   case SPU::R6: return 6;
  59   case SPU::R7: return 7;
  60   case SPU::R8: return 8;
  61   case SPU::R9: return 9;
  62   case SPU::R10: return 10;
  63   case SPU::R11: return 11;
  64   case SPU::R12: return 12;
  65   case SPU::R13: return 13;
  66   case SPU::R14: return 14;
  67   case SPU::R15: return 15;
  68   case SPU::R16: return 16;
  69   case SPU::R17: return 17;
  70   case SPU::R18: return 18;
  71   case SPU::R19: return 19;
  72   case SPU::R20: return 20;
  73   case SPU::R21: return 21;
  74   case SPU::R22: return 22;
  75   case SPU::R23: return 23;
  76   case SPU::R24: return 24;
  77   case SPU::R25: return 25;
  78   case SPU::R26: return 26;
  79   case SPU::R27: return 27;
  80   case SPU::R28: return 28;
  81   case SPU::R29: return 29;
  82   case SPU::R30: return 30;
  83   case SPU::R31: return 31;
  84   case SPU::R32: return 32;
  85   case SPU::R33: return 33;
  86   case SPU::R34: return 34;
  87   case SPU::R35: return 35;
  88   case SPU::R36: return 36;
  89   case SPU::R37: return 37;
  90   case SPU::R38: return 38;
  91   case SPU::R39: return 39;
  92   case SPU::R40: return 40;
  93   case SPU::R41: return 41;
  94   case SPU::R42: return 42;
  95   case SPU::R43: return 43;
  96   case SPU::R44: return 44;
  97   case SPU::R45: return 45;
  98   case SPU::R46: return 46;
  99   case SPU::R47: return 47;
 100   case SPU::R48: return 48;
 101   case SPU::R49: return 49;
 102   case SPU::R50: return 50;
 103   case SPU::R51: return 51;
 104   case SPU::R52: return 52;
 105   case SPU::R53: return 53;
 106   case SPU::R54: return 54;
 107   case SPU::R55: return 55;
 108   case SPU::R56: return 56;
 109   case SPU::R57: return 57;
 110   case SPU::R58: return 58;
 111   case SPU::R59: return 59;
 112   case SPU::R60: return 60;
 113   case SPU::R61: return 61;
 114   case SPU::R62: return 62;
 115   case SPU::R63: return 63;
 116   case SPU::R64: return 64;
 117   case SPU::R65: return 65;
 118   case SPU::R66: return 66;
 119   case SPU::R67: return 67;
 120   case SPU::R68: return 68;
 121   case SPU::R69: return 69;
 122   case SPU::R70: return 70;
 123   case SPU::R71: return 71;
 124   case SPU::R72: return 72;
 125   case SPU::R73: return 73;
 126   case SPU::R74: return 74;
 127   case SPU::R75: return 75;
 128   case SPU::R76: return 76;
 129   case SPU::R77: return 77;
 130   case SPU::R78: return 78;
 131   case SPU::R79: return 79;
 132   case SPU::R80: return 80;
 133   case SPU::R81: return 81;
 134   case SPU::R82: return 82;
 135   case SPU::R83: return 83;
 136   case SPU::R84: return 84;
 137   case SPU::R85: return 85;
 138   case SPU::R86: return 86;
 139   case SPU::R87: return 87;
 140   case SPU::R88: return 88;
 141   case SPU::R89: return 89;
 142   case SPU::R90: return 90;
 143   case SPU::R91: return 91;
 144   case SPU::R92: return 92;
 145   case SPU::R93: return 93;
 146   case SPU::R94: return 94;
 147   case SPU::R95: return 95;
 148   case SPU::R96: return 96;
 149   case SPU::R97: return 97;
 150   case SPU::R98: return 98;
 151   case SPU::R99: return 99;
 152   case SPU::R100: return 100;
 153   case SPU::R101: return 101;
 154   case SPU::R102: return 102;
 155   case SPU::R103: return 103;
 156   case SPU::R104: return 104;
 157   case SPU::R105: return 105;
 158   case SPU::R106: return 106;
 159   case SPU::R107: return 107;
 160   case SPU::R108: return 108;
 161   case SPU::R109: return 109;
 162   case SPU::R110: return 110;
 163   case SPU::R111: return 111;
 164   case SPU::R112: return 112;
 165   case SPU::R113: return 113;
 166   case SPU::R114: return 114;
 167   case SPU::R115: return 115;
 168   case SPU::R116: return 116;
 169   case SPU::R117: return 117;
 170   case SPU::R118: return 118;
 171   case SPU::R119: return 119;
 172   case SPU::R120: return 120;
 173   case SPU::R121: return 121;
 174   case SPU::R122: return 122;
 175   case SPU::R123: return 123;
 176   case SPU::R124: return 124;
 177   case SPU::R125: return 125;
 178   case SPU::R126: return 126;
 179   case SPU::R127: return 127;
 180   default:
 181     std::cerr << "Unhandled reg in SPURegisterInfo::getRegisterNumbering!\n";
 182     abort();
 183   }
 184 }
 185
 186 SPURegisterInfo::SPURegisterInfo(const SPUSubtarget &subtarget,
 187                                  const TargetInstrInfo &tii) :
 188   SPUGenRegisterInfo(SPU::ADJCALLSTACKDOWN, SPU::ADJCALLSTACKUP),
 189   Subtarget(subtarget),
 190   TII(tii)
 191 {
 192 }
 193
 194 void
 195 SPURegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 196                                      MachineBasicBlock::iterator MI,
 197                                      unsigned SrcReg, bool isKill, int FrameIdx,
 198                                      const TargetRegisterClass *RC) const
 199 {
 200   MachineOpCode opc;
 201   if (RC == SPU::GPRCRegisterClass) {
 202     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 203       ? SPU::STQDr128
 204       : SPU::STQXr128;
 205   } else if (RC == SPU::R64CRegisterClass) {
 206     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 207       ? SPU::STQDr64
 208       : SPU::STQXr64;
 209   } else if (RC == SPU::R64FPRegisterClass) {
 210     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 211       ? SPU::STQDr64
 212       : SPU::STQXr64;
 213   } else if (RC == SPU::R32CRegisterClass) {
 214     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 215       ? SPU::STQDr32
 216       : SPU::STQXr32;
 217   } else if (RC == SPU::R32FPRegisterClass) {
 218     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 219       ? SPU::STQDr32
 220       : SPU::STQXr32;
 221   } else if (RC == SPU::R16CRegisterClass) {
 222     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 223       SPU::STQDr16
 224       : SPU::STQXr16;
 225   } else {
 226     assert(0 && "Unknown regclass!");
 227     abort();
 228   }
 229
 230   addFrameReference(BuildMI(MBB, MI, TII.get(opc))
 231                     .addReg(SrcReg, false, false, isKill), FrameIdx);
 232 }
 233
 234 void SPURegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 235                                      bool isKill,
 236                                      SmallVectorImpl<MachineOperand> &Addr,
 237                                      const TargetRegisterClass *RC,
 238                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 239   cerr << "storeRegToAddr() invoked!\n";
 240   abort();
 241
 242   if (Addr[0].isFrameIndex()) {
 243     /* do what storeRegToStackSlot does here */
 244   } else {
 245     unsigned Opc = 0;
 246     if (RC == SPU::GPRCRegisterClass) {
 247       /* Opc = PPC::STW; */
 248     } else if (RC == SPU::R16CRegisterClass) {
 249       /* Opc = PPC::STD; */
 250     } else if (RC == SPU::R32CRegisterClass) {
 251       /* Opc = PPC::STFD; */
 252     } else if (RC == SPU::R32FPRegisterClass) {
 253       /* Opc = PPC::STFD; */
 254     } else if (RC == SPU::R64FPRegisterClass) {
 255       /* Opc = PPC::STFS; */
 256     } else if (RC == SPU::VECREGRegisterClass) {
 257       /* Opc = PPC::STVX; */
 258     } else {
 259       assert(0 && "Unknown regclass!");
 260       abort();
 261     }
 262     MachineInstrBuilder MIB = BuildMI(TII.get(Opc))
 263       .addReg(SrcReg, false, false, isKill);
 264     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 265       MachineOperand &MO = Addr[i];
 266       if (MO.isRegister())
 267         MIB.addReg(MO.getReg());
 268       else if (MO.isImmediate())
 269         MIB.addImm(MO.getImmedValue());
 270       else
 271         MIB.addFrameIndex(MO.getFrameIndex());
 272     }
 273     NewMIs.push_back(MIB);
 274   }
 275 }
 276
 277 void
 278 SPURegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 279                                         MachineBasicBlock::iterator MI,
 280                                         unsigned DestReg, int FrameIdx,
 281                                         const TargetRegisterClass *RC) const
 282 {
 283   MachineOpCode opc;
 284   if (RC == SPU::GPRCRegisterClass) {
 285     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 286       ? SPU::LQDr128
 287       : SPU::LQXr128;
 288   } else if (RC == SPU::R64CRegisterClass) {
 289     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 290       ? SPU::LQDr64
 291       : SPU::LQXr64;
 292   } else if (RC == SPU::R64FPRegisterClass) {
 293     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 294       ? SPU::LQDr64
 295       : SPU::LQXr64;
 296   } else if (RC == SPU::R32CRegisterClass) {
 297     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 298       ? SPU::LQDr32
 299       : SPU::LQXr32;
 300   } else if (RC == SPU::R32FPRegisterClass) {
 301     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 302       ? SPU::LQDr32
 303       : SPU::LQXr32;
 304   } else if (RC == SPU::R16CRegisterClass) {
 305     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 306       ? SPU::LQDr16
 307       : SPU::LQXr16;
 308   } else {
 309     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 310     abort();
 311   }
 312
 313   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(DestReg), FrameIdx);
 314 }
 315
 316 /*!
 317   \note We are really pessimistic here about what kind of a load we're doing.
 318  */
 319 void SPURegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 320                                       SmallVectorImpl<MachineOperand> &Addr,
 321                                       const TargetRegisterClass *RC,
 322                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 323     const {
 324   cerr << "loadRegToAddr() invoked!\n";
 325   abort();
 326
 327   if (Addr[0].isFrameIndex()) {
 328     /* do what loadRegFromStackSlot does here... */
 329   } else {
 330     unsigned Opc = 0;
 331     if (RC == SPU::R16CRegisterClass) {
 332       /* Opc = PPC::LWZ; */
 333     } else if (RC == SPU::R32CRegisterClass) {
 334       /* Opc = PPC::LD; */
 335     } else if (RC == SPU::R32FPRegisterClass) {
 336       /* Opc = PPC::LFD; */
 337     } else if (RC == SPU::R64FPRegisterClass) {
 338       /* Opc = PPC::LFS; */
 339     } else if (RC == SPU::VECREGRegisterClass) {
 340       /* Opc = PPC::LVX; */
 341     } else if (RC == SPU::GPRCRegisterClass) {
 342       /* Opc = something else! */
 343     } else {
 344       assert(0 && "Unknown regclass!");
 345       abort();
 346     }
 347     MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 348     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 349       MachineOperand &MO = Addr[i];
 350       if (MO.isRegister())
 351         MIB.addReg(MO.getReg());
 352       else if (MO.isImmediate())
 353         MIB.addImm(MO.getImmedValue());
 354       else
 355         MIB.addFrameIndex(MO.getFrameIndex());
 356     }
 357     NewMIs.push_back(MIB);
 358   }
 359 }
 360
 361 void SPURegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 362                                    MachineBasicBlock::iterator MI,
 363                                    unsigned DestReg, unsigned SrcReg,
 364                                    const TargetRegisterClass *DestRC,
 365                                    const TargetRegisterClass *SrcRC) const
 366 {
 367   if (DestRC != SrcRC) {
 368     cerr << "SPURegisterInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 369     abort();
 370   }
 371
 372   /* if (DestRC == SPU::R8CRegisterClass) {
 373     BuildMI(MBB, MI, TII.get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 374     } else */
 375   if (DestRC == SPU::R16CRegisterClass) {
 376     BuildMI(MBB, MI, TII.get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 377   } else if (DestRC == SPU::R32CRegisterClass) {
 378     BuildMI(MBB, MI, TII.get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 379   } else if (DestRC == SPU::R32FPRegisterClass) {
 380     BuildMI(MBB, MI, TII.get(SPU::ORIf32), DestReg).addReg(SrcReg).addImm(0);
 381   } else if (DestRC == SPU::R64CRegisterClass) {
 382     BuildMI(MBB, MI, TII.get(SPU::ORIr64), DestReg).addReg(SrcReg).addImm(0);
 383   } else if (DestRC == SPU::R64FPRegisterClass) {
 384     BuildMI(MBB, MI, TII.get(SPU::ORIf64), DestReg).addReg(SrcReg).addImm(0);
 385   } else if (DestRC == SPU::GPRCRegisterClass) {
 386     BuildMI(MBB, MI, TII.get(SPU::ORgprc), DestReg).addReg(SrcReg)
 387       .addReg(SrcReg);
 388   } else if (DestRC == SPU::VECREGRegisterClass) {
 389     BuildMI(MBB, MI, TII.get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 390       .addReg(SrcReg);
 391   } else {
 392     std::cerr << "Attempt to copy unknown/unsupported register class!\n";
 393     abort();
 394   }
 395 }
 396
 397 void SPURegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 398                                     MachineBasicBlock::iterator I,
 399                                     unsigned DestReg,
 400                                     const MachineInstr *Orig) const {
 401   MachineInstr *MI = Orig->clone();
 402   MI->getOperand(0).setReg(DestReg);
 403   MBB.insert(I, MI);
 404 }
 405
 406 // SPU's 128-bit registers used for argument passing:
 407 static const unsigned SPU_ArgRegs[] = {
 408   SPU::R3,  SPU::R4,  SPU::R5,  SPU::R6,  SPU::R7,  SPU::R8,  SPU::R9,
 409   SPU::R10, SPU::R11, SPU::R12, SPU::R13, SPU::R14, SPU::R15, SPU::R16,
 410   SPU::R17, SPU::R18, SPU::R19, SPU::R20, SPU::R21, SPU::R22, SPU::R23,
 411   SPU::R24, SPU::R25, SPU::R26, SPU::R27, SPU::R28, SPU::R29, SPU::R30,
 412   SPU::R31, SPU::R32, SPU::R33, SPU::R34, SPU::R35, SPU::R36, SPU::R37,
 413   SPU::R38, SPU::R39, SPU::R40, SPU::R41, SPU::R42, SPU::R43, SPU::R44,
 414   SPU::R45, SPU::R46, SPU::R47, SPU::R48, SPU::R49, SPU::R50, SPU::R51,
 415   SPU::R52, SPU::R53, SPU::R54, SPU::R55, SPU::R56, SPU::R57, SPU::R58,
 416   SPU::R59, SPU::R60, SPU::R61, SPU::R62, SPU::R63, SPU::R64, SPU::R65,
 417   SPU::R66, SPU::R67, SPU::R68, SPU::R69, SPU::R70, SPU::R71, SPU::R72,
 418   SPU::R73, SPU::R74, SPU::R75, SPU::R76, SPU::R77, SPU::R78, SPU::R79
 419 };
 420
 421 const unsigned *
 422 SPURegisterInfo::getArgRegs()
 423 {
 424   return SPU_ArgRegs;
 425 }
 426
 427 const unsigned
 428 SPURegisterInfo::getNumArgRegs()
 429 {
 430   return sizeof(SPU_ArgRegs) / sizeof(SPU_ArgRegs[0]);
 431 }
 432
 433 const unsigned *
 434 SPURegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const
 435 {
 436   // Cell ABI calling convention
 437   static const unsigned SPU_CalleeSaveRegs[] = {
 438     SPU::R80, SPU::R81, SPU::R82, SPU::R83,
 439     SPU::R84, SPU::R85, SPU::R86, SPU::R87,
 440     SPU::R88, SPU::R89, SPU::R90, SPU::R91,
 441     SPU::R92, SPU::R93, SPU::R94, SPU::R95,
 442     SPU::R96, SPU::R97, SPU::R98, SPU::R99,
 443     SPU::R100, SPU::R101, SPU::R102, SPU::R103,
 444     SPU::R104, SPU::R105, SPU::R106, SPU::R107,
 445     SPU::R108, SPU::R109, SPU::R110, SPU::R111,
 446     SPU::R112, SPU::R113, SPU::R114, SPU::R115,
 447     SPU::R116, SPU::R117, SPU::R118, SPU::R119,
 448     SPU::R120, SPU::R121, SPU::R122, SPU::R123,
 449     SPU::R124, SPU::R125, SPU::R126, SPU::R127,
 450     SPU::R2,    /* environment pointer */
 451     SPU::R1,    /* stack pointer */
 452     SPU::R0,    /* link register */
 453     0 /* end */
 454   };
 455
 456   return SPU_CalleeSaveRegs;
 457 }
 458
 459 const TargetRegisterClass* const*
 460 SPURegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const
 461 {
 462   // Cell ABI Calling Convention
 463   static const TargetRegisterClass * const SPU_CalleeSaveRegClasses[] = {
 464     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 465     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 466     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 467     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 468     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 469     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 470     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 471     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 472     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 473     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 474     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 475     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 476     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 477     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 478     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 479     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 480     &SPU::GPRCRegClass, /* environment pointer */
 481     &SPU::GPRCRegClass, /* stack pointer */
 482     &SPU::GPRCRegClass, /* link register */
 483     0 /* end */
 484   };
 485
 486   return SPU_CalleeSaveRegClasses;
 487 }
 488
 489 /*!
 490  R0 (link register), R1 (stack pointer) and R2 (environment pointer -- this is
 491  generally unused) are the Cell's reserved registers
 492  */
 493 BitVector SPURegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 494   BitVector Reserved(getNumRegs());
 495   Reserved.set(SPU::R0);                // LR
 496   Reserved.set(SPU::R1);                // SP
 497   Reserved.set(SPU::R2);                // environment pointer
 498   return Reserved;
 499 }
 500
 501 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 502 /// copy instructions, turning them into load/store instructions.
 503 MachineInstr *
 504 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI,
 505                                    SmallVectorImpl<unsigned> &Ops,
 506                                    int FrameIndex) const
 507 {
 508 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 509   if (Ops.size() != 1) return NULL;
 510
 511   unsigned OpNum = Ops[0];
 512   unsigned Opc = MI->getOpcode();
 513   MachineInstr *NewMI = 0;
 514
 515   if ((Opc == SPU::ORr32
 516        || Opc == SPU::ORv4i32)
 517        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 518     if (OpNum == 0) {  // move -> store
 519       unsigned InReg = MI->getOperand(1).getReg();
 520       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 521         NewMI = addFrameReference(BuildMI(TII.get(SPU::STQDr32)).addReg(InReg),
 522                                   FrameIndex);
 523       }
 524     } else {           // move -> load
 525       unsigned OutReg = MI->getOperand(0).getReg();
 526       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset()) ? SPU::STQDr32 : SPU::STQXr32;
 527       NewMI = addFrameReference(BuildMI(TII.get(Opc), OutReg), FrameIndex);
 528     }
 529   }
 530
 531   if (NewMI)
 532     NewMI->copyKillDeadInfo(MI);
 533
 534   return NewMI;
 535 #else
 536   return 0;
 537 #endif
 538 }
 539
 540 /// General-purpose load/store fold to operand code
 541 MachineInstr *
 542 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI,
 543                                    SmallVectorImpl<unsigned> &Ops,
 544                                    MachineInstr *LoadMI) const
 545 {
 546   return 0;
 547 }
 548
 549 //===----------------------------------------------------------------------===//
 550 // Stack Frame Processing methods
 551 //===----------------------------------------------------------------------===//
 552
 553 // needsFP - Return true if the specified function should have a dedicated frame
 554 // pointer register.  This is true if the function has variable sized allocas or
 555 // if frame pointer elimination is disabled.
 556 //
 557 static bool needsFP(const MachineFunction &MF) {
 558   const MachineFrameInfo *MFI = MF.getFrameInfo();
 559   return NoFramePointerElim || MFI->hasVarSizedObjects();
 560 }
 561
 562 //--------------------------------------------------------------------------
 563 // hasFP - Return true if the specified function actually has a dedicated frame
 564 // pointer register.  This is true if the function needs a frame pointer and has
 565 // a non-zero stack size.
 566 bool
 567 SPURegisterInfo::hasFP(const MachineFunction &MF) const {
 568   const MachineFrameInfo *MFI = MF.getFrameInfo();
 569   return MFI->getStackSize() && needsFP(MF);
 570 }
 571
 572 //--------------------------------------------------------------------------
 573 void
 574 SPURegisterInfo::eliminateCallFramePseudoInstr(MachineFunction &MF,
 575                                                MachineBasicBlock &MBB,
 576                                                MachineBasicBlock::iterator I)
 577   const
 578 {
 579   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 580   MBB.erase(I);
 581 }
 582
 583 void
 584 SPURegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II, int SPAdj,
 585                                      RegScavenger *RS) const
 586 {
 587   assert(SPAdj == 0 && "Unexpected SP adjacency == 0");
 588
 589   unsigned i = 0;
 590   MachineInstr &MI = *II;
 591   MachineBasicBlock &MBB = *MI.getParent();
 592   MachineFunction &MF = *MBB.getParent();
 593   MachineFrameInfo *MFI = MF.getFrameInfo();
 594
 595   while (!MI.getOperand(i).isFrameIndex()) {
 596     ++i;
 597     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 598   }
 599
 600   MachineOperand &SPOp = MI.getOperand(i);
 601   int FrameIndex = SPOp.getFrameIndex();
 602
 603   // Now add the frame object offset to the offset from r1.
 604   int Offset = MFI->getObjectOffset(FrameIndex);
 605
 606   // Most instructions, except for generated FrameIndex additions using AIr32,
 607   // have the immediate in operand 1. AIr32, in this case, has the immediate
 608   // in operand 2.
 609   unsigned OpNo = (MI.getOpcode() != SPU::AIr32 ? 1 : 2);
 610   MachineOperand &MO = MI.getOperand(OpNo);
 611
 612   // Offset is biased by $lr's slot at the bottom.
 613   Offset += MO.getImmedValue() + MFI->getStackSize()
 614     + SPUFrameInfo::minStackSize();
 615   assert((Offset & 0xf) == 0
 616          && "16-byte alignment violated in SPURegisterInfo::eliminateFrameIndex");
 617
 618   // Replace the FrameIndex with base register with $sp (aka $r1)
 619   SPOp.ChangeToRegister(SPU::R1, false);
 620   if (Offset > SPUFrameInfo::maxFrameOffset()
 621       || Offset < SPUFrameInfo::minFrameOffset()) {
 622     cerr << "Large stack adjustment ("
 623          << Offset
 624          << ") in SPURegisterInfo::eliminateFrameIndex.";
 625   } else {
 626     MO.ChangeToImmediate(Offset);
 627   }
 628 }
 629
 630 /// determineFrameLayout - Determine the size of the frame and maximum call
 631 /// frame size.
 632 void
 633 SPURegisterInfo::determineFrameLayout(MachineFunction &MF) const
 634 {
 635   MachineFrameInfo *MFI = MF.getFrameInfo();
 636
 637   // Get the number of bytes to allocate from the FrameInfo
 638   unsigned FrameSize = MFI->getStackSize();
 639
 640   // Get the alignments provided by the target, and the maximum alignment
 641   // (if any) of the fixed frame objects.
 642   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 643   unsigned Align = std::max(TargetAlign, MFI->getMaxAlignment());
 644   assert(isPowerOf2_32(Align) && "Alignment is not power of 2");
 645   unsigned AlignMask = Align - 1;
 646
 647   // Get the maximum call frame size of all the calls.
 648   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 649
 650   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 651   // that allocations will be aligned.
 652   if (MFI->hasVarSizedObjects())
 653     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 654
 655   // Update maximum call frame size.
 656   MFI->setMaxCallFrameSize(maxCallFrameSize);
 657
 658   // Include call frame size in total.
 659   FrameSize += maxCallFrameSize;
 660
 661   // Make sure the frame is aligned.
 662   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 663
 664   // Update frame info.
 665   MFI->setStackSize(FrameSize);
 666 }
 667
 668 void SPURegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 669                                                            RegScavenger *RS)
 670   const {
 671 #if 0
 672   //  Save and clear the LR state.
 673   SPUFunctionInfo *FI = MF.getInfo<SPUFunctionInfo>();
 674   FI->setUsesLR(MF.isPhysRegUsed(LR));
 675 #endif
 676   // Mark LR and SP unused, since the prolog spills them to stack and
 677   // we don't want anyone else to spill them for us.
 678   //
 679   // Also, unless R2 is really used someday, don't spill it automatically.
 680   MF.setPhysRegUnused(SPU::R0);
 681   MF.setPhysRegUnused(SPU::R1);
 682   MF.setPhysRegUnused(SPU::R2);
 683 }
 684
 685 void SPURegisterInfo::emitPrologue(MachineFunction &MF) const
 686 {
 687   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 688   MachineBasicBlock::iterator MBBI = MBB.begin();
 689   MachineFrameInfo *MFI = MF.getFrameInfo();
 690   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
 691
 692   // Prepare for debug frame info.
 693   bool hasDebugInfo = MMI && MMI->hasDebugInfo();
 694   unsigned FrameLabelId = 0;
 695
 696   // Move MBBI back to the beginning of the function.
 697   MBBI = MBB.begin();
 698
 699   // Work out frame sizes.
 700   determineFrameLayout(MF);
 701   int FrameSize = MFI->getStackSize();
 702
 703   assert((FrameSize & 0xf) == 0
 704          && "SPURegisterInfo::emitPrologue: FrameSize not aligned");
 705
 706   if (FrameSize > 0) {
 707     FrameSize = -(FrameSize + SPUFrameInfo::minStackSize());
 708     if (hasDebugInfo) {
 709       // Mark effective beginning of when frame pointer becomes valid.
 710       FrameLabelId = MMI->NextLabelID();
 711       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(FrameLabelId);
 712     }
 713
 714     // Adjust stack pointer, spilling $lr -> 16($sp) and $sp -> -FrameSize($sp)
 715     // for the ABI
 716     BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R0).addImm(16)
 717       .addReg(SPU::R1);
 718     if (isS10Constant(FrameSize)) {
 719       // Spill $sp to adjusted $sp
 720       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1).addImm(FrameSize)
 721         .addReg(SPU::R1);
 722       // Adjust $sp by required amout
 723       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1).addReg(SPU::R1)
 724         .addImm(FrameSize);
 725     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 726       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 727       // $r2 to adjust $sp:
 728       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 729         .addImm(-16)
 730         .addReg(SPU::R1);
 731       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 732         .addImm(FrameSize);
 733       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1)
 734         .addReg(SPU::R2)
 735         .addReg(SPU::R1);
 736       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 737         .addReg(SPU::R1)
 738         .addReg(SPU::R2);
 739       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2)
 740         .addReg(SPU::R2)
 741         .addImm(16);
 742       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 743         .addReg(SPU::R2)
 744         .addReg(SPU::R1);
 745     } else {
 746       cerr << "Unhandled frame size: " << FrameSize << "\n";
 747       abort();
 748     }
 749
 750     if (hasDebugInfo) {
 751       std::vector<MachineMove> &Moves = MMI->getFrameMoves();
 752
 753       // Show update of SP.
 754       MachineLocation SPDst(MachineLocation::VirtualFP);
 755       MachineLocation SPSrc(MachineLocation::VirtualFP, -FrameSize);
 756       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
 757
 758       // Add callee saved registers to move list.
 759       const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 760       for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 761         int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 762         unsigned Reg = CSI[I].getReg();
 763         if (Reg == SPU::R0) continue;
 764         MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
 765         MachineLocation CSSrc(Reg);
 766         Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
 767       }
 768
 769       // Mark effective beginning of when frame pointer is ready.
 770       unsigned ReadyLabelId = MMI->NextLabelID();
 771       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(ReadyLabelId);
 772
 773       MachineLocation FPDst(SPU::R1);
 774       MachineLocation FPSrc(MachineLocation::VirtualFP);
 775       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
 776     }
 777   } else {
 778     // This is a leaf function -- insert a branch hint iff there are
 779     // sufficient number instructions in the basic block. Note that
 780     // this is just a best guess based on the basic block's size.
 781     if (MBB.size() >= (unsigned) SPUFrameInfo::branchHintPenalty()) {
 782       MachineBasicBlock::iterator MBBI = prior(MBB.end());
 783       // Insert terminator label
 784       unsigned BranchLabelId = MMI->NextLabelID();
 785       BuildMI(MBB, MBBI, TII.get(SPU::LABEL)).addImm(BranchLabelId);
 786     }
 787   }
 788 }
 789
 790 void
 791 SPURegisterInfo::emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const
 792 {
 793   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 794   const MachineFrameInfo *MFI = MF.getFrameInfo();
 795   int FrameSize = MFI->getStackSize();
 796   int LinkSlotOffset = SPUFrameInfo::stackSlotSize();
 797
 798   assert(MBBI->getOpcode() == SPU::RET &&
 799          "Can only insert epilog into returning blocks");
 800   assert((FrameSize & 0xf) == 0
 801          && "SPURegisterInfo::emitEpilogue: FrameSize not aligned");
 802   if (FrameSize > 0) {
 803     FrameSize = FrameSize + SPUFrameInfo::minStackSize();
 804     if (isS10Constant(FrameSize + LinkSlotOffset)) {
 805       // Reload $lr, adjust $sp by required amount
 806       // Note: We do this to slightly improve dual issue -- not by much, but it
 807       // is an opportunity for dual issue.
 808       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 809         .addImm(FrameSize + LinkSlotOffset)
 810         .addReg(SPU::R1);
 811       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1)
 812         .addReg(SPU::R1)
 813         .addImm(FrameSize);
 814     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 815       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 816       // $r2 to adjust $sp:
 817       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 818         .addImm(16)
 819         .addReg(SPU::R1);
 820       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 821         .addImm(FrameSize);
 822       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 823         .addReg(SPU::R1)
 824         .addReg(SPU::R2);
 825       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 826         .addImm(16)
 827         .addReg(SPU::R2);
 828       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2).
 829         addReg(SPU::R2)
 830         .addImm(16);
 831       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 832         .addReg(SPU::R2)
 833         .addReg(SPU::R1);
 834     } else {
 835       cerr << "Unhandled frame size: " << FrameSize << "\n";
 836       abort();
 837     }
 838    }
 839 }
 840
 841 unsigned
 842 SPURegisterInfo::getRARegister() const
 843 {
 844   return SPU::R0;
 845 }
 846
 847 unsigned
 848 SPURegisterInfo::getFrameRegister(MachineFunction &MF) const
 849 {
 850   return SPU::R1;
 851 }
 852
 853 void
 854 SPURegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves) const
 855 {
 856   // Initial state of the frame pointer is R1.
 857   MachineLocation Dst(MachineLocation::VirtualFP);
 858   MachineLocation Src(SPU::R1, 0);
 859   Moves.push_back(MachineMove(0, Dst, Src));
 860 }
 861
 862
 863 int
 864 SPURegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 865   // FIXME: Most probably dwarf numbers differs for Linux and Darwin
 866   return SPUGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 867 }
 868
 869 #include "SPUGenRegisterInfo.inc"