lib/Target/CellSPU/SPURegisterInfo.cpp

   1 //===- SPURegisterInfo.cpp - Cell SPU Register Information ------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by a team from the Computer Systems Research
   6 // Department at The Aerospace Corporation.
   7 //
   8 // See README.txt for details.
   9 //
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // This file contains the PowerPC implementation of the MRegisterInfo class.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "reginfo"
  17 #include "SPU.h"
  18 #include "SPURegisterInfo.h"
  19 #include "SPURegisterNames.h"
  20 #include "SPUInstrBuilder.h"
  21 #include "SPUSubtarget.h"
  22 #include "SPUMachineFunction.h"
  23 #include "SPUFrameInfo.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Type.h"
  26 #include "llvm/CodeGen/ValueTypes.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineLocation.h"
  32 #include "llvm/CodeGen/SelectionDAGNodes.h"
  33 #include "llvm/CodeGen/ValueTypes.h"
  34 #include "llvm/Target/TargetFrameInfo.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Support/CommandLine.h"
  39 #include "llvm/Support/Debug.h"
  40 #include "llvm/Support/MathExtras.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/STLExtras.h"
  43 #include <cstdlib>
  44 #include <iostream>
  45
  46 using namespace llvm;
  47
  48 /// getRegisterNumbering - Given the enum value for some register, e.g.
  49 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  50 unsigned SPURegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  51   using namespace SPU;
  52   switch (RegEnum) {
  53   case SPU::R0: return 0;
  54   case SPU::R1: return 1;
  55   case SPU::R2: return 2;
  56   case SPU::R3: return 3;
  57   case SPU::R4: return 4;
  58   case SPU::R5: return 5;
  59   case SPU::R6: return 6;
  60   case SPU::R7: return 7;
  61   case SPU::R8: return 8;
  62   case SPU::R9: return 9;
  63   case SPU::R10: return 10;
  64   case SPU::R11: return 11;
  65   case SPU::R12: return 12;
  66   case SPU::R13: return 13;
  67   case SPU::R14: return 14;
  68   case SPU::R15: return 15;
  69   case SPU::R16: return 16;
  70   case SPU::R17: return 17;
  71   case SPU::R18: return 18;
  72   case SPU::R19: return 19;
  73   case SPU::R20: return 20;
  74   case SPU::R21: return 21;
  75   case SPU::R22: return 22;
  76   case SPU::R23: return 23;
  77   case SPU::R24: return 24;
  78   case SPU::R25: return 25;
  79   case SPU::R26: return 26;
  80   case SPU::R27: return 27;
  81   case SPU::R28: return 28;
  82   case SPU::R29: return 29;
  83   case SPU::R30: return 30;
  84   case SPU::R31: return 31;
  85   case SPU::R32: return 32;
  86   case SPU::R33: return 33;
  87   case SPU::R34: return 34;
  88   case SPU::R35: return 35;
  89   case SPU::R36: return 36;
  90   case SPU::R37: return 37;
  91   case SPU::R38: return 38;
  92   case SPU::R39: return 39;
  93   case SPU::R40: return 40;
  94   case SPU::R41: return 41;
  95   case SPU::R42: return 42;
  96   case SPU::R43: return 43;
  97   case SPU::R44: return 44;
  98   case SPU::R45: return 45;
  99   case SPU::R46: return 46;
 100   case SPU::R47: return 47;
 101   case SPU::R48: return 48;
 102   case SPU::R49: return 49;
 103   case SPU::R50: return 50;
 104   case SPU::R51: return 51;
 105   case SPU::R52: return 52;
 106   case SPU::R53: return 53;
 107   case SPU::R54: return 54;
 108   case SPU::R55: return 55;
 109   case SPU::R56: return 56;
 110   case SPU::R57: return 57;
 111   case SPU::R58: return 58;
 112   case SPU::R59: return 59;
 113   case SPU::R60: return 60;
 114   case SPU::R61: return 61;
 115   case SPU::R62: return 62;
 116   case SPU::R63: return 63;
 117   case SPU::R64: return 64;
 118   case SPU::R65: return 65;
 119   case SPU::R66: return 66;
 120   case SPU::R67: return 67;
 121   case SPU::R68: return 68;
 122   case SPU::R69: return 69;
 123   case SPU::R70: return 70;
 124   case SPU::R71: return 71;
 125   case SPU::R72: return 72;
 126   case SPU::R73: return 73;
 127   case SPU::R74: return 74;
 128   case SPU::R75: return 75;
 129   case SPU::R76: return 76;
 130   case SPU::R77: return 77;
 131   case SPU::R78: return 78;
 132   case SPU::R79: return 79;
 133   case SPU::R80: return 80;
 134   case SPU::R81: return 81;
 135   case SPU::R82: return 82;
 136   case SPU::R83: return 83;
 137   case SPU::R84: return 84;
 138   case SPU::R85: return 85;
 139   case SPU::R86: return 86;
 140   case SPU::R87: return 87;
 141   case SPU::R88: return 88;
 142   case SPU::R89: return 89;
 143   case SPU::R90: return 90;
 144   case SPU::R91: return 91;
 145   case SPU::R92: return 92;
 146   case SPU::R93: return 93;
 147   case SPU::R94: return 94;
 148   case SPU::R95: return 95;
 149   case SPU::R96: return 96;
 150   case SPU::R97: return 97;
 151   case SPU::R98: return 98;
 152   case SPU::R99: return 99;
 153   case SPU::R100: return 100;
 154   case SPU::R101: return 101;
 155   case SPU::R102: return 102;
 156   case SPU::R103: return 103;
 157   case SPU::R104: return 104;
 158   case SPU::R105: return 105;
 159   case SPU::R106: return 106;
 160   case SPU::R107: return 107;
 161   case SPU::R108: return 108;
 162   case SPU::R109: return 109;
 163   case SPU::R110: return 110;
 164   case SPU::R111: return 111;
 165   case SPU::R112: return 112;
 166   case SPU::R113: return 113;
 167   case SPU::R114: return 114;
 168   case SPU::R115: return 115;
 169   case SPU::R116: return 116;
 170   case SPU::R117: return 117;
 171   case SPU::R118: return 118;
 172   case SPU::R119: return 119;
 173   case SPU::R120: return 120;
 174   case SPU::R121: return 121;
 175   case SPU::R122: return 122;
 176   case SPU::R123: return 123;
 177   case SPU::R124: return 124;
 178   case SPU::R125: return 125;
 179   case SPU::R126: return 126;
 180   case SPU::R127: return 127;
 181   default:
 182     std::cerr << "Unhandled reg in SPURegisterInfo::getRegisterNumbering!\n";
 183     abort();
 184   }
 185 }
 186
 187 SPURegisterInfo::SPURegisterInfo(const SPUSubtarget &subtarget,
 188                                  const TargetInstrInfo &tii) :
 189   SPUGenRegisterInfo(SPU::ADJCALLSTACKDOWN, SPU::ADJCALLSTACKUP),
 190   Subtarget(subtarget),
 191   TII(tii)
 192 {
 193 }
 194
 195 void
 196 SPURegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 197                                      MachineBasicBlock::iterator MI,
 198                                      unsigned SrcReg, int FrameIdx,
 199                                      const TargetRegisterClass *RC) const
 200 {
 201   MachineOpCode opc;
 202   if (RC == SPU::GPRCRegisterClass) {
 203     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 204       ? SPU::STQDr128
 205       : SPU::STQXr128;
 206   } else if (RC == SPU::R64CRegisterClass) {
 207     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 208       ? SPU::STQDr64
 209       : SPU::STQXr64;
 210   } else if (RC == SPU::R64FPRegisterClass) {
 211     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 212       ? SPU::STQDr64
 213       : SPU::STQXr64;
 214   } else if (RC == SPU::R32CRegisterClass) {
 215     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 216       ? SPU::STQDr32
 217       : SPU::STQXr32;
 218   } else if (RC == SPU::R32FPRegisterClass) {
 219     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 220       ? SPU::STQDr32
 221       : SPU::STQXr32;
 222   } else if (RC == SPU::R16CRegisterClass) {
 223     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 224       SPU::STQDr16
 225       : SPU::STQXr16;
 226   } else {
 227     assert(0 && "Unknown regclass!");
 228     abort();
 229   }
 230
 231   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(SrcReg), FrameIdx);
 232 }
 233
 234 void SPURegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 235                                      SmallVectorImpl<MachineOperand> &Addr,
 236                                      const TargetRegisterClass *RC,
 237                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 238   cerr << "storeRegToAddr() invoked!\n";
 239   abort();
 240
 241   if (Addr[0].isFrameIndex()) {
 242     /* do what storeRegToStackSlot does here */
 243   } else {
 244     unsigned Opc = 0;
 245     if (RC == SPU::GPRCRegisterClass) {
 246       /* Opc = PPC::STW; */
 247     } else if (RC == SPU::R16CRegisterClass) {
 248       /* Opc = PPC::STD; */
 249     } else if (RC == SPU::R32CRegisterClass) {
 250       /* Opc = PPC::STFD; */
 251     } else if (RC == SPU::R32FPRegisterClass) {
 252       /* Opc = PPC::STFD; */
 253     } else if (RC == SPU::R64FPRegisterClass) {
 254       /* Opc = PPC::STFS; */
 255     } else if (RC == SPU::VECREGRegisterClass) {
 256       /* Opc = PPC::STVX; */
 257     } else {
 258       assert(0 && "Unknown regclass!");
 259       abort();
 260     }
 261     MachineInstrBuilder MIB = BuildMI(TII.get(Opc))
 262       .addReg(SrcReg, false, false, true);
 263     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 264       MachineOperand &MO = Addr[i];
 265       if (MO.isRegister())
 266         MIB.addReg(MO.getReg());
 267       else if (MO.isImmediate())
 268         MIB.addImm(MO.getImmedValue());
 269       else
 270         MIB.addFrameIndex(MO.getFrameIndex());
 271     }
 272     NewMIs.push_back(MIB);
 273   }
 274 }
 275
 276 void
 277 SPURegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 278                                         MachineBasicBlock::iterator MI,
 279                                         unsigned DestReg, int FrameIdx,
 280                                         const TargetRegisterClass *RC) const
 281 {
 282   MachineOpCode opc;
 283   if (RC == SPU::GPRCRegisterClass) {
 284     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 285       ? SPU::LQDr128
 286       : SPU::LQXr128;
 287   } else if (RC == SPU::R64CRegisterClass) {
 288     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 289       ? SPU::LQDr64
 290       : SPU::LQXr64;
 291   } else if (RC == SPU::R64FPRegisterClass) {
 292     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 293       ? SPU::LQDr64
 294       : SPU::LQXr64;
 295   } else if (RC == SPU::R32CRegisterClass) {
 296     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 297       ? SPU::LQDr32
 298       : SPU::LQXr32;
 299   } else if (RC == SPU::R32FPRegisterClass) {
 300     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 301       ? SPU::LQDr32
 302       : SPU::LQXr32;
 303   } else if (RC == SPU::R16CRegisterClass) {
 304     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 305       ? SPU::LQDr16
 306       : SPU::LQXr16;
 307   } else {
 308     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 309     abort();
 310   }
 311
 312   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(DestReg), FrameIdx);
 313 }
 314
 315 /*!
 316   \note We are really pessimistic here about what kind of a load we're doing.
 317  */
 318 void SPURegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 319                                       SmallVectorImpl<MachineOperand> &Addr,
 320                                       const TargetRegisterClass *RC,
 321                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 322     const {
 323   cerr << "loadRegToAddr() invoked!\n";
 324   abort();
 325
 326   if (Addr[0].isFrameIndex()) {
 327     /* do what loadRegFromStackSlot does here... */
 328   } else {
 329     unsigned Opc = 0;
 330     if (RC == SPU::R16CRegisterClass) {
 331       /* Opc = PPC::LWZ; */
 332     } else if (RC == SPU::R32CRegisterClass) {
 333       /* Opc = PPC::LD; */
 334     } else if (RC == SPU::R32FPRegisterClass) {
 335       /* Opc = PPC::LFD; */
 336     } else if (RC == SPU::R64FPRegisterClass) {
 337       /* Opc = PPC::LFS; */
 338     } else if (RC == SPU::VECREGRegisterClass) {
 339       /* Opc = PPC::LVX; */
 340     } else if (RC == SPU::GPRCRegisterClass) {
 341       /* Opc = something else! */
 342     } else {
 343       assert(0 && "Unknown regclass!");
 344       abort();
 345     }
 346     MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 347     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 348       MachineOperand &MO = Addr[i];
 349       if (MO.isRegister())
 350         MIB.addReg(MO.getReg());
 351       else if (MO.isImmediate())
 352         MIB.addImm(MO.getImmedValue());
 353       else
 354         MIB.addFrameIndex(MO.getFrameIndex());
 355     }
 356     NewMIs.push_back(MIB);
 357   }
 358 }
 359
 360 void SPURegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 361                                    MachineBasicBlock::iterator MI,
 362                                    unsigned DestReg, unsigned SrcReg,
 363                                    const TargetRegisterClass *DestRC,
 364                                    const TargetRegisterClass *SrcRC) const
 365 {
 366   if (DestRC != SrcRC) {
 367     cerr << "SPURegisterInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 368     abort();
 369   }
 370
 371   /* if (DestRC == SPU::R8CRegisterClass) {
 372     BuildMI(MBB, MI, TII.get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 373     } else */
 374   if (DestRC == SPU::R16CRegisterClass) {
 375     BuildMI(MBB, MI, TII.get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 376   } else if (DestRC == SPU::R32CRegisterClass) {
 377     BuildMI(MBB, MI, TII.get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 378   } else if (DestRC == SPU::R32FPRegisterClass) {
 379     BuildMI(MBB, MI, TII.get(SPU::ORIf32), DestReg).addReg(SrcReg).addImm(0);
 380   } else if (DestRC == SPU::R64CRegisterClass) {
 381     BuildMI(MBB, MI, TII.get(SPU::ORIr64), DestReg).addReg(SrcReg).addImm(0);
 382   } else if (DestRC == SPU::R64FPRegisterClass) {
 383     BuildMI(MBB, MI, TII.get(SPU::ORIf64), DestReg).addReg(SrcReg).addImm(0);
 384   } else if (DestRC == SPU::GPRCRegisterClass) {
 385     BuildMI(MBB, MI, TII.get(SPU::ORgprc), DestReg).addReg(SrcReg)
 386       .addReg(SrcReg);
 387   } else if (DestRC == SPU::VECREGRegisterClass) {
 388     BuildMI(MBB, MI, TII.get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 389       .addReg(SrcReg);
 390   } else {
 391     std::cerr << "Attempt to copy unknown/unsupported register class!\n";
 392     abort();
 393   }
 394 }
 395
 396 void SPURegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 397                                     MachineBasicBlock::iterator I,
 398                                     unsigned DestReg,
 399                                     const MachineInstr *Orig) const {
 400   MachineInstr *MI = Orig->clone();
 401   MI->getOperand(0).setReg(DestReg);
 402   MBB.insert(I, MI);
 403 }
 404
 405 // SPU's 128-bit registers used for argument passing:
 406 static const unsigned SPU_ArgRegs[] = {
 407   SPU::R3,  SPU::R4,  SPU::R5,  SPU::R6,  SPU::R7,  SPU::R8,  SPU::R9,
 408   SPU::R10, SPU::R11, SPU::R12, SPU::R13, SPU::R14, SPU::R15, SPU::R16,
 409   SPU::R17, SPU::R18, SPU::R19, SPU::R20, SPU::R21, SPU::R22, SPU::R23,
 410   SPU::R24, SPU::R25, SPU::R26, SPU::R27, SPU::R28, SPU::R29, SPU::R30,
 411   SPU::R31, SPU::R32, SPU::R33, SPU::R34, SPU::R35, SPU::R36, SPU::R37,
 412   SPU::R38, SPU::R39, SPU::R40, SPU::R41, SPU::R42, SPU::R43, SPU::R44,
 413   SPU::R45, SPU::R46, SPU::R47, SPU::R48, SPU::R49, SPU::R50, SPU::R51,
 414   SPU::R52, SPU::R53, SPU::R54, SPU::R55, SPU::R56, SPU::R57, SPU::R58,
 415   SPU::R59, SPU::R60, SPU::R61, SPU::R62, SPU::R63, SPU::R64, SPU::R65,
 416   SPU::R66, SPU::R67, SPU::R68, SPU::R69, SPU::R70, SPU::R71, SPU::R72,
 417   SPU::R73, SPU::R74, SPU::R75, SPU::R76, SPU::R77, SPU::R78, SPU::R79
 418 };
 419
 420 const unsigned *
 421 SPURegisterInfo::getArgRegs()
 422 {
 423   return SPU_ArgRegs;
 424 }
 425
 426 const unsigned
 427 SPURegisterInfo::getNumArgRegs()
 428 {
 429   return sizeof(SPU_ArgRegs) / sizeof(SPU_ArgRegs[0]);
 430 }
 431
 432 const unsigned *
 433 SPURegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const
 434 {
 435   // Cell ABI calling convention
 436   static const unsigned SPU_CalleeSaveRegs[] = {
 437     SPU::R80, SPU::R81, SPU::R82, SPU::R83,
 438     SPU::R84, SPU::R85, SPU::R86, SPU::R87,
 439     SPU::R88, SPU::R89, SPU::R90, SPU::R91,
 440     SPU::R92, SPU::R93, SPU::R94, SPU::R95,
 441     SPU::R96, SPU::R97, SPU::R98, SPU::R99,
 442     SPU::R100, SPU::R101, SPU::R102, SPU::R103,
 443     SPU::R104, SPU::R105, SPU::R106, SPU::R107,
 444     SPU::R108, SPU::R109, SPU::R110, SPU::R111,
 445     SPU::R112, SPU::R113, SPU::R114, SPU::R115,
 446     SPU::R116, SPU::R117, SPU::R118, SPU::R119,
 447     SPU::R120, SPU::R121, SPU::R122, SPU::R123,
 448     SPU::R124, SPU::R125, SPU::R126, SPU::R127,
 449     SPU::R2,    /* environment pointer */
 450     SPU::R1,    /* stack pointer */
 451     SPU::R0,    /* link register */
 452     0 /* end */
 453   };
 454
 455   return SPU_CalleeSaveRegs;
 456 }
 457
 458 const TargetRegisterClass* const*
 459 SPURegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const
 460 {
 461   // Cell ABI Calling Convention
 462   static const TargetRegisterClass * const SPU_CalleeSaveRegClasses[] = {
 463     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 464     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 465     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 466     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 467     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 468     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 469     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 470     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 471     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 472     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 473     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 474     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 475     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 476     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 477     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 478     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 479     &SPU::GPRCRegClass, /* environment pointer */
 480     &SPU::GPRCRegClass, /* stack pointer */
 481     &SPU::GPRCRegClass, /* link register */
 482     0 /* end */
 483   };
 484
 485   return SPU_CalleeSaveRegClasses;
 486 }
 487
 488 /*!
 489  R0 (link register), R1 (stack pointer) and R2 (environment pointer -- this is
 490  generally unused) are the Cell's reserved registers
 491  */
 492 BitVector SPURegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 493   BitVector Reserved(getNumRegs());
 494   Reserved.set(SPU::R0);                // LR
 495   Reserved.set(SPU::R1);                // SP
 496   Reserved.set(SPU::R2);                // environment pointer
 497   return Reserved;
 498 }
 499
 500 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 501 /// copy instructions, turning them into load/store instructions.
 502 MachineInstr *
 503 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
 504                                    int FrameIndex) const
 505 {
 506 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 507   unsigned Opc = MI->getOpcode();
 508   MachineInstr *NewMI = 0;
 509
 510   if ((Opc == SPU::ORr32
 511        || Opc == SPU::ORv4i32)
 512        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 513     if (OpNum == 0) {  // move -> store
 514       unsigned InReg = MI->getOperand(1).getReg();
 515       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 516         NewMI = addFrameReference(BuildMI(TII.get(SPU::STQDr32)).addReg(InReg),
 517                                   FrameIndex);
 518       }
 519     } else {           // move -> load
 520       unsigned OutReg = MI->getOperand(0).getReg();
 521       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset()) ? SPU::STQDr32 : SPU::STQXr32;
 522       NewMI = addFrameReference(BuildMI(TII.get(Opc), OutReg), FrameIndex);
 523     }
 524   }
 525
 526   if (NewMI)
 527     NewMI->copyKillDeadInfo(MI);
 528
 529   return NewMI;
 530 #else
 531   return 0;
 532 #endif
 533 }
 534
 535 /// General-purpose load/store fold to operand code
 536 MachineInstr *
 537 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
 538                                    MachineInstr *LoadMI) const
 539 {
 540   return 0;
 541 }
 542
 543 //===----------------------------------------------------------------------===//
 544 // Stack Frame Processing methods
 545 //===----------------------------------------------------------------------===//
 546
 547 // needsFP - Return true if the specified function should have a dedicated frame
 548 // pointer register.  This is true if the function has variable sized allocas or
 549 // if frame pointer elimination is disabled.
 550 //
 551 static bool needsFP(const MachineFunction &MF) {
 552   const MachineFrameInfo *MFI = MF.getFrameInfo();
 553   return NoFramePointerElim || MFI->hasVarSizedObjects();
 554 }
 555
 556 //--------------------------------------------------------------------------
 557 // hasFP - Return true if the specified function actually has a dedicated frame
 558 // pointer register.  This is true if the function needs a frame pointer and has
 559 // a non-zero stack size.
 560 bool
 561 SPURegisterInfo::hasFP(const MachineFunction &MF) const {
 562   const MachineFrameInfo *MFI = MF.getFrameInfo();
 563   return MFI->getStackSize() && needsFP(MF);
 564 }
 565
 566 //--------------------------------------------------------------------------
 567 void
 568 SPURegisterInfo::eliminateCallFramePseudoInstr(MachineFunction &MF,
 569                                                MachineBasicBlock &MBB,
 570                                                MachineBasicBlock::iterator I)
 571   const
 572 {
 573   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 574   MBB.erase(I);
 575 }
 576
 577 void
 578 SPURegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II, int SPAdj,
 579                                      RegScavenger *RS) const
 580 {
 581   assert(SPAdj == 0 && "Unexpected SP adjacency == 0");
 582
 583   unsigned i = 0;
 584   MachineInstr &MI = *II;
 585   MachineBasicBlock &MBB = *MI.getParent();
 586   MachineFunction &MF = *MBB.getParent();
 587   MachineFrameInfo *MFI = MF.getFrameInfo();
 588
 589   while (!MI.getOperand(i).isFrameIndex()) {
 590     ++i;
 591     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 592   }
 593
 594   MachineOperand &SPOp = MI.getOperand(i);
 595   int FrameIndex = SPOp.getFrameIndex();
 596
 597   // Now add the frame object offset to the offset from r1.
 598   int Offset = MFI->getObjectOffset(FrameIndex);
 599
 600   // Most instructions, except for generated FrameIndex additions using AIr32,
 601   // have the immediate in operand 1. AIr32, in this case, has the immediate
 602   // in operand 2.
 603   unsigned OpNo = (MI.getOpcode() != SPU::AIr32 ? 1 : 2);
 604   MachineOperand &MO = MI.getOperand(OpNo);
 605
 606   // Offset is biased by $lr's slot at the bottom.
 607   Offset += MO.getImmedValue() + MFI->getStackSize()
 608     + SPUFrameInfo::minStackSize();
 609   assert((Offset & 0xf) == 0
 610          && "16-byte alignment violated in SPURegisterInfo::eliminateFrameIndex");
 611
 612   // Replace the FrameIndex with base register with $sp (aka $r1)
 613   SPOp.ChangeToRegister(SPU::R1, false);
 614   if (Offset > SPUFrameInfo::maxFrameOffset()
 615       || Offset < SPUFrameInfo::minFrameOffset()) {
 616     cerr << "Large stack adjustment ("
 617          << Offset
 618          << ") in SPURegisterInfo::eliminateFrameIndex.";
 619   } else {
 620     MO.ChangeToImmediate(Offset);
 621   }
 622 }
 623
 624 /// determineFrameLayout - Determine the size of the frame and maximum call
 625 /// frame size.
 626 void
 627 SPURegisterInfo::determineFrameLayout(MachineFunction &MF) const
 628 {
 629   MachineFrameInfo *MFI = MF.getFrameInfo();
 630
 631   // Get the number of bytes to allocate from the FrameInfo
 632   unsigned FrameSize = MFI->getStackSize();
 633
 634   // Get the alignments provided by the target, and the maximum alignment
 635   // (if any) of the fixed frame objects.
 636   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 637   unsigned Align = std::max(TargetAlign, MFI->getMaxAlignment());
 638   assert(isPowerOf2_32(Align) && "Alignment is not power of 2");
 639   unsigned AlignMask = Align - 1;
 640
 641   // Get the maximum call frame size of all the calls.
 642   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 643
 644   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 645   // that allocations will be aligned.
 646   if (MFI->hasVarSizedObjects())
 647     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 648
 649   // Update maximum call frame size.
 650   MFI->setMaxCallFrameSize(maxCallFrameSize);
 651
 652   // Include call frame size in total.
 653   FrameSize += maxCallFrameSize;
 654
 655   // Make sure the frame is aligned.
 656   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 657
 658   // Update frame info.
 659   MFI->setStackSize(FrameSize);
 660 }
 661
 662 void SPURegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 663                                                            RegScavenger *RS)
 664   const {
 665 #if 0
 666   //  Save and clear the LR state.
 667   SPUFunctionInfo *FI = MF.getInfo<SPUFunctionInfo>();
 668   FI->setUsesLR(MF.isPhysRegUsed(LR));
 669 #endif
 670   // Mark LR and SP unused, since the prolog spills them to stack and
 671   // we don't want anyone else to spill them for us.
 672   //
 673   // Also, unless R2 is really used someday, don't spill it automatically.
 674   MF.setPhysRegUnused(SPU::R0);
 675   MF.setPhysRegUnused(SPU::R1);
 676   MF.setPhysRegUnused(SPU::R2);
 677 }
 678
 679 void SPURegisterInfo::emitPrologue(MachineFunction &MF) const
 680 {
 681   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 682   MachineBasicBlock::iterator MBBI = MBB.begin();
 683   MachineFrameInfo *MFI = MF.getFrameInfo();
 684   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
 685
 686   // Prepare for debug frame info.
 687   bool hasDebugInfo = MMI && MMI->hasDebugInfo();
 688   unsigned FrameLabelId = 0;
 689
 690   // Move MBBI back to the beginning of the function.
 691   MBBI = MBB.begin();
 692
 693   // Work out frame sizes.
 694   determineFrameLayout(MF);
 695   int FrameSize = MFI->getStackSize();
 696
 697   assert((FrameSize & 0xf) == 0
 698          && "SPURegisterInfo::emitPrologue: FrameSize not aligned");
 699
 700   if (FrameSize > 0) {
 701     FrameSize = -(FrameSize + SPUFrameInfo::minStackSize());
 702     if (hasDebugInfo) {
 703       // Mark effective beginning of when frame pointer becomes valid.
 704       FrameLabelId = MMI->NextLabelID();
 705       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(FrameLabelId);
 706     }
 707
 708     // Adjust stack pointer, spilling $lr -> 16($sp) and $sp -> -FrameSize($sp)
 709     // for the ABI
 710     BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R0).addImm(16)
 711       .addReg(SPU::R1);
 712     if (isS10Constant(FrameSize)) {
 713       // Spill $sp to adjusted $sp
 714       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1).addImm(FrameSize)
 715         .addReg(SPU::R1);
 716       // Adjust $sp by required amout
 717       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1).addReg(SPU::R1)
 718         .addImm(FrameSize);
 719     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 720       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 721       // $r2 to adjust $sp:
 722       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 723         .addImm(-16)
 724         .addReg(SPU::R1);
 725       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 726         .addImm(FrameSize);
 727       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1)
 728         .addReg(SPU::R2)
 729         .addReg(SPU::R1);
 730       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 731         .addReg(SPU::R1)
 732         .addReg(SPU::R2);
 733       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2)
 734         .addReg(SPU::R2)
 735         .addImm(16);
 736       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 737         .addReg(SPU::R2)
 738         .addReg(SPU::R1);
 739     } else {
 740       cerr << "Unhandled frame size: " << FrameSize << "\n";
 741       abort();
 742     }
 743
 744     if (hasDebugInfo) {
 745       std::vector<MachineMove> &Moves = MMI->getFrameMoves();
 746
 747       // Show update of SP.
 748       MachineLocation SPDst(MachineLocation::VirtualFP);
 749       MachineLocation SPSrc(MachineLocation::VirtualFP, -FrameSize);
 750       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
 751
 752       // Add callee saved registers to move list.
 753       const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 754       for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 755         int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 756         unsigned Reg = CSI[I].getReg();
 757         if (Reg == SPU::R0) continue;
 758         MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
 759         MachineLocation CSSrc(Reg);
 760         Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
 761       }
 762
 763       // Mark effective beginning of when frame pointer is ready.
 764       unsigned ReadyLabelId = MMI->NextLabelID();
 765       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(ReadyLabelId);
 766
 767       MachineLocation FPDst(SPU::R1);
 768       MachineLocation FPSrc(MachineLocation::VirtualFP);
 769       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
 770     }
 771   } else {
 772     // This is a leaf function -- insert a branch hint iff there are
 773     // sufficient number instructions in the basic block. Note that
 774     // this is just a best guess based on the basic block's size.
 775     if (MBB.size() >= (unsigned) SPUFrameInfo::branchHintPenalty()) {
 776       MachineBasicBlock::iterator MBBI = prior(MBB.end());
 777       // Insert terminator label
 778       unsigned BranchLabelId = MMI->NextLabelID();
 779       BuildMI(MBB, MBBI, TII.get(SPU::LABEL)).addImm(BranchLabelId);
 780     }
 781   }
 782 }
 783
 784 void
 785 SPURegisterInfo::emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const
 786 {
 787   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 788   const MachineFrameInfo *MFI = MF.getFrameInfo();
 789   int FrameSize = MFI->getStackSize();
 790   int LinkSlotOffset = SPUFrameInfo::stackSlotSize();
 791
 792   assert(MBBI->getOpcode() == SPU::RET &&
 793          "Can only insert epilog into returning blocks");
 794   assert((FrameSize & 0xf) == 0
 795          && "SPURegisterInfo::emitEpilogue: FrameSize not aligned");
 796   if (FrameSize > 0) {
 797     FrameSize = FrameSize + SPUFrameInfo::minStackSize();
 798     if (isS10Constant(FrameSize + LinkSlotOffset)) {
 799       // Reload $lr, adjust $sp by required amount
 800       // Note: We do this to slightly improve dual issue -- not by much, but it
 801       // is an opportunity for dual issue.
 802       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 803         .addImm(FrameSize + LinkSlotOffset)
 804         .addReg(SPU::R1);
 805       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1)
 806         .addReg(SPU::R1)
 807         .addImm(FrameSize);
 808     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 809       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 810       // $r2 to adjust $sp:
 811       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 812         .addImm(16)
 813         .addReg(SPU::R1);
 814       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 815         .addImm(FrameSize);
 816       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 817         .addReg(SPU::R1)
 818         .addReg(SPU::R2);
 819       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 820         .addImm(16)
 821         .addReg(SPU::R2);
 822       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2).
 823         addReg(SPU::R2)
 824         .addImm(16);
 825       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 826         .addReg(SPU::R2)
 827         .addReg(SPU::R1);
 828     } else {
 829       cerr << "Unhandled frame size: " << FrameSize << "\n";
 830       abort();
 831     }
 832    }
 833 }
 834
 835 unsigned
 836 SPURegisterInfo::getRARegister() const
 837 {
 838   return SPU::R0;
 839 }
 840
 841 unsigned
 842 SPURegisterInfo::getFrameRegister(MachineFunction &MF) const
 843 {
 844   return SPU::R1;
 845 }
 846
 847 void
 848 SPURegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves) const
 849 {
 850   // Initial state of the frame pointer is R1.
 851   MachineLocation Dst(MachineLocation::VirtualFP);
 852   MachineLocation Src(SPU::R1, 0);
 853   Moves.push_back(MachineMove(0, Dst, Src));
 854 }
 855
 856
 857 int
 858 SPURegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 859   // FIXME: Most probably dwarf numbers differs for Linux and Darwin
 860   return SPUGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 861 }
 862
 863 #include "SPUGenRegisterInfo.inc"