lib/Target/CellSPU/SPURegisterInfo.cpp

   1 //===- SPURegisterInfo.cpp - Cell SPU Register Information ------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by a team from the Computer Systems Research
   6 // Department at The Aerospace Corporation and is distributed under the
   7 // University of Illinois Open Source License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the PowerPC implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "reginfo"
  16 #include "SPU.h"
  17 #include "SPURegisterInfo.h"
  18 #include "SPURegisterNames.h"
  19 #include "SPUInstrBuilder.h"
  20 #include "SPUSubtarget.h"
  21 #include "SPUMachineFunction.h"
  22 #include "SPUFrameInfo.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/CodeGen/ValueTypes.h"
  33 #include "llvm/Target/TargetFrameInfo.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/MathExtras.h"
  40 #include "llvm/ADT/BitVector.h"
  41 #include "llvm/ADT/STLExtras.h"
  42 #include <cstdlib>
  43 #include <iostream>
  44
  45 using namespace llvm;
  46
  47 /// getRegisterNumbering - Given the enum value for some register, e.g.
  48 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  49 unsigned SPURegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  50   using namespace SPU;
  51   switch (RegEnum) {
  52   case SPU::R0: return 0;
  53   case SPU::R1: return 1;
  54   case SPU::R2: return 2;
  55   case SPU::R3: return 3;
  56   case SPU::R4: return 4;
  57   case SPU::R5: return 5;
  58   case SPU::R6: return 6;
  59   case SPU::R7: return 7;
  60   case SPU::R8: return 8;
  61   case SPU::R9: return 9;
  62   case SPU::R10: return 10;
  63   case SPU::R11: return 11;
  64   case SPU::R12: return 12;
  65   case SPU::R13: return 13;
  66   case SPU::R14: return 14;
  67   case SPU::R15: return 15;
  68   case SPU::R16: return 16;
  69   case SPU::R17: return 17;
  70   case SPU::R18: return 18;
  71   case SPU::R19: return 19;
  72   case SPU::R20: return 20;
  73   case SPU::R21: return 21;
  74   case SPU::R22: return 22;
  75   case SPU::R23: return 23;
  76   case SPU::R24: return 24;
  77   case SPU::R25: return 25;
  78   case SPU::R26: return 26;
  79   case SPU::R27: return 27;
  80   case SPU::R28: return 28;
  81   case SPU::R29: return 29;
  82   case SPU::R30: return 30;
  83   case SPU::R31: return 31;
  84   case SPU::R32: return 32;
  85   case SPU::R33: return 33;
  86   case SPU::R34: return 34;
  87   case SPU::R35: return 35;
  88   case SPU::R36: return 36;
  89   case SPU::R37: return 37;
  90   case SPU::R38: return 38;
  91   case SPU::R39: return 39;
  92   case SPU::R40: return 40;
  93   case SPU::R41: return 41;
  94   case SPU::R42: return 42;
  95   case SPU::R43: return 43;
  96   case SPU::R44: return 44;
  97   case SPU::R45: return 45;
  98   case SPU::R46: return 46;
  99   case SPU::R47: return 47;
 100   case SPU::R48: return 48;
 101   case SPU::R49: return 49;
 102   case SPU::R50: return 50;
 103   case SPU::R51: return 51;
 104   case SPU::R52: return 52;
 105   case SPU::R53: return 53;
 106   case SPU::R54: return 54;
 107   case SPU::R55: return 55;
 108   case SPU::R56: return 56;
 109   case SPU::R57: return 57;
 110   case SPU::R58: return 58;
 111   case SPU::R59: return 59;
 112   case SPU::R60: return 60;
 113   case SPU::R61: return 61;
 114   case SPU::R62: return 62;
 115   case SPU::R63: return 63;
 116   case SPU::R64: return 64;
 117   case SPU::R65: return 65;
 118   case SPU::R66: return 66;
 119   case SPU::R67: return 67;
 120   case SPU::R68: return 68;
 121   case SPU::R69: return 69;
 122   case SPU::R70: return 70;
 123   case SPU::R71: return 71;
 124   case SPU::R72: return 72;
 125   case SPU::R73: return 73;
 126   case SPU::R74: return 74;
 127   case SPU::R75: return 75;
 128   case SPU::R76: return 76;
 129   case SPU::R77: return 77;
 130   case SPU::R78: return 78;
 131   case SPU::R79: return 79;
 132   case SPU::R80: return 80;
 133   case SPU::R81: return 81;
 134   case SPU::R82: return 82;
 135   case SPU::R83: return 83;
 136   case SPU::R84: return 84;
 137   case SPU::R85: return 85;
 138   case SPU::R86: return 86;
 139   case SPU::R87: return 87;
 140   case SPU::R88: return 88;
 141   case SPU::R89: return 89;
 142   case SPU::R90: return 90;
 143   case SPU::R91: return 91;
 144   case SPU::R92: return 92;
 145   case SPU::R93: return 93;
 146   case SPU::R94: return 94;
 147   case SPU::R95: return 95;
 148   case SPU::R96: return 96;
 149   case SPU::R97: return 97;
 150   case SPU::R98: return 98;
 151   case SPU::R99: return 99;
 152   case SPU::R100: return 100;
 153   case SPU::R101: return 101;
 154   case SPU::R102: return 102;
 155   case SPU::R103: return 103;
 156   case SPU::R104: return 104;
 157   case SPU::R105: return 105;
 158   case SPU::R106: return 106;
 159   case SPU::R107: return 107;
 160   case SPU::R108: return 108;
 161   case SPU::R109: return 109;
 162   case SPU::R110: return 110;
 163   case SPU::R111: return 111;
 164   case SPU::R112: return 112;
 165   case SPU::R113: return 113;
 166   case SPU::R114: return 114;
 167   case SPU::R115: return 115;
 168   case SPU::R116: return 116;
 169   case SPU::R117: return 117;
 170   case SPU::R118: return 118;
 171   case SPU::R119: return 119;
 172   case SPU::R120: return 120;
 173   case SPU::R121: return 121;
 174   case SPU::R122: return 122;
 175   case SPU::R123: return 123;
 176   case SPU::R124: return 124;
 177   case SPU::R125: return 125;
 178   case SPU::R126: return 126;
 179   case SPU::R127: return 127;
 180   default:
 181     std::cerr << "Unhandled reg in SPURegisterInfo::getRegisterNumbering!\n";
 182     abort();
 183   }
 184 }
 185
 186 SPURegisterInfo::SPURegisterInfo(const SPUSubtarget &subtarget,
 187                                  const TargetInstrInfo &tii) :
 188   SPUGenRegisterInfo(SPU::ADJCALLSTACKDOWN, SPU::ADJCALLSTACKUP),
 189   Subtarget(subtarget),
 190   TII(tii)
 191 {
 192 }
 193
 194 void
 195 SPURegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 196                                      MachineBasicBlock::iterator MI,
 197                                      unsigned SrcReg, bool isKill, int FrameIdx,
 198                                      const TargetRegisterClass *RC) const
 199 {
 200   MachineOpCode opc;
 201   if (RC == SPU::GPRCRegisterClass) {
 202     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 203       ? SPU::STQDr128
 204       : SPU::STQXr128;
 205   } else if (RC == SPU::R64CRegisterClass) {
 206     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 207       ? SPU::STQDr64
 208       : SPU::STQXr64;
 209   } else if (RC == SPU::R64FPRegisterClass) {
 210     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 211       ? SPU::STQDr64
 212       : SPU::STQXr64;
 213   } else if (RC == SPU::R32CRegisterClass) {
 214     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 215       ? SPU::STQDr32
 216       : SPU::STQXr32;
 217   } else if (RC == SPU::R32FPRegisterClass) {
 218     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 219       ? SPU::STQDr32
 220       : SPU::STQXr32;
 221   } else if (RC == SPU::R16CRegisterClass) {
 222     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 223       SPU::STQDr16
 224       : SPU::STQXr16;
 225   } else {
 226     assert(0 && "Unknown regclass!");
 227     abort();
 228   }
 229
 230   addFrameReference(BuildMI(MBB, MI, TII.get(opc))
 231                     .addReg(SrcReg, false, false, isKill), FrameIdx);
 232 }
 233
 234 void SPURegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 235                                      bool isKill,
 236                                      SmallVectorImpl<MachineOperand> &Addr,
 237                                      const TargetRegisterClass *RC,
 238                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 239   cerr << "storeRegToAddr() invoked!\n";
 240   abort();
 241
 242   if (Addr[0].isFrameIndex()) {
 243     /* do what storeRegToStackSlot does here */
 244   } else {
 245     unsigned Opc = 0;
 246     if (RC == SPU::GPRCRegisterClass) {
 247       /* Opc = PPC::STW; */
 248     } else if (RC == SPU::R16CRegisterClass) {
 249       /* Opc = PPC::STD; */
 250     } else if (RC == SPU::R32CRegisterClass) {
 251       /* Opc = PPC::STFD; */
 252     } else if (RC == SPU::R32FPRegisterClass) {
 253       /* Opc = PPC::STFD; */
 254     } else if (RC == SPU::R64FPRegisterClass) {
 255       /* Opc = PPC::STFS; */
 256     } else if (RC == SPU::VECREGRegisterClass) {
 257       /* Opc = PPC::STVX; */
 258     } else {
 259       assert(0 && "Unknown regclass!");
 260       abort();
 261     }
 262     MachineInstrBuilder MIB = BuildMI(TII.get(Opc))
 263       .addReg(SrcReg, false, false, isKill);
 264     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 265       MachineOperand &MO = Addr[i];
 266       if (MO.isRegister())
 267         MIB.addReg(MO.getReg());
 268       else if (MO.isImmediate())
 269         MIB.addImm(MO.getImmedValue());
 270       else
 271         MIB.addFrameIndex(MO.getFrameIndex());
 272     }
 273     NewMIs.push_back(MIB);
 274   }
 275 }
 276
 277 void
 278 SPURegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 279                                         MachineBasicBlock::iterator MI,
 280                                         unsigned DestReg, int FrameIdx,
 281                                         const TargetRegisterClass *RC) const
 282 {
 283   MachineOpCode opc;
 284   if (RC == SPU::GPRCRegisterClass) {
 285     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 286       ? SPU::LQDr128
 287       : SPU::LQXr128;
 288   } else if (RC == SPU::R64CRegisterClass) {
 289     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 290       ? SPU::LQDr64
 291       : SPU::LQXr64;
 292   } else if (RC == SPU::R64FPRegisterClass) {
 293     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 294       ? SPU::LQDr64
 295       : SPU::LQXr64;
 296   } else if (RC == SPU::R32CRegisterClass) {
 297     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 298       ? SPU::LQDr32
 299       : SPU::LQXr32;
 300   } else if (RC == SPU::R32FPRegisterClass) {
 301     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 302       ? SPU::LQDr32
 303       : SPU::LQXr32;
 304   } else if (RC == SPU::R16CRegisterClass) {
 305     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 306       ? SPU::LQDr16
 307       : SPU::LQXr16;
 308   } else {
 309     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 310     abort();
 311   }
 312
 313   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(DestReg), FrameIdx);
 314 }
 315
 316 /*!
 317   \note We are really pessimistic here about what kind of a load we're doing.
 318  */
 319 void SPURegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 320                                       SmallVectorImpl<MachineOperand> &Addr,
 321                                       const TargetRegisterClass *RC,
 322                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 323     const {
 324   cerr << "loadRegToAddr() invoked!\n";
 325   abort();
 326
 327   if (Addr[0].isFrameIndex()) {
 328     /* do what loadRegFromStackSlot does here... */
 329   } else {
 330     unsigned Opc = 0;
 331     if (RC == SPU::R8CRegisterClass) {
 332       /* do brilliance here */
 333     } else if (RC == SPU::R16CRegisterClass) {
 334       /* Opc = PPC::LWZ; */
 335     } else if (RC == SPU::R32CRegisterClass) {
 336       /* Opc = PPC::LD; */
 337     } else if (RC == SPU::R32FPRegisterClass) {
 338       /* Opc = PPC::LFD; */
 339     } else if (RC == SPU::R64FPRegisterClass) {
 340       /* Opc = PPC::LFS; */
 341     } else if (RC == SPU::VECREGRegisterClass) {
 342       /* Opc = PPC::LVX; */
 343     } else if (RC == SPU::GPRCRegisterClass) {
 344       /* Opc = something else! */
 345     } else {
 346       assert(0 && "Unknown regclass!");
 347       abort();
 348     }
 349     MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 350     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 351       MachineOperand &MO = Addr[i];
 352       if (MO.isRegister())
 353         MIB.addReg(MO.getReg());
 354       else if (MO.isImmediate())
 355         MIB.addImm(MO.getImmedValue());
 356       else
 357         MIB.addFrameIndex(MO.getFrameIndex());
 358     }
 359     NewMIs.push_back(MIB);
 360   }
 361 }
 362
 363 void SPURegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 364                                    MachineBasicBlock::iterator MI,
 365                                    unsigned DestReg, unsigned SrcReg,
 366                                    const TargetRegisterClass *DestRC,
 367                                    const TargetRegisterClass *SrcRC) const
 368 {
 369   if (DestRC != SrcRC) {
 370     cerr << "SPURegisterInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 371     abort();
 372   }
 373
 374   if (DestRC == SPU::R8CRegisterClass) {
 375     BuildMI(MBB, MI, TII.get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 376   } else if (DestRC == SPU::R16CRegisterClass) {
 377     BuildMI(MBB, MI, TII.get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 378   } else if (DestRC == SPU::R32CRegisterClass) {
 379     BuildMI(MBB, MI, TII.get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 380   } else if (DestRC == SPU::R32FPRegisterClass) {
 381     BuildMI(MBB, MI, TII.get(SPU::ORIf32), DestReg).addReg(SrcReg).addImm(0);
 382   } else if (DestRC == SPU::R64CRegisterClass) {
 383     BuildMI(MBB, MI, TII.get(SPU::ORIr64), DestReg).addReg(SrcReg).addImm(0);
 384   } else if (DestRC == SPU::R64FPRegisterClass) {
 385     BuildMI(MBB, MI, TII.get(SPU::ORIf64), DestReg).addReg(SrcReg).addImm(0);
 386   } else if (DestRC == SPU::GPRCRegisterClass) {
 387     BuildMI(MBB, MI, TII.get(SPU::ORgprc), DestReg).addReg(SrcReg)
 388       .addReg(SrcReg);
 389   } else if (DestRC == SPU::VECREGRegisterClass) {
 390     BuildMI(MBB, MI, TII.get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 391       .addReg(SrcReg);
 392   } else {
 393     std::cerr << "Attempt to copy unknown/unsupported register class!\n";
 394     abort();
 395   }
 396 }
 397
 398 void SPURegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 399                                     MachineBasicBlock::iterator I,
 400                                     unsigned DestReg,
 401                                     const MachineInstr *Orig) const {
 402   MachineInstr *MI = Orig->clone();
 403   MI->getOperand(0).setReg(DestReg);
 404   MBB.insert(I, MI);
 405 }
 406
 407 // SPU's 128-bit registers used for argument passing:
 408 static const unsigned SPU_ArgRegs[] = {
 409   SPU::R3,  SPU::R4,  SPU::R5,  SPU::R6,  SPU::R7,  SPU::R8,  SPU::R9,
 410   SPU::R10, SPU::R11, SPU::R12, SPU::R13, SPU::R14, SPU::R15, SPU::R16,
 411   SPU::R17, SPU::R18, SPU::R19, SPU::R20, SPU::R21, SPU::R22, SPU::R23,
 412   SPU::R24, SPU::R25, SPU::R26, SPU::R27, SPU::R28, SPU::R29, SPU::R30,
 413   SPU::R31, SPU::R32, SPU::R33, SPU::R34, SPU::R35, SPU::R36, SPU::R37,
 414   SPU::R38, SPU::R39, SPU::R40, SPU::R41, SPU::R42, SPU::R43, SPU::R44,
 415   SPU::R45, SPU::R46, SPU::R47, SPU::R48, SPU::R49, SPU::R50, SPU::R51,
 416   SPU::R52, SPU::R53, SPU::R54, SPU::R55, SPU::R56, SPU::R57, SPU::R58,
 417   SPU::R59, SPU::R60, SPU::R61, SPU::R62, SPU::R63, SPU::R64, SPU::R65,
 418   SPU::R66, SPU::R67, SPU::R68, SPU::R69, SPU::R70, SPU::R71, SPU::R72,
 419   SPU::R73, SPU::R74, SPU::R75, SPU::R76, SPU::R77, SPU::R78, SPU::R79
 420 };
 421
 422 const unsigned *
 423 SPURegisterInfo::getArgRegs()
 424 {
 425   return SPU_ArgRegs;
 426 }
 427
 428 const unsigned
 429 SPURegisterInfo::getNumArgRegs()
 430 {
 431   return sizeof(SPU_ArgRegs) / sizeof(SPU_ArgRegs[0]);
 432 }
 433
 434 const unsigned *
 435 SPURegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const
 436 {
 437   // Cell ABI calling convention
 438   static const unsigned SPU_CalleeSaveRegs[] = {
 439     SPU::R80, SPU::R81, SPU::R82, SPU::R83,
 440     SPU::R84, SPU::R85, SPU::R86, SPU::R87,
 441     SPU::R88, SPU::R89, SPU::R90, SPU::R91,
 442     SPU::R92, SPU::R93, SPU::R94, SPU::R95,
 443     SPU::R96, SPU::R97, SPU::R98, SPU::R99,
 444     SPU::R100, SPU::R101, SPU::R102, SPU::R103,
 445     SPU::R104, SPU::R105, SPU::R106, SPU::R107,
 446     SPU::R108, SPU::R109, SPU::R110, SPU::R111,
 447     SPU::R112, SPU::R113, SPU::R114, SPU::R115,
 448     SPU::R116, SPU::R117, SPU::R118, SPU::R119,
 449     SPU::R120, SPU::R121, SPU::R122, SPU::R123,
 450     SPU::R124, SPU::R125, SPU::R126, SPU::R127,
 451     SPU::R2,    /* environment pointer */
 452     SPU::R1,    /* stack pointer */
 453     SPU::R0,    /* link register */
 454     0 /* end */
 455   };
 456
 457   return SPU_CalleeSaveRegs;
 458 }
 459
 460 const TargetRegisterClass* const*
 461 SPURegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const
 462 {
 463   // Cell ABI Calling Convention
 464   static const TargetRegisterClass * const SPU_CalleeSaveRegClasses[] = {
 465     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 466     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 467     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 468     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 469     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 470     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 471     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 472     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 473     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 474     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 475     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 476     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 477     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 478     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 479     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 480     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 481     &SPU::GPRCRegClass, /* environment pointer */
 482     &SPU::GPRCRegClass, /* stack pointer */
 483     &SPU::GPRCRegClass, /* link register */
 484     0 /* end */
 485   };
 486
 487   return SPU_CalleeSaveRegClasses;
 488 }
 489
 490 /*!
 491  R0 (link register), R1 (stack pointer) and R2 (environment pointer -- this is
 492  generally unused) are the Cell's reserved registers
 493  */
 494 BitVector SPURegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 495   BitVector Reserved(getNumRegs());
 496   Reserved.set(SPU::R0);                // LR
 497   Reserved.set(SPU::R1);                // SP
 498   Reserved.set(SPU::R2);                // environment pointer
 499   return Reserved;
 500 }
 501
 502 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 503 /// copy instructions, turning them into load/store instructions.
 504 MachineInstr *
 505 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI,
 506                                    SmallVectorImpl<unsigned> &Ops,
 507                                    int FrameIndex) const
 508 {
 509 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 510   if (Ops.size() != 1) return NULL;
 511
 512   unsigned OpNum = Ops[0];
 513   unsigned Opc = MI->getOpcode();
 514   MachineInstr *NewMI = 0;
 515
 516   if ((Opc == SPU::ORr32
 517        || Opc == SPU::ORv4i32)
 518        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 519     if (OpNum == 0) {  // move -> store
 520       unsigned InReg = MI->getOperand(1).getReg();
 521       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 522         NewMI = addFrameReference(BuildMI(TII.get(SPU::STQDr32)).addReg(InReg),
 523                                   FrameIndex);
 524       }
 525     } else {           // move -> load
 526       unsigned OutReg = MI->getOperand(0).getReg();
 527       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset()) ? SPU::STQDr32 : SPU::STQXr32;
 528       NewMI = addFrameReference(BuildMI(TII.get(Opc), OutReg), FrameIndex);
 529     }
 530   }
 531
 532   if (NewMI)
 533     NewMI->copyKillDeadInfo(MI);
 534
 535   return NewMI;
 536 #else
 537   return 0;
 538 #endif
 539 }
 540
 541 /// General-purpose load/store fold to operand code
 542 MachineInstr *
 543 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI,
 544                                    SmallVectorImpl<unsigned> &Ops,
 545                                    MachineInstr *LoadMI) const
 546 {
 547   return 0;
 548 }
 549
 550 //===----------------------------------------------------------------------===//
 551 // Stack Frame Processing methods
 552 //===----------------------------------------------------------------------===//
 553
 554 // needsFP - Return true if the specified function should have a dedicated frame
 555 // pointer register.  This is true if the function has variable sized allocas or
 556 // if frame pointer elimination is disabled.
 557 //
 558 static bool needsFP(const MachineFunction &MF) {
 559   const MachineFrameInfo *MFI = MF.getFrameInfo();
 560   return NoFramePointerElim || MFI->hasVarSizedObjects();
 561 }
 562
 563 //--------------------------------------------------------------------------
 564 // hasFP - Return true if the specified function actually has a dedicated frame
 565 // pointer register.  This is true if the function needs a frame pointer and has
 566 // a non-zero stack size.
 567 bool
 568 SPURegisterInfo::hasFP(const MachineFunction &MF) const {
 569   const MachineFrameInfo *MFI = MF.getFrameInfo();
 570   return MFI->getStackSize() && needsFP(MF);
 571 }
 572
 573 //--------------------------------------------------------------------------
 574 void
 575 SPURegisterInfo::eliminateCallFramePseudoInstr(MachineFunction &MF,
 576                                                MachineBasicBlock &MBB,
 577                                                MachineBasicBlock::iterator I)
 578   const
 579 {
 580   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 581   MBB.erase(I);
 582 }
 583
 584 void
 585 SPURegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II, int SPAdj,
 586                                      RegScavenger *RS) const
 587 {
 588   assert(SPAdj == 0 && "Unexpected SP adjacency == 0");
 589
 590   unsigned i = 0;
 591   MachineInstr &MI = *II;
 592   MachineBasicBlock &MBB = *MI.getParent();
 593   MachineFunction &MF = *MBB.getParent();
 594   MachineFrameInfo *MFI = MF.getFrameInfo();
 595
 596   while (!MI.getOperand(i).isFrameIndex()) {
 597     ++i;
 598     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 599   }
 600
 601   MachineOperand &SPOp = MI.getOperand(i);
 602   int FrameIndex = SPOp.getFrameIndex();
 603
 604   // Now add the frame object offset to the offset from r1.
 605   int Offset = MFI->getObjectOffset(FrameIndex);
 606
 607   // Most instructions, except for generated FrameIndex additions using AIr32,
 608   // have the immediate in operand 1. AIr32, in this case, has the immediate
 609   // in operand 2.
 610   unsigned OpNo = (MI.getOpcode() != SPU::AIr32 ? 1 : 2);
 611   MachineOperand &MO = MI.getOperand(OpNo);
 612
 613   // Offset is biased by $lr's slot at the bottom.
 614   Offset += MO.getImmedValue() + MFI->getStackSize()
 615     + SPUFrameInfo::minStackSize();
 616   assert((Offset & 0xf) == 0
 617          && "16-byte alignment violated in SPURegisterInfo::eliminateFrameIndex");
 618
 619   // Replace the FrameIndex with base register with $sp (aka $r1)
 620   SPOp.ChangeToRegister(SPU::R1, false);
 621   if (Offset > SPUFrameInfo::maxFrameOffset()
 622       || Offset < SPUFrameInfo::minFrameOffset()) {
 623     cerr << "Large stack adjustment ("
 624          << Offset
 625          << ") in SPURegisterInfo::eliminateFrameIndex.";
 626   } else {
 627     MO.ChangeToImmediate(Offset);
 628   }
 629 }
 630
 631 /// determineFrameLayout - Determine the size of the frame and maximum call
 632 /// frame size.
 633 void
 634 SPURegisterInfo::determineFrameLayout(MachineFunction &MF) const
 635 {
 636   MachineFrameInfo *MFI = MF.getFrameInfo();
 637
 638   // Get the number of bytes to allocate from the FrameInfo
 639   unsigned FrameSize = MFI->getStackSize();
 640
 641   // Get the alignments provided by the target, and the maximum alignment
 642   // (if any) of the fixed frame objects.
 643   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 644   unsigned Align = std::max(TargetAlign, MFI->getMaxAlignment());
 645   assert(isPowerOf2_32(Align) && "Alignment is not power of 2");
 646   unsigned AlignMask = Align - 1;
 647
 648   // Get the maximum call frame size of all the calls.
 649   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 650
 651   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 652   // that allocations will be aligned.
 653   if (MFI->hasVarSizedObjects())
 654     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 655
 656   // Update maximum call frame size.
 657   MFI->setMaxCallFrameSize(maxCallFrameSize);
 658
 659   // Include call frame size in total.
 660   FrameSize += maxCallFrameSize;
 661
 662   // Make sure the frame is aligned.
 663   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 664
 665   // Update frame info.
 666   MFI->setStackSize(FrameSize);
 667 }
 668
 669 void SPURegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 670                                                            RegScavenger *RS)
 671   const {
 672 #if 0
 673   //  Save and clear the LR state.
 674   SPUFunctionInfo *FI = MF.getInfo<SPUFunctionInfo>();
 675   FI->setUsesLR(MF.isPhysRegUsed(LR));
 676 #endif
 677   // Mark LR and SP unused, since the prolog spills them to stack and
 678   // we don't want anyone else to spill them for us.
 679   //
 680   // Also, unless R2 is really used someday, don't spill it automatically.
 681   MF.setPhysRegUnused(SPU::R0);
 682   MF.setPhysRegUnused(SPU::R1);
 683   MF.setPhysRegUnused(SPU::R2);
 684 }
 685
 686 void SPURegisterInfo::emitPrologue(MachineFunction &MF) const
 687 {
 688   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 689   MachineBasicBlock::iterator MBBI = MBB.begin();
 690   MachineFrameInfo *MFI = MF.getFrameInfo();
 691   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
 692
 693   // Prepare for debug frame info.
 694   bool hasDebugInfo = MMI && MMI->hasDebugInfo();
 695   unsigned FrameLabelId = 0;
 696
 697   // Move MBBI back to the beginning of the function.
 698   MBBI = MBB.begin();
 699
 700   // Work out frame sizes.
 701   determineFrameLayout(MF);
 702   int FrameSize = MFI->getStackSize();
 703
 704   assert((FrameSize & 0xf) == 0
 705          && "SPURegisterInfo::emitPrologue: FrameSize not aligned");
 706
 707   if (FrameSize > 0) {
 708     FrameSize = -(FrameSize + SPUFrameInfo::minStackSize());
 709     if (hasDebugInfo) {
 710       // Mark effective beginning of when frame pointer becomes valid.
 711       FrameLabelId = MMI->NextLabelID();
 712       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(FrameLabelId);
 713     }
 714
 715     // Adjust stack pointer, spilling $lr -> 16($sp) and $sp -> -FrameSize($sp)
 716     // for the ABI
 717     BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R0).addImm(16)
 718       .addReg(SPU::R1);
 719     if (isS10Constant(FrameSize)) {
 720       // Spill $sp to adjusted $sp
 721       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1).addImm(FrameSize)
 722         .addReg(SPU::R1);
 723       // Adjust $sp by required amout
 724       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1).addReg(SPU::R1)
 725         .addImm(FrameSize);
 726     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 727       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 728       // $r2 to adjust $sp:
 729       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 730         .addImm(-16)
 731         .addReg(SPU::R1);
 732       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 733         .addImm(FrameSize);
 734       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1)
 735         .addReg(SPU::R2)
 736         .addReg(SPU::R1);
 737       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 738         .addReg(SPU::R1)
 739         .addReg(SPU::R2);
 740       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2)
 741         .addReg(SPU::R2)
 742         .addImm(16);
 743       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 744         .addReg(SPU::R2)
 745         .addReg(SPU::R1);
 746     } else {
 747       cerr << "Unhandled frame size: " << FrameSize << "\n";
 748       abort();
 749     }
 750
 751     if (hasDebugInfo) {
 752       std::vector<MachineMove> &Moves = MMI->getFrameMoves();
 753
 754       // Show update of SP.
 755       MachineLocation SPDst(MachineLocation::VirtualFP);
 756       MachineLocation SPSrc(MachineLocation::VirtualFP, -FrameSize);
 757       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
 758
 759       // Add callee saved registers to move list.
 760       const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 761       for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 762         int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 763         unsigned Reg = CSI[I].getReg();
 764         if (Reg == SPU::R0) continue;
 765         MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
 766         MachineLocation CSSrc(Reg);
 767         Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
 768       }
 769
 770       // Mark effective beginning of when frame pointer is ready.
 771       unsigned ReadyLabelId = MMI->NextLabelID();
 772       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(ReadyLabelId);
 773
 774       MachineLocation FPDst(SPU::R1);
 775       MachineLocation FPSrc(MachineLocation::VirtualFP);
 776       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
 777     }
 778   } else {
 779     // This is a leaf function -- insert a branch hint iff there are
 780     // sufficient number instructions in the basic block. Note that
 781     // this is just a best guess based on the basic block's size.
 782     if (MBB.size() >= (unsigned) SPUFrameInfo::branchHintPenalty()) {
 783       MachineBasicBlock::iterator MBBI = prior(MBB.end());
 784       // Insert terminator label
 785       unsigned BranchLabelId = MMI->NextLabelID();
 786       BuildMI(MBB, MBBI, TII.get(SPU::LABEL)).addImm(BranchLabelId);
 787     }
 788   }
 789 }
 790
 791 void
 792 SPURegisterInfo::emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const
 793 {
 794   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 795   const MachineFrameInfo *MFI = MF.getFrameInfo();
 796   int FrameSize = MFI->getStackSize();
 797   int LinkSlotOffset = SPUFrameInfo::stackSlotSize();
 798
 799   assert(MBBI->getOpcode() == SPU::RET &&
 800          "Can only insert epilog into returning blocks");
 801   assert((FrameSize & 0xf) == 0
 802          && "SPURegisterInfo::emitEpilogue: FrameSize not aligned");
 803   if (FrameSize > 0) {
 804     FrameSize = FrameSize + SPUFrameInfo::minStackSize();
 805     if (isS10Constant(FrameSize + LinkSlotOffset)) {
 806       // Reload $lr, adjust $sp by required amount
 807       // Note: We do this to slightly improve dual issue -- not by much, but it
 808       // is an opportunity for dual issue.
 809       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 810         .addImm(FrameSize + LinkSlotOffset)
 811         .addReg(SPU::R1);
 812       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1)
 813         .addReg(SPU::R1)
 814         .addImm(FrameSize);
 815     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 816       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 817       // $r2 to adjust $sp:
 818       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 819         .addImm(16)
 820         .addReg(SPU::R1);
 821       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 822         .addImm(FrameSize);
 823       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 824         .addReg(SPU::R1)
 825         .addReg(SPU::R2);
 826       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 827         .addImm(16)
 828         .addReg(SPU::R2);
 829       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2).
 830         addReg(SPU::R2)
 831         .addImm(16);
 832       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 833         .addReg(SPU::R2)
 834         .addReg(SPU::R1);
 835     } else {
 836       cerr << "Unhandled frame size: " << FrameSize << "\n";
 837       abort();
 838     }
 839    }
 840 }
 841
 842 unsigned
 843 SPURegisterInfo::getRARegister() const
 844 {
 845   return SPU::R0;
 846 }
 847
 848 unsigned
 849 SPURegisterInfo::getFrameRegister(MachineFunction &MF) const
 850 {
 851   return SPU::R1;
 852 }
 853
 854 void
 855 SPURegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves) const
 856 {
 857   // Initial state of the frame pointer is R1.
 858   MachineLocation Dst(MachineLocation::VirtualFP);
 859   MachineLocation Src(SPU::R1, 0);
 860   Moves.push_back(MachineMove(0, Dst, Src));
 861 }
 862
 863
 864 int
 865 SPURegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 866   // FIXME: Most probably dwarf numbers differs for Linux and Darwin
 867   return SPUGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 868 }
 869
 870 #include "SPUGenRegisterInfo.inc"