lib/Target/CellSPU/SPURegisterInfo.cpp

   1 //===- SPURegisterInfo.cpp - Cell SPU Register Information ------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by a team from the Computer Systems Research
   6 // Department at The Aerospace Corporation and is distributed under the
   7 // University of Illinois Open Source License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the PowerPC implementation of the MRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "reginfo"
  16 #include "SPU.h"
  17 #include "SPURegisterInfo.h"
  18 #include "SPURegisterNames.h"
  19 #include "SPUInstrBuilder.h"
  20 #include "SPUSubtarget.h"
  21 #include "SPUMachineFunction.h"
  22 #include "SPUFrameInfo.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/CodeGen/ValueTypes.h"
  33 #include "llvm/Target/TargetFrameInfo.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/MathExtras.h"
  40 #include "llvm/ADT/BitVector.h"
  41 #include "llvm/ADT/STLExtras.h"
  42 #include <cstdlib>
  43 #include <iostream>
  44
  45 using namespace llvm;
  46
  47 /// getRegisterNumbering - Given the enum value for some register, e.g.
  48 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  49 unsigned SPURegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  50   using namespace SPU;
  51   switch (RegEnum) {
  52   case SPU::R0: return 0;
  53   case SPU::R1: return 1;
  54   case SPU::R2: return 2;
  55   case SPU::R3: return 3;
  56   case SPU::R4: return 4;
  57   case SPU::R5: return 5;
  58   case SPU::R6: return 6;
  59   case SPU::R7: return 7;
  60   case SPU::R8: return 8;
  61   case SPU::R9: return 9;
  62   case SPU::R10: return 10;
  63   case SPU::R11: return 11;
  64   case SPU::R12: return 12;
  65   case SPU::R13: return 13;
  66   case SPU::R14: return 14;
  67   case SPU::R15: return 15;
  68   case SPU::R16: return 16;
  69   case SPU::R17: return 17;
  70   case SPU::R18: return 18;
  71   case SPU::R19: return 19;
  72   case SPU::R20: return 20;
  73   case SPU::R21: return 21;
  74   case SPU::R22: return 22;
  75   case SPU::R23: return 23;
  76   case SPU::R24: return 24;
  77   case SPU::R25: return 25;
  78   case SPU::R26: return 26;
  79   case SPU::R27: return 27;
  80   case SPU::R28: return 28;
  81   case SPU::R29: return 29;
  82   case SPU::R30: return 30;
  83   case SPU::R31: return 31;
  84   case SPU::R32: return 32;
  85   case SPU::R33: return 33;
  86   case SPU::R34: return 34;
  87   case SPU::R35: return 35;
  88   case SPU::R36: return 36;
  89   case SPU::R37: return 37;
  90   case SPU::R38: return 38;
  91   case SPU::R39: return 39;
  92   case SPU::R40: return 40;
  93   case SPU::R41: return 41;
  94   case SPU::R42: return 42;
  95   case SPU::R43: return 43;
  96   case SPU::R44: return 44;
  97   case SPU::R45: return 45;
  98   case SPU::R46: return 46;
  99   case SPU::R47: return 47;
 100   case SPU::R48: return 48;
 101   case SPU::R49: return 49;
 102   case SPU::R50: return 50;
 103   case SPU::R51: return 51;
 104   case SPU::R52: return 52;
 105   case SPU::R53: return 53;
 106   case SPU::R54: return 54;
 107   case SPU::R55: return 55;
 108   case SPU::R56: return 56;
 109   case SPU::R57: return 57;
 110   case SPU::R58: return 58;
 111   case SPU::R59: return 59;
 112   case SPU::R60: return 60;
 113   case SPU::R61: return 61;
 114   case SPU::R62: return 62;
 115   case SPU::R63: return 63;
 116   case SPU::R64: return 64;
 117   case SPU::R65: return 65;
 118   case SPU::R66: return 66;
 119   case SPU::R67: return 67;
 120   case SPU::R68: return 68;
 121   case SPU::R69: return 69;
 122   case SPU::R70: return 70;
 123   case SPU::R71: return 71;
 124   case SPU::R72: return 72;
 125   case SPU::R73: return 73;
 126   case SPU::R74: return 74;
 127   case SPU::R75: return 75;
 128   case SPU::R76: return 76;
 129   case SPU::R77: return 77;
 130   case SPU::R78: return 78;
 131   case SPU::R79: return 79;
 132   case SPU::R80: return 80;
 133   case SPU::R81: return 81;
 134   case SPU::R82: return 82;
 135   case SPU::R83: return 83;
 136   case SPU::R84: return 84;
 137   case SPU::R85: return 85;
 138   case SPU::R86: return 86;
 139   case SPU::R87: return 87;
 140   case SPU::R88: return 88;
 141   case SPU::R89: return 89;
 142   case SPU::R90: return 90;
 143   case SPU::R91: return 91;
 144   case SPU::R92: return 92;
 145   case SPU::R93: return 93;
 146   case SPU::R94: return 94;
 147   case SPU::R95: return 95;
 148   case SPU::R96: return 96;
 149   case SPU::R97: return 97;
 150   case SPU::R98: return 98;
 151   case SPU::R99: return 99;
 152   case SPU::R100: return 100;
 153   case SPU::R101: return 101;
 154   case SPU::R102: return 102;
 155   case SPU::R103: return 103;
 156   case SPU::R104: return 104;
 157   case SPU::R105: return 105;
 158   case SPU::R106: return 106;
 159   case SPU::R107: return 107;
 160   case SPU::R108: return 108;
 161   case SPU::R109: return 109;
 162   case SPU::R110: return 110;
 163   case SPU::R111: return 111;
 164   case SPU::R112: return 112;
 165   case SPU::R113: return 113;
 166   case SPU::R114: return 114;
 167   case SPU::R115: return 115;
 168   case SPU::R116: return 116;
 169   case SPU::R117: return 117;
 170   case SPU::R118: return 118;
 171   case SPU::R119: return 119;
 172   case SPU::R120: return 120;
 173   case SPU::R121: return 121;
 174   case SPU::R122: return 122;
 175   case SPU::R123: return 123;
 176   case SPU::R124: return 124;
 177   case SPU::R125: return 125;
 178   case SPU::R126: return 126;
 179   case SPU::R127: return 127;
 180   default:
 181     std::cerr << "Unhandled reg in SPURegisterInfo::getRegisterNumbering!\n";
 182     abort();
 183   }
 184 }
 185
 186 SPURegisterInfo::SPURegisterInfo(const SPUSubtarget &subtarget,
 187                                  const TargetInstrInfo &tii) :
 188   SPUGenRegisterInfo(SPU::ADJCALLSTACKDOWN, SPU::ADJCALLSTACKUP),
 189   Subtarget(subtarget),
 190   TII(tii)
 191 {
 192 }
 193
 194 void
 195 SPURegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 196                                      MachineBasicBlock::iterator MI,
 197                                      unsigned SrcReg, int FrameIdx,
 198                                      const TargetRegisterClass *RC) const
 199 {
 200   MachineOpCode opc;
 201   if (RC == SPU::GPRCRegisterClass) {
 202     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 203       ? SPU::STQDr128
 204       : SPU::STQXr128;
 205   } else if (RC == SPU::R64CRegisterClass) {
 206     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 207       ? SPU::STQDr64
 208       : SPU::STQXr64;
 209   } else if (RC == SPU::R64FPRegisterClass) {
 210     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 211       ? SPU::STQDr64
 212       : SPU::STQXr64;
 213   } else if (RC == SPU::R32CRegisterClass) {
 214     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 215       ? SPU::STQDr32
 216       : SPU::STQXr32;
 217   } else if (RC == SPU::R32FPRegisterClass) {
 218     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 219       ? SPU::STQDr32
 220       : SPU::STQXr32;
 221   } else if (RC == SPU::R16CRegisterClass) {
 222     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 223       SPU::STQDr16
 224       : SPU::STQXr16;
 225   } else {
 226     assert(0 && "Unknown regclass!");
 227     abort();
 228   }
 229
 230   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(SrcReg), FrameIdx);
 231 }
 232
 233 void SPURegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 234                                      SmallVectorImpl<MachineOperand> &Addr,
 235                                      const TargetRegisterClass *RC,
 236                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 237   cerr << "storeRegToAddr() invoked!\n";
 238   abort();
 239
 240   if (Addr[0].isFrameIndex()) {
 241     /* do what storeRegToStackSlot does here */
 242   } else {
 243     unsigned Opc = 0;
 244     if (RC == SPU::GPRCRegisterClass) {
 245       /* Opc = PPC::STW; */
 246     } else if (RC == SPU::R16CRegisterClass) {
 247       /* Opc = PPC::STD; */
 248     } else if (RC == SPU::R32CRegisterClass) {
 249       /* Opc = PPC::STFD; */
 250     } else if (RC == SPU::R32FPRegisterClass) {
 251       /* Opc = PPC::STFD; */
 252     } else if (RC == SPU::R64FPRegisterClass) {
 253       /* Opc = PPC::STFS; */
 254     } else if (RC == SPU::VECREGRegisterClass) {
 255       /* Opc = PPC::STVX; */
 256     } else {
 257       assert(0 && "Unknown regclass!");
 258       abort();
 259     }
 260     MachineInstrBuilder MIB = BuildMI(TII.get(Opc))
 261       .addReg(SrcReg, false, false, true);
 262     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 263       MachineOperand &MO = Addr[i];
 264       if (MO.isRegister())
 265         MIB.addReg(MO.getReg());
 266       else if (MO.isImmediate())
 267         MIB.addImm(MO.getImmedValue());
 268       else
 269         MIB.addFrameIndex(MO.getFrameIndex());
 270     }
 271     NewMIs.push_back(MIB);
 272   }
 273 }
 274
 275 void
 276 SPURegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 277                                         MachineBasicBlock::iterator MI,
 278                                         unsigned DestReg, int FrameIdx,
 279                                         const TargetRegisterClass *RC) const
 280 {
 281   MachineOpCode opc;
 282   if (RC == SPU::GPRCRegisterClass) {
 283     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 284       ? SPU::LQDr128
 285       : SPU::LQXr128;
 286   } else if (RC == SPU::R64CRegisterClass) {
 287     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 288       ? SPU::LQDr64
 289       : SPU::LQXr64;
 290   } else if (RC == SPU::R64FPRegisterClass) {
 291     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 292       ? SPU::LQDr64
 293       : SPU::LQXr64;
 294   } else if (RC == SPU::R32CRegisterClass) {
 295     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 296       ? SPU::LQDr32
 297       : SPU::LQXr32;
 298   } else if (RC == SPU::R32FPRegisterClass) {
 299     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 300       ? SPU::LQDr32
 301       : SPU::LQXr32;
 302   } else if (RC == SPU::R16CRegisterClass) {
 303     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 304       ? SPU::LQDr16
 305       : SPU::LQXr16;
 306   } else {
 307     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 308     abort();
 309   }
 310
 311   addFrameReference(BuildMI(MBB, MI, TII.get(opc)).addReg(DestReg), FrameIdx);
 312 }
 313
 314 /*!
 315   \note We are really pessimistic here about what kind of a load we're doing.
 316  */
 317 void SPURegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 318                                       SmallVectorImpl<MachineOperand> &Addr,
 319                                       const TargetRegisterClass *RC,
 320                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 321     const {
 322   cerr << "loadRegToAddr() invoked!\n";
 323   abort();
 324
 325   if (Addr[0].isFrameIndex()) {
 326     /* do what loadRegFromStackSlot does here... */
 327   } else {
 328     unsigned Opc = 0;
 329     if (RC == SPU::R16CRegisterClass) {
 330       /* Opc = PPC::LWZ; */
 331     } else if (RC == SPU::R32CRegisterClass) {
 332       /* Opc = PPC::LD; */
 333     } else if (RC == SPU::R32FPRegisterClass) {
 334       /* Opc = PPC::LFD; */
 335     } else if (RC == SPU::R64FPRegisterClass) {
 336       /* Opc = PPC::LFS; */
 337     } else if (RC == SPU::VECREGRegisterClass) {
 338       /* Opc = PPC::LVX; */
 339     } else if (RC == SPU::GPRCRegisterClass) {
 340       /* Opc = something else! */
 341     } else {
 342       assert(0 && "Unknown regclass!");
 343       abort();
 344     }
 345     MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 346     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 347       MachineOperand &MO = Addr[i];
 348       if (MO.isRegister())
 349         MIB.addReg(MO.getReg());
 350       else if (MO.isImmediate())
 351         MIB.addImm(MO.getImmedValue());
 352       else
 353         MIB.addFrameIndex(MO.getFrameIndex());
 354     }
 355     NewMIs.push_back(MIB);
 356   }
 357 }
 358
 359 void SPURegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 360                                    MachineBasicBlock::iterator MI,
 361                                    unsigned DestReg, unsigned SrcReg,
 362                                    const TargetRegisterClass *DestRC,
 363                                    const TargetRegisterClass *SrcRC) const
 364 {
 365   if (DestRC != SrcRC) {
 366     cerr << "SPURegisterInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 367     abort();
 368   }
 369
 370   /* if (DestRC == SPU::R8CRegisterClass) {
 371     BuildMI(MBB, MI, TII.get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 372     } else */
 373   if (DestRC == SPU::R16CRegisterClass) {
 374     BuildMI(MBB, MI, TII.get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 375   } else if (DestRC == SPU::R32CRegisterClass) {
 376     BuildMI(MBB, MI, TII.get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 377   } else if (DestRC == SPU::R32FPRegisterClass) {
 378     BuildMI(MBB, MI, TII.get(SPU::ORIf32), DestReg).addReg(SrcReg).addImm(0);
 379   } else if (DestRC == SPU::R64CRegisterClass) {
 380     BuildMI(MBB, MI, TII.get(SPU::ORIr64), DestReg).addReg(SrcReg).addImm(0);
 381   } else if (DestRC == SPU::R64FPRegisterClass) {
 382     BuildMI(MBB, MI, TII.get(SPU::ORIf64), DestReg).addReg(SrcReg).addImm(0);
 383   } else if (DestRC == SPU::GPRCRegisterClass) {
 384     BuildMI(MBB, MI, TII.get(SPU::ORgprc), DestReg).addReg(SrcReg)
 385       .addReg(SrcReg);
 386   } else if (DestRC == SPU::VECREGRegisterClass) {
 387     BuildMI(MBB, MI, TII.get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 388       .addReg(SrcReg);
 389   } else {
 390     std::cerr << "Attempt to copy unknown/unsupported register class!\n";
 391     abort();
 392   }
 393 }
 394
 395 void SPURegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 396                                     MachineBasicBlock::iterator I,
 397                                     unsigned DestReg,
 398                                     const MachineInstr *Orig) const {
 399   MachineInstr *MI = Orig->clone();
 400   MI->getOperand(0).setReg(DestReg);
 401   MBB.insert(I, MI);
 402 }
 403
 404 // SPU's 128-bit registers used for argument passing:
 405 static const unsigned SPU_ArgRegs[] = {
 406   SPU::R3,  SPU::R4,  SPU::R5,  SPU::R6,  SPU::R7,  SPU::R8,  SPU::R9,
 407   SPU::R10, SPU::R11, SPU::R12, SPU::R13, SPU::R14, SPU::R15, SPU::R16,
 408   SPU::R17, SPU::R18, SPU::R19, SPU::R20, SPU::R21, SPU::R22, SPU::R23,
 409   SPU::R24, SPU::R25, SPU::R26, SPU::R27, SPU::R28, SPU::R29, SPU::R30,
 410   SPU::R31, SPU::R32, SPU::R33, SPU::R34, SPU::R35, SPU::R36, SPU::R37,
 411   SPU::R38, SPU::R39, SPU::R40, SPU::R41, SPU::R42, SPU::R43, SPU::R44,
 412   SPU::R45, SPU::R46, SPU::R47, SPU::R48, SPU::R49, SPU::R50, SPU::R51,
 413   SPU::R52, SPU::R53, SPU::R54, SPU::R55, SPU::R56, SPU::R57, SPU::R58,
 414   SPU::R59, SPU::R60, SPU::R61, SPU::R62, SPU::R63, SPU::R64, SPU::R65,
 415   SPU::R66, SPU::R67, SPU::R68, SPU::R69, SPU::R70, SPU::R71, SPU::R72,
 416   SPU::R73, SPU::R74, SPU::R75, SPU::R76, SPU::R77, SPU::R78, SPU::R79
 417 };
 418
 419 const unsigned *
 420 SPURegisterInfo::getArgRegs()
 421 {
 422   return SPU_ArgRegs;
 423 }
 424
 425 const unsigned
 426 SPURegisterInfo::getNumArgRegs()
 427 {
 428   return sizeof(SPU_ArgRegs) / sizeof(SPU_ArgRegs[0]);
 429 }
 430
 431 const unsigned *
 432 SPURegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const
 433 {
 434   // Cell ABI calling convention
 435   static const unsigned SPU_CalleeSaveRegs[] = {
 436     SPU::R80, SPU::R81, SPU::R82, SPU::R83,
 437     SPU::R84, SPU::R85, SPU::R86, SPU::R87,
 438     SPU::R88, SPU::R89, SPU::R90, SPU::R91,
 439     SPU::R92, SPU::R93, SPU::R94, SPU::R95,
 440     SPU::R96, SPU::R97, SPU::R98, SPU::R99,
 441     SPU::R100, SPU::R101, SPU::R102, SPU::R103,
 442     SPU::R104, SPU::R105, SPU::R106, SPU::R107,
 443     SPU::R108, SPU::R109, SPU::R110, SPU::R111,
 444     SPU::R112, SPU::R113, SPU::R114, SPU::R115,
 445     SPU::R116, SPU::R117, SPU::R118, SPU::R119,
 446     SPU::R120, SPU::R121, SPU::R122, SPU::R123,
 447     SPU::R124, SPU::R125, SPU::R126, SPU::R127,
 448     SPU::R2,    /* environment pointer */
 449     SPU::R1,    /* stack pointer */
 450     SPU::R0,    /* link register */
 451     0 /* end */
 452   };
 453
 454   return SPU_CalleeSaveRegs;
 455 }
 456
 457 const TargetRegisterClass* const*
 458 SPURegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const
 459 {
 460   // Cell ABI Calling Convention
 461   static const TargetRegisterClass * const SPU_CalleeSaveRegClasses[] = {
 462     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 463     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 464     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 465     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 466     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 467     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 468     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 469     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 470     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 471     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 472     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 473     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 474     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 475     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 476     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 477     &SPU::GPRCRegClass, &SPU::GPRCRegClass, &SPU::GPRCRegClass,
 478     &SPU::GPRCRegClass, /* environment pointer */
 479     &SPU::GPRCRegClass, /* stack pointer */
 480     &SPU::GPRCRegClass, /* link register */
 481     0 /* end */
 482   };
 483
 484   return SPU_CalleeSaveRegClasses;
 485 }
 486
 487 /*!
 488  R0 (link register), R1 (stack pointer) and R2 (environment pointer -- this is
 489  generally unused) are the Cell's reserved registers
 490  */
 491 BitVector SPURegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 492   BitVector Reserved(getNumRegs());
 493   Reserved.set(SPU::R0);                // LR
 494   Reserved.set(SPU::R1);                // SP
 495   Reserved.set(SPU::R2);                // environment pointer
 496   return Reserved;
 497 }
 498
 499 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 500 /// copy instructions, turning them into load/store instructions.
 501 MachineInstr *
 502 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
 503                                    int FrameIndex) const
 504 {
 505 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 506   unsigned Opc = MI->getOpcode();
 507   MachineInstr *NewMI = 0;
 508
 509   if ((Opc == SPU::ORr32
 510        || Opc == SPU::ORv4i32)
 511        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 512     if (OpNum == 0) {  // move -> store
 513       unsigned InReg = MI->getOperand(1).getReg();
 514       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 515         NewMI = addFrameReference(BuildMI(TII.get(SPU::STQDr32)).addReg(InReg),
 516                                   FrameIndex);
 517       }
 518     } else {           // move -> load
 519       unsigned OutReg = MI->getOperand(0).getReg();
 520       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset()) ? SPU::STQDr32 : SPU::STQXr32;
 521       NewMI = addFrameReference(BuildMI(TII.get(Opc), OutReg), FrameIndex);
 522     }
 523   }
 524
 525   if (NewMI)
 526     NewMI->copyKillDeadInfo(MI);
 527
 528   return NewMI;
 529 #else
 530   return 0;
 531 #endif
 532 }
 533
 534 /// General-purpose load/store fold to operand code
 535 MachineInstr *
 536 SPURegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
 537                                    MachineInstr *LoadMI) const
 538 {
 539   return 0;
 540 }
 541
 542 //===----------------------------------------------------------------------===//
 543 // Stack Frame Processing methods
 544 //===----------------------------------------------------------------------===//
 545
 546 // needsFP - Return true if the specified function should have a dedicated frame
 547 // pointer register.  This is true if the function has variable sized allocas or
 548 // if frame pointer elimination is disabled.
 549 //
 550 static bool needsFP(const MachineFunction &MF) {
 551   const MachineFrameInfo *MFI = MF.getFrameInfo();
 552   return NoFramePointerElim || MFI->hasVarSizedObjects();
 553 }
 554
 555 //--------------------------------------------------------------------------
 556 // hasFP - Return true if the specified function actually has a dedicated frame
 557 // pointer register.  This is true if the function needs a frame pointer and has
 558 // a non-zero stack size.
 559 bool
 560 SPURegisterInfo::hasFP(const MachineFunction &MF) const {
 561   const MachineFrameInfo *MFI = MF.getFrameInfo();
 562   return MFI->getStackSize() && needsFP(MF);
 563 }
 564
 565 //--------------------------------------------------------------------------
 566 void
 567 SPURegisterInfo::eliminateCallFramePseudoInstr(MachineFunction &MF,
 568                                                MachineBasicBlock &MBB,
 569                                                MachineBasicBlock::iterator I)
 570   const
 571 {
 572   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 573   MBB.erase(I);
 574 }
 575
 576 void
 577 SPURegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II, int SPAdj,
 578                                      RegScavenger *RS) const
 579 {
 580   assert(SPAdj == 0 && "Unexpected SP adjacency == 0");
 581
 582   unsigned i = 0;
 583   MachineInstr &MI = *II;
 584   MachineBasicBlock &MBB = *MI.getParent();
 585   MachineFunction &MF = *MBB.getParent();
 586   MachineFrameInfo *MFI = MF.getFrameInfo();
 587
 588   while (!MI.getOperand(i).isFrameIndex()) {
 589     ++i;
 590     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 591   }
 592
 593   MachineOperand &SPOp = MI.getOperand(i);
 594   int FrameIndex = SPOp.getFrameIndex();
 595
 596   // Now add the frame object offset to the offset from r1.
 597   int Offset = MFI->getObjectOffset(FrameIndex);
 598
 599   // Most instructions, except for generated FrameIndex additions using AIr32,
 600   // have the immediate in operand 1. AIr32, in this case, has the immediate
 601   // in operand 2.
 602   unsigned OpNo = (MI.getOpcode() != SPU::AIr32 ? 1 : 2);
 603   MachineOperand &MO = MI.getOperand(OpNo);
 604
 605   // Offset is biased by $lr's slot at the bottom.
 606   Offset += MO.getImmedValue() + MFI->getStackSize()
 607     + SPUFrameInfo::minStackSize();
 608   assert((Offset & 0xf) == 0
 609          && "16-byte alignment violated in SPURegisterInfo::eliminateFrameIndex");
 610
 611   // Replace the FrameIndex with base register with $sp (aka $r1)
 612   SPOp.ChangeToRegister(SPU::R1, false);
 613   if (Offset > SPUFrameInfo::maxFrameOffset()
 614       || Offset < SPUFrameInfo::minFrameOffset()) {
 615     cerr << "Large stack adjustment ("
 616          << Offset
 617          << ") in SPURegisterInfo::eliminateFrameIndex.";
 618   } else {
 619     MO.ChangeToImmediate(Offset);
 620   }
 621 }
 622
 623 /// determineFrameLayout - Determine the size of the frame and maximum call
 624 /// frame size.
 625 void
 626 SPURegisterInfo::determineFrameLayout(MachineFunction &MF) const
 627 {
 628   MachineFrameInfo *MFI = MF.getFrameInfo();
 629
 630   // Get the number of bytes to allocate from the FrameInfo
 631   unsigned FrameSize = MFI->getStackSize();
 632
 633   // Get the alignments provided by the target, and the maximum alignment
 634   // (if any) of the fixed frame objects.
 635   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 636   unsigned Align = std::max(TargetAlign, MFI->getMaxAlignment());
 637   assert(isPowerOf2_32(Align) && "Alignment is not power of 2");
 638   unsigned AlignMask = Align - 1;
 639
 640   // Get the maximum call frame size of all the calls.
 641   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 642
 643   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 644   // that allocations will be aligned.
 645   if (MFI->hasVarSizedObjects())
 646     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 647
 648   // Update maximum call frame size.
 649   MFI->setMaxCallFrameSize(maxCallFrameSize);
 650
 651   // Include call frame size in total.
 652   FrameSize += maxCallFrameSize;
 653
 654   // Make sure the frame is aligned.
 655   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 656
 657   // Update frame info.
 658   MFI->setStackSize(FrameSize);
 659 }
 660
 661 void SPURegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 662                                                            RegScavenger *RS)
 663   const {
 664 #if 0
 665   //  Save and clear the LR state.
 666   SPUFunctionInfo *FI = MF.getInfo<SPUFunctionInfo>();
 667   FI->setUsesLR(MF.isPhysRegUsed(LR));
 668 #endif
 669   // Mark LR and SP unused, since the prolog spills them to stack and
 670   // we don't want anyone else to spill them for us.
 671   //
 672   // Also, unless R2 is really used someday, don't spill it automatically.
 673   MF.setPhysRegUnused(SPU::R0);
 674   MF.setPhysRegUnused(SPU::R1);
 675   MF.setPhysRegUnused(SPU::R2);
 676 }
 677
 678 void SPURegisterInfo::emitPrologue(MachineFunction &MF) const
 679 {
 680   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 681   MachineBasicBlock::iterator MBBI = MBB.begin();
 682   MachineFrameInfo *MFI = MF.getFrameInfo();
 683   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
 684
 685   // Prepare for debug frame info.
 686   bool hasDebugInfo = MMI && MMI->hasDebugInfo();
 687   unsigned FrameLabelId = 0;
 688
 689   // Move MBBI back to the beginning of the function.
 690   MBBI = MBB.begin();
 691
 692   // Work out frame sizes.
 693   determineFrameLayout(MF);
 694   int FrameSize = MFI->getStackSize();
 695
 696   assert((FrameSize & 0xf) == 0
 697          && "SPURegisterInfo::emitPrologue: FrameSize not aligned");
 698
 699   if (FrameSize > 0) {
 700     FrameSize = -(FrameSize + SPUFrameInfo::minStackSize());
 701     if (hasDebugInfo) {
 702       // Mark effective beginning of when frame pointer becomes valid.
 703       FrameLabelId = MMI->NextLabelID();
 704       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(FrameLabelId);
 705     }
 706
 707     // Adjust stack pointer, spilling $lr -> 16($sp) and $sp -> -FrameSize($sp)
 708     // for the ABI
 709     BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R0).addImm(16)
 710       .addReg(SPU::R1);
 711     if (isS10Constant(FrameSize)) {
 712       // Spill $sp to adjusted $sp
 713       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1).addImm(FrameSize)
 714         .addReg(SPU::R1);
 715       // Adjust $sp by required amout
 716       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1).addReg(SPU::R1)
 717         .addImm(FrameSize);
 718     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 719       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 720       // $r2 to adjust $sp:
 721       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 722         .addImm(-16)
 723         .addReg(SPU::R1);
 724       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 725         .addImm(FrameSize);
 726       BuildMI(MBB, MBBI, TII.get(SPU::STQDr32), SPU::R1)
 727         .addReg(SPU::R2)
 728         .addReg(SPU::R1);
 729       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 730         .addReg(SPU::R1)
 731         .addReg(SPU::R2);
 732       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2)
 733         .addReg(SPU::R2)
 734         .addImm(16);
 735       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 736         .addReg(SPU::R2)
 737         .addReg(SPU::R1);
 738     } else {
 739       cerr << "Unhandled frame size: " << FrameSize << "\n";
 740       abort();
 741     }
 742
 743     if (hasDebugInfo) {
 744       std::vector<MachineMove> &Moves = MMI->getFrameMoves();
 745
 746       // Show update of SP.
 747       MachineLocation SPDst(MachineLocation::VirtualFP);
 748       MachineLocation SPSrc(MachineLocation::VirtualFP, -FrameSize);
 749       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
 750
 751       // Add callee saved registers to move list.
 752       const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 753       for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 754         int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 755         unsigned Reg = CSI[I].getReg();
 756         if (Reg == SPU::R0) continue;
 757         MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
 758         MachineLocation CSSrc(Reg);
 759         Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
 760       }
 761
 762       // Mark effective beginning of when frame pointer is ready.
 763       unsigned ReadyLabelId = MMI->NextLabelID();
 764       BuildMI(MBB, MBBI, TII.get(ISD::LABEL)).addImm(ReadyLabelId);
 765
 766       MachineLocation FPDst(SPU::R1);
 767       MachineLocation FPSrc(MachineLocation::VirtualFP);
 768       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
 769     }
 770   } else {
 771     // This is a leaf function -- insert a branch hint iff there are
 772     // sufficient number instructions in the basic block. Note that
 773     // this is just a best guess based on the basic block's size.
 774     if (MBB.size() >= (unsigned) SPUFrameInfo::branchHintPenalty()) {
 775       MachineBasicBlock::iterator MBBI = prior(MBB.end());
 776       // Insert terminator label
 777       unsigned BranchLabelId = MMI->NextLabelID();
 778       BuildMI(MBB, MBBI, TII.get(SPU::LABEL)).addImm(BranchLabelId);
 779     }
 780   }
 781 }
 782
 783 void
 784 SPURegisterInfo::emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const
 785 {
 786   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 787   const MachineFrameInfo *MFI = MF.getFrameInfo();
 788   int FrameSize = MFI->getStackSize();
 789   int LinkSlotOffset = SPUFrameInfo::stackSlotSize();
 790
 791   assert(MBBI->getOpcode() == SPU::RET &&
 792          "Can only insert epilog into returning blocks");
 793   assert((FrameSize & 0xf) == 0
 794          && "SPURegisterInfo::emitEpilogue: FrameSize not aligned");
 795   if (FrameSize > 0) {
 796     FrameSize = FrameSize + SPUFrameInfo::minStackSize();
 797     if (isS10Constant(FrameSize + LinkSlotOffset)) {
 798       // Reload $lr, adjust $sp by required amount
 799       // Note: We do this to slightly improve dual issue -- not by much, but it
 800       // is an opportunity for dual issue.
 801       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 802         .addImm(FrameSize + LinkSlotOffset)
 803         .addReg(SPU::R1);
 804       BuildMI(MBB, MBBI, TII.get(SPU::AIr32), SPU::R1)
 805         .addReg(SPU::R1)
 806         .addImm(FrameSize);
 807     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 808       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 809       // $r2 to adjust $sp:
 810       BuildMI(MBB, MBBI, TII.get(SPU::STQDr128), SPU::R2)
 811         .addImm(16)
 812         .addReg(SPU::R1);
 813       BuildMI(MBB, MBBI, TII.get(SPU::ILr32), SPU::R2)
 814         .addImm(FrameSize);
 815       BuildMI(MBB, MBBI, TII.get(SPU::Ar32), SPU::R1)
 816         .addReg(SPU::R1)
 817         .addReg(SPU::R2);
 818       BuildMI(MBB, MBBI, TII.get(SPU::LQDr128), SPU::R0)
 819         .addImm(16)
 820         .addReg(SPU::R2);
 821       BuildMI(MBB, MBBI, TII.get(SPU::SFIr32), SPU::R2).
 822         addReg(SPU::R2)
 823         .addImm(16);
 824       BuildMI(MBB, MBBI, TII.get(SPU::LQXr128), SPU::R2)
 825         .addReg(SPU::R2)
 826         .addReg(SPU::R1);
 827     } else {
 828       cerr << "Unhandled frame size: " << FrameSize << "\n";
 829       abort();
 830     }
 831    }
 832 }
 833
 834 unsigned
 835 SPURegisterInfo::getRARegister() const
 836 {
 837   return SPU::R0;
 838 }
 839
 840 unsigned
 841 SPURegisterInfo::getFrameRegister(MachineFunction &MF) const
 842 {
 843   return SPU::R1;
 844 }
 845
 846 void
 847 SPURegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves) const
 848 {
 849   // Initial state of the frame pointer is R1.
 850   MachineLocation Dst(MachineLocation::VirtualFP);
 851   MachineLocation Src(SPU::R1, 0);
 852   Moves.push_back(MachineMove(0, Dst, Src));
 853 }
 854
 855
 856 int
 857 SPURegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 858   // FIXME: Most probably dwarf numbers differs for Linux and Darwin
 859   return SPUGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 860 }
 861
 862 #include "SPUGenRegisterInfo.inc"