lib/Target/CellSPU/SPUInstrInfo.cpp

   1 //===- SPUInstrInfo.cpp - Cell SPU Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell SPU implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SPURegisterNames.h"
  15 #include "SPUInstrInfo.h"
  16 #include "SPUInstrBuilder.h"
  17 #include "SPUTargetMachine.h"
  18 #include "SPUGenInstrInfo.inc"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/Support/Streams.h"
  21
  22 using namespace llvm;
  23
  24 SPUInstrInfo::SPUInstrInfo(SPUTargetMachine &tm)
  25   : TargetInstrInfoImpl(SPUInsts, sizeof(SPUInsts)/sizeof(SPUInsts[0])),
  26     TM(tm),
  27     RI(*TM.getSubtargetImpl(), *this)
  28 {
  29   /* NOP */
  30 }
  31
  32 /// getPointerRegClass - Return the register class to use to hold pointers.
  33 /// This is used for addressing modes.
  34 const TargetRegisterClass *
  35 SPUInstrInfo::getPointerRegClass() const
  36 {
  37   return &SPU::R32CRegClass;
  38 }
  39
  40 bool
  41 SPUInstrInfo::isMoveInstr(const MachineInstr& MI,
  42                           unsigned& sourceReg,
  43                           unsigned& destReg) const {
  44   // Primarily, ORI and OR are generated by copyRegToReg. But, there are other
  45   // cases where we can safely say that what's being done is really a move
  46   // (see how PowerPC does this -- it's the model for this code too.)
  47   switch (MI.getOpcode()) {
  48   default:
  49     break;
  50   case SPU::ORIv4i32:
  51   case SPU::ORIr32:
  52   case SPU::ORHIv8i16:
  53   case SPU::ORHIr16:
  54   case SPU::ORHIi8i16:
  55   case SPU::ORBIv16i8:
  56   case SPU::ORBIr8:
  57   case SPU::ORIi16i32:
  58   case SPU::ORIi8i32:
  59   case SPU::AHIvec:
  60   case SPU::AHIr16:
  61   case SPU::AIvec:
  62     assert(MI.getNumOperands() == 3 &&
  63            MI.getOperand(0).isReg() &&
  64            MI.getOperand(1).isReg() &&
  65            MI.getOperand(2).isImm() &&
  66            "invalid SPU ORI/ORHI/ORBI/AHI/AI/SFI/SFHI instruction!");
  67     if (MI.getOperand(2).getImm() == 0) {
  68       sourceReg = MI.getOperand(1).getReg();
  69       destReg = MI.getOperand(0).getReg();
  70       return true;
  71     }
  72     break;
  73   case SPU::AIr32:
  74     assert(MI.getNumOperands() == 3 &&
  75            "wrong number of operands to AIr32");
  76     if (MI.getOperand(0).isReg() &&
  77         (MI.getOperand(1).isReg() ||
  78          MI.getOperand(1).isFI()) &&
  79         (MI.getOperand(2).isImm() &&
  80          MI.getOperand(2).getImm() == 0)) {
  81       sourceReg = MI.getOperand(1).getReg();
  82       destReg = MI.getOperand(0).getReg();
  83       return true;
  84     }
  85     break;
  86   case SPU::ORv16i8_i8:
  87   case SPU::ORv8i16_i16:
  88   case SPU::ORv4i32_i32:
  89   case SPU::ORv2i64_i64:
  90   case SPU::ORv4f32_f32:
  91   case SPU::ORv2f64_f64:
  92   case SPU::ORi8_v16i8:
  93   case SPU::ORi16_v8i16:
  94   case SPU::ORi32_v4i32:
  95   case SPU::ORi64_v2i64:
  96   case SPU::ORf32_v4f32:
  97   case SPU::ORf64_v2f64:
  98   case SPU::ORv16i8:
  99   case SPU::ORv8i16:
 100   case SPU::ORv4i32:
 101   case SPU::ORr32:
 102   case SPU::ORr64:
 103   case SPU::ORf32:
 104   case SPU::ORf64:
 105     assert(MI.getNumOperands() == 3 &&
 106            MI.getOperand(0).isReg() &&
 107            MI.getOperand(1).isReg() &&
 108            MI.getOperand(2).isReg() &&
 109            "invalid SPU OR(vec|r32|r64|gprc) instruction!");
 110     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
 111       sourceReg = MI.getOperand(1).getReg();
 112       destReg = MI.getOperand(0).getReg();
 113       return true;
 114     }
 115     break;
 116   }
 117
 118   return false;
 119 }
 120
 121 unsigned
 122 SPUInstrInfo::isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const {
 123   switch (MI->getOpcode()) {
 124   default: break;
 125   case SPU::LQDv16i8:
 126   case SPU::LQDv8i16:
 127   case SPU::LQDv4i32:
 128   case SPU::LQDv4f32:
 129   case SPU::LQDv2f64:
 130   case SPU::LQDr128:
 131   case SPU::LQDr64:
 132   case SPU::LQDr32:
 133   case SPU::LQDr16:
 134   case SPU::LQXv4i32:
 135   case SPU::LQXr128:
 136   case SPU::LQXr64:
 137   case SPU::LQXr32:
 138   case SPU::LQXr16:
 139     if (MI->getOperand(1).isImm() && !MI->getOperand(1).getImm() &&
 140         MI->getOperand(2).isFI()) {
 141       FrameIndex = MI->getOperand(2).getIndex();
 142       return MI->getOperand(0).getReg();
 143     }
 144     break;
 145   }
 146   return 0;
 147 }
 148
 149 unsigned
 150 SPUInstrInfo::isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const {
 151   switch (MI->getOpcode()) {
 152   default: break;
 153   case SPU::STQDv16i8:
 154   case SPU::STQDv8i16:
 155   case SPU::STQDv4i32:
 156   case SPU::STQDv4f32:
 157   case SPU::STQDv2f64:
 158   case SPU::STQDr128:
 159   case SPU::STQDr64:
 160   case SPU::STQDr32:
 161   case SPU::STQDr16:
 162     // case SPU::STQDr8:
 163   case SPU::STQXv16i8:
 164   case SPU::STQXv8i16:
 165   case SPU::STQXv4i32:
 166   case SPU::STQXv4f32:
 167   case SPU::STQXv2f64:
 168   case SPU::STQXr128:
 169   case SPU::STQXr64:
 170   case SPU::STQXr32:
 171   case SPU::STQXr16:
 172     // case SPU::STQXr8:
 173     if (MI->getOperand(1).isImm() && !MI->getOperand(1).getImm() &&
 174         MI->getOperand(2).isFI()) {
 175       FrameIndex = MI->getOperand(2).getIndex();
 176       return MI->getOperand(0).getReg();
 177     }
 178     break;
 179   }
 180   return 0;
 181 }
 182
 183 bool SPUInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 184                                    MachineBasicBlock::iterator MI,
 185                                    unsigned DestReg, unsigned SrcReg,
 186                                    const TargetRegisterClass *DestRC,
 187                                    const TargetRegisterClass *SrcRC) const
 188 {
 189   // We support cross register class moves for our aliases, such as R3 in any
 190   // reg class to any other reg class containing R3.  This is required because
 191   // we instruction select bitconvert i64 -> f64 as a noop for example, so our
 192   // types have no specific meaning.
 193
 194   //if (DestRC != SrcRC) {
 195   //  cerr << "SPUInstrInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 196   //  abort();
 197   //}
 198
 199   if (DestRC == SPU::R8CRegisterClass) {
 200     BuildMI(MBB, MI, get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 201   } else if (DestRC == SPU::R16CRegisterClass) {
 202     BuildMI(MBB, MI, get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 203   } else if (DestRC == SPU::R32CRegisterClass) {
 204     BuildMI(MBB, MI, get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 205   } else if (DestRC == SPU::R32FPRegisterClass) {
 206     BuildMI(MBB, MI, get(SPU::ORf32), DestReg).addReg(SrcReg)
 207       .addReg(SrcReg);
 208   } else if (DestRC == SPU::R64CRegisterClass) {
 209     BuildMI(MBB, MI, get(SPU::ORr64), DestReg).addReg(SrcReg)
 210       .addReg(SrcReg);
 211   } else if (DestRC == SPU::R64FPRegisterClass) {
 212     BuildMI(MBB, MI, get(SPU::ORf64), DestReg).addReg(SrcReg)
 213       .addReg(SrcReg);
 214   } /* else if (DestRC == SPU::GPRCRegisterClass) {
 215     BuildMI(MBB, MI, get(SPU::ORgprc), DestReg).addReg(SrcReg)
 216       .addReg(SrcReg);
 217   } */ else if (DestRC == SPU::VECREGRegisterClass) {
 218     BuildMI(MBB, MI, get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 219       .addReg(SrcReg);
 220   } else {
 221     // Attempt to copy unknown/unsupported register class!
 222     return false;
 223   }
 224
 225   return true;
 226 }
 227
 228 void
 229 SPUInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 230                                      MachineBasicBlock::iterator MI,
 231                                      unsigned SrcReg, bool isKill, int FrameIdx,
 232                                      const TargetRegisterClass *RC) const
 233 {
 234   unsigned opc;
 235   if (RC == SPU::GPRCRegisterClass) {
 236     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 237       ? SPU::STQDr128
 238       : SPU::STQXr128;
 239   } else if (RC == SPU::R64CRegisterClass) {
 240     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 241       ? SPU::STQDr64
 242       : SPU::STQXr64;
 243   } else if (RC == SPU::R64FPRegisterClass) {
 244     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 245       ? SPU::STQDr64
 246       : SPU::STQXr64;
 247   } else if (RC == SPU::R32CRegisterClass) {
 248     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 249       ? SPU::STQDr32
 250       : SPU::STQXr32;
 251   } else if (RC == SPU::R32FPRegisterClass) {
 252     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 253       ? SPU::STQDr32
 254       : SPU::STQXr32;
 255   } else if (RC == SPU::R16CRegisterClass) {
 256     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 257       SPU::STQDr16
 258       : SPU::STQXr16;
 259   } else {
 260     assert(0 && "Unknown regclass!");
 261     abort();
 262   }
 263
 264   addFrameReference(BuildMI(MBB, MI, get(opc))
 265                     .addReg(SrcReg, false, false, isKill), FrameIdx);
 266 }
 267
 268 void SPUInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 269                                      bool isKill,
 270                                      SmallVectorImpl<MachineOperand> &Addr,
 271                                      const TargetRegisterClass *RC,
 272                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 273   cerr << "storeRegToAddr() invoked!\n";
 274   abort();
 275
 276   if (Addr[0].isFI()) {
 277     /* do what storeRegToStackSlot does here */
 278   } else {
 279     unsigned Opc = 0;
 280     if (RC == SPU::GPRCRegisterClass) {
 281       /* Opc = PPC::STW; */
 282     } else if (RC == SPU::R16CRegisterClass) {
 283       /* Opc = PPC::STD; */
 284     } else if (RC == SPU::R32CRegisterClass) {
 285       /* Opc = PPC::STFD; */
 286     } else if (RC == SPU::R32FPRegisterClass) {
 287       /* Opc = PPC::STFD; */
 288     } else if (RC == SPU::R64FPRegisterClass) {
 289       /* Opc = PPC::STFS; */
 290     } else if (RC == SPU::VECREGRegisterClass) {
 291       /* Opc = PPC::STVX; */
 292     } else {
 293       assert(0 && "Unknown regclass!");
 294       abort();
 295     }
 296     MachineInstrBuilder MIB = BuildMI(MF, get(Opc))
 297       .addReg(SrcReg, false, false, isKill);
 298     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 299       MachineOperand &MO = Addr[i];
 300       if (MO.isReg())
 301         MIB.addReg(MO.getReg());
 302       else if (MO.isImm())
 303         MIB.addImm(MO.getImm());
 304       else
 305         MIB.addFrameIndex(MO.getIndex());
 306     }
 307     NewMIs.push_back(MIB);
 308   }
 309 }
 310
 311 void
 312 SPUInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 313                                         MachineBasicBlock::iterator MI,
 314                                         unsigned DestReg, int FrameIdx,
 315                                         const TargetRegisterClass *RC) const
 316 {
 317   unsigned opc;
 318   if (RC == SPU::GPRCRegisterClass) {
 319     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 320       ? SPU::LQDr128
 321       : SPU::LQXr128;
 322   } else if (RC == SPU::R64CRegisterClass) {
 323     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 324       ? SPU::LQDr64
 325       : SPU::LQXr64;
 326   } else if (RC == SPU::R64FPRegisterClass) {
 327     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 328       ? SPU::LQDr64
 329       : SPU::LQXr64;
 330   } else if (RC == SPU::R32CRegisterClass) {
 331     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 332       ? SPU::LQDr32
 333       : SPU::LQXr32;
 334   } else if (RC == SPU::R32FPRegisterClass) {
 335     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 336       ? SPU::LQDr32
 337       : SPU::LQXr32;
 338   } else if (RC == SPU::R16CRegisterClass) {
 339     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 340       ? SPU::LQDr16
 341       : SPU::LQXr16;
 342   } else {
 343     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 344     abort();
 345   }
 346
 347   addFrameReference(BuildMI(MBB, MI, get(opc)).addReg(DestReg), FrameIdx);
 348 }
 349
 350 /*!
 351   \note We are really pessimistic here about what kind of a load we're doing.
 352  */
 353 void SPUInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 354                                       SmallVectorImpl<MachineOperand> &Addr,
 355                                       const TargetRegisterClass *RC,
 356                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 357     const {
 358   cerr << "loadRegToAddr() invoked!\n";
 359   abort();
 360
 361   if (Addr[0].isFI()) {
 362     /* do what loadRegFromStackSlot does here... */
 363   } else {
 364     unsigned Opc = 0;
 365     if (RC == SPU::R8CRegisterClass) {
 366       /* do brilliance here */
 367     } else if (RC == SPU::R16CRegisterClass) {
 368       /* Opc = PPC::LWZ; */
 369     } else if (RC == SPU::R32CRegisterClass) {
 370       /* Opc = PPC::LD; */
 371     } else if (RC == SPU::R32FPRegisterClass) {
 372       /* Opc = PPC::LFD; */
 373     } else if (RC == SPU::R64FPRegisterClass) {
 374       /* Opc = PPC::LFS; */
 375     } else if (RC == SPU::VECREGRegisterClass) {
 376       /* Opc = PPC::LVX; */
 377     } else if (RC == SPU::GPRCRegisterClass) {
 378       /* Opc = something else! */
 379     } else {
 380       assert(0 && "Unknown regclass!");
 381       abort();
 382     }
 383     MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
 384     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 385       MachineOperand &MO = Addr[i];
 386       if (MO.isReg())
 387         MIB.addReg(MO.getReg());
 388       else if (MO.isImm())
 389         MIB.addImm(MO.getImm());
 390       else
 391         MIB.addFrameIndex(MO.getIndex());
 392     }
 393     NewMIs.push_back(MIB);
 394   }
 395 }
 396
 397 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 398 /// copy instructions, turning them into load/store instructions.
 399 MachineInstr *
 400 SPUInstrInfo::foldMemoryOperand(MachineFunction &MF,
 401                                 MachineInstr *MI,
 402                                 const SmallVectorImpl<unsigned> &Ops,
 403                                 int FrameIndex) const
 404 {
 405 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 406   if (Ops.size() != 1) return NULL;
 407
 408   unsigned OpNum = Ops[0];
 409   unsigned Opc = MI->getOpcode();
 410   MachineInstr *NewMI = 0;
 411
 412   if ((Opc == SPU::ORr32
 413        || Opc == SPU::ORv4i32)
 414        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 415     if (OpNum == 0) {  // move -> store
 416       unsigned InReg = MI->getOperand(1).getReg();
 417       bool isKill = MI->getOperand(1).isKill();
 418       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 419         NewMI = addFrameReference(BuildMI(MF, TII.get(SPU::STQDr32))
 420                                   .addReg(InReg, false, false, isKill),
 421                                   FrameIndex);
 422       }
 423     } else {           // move -> load
 424       unsigned OutReg = MI->getOperand(0).getReg();
 425       bool isDead = MI->getOperand(0).isDead();
 426       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset())
 427         ? SPU::STQDr32 : SPU::STQXr32;
 428       NewMI = addFrameReference(BuildMI(MF, TII.get(Opc))
 429                        .addReg(OutReg, true, false, false, isDead), FrameIndex);
 430     }
 431   }
 432
 433   return NewMI;
 434 #else
 435   return 0;
 436 #endif
 437 }
 438