lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include <iostream>
  26
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  36   MF.addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setSetCCResultType(MVT::i64);
  45   setSetCCResultContents(ZeroOrOneSetCCResult);
  46
  47   setUsesGlobalOffsetTable(true);
  48
  49   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  50   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  51   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  52
  53   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  54   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  55
  56   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  57   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  58
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  60   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  61   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  62
  63   setStoreXAction(MVT::i1, Promote);
  64
  65   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  66   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  67   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  68   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  71
  72   setOperationAction(ISD::FREM, MVT::f32, Expand);
  73   setOperationAction(ISD::FREM, MVT::f64, Expand);
  74
  75   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  76   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  77   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  78   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  79
  80   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  81     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  82     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  83     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  84   }
  85   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  86   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  87   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  88
  89   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  90   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  91   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  92   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  93
  94   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  95   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  96   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  97
  98   // We don't support sin/cos/sqrt
  99   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 100   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 101   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 102   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 103
 104   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 105   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 106
 107   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 108
 109   // We don't have line number support yet.
 110   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 111   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 112   setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
 113
 114   // Not implemented yet.
 115   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 116   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 117   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 118
 119   // We want to legalize GlobalAddress and ConstantPool and
 120   // ExternalSymbols nodes into the appropriate instructions to
 121   // materialize the address.
 122   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 123   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 124   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 125
 126   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 127   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 128   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 129   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 130   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 131
 132   setOperationAction(ISD::RET,     MVT::Other, Custom);
 133
 134   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 135   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 136
 137   setStackPointerRegisterToSaveRestore(Alpha::R30);
 138
 139   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 140   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 141   addLegalFPImmediate(+0.0); //F31
 142   addLegalFPImmediate(-0.0); //-F31
 143
 144   setJumpBufSize(272);
 145   setJumpBufAlignment(16);
 146
 147   computeRegisterProperties();
 148
 149   useITOF = TM.getSubtarget<AlphaSubtarget>().hasF2I();
 150 }
 151
 152 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 153   switch (Opcode) {
 154   default: return 0;
 155   case AlphaISD::ITOFT_: return "Alpha::ITOFT_";
 156   case AlphaISD::FTOIT_: return "Alpha::FTOIT_";
 157   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 158   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 159   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 160   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 161   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 162   case AlphaISD::RelLit: return "Alpha::RelLit";
 163   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 164   case AlphaISD::CALL:   return "Alpha::CALL";
 165   case AlphaISD::DivCall: return "Alpha::DivCall";
 166   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 167   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 168   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 169   }
 170 }
 171
 172 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 173   MVT::ValueType PtrVT = Op.getValueType();
 174   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 175   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 176   SDOperand Zero = DAG.getConstant(0, PtrVT);
 177
 178   const TargetMachine &TM = DAG.getTarget();
 179
 180   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 181                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 182   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 183   return Lo;
 184 }
 185
 186 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 187 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 188
 189 //For now, just use variable size stack frame format
 190
 191 //In a standard call, the first six items are passed in registers $16
 192 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 193 //of argument-to-register correspondence.) The remaining items are
 194 //collected in a memory argument list that is a naturally aligned
 195 //array of quadwords. In a standard call, this list, if present, must
 196 //be passed at 0(SP).
 197 //7 ... n         0(SP) ... (n-7)*8(SP)
 198
 199 // //#define FP    $15
 200 // //#define RA    $26
 201 // //#define PV    $27
 202 // //#define GP    $29
 203 // //#define SP    $30
 204
 205 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 206                                        int &VarArgsBase,
 207                                        int &VarArgsOffset) {
 208   MachineFunction &MF = DAG.getMachineFunction();
 209   MachineFrameInfo *MFI = MF.getFrameInfo();
 210   SSARegMap *RegMap = MF.getSSARegMap();
 211   std::vector<SDOperand> ArgValues;
 212   SDOperand Root = Op.getOperand(0);
 213
 214   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 215   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 216
 217   unsigned args_int[] = {
 218     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 219   unsigned args_float[] = {
 220     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 221
 222   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 223     SDOperand argt;
 224     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 225     SDOperand ArgVal;
 226
 227     if (ArgNo  < 6) {
 228       unsigned Vreg;
 229       switch (ObjectVT) {
 230       default:
 231         std::cerr << "Unknown Type " << ObjectVT << "\n";
 232         abort();
 233       case MVT::f64:
 234         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 235                                       &Alpha::F8RCRegClass);
 236         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 237         break;
 238       case MVT::f32:
 239         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 240                                       &Alpha::F4RCRegClass);
 241         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 242         break;
 243       case MVT::i64:
 244         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 245                                     &Alpha::GPRCRegClass);
 246         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 247         break;
 248       }
 249     } else { //more args
 250       // Create the frame index object for this incoming parameter...
 251       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 252
 253       // Create the SelectionDAG nodes corresponding to a load
 254       //from this parameter
 255       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 256       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 257     }
 258     ArgValues.push_back(ArgVal);
 259   }
 260
 261   // If the functions takes variable number of arguments, copy all regs to stack
 262   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 263   if (isVarArg) {
 264     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 265     std::vector<SDOperand> LS;
 266     for (int i = 0; i < 6; ++i) {
 267       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 268         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 269       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 270       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 271       if (i == 0) VarArgsBase = FI;
 272       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 273       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 274
 275       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 276         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 277       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 278       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 279       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 280       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 281     }
 282
 283     //Set up a token factor with all the stack traffic
 284     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 285   }
 286
 287   ArgValues.push_back(Root);
 288
 289   // Return the new list of results.
 290   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 291                                     Op.Val->value_end());
 292   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 293 }
 294
 295 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 296   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 297                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 298                                     MVT::i64),
 299                                     SDOperand());
 300   switch (Op.getNumOperands()) {
 301   default:
 302     assert(0 && "Do not know how to return this many arguments!");
 303     abort();
 304   case 1:
 305     break;
 306     //return SDOperand(); // ret void is legal
 307   case 3: {
 308     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 309     unsigned ArgReg;
 310     if (MVT::isInteger(ArgVT))
 311       ArgReg = Alpha::R0;
 312     else {
 313       assert(MVT::isFloatingPoint(ArgVT));
 314       ArgReg = Alpha::F0;
 315     }
 316     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 317     if(DAG.getMachineFunction().liveout_empty())
 318       DAG.getMachineFunction().addLiveOut(ArgReg);
 319     break;
 320   }
 321   }
 322   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 323 }
 324
 325 std::pair<SDOperand, SDOperand>
 326 AlphaTargetLowering::LowerCallTo(SDOperand Chain,
 327                                  const Type *RetTy, bool isVarArg,
 328                                  unsigned CallingConv, bool isTailCall,
 329                                  SDOperand Callee, ArgListTy &Args,
 330                                  SelectionDAG &DAG) {
 331   int NumBytes = 0;
 332   if (Args.size() > 6)
 333     NumBytes = (Args.size() - 6) * 8;
 334
 335   Chain = DAG.getCALLSEQ_START(Chain,
 336                                DAG.getConstant(NumBytes, getPointerTy()));
 337   std::vector<SDOperand> args_to_use;
 338   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 339   {
 340     switch (getValueType(Args[i].second)) {
 341     default: assert(0 && "Unexpected ValueType for argument!");
 342     case MVT::i1:
 343     case MVT::i8:
 344     case MVT::i16:
 345     case MVT::i32:
 346       // Promote the integer to 64 bits.  If the input type is signed use a
 347       // sign extend, otherwise use a zero extend.
 348       if (Args[i].second->isSigned())
 349         Args[i].first = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].first);
 350       else
 351         Args[i].first = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].first);
 352       break;
 353     case MVT::i64:
 354     case MVT::f64:
 355     case MVT::f32:
 356       break;
 357     }
 358     args_to_use.push_back(Args[i].first);
 359   }
 360
 361   std::vector<MVT::ValueType> RetVals;
 362   MVT::ValueType RetTyVT = getValueType(RetTy);
 363   MVT::ValueType ActualRetTyVT = RetTyVT;
 364   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 365     ActualRetTyVT = MVT::i64;
 366
 367   if (RetTyVT != MVT::isVoid)
 368     RetVals.push_back(ActualRetTyVT);
 369   RetVals.push_back(MVT::Other);
 370
 371   std::vector<SDOperand> Ops;
 372   Ops.push_back(Chain);
 373   Ops.push_back(Callee);
 374   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 375   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 376   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 377   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 378                       DAG.getConstant(NumBytes, getPointerTy()));
 379   SDOperand RetVal = TheCall;
 380
 381   if (RetTyVT != ActualRetTyVT) {
 382     RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext : ISD::AssertZext,
 383                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 384     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 385   }
 386
 387   return std::make_pair(RetVal, Chain);
 388 }
 389
 390 static int getUID()
 391 {
 392   static int id = 0;
 393   return ++id;
 394 }
 395
 396 /// LowerOperation - Provide custom lowering hooks for some operations.
 397 ///
 398 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 399   switch (Op.getOpcode()) {
 400   default: assert(0 && "Wasn't expecting to be able to lower this!");
 401   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 402                                                            VarArgsBase,
 403                                                            VarArgsOffset);
 404
 405   case ISD::RET: return LowerRET(Op,DAG);
 406   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 407
 408   case ISD::SINT_TO_FP: {
 409     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 410            "Unhandled SINT_TO_FP type in custom expander!");
 411     SDOperand LD;
 412     bool isDouble = MVT::f64 == Op.getValueType();
 413     if (useITOF) {
 414       LD = DAG.getNode(AlphaISD::ITOFT_, MVT::f64, Op.getOperand(0));
 415     } else {
 416       int FrameIdx =
 417         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 418       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 419       SDOperand ST = DAG.getStore(DAG.getEntryNode(),
 420                                   Op.getOperand(0), FI, NULL, 0);
 421       LD = DAG.getLoad(MVT::f64, ST, FI, NULL, 0);
 422       }
 423     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 424                                isDouble?MVT::f64:MVT::f32, LD);
 425     return FP;
 426   }
 427   case ISD::FP_TO_SINT: {
 428     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 429     SDOperand src = Op.getOperand(0);
 430
 431     if (!isDouble) //Promote
 432       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 433
 434     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 435
 436     if (useITOF) {
 437       return DAG.getNode(AlphaISD::FTOIT_, MVT::i64, src);
 438     } else {
 439       int FrameIdx =
 440         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 441       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 442       SDOperand ST = DAG.getStore(DAG.getEntryNode(), src, FI, NULL, 0);
 443       return DAG.getLoad(MVT::i64, ST, FI, NULL, 0);
 444       }
 445   }
 446   case ISD::ConstantPool: {
 447     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 448     Constant *C = CP->getConstVal();
 449     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 450
 451     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 452                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 453     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 454     return Lo;
 455   }
 456   case ISD::GlobalAddress: {
 457     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 458     GlobalValue *GV = GSDN->getGlobal();
 459     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 460
 461     //    if (!GV->hasWeakLinkage() && !GV->isExternal() && !GV->hasLinkOnceLinkage()) {
 462     if (GV->hasInternalLinkage()) {
 463       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 464                                  DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 465       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 466       return Lo;
 467     } else
 468       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 469                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 470   }
 471   case ISD::ExternalSymbol: {
 472     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 473                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 474                                                    ->getSymbol(), MVT::i64),
 475                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 476   }
 477
 478   case ISD::UREM:
 479   case ISD::SREM:
 480     //Expand only on constant case
 481     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 482       MVT::ValueType VT = Op.Val->getValueType(0);
 483       unsigned Opc = Op.Val->getOpcode() == ISD::UREM ? ISD::UDIV : ISD::SDIV;
 484       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 485         BuildUDIV(Op.Val, DAG, NULL) :
 486         BuildSDIV(Op.Val, DAG, NULL);
 487       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 488       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 489       return Tmp1;
 490     }
 491     //fall through
 492   case ISD::SDIV:
 493   case ISD::UDIV:
 494     if (MVT::isInteger(Op.getValueType())) {
 495       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 496         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 497           : BuildUDIV(Op.Val, DAG, NULL);
 498       const char* opstr = 0;
 499       switch(Op.getOpcode()) {
 500       case ISD::UREM: opstr = "__remqu"; break;
 501       case ISD::SREM: opstr = "__remq";  break;
 502       case ISD::UDIV: opstr = "__divqu"; break;
 503       case ISD::SDIV: opstr = "__divq";  break;
 504       }
 505       SDOperand Tmp1 = Op.getOperand(0),
 506         Tmp2 = Op.getOperand(1),
 507         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 508       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 509     }
 510     break;
 511
 512   case ISD::VAARG: {
 513     SDOperand Chain = Op.getOperand(0);
 514     SDOperand VAListP = Op.getOperand(1);
 515     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 516
 517     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS->getValue(),
 518                                  VAListS->getOffset());
 519     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 520                                 DAG.getConstant(8, MVT::i64));
 521     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 522                                       Tmp, NULL, 0, MVT::i32);
 523     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 524     if (MVT::isFloatingPoint(Op.getValueType()))
 525     {
 526       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 527       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 528                                         DAG.getConstant(8*6, MVT::i64));
 529       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 530                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 531       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 532     }
 533
 534     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 535                                       DAG.getConstant(8, MVT::i64));
 536     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 537                                          Tmp, NULL, 0, MVT::i32);
 538
 539     SDOperand Result;
 540     if (Op.getValueType() == MVT::i32)
 541       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 542                               NULL, 0, MVT::i32);
 543     else
 544       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 545     return Result;
 546   }
 547   case ISD::VACOPY: {
 548     SDOperand Chain = Op.getOperand(0);
 549     SDOperand DestP = Op.getOperand(1);
 550     SDOperand SrcP = Op.getOperand(2);
 551     SrcValueSDNode *DestS = cast<SrcValueSDNode>(Op.getOperand(3));
 552     SrcValueSDNode *SrcS = cast<SrcValueSDNode>(Op.getOperand(4));
 553
 554     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP,
 555                                 SrcS->getValue(), SrcS->getOffset());
 556     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS->getValue(),
 557                                     DestS->getOffset());
 558     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 559                                DAG.getConstant(8, MVT::i64));
 560     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 561     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 562                                 DAG.getConstant(8, MVT::i64));
 563     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 564   }
 565   case ISD::VASTART: {
 566     SDOperand Chain = Op.getOperand(0);
 567     SDOperand VAListP = Op.getOperand(1);
 568     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(3));
 569
 570     // vastart stores the address of the VarArgsBase and VarArgsOffset
 571     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 572     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS->getValue(),
 573                                  VAListS->getOffset());
 574     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 575                                 DAG.getConstant(8, MVT::i64));
 576     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 577                              SA2, NULL, 0, MVT::i32);
 578   }
 579   }
 580
 581   return SDOperand();
 582 }
 583
 584 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 585                                                       SelectionDAG &DAG) {
 586   assert(Op.getValueType() == MVT::i32 &&
 587          Op.getOpcode() == ISD::VAARG &&
 588          "Unknown node to custom promote!");
 589
 590   // The code in LowerOperation already handles i32 vaarg
 591   return LowerOperation(Op, DAG);
 592 }
 593
 594
 595 //Inline Asm
 596
 597 /// getConstraintType - Given a constraint letter, return the type of
 598 /// constraint it is for this target.
 599 AlphaTargetLowering::ConstraintType
 600 AlphaTargetLowering::getConstraintType(char ConstraintLetter) const {
 601   switch (ConstraintLetter) {
 602   default: break;
 603   case 'f':
 604   case 'r':
 605     return C_RegisterClass;
 606   }
 607   return TargetLowering::getConstraintType(ConstraintLetter);
 608 }
 609
 610 std::vector<unsigned> AlphaTargetLowering::
 611 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 612                                   MVT::ValueType VT) const {
 613   if (Constraint.size() == 1) {
 614     switch (Constraint[0]) {
 615     default: break;  // Unknown constriant letter
 616     case 'f':
 617       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 618                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 619                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 620                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 621                                    Alpha::F12, Alpha::F13, Alpha::F14,
 622                                    Alpha::F15, Alpha::F16, Alpha::F17,
 623                                    Alpha::F18, Alpha::F19, Alpha::F20,
 624                                    Alpha::F21, Alpha::F22, Alpha::F23,
 625                                    Alpha::F24, Alpha::F25, Alpha::F26,
 626                                    Alpha::F27, Alpha::F28, Alpha::F29,
 627                                    Alpha::F30, Alpha::F31, 0);
 628     case 'r':
 629       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 630                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 631                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 632                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 633                                    Alpha::R12, Alpha::R13, Alpha::R14,
 634                                    Alpha::R15, Alpha::R16, Alpha::R17,
 635                                    Alpha::R18, Alpha::R19, Alpha::R20,
 636                                    Alpha::R21, Alpha::R22, Alpha::R23,
 637                                    Alpha::R24, Alpha::R25, Alpha::R26,
 638                                    Alpha::R27, Alpha::R28, Alpha::R29,
 639                                    Alpha::R30, Alpha::R31, 0);
 640
 641     }
 642   }
 643
 644   return std::vector<unsigned>();
 645 }