lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include <iostream>
  26
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  36   MF.addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setSetCCResultType(MVT::i64);
  45   setSetCCResultContents(ZeroOrOneSetCCResult);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   //  setOperationAction(ISD::BRIND,        MVT::i64,   Expand);
  52   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  53   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  54
  55   setOperationAction(ISD::EXTLOAD, MVT::i1,  Promote);
  56   setOperationAction(ISD::EXTLOAD, MVT::f32, Expand);
  57
  58   setOperationAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  59   setOperationAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  60
  61   setOperationAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  62   setOperationAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  63   setOperationAction(ISD::SEXTLOAD, MVT::i16, Expand);
  64
  65   setOperationAction(ISD::TRUNCSTORE, MVT::i1, Promote);
  66
  67   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  68
  69   setOperationAction(ISD::FREM, MVT::f32, Expand);
  70   setOperationAction(ISD::FREM, MVT::f64, Expand);
  71
  72   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  73   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  74   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  75   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  76
  77   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  78     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  81   }
  82   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  85
  86   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  89   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  90
  91   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  92   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  94
  95   // We don't support sin/cos/sqrt
  96   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  97   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  98   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 100
 101   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 102   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 103
 104   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 105
 106   // We don't have line number support yet.
 107   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 108   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 109   setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
 110
 111   // Not implemented yet.
 112   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 113   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 114   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 115
 116   // We want to legalize GlobalAddress and ConstantPool and
 117   // ExternalSymbols nodes into the appropriate instructions to
 118   // materialize the address.
 119   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 120   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 121   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 122
 123   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 124   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 125   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 126   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 127   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 128
 129   setOperationAction(ISD::RET,     MVT::Other, Custom);
 130
 131   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 132
 133   setStackPointerRegisterToSaveRestore(Alpha::R30);
 134
 135   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 136   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 137   addLegalFPImmediate(+0.0); //F31
 138   addLegalFPImmediate(-0.0); //-F31
 139
 140   setJumpBufSize(272);
 141   setJumpBufAlignment(16);
 142
 143   computeRegisterProperties();
 144
 145   useITOF = TM.getSubtarget<AlphaSubtarget>().hasF2I();
 146 }
 147
 148 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 149   switch (Opcode) {
 150   default: return 0;
 151   case AlphaISD::ITOFT_: return "Alpha::ITOFT_";
 152   case AlphaISD::FTOIT_: return "Alpha::FTOIT_";
 153   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 154   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 155   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 156   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 157   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 158   case AlphaISD::RelLit: return "Alpha::RelLit";
 159   case AlphaISD::GlobalBaseReg: return "Alpha::GlobalBaseReg";
 160   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 161   case AlphaISD::CALL:   return "Alpha::CALL";
 162   case AlphaISD::DivCall: return "Alpha::DivCall";
 163   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 164   }
 165 }
 166
 167 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 168   MVT::ValueType PtrVT = Op.getValueType();
 169   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 170   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 171   SDOperand Zero = DAG.getConstant(0, PtrVT);
 172
 173   const TargetMachine &TM = DAG.getTarget();
 174
 175   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 176                              DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 177   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 178   return Lo;
 179 }
 180
 181 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 182 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 183
 184 //For now, just use variable size stack frame format
 185
 186 //In a standard call, the first six items are passed in registers $16
 187 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 188 //of argument-to-register correspondence.) The remaining items are
 189 //collected in a memory argument list that is a naturally aligned
 190 //array of quadwords. In a standard call, this list, if present, must
 191 //be passed at 0(SP).
 192 //7 ... n         0(SP) ... (n-7)*8(SP)
 193
 194 // //#define FP    $15
 195 // //#define RA    $26
 196 // //#define PV    $27
 197 // //#define GP    $29
 198 // //#define SP    $30
 199
 200 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 201                                        int &VarArgsBase,
 202                                        int &VarArgsOffset,
 203                                        unsigned int &GP,
 204                                        unsigned int &RA) {
 205   MachineFunction &MF = DAG.getMachineFunction();
 206   MachineFrameInfo *MFI = MF.getFrameInfo();
 207   SSARegMap *RegMap = MF.getSSARegMap();
 208   std::vector<SDOperand> ArgValues;
 209   SDOperand Root = Op.getOperand(0);
 210
 211   GP = AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass);
 212   RA = AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass);
 213
 214   unsigned args_int[] = {
 215     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 216   unsigned args_float[] = {
 217     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 218
 219   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 220     SDOperand argt;
 221     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 222     SDOperand ArgVal;
 223
 224     if (ArgNo  < 6) {
 225       unsigned Vreg;
 226       switch (ObjectVT) {
 227       default:
 228         std::cerr << "Unknown Type " << ObjectVT << "\n";
 229         abort();
 230       case MVT::f64:
 231         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 232                                       &Alpha::F8RCRegClass);
 233         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 234         break;
 235       case MVT::f32:
 236         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 237                                       &Alpha::F4RCRegClass);
 238         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 239         break;
 240       case MVT::i64:
 241         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 242                                     &Alpha::GPRCRegClass);
 243         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 244         break;
 245       }
 246     } else { //more args
 247       // Create the frame index object for this incoming parameter...
 248       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 249
 250       // Create the SelectionDAG nodes corresponding to a load
 251       //from this parameter
 252       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 253       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, DAG.getSrcValue(NULL));
 254     }
 255     ArgValues.push_back(ArgVal);
 256   }
 257
 258   // If the functions takes variable number of arguments, copy all regs to stack
 259   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 260   if (isVarArg) {
 261     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 262     std::vector<SDOperand> LS;
 263     for (int i = 0; i < 6; ++i) {
 264       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 265         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 266       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 267       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 268       if (i == 0) VarArgsBase = FI;
 269       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 270       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 271                                SDFI, DAG.getSrcValue(NULL)));
 272
 273       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 274         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 275       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 276       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 277       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 278       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 279                                SDFI, DAG.getSrcValue(NULL)));
 280     }
 281
 282     //Set up a token factor with all the stack traffic
 283     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 284   }
 285
 286   ArgValues.push_back(Root);
 287
 288   // Return the new list of results.
 289   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 290                                     Op.Val->value_end());
 291   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 292 }
 293
 294 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, unsigned int RA) {
 295   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 296                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 297                                     MVT::i64),
 298                                     SDOperand());
 299   switch (Op.getNumOperands()) {
 300   default:
 301     assert(0 && "Do not know how to return this many arguments!");
 302     abort();
 303   case 1:
 304     break;
 305     //return SDOperand(); // ret void is legal
 306   case 3: {
 307     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 308     unsigned ArgReg;
 309     if (MVT::isInteger(ArgVT))
 310       ArgReg = Alpha::R0;
 311     else {
 312       assert(MVT::isFloatingPoint(ArgVT));
 313       ArgReg = Alpha::F0;
 314     }
 315     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 316     if(DAG.getMachineFunction().liveout_empty())
 317       DAG.getMachineFunction().addLiveOut(ArgReg);
 318     break;
 319   }
 320   }
 321   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 322 }
 323
 324 std::pair<SDOperand, SDOperand>
 325 AlphaTargetLowering::LowerCallTo(SDOperand Chain,
 326                                  const Type *RetTy, bool isVarArg,
 327                                  unsigned CallingConv, bool isTailCall,
 328                                  SDOperand Callee, ArgListTy &Args,
 329                                  SelectionDAG &DAG) {
 330   int NumBytes = 0;
 331   if (Args.size() > 6)
 332     NumBytes = (Args.size() - 6) * 8;
 333
 334   Chain = DAG.getCALLSEQ_START(Chain,
 335                                DAG.getConstant(NumBytes, getPointerTy()));
 336   std::vector<SDOperand> args_to_use;
 337   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 338   {
 339     switch (getValueType(Args[i].second)) {
 340     default: assert(0 && "Unexpected ValueType for argument!");
 341     case MVT::i1:
 342     case MVT::i8:
 343     case MVT::i16:
 344     case MVT::i32:
 345       // Promote the integer to 64 bits.  If the input type is signed use a
 346       // sign extend, otherwise use a zero extend.
 347       if (Args[i].second->isSigned())
 348         Args[i].first = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].first);
 349       else
 350         Args[i].first = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].first);
 351       break;
 352     case MVT::i64:
 353     case MVT::f64:
 354     case MVT::f32:
 355       break;
 356     }
 357     args_to_use.push_back(Args[i].first);
 358   }
 359
 360   std::vector<MVT::ValueType> RetVals;
 361   MVT::ValueType RetTyVT = getValueType(RetTy);
 362   MVT::ValueType ActualRetTyVT = RetTyVT;
 363   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 364     ActualRetTyVT = MVT::i64;
 365
 366   if (RetTyVT != MVT::isVoid)
 367     RetVals.push_back(ActualRetTyVT);
 368   RetVals.push_back(MVT::Other);
 369
 370   std::vector<SDOperand> Ops;
 371   Ops.push_back(Chain);
 372   Ops.push_back(Callee);
 373   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 374   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 375   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 376   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 377                       DAG.getConstant(NumBytes, getPointerTy()));
 378   SDOperand RetVal = TheCall;
 379
 380   if (RetTyVT != ActualRetTyVT) {
 381     RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext : ISD::AssertZext,
 382                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 383     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 384   }
 385
 386   return std::make_pair(RetVal, Chain);
 387 }
 388
 389 void AlphaTargetLowering::restoreGP(MachineBasicBlock* BB)
 390 {
 391   BuildMI(BB, Alpha::BIS, 2, Alpha::R29).addReg(GP).addReg(GP);
 392 }
 393 void AlphaTargetLowering::restoreRA(MachineBasicBlock* BB)
 394 {
 395   BuildMI(BB, Alpha::BIS, 2, Alpha::R26).addReg(RA).addReg(RA);
 396 }
 397
 398 static int getUID()
 399 {
 400   static int id = 0;
 401   return ++id;
 402 }
 403
 404 /// LowerOperation - Provide custom lowering hooks for some operations.
 405 ///
 406 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 407   switch (Op.getOpcode()) {
 408   default: assert(0 && "Wasn't expecting to be able to lower this!");
 409   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 410                                                            VarArgsBase,
 411                                                            VarArgsOffset,
 412                                                            GP, RA);
 413   case ISD::RET: return LowerRET(Op,DAG, getVRegRA());
 414   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 415
 416   case ISD::SINT_TO_FP: {
 417     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 418            "Unhandled SINT_TO_FP type in custom expander!");
 419     SDOperand LD;
 420     bool isDouble = MVT::f64 == Op.getValueType();
 421     if (useITOF) {
 422       LD = DAG.getNode(AlphaISD::ITOFT_, MVT::f64, Op.getOperand(0));
 423     } else {
 424       int FrameIdx =
 425         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 426       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 427       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 428                                  Op.getOperand(0), FI, DAG.getSrcValue(0));
 429       LD = DAG.getLoad(MVT::f64, ST, FI, DAG.getSrcValue(0));
 430       }
 431     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 432                                isDouble?MVT::f64:MVT::f32, LD);
 433     return FP;
 434   }
 435   case ISD::FP_TO_SINT: {
 436     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 437     SDOperand src = Op.getOperand(0);
 438
 439     if (!isDouble) //Promote
 440       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 441
 442     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 443
 444     if (useITOF) {
 445       return DAG.getNode(AlphaISD::FTOIT_, MVT::i64, src);
 446     } else {
 447       int FrameIdx =
 448         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 449       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 450       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 451                                  src, FI, DAG.getSrcValue(0));
 452       return DAG.getLoad(MVT::i64, ST, FI, DAG.getSrcValue(0));
 453       }
 454   }
 455   case ISD::ConstantPool: {
 456     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 457     Constant *C = CP->getConstVal();
 458     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 459
 460     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 461                                DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 462     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 463     return Lo;
 464   }
 465   case ISD::GlobalAddress: {
 466     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 467     GlobalValue *GV = GSDN->getGlobal();
 468     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 469
 470     //    if (!GV->hasWeakLinkage() && !GV->isExternal() && !GV->hasLinkOnceLinkage()) {
 471     if (GV->hasInternalLinkage()) {
 472       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 473                                  DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 474       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 475       return Lo;
 476     } else
 477       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA, DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 478   }
 479   case ISD::ExternalSymbol: {
 480     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 481                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)->getSymbol(), MVT::i64),
 482                        DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 483   }
 484
 485   case ISD::UREM:
 486   case ISD::SREM:
 487     //Expand only on constant case
 488     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 489       MVT::ValueType VT = Op.Val->getValueType(0);
 490       unsigned Opc = Op.Val->getOpcode() == ISD::UREM ? ISD::UDIV : ISD::SDIV;
 491       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 492         BuildUDIV(Op.Val, DAG, NULL) :
 493         BuildSDIV(Op.Val, DAG, NULL);
 494       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 495       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 496       return Tmp1;
 497     }
 498     //fall through
 499   case ISD::SDIV:
 500   case ISD::UDIV:
 501     if (MVT::isInteger(Op.getValueType())) {
 502       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 503         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 504           : BuildUDIV(Op.Val, DAG, NULL);
 505       const char* opstr = 0;
 506       switch(Op.getOpcode()) {
 507       case ISD::UREM: opstr = "__remqu"; break;
 508       case ISD::SREM: opstr = "__remq";  break;
 509       case ISD::UDIV: opstr = "__divqu"; break;
 510       case ISD::SDIV: opstr = "__divq";  break;
 511       }
 512       SDOperand Tmp1 = Op.getOperand(0),
 513         Tmp2 = Op.getOperand(1),
 514         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 515       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 516     }
 517     break;
 518
 519   case ISD::VAARG: {
 520     SDOperand Chain = Op.getOperand(0);
 521     SDOperand VAListP = Op.getOperand(1);
 522     SDOperand VAListS = Op.getOperand(2);
 523
 524     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS);
 525     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 526                                 DAG.getConstant(8, MVT::i64));
 527     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 528                                       Tmp, DAG.getSrcValue(0), MVT::i32);
 529     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 530     if (MVT::isFloatingPoint(Op.getValueType()))
 531     {
 532       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 533       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 534                                         DAG.getConstant(8*6, MVT::i64));
 535       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 536                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 537       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 538     }
 539
 540     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 541                                       DAG.getConstant(8, MVT::i64));
 542     SDOperand Update = DAG.getNode(ISD::TRUNCSTORE, MVT::Other,
 543                                    Offset.getValue(1), NewOffset,
 544                                    Tmp, DAG.getSrcValue(0),
 545                                    DAG.getValueType(MVT::i32));
 546
 547     SDOperand Result;
 548     if (Op.getValueType() == MVT::i32)
 549       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 550                               DAG.getSrcValue(0), MVT::i32);
 551     else
 552       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr,
 553                            DAG.getSrcValue(0));
 554     return Result;
 555   }
 556   case ISD::VACOPY: {
 557     SDOperand Chain = Op.getOperand(0);
 558     SDOperand DestP = Op.getOperand(1);
 559     SDOperand SrcP = Op.getOperand(2);
 560     SDOperand DestS = Op.getOperand(3);
 561     SDOperand SrcS = Op.getOperand(4);
 562
 563     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS);
 564     SDOperand Result = DAG.getNode(ISD::STORE, MVT::Other, Val.getValue(1), Val,
 565                                    DestP, DestS);
 566     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 567                                DAG.getConstant(8, MVT::i64));
 568     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP,
 569                          DAG.getSrcValue(0), MVT::i32);
 570     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 571                                 DAG.getConstant(8, MVT::i64));
 572     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, Val.getValue(1),
 573                        Val, NPD, DAG.getSrcValue(0),DAG.getValueType(MVT::i32));
 574   }
 575   case ISD::VASTART: {
 576     SDOperand Chain = Op.getOperand(0);
 577     SDOperand VAListP = Op.getOperand(1);
 578     SDOperand VAListS = Op.getOperand(2);
 579
 580     // vastart stores the address of the VarArgsBase and VarArgsOffset
 581     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 582     SDOperand S1  = DAG.getNode(ISD::STORE, MVT::Other, Chain, FR, VAListP,
 583                                 VAListS);
 584     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 585                                 DAG.getConstant(8, MVT::i64));
 586     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, S1,
 587                        DAG.getConstant(VarArgsOffset, MVT::i64), SA2,
 588                        DAG.getSrcValue(0), DAG.getValueType(MVT::i32));
 589   }
 590   }
 591
 592   return SDOperand();
 593 }
 594
 595 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 596                                                       SelectionDAG &DAG) {
 597   assert(Op.getValueType() == MVT::i32 &&
 598          Op.getOpcode() == ISD::VAARG &&
 599          "Unknown node to custom promote!");
 600
 601   // The code in LowerOperation already handles i32 vaarg
 602   return LowerOperation(Op, DAG);
 603 }
 604
 605
 606 //Inline Asm
 607
 608 /// getConstraintType - Given a constraint letter, return the type of
 609 /// constraint it is for this target.
 610 AlphaTargetLowering::ConstraintType
 611 AlphaTargetLowering::getConstraintType(char ConstraintLetter) const {
 612   switch (ConstraintLetter) {
 613   default: break;
 614   case 'f':
 615   case 'r':
 616     return C_RegisterClass;
 617   }
 618   return TargetLowering::getConstraintType(ConstraintLetter);
 619 }
 620
 621 std::vector<unsigned> AlphaTargetLowering::
 622 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 623                                   MVT::ValueType VT) const {
 624   if (Constraint.size() == 1) {
 625     switch (Constraint[0]) {
 626     default: break;  // Unknown constriant letter
 627     case 'f':
 628       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 629                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 630                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 631                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 632                                    Alpha::F12, Alpha::F13, Alpha::F14,
 633                                    Alpha::F15, Alpha::F16, Alpha::F17,
 634                                    Alpha::F18, Alpha::F19, Alpha::F20,
 635                                    Alpha::F21, Alpha::F22, Alpha::F23,
 636                                    Alpha::F24, Alpha::F25, Alpha::F26,
 637                                    Alpha::F27, Alpha::F28, Alpha::F29,
 638                                    Alpha::F30, Alpha::F31, 0);
 639     case 'r':
 640       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 641                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 642                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 643                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 644                                    Alpha::R12, Alpha::R13, Alpha::R14,
 645                                    Alpha::R15, Alpha::R16, Alpha::R17,
 646                                    Alpha::R18, Alpha::R19, Alpha::R20,
 647                                    Alpha::R21, Alpha::R22, Alpha::R23,
 648                                    Alpha::R24, Alpha::R25, Alpha::R26,
 649                                    Alpha::R27, Alpha::R28, Alpha::R29,
 650                                    Alpha::R30, Alpha::R31, 0);
 651
 652     }
 653   }
 654
 655   return std::vector<unsigned>();
 656 }