lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include <iostream>
  26
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  36   MF.addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setSetCCResultType(MVT::i64);
  45   setSetCCResultContents(ZeroOrOneSetCCResult);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setOperationAction(ISD::BRIND,        MVT::i64,   Expand);
  52   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  53   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  54
  55   setOperationAction(ISD::EXTLOAD, MVT::i1,  Promote);
  56   setOperationAction(ISD::EXTLOAD, MVT::f32, Expand);
  57
  58   setOperationAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  59   setOperationAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  60
  61   setOperationAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  62   setOperationAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  63   setOperationAction(ISD::SEXTLOAD, MVT::i16, Expand);
  64
  65   setOperationAction(ISD::TRUNCSTORE, MVT::i1, Promote);
  66
  67   setOperationAction(ISD::FREM, MVT::f32, Expand);
  68   setOperationAction(ISD::FREM, MVT::f64, Expand);
  69
  70   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  71   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  72   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  73   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  74
  75   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  76     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  77     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  78     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  79   }
  80   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  81   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  82   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  83
  84   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  85   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  86   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  87   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  88
  89   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  90   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  91   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  92
  93   // We don't support sin/cos/sqrt
  94   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  95   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  96   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  97   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  98
  99   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 100   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 101
 102   // FIXME: Alpha supports fcopysign natively!?
 103   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 104   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 105
 106   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 107
 108   // We don't have line number support yet.
 109   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 110   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 111   setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
 112
 113   // Not implemented yet.
 114   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 115   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 116   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 117
 118   // We want to legalize GlobalAddress and ConstantPool and
 119   // ExternalSymbols nodes into the appropriate instructions to
 120   // materialize the address.
 121   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 122   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 123   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 124
 125   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 126   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 127   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 128   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 129   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 130
 131   setOperationAction(ISD::RET,     MVT::Other, Custom);
 132
 133   setStackPointerRegisterToSaveRestore(Alpha::R30);
 134
 135   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 136   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 137   addLegalFPImmediate(+0.0); //F31
 138   addLegalFPImmediate(-0.0); //-F31
 139
 140   computeRegisterProperties();
 141
 142   useITOF = TM.getSubtarget<AlphaSubtarget>().hasF2I();
 143 }
 144
 145 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 146   switch (Opcode) {
 147   default: return 0;
 148   case AlphaISD::ITOFT_: return "Alpha::ITOFT_";
 149   case AlphaISD::FTOIT_: return "Alpha::FTOIT_";
 150   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 151   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 152   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 153   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 154   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 155   case AlphaISD::RelLit: return "Alpha::RelLit";
 156   case AlphaISD::GlobalBaseReg: return "Alpha::GlobalBaseReg";
 157   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 158   case AlphaISD::CALL:   return "Alpha::CALL";
 159   case AlphaISD::DivCall: return "Alpha::DivCall";
 160   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 161   }
 162 }
 163
 164 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 165
 166 //For now, just use variable size stack frame format
 167
 168 //In a standard call, the first six items are passed in registers $16
 169 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 170 //of argument-to-register correspondence.) The remaining items are
 171 //collected in a memory argument list that is a naturally aligned
 172 //array of quadwords. In a standard call, this list, if present, must
 173 //be passed at 0(SP).
 174 //7 ... n         0(SP) ... (n-7)*8(SP)
 175
 176 // //#define FP    $15
 177 // //#define RA    $26
 178 // //#define PV    $27
 179 // //#define GP    $29
 180 // //#define SP    $30
 181
 182 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 183                                        int &VarArgsBase,
 184                                        int &VarArgsOffset,
 185                                        unsigned int &GP,
 186                                        unsigned int &RA) {
 187   MachineFunction &MF = DAG.getMachineFunction();
 188   MachineFrameInfo *MFI = MF.getFrameInfo();
 189   SSARegMap *RegMap = MF.getSSARegMap();
 190   std::vector<SDOperand> ArgValues;
 191   SDOperand Root = Op.getOperand(0);
 192
 193   GP = AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass);
 194   RA = AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass);
 195
 196   unsigned args_int[] = {
 197     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 198   unsigned args_float[] = {
 199     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 200
 201   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 202     SDOperand argt;
 203     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 204     SDOperand ArgVal;
 205
 206     if (ArgNo  < 6) {
 207       unsigned Vreg;
 208       switch (ObjectVT) {
 209       default:
 210         std::cerr << "Unknown Type " << ObjectVT << "\n";
 211         abort();
 212       case MVT::f64:
 213       case MVT::f32:
 214         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 215                                       &Alpha::F8RCRegClass);
 216         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 217         break;
 218       case MVT::i64:
 219         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 220                                     &Alpha::GPRCRegClass);
 221         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 222         break;
 223       }
 224     } else { //more args
 225       // Create the frame index object for this incoming parameter...
 226       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 227
 228       // Create the SelectionDAG nodes corresponding to a load
 229       //from this parameter
 230       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 231       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, DAG.getSrcValue(NULL));
 232     }
 233     ArgValues.push_back(ArgVal);
 234   }
 235
 236   // If the functions takes variable number of arguments, copy all regs to stack
 237   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 238   if (isVarArg) {
 239     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 240     std::vector<SDOperand> LS;
 241     for (int i = 0; i < 6; ++i) {
 242       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 243         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 244       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 245       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 246       if (i == 0) VarArgsBase = FI;
 247       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 248       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 249                                SDFI, DAG.getSrcValue(NULL)));
 250
 251       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 252         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 253       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 254       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 255       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 256       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 257                                SDFI, DAG.getSrcValue(NULL)));
 258     }
 259
 260     //Set up a token factor with all the stack traffic
 261     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, LS);
 262   }
 263
 264   ArgValues.push_back(Root);
 265
 266   // Return the new list of results.
 267   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 268                                     Op.Val->value_end());
 269   return DAG.getNode(ISD::MERGE_VALUES, RetVT, ArgValues);
 270 }
 271
 272 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, unsigned int RA) {
 273   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 274                                     DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64),
 275                                     SDOperand());
 276   switch (Op.getNumOperands()) {
 277   default:
 278     assert(0 && "Do not know how to return this many arguments!");
 279     abort();
 280   case 1:
 281     break;
 282     //return SDOperand(); // ret void is legal
 283   case 3: {
 284     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 285     unsigned ArgReg;
 286     if (MVT::isInteger(ArgVT))
 287       ArgReg = Alpha::R0;
 288     else {
 289       assert(MVT::isFloatingPoint(ArgVT));
 290       ArgReg = Alpha::F0;
 291     }
 292     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 293     if(DAG.getMachineFunction().liveout_empty())
 294       DAG.getMachineFunction().addLiveOut(ArgReg);
 295     break;
 296   }
 297   }
 298   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 299 }
 300
 301 std::pair<SDOperand, SDOperand>
 302 AlphaTargetLowering::LowerCallTo(SDOperand Chain,
 303                                  const Type *RetTy, bool isVarArg,
 304                                  unsigned CallingConv, bool isTailCall,
 305                                  SDOperand Callee, ArgListTy &Args,
 306                                  SelectionDAG &DAG) {
 307   int NumBytes = 0;
 308   if (Args.size() > 6)
 309     NumBytes = (Args.size() - 6) * 8;
 310
 311   Chain = DAG.getCALLSEQ_START(Chain,
 312                                DAG.getConstant(NumBytes, getPointerTy()));
 313   std::vector<SDOperand> args_to_use;
 314   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 315   {
 316     switch (getValueType(Args[i].second)) {
 317     default: assert(0 && "Unexpected ValueType for argument!");
 318     case MVT::i1:
 319     case MVT::i8:
 320     case MVT::i16:
 321     case MVT::i32:
 322       // Promote the integer to 64 bits.  If the input type is signed use a
 323       // sign extend, otherwise use a zero extend.
 324       if (Args[i].second->isSigned())
 325         Args[i].first = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].first);
 326       else
 327         Args[i].first = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].first);
 328       break;
 329     case MVT::i64:
 330     case MVT::f64:
 331     case MVT::f32:
 332       break;
 333     }
 334     args_to_use.push_back(Args[i].first);
 335   }
 336
 337   std::vector<MVT::ValueType> RetVals;
 338   MVT::ValueType RetTyVT = getValueType(RetTy);
 339   MVT::ValueType ActualRetTyVT = RetTyVT;
 340   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 341     ActualRetTyVT = MVT::i64;
 342
 343   if (RetTyVT != MVT::isVoid)
 344     RetVals.push_back(ActualRetTyVT);
 345   RetVals.push_back(MVT::Other);
 346
 347   std::vector<SDOperand> Ops;
 348   Ops.push_back(Chain);
 349   Ops.push_back(Callee);
 350   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 351   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, Ops);
 352   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 353   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 354                       DAG.getConstant(NumBytes, getPointerTy()));
 355   SDOperand RetVal = TheCall;
 356
 357   if (RetTyVT != ActualRetTyVT) {
 358     RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext : ISD::AssertZext,
 359                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 360     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 361   }
 362
 363   return std::make_pair(RetVal, Chain);
 364 }
 365
 366 void AlphaTargetLowering::restoreGP(MachineBasicBlock* BB)
 367 {
 368   BuildMI(BB, Alpha::BIS, 2, Alpha::R29).addReg(GP).addReg(GP);
 369 }
 370 void AlphaTargetLowering::restoreRA(MachineBasicBlock* BB)
 371 {
 372   BuildMI(BB, Alpha::BIS, 2, Alpha::R26).addReg(RA).addReg(RA);
 373 }
 374
 375 static int getUID()
 376 {
 377   static int id = 0;
 378   return ++id;
 379 }
 380
 381 /// LowerOperation - Provide custom lowering hooks for some operations.
 382 ///
 383 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 384   switch (Op.getOpcode()) {
 385   default: assert(0 && "Wasn't expecting to be able to lower this!");
 386   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 387                                                            VarArgsBase,
 388                                                            VarArgsOffset,
 389                                                            GP, RA);
 390   case ISD::RET: return LowerRET(Op,DAG, getVRegRA());
 391   case ISD::SINT_TO_FP: {
 392     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 393            "Unhandled SINT_TO_FP type in custom expander!");
 394     SDOperand LD;
 395     bool isDouble = MVT::f64 == Op.getValueType();
 396     if (useITOF) {
 397       LD = DAG.getNode(AlphaISD::ITOFT_, MVT::f64, Op.getOperand(0));
 398     } else {
 399       int FrameIdx =
 400         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 401       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 402       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 403                                  Op.getOperand(0), FI, DAG.getSrcValue(0));
 404       LD = DAG.getLoad(MVT::f64, ST, FI, DAG.getSrcValue(0));
 405       }
 406     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 407                                isDouble?MVT::f64:MVT::f32, LD);
 408     return FP;
 409   }
 410   case ISD::FP_TO_SINT: {
 411     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 412     SDOperand src = Op.getOperand(0);
 413
 414     if (!isDouble) //Promote
 415       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 416
 417     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 418
 419     if (useITOF) {
 420       return DAG.getNode(AlphaISD::FTOIT_, MVT::i64, src);
 421     } else {
 422       int FrameIdx =
 423         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 424       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 425       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 426                                  src, FI, DAG.getSrcValue(0));
 427       return DAG.getLoad(MVT::i64, ST, FI, DAG.getSrcValue(0));
 428       }
 429   }
 430   case ISD::ConstantPool: {
 431     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 432     Constant *C = CP->get();
 433     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 434
 435     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 436                                DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 437     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 438     return Lo;
 439   }
 440   case ISD::GlobalAddress: {
 441     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 442     GlobalValue *GV = GSDN->getGlobal();
 443     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 444
 445     //    if (!GV->hasWeakLinkage() && !GV->isExternal() && !GV->hasLinkOnceLinkage()) {
 446     if (GV->hasInternalLinkage()) {
 447       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 448                                  DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 449       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 450       return Lo;
 451     } else
 452       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA, DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 453   }
 454   case ISD::ExternalSymbol: {
 455     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 456                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)->getSymbol(), MVT::i64),
 457                        DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 458   }
 459
 460   case ISD::UREM:
 461   case ISD::SREM:
 462     //Expand only on constant case
 463     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 464       MVT::ValueType VT = Op.Val->getValueType(0);
 465       unsigned Opc = Op.Val->getOpcode() == ISD::UREM ? ISD::UDIV : ISD::SDIV;
 466       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 467         BuildUDIV(Op.Val, DAG, NULL) :
 468         BuildSDIV(Op.Val, DAG, NULL);
 469       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 470       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 471       return Tmp1;
 472     }
 473     //fall through
 474   case ISD::SDIV:
 475   case ISD::UDIV:
 476     if (MVT::isInteger(Op.getValueType())) {
 477       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 478         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 479           : BuildUDIV(Op.Val, DAG, NULL);
 480       const char* opstr = 0;
 481       switch(Op.getOpcode()) {
 482       case ISD::UREM: opstr = "__remqu"; break;
 483       case ISD::SREM: opstr = "__remq";  break;
 484       case ISD::UDIV: opstr = "__divqu"; break;
 485       case ISD::SDIV: opstr = "__divq";  break;
 486       }
 487       SDOperand Tmp1 = Op.getOperand(0),
 488         Tmp2 = Op.getOperand(1),
 489         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 490       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 491     }
 492     break;
 493
 494   case ISD::VAARG: {
 495     SDOperand Chain = Op.getOperand(0);
 496     SDOperand VAListP = Op.getOperand(1);
 497     SDOperand VAListS = Op.getOperand(2);
 498
 499     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS);
 500     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 501                                 DAG.getConstant(8, MVT::i64));
 502     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 503                                       Tmp, DAG.getSrcValue(0), MVT::i32);
 504     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 505     if (MVT::isFloatingPoint(Op.getValueType()))
 506     {
 507       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 508       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 509                                         DAG.getConstant(8*6, MVT::i64));
 510       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 511                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 512       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 513     }
 514
 515     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 516                                       DAG.getConstant(8, MVT::i64));
 517     SDOperand Update = DAG.getNode(ISD::TRUNCSTORE, MVT::Other,
 518                                    Offset.getValue(1), NewOffset,
 519                                    Tmp, DAG.getSrcValue(0),
 520                                    DAG.getValueType(MVT::i32));
 521
 522     SDOperand Result;
 523     if (Op.getValueType() == MVT::i32)
 524       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 525                               DAG.getSrcValue(0), MVT::i32);
 526     else
 527       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr,
 528                            DAG.getSrcValue(0));
 529     return Result;
 530   }
 531   case ISD::VACOPY: {
 532     SDOperand Chain = Op.getOperand(0);
 533     SDOperand DestP = Op.getOperand(1);
 534     SDOperand SrcP = Op.getOperand(2);
 535     SDOperand DestS = Op.getOperand(3);
 536     SDOperand SrcS = Op.getOperand(4);
 537
 538     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS);
 539     SDOperand Result = DAG.getNode(ISD::STORE, MVT::Other, Val.getValue(1), Val,
 540                                    DestP, DestS);
 541     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 542                                DAG.getConstant(8, MVT::i64));
 543     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP,
 544                          DAG.getSrcValue(0), MVT::i32);
 545     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 546                                 DAG.getConstant(8, MVT::i64));
 547     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, Val.getValue(1),
 548                        Val, NPD, DAG.getSrcValue(0),DAG.getValueType(MVT::i32));
 549   }
 550   case ISD::VASTART: {
 551     SDOperand Chain = Op.getOperand(0);
 552     SDOperand VAListP = Op.getOperand(1);
 553     SDOperand VAListS = Op.getOperand(2);
 554
 555     // vastart stores the address of the VarArgsBase and VarArgsOffset
 556     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 557     SDOperand S1  = DAG.getNode(ISD::STORE, MVT::Other, Chain, FR, VAListP,
 558                                 VAListS);
 559     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 560                                 DAG.getConstant(8, MVT::i64));
 561     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, S1,
 562                        DAG.getConstant(VarArgsOffset, MVT::i64), SA2,
 563                        DAG.getSrcValue(0), DAG.getValueType(MVT::i32));
 564   }
 565   }
 566
 567   return SDOperand();
 568 }
 569
 570 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 571                                                       SelectionDAG &DAG) {
 572   assert(Op.getValueType() == MVT::i32 &&
 573          Op.getOpcode() == ISD::VAARG &&
 574          "Unknown node to custom promote!");
 575
 576   // The code in LowerOperation already handles i32 vaarg
 577   return LowerOperation(Op, DAG);
 578 }