lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 using namespace llvm;
  26
  27 /// AddLiveIn - This helper function adds the specified physical register to the
  28 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  29 /// register for it.
  30 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  31                           TargetRegisterClass *RC) {
  32   assert(RC->contains(PReg) && "Not the correct regclass!");
  33   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  34   MF.addLiveIn(PReg, VReg);
  35   return VReg;
  36 }
  37
  38 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  39   // Set up the TargetLowering object.
  40   //I am having problems with shr n ubyte 1
  41   setShiftAmountType(MVT::i64);
  42   setSetCCResultType(MVT::i64);
  43   setSetCCResultContents(ZeroOrOneSetCCResult);
  44
  45   setUsesGlobalOffsetTable(true);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   setStoreXAction(MVT::i1, Promote);
  62
  63   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  64   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  65   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  66   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  67
  68   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  69
  70   setOperationAction(ISD::FREM, MVT::f32, Expand);
  71   setOperationAction(ISD::FREM, MVT::f64, Expand);
  72
  73   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  74   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  75   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  76   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  77
  78   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  79     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  81     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  82   }
  83   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  85   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  86
  87   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  89   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  90   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  91
  92   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  94   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  95
  96   // We don't support sin/cos/sqrt
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 100   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 101
 102   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 103   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 104
 105   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 106
 107   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 108
 109   // We don't have line number support yet.
 110   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 111   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 112   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 113
 114   // Not implemented yet.
 115   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 116   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 117   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 118
 119   // We want to legalize GlobalAddress and ConstantPool and
 120   // ExternalSymbols nodes into the appropriate instructions to
 121   // materialize the address.
 122   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 123   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 124   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 125   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 126
 127   setOperationAction(ISD::ADJUST_TRAMP, MVT::i32, Expand);
 128   setOperationAction(ISD::ADJUST_TRAMP, MVT::i64, Expand);
 129
 130   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 131   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 132   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 133   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 134   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 135
 136   setOperationAction(ISD::RET,     MVT::Other, Custom);
 137
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 140
 141   setStackPointerRegisterToSaveRestore(Alpha::R30);
 142
 143   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 144   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 145   addLegalFPImmediate(+0.0); //F31
 146   addLegalFPImmediate(-0.0); //-F31
 147
 148   setJumpBufSize(272);
 149   setJumpBufAlignment(16);
 150
 151   computeRegisterProperties();
 152 }
 153
 154 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 155   switch (Opcode) {
 156   default: return 0;
 157   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 158   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 159   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 160   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 161   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 162   case AlphaISD::RelLit: return "Alpha::RelLit";
 163   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 164   case AlphaISD::CALL:   return "Alpha::CALL";
 165   case AlphaISD::DivCall: return "Alpha::DivCall";
 166   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 167   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 168   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 169   }
 170 }
 171
 172 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 173   MVT::ValueType PtrVT = Op.getValueType();
 174   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 175   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 176   SDOperand Zero = DAG.getConstant(0, PtrVT);
 177
 178   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 179                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 180   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 181   return Lo;
 182 }
 183
 184 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 185 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 186
 187 //For now, just use variable size stack frame format
 188
 189 //In a standard call, the first six items are passed in registers $16
 190 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 191 //of argument-to-register correspondence.) The remaining items are
 192 //collected in a memory argument list that is a naturally aligned
 193 //array of quadwords. In a standard call, this list, if present, must
 194 //be passed at 0(SP).
 195 //7 ... n         0(SP) ... (n-7)*8(SP)
 196
 197 // //#define FP    $15
 198 // //#define RA    $26
 199 // //#define PV    $27
 200 // //#define GP    $29
 201 // //#define SP    $30
 202
 203 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 204                                        int &VarArgsBase,
 205                                        int &VarArgsOffset) {
 206   MachineFunction &MF = DAG.getMachineFunction();
 207   MachineFrameInfo *MFI = MF.getFrameInfo();
 208   std::vector<SDOperand> ArgValues;
 209   SDOperand Root = Op.getOperand(0);
 210
 211   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 212   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 213
 214   unsigned args_int[] = {
 215     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 216   unsigned args_float[] = {
 217     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 218
 219   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 220     SDOperand argt;
 221     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 222     SDOperand ArgVal;
 223
 224     if (ArgNo  < 6) {
 225       switch (ObjectVT) {
 226       default:
 227         cerr << "Unknown Type " << ObjectVT << "\n";
 228         abort();
 229       case MVT::f64:
 230         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 231                                       &Alpha::F8RCRegClass);
 232         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 233         break;
 234       case MVT::f32:
 235         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 236                                       &Alpha::F4RCRegClass);
 237         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 238         break;
 239       case MVT::i64:
 240         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 241                                     &Alpha::GPRCRegClass);
 242         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 243         break;
 244       }
 245     } else { //more args
 246       // Create the frame index object for this incoming parameter...
 247       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 248
 249       // Create the SelectionDAG nodes corresponding to a load
 250       //from this parameter
 251       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 252       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 253     }
 254     ArgValues.push_back(ArgVal);
 255   }
 256
 257   // If the functions takes variable number of arguments, copy all regs to stack
 258   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 259   if (isVarArg) {
 260     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 261     std::vector<SDOperand> LS;
 262     for (int i = 0; i < 6; ++i) {
 263       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 264         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 265       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 266       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 267       if (i == 0) VarArgsBase = FI;
 268       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 269       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 270
 271       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 272         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 273       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 274       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 275       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 276       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 277     }
 278
 279     //Set up a token factor with all the stack traffic
 280     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 281   }
 282
 283   ArgValues.push_back(Root);
 284
 285   // Return the new list of results.
 286   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 287                                     Op.Val->value_end());
 288   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 289 }
 290
 291 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 292   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 293                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 294                                                 MVT::i64),
 295                                     SDOperand());
 296   switch (Op.getNumOperands()) {
 297   default:
 298     assert(0 && "Do not know how to return this many arguments!");
 299     abort();
 300   case 1:
 301     break;
 302     //return SDOperand(); // ret void is legal
 303   case 3: {
 304     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 305     unsigned ArgReg;
 306     if (MVT::isInteger(ArgVT))
 307       ArgReg = Alpha::R0;
 308     else {
 309       assert(MVT::isFloatingPoint(ArgVT));
 310       ArgReg = Alpha::F0;
 311     }
 312     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 313     if (DAG.getMachineFunction().liveout_empty())
 314       DAG.getMachineFunction().addLiveOut(ArgReg);
 315     break;
 316   }
 317   }
 318   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 319 }
 320
 321 std::pair<SDOperand, SDOperand>
 322 AlphaTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 323                                  bool RetTyIsSigned, bool isVarArg,
 324                                  unsigned CallingConv, bool isTailCall,
 325                                  SDOperand Callee, ArgListTy &Args,
 326                                  SelectionDAG &DAG) {
 327   int NumBytes = 0;
 328   if (Args.size() > 6)
 329     NumBytes = (Args.size() - 6) * 8;
 330
 331   Chain = DAG.getCALLSEQ_START(Chain,
 332                                DAG.getConstant(NumBytes, getPointerTy()));
 333   std::vector<SDOperand> args_to_use;
 334   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 335   {
 336     switch (getValueType(Args[i].Ty)) {
 337     default: assert(0 && "Unexpected ValueType for argument!");
 338     case MVT::i1:
 339     case MVT::i8:
 340     case MVT::i16:
 341     case MVT::i32:
 342       // Promote the integer to 64 bits.  If the input type is signed use a
 343       // sign extend, otherwise use a zero extend.
 344       if (Args[i].isSExt)
 345         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 346       else if (Args[i].isZExt)
 347         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 348       else
 349         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 350       break;
 351     case MVT::i64:
 352     case MVT::f64:
 353     case MVT::f32:
 354       break;
 355     }
 356     args_to_use.push_back(Args[i].Node);
 357   }
 358
 359   std::vector<MVT::ValueType> RetVals;
 360   MVT::ValueType RetTyVT = getValueType(RetTy);
 361   MVT::ValueType ActualRetTyVT = RetTyVT;
 362   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 363     ActualRetTyVT = MVT::i64;
 364
 365   if (RetTyVT != MVT::isVoid)
 366     RetVals.push_back(ActualRetTyVT);
 367   RetVals.push_back(MVT::Other);
 368
 369   std::vector<SDOperand> Ops;
 370   Ops.push_back(Chain);
 371   Ops.push_back(Callee);
 372   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 373   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 374   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 375   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 376                       DAG.getConstant(NumBytes, getPointerTy()));
 377   SDOperand RetVal = TheCall;
 378
 379   if (RetTyVT != ActualRetTyVT) {
 380     RetVal = DAG.getNode(RetTyIsSigned ? ISD::AssertSext : ISD::AssertZext,
 381                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 382     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 383   }
 384
 385   return std::make_pair(RetVal, Chain);
 386 }
 387
 388 /// LowerOperation - Provide custom lowering hooks for some operations.
 389 ///
 390 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 391   switch (Op.getOpcode()) {
 392   default: assert(0 && "Wasn't expecting to be able to lower this!");
 393   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 394                                                            VarArgsBase,
 395                                                            VarArgsOffset);
 396
 397   case ISD::RET: return LowerRET(Op,DAG);
 398   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 399
 400   case ISD::SINT_TO_FP: {
 401     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 402            "Unhandled SINT_TO_FP type in custom expander!");
 403     SDOperand LD;
 404     bool isDouble = MVT::f64 == Op.getValueType();
 405     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 406     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 407                                isDouble?MVT::f64:MVT::f32, LD);
 408     return FP;
 409   }
 410   case ISD::FP_TO_SINT: {
 411     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 412     SDOperand src = Op.getOperand(0);
 413
 414     if (!isDouble) //Promote
 415       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 416
 417     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 418
 419     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 420   }
 421   case ISD::ConstantPool: {
 422     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 423     Constant *C = CP->getConstVal();
 424     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 425
 426     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 427                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 428     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 429     return Lo;
 430   }
 431   case ISD::GlobalTLSAddress:
 432     assert(0 && "TLS not implemented for Alpha.");
 433   case ISD::GlobalAddress: {
 434     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 435     GlobalValue *GV = GSDN->getGlobal();
 436     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 437
 438     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 439     if (GV->hasInternalLinkage()) {
 440       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 441                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 442       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 443       return Lo;
 444     } else
 445       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 446                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 447   }
 448   case ISD::ExternalSymbol: {
 449     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 450                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 451                                                    ->getSymbol(), MVT::i64),
 452                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 453   }
 454
 455   case ISD::UREM:
 456   case ISD::SREM:
 457     //Expand only on constant case
 458     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 459       MVT::ValueType VT = Op.Val->getValueType(0);
 460       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 461         BuildUDIV(Op.Val, DAG, NULL) :
 462         BuildSDIV(Op.Val, DAG, NULL);
 463       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 464       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 465       return Tmp1;
 466     }
 467     //fall through
 468   case ISD::SDIV:
 469   case ISD::UDIV:
 470     if (MVT::isInteger(Op.getValueType())) {
 471       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 472         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 473           : BuildUDIV(Op.Val, DAG, NULL);
 474       const char* opstr = 0;
 475       switch (Op.getOpcode()) {
 476       case ISD::UREM: opstr = "__remqu"; break;
 477       case ISD::SREM: opstr = "__remq";  break;
 478       case ISD::UDIV: opstr = "__divqu"; break;
 479       case ISD::SDIV: opstr = "__divq";  break;
 480       }
 481       SDOperand Tmp1 = Op.getOperand(0),
 482         Tmp2 = Op.getOperand(1),
 483         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 484       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 485     }
 486     break;
 487
 488   case ISD::VAARG: {
 489     SDOperand Chain = Op.getOperand(0);
 490     SDOperand VAListP = Op.getOperand(1);
 491     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 492
 493     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS->getValue(),
 494                                  VAListS->getOffset());
 495     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 496                                 DAG.getConstant(8, MVT::i64));
 497     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 498                                       Tmp, NULL, 0, MVT::i32);
 499     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 500     if (MVT::isFloatingPoint(Op.getValueType()))
 501     {
 502       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 503       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 504                                         DAG.getConstant(8*6, MVT::i64));
 505       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 506                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 507       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 508     }
 509
 510     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 511                                       DAG.getConstant(8, MVT::i64));
 512     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 513                                          Tmp, NULL, 0, MVT::i32);
 514
 515     SDOperand Result;
 516     if (Op.getValueType() == MVT::i32)
 517       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 518                               NULL, 0, MVT::i32);
 519     else
 520       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 521     return Result;
 522   }
 523   case ISD::VACOPY: {
 524     SDOperand Chain = Op.getOperand(0);
 525     SDOperand DestP = Op.getOperand(1);
 526     SDOperand SrcP = Op.getOperand(2);
 527     SrcValueSDNode *DestS = cast<SrcValueSDNode>(Op.getOperand(3));
 528     SrcValueSDNode *SrcS = cast<SrcValueSDNode>(Op.getOperand(4));
 529
 530     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP,
 531                                 SrcS->getValue(), SrcS->getOffset());
 532     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS->getValue(),
 533                                     DestS->getOffset());
 534     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 535                                DAG.getConstant(8, MVT::i64));
 536     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 537     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 538                                 DAG.getConstant(8, MVT::i64));
 539     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 540   }
 541   case ISD::VASTART: {
 542     SDOperand Chain = Op.getOperand(0);
 543     SDOperand VAListP = Op.getOperand(1);
 544     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 545
 546     // vastart stores the address of the VarArgsBase and VarArgsOffset
 547     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 548     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS->getValue(),
 549                                  VAListS->getOffset());
 550     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 551                                 DAG.getConstant(8, MVT::i64));
 552     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 553                              SA2, NULL, 0, MVT::i32);
 554   }
 555   case ISD::RETURNADDR:
 556     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 557       //FIXME: implement
 558   case ISD::FRAMEADDR:          break;
 559   }
 560
 561   return SDOperand();
 562 }
 563
 564 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 565                                                       SelectionDAG &DAG) {
 566   assert(Op.getValueType() == MVT::i32 &&
 567          Op.getOpcode() == ISD::VAARG &&
 568          "Unknown node to custom promote!");
 569
 570   // The code in LowerOperation already handles i32 vaarg
 571   return LowerOperation(Op, DAG);
 572 }
 573
 574
 575 //Inline Asm
 576
 577 /// getConstraintType - Given a constraint letter, return the type of
 578 /// constraint it is for this target.
 579 AlphaTargetLowering::ConstraintType
 580 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 581   if (Constraint.size() == 1) {
 582     switch (Constraint[0]) {
 583     default: break;
 584     case 'f':
 585     case 'r':
 586       return C_RegisterClass;
 587     }
 588   }
 589   return TargetLowering::getConstraintType(Constraint);
 590 }
 591
 592 std::vector<unsigned> AlphaTargetLowering::
 593 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 594                                   MVT::ValueType VT) const {
 595   if (Constraint.size() == 1) {
 596     switch (Constraint[0]) {
 597     default: break;  // Unknown constriant letter
 598     case 'f':
 599       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 600                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 601                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 602                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 603                                    Alpha::F12, Alpha::F13, Alpha::F14,
 604                                    Alpha::F15, Alpha::F16, Alpha::F17,
 605                                    Alpha::F18, Alpha::F19, Alpha::F20,
 606                                    Alpha::F21, Alpha::F22, Alpha::F23,
 607                                    Alpha::F24, Alpha::F25, Alpha::F26,
 608                                    Alpha::F27, Alpha::F28, Alpha::F29,
 609                                    Alpha::F30, Alpha::F31, 0);
 610     case 'r':
 611       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 612                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 613                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 614                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 615                                    Alpha::R12, Alpha::R13, Alpha::R14,
 616                                    Alpha::R15, Alpha::R16, Alpha::R17,
 617                                    Alpha::R18, Alpha::R19, Alpha::R20,
 618                                    Alpha::R21, Alpha::R22, Alpha::R23,
 619                                    Alpha::R24, Alpha::R25, Alpha::R26,
 620                                    Alpha::R27, Alpha::R28, Alpha::R29,
 621                                    Alpha::R30, Alpha::R31, 0);
 622     }
 623   }
 624
 625   return std::vector<unsigned>();
 626 }