lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Support/CommandLine.h"
  26 using namespace llvm;
  27
  28 /// AddLiveIn - This helper function adds the specified physical register to the
  29 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  30 /// register for it.
  31 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  32                           TargetRegisterClass *RC) {
  33   assert(RC->contains(PReg) && "Not the correct regclass!");
  34   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  35   MF.getRegInfo().addLiveIn(PReg, VReg);
  36   return VReg;
  37 }
  38
  39 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  40   // Set up the TargetLowering object.
  41   //I am having problems with shr n ubyte 1
  42   setShiftAmountType(MVT::i64);
  43   setSetCCResultContents(ZeroOrOneSetCCResult);
  44
  45   setUsesGlobalOffsetTable(true);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  62   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  63   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  64   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  65
  66   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  67
  68   setOperationAction(ISD::FREM, MVT::f32, Expand);
  69   setOperationAction(ISD::FREM, MVT::f64, Expand);
  70
  71   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  72   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  73   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  74   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  75
  76   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  77     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  78     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  80   }
  81   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  82   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  84
  85   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  86   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  88   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  89
  90   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  91   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  92   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  93
  94   // We don't support sin/cos/sqrt/pow
  95   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  96   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  97   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  99
 100   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 101   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 102
 103   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 104   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 105
 106   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 107
 108   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 109
 110   // We don't have line number support yet.
 111   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 112   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 113   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 114
 115   // Not implemented yet.
 116   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 117   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 118   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 119   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 120
 121   // We want to legalize GlobalAddress and ConstantPool and
 122   // ExternalSymbols nodes into the appropriate instructions to
 123   // materialize the address.
 124   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 125   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 126   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 127   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 128
 129   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 130   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 131   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 132   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 133   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 134
 135   setOperationAction(ISD::RET,     MVT::Other, Custom);
 136
 137   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 138   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 139
 140   setStackPointerRegisterToSaveRestore(Alpha::R30);
 141
 142   addLegalFPImmediate(APFloat(+0.0)); //F31
 143   addLegalFPImmediate(APFloat(+0.0f)); //F31
 144   addLegalFPImmediate(APFloat(-0.0)); //-F31
 145   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 146
 147   setJumpBufSize(272);
 148   setJumpBufAlignment(16);
 149
 150   computeRegisterProperties();
 151 }
 152
 153 MVT::ValueType
 154 AlphaTargetLowering::getSetCCResultType(const SDOperand &) const {
 155   return MVT::i64;
 156 }
 157
 158 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 159   switch (Opcode) {
 160   default: return 0;
 161   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 162   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 163   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 164   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 165   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 166   case AlphaISD::RelLit: return "Alpha::RelLit";
 167   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 168   case AlphaISD::CALL:   return "Alpha::CALL";
 169   case AlphaISD::DivCall: return "Alpha::DivCall";
 170   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 171   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 172   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 173   }
 174 }
 175
 176 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 177   MVT::ValueType PtrVT = Op.getValueType();
 178   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 179   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 180   SDOperand Zero = DAG.getConstant(0, PtrVT);
 181
 182   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 183                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 184   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 185   return Lo;
 186 }
 187
 188 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 189 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 190
 191 //For now, just use variable size stack frame format
 192
 193 //In a standard call, the first six items are passed in registers $16
 194 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 195 //of argument-to-register correspondence.) The remaining items are
 196 //collected in a memory argument list that is a naturally aligned
 197 //array of quadwords. In a standard call, this list, if present, must
 198 //be passed at 0(SP).
 199 //7 ... n         0(SP) ... (n-7)*8(SP)
 200
 201 // //#define FP    $15
 202 // //#define RA    $26
 203 // //#define PV    $27
 204 // //#define GP    $29
 205 // //#define SP    $30
 206
 207 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 208                                        int &VarArgsBase,
 209                                        int &VarArgsOffset) {
 210   MachineFunction &MF = DAG.getMachineFunction();
 211   MachineFrameInfo *MFI = MF.getFrameInfo();
 212   std::vector<SDOperand> ArgValues;
 213   SDOperand Root = Op.getOperand(0);
 214
 215   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 216   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 217
 218   unsigned args_int[] = {
 219     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 220   unsigned args_float[] = {
 221     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 222
 223   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 224     SDOperand argt;
 225     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 226     SDOperand ArgVal;
 227
 228     if (ArgNo  < 6) {
 229       switch (ObjectVT) {
 230       default:
 231         cerr << "Unknown Type " << ObjectVT << "\n";
 232         abort();
 233       case MVT::f64:
 234         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 235                                       &Alpha::F8RCRegClass);
 236         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 237         break;
 238       case MVT::f32:
 239         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 240                                       &Alpha::F4RCRegClass);
 241         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 242         break;
 243       case MVT::i64:
 244         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 245                                     &Alpha::GPRCRegClass);
 246         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 247         break;
 248       }
 249     } else { //more args
 250       // Create the frame index object for this incoming parameter...
 251       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 252
 253       // Create the SelectionDAG nodes corresponding to a load
 254       //from this parameter
 255       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 256       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 257     }
 258     ArgValues.push_back(ArgVal);
 259   }
 260
 261   // If the functions takes variable number of arguments, copy all regs to stack
 262   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 263   if (isVarArg) {
 264     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 265     std::vector<SDOperand> LS;
 266     for (int i = 0; i < 6; ++i) {
 267       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 268         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 269       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 270       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 271       if (i == 0) VarArgsBase = FI;
 272       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 273       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 274
 275       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 276         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 277       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 278       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 279       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 280       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 281     }
 282
 283     //Set up a token factor with all the stack traffic
 284     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 285   }
 286
 287   ArgValues.push_back(Root);
 288
 289   // Return the new list of results.
 290   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 291                                     Op.Val->value_end());
 292   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 293 }
 294
 295 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 296   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 297                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 298                                                 MVT::i64),
 299                                     SDOperand());
 300   switch (Op.getNumOperands()) {
 301   default:
 302     assert(0 && "Do not know how to return this many arguments!");
 303     abort();
 304   case 1:
 305     break;
 306     //return SDOperand(); // ret void is legal
 307   case 3: {
 308     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 309     unsigned ArgReg;
 310     if (MVT::isInteger(ArgVT))
 311       ArgReg = Alpha::R0;
 312     else {
 313       assert(MVT::isFloatingPoint(ArgVT));
 314       ArgReg = Alpha::F0;
 315     }
 316     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 317     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 318       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 319     break;
 320   }
 321   }
 322   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 323 }
 324
 325 std::pair<SDOperand, SDOperand>
 326 AlphaTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 327                                  bool RetSExt, bool RetZExt, bool isVarArg,
 328                                  unsigned CallingConv, bool isTailCall,
 329                                  SDOperand Callee, ArgListTy &Args,
 330                                  SelectionDAG &DAG) {
 331   int NumBytes = 0;
 332   if (Args.size() > 6)
 333     NumBytes = (Args.size() - 6) * 8;
 334
 335   Chain = DAG.getCALLSEQ_START(Chain,
 336                                DAG.getConstant(NumBytes, getPointerTy()));
 337   std::vector<SDOperand> args_to_use;
 338   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 339   {
 340     switch (getValueType(Args[i].Ty)) {
 341     default: assert(0 && "Unexpected ValueType for argument!");
 342     case MVT::i1:
 343     case MVT::i8:
 344     case MVT::i16:
 345     case MVT::i32:
 346       // Promote the integer to 64 bits.  If the input type is signed use a
 347       // sign extend, otherwise use a zero extend.
 348       if (Args[i].isSExt)
 349         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 350       else if (Args[i].isZExt)
 351         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 352       else
 353         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 354       break;
 355     case MVT::i64:
 356     case MVT::f64:
 357     case MVT::f32:
 358       break;
 359     }
 360     args_to_use.push_back(Args[i].Node);
 361   }
 362
 363   std::vector<MVT::ValueType> RetVals;
 364   MVT::ValueType RetTyVT = getValueType(RetTy);
 365   MVT::ValueType ActualRetTyVT = RetTyVT;
 366   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 367     ActualRetTyVT = MVT::i64;
 368
 369   if (RetTyVT != MVT::isVoid)
 370     RetVals.push_back(ActualRetTyVT);
 371   RetVals.push_back(MVT::Other);
 372
 373   std::vector<SDOperand> Ops;
 374   Ops.push_back(Chain);
 375   Ops.push_back(Callee);
 376   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 377   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 378   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 379   Chain = DAG.getCALLSEQ_END(Chain,
 380                              DAG.getConstant(NumBytes, getPointerTy()),
 381                              DAG.getConstant(0, getPointerTy()),
 382                              SDOperand());
 383   SDOperand RetVal = TheCall;
 384
 385   if (RetTyVT != ActualRetTyVT) {
 386     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 387     if (RetSExt)
 388       AssertKind = ISD::AssertSext;
 389     else if (RetZExt)
 390       AssertKind = ISD::AssertZext;
 391
 392     if (AssertKind != ISD::DELETED_NODE)
 393       RetVal = DAG.getNode(AssertKind, MVT::i64, RetVal,
 394                            DAG.getValueType(RetTyVT));
 395
 396     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 397   }
 398
 399   return std::make_pair(RetVal, Chain);
 400 }
 401
 402 /// LowerOperation - Provide custom lowering hooks for some operations.
 403 ///
 404 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 405   switch (Op.getOpcode()) {
 406   default: assert(0 && "Wasn't expecting to be able to lower this!");
 407   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 408                                                            VarArgsBase,
 409                                                            VarArgsOffset);
 410
 411   case ISD::RET: return LowerRET(Op,DAG);
 412   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 413
 414   case ISD::SINT_TO_FP: {
 415     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 416            "Unhandled SINT_TO_FP type in custom expander!");
 417     SDOperand LD;
 418     bool isDouble = MVT::f64 == Op.getValueType();
 419     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 420     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 421                                isDouble?MVT::f64:MVT::f32, LD);
 422     return FP;
 423   }
 424   case ISD::FP_TO_SINT: {
 425     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 426     SDOperand src = Op.getOperand(0);
 427
 428     if (!isDouble) //Promote
 429       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 430
 431     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 432
 433     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 434   }
 435   case ISD::ConstantPool: {
 436     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 437     Constant *C = CP->getConstVal();
 438     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 439
 440     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 441                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 442     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 443     return Lo;
 444   }
 445   case ISD::GlobalTLSAddress:
 446     assert(0 && "TLS not implemented for Alpha.");
 447   case ISD::GlobalAddress: {
 448     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 449     GlobalValue *GV = GSDN->getGlobal();
 450     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 451
 452     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 453     if (GV->hasInternalLinkage()) {
 454       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 455                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 456       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 457       return Lo;
 458     } else
 459       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 460                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 461   }
 462   case ISD::ExternalSymbol: {
 463     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 464                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 465                                                    ->getSymbol(), MVT::i64),
 466                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 467   }
 468
 469   case ISD::UREM:
 470   case ISD::SREM:
 471     //Expand only on constant case
 472     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 473       MVT::ValueType VT = Op.Val->getValueType(0);
 474       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 475         BuildUDIV(Op.Val, DAG, NULL) :
 476         BuildSDIV(Op.Val, DAG, NULL);
 477       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 478       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 479       return Tmp1;
 480     }
 481     //fall through
 482   case ISD::SDIV:
 483   case ISD::UDIV:
 484     if (MVT::isInteger(Op.getValueType())) {
 485       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 486         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 487           : BuildUDIV(Op.Val, DAG, NULL);
 488       const char* opstr = 0;
 489       switch (Op.getOpcode()) {
 490       case ISD::UREM: opstr = "__remqu"; break;
 491       case ISD::SREM: opstr = "__remq";  break;
 492       case ISD::UDIV: opstr = "__divqu"; break;
 493       case ISD::SDIV: opstr = "__divq";  break;
 494       }
 495       SDOperand Tmp1 = Op.getOperand(0),
 496         Tmp2 = Op.getOperand(1),
 497         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 498       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 499     }
 500     break;
 501
 502   case ISD::VAARG: {
 503     SDOperand Chain = Op.getOperand(0);
 504     SDOperand VAListP = Op.getOperand(1);
 505     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 506
 507     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS, 0);
 508     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 509                                 DAG.getConstant(8, MVT::i64));
 510     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 511                                       Tmp, NULL, 0, MVT::i32);
 512     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 513     if (MVT::isFloatingPoint(Op.getValueType()))
 514     {
 515       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 516       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 517                                         DAG.getConstant(8*6, MVT::i64));
 518       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 519                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 520       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 521     }
 522
 523     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 524                                       DAG.getConstant(8, MVT::i64));
 525     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 526                                          Tmp, NULL, 0, MVT::i32);
 527
 528     SDOperand Result;
 529     if (Op.getValueType() == MVT::i32)
 530       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 531                               NULL, 0, MVT::i32);
 532     else
 533       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 534     return Result;
 535   }
 536   case ISD::VACOPY: {
 537     SDOperand Chain = Op.getOperand(0);
 538     SDOperand DestP = Op.getOperand(1);
 539     SDOperand SrcP = Op.getOperand(2);
 540     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 541     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 542
 543     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS, 0);
 544     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS, 0);
 545     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 546                                DAG.getConstant(8, MVT::i64));
 547     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 548     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 549                                 DAG.getConstant(8, MVT::i64));
 550     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 551   }
 552   case ISD::VASTART: {
 553     SDOperand Chain = Op.getOperand(0);
 554     SDOperand VAListP = Op.getOperand(1);
 555     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 556
 557     // vastart stores the address of the VarArgsBase and VarArgsOffset
 558     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 559     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS, 0);
 560     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 561                                 DAG.getConstant(8, MVT::i64));
 562     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 563                              SA2, NULL, 0, MVT::i32);
 564   }
 565   case ISD::RETURNADDR:
 566     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 567       //FIXME: implement
 568   case ISD::FRAMEADDR:          break;
 569   }
 570
 571   return SDOperand();
 572 }
 573
 574 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 575                                                       SelectionDAG &DAG) {
 576   assert(Op.getValueType() == MVT::i32 &&
 577          Op.getOpcode() == ISD::VAARG &&
 578          "Unknown node to custom promote!");
 579
 580   // The code in LowerOperation already handles i32 vaarg
 581   return LowerOperation(Op, DAG);
 582 }
 583
 584
 585 //Inline Asm
 586
 587 /// getConstraintType - Given a constraint letter, return the type of
 588 /// constraint it is for this target.
 589 AlphaTargetLowering::ConstraintType
 590 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 591   if (Constraint.size() == 1) {
 592     switch (Constraint[0]) {
 593     default: break;
 594     case 'f':
 595     case 'r':
 596       return C_RegisterClass;
 597     }
 598   }
 599   return TargetLowering::getConstraintType(Constraint);
 600 }
 601
 602 std::vector<unsigned> AlphaTargetLowering::
 603 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 604                                   MVT::ValueType VT) const {
 605   if (Constraint.size() == 1) {
 606     switch (Constraint[0]) {
 607     default: break;  // Unknown constriant letter
 608     case 'f':
 609       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 610                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 611                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 612                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 613                                    Alpha::F12, Alpha::F13, Alpha::F14,
 614                                    Alpha::F15, Alpha::F16, Alpha::F17,
 615                                    Alpha::F18, Alpha::F19, Alpha::F20,
 616                                    Alpha::F21, Alpha::F22, Alpha::F23,
 617                                    Alpha::F24, Alpha::F25, Alpha::F26,
 618                                    Alpha::F27, Alpha::F28, Alpha::F29,
 619                                    Alpha::F30, Alpha::F31, 0);
 620     case 'r':
 621       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 622                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 623                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 624                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 625                                    Alpha::R12, Alpha::R13, Alpha::R14,
 626                                    Alpha::R15, Alpha::R16, Alpha::R17,
 627                                    Alpha::R18, Alpha::R19, Alpha::R20,
 628                                    Alpha::R21, Alpha::R22, Alpha::R23,
 629                                    Alpha::R24, Alpha::R25, Alpha::R26,
 630                                    Alpha::R27, Alpha::R28, Alpha::R29,
 631                                    Alpha::R30, Alpha::R31, 0);
 632     }
 633   }
 634
 635   return std::vector<unsigned>();
 636 }
 637 //===----------------------------------------------------------------------===//
 638 //  Other Lowering Code
 639 //===----------------------------------------------------------------------===//
 640
 641 MachineBasicBlock *
 642 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 643                                                  MachineBasicBlock *BB) {
 644   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 645   assert((MI->getOpcode() == Alpha::CAS32 ||
 646           MI->getOpcode() == Alpha::CAS64 ||
 647           MI->getOpcode() == Alpha::LAS32 ||
 648           MI->getOpcode() == Alpha::LAS64 ||
 649           MI->getOpcode() == Alpha::SWAP32 ||
 650           MI->getOpcode() == Alpha::SWAP64) &&
 651          "Unexpected instr type to insert");
 652
 653   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 654     MI->getOpcode() == Alpha::LAS32 ||
 655     MI->getOpcode() == Alpha::SWAP32;
 656
 657   //Load locked store conditional for atomic ops take on the same form
 658   //start:
 659   //ll
 660   //do stuff (maybe branch to exit)
 661   //sc
 662   //test sc and maybe branck to start
 663   //exit:
 664   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 665   ilist<MachineBasicBlock>::iterator It = BB;
 666   ++It;
 667
 668   MachineBasicBlock *thisMBB = BB;
 669   MachineBasicBlock *llscMBB = new MachineBasicBlock(LLVM_BB);
 670   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
 671
 672   for(MachineBasicBlock::succ_iterator i = thisMBB->succ_begin(),
 673         e = thisMBB->succ_end(); i != e; ++i)
 674     sinkMBB->addSuccessor(*i);
 675   while(!thisMBB->succ_empty())
 676     thisMBB->removeSuccessor(thisMBB->succ_begin());
 677
 678   MachineFunction *F = BB->getParent();
 679   F->getBasicBlockList().insert(It, llscMBB);
 680   F->getBasicBlockList().insert(It, sinkMBB);
 681
 682   BuildMI(thisMBB, TII->get(Alpha::BR)).addMBB(llscMBB);
 683
 684   unsigned reg_res = MI->getOperand(0).getReg(),
 685     reg_ptr = MI->getOperand(1).getReg(),
 686     reg_v2 = MI->getOperand(2).getReg(),
 687     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 688
 689   BuildMI(llscMBB, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 690           reg_res).addImm(0).addReg(reg_ptr);
 691   switch (MI->getOpcode()) {
 692   case Alpha::CAS32:
 693   case Alpha::CAS64: {
 694     unsigned reg_cmp
 695       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 696     BuildMI(llscMBB, TII->get(Alpha::CMPEQ), reg_cmp)
 697       .addReg(reg_v2).addReg(reg_res);
 698     BuildMI(llscMBB, TII->get(Alpha::BEQ))
 699       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 700     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 701       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 702     break;
 703   }
 704   case Alpha::LAS32:
 705   case Alpha::LAS64: {
 706     BuildMI(llscMBB, TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 707       .addReg(reg_res).addReg(reg_v2);
 708     break;
 709   }
 710   case Alpha::SWAP32:
 711   case Alpha::SWAP64: {
 712     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 713       .addReg(reg_v2).addReg(reg_v2);
 714     break;
 715   }
 716   }
 717   BuildMI(llscMBB, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 718     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 719   BuildMI(llscMBB, TII->get(Alpha::BEQ))
 720     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 721   BuildMI(llscMBB, TII->get(Alpha::BR)).addMBB(sinkMBB);
 722
 723   thisMBB->addSuccessor(llscMBB);
 724   llscMBB->addSuccessor(llscMBB);
 725   llscMBB->addSuccessor(sinkMBB);
 726   delete MI;   // The pseudo instruction is gone now.
 727
 728   return sinkMBB;
 729 }