lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Support/CommandLine.h"
  26 using namespace llvm;
  27
  28 /// AddLiveIn - This helper function adds the specified physical register to the
  29 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  30 /// register for it.
  31 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  32                           TargetRegisterClass *RC) {
  33   assert(RC->contains(PReg) && "Not the correct regclass!");
  34   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  35   MF.getRegInfo().addLiveIn(PReg, VReg);
  36   return VReg;
  37 }
  38
  39 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  40   // Set up the TargetLowering object.
  41   //I am having problems with shr n ubyte 1
  42   setShiftAmountType(MVT::i64);
  43   setSetCCResultType(MVT::i64);
  44   setSetCCResultContents(ZeroOrOneSetCCResult);
  45
  46   setUsesGlobalOffsetTable(true);
  47
  48   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  49   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  50   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  51
  52   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  53   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  54
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  56   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  57
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  60   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  61
  62   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  63   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  64   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  65   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  66
  67   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  68
  69   setOperationAction(ISD::FREM, MVT::f32, Expand);
  70   setOperationAction(ISD::FREM, MVT::f64, Expand);
  71
  72   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  73   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  74   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  75   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  76
  77   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  78     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  81   }
  82   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  85
  86   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  89   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  90
  91   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  92   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  94
  95   // We don't support sin/cos/sqrt/pow
  96   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  97   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  98   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 100
 101   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 102   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 103
 104   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 105   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 106
 107   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 108
 109   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 110
 111   // We don't have line number support yet.
 112   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 113   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 114   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 115
 116   // Not implemented yet.
 117   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 118   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 119   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 120   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 121
 122   // We want to legalize GlobalAddress and ConstantPool and
 123   // ExternalSymbols nodes into the appropriate instructions to
 124   // materialize the address.
 125   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 126   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 127   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 128   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 129
 130   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 131   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 132   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 133   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 134   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 135
 136   setOperationAction(ISD::RET,     MVT::Other, Custom);
 137
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 140
 141   setStackPointerRegisterToSaveRestore(Alpha::R30);
 142
 143   addLegalFPImmediate(APFloat(+0.0)); //F31
 144   addLegalFPImmediate(APFloat(+0.0f)); //F31
 145   addLegalFPImmediate(APFloat(-0.0)); //-F31
 146   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 147
 148   setJumpBufSize(272);
 149   setJumpBufAlignment(16);
 150
 151   computeRegisterProperties();
 152 }
 153
 154 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 155   switch (Opcode) {
 156   default: return 0;
 157   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 158   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 159   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 160   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 161   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 162   case AlphaISD::RelLit: return "Alpha::RelLit";
 163   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 164   case AlphaISD::CALL:   return "Alpha::CALL";
 165   case AlphaISD::DivCall: return "Alpha::DivCall";
 166   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 167   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 168   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 169   }
 170 }
 171
 172 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 173   MVT::ValueType PtrVT = Op.getValueType();
 174   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 175   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 176   SDOperand Zero = DAG.getConstant(0, PtrVT);
 177
 178   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 179                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 180   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 181   return Lo;
 182 }
 183
 184 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 185 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 186
 187 //For now, just use variable size stack frame format
 188
 189 //In a standard call, the first six items are passed in registers $16
 190 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 191 //of argument-to-register correspondence.) The remaining items are
 192 //collected in a memory argument list that is a naturally aligned
 193 //array of quadwords. In a standard call, this list, if present, must
 194 //be passed at 0(SP).
 195 //7 ... n         0(SP) ... (n-7)*8(SP)
 196
 197 // //#define FP    $15
 198 // //#define RA    $26
 199 // //#define PV    $27
 200 // //#define GP    $29
 201 // //#define SP    $30
 202
 203 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 204                                        int &VarArgsBase,
 205                                        int &VarArgsOffset) {
 206   MachineFunction &MF = DAG.getMachineFunction();
 207   MachineFrameInfo *MFI = MF.getFrameInfo();
 208   std::vector<SDOperand> ArgValues;
 209   SDOperand Root = Op.getOperand(0);
 210
 211   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 212   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 213
 214   unsigned args_int[] = {
 215     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 216   unsigned args_float[] = {
 217     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 218
 219   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 220     SDOperand argt;
 221     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 222     SDOperand ArgVal;
 223
 224     if (ArgNo  < 6) {
 225       switch (ObjectVT) {
 226       default:
 227         cerr << "Unknown Type " << ObjectVT << "\n";
 228         abort();
 229       case MVT::f64:
 230         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 231                                       &Alpha::F8RCRegClass);
 232         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 233         break;
 234       case MVT::f32:
 235         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 236                                       &Alpha::F4RCRegClass);
 237         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 238         break;
 239       case MVT::i64:
 240         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 241                                     &Alpha::GPRCRegClass);
 242         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 243         break;
 244       }
 245     } else { //more args
 246       // Create the frame index object for this incoming parameter...
 247       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 248
 249       // Create the SelectionDAG nodes corresponding to a load
 250       //from this parameter
 251       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 252       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 253     }
 254     ArgValues.push_back(ArgVal);
 255   }
 256
 257   // If the functions takes variable number of arguments, copy all regs to stack
 258   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 259   if (isVarArg) {
 260     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 261     std::vector<SDOperand> LS;
 262     for (int i = 0; i < 6; ++i) {
 263       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 264         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 265       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 266       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 267       if (i == 0) VarArgsBase = FI;
 268       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 269       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 270
 271       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 272         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 273       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 274       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 275       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 276       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 277     }
 278
 279     //Set up a token factor with all the stack traffic
 280     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 281   }
 282
 283   ArgValues.push_back(Root);
 284
 285   // Return the new list of results.
 286   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 287                                     Op.Val->value_end());
 288   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 289 }
 290
 291 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 292   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 293                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 294                                                 MVT::i64),
 295                                     SDOperand());
 296   switch (Op.getNumOperands()) {
 297   default:
 298     assert(0 && "Do not know how to return this many arguments!");
 299     abort();
 300   case 1:
 301     break;
 302     //return SDOperand(); // ret void is legal
 303   case 3: {
 304     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 305     unsigned ArgReg;
 306     if (MVT::isInteger(ArgVT))
 307       ArgReg = Alpha::R0;
 308     else {
 309       assert(MVT::isFloatingPoint(ArgVT));
 310       ArgReg = Alpha::F0;
 311     }
 312     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 313     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 314       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 315     break;
 316   }
 317   }
 318   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 319 }
 320
 321 std::pair<SDOperand, SDOperand>
 322 AlphaTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 323                                  bool RetSExt, bool RetZExt, bool isVarArg,
 324                                  unsigned CallingConv, bool isTailCall,
 325                                  SDOperand Callee, ArgListTy &Args,
 326                                  SelectionDAG &DAG) {
 327   int NumBytes = 0;
 328   if (Args.size() > 6)
 329     NumBytes = (Args.size() - 6) * 8;
 330
 331   Chain = DAG.getCALLSEQ_START(Chain,
 332                                DAG.getConstant(NumBytes, getPointerTy()));
 333   std::vector<SDOperand> args_to_use;
 334   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 335   {
 336     switch (getValueType(Args[i].Ty)) {
 337     default: assert(0 && "Unexpected ValueType for argument!");
 338     case MVT::i1:
 339     case MVT::i8:
 340     case MVT::i16:
 341     case MVT::i32:
 342       // Promote the integer to 64 bits.  If the input type is signed use a
 343       // sign extend, otherwise use a zero extend.
 344       if (Args[i].isSExt)
 345         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 346       else if (Args[i].isZExt)
 347         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 348       else
 349         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 350       break;
 351     case MVT::i64:
 352     case MVT::f64:
 353     case MVT::f32:
 354       break;
 355     }
 356     args_to_use.push_back(Args[i].Node);
 357   }
 358
 359   std::vector<MVT::ValueType> RetVals;
 360   MVT::ValueType RetTyVT = getValueType(RetTy);
 361   MVT::ValueType ActualRetTyVT = RetTyVT;
 362   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 363     ActualRetTyVT = MVT::i64;
 364
 365   if (RetTyVT != MVT::isVoid)
 366     RetVals.push_back(ActualRetTyVT);
 367   RetVals.push_back(MVT::Other);
 368
 369   std::vector<SDOperand> Ops;
 370   Ops.push_back(Chain);
 371   Ops.push_back(Callee);
 372   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 373   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 374   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 375   Chain = DAG.getCALLSEQ_END(Chain,
 376                              DAG.getConstant(NumBytes, getPointerTy()),
 377                              DAG.getConstant(0, getPointerTy()),
 378                              SDOperand());
 379   SDOperand RetVal = TheCall;
 380
 381   if (RetTyVT != ActualRetTyVT) {
 382     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 383     if (RetSExt)
 384       AssertKind = ISD::AssertSext;
 385     else if (RetZExt)
 386       AssertKind = ISD::AssertZext;
 387
 388     if (AssertKind != ISD::DELETED_NODE)
 389       RetVal = DAG.getNode(AssertKind, MVT::i64, RetVal,
 390                            DAG.getValueType(RetTyVT));
 391
 392     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 393   }
 394
 395   return std::make_pair(RetVal, Chain);
 396 }
 397
 398 /// LowerOperation - Provide custom lowering hooks for some operations.
 399 ///
 400 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 401   switch (Op.getOpcode()) {
 402   default: assert(0 && "Wasn't expecting to be able to lower this!");
 403   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 404                                                            VarArgsBase,
 405                                                            VarArgsOffset);
 406
 407   case ISD::RET: return LowerRET(Op,DAG);
 408   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 409
 410   case ISD::SINT_TO_FP: {
 411     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 412            "Unhandled SINT_TO_FP type in custom expander!");
 413     SDOperand LD;
 414     bool isDouble = MVT::f64 == Op.getValueType();
 415     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 416     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 417                                isDouble?MVT::f64:MVT::f32, LD);
 418     return FP;
 419   }
 420   case ISD::FP_TO_SINT: {
 421     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 422     SDOperand src = Op.getOperand(0);
 423
 424     if (!isDouble) //Promote
 425       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 426
 427     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 428
 429     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 430   }
 431   case ISD::ConstantPool: {
 432     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 433     Constant *C = CP->getConstVal();
 434     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 435
 436     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 437                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 438     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 439     return Lo;
 440   }
 441   case ISD::GlobalTLSAddress:
 442     assert(0 && "TLS not implemented for Alpha.");
 443   case ISD::GlobalAddress: {
 444     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 445     GlobalValue *GV = GSDN->getGlobal();
 446     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 447
 448     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 449     if (GV->hasInternalLinkage()) {
 450       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 451                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 452       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 453       return Lo;
 454     } else
 455       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 456                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 457   }
 458   case ISD::ExternalSymbol: {
 459     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 460                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 461                                                    ->getSymbol(), MVT::i64),
 462                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 463   }
 464
 465   case ISD::UREM:
 466   case ISD::SREM:
 467     //Expand only on constant case
 468     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 469       MVT::ValueType VT = Op.Val->getValueType(0);
 470       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 471         BuildUDIV(Op.Val, DAG, NULL) :
 472         BuildSDIV(Op.Val, DAG, NULL);
 473       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 474       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 475       return Tmp1;
 476     }
 477     //fall through
 478   case ISD::SDIV:
 479   case ISD::UDIV:
 480     if (MVT::isInteger(Op.getValueType())) {
 481       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 482         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 483           : BuildUDIV(Op.Val, DAG, NULL);
 484       const char* opstr = 0;
 485       switch (Op.getOpcode()) {
 486       case ISD::UREM: opstr = "__remqu"; break;
 487       case ISD::SREM: opstr = "__remq";  break;
 488       case ISD::UDIV: opstr = "__divqu"; break;
 489       case ISD::SDIV: opstr = "__divq";  break;
 490       }
 491       SDOperand Tmp1 = Op.getOperand(0),
 492         Tmp2 = Op.getOperand(1),
 493         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 494       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 495     }
 496     break;
 497
 498   case ISD::VAARG: {
 499     SDOperand Chain = Op.getOperand(0);
 500     SDOperand VAListP = Op.getOperand(1);
 501     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 502
 503     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS, 0);
 504     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 505                                 DAG.getConstant(8, MVT::i64));
 506     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 507                                       Tmp, NULL, 0, MVT::i32);
 508     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 509     if (MVT::isFloatingPoint(Op.getValueType()))
 510     {
 511       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 512       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 513                                         DAG.getConstant(8*6, MVT::i64));
 514       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 515                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 516       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 517     }
 518
 519     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 520                                       DAG.getConstant(8, MVT::i64));
 521     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 522                                          Tmp, NULL, 0, MVT::i32);
 523
 524     SDOperand Result;
 525     if (Op.getValueType() == MVT::i32)
 526       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 527                               NULL, 0, MVT::i32);
 528     else
 529       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 530     return Result;
 531   }
 532   case ISD::VACOPY: {
 533     SDOperand Chain = Op.getOperand(0);
 534     SDOperand DestP = Op.getOperand(1);
 535     SDOperand SrcP = Op.getOperand(2);
 536     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 537     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 538
 539     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS, 0);
 540     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS, 0);
 541     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 542                                DAG.getConstant(8, MVT::i64));
 543     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 544     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 545                                 DAG.getConstant(8, MVT::i64));
 546     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 547   }
 548   case ISD::VASTART: {
 549     SDOperand Chain = Op.getOperand(0);
 550     SDOperand VAListP = Op.getOperand(1);
 551     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 552
 553     // vastart stores the address of the VarArgsBase and VarArgsOffset
 554     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 555     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS, 0);
 556     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 557                                 DAG.getConstant(8, MVT::i64));
 558     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 559                              SA2, NULL, 0, MVT::i32);
 560   }
 561   case ISD::RETURNADDR:
 562     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 563       //FIXME: implement
 564   case ISD::FRAMEADDR:          break;
 565   }
 566
 567   return SDOperand();
 568 }
 569
 570 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 571                                                       SelectionDAG &DAG) {
 572   assert(Op.getValueType() == MVT::i32 &&
 573          Op.getOpcode() == ISD::VAARG &&
 574          "Unknown node to custom promote!");
 575
 576   // The code in LowerOperation already handles i32 vaarg
 577   return LowerOperation(Op, DAG);
 578 }
 579
 580
 581 //Inline Asm
 582
 583 /// getConstraintType - Given a constraint letter, return the type of
 584 /// constraint it is for this target.
 585 AlphaTargetLowering::ConstraintType
 586 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 587   if (Constraint.size() == 1) {
 588     switch (Constraint[0]) {
 589     default: break;
 590     case 'f':
 591     case 'r':
 592       return C_RegisterClass;
 593     }
 594   }
 595   return TargetLowering::getConstraintType(Constraint);
 596 }
 597
 598 std::vector<unsigned> AlphaTargetLowering::
 599 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 600                                   MVT::ValueType VT) const {
 601   if (Constraint.size() == 1) {
 602     switch (Constraint[0]) {
 603     default: break;  // Unknown constriant letter
 604     case 'f':
 605       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 606                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 607                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 608                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 609                                    Alpha::F12, Alpha::F13, Alpha::F14,
 610                                    Alpha::F15, Alpha::F16, Alpha::F17,
 611                                    Alpha::F18, Alpha::F19, Alpha::F20,
 612                                    Alpha::F21, Alpha::F22, Alpha::F23,
 613                                    Alpha::F24, Alpha::F25, Alpha::F26,
 614                                    Alpha::F27, Alpha::F28, Alpha::F29,
 615                                    Alpha::F30, Alpha::F31, 0);
 616     case 'r':
 617       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 618                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 619                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 620                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 621                                    Alpha::R12, Alpha::R13, Alpha::R14,
 622                                    Alpha::R15, Alpha::R16, Alpha::R17,
 623                                    Alpha::R18, Alpha::R19, Alpha::R20,
 624                                    Alpha::R21, Alpha::R22, Alpha::R23,
 625                                    Alpha::R24, Alpha::R25, Alpha::R26,
 626                                    Alpha::R27, Alpha::R28, Alpha::R29,
 627                                    Alpha::R30, Alpha::R31, 0);
 628     }
 629   }
 630
 631   return std::vector<unsigned>();
 632 }
 633 //===----------------------------------------------------------------------===//
 634 //  Other Lowering Code
 635 //===----------------------------------------------------------------------===//
 636
 637 MachineBasicBlock *
 638 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 639                                                  MachineBasicBlock *BB) {
 640   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 641   assert((MI->getOpcode() == Alpha::CAS32 ||
 642           MI->getOpcode() == Alpha::CAS64 ||
 643           MI->getOpcode() == Alpha::LAS32 ||
 644           MI->getOpcode() == Alpha::LAS64 ||
 645           MI->getOpcode() == Alpha::SWAP32 ||
 646           MI->getOpcode() == Alpha::SWAP64) &&
 647          "Unexpected instr type to insert");
 648
 649   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 650     MI->getOpcode() == Alpha::LAS32 ||
 651     MI->getOpcode() == Alpha::SWAP32;
 652
 653   //Load locked store conditional for atomic ops take on the same form
 654   //start:
 655   //ll
 656   //do stuff (maybe branch to exit)
 657   //sc
 658   //test sc and maybe branck to start
 659   //exit:
 660   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 661   ilist<MachineBasicBlock>::iterator It = BB;
 662   ++It;
 663
 664   MachineBasicBlock *thisMBB = BB;
 665   MachineBasicBlock *llscMBB = new MachineBasicBlock(LLVM_BB);
 666   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
 667
 668   for(MachineBasicBlock::succ_iterator i = thisMBB->succ_begin(),
 669         e = thisMBB->succ_end(); i != e; ++i)
 670     sinkMBB->addSuccessor(*i);
 671   while(!thisMBB->succ_empty())
 672     thisMBB->removeSuccessor(thisMBB->succ_begin());
 673
 674   MachineFunction *F = BB->getParent();
 675   F->getBasicBlockList().insert(It, llscMBB);
 676   F->getBasicBlockList().insert(It, sinkMBB);
 677
 678   BuildMI(thisMBB, TII->get(Alpha::BR)).addMBB(llscMBB);
 679
 680   unsigned reg_res = MI->getOperand(0).getReg(),
 681     reg_ptr = MI->getOperand(1).getReg(),
 682     reg_v2 = MI->getOperand(2).getReg(),
 683     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 684
 685   BuildMI(llscMBB, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 686           reg_res).addImm(0).addReg(reg_ptr);
 687   switch (MI->getOpcode()) {
 688   case Alpha::CAS32:
 689   case Alpha::CAS64: {
 690     unsigned reg_cmp
 691       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 692     BuildMI(llscMBB, TII->get(Alpha::CMPEQ), reg_cmp)
 693       .addReg(reg_v2).addReg(reg_res);
 694     BuildMI(llscMBB, TII->get(Alpha::BEQ))
 695       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 696     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 697       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 698     break;
 699   }
 700   case Alpha::LAS32:
 701   case Alpha::LAS64: {
 702     BuildMI(llscMBB, TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 703       .addReg(reg_res).addReg(reg_v2);
 704     break;
 705   }
 706   case Alpha::SWAP32:
 707   case Alpha::SWAP64: {
 708     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 709       .addReg(reg_v2).addReg(reg_v2);
 710     break;
 711   }
 712   }
 713   BuildMI(llscMBB, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 714     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 715   BuildMI(llscMBB, TII->get(Alpha::BEQ))
 716     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 717   BuildMI(llscMBB, TII->get(Alpha::BR)).addMBB(sinkMBB);
 718
 719   thisMBB->addSuccessor(llscMBB);
 720   llscMBB->addSuccessor(llscMBB);
 721   llscMBB->addSuccessor(sinkMBB);
 722   delete MI;   // The pseudo instruction is gone now.
 723
 724   return sinkMBB;
 725 }