lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYSxt  : SystemXtI<0, "sys">;
 336 def SYSLxt : SystemLXtI<1, "sysl">;
 337
 338 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 339                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 340                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Move immediate instructions.
 344 //===----------------------------------------------------------------------===//
 345
 346 defm MOVK : InsertImmediate<0b11, "movk">;
 347 defm MOVN : MoveImmediate<0b00, "movn">;
 348
 349 let PostEncoderMethod = "fixMOVZ" in
 350 defm MOVZ : MoveImmediate<0b10, "movz">;
 351
 352 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 355 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 356 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 357 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 358
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 360 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 361 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 362 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 363
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 365 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 366 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 367 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 368
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 370 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 371 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 373
 374 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 375 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 377
 378 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 381
 382 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 383     isAsCheapAsAMove = 1 in {
 384 // FIXME: The following pseudo instructions are only needed because remat
 385 // cannot handle multiple instructions.  When that changes, we can select
 386 // directly to the real instructions and get rid of these pseudos.
 387
 388 def MOVi32imm
 389     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 390              [(set GPR32:$dst, imm:$src)]>,
 391       Sched<[WriteImm]>;
 392 def MOVi64imm
 393     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 394              [(set GPR64:$dst, imm:$src)]>,
 395       Sched<[WriteImm]>;
 396 } // isReMaterializable, isCodeGenOnly
 397
 398 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 399                              tglobaladdr:$g1, tglobaladdr:$g0),
 400           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 401                                   tglobaladdr:$g2, 32),
 402                           tglobaladdr:$g1, 16),
 403                   tglobaladdr:$g0, 0)>;
 404
 405 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 406                              tblockaddress:$g1, tblockaddress:$g0),
 407           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 408                                   tblockaddress:$g2, 32),
 409                           tblockaddress:$g1, 16),
 410                   tblockaddress:$g0, 0)>;
 411
 412 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 413                              tconstpool:$g1, tconstpool:$g0),
 414           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 415                                   tconstpool:$g2, 32),
 416                           tconstpool:$g1, 16),
 417                   tconstpool:$g0, 0)>;
 418
 419
 420 //===----------------------------------------------------------------------===//
 421 // Arithmetic instructions.
 422 //===----------------------------------------------------------------------===//
 423
 424 // Add/subtract with carry.
 425 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 426 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 427
 428 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 429 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 430 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 431 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 432
 433 // Add/subtract
 434 defm ADD : AddSub<0, "add", add>;
 435 defm SUB : AddSub<1, "sub">;
 436
 437 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 438 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 439
 440 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 441 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 442           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 443 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 444           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 445 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 446           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 447 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 448           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 449 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 450           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 451 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 452           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 453 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 454           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 455 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 456           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 457
 458 // Because of the immediate format for add/sub-imm instructions, the
 459 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 460 //  These patterns capture that transformation.
 461 let AddedComplexity = 1 in {
 462 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 463           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 464 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 465           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 466 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 467           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 468 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 469           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 470 }
 471
 472 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 473 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 474 def : InstAlias<"neg $dst, $src, $shift",
 475                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 476 def : InstAlias<"neg $dst, $src, $shift",
 477                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 478
 479 // Because of the immediate format for add/sub-imm instructions, the
 480 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 481 //  These patterns capture that transformation.
 482 let AddedComplexity = 1 in {
 483 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 484           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 485 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 486           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 487 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 488           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 489 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 490           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 491 }
 492
 493 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 494 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 495 def : InstAlias<"negs $dst, $src, $shift",
 496                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 497 def : InstAlias<"negs $dst, $src, $shift",
 498                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 499
 500 // Unsigned/Signed divide
 501 defm UDIV : Div<0, "udiv", udiv>;
 502 defm SDIV : Div<1, "sdiv", sdiv>;
 503 let isCodeGenOnly = 1 in {
 504 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 505 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 506 }
 507
 508 // Variable shift
 509 defm ASRV : Shift<0b10, "asrv", sra>;
 510 defm LSLV : Shift<0b00, "lslv", shl>;
 511 defm LSRV : Shift<0b01, "lsrv", srl>;
 512 defm RORV : Shift<0b11, "rorv", rotr>;
 513
 514 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 515 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 516 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 517 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 518 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 519 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 520 def : ShiftAlias<"ror", RORVWr, GPR32>;
 521 def : ShiftAlias<"ror", RORVXr, GPR64>;
 522
 523 // Multiply-add
 524 let AddedComplexity = 7 in {
 525 defm MADD : MulAccum<0, "madd", add>;
 526 defm MSUB : MulAccum<1, "msub", sub>;
 527
 528 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 529           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 530 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 531           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 532
 533 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 534           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 535 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 536           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 537 } // AddedComplexity = 7
 538
 539 let AddedComplexity = 5 in {
 540 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 541 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 542 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 543 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 544
 545 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 546           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 547 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 548           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549
 550 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 551           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 552 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 553           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 554 } // AddedComplexity = 5
 555
 556 def : MulAccumWAlias<"mul", MADDWrrr>;
 557 def : MulAccumXAlias<"mul", MADDXrrr>;
 558 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 559 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 560 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 561 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 562 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 563 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 564
 565 // Multiply-high
 566 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 567 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 568
 569 // CRC32
 570 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 571 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 572 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 573 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 574
 575 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 576 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 577 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 578 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 579
 580
 581 //===----------------------------------------------------------------------===//
 582 // Logical instructions.
 583 //===----------------------------------------------------------------------===//
 584
 585 // (immediate)
 586 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 587 defm AND  : LogicalImm<0b00, "and", and>;
 588 defm EOR  : LogicalImm<0b10, "eor", xor>;
 589 defm ORR  : LogicalImm<0b01, "orr", or>;
 590
 591 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 592                                           logical_imm32:$imm)>;
 593 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 594                                           logical_imm64:$imm)>;
 595
 596
 597 // (register)
 598 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 599 defm BICS : LogicalRegS<0b11, 1, "bics">;
 600 defm AND  : LogicalReg<0b00, 0, "and", and>;
 601 defm BIC  : LogicalReg<0b00, 1, "bic",
 602                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 603 defm EON  : LogicalReg<0b10, 1, "eon",
 604                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 605 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 606 defm ORN  : LogicalReg<0b01, 1, "orn",
 607                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 608 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 609
 610 def : InstAlias<"tst $src1, $src2",
 611                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 612 def : InstAlias<"tst $src1, $src2",
 613                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 614
 615 def : InstAlias<"tst $src1, $src2",
 616                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 617 def : InstAlias<"tst $src1, $src2",
 618                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 619
 620 def : InstAlias<"tst $src1, $src2, $sh",
 621                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 622 def : InstAlias<"tst $src1, $src2, $sh",
 623                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 624
 625 def : InstAlias<"mvn $Wd, $Wm",
 626                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 627 def : InstAlias<"mvn $Xd, $Xm",
 628                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 629
 630 def : InstAlias<"mvn $Wd, $Wm, $sh",
 631                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 632 def : InstAlias<"mvn $Xd, $Xm, $sh",
 633                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 634
 635 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 636 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 637
 638
 639 //===----------------------------------------------------------------------===//
 640 // One operand data processing instructions.
 641 //===----------------------------------------------------------------------===//
 642
 643 defm CLS    : OneOperandData<0b101, "cls">;
 644 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 645 defm RBIT   : OneOperandData<0b000, "rbit">;
 646 def  REV16Wr : OneWRegData<0b001, "rev16",
 647                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 648 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 649
 650 def : Pat<(cttz GPR32:$Rn),
 651           (CLZWr (RBITWr GPR32:$Rn))>;
 652 def : Pat<(cttz GPR64:$Rn),
 653           (CLZXr (RBITXr GPR64:$Rn))>;
 654 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 655                 (i32 1))),
 656           (CLSWr GPR32:$Rn)>;
 657 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 658                 (i64 1))),
 659           (CLSXr GPR64:$Rn)>;
 660
 661 // Unlike the other one operand instructions, the instructions with the "rev"
 662 // mnemonic do *not* just different in the size bit, but actually use different
 663 // opcode bits for the different sizes.
 664 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 665 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 666 def REV32Xr : OneXRegData<0b010, "rev32",
 667                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 668
 669 // The bswap commutes with the rotr so we want a pattern for both possible
 670 // orders.
 671 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 672 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 673
 674 //===----------------------------------------------------------------------===//
 675 // Bitfield immediate extraction instruction.
 676 //===----------------------------------------------------------------------===//
 677 let neverHasSideEffects = 1 in
 678 defm EXTR : ExtractImm<"extr">;
 679 def : InstAlias<"ror $dst, $src, $shift",
 680             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 681 def : InstAlias<"ror $dst, $src, $shift",
 682             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 683
 684 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 685           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 686 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 687           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 688
 689 //===----------------------------------------------------------------------===//
 690 // Other bitfield immediate instructions.
 691 //===----------------------------------------------------------------------===//
 692 let neverHasSideEffects = 1 in {
 693 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 694 defm SBFM : BitfieldImm<0b00, "sbfm">;
 695 defm UBFM : BitfieldImm<0b10, "ubfm">;
 696 }
 697
 698 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 699   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 700   return CurDAG->getTargetConstant(enc, MVT::i64);
 701 }]>;
 702
 703 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 704   uint64_t enc = 31 - N->getZExtValue();
 705   return CurDAG->getTargetConstant(enc, MVT::i64);
 706 }]>;
 707
 708 // min(7, 31 - shift_amt)
 709 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 710   uint64_t enc = 31 - N->getZExtValue();
 711   enc = enc > 7 ? 7 : enc;
 712   return CurDAG->getTargetConstant(enc, MVT::i64);
 713 }]>;
 714
 715 // min(15, 31 - shift_amt)
 716 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 717   uint64_t enc = 31 - N->getZExtValue();
 718   enc = enc > 15 ? 15 : enc;
 719   return CurDAG->getTargetConstant(enc, MVT::i64);
 720 }]>;
 721
 722 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 723   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 724   return CurDAG->getTargetConstant(enc, MVT::i64);
 725 }]>;
 726
 727 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 728   uint64_t enc = 63 - N->getZExtValue();
 729   return CurDAG->getTargetConstant(enc, MVT::i64);
 730 }]>;
 731
 732 // min(7, 63 - shift_amt)
 733 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 734   uint64_t enc = 63 - N->getZExtValue();
 735   enc = enc > 7 ? 7 : enc;
 736   return CurDAG->getTargetConstant(enc, MVT::i64);
 737 }]>;
 738
 739 // min(15, 63 - shift_amt)
 740 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 741   uint64_t enc = 63 - N->getZExtValue();
 742   enc = enc > 15 ? 15 : enc;
 743   return CurDAG->getTargetConstant(enc, MVT::i64);
 744 }]>;
 745
 746 // min(31, 63 - shift_amt)
 747 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 748   uint64_t enc = 63 - N->getZExtValue();
 749   enc = enc > 31 ? 31 : enc;
 750   return CurDAG->getTargetConstant(enc, MVT::i64);
 751 }]>;
 752
 753 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 754           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 755                               (i64 (i32shift_b imm0_31:$imm)))>;
 756 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 757           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 758                               (i64 (i64shift_b imm0_63:$imm)))>;
 759
 760 let AddedComplexity = 10 in {
 761 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 762           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 763 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 764           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 765 }
 766
 767 def : InstAlias<"asr $dst, $src, $shift",
 768                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 769 def : InstAlias<"asr $dst, $src, $shift",
 770                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 771 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 772 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 773 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 774 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 775 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 776
 777 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 778           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 779 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 780           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 781
 782 def : InstAlias<"lsr $dst, $src, $shift",
 783                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 784 def : InstAlias<"lsr $dst, $src, $shift",
 785                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 786 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 787 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 788 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 789 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 790 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 791
 792 //===----------------------------------------------------------------------===//
 793 // Conditionally set flags instructions.
 794 //===----------------------------------------------------------------------===//
 795 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 796 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 797
 798 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 799 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 800
 801 //===----------------------------------------------------------------------===//
 802 // Conditional select instructions.
 803 //===----------------------------------------------------------------------===//
 804 defm CSEL  : CondSelect<0, 0b00, "csel">;
 805
 806 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 807 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 808 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 809 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 810
 811 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 812           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 813 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 814           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 815 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 816           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 817 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 818           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 819 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 820           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 821 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 822           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 823
 824 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 825           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 826 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 827           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 828 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 829           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 830 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 831           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 832
 833 // The inverse of the condition code from the alias instruction is what is used
 834 // in the aliased instruction. The parser all ready inverts the condition code
 835 // for these aliases.
 836 // FIXME: Is this the correct way to handle these aliases?
 837 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 838 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 839
 840 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 841 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 842
 843 def : InstAlias<"cinc $dst, $src, $cc",
 844                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 845 def : InstAlias<"cinc $dst, $src, $cc",
 846                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 847
 848 def : InstAlias<"cinv $dst, $src, $cc",
 849                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 850 def : InstAlias<"cinv $dst, $src, $cc",
 851                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 852
 853 def : InstAlias<"cneg $dst, $src, $cc",
 854                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 855 def : InstAlias<"cneg $dst, $src, $cc",
 856                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 857
 858 //===----------------------------------------------------------------------===//
 859 // PC-relative instructions.
 860 //===----------------------------------------------------------------------===//
 861 let isReMaterializable = 1 in {
 862 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 863 def ADR  : ADRI<0, "adr", adrlabel, []>;
 864 } // neverHasSideEffects = 1
 865
 866 def ADRP : ADRI<1, "adrp", adrplabel,
 867                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 868 } // isReMaterializable = 1
 869
 870 // page address of a constant pool entry, block address
 871 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 872 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 873
 874 //===----------------------------------------------------------------------===//
 875 // Unconditional branch (register) instructions.
 876 //===----------------------------------------------------------------------===//
 877
 878 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 879 def RET  : BranchReg<0b0010, "ret", []>;
 880 def DRPS : SpecialReturn<0b0101, "drps">;
 881 def ERET : SpecialReturn<0b0100, "eret">;
 882 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 883
 884 // Default to the LR register.
 885 def : InstAlias<"ret", (RET LR)>;
 886
 887 let isCall = 1, Defs = [LR], Uses = [SP] in {
 888 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 889 } // isCall
 890
 891 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 892 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 893 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 894
 895 // Create a separate pseudo-instruction for codegen to use so that we don't
 896 // flag lr as used in every function. It'll be restored before the RET by the
 897 // epilogue if it's legitimately used.
 898 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 899   let isTerminator = 1;
 900   let isBarrier = 1;
 901   let isReturn = 1;
 902 }
 903
 904 // This is a directive-like pseudo-instruction. The purpose is to insert an
 905 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 906 // (which in the usual case is a BLR).
 907 let hasSideEffects = 1 in
 908 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 909   let AsmString = ".tlsdesccall $sym";
 910 }
 911
 912 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 913 // gets expanded to two MCInsts during lowering.
 914 let isCall = 1, Defs = [LR] in
 915 def TLSDESC_BLR
 916     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 917              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 918
 919 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 920           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 921 //===----------------------------------------------------------------------===//
 922 // Conditional branch (immediate) instruction.
 923 //===----------------------------------------------------------------------===//
 924 def Bcc : BranchCond;
 925
 926 //===----------------------------------------------------------------------===//
 927 // Compare-and-branch instructions.
 928 //===----------------------------------------------------------------------===//
 929 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 930 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 931
 932 //===----------------------------------------------------------------------===//
 933 // Test-bit-and-branch instructions.
 934 //===----------------------------------------------------------------------===//
 935 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 936 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 937
 938 //===----------------------------------------------------------------------===//
 939 // Unconditional branch (immediate) instructions.
 940 //===----------------------------------------------------------------------===//
 941 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 942 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 943 } // isBranch, isTerminator, isBarrier
 944
 945 let isCall = 1, Defs = [LR], Uses = [SP] in {
 946 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 947 } // isCall
 948 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 949
 950 //===----------------------------------------------------------------------===//
 951 // Exception generation instructions.
 952 //===----------------------------------------------------------------------===//
 953 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 954 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 955 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 956 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 957 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 958 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 959 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 960 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 961
 962 // DCPSn defaults to an immediate operand of zero if unspecified.
 963 def : InstAlias<"dcps1", (DCPS1 0)>;
 964 def : InstAlias<"dcps2", (DCPS2 0)>;
 965 def : InstAlias<"dcps3", (DCPS3 0)>;
 966
 967 //===----------------------------------------------------------------------===//
 968 // Load instructions.
 969 //===----------------------------------------------------------------------===//
 970
 971 // Pair (indexed, offset)
 972 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 973 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 974 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 975 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 976 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 977
 978 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 979
 980 // Pair (pre-indexed)
 981 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
 982 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
 983 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
 984 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
 985 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
 986
 987 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
 988
 989 // Pair (post-indexed)
 990 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 991 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 992 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 993 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 994 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 995
 996 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 997
 998
 999 // Pair (no allocate)
1000 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1001 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1002 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1003 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1004 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1005
1006 //---
1007 // (register offset)
1008 //---
1009
1010 let AddedComplexity = 10 in {
1011 // Integer
1012 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1013                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1014 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1015                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1016 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1017                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1018 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1019                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1020
1021 // Floating-point
1022 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1023                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1024 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1025                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1026 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1027                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1028 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1029                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1030 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1031   let mayLoad = 1;
1032 }
1033
1034 // For regular load, we do not have any alignment requirement.
1035 // Thus, it is safe to directly map the vector loads with interesting
1036 // addressing modes.
1037 // FIXME: We could do the same for bitconvert to floating point vectors.
1038 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1039            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1040                           (LDRBro ro_indexed8:$addr), bsub)>;
1041 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1042            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1043                           (LDRBro ro_indexed8:$addr), bsub)>;
1044 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1045            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1046                           (LDRHro ro_indexed16:$addr), hsub)>;
1047 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1048            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1049                           (LDRHro ro_indexed16:$addr), hsub)>;
1050 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1051            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1052                           (LDRSro ro_indexed32:$addr), ssub)>;
1053 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1054            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1055                           (LDRSro ro_indexed32:$addr), ssub)>;
1056 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1057            (LDRDro ro_indexed64:$addr)>;
1058 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1059            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1060                           (LDRDro ro_indexed64:$addr), dsub)>;
1061
1062 // Match all load 64 bits width whose type is compatible with FPR64
1063 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1064 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1065 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1066 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1067 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1068 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1069
1070 // Match all load 128 bits width whose type is compatible with FPR128
1071 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1072 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1073 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1074 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1075 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1076 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1077 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1078
1079 // Load sign-extended half-word
1080 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1081                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1082 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1083                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1084
1085 // Load sign-extended byte
1086 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1087                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1088 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1089                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1090
1091 // Load sign-extended word
1092 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1093                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1094
1095 // Pre-fetch.
1096 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1097                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1098
1099 // zextload -> i64
1100 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1101     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1102 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1103     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1104
1105 // zextloadi1 -> zextloadi8
1106 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1107 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1108     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1109
1110 // extload -> zextload
1111 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1112 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1113 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1114 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1115     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1116 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1117     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1118 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1119     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1120 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1121     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1122
1123 } // AddedComplexity = 10
1124
1125 //---
1126 // (unsigned immediate)
1127 //---
1128 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1129                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1130 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1131                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1132 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1133                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1134 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1135                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1136 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1137                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1138 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1139                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1140 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1141                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1142
1143 // For regular load, we do not have any alignment requirement.
1144 // Thus, it is safe to directly map the vector loads with interesting
1145 // addressing modes.
1146 // FIXME: We could do the same for bitconvert to floating point vectors.
1147 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1148            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1149                           (LDRBui am_indexed8:$addr), bsub)>;
1150 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1151            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1152                           (LDRBui am_indexed8:$addr), bsub)>;
1153 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1154            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1155                           (LDRHui am_indexed16:$addr), hsub)>;
1156 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1157            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1158                           (LDRHui am_indexed16:$addr), hsub)>;
1159 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1160            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1161                           (LDRSui am_indexed32:$addr), ssub)>;
1162 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1163            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1164                           (LDRSui am_indexed32:$addr), ssub)>;
1165 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1166            (LDRDui am_indexed64:$addr)>;
1167 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1168            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1169                           (LDRDui am_indexed64:$addr), dsub)>;
1170
1171 // Match all load 64 bits width whose type is compatible with FPR64
1172 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1173 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1174 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1175 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1176 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1177 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1178
1179 // Match all load 128 bits width whose type is compatible with FPR128
1180 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1181 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1182 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1183 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1184 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1185 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1186 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1187
1188 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1189                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1190 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1191                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1192 // zextload -> i64
1193 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1194     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1195 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1196     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1197
1198 // zextloadi1 -> zextloadi8
1199 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1200 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1201     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1202
1203 // extload -> zextload
1204 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1205 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1206 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1207 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1208     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1209 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1210     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1211 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1212     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1213 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1214     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1215
1216 // load sign-extended half-word
1217 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1218                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1219 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1220                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1221
1222 // load sign-extended byte
1223 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1224                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1225 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1226                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1227
1228 // load sign-extended word
1229 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1230                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1231
1232 // load zero-extended word
1233 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1234  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1235
1236 // Pre-fetch.
1237 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1238                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1239
1240 //---
1241 // (literal)
1242 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1243 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1244 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1245 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1246 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1247
1248 // load sign-extended word
1249 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1250
1251 // prefetch
1252 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1253 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1254
1255 //---
1256 // (unscaled immediate)
1257 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1258                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1259 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1260                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1261 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1262                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1263 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1264                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1265 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1266                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1267 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1268                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1269 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1270                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1271
1272 def LDURHHi
1273     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1274                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1275 def LDURBBi
1276     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1277                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1278
1279 // Match all load 64 bits width whose type is compatible with FPR64
1280 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1281 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1282 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1283 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1284 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1285 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1286
1287 // Match all load 128 bits width whose type is compatible with FPR128
1288 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1289 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1290 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1291 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1292 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1293 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1294 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1295
1296 //  anyext -> zext
1297 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1298 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1299 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1300 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1301     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1302 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1303     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1304 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1306 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1307     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1308 // unscaled zext
1309 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1310     (LDURHHi am_unscaled16:$addr)>;
1311 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1312     (LDURBBi am_unscaled8:$addr)>;
1313 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1314     (LDURBBi am_unscaled8:$addr)>;
1315 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1316     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1317 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1318     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1319 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1320     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1321 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1322     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1323
1324
1325 //---
1326 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1327
1328 // Define new assembler match classes as we want to only match these when
1329 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1330 // associate a DiagnosticType either, as we want the diagnostic for the
1331 // canonical form (the scaled operand) to take precedence.
1332 def MemoryUnscaledFB8Operand : AsmOperandClass {
1333   let Name = "MemoryUnscaledFB8";
1334   let RenderMethod = "addMemoryUnscaledOperands";
1335 }
1336 def MemoryUnscaledFB16Operand : AsmOperandClass {
1337   let Name = "MemoryUnscaledFB16";
1338   let RenderMethod = "addMemoryUnscaledOperands";
1339 }
1340 def MemoryUnscaledFB32Operand : AsmOperandClass {
1341   let Name = "MemoryUnscaledFB32";
1342   let RenderMethod = "addMemoryUnscaledOperands";
1343 }
1344 def MemoryUnscaledFB64Operand : AsmOperandClass {
1345   let Name = "MemoryUnscaledFB64";
1346   let RenderMethod = "addMemoryUnscaledOperands";
1347 }
1348 def MemoryUnscaledFB128Operand : AsmOperandClass {
1349   let Name = "MemoryUnscaledFB128";
1350   let RenderMethod = "addMemoryUnscaledOperands";
1351 }
1352 def am_unscaled_fb8 : Operand<i64> {
1353   let ParserMatchClass = MemoryUnscaledFB8Operand;
1354   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1355 }
1356 def am_unscaled_fb16 : Operand<i64> {
1357   let ParserMatchClass = MemoryUnscaledFB16Operand;
1358   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1359 }
1360 def am_unscaled_fb32 : Operand<i64> {
1361   let ParserMatchClass = MemoryUnscaledFB32Operand;
1362   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1363 }
1364 def am_unscaled_fb64 : Operand<i64> {
1365   let ParserMatchClass = MemoryUnscaledFB64Operand;
1366   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1367 }
1368 def am_unscaled_fb128 : Operand<i64> {
1369   let ParserMatchClass = MemoryUnscaledFB128Operand;
1370   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1371 }
1372 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1373 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1374 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1375 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1376 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1377 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1378 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1379
1380 // zextload -> i64
1381 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1382   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1383 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1384   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1385
1386 // load sign-extended half-word
1387 def LDURSHWi
1388     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1389                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1390 def LDURSHXi
1391     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1392                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1393
1394 // load sign-extended byte
1395 def LDURSBWi
1396     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1397                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1398 def LDURSBXi
1399     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1400                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1401
1402 // load sign-extended word
1403 def LDURSWi
1404     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1405                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1406
1407 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1408 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1409 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1410 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1411 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1412 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1413 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1414 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1415
1416 // Pre-fetch.
1417 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1418                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1419
1420 //---
1421 // (unscaled immediate, unprivileged)
1422 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1423 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1424
1425 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1426 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1427
1428 // load sign-extended half-word
1429 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1430 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1431
1432 // load sign-extended byte
1433 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1434 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1435
1436 // load sign-extended word
1437 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1438
1439 //---
1440 // (immediate pre-indexed)
1441 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1442 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1443 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1444 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1445 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1446 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1447 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1448
1449 // load sign-extended half-word
1450 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1451 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1452
1453 // load sign-extended byte
1454 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1455 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1456
1457 // load zero-extended byte
1458 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1459 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1460
1461 // load sign-extended word
1462 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1463
1464 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1465 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1466 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1467 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1468 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1469 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1470 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1471
1472 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1473 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1474 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1475 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1476 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1477
1478 //---
1479 // (immediate post-indexed)
1480 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1481 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1482 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1483 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1484 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1485 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1486 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1487
1488 // load sign-extended half-word
1489 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1490 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1491
1492 // load sign-extended byte
1493 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1494 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1495
1496 // load zero-extended byte
1497 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1498 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1499
1500 // load sign-extended word
1501 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1502
1503 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1504 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1505 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1506 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1507 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1508 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1509 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1510
1511 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1512 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1513 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1514 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1515 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1516
1517 //===----------------------------------------------------------------------===//
1518 // Store instructions.
1519 //===----------------------------------------------------------------------===//
1520
1521 // Pair (indexed, offset)
1522 // FIXME: Use dedicated range-checked addressing mode operand here.
1523 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1524 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1525 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1526 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1527 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1528
1529 // Pair (pre-indexed)
1530 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1531 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1532 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1533 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1534 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1535
1536 // Pair (pre-indexed)
1537 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1538 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1539 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1540 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1541 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1542
1543 // Pair (no allocate)
1544 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1545 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1546 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1547 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1548 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1549
1550 //---
1551 // (Register offset)
1552
1553 let AddedComplexity = 10 in {
1554
1555 // Integer
1556 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1557                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1558 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1559                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1560 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1561                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1562 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1563                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1564
1565 // truncstore i64
1566 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1567            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1568 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1569            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1570 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1571            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1572
1573
1574 // Floating-point
1575 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1576                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1577 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1578                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1579 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1580                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1581 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1582                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1583 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1584   let mayStore = 1;
1585 }
1586
1587 // Match all store 64 bits width whose type is compatible with FPR64
1588 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1589           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1590 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1591           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1592 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1593           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1594 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1595           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1596 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1597           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1598 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1599           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1600
1601 // Match all store 128 bits width whose type is compatible with FPR128
1602 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1603           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1604 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1605           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1606 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1607           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1608 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1609           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1610 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1611           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1612 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1613           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1614 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1615           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1616
1617 //---
1618 // (unsigned immediate)
1619 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1620                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1621 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1622                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1623 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1624                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1625 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1626                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1627 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1628                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1629 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1630                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1631 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1632   let mayStore = 1;
1633 }
1634
1635 // Match all store 64 bits width whose type is compatible with FPR64
1636 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1637           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1638 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1639           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1640 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1641           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1642 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1643           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1644 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1645           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1646 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1647           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1648
1649 // Match all store 128 bits width whose type is compatible with FPR128
1650 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1651           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1652 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1653           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1654 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1655           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1656 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1657           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1658 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1659           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1660 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1661           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1662 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1663           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1664
1665 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1666                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1667 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1668                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1669
1670 // truncstore i64
1671 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1672   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1673 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1674   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1675 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1676   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1677
1678 } // AddedComplexity = 10
1679
1680 //---
1681 // (unscaled immediate)
1682 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1683                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1684 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1685                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1686 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1687                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1688 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1689                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1690 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1691                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1692 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1693                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1694 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1695                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1696 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1697                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1698 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1699                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1700
1701 // Match all store 64 bits width whose type is compatible with FPR64
1702 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1703           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1704 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1705           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1706 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1707           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1708 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1709           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1710 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1711           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1712 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1713           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1714
1715 // Match all store 128 bits width whose type is compatible with FPR128
1716 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1717           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1718 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1719           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1720 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1721           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1722 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1723           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1724 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1725           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1726 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1727           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1728 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1729           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1730
1731 // unscaled i64 truncating stores
1732 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1733   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1734 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1735   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1736 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1737   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1738
1739 //---
1740 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1741 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1742 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1743 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1744 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1745 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1746 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1747 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1748
1749 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1750 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1751
1752 //---
1753 // (unscaled immediate, unprivileged)
1754 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1755 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1756
1757 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1758 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1759
1760 //---
1761 // (immediate pre-indexed)
1762 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1763 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1764 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1765 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1766 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1767 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1768 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1769
1770 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1771 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1772
1773 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1774 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1775 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1776 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1777 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1778 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1779 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1780 // truncstore i64
1781 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1782   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1783                   simm9:$off)>;
1784 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1785   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1786                   simm9:$off)>;
1787 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1788   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1789                   simm9:$off)>;
1790
1791 //---
1792 // (immediate post-indexed)
1793 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1794 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1795 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1796 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1797 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1798 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1799 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1800
1801 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1802 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1803
1804 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1805 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1806 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1807 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1808 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1809 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1810 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1811 // truncstore i64
1812 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1813   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1814                   simm9:$off)>;
1815 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1816   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1817                   simm9:$off)>;
1818 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1819   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1820                   simm9:$off)>;
1821
1822
1823 //===----------------------------------------------------------------------===//
1824 // Load/store exclusive instructions.
1825 //===----------------------------------------------------------------------===//
1826
1827 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1828 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1829 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1830 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1831
1832 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1833 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1834 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1835 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1836
1837 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1838 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1839 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1840 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1841
1842 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1843 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1844 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1845 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1846
1847 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1848 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1849 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1850 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1851
1852 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1853 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1854 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1855 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1856
1857 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1858 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1859
1860 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1861 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1862
1863 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1864 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1865
1866 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1867 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1868
1869 //===----------------------------------------------------------------------===//
1870 // Scaled floating point to integer conversion instructions.
1871 //===----------------------------------------------------------------------===//
1872
1873 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1874 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1875 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1876 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1877 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1878 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1879 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1880 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1881 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1882 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1883 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1884 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1885 let isCodeGenOnly = 1 in {
1886 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1887 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1888 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1889 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1890 }
1891
1892 //===----------------------------------------------------------------------===//
1893 // Scaled integer to floating point conversion instructions.
1894 //===----------------------------------------------------------------------===//
1895
1896 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1897 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1898
1899 //===----------------------------------------------------------------------===//
1900 // Unscaled integer to floating point conversion instruction.
1901 //===----------------------------------------------------------------------===//
1902
1903 defm FMOV : UnscaledConversion<"fmov">;
1904
1905 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1906 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1907
1908 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1909 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1910 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1911 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1912 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1913 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1914 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1915           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1916 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1917           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1918 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1919
1920 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1921           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1922 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1923           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1924 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1925           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1926 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1927           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1928 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1929           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1930 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1931           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1932
1933 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1934           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1935 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1936           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1937 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1938           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1939 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1940           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1941
1942 //===----------------------------------------------------------------------===//
1943 // Floating point conversion instruction.
1944 //===----------------------------------------------------------------------===//
1945
1946 defm FCVT : FPConversion<"fcvt">;
1947
1948 def : Pat<(f32_to_f16 FPR32:$Rn),
1949           (i32 (COPY_TO_REGCLASS
1950                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1951                    GPR32))>;
1952
1953 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1954                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1955
1956 //===----------------------------------------------------------------------===//
1957 // Floating point single operand instructions.
1958 //===----------------------------------------------------------------------===//
1959
1960 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1961 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1962 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1963 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1964 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1965 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1966 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1967 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1968
1969 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1970           (FRINTNDr FPR64:$Rn)>;
1971
1972 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1973 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1974 // <rdar://problem/13715968>
1975 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1976 let hasSideEffects = 1 in {
1977 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1978 }
1979
1980 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1981
1982 let SchedRW = [WriteFDiv] in {
1983 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1984 }
1985
1986 //===----------------------------------------------------------------------===//
1987 // Floating point two operand instructions.
1988 //===----------------------------------------------------------------------===//
1989
1990 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1991 let SchedRW = [WriteFDiv] in {
1992 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1993 }
1994 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1995 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1996 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1997 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1998 let SchedRW = [WriteFMul] in {
1999 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2000 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2001 }
2002 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2003
2004 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2005           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2006 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2007           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2008 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2009           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2010 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2011           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2012
2013 //===----------------------------------------------------------------------===//
2014 // Floating point three operand instructions.
2015 //===----------------------------------------------------------------------===//
2016
2017 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2018 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2019      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2020 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2021      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2022 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2023      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2024
2025 // The following def pats catch the case where the LHS of an FMA is negated.
2026 // The TriOpFrag above catches the case where the middle operand is negated.
2027
2028 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2029 // the NEON variant.
2030 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2031           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2032
2033 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2034           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2035
2036 //===----------------------------------------------------------------------===//
2037 // Floating point comparison instructions.
2038 //===----------------------------------------------------------------------===//
2039
2040 defm FCMPE : FPComparison<1, "fcmpe">;
2041 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2042
2043 //===----------------------------------------------------------------------===//
2044 // Floating point conditional comparison instructions.
2045 //===----------------------------------------------------------------------===//
2046
2047 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2048 defm FCCMP  : FPCondComparison<0, "fccmp">;
2049
2050 //===----------------------------------------------------------------------===//
2051 // Floating point conditional select instruction.
2052 //===----------------------------------------------------------------------===//
2053
2054 defm FCSEL : FPCondSelect<"fcsel">;
2055
2056 // CSEL instructions providing f128 types need to be handled by a
2057 // pseudo-instruction since the eventual code will need to introduce basic
2058 // blocks and control flow.
2059 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2060                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2061                       [(set (f128 FPR128:$Rd),
2062                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2063                                        (i32 imm:$cond), CPSR))]> {
2064   let Uses = [CPSR];
2065   let usesCustomInserter = 1;
2066 }
2067
2068
2069 //===----------------------------------------------------------------------===//
2070 // Floating point immediate move.
2071 //===----------------------------------------------------------------------===//
2072
2073 let isReMaterializable = 1 in {
2074 defm FMOV : FPMoveImmediate<"fmov">;
2075 }
2076
2077 //===----------------------------------------------------------------------===//
2078 // Advanced SIMD two vector instructions.
2079 //===----------------------------------------------------------------------===//
2080
2081 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2082 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2083 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2084 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2085 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2086 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2087 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2088 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2089 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2090 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2091
2092 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2093 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2094 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2095 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2096 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2097 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2098 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2099 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2100 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2101           (FCVTLv4i16 V64:$Rn)>;
2102 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2103                                                               (i64 4)))),
2104           (FCVTLv8i16 V128:$Rn)>;
2105 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2106 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2107                                                     (i64 2))))),
2108           (FCVTLv4i32 V128:$Rn)>;
2109
2110 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2111 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2112 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2113 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2114 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2115 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2116           (FCVTNv4i16 V128:$Rn)>;
2117 def : Pat<(concat_vectors V64:$Rd,
2118                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2119           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2120 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2121 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2122           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2123 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2124 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2125 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2126                                         int_arm64_neon_fcvtxn>;
2127 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2128 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2129 let isCodeGenOnly = 1 in {
2130 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2131                                        int_arm64_neon_fcvtzs>;
2132 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2133                                        int_arm64_neon_fcvtzu>;
2134 }
2135 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2136 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2137 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2138 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2139 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2140 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2141 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2142 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2143 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2144 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2145 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2146 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2147                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2148 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2149 // Aliases for MVN -> NOT.
2150 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2151 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2152 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2153 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2154
2155 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2156 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2157 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2158 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2159 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2160 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2161 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2162
2163 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2164 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2165 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2166 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2167 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2168 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2169 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2170 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2171
2172 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2173 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2174 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2175 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2176 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2177
2178 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2179 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2180 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2181 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2182 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2183        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2184 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2185 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2186 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2187 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2188 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2189 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2190 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2191 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2192 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2193        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2194 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2195                     int_arm64_neon_uaddlp>;
2196 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2197 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2198 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2199 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2200 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2201 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2202
2203 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2204 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2205
2206 // Patterns for vector long shift (by element width). These need to match all
2207 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2208 // definition.
2209 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2210   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2211             (SHLLv8i8 V64:$Rn)>;
2212   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2213             (SHLLv16i8 V128:$Rn)>;
2214   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2215             (SHLLv4i16 V64:$Rn)>;
2216   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2217             (SHLLv8i16 V128:$Rn)>;
2218   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2219             (SHLLv2i32 V64:$Rn)>;
2220   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2221             (SHLLv4i32 V128:$Rn)>;
2222 }
2223
2224 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2225 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2226 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2227
2228 //===----------------------------------------------------------------------===//
2229 // Advanced SIMD three vector instructions.
2230 //===----------------------------------------------------------------------===//
2231
2232 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2233 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2234 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2235 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2236 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2237 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2238 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2239 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2240 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2241 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2242 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2243 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2244 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2245 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2246 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2247 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2248 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2249 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2250 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2251 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2252 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2253 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2254 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2255 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2256 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2257
2258 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2259 // instruction expects the addend first, while the fma intrinsic puts it last.
2260 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2261             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2262 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2263             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2264
2265 // The following def pats catch the case where the LHS of an FMA is negated.
2266 // The TriOpFrag above catches the case where the middle operand is negated.
2267 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2268           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2269
2270 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2271           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2272
2273 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2274           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2275
2276 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2277 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2278 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2279 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2280 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2281 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2282                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2283 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2284                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2285 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2286 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2287 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2288       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2289 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2290 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2291 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2292 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2293 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2294 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2295 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2296 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2297 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2298 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2299 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2300 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2301 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2302 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2303 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2304 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2305 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2306 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2307       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2308 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2309 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2310 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2311 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2312 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2313 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2314 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2315 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2316 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2317 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2318 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2319 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2320 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2321 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2322
2323 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2324 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2325                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2326 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2327 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2328 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2329     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2330 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2331 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2332                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2333 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2334
2335 // FIXME: the .16b and .8b variantes should be emitted by the
2336 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2337 // in aliases yet though.
2338 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2339                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2340 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2341                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2342 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2343                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2344 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2345                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2346
2347 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2348                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2349 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2350                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2351 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2352                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2353 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2354                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2355
2356 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2357                 "|cmls.8b\t$dst, $src1, $src2}",
2358                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2359 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2360                 "|cmls.16b\t$dst, $src1, $src2}",
2361                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2362 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2363                 "|cmls.4h\t$dst, $src1, $src2}",
2364                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2365 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2366                 "|cmls.8h\t$dst, $src1, $src2}",
2367                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2368 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2369                 "|cmls.2s\t$dst, $src1, $src2}",
2370                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2371 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2372                 "|cmls.4s\t$dst, $src1, $src2}",
2373                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2374 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2375                 "|cmls.2d\t$dst, $src1, $src2}",
2376                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2377
2378 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2379                 "|cmlo.8b\t$dst, $src1, $src2}",
2380                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2381 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2382                 "|cmlo.16b\t$dst, $src1, $src2}",
2383                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2384 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2385                 "|cmlo.4h\t$dst, $src1, $src2}",
2386                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2387 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2388                 "|cmlo.8h\t$dst, $src1, $src2}",
2389                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2390 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2391                 "|cmlo.2s\t$dst, $src1, $src2}",
2392                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2393 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2394                 "|cmlo.4s\t$dst, $src1, $src2}",
2395                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2396 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2397                 "|cmlo.2d\t$dst, $src1, $src2}",
2398                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2399
2400 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2401                 "|cmle.8b\t$dst, $src1, $src2}",
2402                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2403 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2404                 "|cmle.16b\t$dst, $src1, $src2}",
2405                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2406 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2407                 "|cmle.4h\t$dst, $src1, $src2}",
2408                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2409 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2410                 "|cmle.8h\t$dst, $src1, $src2}",
2411                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2412 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2413                 "|cmle.2s\t$dst, $src1, $src2}",
2414                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2415 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2416                 "|cmle.4s\t$dst, $src1, $src2}",
2417                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2418 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2419                 "|cmle.2d\t$dst, $src1, $src2}",
2420                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2421
2422 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2423                 "|cmlt.8b\t$dst, $src1, $src2}",
2424                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2425 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2426                 "|cmlt.16b\t$dst, $src1, $src2}",
2427                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2428 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2429                 "|cmlt.4h\t$dst, $src1, $src2}",
2430                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2431 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2432                 "|cmlt.8h\t$dst, $src1, $src2}",
2433                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2434 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2435                 "|cmlt.2s\t$dst, $src1, $src2}",
2436                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2437 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2438                 "|cmlt.4s\t$dst, $src1, $src2}",
2439                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2440 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2441                 "|cmlt.2d\t$dst, $src1, $src2}",
2442                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2443
2444 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2445                 "|fcmle.2s\t$dst, $src1, $src2}",
2446                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2447 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2448                 "|fcmle.4s\t$dst, $src1, $src2}",
2449                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2450 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2451                 "|fcmle.2d\t$dst, $src1, $src2}",
2452                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2453
2454 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2455                 "|fcmlt.2s\t$dst, $src1, $src2}",
2456                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2457 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2458                 "|fcmlt.4s\t$dst, $src1, $src2}",
2459                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2460 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2461                 "|fcmlt.2d\t$dst, $src1, $src2}",
2462                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2463
2464 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2465                 "|facle.2s\t$dst, $src1, $src2}",
2466                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2467 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2468                 "|facle.4s\t$dst, $src1, $src2}",
2469                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2470 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2471                 "|facle.2d\t$dst, $src1, $src2}",
2472                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2473
2474 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2475                 "|faclt.2s\t$dst, $src1, $src2}",
2476                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2477 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2478                 "|faclt.4s\t$dst, $src1, $src2}",
2479                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2480 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2481                 "|faclt.2d\t$dst, $src1, $src2}",
2482                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2483
2484 //===----------------------------------------------------------------------===//
2485 // Advanced SIMD three scalar instructions.
2486 //===----------------------------------------------------------------------===//
2487
2488 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2489 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2490 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2491 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2492 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2493 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2494 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2495 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2496 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2497           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2498 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2499                                      int_arm64_neon_facge>;
2500 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2501                                      int_arm64_neon_facgt>;
2502 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2503 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2504 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2505 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2506 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2507 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2508 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2509 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2510 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2511 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2512 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2513 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2514 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2515 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2516 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2517 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2518 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2519 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2520 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2521 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2522 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2523
2524 def : InstAlias<"cmls $dst, $src1, $src2",
2525                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2526 def : InstAlias<"cmle $dst, $src1, $src2",
2527                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2528 def : InstAlias<"cmlo $dst, $src1, $src2",
2529                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2530 def : InstAlias<"cmlt $dst, $src1, $src2",
2531                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2532 def : InstAlias<"fcmle $dst, $src1, $src2",
2533                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2534 def : InstAlias<"fcmle $dst, $src1, $src2",
2535                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2536 def : InstAlias<"fcmlt $dst, $src1, $src2",
2537                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2538 def : InstAlias<"fcmlt $dst, $src1, $src2",
2539                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2540 def : InstAlias<"facle $dst, $src1, $src2",
2541                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2542 def : InstAlias<"facle $dst, $src1, $src2",
2543                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2544 def : InstAlias<"faclt $dst, $src1, $src2",
2545                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2546 def : InstAlias<"faclt $dst, $src1, $src2",
2547                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2548
2549 //===----------------------------------------------------------------------===//
2550 // Advanced SIMD three scalar instructions (mixed operands).
2551 //===----------------------------------------------------------------------===//
2552 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2553                                        int_arm64_neon_sqdmulls_scalar>;
2554 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2555 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2556
2557 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2558                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2559                                                         (i32 FPR32:$Rm))))),
2560           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2561 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2562                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2563                                                         (i32 FPR32:$Rm))))),
2564           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2565
2566 //===----------------------------------------------------------------------===//
2567 // Advanced SIMD two scalar instructions.
2568 //===----------------------------------------------------------------------===//
2569
2570 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2571 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2572 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2573 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2574 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2575 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2576 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2577 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2578 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2579 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2580 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2581 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2582 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2583 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2584 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2585 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2586 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2587 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2588 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2589 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2590 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2591 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2592 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2593 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2594 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2595 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2596                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2597 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2598 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2599 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2600 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2601 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2602 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2603                                      int_arm64_neon_suqadd>;
2604 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2605 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2606 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2607                                     int_arm64_neon_usqadd>;
2608
2609 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2610           (FCVTASv1i64 FPR64:$Rn)>;
2611 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2612           (FCVTAUv1i64 FPR64:$Rn)>;
2613 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2614           (FCVTMSv1i64 FPR64:$Rn)>;
2615 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2616           (FCVTMUv1i64 FPR64:$Rn)>;
2617 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2618           (FCVTNSv1i64 FPR64:$Rn)>;
2619 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2620           (FCVTNUv1i64 FPR64:$Rn)>;
2621 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2622           (FCVTPSv1i64 FPR64:$Rn)>;
2623 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2624           (FCVTPUv1i64 FPR64:$Rn)>;
2625
2626 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2627           (FRECPEv1i32 FPR32:$Rn)>;
2628 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2629           (FRECPEv1i64 FPR64:$Rn)>;
2630 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2631           (FRECPEv1i64 FPR64:$Rn)>;
2632
2633 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2634           (FRECPXv1i32 FPR32:$Rn)>;
2635 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2636           (FRECPXv1i64 FPR64:$Rn)>;
2637
2638 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2639           (FRSQRTEv1i32 FPR32:$Rn)>;
2640 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2641           (FRSQRTEv1i64 FPR64:$Rn)>;
2642 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2643           (FRSQRTEv1i64 FPR64:$Rn)>;
2644
2645 // If an integer is about to be converted to a floating point value,
2646 // just load it on the floating point unit.
2647 // Here are the patterns for 8 and 16-bits to float.
2648 // 8-bits -> float.
2649 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2650            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2651                           (LDRBro ro_indexed8:$addr), bsub))>;
2652 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2653            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2654                           (LDRBui am_indexed8:$addr), bsub))>;
2655 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2656            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2657                           (LDURBi am_unscaled8:$addr), bsub))>;
2658 // 16-bits -> float.
2659 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2660            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2661                           (LDRHro ro_indexed16:$addr), hsub))>;
2662 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2663            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2664                           (LDRHui am_indexed16:$addr), hsub))>;
2665 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2666            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2667                           (LDURHi am_unscaled16:$addr), hsub))>;
2668 // 32-bits are handled in target specific dag combine:
2669 // performIntToFpCombine.
2670 // 64-bits integer to 32-bits floating point, not possible with
2671 // UCVTF on floating point registers (both source and destination
2672 // must have the same size).
2673
2674 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2675 // 8-bits -> double.
2676 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2677            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2678                           (LDRBro ro_indexed8:$addr), bsub))>;
2679 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2680            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2681                           (LDRBui am_indexed8:$addr), bsub))>;
2682 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2683            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2684                           (LDURBi am_unscaled8:$addr), bsub))>;
2685 // 16-bits -> double.
2686 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2687            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2688                           (LDRHro ro_indexed16:$addr), hsub))>;
2689 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2690            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2691                           (LDRHui am_indexed16:$addr), hsub))>;
2692 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2693            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2694                           (LDURHi am_unscaled16:$addr), hsub))>;
2695 // 32-bits -> double.
2696 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2697            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2698                           (LDRSro ro_indexed32:$addr), ssub))>;
2699 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2700            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2701                           (LDRSui am_indexed32:$addr), ssub))>;
2702 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2703            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2704                           (LDURSi am_unscaled32:$addr), ssub))>;
2705 // 64-bits -> double are handled in target specific dag combine:
2706 // performIntToFpCombine.
2707
2708 //===----------------------------------------------------------------------===//
2709 // Advanced SIMD three different-sized vector instructions.
2710 //===----------------------------------------------------------------------===//
2711
2712 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2713 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2714 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2715 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2716 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2717 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2718                                              int_arm64_neon_sabd>;
2719 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2720                                           int_arm64_neon_sabd>;
2721 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2722             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2723 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2724                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2725 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2726     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2727 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2728     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2729 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2730 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2731                                                int_arm64_neon_sqadd>;
2732 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2733                                                int_arm64_neon_sqsub>;
2734 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2735                                      int_arm64_neon_sqdmull>;
2736 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2737                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2738 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2739                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2740 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2741                                               int_arm64_neon_uabd>;
2742 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2743                                           int_arm64_neon_uabd>;
2744 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2745                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2746 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2747                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2748 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2749     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2750 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2751     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2752 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2753 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2754                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2755 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2756                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2757
2758 // Patterns for 64-bit pmull
2759 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2760           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2761 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2762                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2763           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2764
2765 // CodeGen patterns for addhn and subhn instructions, which can actually be
2766 // written in LLVM IR without too much difficulty.
2767
2768 // ADDHN
2769 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2770           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2771 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2772                                            (i32 16))))),
2773           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2774 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2775                                            (i32 32))))),
2776           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2777 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2778                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2779                                                     (i32 8))))),
2780           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2781                             V128:$Rn, V128:$Rm)>;
2782 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2783                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2784                                                     (i32 16))))),
2785           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2786                             V128:$Rn, V128:$Rm)>;
2787 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2788                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2789                                                     (i32 32))))),
2790           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2791                             V128:$Rn, V128:$Rm)>;
2792
2793 // SUBHN
2794 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2795           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2796 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2797                                            (i32 16))))),
2798           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2799 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2800                                            (i32 32))))),
2801           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2802 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2803                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2804                                                     (i32 8))))),
2805           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2806                             V128:$Rn, V128:$Rm)>;
2807 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2808                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2809                                                     (i32 16))))),
2810           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2811                             V128:$Rn, V128:$Rm)>;
2812 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2813                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2814                                                     (i32 32))))),
2815           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2816                             V128:$Rn, V128:$Rm)>;
2817
2818 //----------------------------------------------------------------------------
2819 // AdvSIMD bitwise extract from vector instruction.
2820 //----------------------------------------------------------------------------
2821
2822 defm EXT : SIMDBitwiseExtract<"ext">;
2823
2824 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2825           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2826 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2827           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2828 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2829           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2830 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2831           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2832 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2833           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2834 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2835           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2836 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2837           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2838 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2839           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2840
2841 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2842 // 128-bit vector.
2843 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2844           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2845 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2846           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2847 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2848           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2849 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2850           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2851 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2852           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2853 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2854           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2855
2856
2857 //----------------------------------------------------------------------------
2858 // AdvSIMD zip vector
2859 //----------------------------------------------------------------------------
2860
2861 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2862 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2863 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2864 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2865 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2866 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2867
2868 //----------------------------------------------------------------------------
2869 // AdvSIMD TBL/TBX instructions
2870 //----------------------------------------------------------------------------
2871
2872 defm TBL : SIMDTableLookup<    0, "tbl">;
2873 defm TBX : SIMDTableLookupTied<1, "tbx">;
2874
2875 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2876           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2877 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2878           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2879
2880 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2881                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2882           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2883 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2884                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2885           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2886
2887
2888 //----------------------------------------------------------------------------
2889 // AdvSIMD scalar CPY instruction
2890 //----------------------------------------------------------------------------
2891
2892 defm CPY : SIMDScalarCPY<"cpy">;
2893
2894 //----------------------------------------------------------------------------
2895 // AdvSIMD scalar pairwise instructions
2896 //----------------------------------------------------------------------------
2897
2898 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2899 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2900 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2901 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2902 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2903 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2904 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2905           (ADDPv2i64p V128:$Rn)>;
2906 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2907           (ADDPv2i64p V128:$Rn)>;
2908 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2909           (FADDPv2i32p V64:$Rn)>;
2910 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2911           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2912 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2913           (FADDPv2i64p V128:$Rn)>;
2914 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2915           (FMAXNMPv2i32p V64:$Rn)>;
2916 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2917           (FMAXNMPv2i64p V128:$Rn)>;
2918 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2919           (FMAXPv2i32p V64:$Rn)>;
2920 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2921           (FMAXPv2i64p V128:$Rn)>;
2922 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2923           (FMINNMPv2i32p V64:$Rn)>;
2924 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2925           (FMINNMPv2i64p V128:$Rn)>;
2926 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2927           (FMINPv2i32p V64:$Rn)>;
2928 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2929           (FMINPv2i64p V128:$Rn)>;
2930
2931 //----------------------------------------------------------------------------
2932 // AdvSIMD INS/DUP instructions
2933 //----------------------------------------------------------------------------
2934
2935 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2936 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2937 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2938 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2939 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2940 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2941 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2942
2943 def DUPv2i64lane : SIMDDup64FromElement;
2944 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2945 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2946 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2947 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2948 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2949 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2950
2951 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2952           (v2f32 (DUPv2i32lane
2953             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2954             (i64 0)))>;
2955 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2956           (v4f32 (DUPv4i32lane
2957             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2958             (i64 0)))>;
2959 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2960           (v2f64 (DUPv2i64lane
2961             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2962             (i64 0)))>;
2963
2964 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2965           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2966 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2967          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2968 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2969           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2970
2971 defm SMOV : SMov;
2972 defm UMOV : UMov;
2973
2974 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2975           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2976 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2977           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2978 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2979           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2980 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2981           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2982 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2983           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2984 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2985           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
2986
2987 // Extracting i8 or i16 elements will have the zero-extend transformed to
2988 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
2989 // for ARM64. Match these patterns here since UMOV already zeroes out the high
2990 // bits of the destination register.
2991 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
2992                (i32 0xff)),
2993           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
2994 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
2995                (i32 0xffff)),
2996           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
2997
2998 defm INS : SIMDIns;
2999
3000 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3001           (SUBREG_TO_REG (i32 0),
3002                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3003 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3004           (SUBREG_TO_REG (i32 0),
3005                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3006
3007 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3008           (SUBREG_TO_REG (i32 0),
3009                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3010 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3011           (SUBREG_TO_REG (i32 0),
3012                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3013
3014 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3015             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3016                                   (i32 FPR32:$Rn), ssub))>;
3017 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3018             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3019                                   (i32 FPR32:$Rn), ssub))>;
3020 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3021             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3022                                   (i64 FPR64:$Rn), dsub))>;
3023
3024 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3025           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3026 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3027           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3028 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3029           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3030
3031 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3032             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3033           (EXTRACT_SUBREG
3034             (INSvi32lane
3035               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3036               VectorIndexS:$imm,
3037               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3038               (i64 0)),
3039             dsub)>;
3040 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3041             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3042           (INSvi32lane
3043             V128:$Rn, VectorIndexS:$imm,
3044             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3045             (i64 0))>;
3046 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3047             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3048           (INSvi64lane
3049             V128:$Rn, VectorIndexD:$imm,
3050             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3051             (i64 0))>;
3052
3053 // Copy an element at a constant index in one vector into a constant indexed
3054 // element of another.
3055 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3056 // index type and INS extension
3057 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3058                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3059                    VectorIndexB:$idx2)),
3060           (v16i8 (INSvi8lane
3061                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3062           )>;
3063 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3064                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3065                    VectorIndexH:$idx2)),
3066           (v8i16 (INSvi16lane
3067                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3068           )>;
3069 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3070                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3071                    VectorIndexS:$idx2)),
3072           (v4i32 (INSvi32lane
3073                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3074           )>;
3075 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3076                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3077                    VectorIndexD:$idx2)),
3078           (v2i64 (INSvi64lane
3079                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3080           )>;
3081
3082 // Floating point vector extractions are codegen'd as either a sequence of
3083 // subregister extractions, possibly fed by an INS if the lane number is
3084 // anything other than zero.
3085 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3086           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3087 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3088           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3089 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3090           (f64 (EXTRACT_SUBREG
3091             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3092                          V128:$Rn, VectorIndexD:$idx),
3093             dsub))>;
3094 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3095           (f32 (EXTRACT_SUBREG
3096             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3097                          V128:$Rn, VectorIndexS:$idx),
3098             ssub))>;
3099
3100 // All concat_vectors operations are canonicalised to act on i64 vectors for
3101 // ARM64. In the general case we need an instruction, which had just as well be
3102 // INS.
3103 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3104   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3105         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3106                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3107
3108 def : ConcatPat<v2i64, v1i64>;
3109 def : ConcatPat<v2f64, v1f64>;
3110 def : ConcatPat<v4i32, v2i32>;
3111 def : ConcatPat<v4f32, v2f32>;
3112 def : ConcatPat<v8i16, v4i16>;
3113 def : ConcatPat<v16i8, v8i8>;
3114
3115 // If the high lanes are undef, though, we can just ignore them:
3116 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3117   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3118         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3119
3120 def : ConcatUndefPat<v2i64, v1i64>;
3121 def : ConcatUndefPat<v2f64, v1f64>;
3122 def : ConcatUndefPat<v4i32, v2i32>;
3123 def : ConcatUndefPat<v4f32, v2f32>;
3124 def : ConcatUndefPat<v8i16, v4i16>;
3125 def : ConcatUndefPat<v16i8, v8i8>;
3126
3127 //----------------------------------------------------------------------------
3128 // AdvSIMD across lanes instructions
3129 //----------------------------------------------------------------------------
3130
3131 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3132 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3133 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3134 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3135 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3136 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3137 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3138 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3139 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3140 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3141 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3142
3143 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3144 // If there is a sign extension after this intrinsic, consume it as smov already
3145 // performed it
3146   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3147         (i32 (SMOVvi8to32
3148           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3149             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3150           (i64 0)))>;
3151   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3152         (i32 (SMOVvi8to32
3153           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3154             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3155           (i64 0)))>;
3156 // If there is a sign extension after this intrinsic, consume it as smov already
3157 // performed it
3158 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3159         (i32 (SMOVvi8to32
3160           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3161            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3162           (i64 0)))>;
3163 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3164         (i32 (SMOVvi8to32
3165           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3166            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3167           (i64 0)))>;
3168 // If there is a sign extension after this intrinsic, consume it as smov already
3169 // performed it
3170 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3171           (i32 (SMOVvi16to32
3172            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3173             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3174            (i64 0)))>;
3175 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3176           (i32 (SMOVvi16to32
3177            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3178             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3179            (i64 0)))>;
3180 // If there is a sign extension after this intrinsic, consume it as smov already
3181 // performed it
3182 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3183         (i32 (SMOVvi16to32
3184           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3185            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3186           (i64 0)))>;
3187 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3188         (i32 (SMOVvi16to32
3189           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3190            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3191           (i64 0)))>;
3192
3193 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3194         (i32 (EXTRACT_SUBREG
3195           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3196            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3197           ssub))>;
3198 }
3199
3200 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3201 // If there is a masking operation keeping only what has been actually
3202 // generated, consume it.
3203   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3204         (i32 (EXTRACT_SUBREG
3205           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3206             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3207           ssub))>;
3208   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3209         (i32 (EXTRACT_SUBREG
3210           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3211             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3212           ssub))>;
3213 // If there is a masking operation keeping only what has been actually
3214 // generated, consume it.
3215 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3216         (i32 (EXTRACT_SUBREG
3217           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3218             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3219           ssub))>;
3220 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3221         (i32 (EXTRACT_SUBREG
3222           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3223             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3224           ssub))>;
3225
3226 // If there is a masking operation keeping only what has been actually
3227 // generated, consume it.
3228 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3229           (i32 (EXTRACT_SUBREG
3230             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3231               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3232             ssub))>;
3233 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3234           (i32 (EXTRACT_SUBREG
3235             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3236               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3237             ssub))>;
3238 // If there is a masking operation keeping only what has been actually
3239 // generated, consume it.
3240 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3241         (i32 (EXTRACT_SUBREG
3242           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3243             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3244           ssub))>;
3245 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3246         (i32 (EXTRACT_SUBREG
3247           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3248             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3249           ssub))>;
3250
3251 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3252         (i32 (EXTRACT_SUBREG
3253           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3254             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3255           ssub))>;
3256
3257 }
3258
3259 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3260   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3261         (i32 (SMOVvi16to32
3262           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3263             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3264           (i64 0)))>;
3265 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3266         (i32 (SMOVvi16to32
3267           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3268            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3269           (i64 0)))>;
3270
3271 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3272           (i32 (EXTRACT_SUBREG
3273            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3274             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3275            ssub))>;
3276 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3277         (i32 (EXTRACT_SUBREG
3278           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3279            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3280           ssub))>;
3281
3282 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3283         (i64 (EXTRACT_SUBREG
3284           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3285            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3286           dsub))>;
3287 }
3288
3289 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3290                                                 Intrinsic intOp> {
3291   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3292         (i32 (EXTRACT_SUBREG
3293           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3294             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3295           ssub))>;
3296 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3297         (i32 (EXTRACT_SUBREG
3298           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3299             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3300           ssub))>;
3301
3302 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3303           (i32 (EXTRACT_SUBREG
3304             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3305               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3306             ssub))>;
3307 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3308         (i32 (EXTRACT_SUBREG
3309           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3310             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3311           ssub))>;
3312
3313 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3314         (i64 (EXTRACT_SUBREG
3315           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3316             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3317           dsub))>;
3318 }
3319
3320 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3321 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3322 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3323           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3324
3325 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3326 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3327 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3328           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3329
3330 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3331 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3332            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3333
3334 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3335 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3336            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3337
3338 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3339 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3340            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3341
3342 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3343 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3344            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3345
3346 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3347 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3348
3349 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3350 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3351           (i64 (EXTRACT_SUBREG
3352             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3353               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3354             dsub))>;
3355 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3356 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3357           (i64 (EXTRACT_SUBREG
3358             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3359               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3360             dsub))>;
3361
3362 //------------------------------------------------------------------------------
3363 // AdvSIMD modified immediate instructions
3364 //------------------------------------------------------------------------------
3365
3366 // AdvSIMD BIC
3367 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3368 // AdvSIMD ORR
3369 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3370
3371
3372 // AdvSIMD FMOV
3373 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3374                                               "fmov", ".2d",
3375                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3376 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3377                                               "fmov", ".2s",
3378                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3379 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3380                                               "fmov", ".4s",
3381                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3382
3383 // AdvSIMD MOVI
3384
3385 // EDIT byte mask: scalar
3386 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3387 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3388                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3389 // The movi_edit node has the immediate value already encoded, so we use
3390 // a plain imm0_255 here.
3391 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3392           (MOVID imm0_255:$shift)>;
3393
3394 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3395 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3396 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3397 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3398
3399 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3400 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3401 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3402 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3403
3404 // EDIT byte mask: 2d
3405
3406 // The movi_edit node has the immediate value already encoded, so we use
3407 // a plain imm0_255 in the pattern
3408 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3409 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3410                                                 simdimmtype10,
3411                                                 "movi", ".2d",
3412                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3413
3414
3415 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3416 // Complexity is added to break a tie with a plain MOVI.
3417 let AddedComplexity = 1 in {
3418 def : Pat<(f32   fpimm0),
3419           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3420       Requires<[HasZCZ]>;
3421 def : Pat<(f64   fpimm0),
3422           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3423       Requires<[HasZCZ]>;
3424 }
3425
3426 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3427 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3428 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3429 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3430
3431 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3432 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3433 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3434 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3435
3436 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3437 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3438 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3439           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3440 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3441           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3442 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3443           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3444 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3445           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3446
3447 // EDIT per word: 2s & 4s with MSL shifter
3448 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3449                       [(set (v2i32 V64:$Rd),
3450                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3451 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3452                       [(set (v4i32 V128:$Rd),
3453                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3454
3455 // Per byte: 8b & 16b
3456 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3457                                                  "movi", ".8b",
3458                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3459 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3460                                                  "movi", ".16b",
3461                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3462
3463 // AdvSIMD MVNI
3464
3465 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3466 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3467 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3468           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3469 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3470           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3471 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3472           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3473 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3474           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3475
3476 // EDIT per word: 2s & 4s with MSL shifter
3477 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3478                       [(set (v2i32 V64:$Rd),
3479                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3480 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3481                       [(set (v4i32 V128:$Rd),
3482                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3483
3484 //----------------------------------------------------------------------------
3485 // AdvSIMD indexed element
3486 //----------------------------------------------------------------------------
3487
3488 let neverHasSideEffects = 1 in {
3489   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3490   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3491 }
3492
3493 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3494 // instruction expects the addend first, while the intrinsic expects it last.
3495
3496 // On the other hand, there are quite a few valid combinatorial options due to
3497 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3498 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3499            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3500 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3501            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3502
3503 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3504            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3505 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3506            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3507 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3508            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3509 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3510            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3511
3512 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3513   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3514   // and DUP scalar.
3515   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3516                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3517                                            VectorIndexS:$idx))),
3518             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3519   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3520                            (v2f32 (ARM64duplane32
3521                                       (v4f32 (insert_subvector undef,
3522                                                  (v2f32 (fneg V64:$Rm)),
3523                                                  (i32 0))),
3524                                       VectorIndexS:$idx)))),
3525             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3526                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3527                                VectorIndexS:$idx)>;
3528   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3529                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3530             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3531                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3532
3533   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3534   // and DUP scalar.
3535   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3536                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3537                                            VectorIndexS:$idx))),
3538             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3539                                VectorIndexS:$idx)>;
3540   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3541                            (v4f32 (ARM64duplane32
3542                                       (v4f32 (insert_subvector undef,
3543                                                  (v2f32 (fneg V64:$Rm)),
3544                                                  (i32 0))),
3545                                       VectorIndexS:$idx)))),
3546             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3547                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3548                                VectorIndexS:$idx)>;
3549   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3550                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3551             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3552                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3553
3554   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3555   // (DUPLANE from 64-bit would be trivial).
3556   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3557                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3558                                            VectorIndexD:$idx))),
3559             (FMLSv2i64_indexed
3560                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3561   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3562                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3563             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3564                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3565
3566   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3567   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3568                          (vector_extract (v4f32 (fneg V128:$Rm)),
3569                                          VectorIndexS:$idx))),
3570             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3571                 V128:$Rm, VectorIndexS:$idx)>;
3572   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3573                          (vector_extract (v2f32 (fneg V64:$Rm)),
3574                                          VectorIndexS:$idx))),
3575             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3576                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3577
3578   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3579   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3580                          (vector_extract (v2f64 (fneg V128:$Rm)),
3581                                          VectorIndexS:$idx))),
3582             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3583                 V128:$Rm, VectorIndexS:$idx)>;
3584 }
3585
3586 defm : FMLSIndexedAfterNegPatterns<
3587            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3588 defm : FMLSIndexedAfterNegPatterns<
3589            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3590
3591 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3592 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3593
3594 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3595           (FMULv2i32_indexed V64:$Rn,
3596             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3597             (i64 0))>;
3598 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3599           (FMULv4i32_indexed V128:$Rn,
3600             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3601             (i64 0))>;
3602 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3603           (FMULv2i64_indexed V128:$Rn,
3604             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3605             (i64 0))>;
3606
3607 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3608 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3609 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3610               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3611 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3612               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3613 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3614 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3615     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3616 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3617     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3618 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3619                 int_arm64_neon_smull>;
3620 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3621                                            int_arm64_neon_sqadd>;
3622 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3623                                            int_arm64_neon_sqsub>;
3624 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3625 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3626     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3627 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3628     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3629 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3630                 int_arm64_neon_umull>;
3631
3632 // A scalar sqdmull with the second operand being a vector lane can be
3633 // handled directly with the indexed instruction encoding.
3634 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3635                                           (vector_extract (v4i32 V128:$Vm),
3636                                                            VectorIndexS:$idx)),
3637           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3638
3639 //----------------------------------------------------------------------------
3640 // AdvSIMD scalar shift instructions
3641 //----------------------------------------------------------------------------
3642 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3643 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3644 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3645 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3646 // Codegen patterns for the above. We don't put these directly on the
3647 // instructions because TableGen's type inference can't handle the truth.
3648 // Having the same base pattern for fp <--> int totally freaks it out.
3649 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3650           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3651 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3652           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3653 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3654           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3655 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3656           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3657 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3658                                             vecshiftR64:$imm)),
3659           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3660 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3661                                             vecshiftR64:$imm)),
3662           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3663 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3664           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3665 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3666           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3667 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3668           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3669 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3670           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3671 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3672                                             vecshiftR64:$imm)),
3673           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3674 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3675                                             vecshiftR64:$imm)),
3676           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3677
3678 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3679 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3680 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3681                                      int_arm64_neon_sqrshrn>;
3682 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3683                                      int_arm64_neon_sqrshrun>;
3684 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3685 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3686 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3687                                      int_arm64_neon_sqshrn>;
3688 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3689                                      int_arm64_neon_sqshrun>;
3690 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3691 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3692 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3693     TriOpFrag<(add node:$LHS,
3694                    (ARM64srshri node:$MHS, node:$RHS))>>;
3695 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3696 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3697     TriOpFrag<(add node:$LHS,
3698                    (ARM64vashr node:$MHS, node:$RHS))>>;
3699 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3700                                      int_arm64_neon_uqrshrn>;
3701 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3702 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3703                                      int_arm64_neon_uqshrn>;
3704 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3705 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3706     TriOpFrag<(add node:$LHS,
3707                    (ARM64urshri node:$MHS, node:$RHS))>>;
3708 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3709 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3710     TriOpFrag<(add node:$LHS,
3711                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3712
3713 //----------------------------------------------------------------------------
3714 // AdvSIMD vector shift instructions
3715 //----------------------------------------------------------------------------
3716 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3717 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3718 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3719                                    int_arm64_neon_vcvtfxs2fp>;
3720 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3721                                          int_arm64_neon_rshrn>;
3722 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3723 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3724                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3725 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3726 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3727                                       (i32 vecshiftL64:$imm))),
3728           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3729 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3730                                          int_arm64_neon_sqrshrn>;
3731 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3732                                          int_arm64_neon_sqrshrun>;
3733 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3734 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3735 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3736                                          int_arm64_neon_sqshrn>;
3737 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3738                                          int_arm64_neon_sqshrun>;
3739 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3740 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3741                                       (i32 vecshiftR64:$imm))),
3742           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3743 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3744 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3745                  TriOpFrag<(add node:$LHS,
3746                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3747 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3748                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3749
3750 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3751 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3752                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3753 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3754                         int_arm64_neon_vcvtfxu2fp>;
3755 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3756                                          int_arm64_neon_uqrshrn>;
3757 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3758 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3759                                          int_arm64_neon_uqshrn>;
3760 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3761 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3762                 TriOpFrag<(add node:$LHS,
3763                                (ARM64urshri node:$MHS, node:$RHS))> >;
3764 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3765                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3766 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3767 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3768                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3769
3770 // SHRN patterns for when a logical right shift was used instead of arithmetic
3771 // (the immediate guarantees no sign bits actually end up in the result so it
3772 // doesn't matter).
3773 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3774           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3775 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3776           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3777 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3778           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3779
3780 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3781                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3782                                                     vecshiftR16Narrow:$imm)))),
3783           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3784                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3785 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3786                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3787                                                     vecshiftR32Narrow:$imm)))),
3788           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3789                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3790 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3791                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3792                                                     vecshiftR64Narrow:$imm)))),
3793           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3794                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3795
3796 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3797 // Anyexts are implemented as zexts.
3798 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3799 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3800 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3801 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3802 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3803 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3804 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3805 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3806 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3807 // Also match an extend from the upper half of a 128 bit source register.
3808 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3809           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3810 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3811           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3812 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3813           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3814 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3815           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3816 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3817           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3818 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3819           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3820 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3821           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3822 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3823           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3824 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3825           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3826
3827 // Vector shift sxtl aliases
3828 def : InstAlias<"sxtl.8h $dst, $src1",
3829                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3830 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3831                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3832 def : InstAlias<"sxtl.4s $dst, $src1",
3833                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3834 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3835                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3836 def : InstAlias<"sxtl.2d $dst, $src1",
3837                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3838 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3839                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3840
3841 // Vector shift sxtl2 aliases
3842 def : InstAlias<"sxtl2.8h $dst, $src1",
3843                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3844 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3845                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3846 def : InstAlias<"sxtl2.4s $dst, $src1",
3847                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3848 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3849                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3850 def : InstAlias<"sxtl2.2d $dst, $src1",
3851                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3852 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3853                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3854
3855 // Vector shift uxtl aliases
3856 def : InstAlias<"uxtl.8h $dst, $src1",
3857                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3858 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3859                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3860 def : InstAlias<"uxtl.4s $dst, $src1",
3861                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3862 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3863                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3864 def : InstAlias<"uxtl.2d $dst, $src1",
3865                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3866 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3867                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3868
3869 // Vector shift uxtl2 aliases
3870 def : InstAlias<"uxtl2.8h $dst, $src1",
3871                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3872 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3873                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3874 def : InstAlias<"uxtl2.4s $dst, $src1",
3875                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3876 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3877                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3878 def : InstAlias<"uxtl2.2d $dst, $src1",
3879                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3880 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3881                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3882
3883 // If an integer is about to be converted to a floating point value,
3884 // just load it on the floating point unit.
3885 // These patterns are more complex because floating point loads do not
3886 // support sign extension.
3887 // The sign extension has to be explicitly added and is only supported for
3888 // one step: byte-to-half, half-to-word, word-to-doubleword.
3889 // SCVTF GPR -> FPR is 9 cycles.
3890 // SCVTF FPR -> FPR is 4 cyclces.
3891 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3892 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3893 // and still being faster.
3894 // However, this is not good for code size.
3895 // 8-bits -> float. 2 sizes step-up.
3896 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3897            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3898                               (SSHLLv4i16_shift
3899                                 (f64
3900                                   (EXTRACT_SUBREG
3901                                     (SSHLLv8i8_shift
3902                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3903                                                   (LDRBro ro_indexed8:$addr),
3904                                                   bsub),
3905                                      0),
3906                                    dsub)),
3907                                0),
3908                            ssub)))>, Requires<[NotForCodeSize]>;
3909 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3910            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3911                               (SSHLLv4i16_shift
3912                                 (f64
3913                                   (EXTRACT_SUBREG
3914                                     (SSHLLv8i8_shift
3915                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3916                                                   (LDRBui am_indexed8:$addr),
3917                                                   bsub),
3918                                      0),
3919                                    dsub)),
3920                                0),
3921                            ssub)))>, Requires<[NotForCodeSize]>;
3922 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3923            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3924                               (SSHLLv4i16_shift
3925                                 (f64
3926                                   (EXTRACT_SUBREG
3927                                     (SSHLLv8i8_shift
3928                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3929                                                   (LDURBi am_unscaled8:$addr),
3930                                                   bsub),
3931                                      0),
3932                                    dsub)),
3933                                0),
3934                            ssub)))>, Requires<[NotForCodeSize]>;
3935 // 16-bits -> float. 1 size step-up.
3936 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3937            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3938                               (SSHLLv4i16_shift
3939                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3940                                                (LDRHro ro_indexed16:$addr),
3941                                                hsub),
3942                                0),
3943                            ssub)))>, Requires<[NotForCodeSize]>;
3944 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3945            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3946                               (SSHLLv4i16_shift
3947                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3948                                                (LDRHui am_indexed16:$addr),
3949                                                hsub),
3950                                0),
3951                            ssub)))>, Requires<[NotForCodeSize]>;
3952 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3953            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3954                               (SSHLLv4i16_shift
3955                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3956                                                (LDURHi am_unscaled16:$addr),
3957                                                hsub),
3958                                0),
3959                            ssub)))>, Requires<[NotForCodeSize]>;
3960 // 32-bits to 32-bits are handled in target specific dag combine:
3961 // performIntToFpCombine.
3962 // 64-bits integer to 32-bits floating point, not possible with
3963 // SCVTF on floating point registers (both source and destination
3964 // must have the same size).
3965
3966 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3967 // 8-bits -> double. 3 size step-up: give up.
3968 // 16-bits -> double. 2 size step.
3969 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3970            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3971                               (SSHLLv2i32_shift
3972                                  (f64
3973                                   (EXTRACT_SUBREG
3974                                     (SSHLLv4i16_shift
3975                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3976                                                   (LDRHro ro_indexed16:$addr),
3977                                                   hsub),
3978                                      0),
3979                                    dsub)),
3980                                0),
3981                              dsub)))>, Requires<[NotForCodeSize]>;
3982 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3983            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3984                                (SSHLLv2i32_shift
3985                                  (f64
3986                                    (EXTRACT_SUBREG
3987                                      (SSHLLv4i16_shift
3988                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3989                                                   (LDRHui am_indexed16:$addr),
3990                                                   hsub),
3991                                       0),
3992                                     dsub)),
3993                                  0),
3994                               dsub)))>, Requires<[NotForCodeSize]>;
3995 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3996            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3997                               (SSHLLv2i32_shift
3998                                 (f64
3999                                   (EXTRACT_SUBREG
4000                                     (SSHLLv4i16_shift
4001                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4002                                                   (LDURHi am_unscaled16:$addr),
4003                                                   hsub),
4004                                       0),
4005                                    dsub)),
4006                                0),
4007                              dsub)))>, Requires<[NotForCodeSize]>;
4008 // 32-bits -> double. 1 size step-up.
4009 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4010            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4011                               (SSHLLv2i32_shift
4012                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4013                                                (LDRSro ro_indexed32:$addr),
4014                                                ssub),
4015                                0),
4016                              dsub)))>, Requires<[NotForCodeSize]>;
4017 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4018            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4019                               (SSHLLv2i32_shift
4020                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4021                                                (LDRSui am_indexed32:$addr),
4022                                                ssub),
4023                                0),
4024                              dsub)))>, Requires<[NotForCodeSize]>;
4025 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4026            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4027                               (SSHLLv2i32_shift
4028                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4029                                                (LDURSi am_unscaled32:$addr),
4030                                                ssub),
4031                                0),
4032                              dsub)))>, Requires<[NotForCodeSize]>;
4033 // 64-bits -> double are handled in target specific dag combine:
4034 // performIntToFpCombine.
4035
4036
4037 //----------------------------------------------------------------------------
4038 // AdvSIMD Load-Store Structure
4039 //----------------------------------------------------------------------------
4040 defm LD1 : SIMDLd1Multiple<"ld1">;
4041 defm LD2 : SIMDLd2Multiple<"ld2">;
4042 defm LD3 : SIMDLd3Multiple<"ld3">;
4043 defm LD4 : SIMDLd4Multiple<"ld4">;
4044
4045 defm ST1 : SIMDSt1Multiple<"st1">;
4046 defm ST2 : SIMDSt2Multiple<"st2">;
4047 defm ST3 : SIMDSt3Multiple<"st3">;
4048 defm ST4 : SIMDSt4Multiple<"st4">;
4049
4050 class Ld1Pat<ValueType ty, Instruction INST>
4051   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4052
4053 def : Ld1Pat<v16i8, LD1Onev16b>;
4054 def : Ld1Pat<v8i16, LD1Onev8h>;
4055 def : Ld1Pat<v4i32, LD1Onev4s>;
4056 def : Ld1Pat<v2i64, LD1Onev2d>;
4057 def : Ld1Pat<v8i8,  LD1Onev8b>;
4058 def : Ld1Pat<v4i16, LD1Onev4h>;
4059 def : Ld1Pat<v2i32, LD1Onev2s>;
4060 def : Ld1Pat<v1i64, LD1Onev1d>;
4061
4062 class St1Pat<ValueType ty, Instruction INST>
4063   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4064         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4065
4066 def : St1Pat<v16i8, ST1Onev16b>;
4067 def : St1Pat<v8i16, ST1Onev8h>;
4068 def : St1Pat<v4i32, ST1Onev4s>;
4069 def : St1Pat<v2i64, ST1Onev2d>;
4070 def : St1Pat<v8i8,  ST1Onev8b>;
4071 def : St1Pat<v4i16, ST1Onev4h>;
4072 def : St1Pat<v2i32, ST1Onev2s>;
4073 def : St1Pat<v1i64, ST1Onev1d>;
4074
4075 //---
4076 // Single-element
4077 //---
4078
4079 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4080 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4081 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4082 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4083 let mayLoad = 1, neverHasSideEffects = 1 in {
4084 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4085 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4086 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4087 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4088 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4089 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4090 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4091 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4092 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4093 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4094 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4095 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4096 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4097 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4098 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4099 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4100 }
4101
4102 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4103           (LD1Rv8b am_simdnoindex:$vaddr)>;
4104 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4105           (LD1Rv16b am_simdnoindex:$vaddr)>;
4106 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4107           (LD1Rv4h am_simdnoindex:$vaddr)>;
4108 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4109           (LD1Rv8h am_simdnoindex:$vaddr)>;
4110 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4111           (LD1Rv2s am_simdnoindex:$vaddr)>;
4112 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4113           (LD1Rv4s am_simdnoindex:$vaddr)>;
4114 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4115           (LD1Rv2d am_simdnoindex:$vaddr)>;
4116 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4117           (LD1Rv1d am_simdnoindex:$vaddr)>;
4118 // Grab the floating point version too
4119 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4120           (LD1Rv2s am_simdnoindex:$vaddr)>;
4121 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4122           (LD1Rv4s am_simdnoindex:$vaddr)>;
4123 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4124           (LD1Rv2d am_simdnoindex:$vaddr)>;
4125 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4126           (LD1Rv1d am_simdnoindex:$vaddr)>;
4127
4128 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4129                     ValueType VTy, ValueType STy, Instruction LD1>
4130   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4131            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4132         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4133
4134 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4135 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4136 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4137 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4138 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4139 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4140
4141 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4142                    ValueType VTy, ValueType STy, Instruction LD1>
4143   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4144            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4145         (EXTRACT_SUBREG
4146             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4147                           VecIndex:$idx, am_simdnoindex:$vaddr),
4148             dsub)>;
4149
4150 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4151 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4152 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4153 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4154
4155
4156 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4157 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4158 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4159 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4160
4161 // Stores
4162 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4163 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4164 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4165 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4166
4167 let AddedComplexity = 8 in
4168 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4169                     ValueType VTy, ValueType STy, Instruction ST1>
4170   : Pat<(scalar_store
4171              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4172              am_simdnoindex:$vaddr),
4173         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4174
4175 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4176 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4177 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4178 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4179 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4180 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4181
4182 let AddedComplexity = 8 in
4183 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4184                    ValueType VTy, ValueType STy, Instruction ST1>
4185   : Pat<(scalar_store
4186              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4187              am_simdnoindex:$vaddr),
4188         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4189              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4190
4191 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4192 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4193 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4194 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4195
4196 let mayStore = 1, neverHasSideEffects = 1 in {
4197 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4198 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4199 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4200 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4201 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4202 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4203 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4204 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4205 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4206 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4207 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4208 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4209 }
4210
4211 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4212 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4213 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4214 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4215
4216 //----------------------------------------------------------------------------
4217 // Crypto extensions
4218 //----------------------------------------------------------------------------
4219
4220 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4221 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4222 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4223 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4224
4225 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4226 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4227 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4228 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4229 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4230 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4231 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4232
4233 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4234 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4235 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4236
4237 //----------------------------------------------------------------------------
4238 // Compiler-pseudos
4239 //----------------------------------------------------------------------------
4240 // FIXME: Like for X86, these should go in their own separate .td file.
4241
4242 // Any instruction that defines a 32-bit result leaves the high half of the
4243 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4244 // be copying from a truncate. But any other 32-bit operation will zero-extend
4245 // up to 64 bits.
4246 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4247 def def32 : PatLeaf<(i32 GPR32:$src), [{
4248   return N->getOpcode() != ISD::TRUNCATE &&
4249          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4250          N->getOpcode() != ISD::CopyFromReg;
4251 }]>;
4252
4253 // In the case of a 32-bit def that is known to implicitly zero-extend,
4254 // we can use a SUBREG_TO_REG.
4255 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4256
4257 // For an anyext, we don't care what the high bits are, so we can perform an
4258 // INSERT_SUBREF into an IMPLICIT_DEF.
4259 def : Pat<(i64 (anyext GPR32:$src)),
4260           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4261
4262 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4263 // instruction (UBFM) on the enclosing super-reg.
4264 def : Pat<(i64 (zext GPR32:$src)),
4265  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4266
4267 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4268 // containing super-reg.
4269 def : Pat<(i64 (sext GPR32:$src)),
4270    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4271 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4272 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4273 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4274 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4275 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4276 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4277 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4278
4279 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4280           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4281                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4282 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4283           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4284                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4285
4286 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4287           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4288                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4289 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4290           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4291                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4292
4293 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4294           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4295                    (i64 (i64shift_a        imm0_63:$imm)),
4296                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4297
4298 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4299 // AddedComplexity for the following patterns since we want to match sext + sra
4300 // patterns before we attempt to match a single sra node.
4301 let AddedComplexity = 20 in {
4302 // We support all sext + sra combinations which preserve at least one bit of the
4303 // original value which is to be sign extended. E.g. we support shifts up to
4304 // bitwidth-1 bits.
4305 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4306           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4307 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4308           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4309
4310 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4311           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4312 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4313           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4314
4315 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4316           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4317                    (i64 imm0_31:$imm), 31)>;
4318 } // AddedComplexity = 20
4319
4320 // To truncate, we can simply extract from a subregister.
4321 def : Pat<(i32 (trunc GPR64sp:$src)),
4322           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4323
4324 // __builtin_trap() uses the BRK instruction on ARM64.
4325 def : Pat<(trap), (BRK 1)>;
4326
4327 // Conversions within AdvSIMD types in the same register size are free.
4328
4329 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4330 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4331 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4332 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4333 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4334 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4335
4336 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4337 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4338 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4339 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4340 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4341 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4342
4343 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4344 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4345 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4346 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4347 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4348 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4349
4350 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4351 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4352 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4353 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4354 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4355 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4356
4357 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4358 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4359 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4360 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4361 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4362 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4363
4364 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4365 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4366 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4367 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4368 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4369 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4370
4371 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4372 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4373 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4374 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4375 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4376 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4377
4378
4379 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4380 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4381 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4382 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4383 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4384
4385 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4386 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4387 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4388 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4389 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4390 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4391
4392 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4393 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4394 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4395 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4396 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4397 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4398
4399 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4400 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4401 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4402 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4403 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4404 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4405
4406 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4407 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4408 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4409 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4410 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4411 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4412
4413 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4414 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4415 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4416 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4417 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4418 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4419
4420 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4421 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4422 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4423 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4424 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4425 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4426
4427 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4428           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4429 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4430           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4431 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4432           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4433 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4434           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4435
4436 // A 64-bit subvector insert to the first 128-bit vector position
4437 // is a subregister copy that needs no instruction.
4438 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4439           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4440 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4441           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4442 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4443           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4444 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4445           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4446 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4447           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4448 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4449           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4450
4451 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4452 // or v2f32.
4453 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4454                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4455            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4456 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4457                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4458            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4459     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4460     // so we match on v4f32 here, not v2f32. This will also catch adding
4461     // the low two lanes of a true v4f32 vector.
4462 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4463                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4464           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4465
4466 // Scalar 64-bit shifts in FPR64 registers.
4467 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4468           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4469 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4470           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4471 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4472           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4473 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4474           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4475
4476 // Tail call return handling. These are all compiler pseudo-instructions,
4477 // so no encoding information or anything like that.
4478 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4479   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4480   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4481 }
4482
4483 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4484 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4485 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4486
4487 include "ARM64InstrAtomics.td"