lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto          : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23
  24 //===----------------------------------------------------------------------===//
  25 // ARM64-specific DAG Nodes.
  26 //
  27
  28 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  29 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  30                                               [SDTCisSameAs<0, 2>,
  31                                                SDTCisSameAs<0, 3>,
  32                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  33
  34 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  35 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  36                                             [SDTCisSameAs<0, 1>,
  37                                              SDTCisSameAs<0, 2>,
  38                                              SDTCisInt<0>,
  39                                              SDTCisVT<3, i32>]>;
  40
  41 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  42 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  43                                             [SDTCisSameAs<0, 2>,
  44                                              SDTCisSameAs<0, 3>,
  45                                              SDTCisInt<0>,
  46                                              SDTCisVT<1, i32>,
  47                                              SDTCisVT<4, i32>]>;
  48
  49 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  50                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  51                                       SDTCisVT<2, i32>]>;
  52 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  53 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  54                                         SDTCisVT<2, OtherVT>]>;
  55
  56
  57 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  58                                    [SDTCisSameAs<0, 1>,
  59                                     SDTCisSameAs<0, 2>,
  60                                     SDTCisInt<3>,
  61                                     SDTCisVT<4, i32>]>;
  62 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  63                                    [SDTCisFP<0>,
  64                                     SDTCisSameAs<0, 1>]>;
  65 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  66 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  67 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  68                                           SDTCisSameAs<0, 1>,
  69                                           SDTCisSameAs<0, 2>]>;
  70 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  71 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  72 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisInt<2>, SDTCisInt<3>]>;
  74 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  75 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  76                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  77 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  78
  79 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  80 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  81 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  82 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  83                                            SDTCisSameAs<0,2>]>;
  84 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  85                                            SDTCisSameAs<0,2>,
  86                                            SDTCisSameAs<0,3>]>;
  87 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  88 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  89
  90 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  91
  92 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  93                                                  SDTCisPtrTy<1>]>;
  94 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  95                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  96                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  97                                          SDTCisSameAs<1, 4>]>;
  98
  99
 100 // Node definitions.
 101 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
 102 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
 103 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
 104 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
 105                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 106                                 [SDNPHasChain, SDNPOutGlue]>;
 107 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 108                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 109                                                SDTCisVT<1, i32> ]>,
 110                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 111 def ARM64call          : SDNode<"ARM64ISD::CALL",
 112                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 113                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                  SDNPVariadic]>;
 115 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 116                                 [SDNPHasChain]>;
 117 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 118                                 [SDNPHasChain]>;
 119 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 120                                 [SDNPHasChain]>;
 121 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 122                                 [SDNPHasChain]>;
 123 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 124                                 [SDNPHasChain]>;
 125
 126
 127 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 128 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 129 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 130 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 131 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 132                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 133 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 134 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 135 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 136                             [SDNPCommutative]>;
 137 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 138 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 139                             [SDNPCommutative]>;
 140 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 141 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 142
 143 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 144
 145 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 146
 147 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 148 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 149
 150 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 151 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 152 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 153 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 154 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 155
 156 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 157 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 158 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 159 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 160 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 161 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 162
 163 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 164 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 165 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 166 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 167 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 168 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 169 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 170
 171 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 172 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 173 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 174 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 175
 176 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 177 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 178 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 179 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 180 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 181 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 182 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 183 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 184
 185 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 186 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 187 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 188
 189 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 190 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 191 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 192 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 193 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 194
 195 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 196 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 197 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 198
 199 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 200 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 201 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 202 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 203 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 204 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 205                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 206
 207 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 208 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 209 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 210 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 211 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 212
 213 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 214 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 215
 216 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 217
 218 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 219                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 220
 221 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 222                                [SDNPHasChain, SDNPSideEffect]>;
 223
 224 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 225 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 226
 227 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 228                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 229                                 SDNPVariadic]>;
 230
 231 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 232
 233
 234 //===----------------------------------------------------------------------===//
 235
 236 //===----------------------------------------------------------------------===//
 237
 238 // ARM64 Instruction Predicate Definitions.
 239 //
 240 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 241 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 242 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 243 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 244 def ForCodeSize   : Predicate<"ForCodeSize">;
 245 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 246
 247 include "ARM64InstrFormats.td"
 248
 249 //===----------------------------------------------------------------------===//
 250
 251 //===----------------------------------------------------------------------===//
 252 // Miscellaneous instructions.
 253 //===----------------------------------------------------------------------===//
 254
 255 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 256 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 257                               [(ARM64callseq_start timm:$amt)]>;
 258 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 259                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 260 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 261
 262 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 263 // FIXME: The following pseudo instructions are only needed because remat
 264 // cannot handle multiple instructions.  When that changes, they can be
 265 // removed, along with the ARM64Wrapper node.
 266
 267 let AddedComplexity = 10 in
 268 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 269                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 270               Sched<[WriteLDAdr]>;
 271
 272 // The MOVaddr instruction should match only when the add is not folded
 273 // into a load or store address.
 274 def MOVaddr
 275     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 276              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 277                                             tglobaladdr:$low))]>,
 278       Sched<[WriteAdrAdr]>;
 279 def MOVaddrJT
 280     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 281              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 282                                              tjumptable:$low))]>,
 283       Sched<[WriteAdrAdr]>;
 284 def MOVaddrCP
 285     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 286              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 287                                              tconstpool:$low))]>,
 288       Sched<[WriteAdrAdr]>;
 289 def MOVaddrBA
 290     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 291              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 292                                              tblockaddress:$low))]>,
 293       Sched<[WriteAdrAdr]>;
 294 def MOVaddrTLS
 295     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 296              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 297                                             tglobaltlsaddr:$low))]>,
 298       Sched<[WriteAdrAdr]>;
 299 def MOVaddrEXT
 300     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 301              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 302                                             texternalsym:$low))]>,
 303       Sched<[WriteAdrAdr]>;
 304
 305 } // isReMaterializable, isCodeGenOnly
 306
 307 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 308           (LOADgot tglobaltlsaddr:$addr)>;
 309
 310 def : Pat<(ARM64LOADgot texternalsym:$addr),
 311           (LOADgot texternalsym:$addr)>;
 312
 313 def : Pat<(ARM64LOADgot tconstpool:$addr),
 314           (LOADgot tconstpool:$addr)>;
 315
 316 //===----------------------------------------------------------------------===//
 317 // System instructions.
 318 //===----------------------------------------------------------------------===//
 319
 320 def HINT  : HintI<"hint">;
 321 def : InstAlias<"nop",  (HINT 0b000)>;
 322 def : InstAlias<"yield",(HINT 0b001)>;
 323 def : InstAlias<"wfe",  (HINT 0b010)>;
 324 def : InstAlias<"wfi",  (HINT 0b011)>;
 325 def : InstAlias<"sev",  (HINT 0b100)>;
 326 def : InstAlias<"sevl", (HINT 0b101)>;
 327
 328   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 329 let mayLoad = 1, mayStore = 1 in
 330 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 331
 332 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 333 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 334 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 335 def : InstAlias<"clrex", (CLREX 0xf)>;
 336 def : InstAlias<"isb", (ISB 0xf)>;
 337
 338 def MRS    : MRSI;
 339 def MSR    : MSRI;
 340 def MSRcpsr: MSRcpsrI;
 341
 342 // The thread pointer (on Linux, at least, where this has been implemented) is
 343 // TPIDR_EL0.
 344 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 345
 346 // Generic system instructions
 347 def SYSxt  : SystemXtI<0, "sys">;
 348 def SYSLxt : SystemLXtI<1, "sysl">;
 349
 350 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 351                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 352                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 353
 354 //===----------------------------------------------------------------------===//
 355 // Move immediate instructions.
 356 //===----------------------------------------------------------------------===//
 357
 358 defm MOVK : InsertImmediate<0b11, "movk">;
 359 defm MOVN : MoveImmediate<0b00, "movn">;
 360
 361 let PostEncoderMethod = "fixMOVZ" in
 362 defm MOVZ : MoveImmediate<0b10, "movz">;
 363
 364 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 365 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 366 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 367 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 368 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 369 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 370
 371 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 373 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 374 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 375
 376 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 377 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 378 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 379 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 380
 381 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 382 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 383 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 384 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 385
 386 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 387 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 388 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 389
 390 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 391 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 392 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 393
 394 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 395     isAsCheapAsAMove = 1 in {
 396 // FIXME: The following pseudo instructions are only needed because remat
 397 // cannot handle multiple instructions.  When that changes, we can select
 398 // directly to the real instructions and get rid of these pseudos.
 399
 400 def MOVi32imm
 401     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 402              [(set GPR32:$dst, imm:$src)]>,
 403       Sched<[WriteImm]>;
 404 def MOVi64imm
 405     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 406              [(set GPR64:$dst, imm:$src)]>,
 407       Sched<[WriteImm]>;
 408 } // isReMaterializable, isCodeGenOnly
 409
 410 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 411 // eventual expansion code fewer bits to worry about getting right. Marshalling
 412 // the types is a little tricky though:
 413 def i64imm_32bit : ImmLeaf<i64, [{
 414   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 415 }]>;
 416
 417 def trunc_imm : SDNodeXForm<imm, [{
 418   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 419 }]>;
 420
 421 def : Pat<(i64 i64imm_32bit:$src),
 422           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 423
 424 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 425 // sequences.
 426 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 427                              tglobaladdr:$g1, tglobaladdr:$g0),
 428           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 429                                   tglobaladdr:$g2, 32),
 430                           tglobaladdr:$g1, 16),
 431                   tglobaladdr:$g0, 0)>;
 432
 433 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 434                              tblockaddress:$g1, tblockaddress:$g0),
 435           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 436                                   tblockaddress:$g2, 32),
 437                           tblockaddress:$g1, 16),
 438                   tblockaddress:$g0, 0)>;
 439
 440 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 441                              tconstpool:$g1, tconstpool:$g0),
 442           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 443                                   tconstpool:$g2, 32),
 444                           tconstpool:$g1, 16),
 445                   tconstpool:$g0, 0)>;
 446
 447 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 448                              tjumptable:$g1, tjumptable:$g0),
 449           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 450                                   tjumptable:$g2, 32),
 451                           tjumptable:$g1, 16),
 452                   tjumptable:$g0, 0)>;
 453
 454
 455 //===----------------------------------------------------------------------===//
 456 // Arithmetic instructions.
 457 //===----------------------------------------------------------------------===//
 458
 459 // Add/subtract with carry.
 460 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 461 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 462
 463 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 464 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 465 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 466 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 467
 468 // Add/subtract
 469 defm ADD : AddSub<0, "add", add>;
 470 defm SUB : AddSub<1, "sub">;
 471
 472 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 473 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 474
 475 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 476 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 477           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 478 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 479           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 480 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 481           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 482 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 483           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 484 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 485           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 486 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 487           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 488 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 489           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 490 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 491           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 492
 493 // Because of the immediate format for add/sub-imm instructions, the
 494 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 495 //  These patterns capture that transformation.
 496 let AddedComplexity = 1 in {
 497 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 498           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 499 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 500           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 501 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 502           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 503 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 504           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 505 }
 506
 507 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 508 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 509 def : InstAlias<"neg $dst, $src, $shift",
 510                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 511 def : InstAlias<"neg $dst, $src, $shift",
 512                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 513
 514 // Because of the immediate format for add/sub-imm instructions, the
 515 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 516 //  These patterns capture that transformation.
 517 let AddedComplexity = 1 in {
 518 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 519           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 520 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 521           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 522 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 523           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 524 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 525           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 526 }
 527
 528 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 529 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 530 def : InstAlias<"negs $dst, $src, $shift",
 531                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 532 def : InstAlias<"negs $dst, $src, $shift",
 533                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 534
 535 // Unsigned/Signed divide
 536 defm UDIV : Div<0, "udiv", udiv>;
 537 defm SDIV : Div<1, "sdiv", sdiv>;
 538 let isCodeGenOnly = 1 in {
 539 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 540 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 541 }
 542
 543 // Variable shift
 544 defm ASRV : Shift<0b10, "asrv", sra>;
 545 defm LSLV : Shift<0b00, "lslv", shl>;
 546 defm LSRV : Shift<0b01, "lsrv", srl>;
 547 defm RORV : Shift<0b11, "rorv", rotr>;
 548
 549 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 550 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 551 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 552 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 553 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 554 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 555 def : ShiftAlias<"ror", RORVWr, GPR32>;
 556 def : ShiftAlias<"ror", RORVXr, GPR64>;
 557
 558 // Multiply-add
 559 let AddedComplexity = 7 in {
 560 defm MADD : MulAccum<0, "madd", add>;
 561 defm MSUB : MulAccum<1, "msub", sub>;
 562
 563 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 564           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 565 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 566           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 567
 568 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 569           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 570 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 571           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 572 } // AddedComplexity = 7
 573
 574 let AddedComplexity = 5 in {
 575 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 576 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 577 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 578 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 579
 580 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 581           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 582 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 583           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 584
 585 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 586           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 587 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 588           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 589 } // AddedComplexity = 5
 590
 591 def : MulAccumWAlias<"mul", MADDWrrr>;
 592 def : MulAccumXAlias<"mul", MADDXrrr>;
 593 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 594 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 595 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 596 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 597 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 598 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 599
 600 // Multiply-high
 601 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 602 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 603
 604 // CRC32
 605 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 606 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 607 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 608 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 609
 610 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 611 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 612 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 613 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 614
 615
 616 //===----------------------------------------------------------------------===//
 617 // Logical instructions.
 618 //===----------------------------------------------------------------------===//
 619
 620 // (immediate)
 621 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 622 defm AND  : LogicalImm<0b00, "and", and>;
 623 defm EOR  : LogicalImm<0b10, "eor", xor>;
 624 defm ORR  : LogicalImm<0b01, "orr", or>;
 625
 626 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 627                                           logical_imm32:$imm)>;
 628 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 629                                           logical_imm64:$imm)>;
 630
 631
 632 // (register)
 633 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 634 defm BICS : LogicalRegS<0b11, 1, "bics",
 635                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 636 defm AND  : LogicalReg<0b00, 0, "and", and>;
 637 defm BIC  : LogicalReg<0b00, 1, "bic",
 638                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 639 defm EON  : LogicalReg<0b10, 1, "eon",
 640                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 641 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 642 defm ORN  : LogicalReg<0b01, 1, "orn",
 643                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 644 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 645
 646 def : InstAlias<"tst $src1, $src2",
 647                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 648 def : InstAlias<"tst $src1, $src2",
 649                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 650
 651 def : InstAlias<"tst $src1, $src2",
 652                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 653 def : InstAlias<"tst $src1, $src2",
 654                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 655
 656 def : InstAlias<"tst $src1, $src2, $sh",
 657                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 658 def : InstAlias<"tst $src1, $src2, $sh",
 659                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 660
 661 def : InstAlias<"mvn $Wd, $Wm",
 662                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 663 def : InstAlias<"mvn $Xd, $Xm",
 664                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 665
 666 def : InstAlias<"mvn $Wd, $Wm, $sh",
 667                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 668 def : InstAlias<"mvn $Xd, $Xm, $sh",
 669                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 670
 671 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 672 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 673
 674
 675 //===----------------------------------------------------------------------===//
 676 // One operand data processing instructions.
 677 //===----------------------------------------------------------------------===//
 678
 679 defm CLS    : OneOperandData<0b101, "cls">;
 680 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 681 defm RBIT   : OneOperandData<0b000, "rbit">;
 682 def  REV16Wr : OneWRegData<0b001, "rev16",
 683                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 684 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 685
 686 def : Pat<(cttz GPR32:$Rn),
 687           (CLZWr (RBITWr GPR32:$Rn))>;
 688 def : Pat<(cttz GPR64:$Rn),
 689           (CLZXr (RBITXr GPR64:$Rn))>;
 690 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 691                 (i32 1))),
 692           (CLSWr GPR32:$Rn)>;
 693 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 694                 (i64 1))),
 695           (CLSXr GPR64:$Rn)>;
 696
 697 // Unlike the other one operand instructions, the instructions with the "rev"
 698 // mnemonic do *not* just different in the size bit, but actually use different
 699 // opcode bits for the different sizes.
 700 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 701 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 702 def REV32Xr : OneXRegData<0b010, "rev32",
 703                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 704
 705 // The bswap commutes with the rotr so we want a pattern for both possible
 706 // orders.
 707 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 708 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 709
 710 //===----------------------------------------------------------------------===//
 711 // Bitfield immediate extraction instruction.
 712 //===----------------------------------------------------------------------===//
 713 let neverHasSideEffects = 1 in
 714 defm EXTR : ExtractImm<"extr">;
 715 def : InstAlias<"ror $dst, $src, $shift",
 716             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 717 def : InstAlias<"ror $dst, $src, $shift",
 718             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 719
 720 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 721           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 722 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 723           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 724
 725 //===----------------------------------------------------------------------===//
 726 // Other bitfield immediate instructions.
 727 //===----------------------------------------------------------------------===//
 728 let neverHasSideEffects = 1 in {
 729 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 730 defm SBFM : BitfieldImm<0b00, "sbfm">;
 731 defm UBFM : BitfieldImm<0b10, "ubfm">;
 732 }
 733
 734 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 735   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 736   return CurDAG->getTargetConstant(enc, MVT::i64);
 737 }]>;
 738
 739 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 740   uint64_t enc = 31 - N->getZExtValue();
 741   return CurDAG->getTargetConstant(enc, MVT::i64);
 742 }]>;
 743
 744 // min(7, 31 - shift_amt)
 745 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 746   uint64_t enc = 31 - N->getZExtValue();
 747   enc = enc > 7 ? 7 : enc;
 748   return CurDAG->getTargetConstant(enc, MVT::i64);
 749 }]>;
 750
 751 // min(15, 31 - shift_amt)
 752 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 753   uint64_t enc = 31 - N->getZExtValue();
 754   enc = enc > 15 ? 15 : enc;
 755   return CurDAG->getTargetConstant(enc, MVT::i64);
 756 }]>;
 757
 758 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 759   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 760   return CurDAG->getTargetConstant(enc, MVT::i64);
 761 }]>;
 762
 763 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 764   uint64_t enc = 63 - N->getZExtValue();
 765   return CurDAG->getTargetConstant(enc, MVT::i64);
 766 }]>;
 767
 768 // min(7, 63 - shift_amt)
 769 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 770   uint64_t enc = 63 - N->getZExtValue();
 771   enc = enc > 7 ? 7 : enc;
 772   return CurDAG->getTargetConstant(enc, MVT::i64);
 773 }]>;
 774
 775 // min(15, 63 - shift_amt)
 776 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 777   uint64_t enc = 63 - N->getZExtValue();
 778   enc = enc > 15 ? 15 : enc;
 779   return CurDAG->getTargetConstant(enc, MVT::i64);
 780 }]>;
 781
 782 // min(31, 63 - shift_amt)
 783 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 784   uint64_t enc = 63 - N->getZExtValue();
 785   enc = enc > 31 ? 31 : enc;
 786   return CurDAG->getTargetConstant(enc, MVT::i64);
 787 }]>;
 788
 789 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 790           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 791                               (i64 (i32shift_b imm0_31:$imm)))>;
 792 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 793           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 794                               (i64 (i64shift_b imm0_63:$imm)))>;
 795
 796 let AddedComplexity = 10 in {
 797 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 798           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 799 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 800           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 801 }
 802
 803 def : InstAlias<"asr $dst, $src, $shift",
 804                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 805 def : InstAlias<"asr $dst, $src, $shift",
 806                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 807 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 808 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 809 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 810 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 811 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 812
 813 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 814           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 815 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 816           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 817
 818 def : InstAlias<"lsr $dst, $src, $shift",
 819                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 820 def : InstAlias<"lsr $dst, $src, $shift",
 821                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 822 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 823 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 824 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 825 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 826 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 827
 828 //===----------------------------------------------------------------------===//
 829 // Conditionally set flags instructions.
 830 //===----------------------------------------------------------------------===//
 831 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 832 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 833
 834 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 835 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 836
 837 //===----------------------------------------------------------------------===//
 838 // Conditional select instructions.
 839 //===----------------------------------------------------------------------===//
 840 defm CSEL  : CondSelect<0, 0b00, "csel">;
 841
 842 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 843 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 844 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 845 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 846
 847 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 848           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 849 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 850           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 851 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 852           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 853 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 854           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 855 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 856           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 857 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 858           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 859
 860 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 861           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 862 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 863           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 864 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 865           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 866 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 867           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 868
 869 // The inverse of the condition code from the alias instruction is what is used
 870 // in the aliased instruction. The parser all ready inverts the condition code
 871 // for these aliases.
 872 // FIXME: Is this the correct way to handle these aliases?
 873 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 874 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 875
 876 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 877 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 878
 879 def : InstAlias<"cinc $dst, $src, $cc",
 880                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 881 def : InstAlias<"cinc $dst, $src, $cc",
 882                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 883
 884 def : InstAlias<"cinv $dst, $src, $cc",
 885                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 886 def : InstAlias<"cinv $dst, $src, $cc",
 887                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 888
 889 def : InstAlias<"cneg $dst, $src, $cc",
 890                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 891 def : InstAlias<"cneg $dst, $src, $cc",
 892                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 893
 894 //===----------------------------------------------------------------------===//
 895 // PC-relative instructions.
 896 //===----------------------------------------------------------------------===//
 897 let isReMaterializable = 1 in {
 898 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 899 def ADR  : ADRI<0, "adr", adrlabel, []>;
 900 } // neverHasSideEffects = 1
 901
 902 def ADRP : ADRI<1, "adrp", adrplabel,
 903                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 904 } // isReMaterializable = 1
 905
 906 // page address of a constant pool entry, block address
 907 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 908 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 909
 910 //===----------------------------------------------------------------------===//
 911 // Unconditional branch (register) instructions.
 912 //===----------------------------------------------------------------------===//
 913
 914 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 915 def RET  : BranchReg<0b0010, "ret", []>;
 916 def DRPS : SpecialReturn<0b0101, "drps">;
 917 def ERET : SpecialReturn<0b0100, "eret">;
 918 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 919
 920 // Default to the LR register.
 921 def : InstAlias<"ret", (RET LR)>;
 922
 923 let isCall = 1, Defs = [LR], Uses = [SP] in {
 924 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 925 } // isCall
 926
 927 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 928 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 929 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 930
 931 // Create a separate pseudo-instruction for codegen to use so that we don't
 932 // flag lr as used in every function. It'll be restored before the RET by the
 933 // epilogue if it's legitimately used.
 934 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 935   let isTerminator = 1;
 936   let isBarrier = 1;
 937   let isReturn = 1;
 938 }
 939
 940 // This is a directive-like pseudo-instruction. The purpose is to insert an
 941 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 942 // (which in the usual case is a BLR).
 943 let hasSideEffects = 1 in
 944 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 945   let AsmString = ".tlsdesccall $sym";
 946 }
 947
 948 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 949 // gets expanded to two MCInsts during lowering.
 950 let isCall = 1, Defs = [LR] in
 951 def TLSDESC_BLR
 952     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 953              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 954
 955 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 956           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 957 //===----------------------------------------------------------------------===//
 958 // Conditional branch (immediate) instruction.
 959 //===----------------------------------------------------------------------===//
 960 def Bcc : BranchCond;
 961
 962 //===----------------------------------------------------------------------===//
 963 // Compare-and-branch instructions.
 964 //===----------------------------------------------------------------------===//
 965 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 966 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 967
 968 //===----------------------------------------------------------------------===//
 969 // Test-bit-and-branch instructions.
 970 //===----------------------------------------------------------------------===//
 971 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 972 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 973
 974 //===----------------------------------------------------------------------===//
 975 // Unconditional branch (immediate) instructions.
 976 //===----------------------------------------------------------------------===//
 977 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 978 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 979 } // isBranch, isTerminator, isBarrier
 980
 981 let isCall = 1, Defs = [LR], Uses = [SP] in {
 982 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 983 } // isCall
 984 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 985
 986 //===----------------------------------------------------------------------===//
 987 // Exception generation instructions.
 988 //===----------------------------------------------------------------------===//
 989 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 990 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 991 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 992 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 993 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 994 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 995 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 996 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 997
 998 // DCPSn defaults to an immediate operand of zero if unspecified.
 999 def : InstAlias<"dcps1", (DCPS1 0)>;
1000 def : InstAlias<"dcps2", (DCPS2 0)>;
1001 def : InstAlias<"dcps3", (DCPS3 0)>;
1002
1003 //===----------------------------------------------------------------------===//
1004 // Load instructions.
1005 //===----------------------------------------------------------------------===//
1006
1007 // Pair (indexed, offset)
1008 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
1009 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
1010 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
1011 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
1012 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
1013
1014 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
1015
1016 // Pair (pre-indexed)
1017 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
1018 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
1019 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
1020 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
1021 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
1022
1023 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
1024
1025 // Pair (post-indexed)
1026 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1027 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1028 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1029 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1030 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1031
1032 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1033
1034
1035 // Pair (no allocate)
1036 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1037 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1038 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1039 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1040 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1041
1042 //---
1043 // (register offset)
1044 //---
1045
1046 let AddedComplexity = 10 in {
1047 // Integer
1048 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1049                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1050 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1051                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1052 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1053                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1054 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1055                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1056
1057 // Floating-point
1058 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1059                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1060 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1061                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1062 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1063                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1064 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1065                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1066 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1067   let mayLoad = 1;
1068 }
1069
1070 // For regular load, we do not have any alignment requirement.
1071 // Thus, it is safe to directly map the vector loads with interesting
1072 // addressing modes.
1073 // FIXME: We could do the same for bitconvert to floating point vectors.
1074 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1075            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1076                           (LDRBro ro_indexed8:$addr), bsub)>;
1077 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1078            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1079                           (LDRBro ro_indexed8:$addr), bsub)>;
1080 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1081            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1082                           (LDRHro ro_indexed16:$addr), hsub)>;
1083 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1084            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1085                           (LDRHro ro_indexed16:$addr), hsub)>;
1086 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1087            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1088                           (LDRSro ro_indexed32:$addr), ssub)>;
1089 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1090            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1091                           (LDRSro ro_indexed32:$addr), ssub)>;
1092 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1093            (LDRDro ro_indexed64:$addr)>;
1094 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1095            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1096                           (LDRDro ro_indexed64:$addr), dsub)>;
1097
1098 // Match all load 64 bits width whose type is compatible with FPR64
1099 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1100 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1101 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1102 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1103 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1104 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1105
1106 // Match all load 128 bits width whose type is compatible with FPR128
1107 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1108 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1109 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1110 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1111 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1112 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1113 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1114
1115 // Load sign-extended half-word
1116 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1117                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1118 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1119                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1120
1121 // Load sign-extended byte
1122 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1123                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1124 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1125                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1126
1127 // Load sign-extended word
1128 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1129                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1130
1131 // Pre-fetch.
1132 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1133                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1134
1135 // zextload -> i64
1136 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1137     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1138 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1139     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1140 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1141     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1142
1143 // zextloadi1 -> zextloadi8
1144 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1145 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1146     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1147
1148 // extload -> zextload
1149 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1150 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1151 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1152 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1153     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1154 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1155     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1156 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1157     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1158 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1159     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1160
1161 } // AddedComplexity = 10
1162
1163 //---
1164 // (unsigned immediate)
1165 //---
1166 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1167                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1168 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1169                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1170 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1171                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1172 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1173                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1174 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1175                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1176 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1177                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1178 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1179                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1180
1181 // For regular load, we do not have any alignment requirement.
1182 // Thus, it is safe to directly map the vector loads with interesting
1183 // addressing modes.
1184 // FIXME: We could do the same for bitconvert to floating point vectors.
1185 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1186            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1187                           (LDRBui am_indexed8:$addr), bsub)>;
1188 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1189            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1190                           (LDRBui am_indexed8:$addr), bsub)>;
1191 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1192            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1193                           (LDRHui am_indexed16:$addr), hsub)>;
1194 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1195            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1196                           (LDRHui am_indexed16:$addr), hsub)>;
1197 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1198            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1199                           (LDRSui am_indexed32:$addr), ssub)>;
1200 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1201            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1202                           (LDRSui am_indexed32:$addr), ssub)>;
1203 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1204            (LDRDui am_indexed64:$addr)>;
1205 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1206            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1207                           (LDRDui am_indexed64:$addr), dsub)>;
1208
1209 // Match all load 64 bits width whose type is compatible with FPR64
1210 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1211 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1212 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1213 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1214 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1215 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1216
1217 // Match all load 128 bits width whose type is compatible with FPR128
1218 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1219 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1220 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1221 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1222 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1223 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1224 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1225
1226 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1227                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1228 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1229                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1230 // zextload -> i64
1231 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1232     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1233 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1234     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1235
1236 // zextloadi1 -> zextloadi8
1237 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1238 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1239     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1240
1241 // extload -> zextload
1242 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1243 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1244 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1245 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1246     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1247 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1248     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1249 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1250     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1251 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1252     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1253
1254 // load sign-extended half-word
1255 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1256                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1257 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1258                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1259
1260 // load sign-extended byte
1261 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1262                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1263 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1264                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1265
1266 // load sign-extended word
1267 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1268                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1269
1270 // load zero-extended word
1271 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1272  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1273
1274 // Pre-fetch.
1275 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1276                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1277
1278 //---
1279 // (literal)
1280 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1281 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1282 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1283 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1284 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1285
1286 // load sign-extended word
1287 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1288
1289 // prefetch
1290 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1291 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1292
1293 //---
1294 // (unscaled immediate)
1295 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1296                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1297 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1298                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1299 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1300                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1301 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1302                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1303 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1304                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1305 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1306                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1307 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1308                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1309
1310 def LDURHHi
1311     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1312                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1313 def LDURBBi
1314     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1315                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1316
1317 // Match all load 64 bits width whose type is compatible with FPR64
1318 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1319 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1320 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1321 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1322 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1323 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1324
1325 // Match all load 128 bits width whose type is compatible with FPR128
1326 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1327 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1328 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1329 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1330 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1331 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1332 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1333
1334 //  anyext -> zext
1335 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1336 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1337 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1338 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1339     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1340 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1341     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1342 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1343     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1344 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1345     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1346 // unscaled zext
1347 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1348     (LDURHHi am_unscaled16:$addr)>;
1349 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1350     (LDURBBi am_unscaled8:$addr)>;
1351 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1352     (LDURBBi am_unscaled8:$addr)>;
1353 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1354     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1355 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1356     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1357 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1358     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1359 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1360     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1361
1362
1363 //---
1364 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1365
1366 // Define new assembler match classes as we want to only match these when
1367 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1368 // associate a DiagnosticType either, as we want the diagnostic for the
1369 // canonical form (the scaled operand) to take precedence.
1370 def MemoryUnscaledFB8Operand : AsmOperandClass {
1371   let Name = "MemoryUnscaledFB8";
1372   let RenderMethod = "addMemoryUnscaledOperands";
1373 }
1374 def MemoryUnscaledFB16Operand : AsmOperandClass {
1375   let Name = "MemoryUnscaledFB16";
1376   let RenderMethod = "addMemoryUnscaledOperands";
1377 }
1378 def MemoryUnscaledFB32Operand : AsmOperandClass {
1379   let Name = "MemoryUnscaledFB32";
1380   let RenderMethod = "addMemoryUnscaledOperands";
1381 }
1382 def MemoryUnscaledFB64Operand : AsmOperandClass {
1383   let Name = "MemoryUnscaledFB64";
1384   let RenderMethod = "addMemoryUnscaledOperands";
1385 }
1386 def MemoryUnscaledFB128Operand : AsmOperandClass {
1387   let Name = "MemoryUnscaledFB128";
1388   let RenderMethod = "addMemoryUnscaledOperands";
1389 }
1390 def am_unscaled_fb8 : Operand<i64> {
1391   let ParserMatchClass = MemoryUnscaledFB8Operand;
1392   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1393 }
1394 def am_unscaled_fb16 : Operand<i64> {
1395   let ParserMatchClass = MemoryUnscaledFB16Operand;
1396   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1397 }
1398 def am_unscaled_fb32 : Operand<i64> {
1399   let ParserMatchClass = MemoryUnscaledFB32Operand;
1400   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1401 }
1402 def am_unscaled_fb64 : Operand<i64> {
1403   let ParserMatchClass = MemoryUnscaledFB64Operand;
1404   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1405 }
1406 def am_unscaled_fb128 : Operand<i64> {
1407   let ParserMatchClass = MemoryUnscaledFB128Operand;
1408   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1409 }
1410 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1411 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1412 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1413 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1414 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1415 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1416 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1417
1418 // zextload -> i64
1419 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1420   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1421 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1422   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1423
1424 // load sign-extended half-word
1425 def LDURSHWi
1426     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1427                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1428 def LDURSHXi
1429     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1430                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1431
1432 // load sign-extended byte
1433 def LDURSBWi
1434     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1435                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1436 def LDURSBXi
1437     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1438                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1439
1440 // load sign-extended word
1441 def LDURSWi
1442     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1443                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1444
1445 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1446 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1447 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1448 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1449 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1450 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1451 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1452 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1453
1454 // Pre-fetch.
1455 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1456                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1457
1458 //---
1459 // (unscaled immediate, unprivileged)
1460 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1461 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1462
1463 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1464 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1465
1466 // load sign-extended half-word
1467 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1468 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1469
1470 // load sign-extended byte
1471 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1472 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1473
1474 // load sign-extended word
1475 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1476
1477 //---
1478 // (immediate pre-indexed)
1479 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1480 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1481 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1482 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1483 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1484 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1485 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1486
1487 // load sign-extended half-word
1488 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1489 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1490
1491 // load sign-extended byte
1492 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1493 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1494
1495 // load zero-extended byte
1496 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1497 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1498
1499 // load sign-extended word
1500 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1501
1502 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1503 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1504 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1505 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1506 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1507 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1508 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1509
1510 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1511 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1512 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1513 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1514 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1515
1516 //---
1517 // (immediate post-indexed)
1518 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1519 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1520 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1521 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1522 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1523 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1524 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1525
1526 // load sign-extended half-word
1527 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1528 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1529
1530 // load sign-extended byte
1531 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1532 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1533
1534 // load zero-extended byte
1535 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1536 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1537
1538 // load sign-extended word
1539 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1540
1541 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1542 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1543 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1544 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1545 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1546 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1547 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1548
1549 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1550 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1551 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1552 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1553 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1554
1555 //===----------------------------------------------------------------------===//
1556 // Store instructions.
1557 //===----------------------------------------------------------------------===//
1558
1559 // Pair (indexed, offset)
1560 // FIXME: Use dedicated range-checked addressing mode operand here.
1561 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1562 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1563 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1564 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1565 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1566
1567 // Pair (pre-indexed)
1568 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1569 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1570 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1571 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1572 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1573
1574 // Pair (pre-indexed)
1575 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1576 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1577 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1578 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1579 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1580
1581 // Pair (no allocate)
1582 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1583 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1584 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1585 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1586 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1587
1588 //---
1589 // (Register offset)
1590
1591 let AddedComplexity = 10 in {
1592
1593 // Integer
1594 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1595                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1596 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1597                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1598 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1599                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1600 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1601                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1602
1603 // truncstore i64
1604 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1605            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1606 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1607            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1608 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1609            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1610
1611
1612 // Floating-point
1613 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1614                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1615 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1616                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1617 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1618                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1619 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1620                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1621 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1622   let mayStore = 1;
1623 }
1624
1625 // Match all store 64 bits width whose type is compatible with FPR64
1626 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1627           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1628 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1629           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1630 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1631           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1632 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1633           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1634 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1635           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1636 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1637           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1638
1639 // Match all store 128 bits width whose type is compatible with FPR128
1640 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1641           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1642 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1643           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1644 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1645           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1646 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1647           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1648 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1649           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1650 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1651           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1652 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1653           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1654
1655 //---
1656 // (unsigned immediate)
1657 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1658                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1659 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1660                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1661 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1662                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1663 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1664                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1665 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1666                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1667 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1668                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1669 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1670   let mayStore = 1;
1671 }
1672
1673 // Match all store 64 bits width whose type is compatible with FPR64
1674 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1675           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1676 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1677           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1678 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1679           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1680 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1681           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1682 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1683           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1684 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1685           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1686
1687 // Match all store 128 bits width whose type is compatible with FPR128
1688 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1689           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1690 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1691           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1692 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1693           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1694 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1695           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1696 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1697           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1698 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1699           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1700 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1701           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1702
1703 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1704                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1705 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1706                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1707
1708 // truncstore i64
1709 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1710   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1711 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1712   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1713 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1714   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1715
1716 } // AddedComplexity = 10
1717
1718 //---
1719 // (unscaled immediate)
1720 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1721                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1722 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1723                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1724 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1725                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1726 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1727                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1728 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1729                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1730 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1731                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1732 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1733                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1734 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1735                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1736 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1737                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1738
1739 // Match all store 64 bits width whose type is compatible with FPR64
1740 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1741           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1742 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1743           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1744 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1745           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1746 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1747           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1748 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1749           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1750 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1751           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1752
1753 // Match all store 128 bits width whose type is compatible with FPR128
1754 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1755           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1756 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1757           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1758 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1759           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1760 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1761           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1762 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1763           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1764 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1765           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1766 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1767           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1768
1769 // unscaled i64 truncating stores
1770 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1771   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1772 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1773   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1774 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1775   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1776
1777 //---
1778 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1779 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1780 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1781 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1782 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1783 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1784 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1785 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1786
1787 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1788 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1789
1790 //---
1791 // (unscaled immediate, unprivileged)
1792 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1793 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1794
1795 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1796 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1797
1798 //---
1799 // (immediate pre-indexed)
1800 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1801 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1802 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1803 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1804 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1805 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1806 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1807
1808 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1809 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1810
1811 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1812 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1813 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1814 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1815 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1816 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1817 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1818 // truncstore i64
1819 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1820   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1821                   simm9:$off)>;
1822 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1823   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1824                   simm9:$off)>;
1825 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1826   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1827                   simm9:$off)>;
1828
1829 //---
1830 // (immediate post-indexed)
1831 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1832 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1833 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1834 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1835 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1836 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1837 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1838
1839 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1840 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1841
1842 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1843 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1844 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1845 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1846 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1847 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1848 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1849 // truncstore i64
1850 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1851   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1852                   simm9:$off)>;
1853 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1854   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1855                   simm9:$off)>;
1856 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1857   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1858                   simm9:$off)>;
1859
1860
1861 //===----------------------------------------------------------------------===//
1862 // Load/store exclusive instructions.
1863 //===----------------------------------------------------------------------===//
1864
1865 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1866 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1867 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1868 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1869
1870 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1871 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1872 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1873 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1874
1875 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1876 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1877 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1878 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1879
1880 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1881 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1882 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1883 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1884
1885 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1886 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1887 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1888 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1889
1890 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1891 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1892 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1893 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1894
1895 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1896 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1897
1898 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1899 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1900
1901 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1902 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1903
1904 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1905 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1906
1907 //===----------------------------------------------------------------------===//
1908 // Scaled floating point to integer conversion instructions.
1909 //===----------------------------------------------------------------------===//
1910
1911 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1912 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1913 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1914 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1915 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1916 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1917 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1918 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1919 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1920 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1921 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1922 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1923 let isCodeGenOnly = 1 in {
1924 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1925 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1926 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1927 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1928 }
1929
1930 //===----------------------------------------------------------------------===//
1931 // Scaled integer to floating point conversion instructions.
1932 //===----------------------------------------------------------------------===//
1933
1934 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1935 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1936
1937 //===----------------------------------------------------------------------===//
1938 // Unscaled integer to floating point conversion instruction.
1939 //===----------------------------------------------------------------------===//
1940
1941 defm FMOV : UnscaledConversion<"fmov">;
1942
1943 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1944 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1945
1946 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1947 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1948 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1949 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1950 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1951 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1952 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1953           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1954 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1955           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1956 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1957
1958 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1959           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1960 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1961           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1962 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1963           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1964 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1965           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1966 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1967           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1968 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1969           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1970
1971 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1972           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1973 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1974           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1975 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1976           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1977 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1978           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1979
1980 //===----------------------------------------------------------------------===//
1981 // Floating point conversion instruction.
1982 //===----------------------------------------------------------------------===//
1983
1984 defm FCVT : FPConversion<"fcvt">;
1985
1986 def : Pat<(f32_to_f16 FPR32:$Rn),
1987           (i32 (COPY_TO_REGCLASS
1988                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1989                    GPR32))>;
1990
1991 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1992                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1993
1994 //===----------------------------------------------------------------------===//
1995 // Floating point single operand instructions.
1996 //===----------------------------------------------------------------------===//
1997
1998 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1999 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2000 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2001 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2002 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2003 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2004 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
2005 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2006
2007 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
2008           (FRINTNDr FPR64:$Rn)>;
2009
2010 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2011 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2012 // <rdar://problem/13715968>
2013 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2014 let hasSideEffects = 1 in {
2015 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2016 }
2017
2018 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2019
2020 let SchedRW = [WriteFDiv] in {
2021 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2022 }
2023
2024 //===----------------------------------------------------------------------===//
2025 // Floating point two operand instructions.
2026 //===----------------------------------------------------------------------===//
2027
2028 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2029 let SchedRW = [WriteFDiv] in {
2030 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2031 }
2032 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2033 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2034 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2035 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2036 let SchedRW = [WriteFMul] in {
2037 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2038 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2039 }
2040 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2041
2042 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2043           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2044 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2045           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2046 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2047           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2048 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2049           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2050
2051 //===----------------------------------------------------------------------===//
2052 // Floating point three operand instructions.
2053 //===----------------------------------------------------------------------===//
2054
2055 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2056 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2057      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2058 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2059      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2060 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2061      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2062
2063 // The following def pats catch the case where the LHS of an FMA is negated.
2064 // The TriOpFrag above catches the case where the middle operand is negated.
2065
2066 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2067 // the NEON variant.
2068 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2069           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2070
2071 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2072           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2073
2074 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2075 // "(-a) + b*(-c)".
2076 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2077           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2078
2079 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2080           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2081
2082 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2083           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2084
2085 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2086           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2087
2088 //===----------------------------------------------------------------------===//
2089 // Floating point comparison instructions.
2090 //===----------------------------------------------------------------------===//
2091
2092 defm FCMPE : FPComparison<1, "fcmpe">;
2093 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2094
2095 //===----------------------------------------------------------------------===//
2096 // Floating point conditional comparison instructions.
2097 //===----------------------------------------------------------------------===//
2098
2099 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2100 defm FCCMP  : FPCondComparison<0, "fccmp">;
2101
2102 //===----------------------------------------------------------------------===//
2103 // Floating point conditional select instruction.
2104 //===----------------------------------------------------------------------===//
2105
2106 defm FCSEL : FPCondSelect<"fcsel">;
2107
2108 // CSEL instructions providing f128 types need to be handled by a
2109 // pseudo-instruction since the eventual code will need to introduce basic
2110 // blocks and control flow.
2111 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2112                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2113                       [(set (f128 FPR128:$Rd),
2114                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2115                                        (i32 imm:$cond), CPSR))]> {
2116   let Uses = [CPSR];
2117   let usesCustomInserter = 1;
2118 }
2119
2120
2121 //===----------------------------------------------------------------------===//
2122 // Floating point immediate move.
2123 //===----------------------------------------------------------------------===//
2124
2125 let isReMaterializable = 1 in {
2126 defm FMOV : FPMoveImmediate<"fmov">;
2127 }
2128
2129 //===----------------------------------------------------------------------===//
2130 // Advanced SIMD two vector instructions.
2131 //===----------------------------------------------------------------------===//
2132
2133 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2134 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2135 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2136 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2137 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2138 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2139 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2140 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2141 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2142 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2143
2144 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2145 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2146 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2147 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2148 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2149 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2150 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2151 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2152 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2153           (FCVTLv4i16 V64:$Rn)>;
2154 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2155                                                               (i64 4)))),
2156           (FCVTLv8i16 V128:$Rn)>;
2157 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2158 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2159                                                     (i64 2))))),
2160           (FCVTLv4i32 V128:$Rn)>;
2161
2162 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2163 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2164 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2165 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2166 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2167 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2168           (FCVTNv4i16 V128:$Rn)>;
2169 def : Pat<(concat_vectors V64:$Rd,
2170                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2171           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2172 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2173 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2174           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2175 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2176 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2177 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2178                                         int_arm64_neon_fcvtxn>;
2179 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2180 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2181 let isCodeGenOnly = 1 in {
2182 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2183                                        int_arm64_neon_fcvtzs>;
2184 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2185                                        int_arm64_neon_fcvtzu>;
2186 }
2187 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2188 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2189 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2190 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2191 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2192 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2193 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2194 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2195 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2196 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2197 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2198 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2199                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2200 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2201 // Aliases for MVN -> NOT.
2202 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2203 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2204 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2205 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2206
2207 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2208 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2209 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2210 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2211 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2212 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2213 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2214
2215 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2216 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2217 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2218 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2219 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2220 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2221 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2222 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2223
2224 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2225 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2226 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2227 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2228 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2229
2230 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2231 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2232 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2233 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2234 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2235        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2236 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2237 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2238 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2239 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2240 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2241 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2242 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2243 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2244 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2245        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2246 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2247                     int_arm64_neon_uaddlp>;
2248 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2249 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2250 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2251 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2252 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2253 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2254
2255 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2256 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2257
2258 // Patterns for vector long shift (by element width). These need to match all
2259 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2260 // definition.
2261 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2262   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2263             (SHLLv8i8 V64:$Rn)>;
2264   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2265             (SHLLv16i8 V128:$Rn)>;
2266   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2267             (SHLLv4i16 V64:$Rn)>;
2268   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2269             (SHLLv8i16 V128:$Rn)>;
2270   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2271             (SHLLv2i32 V64:$Rn)>;
2272   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2273             (SHLLv4i32 V128:$Rn)>;
2274 }
2275
2276 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2277 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2278 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2279
2280 //===----------------------------------------------------------------------===//
2281 // Advanced SIMD three vector instructions.
2282 //===----------------------------------------------------------------------===//
2283
2284 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2285 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2286 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2287 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2288 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2289 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2290 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2291 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2292 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2293 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2294 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2295 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2296 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2297 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2298 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2299 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2300 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2301 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2302 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2303 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2304 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2305 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2306 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2307 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2308 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2309
2310 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2311 // instruction expects the addend first, while the fma intrinsic puts it last.
2312 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2313             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2314 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2315             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2316
2317 // The following def pats catch the case where the LHS of an FMA is negated.
2318 // The TriOpFrag above catches the case where the middle operand is negated.
2319 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2320           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2321
2322 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2323           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2324
2325 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2326           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2327
2328 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2329 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2330 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2331 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2332 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2333 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2334                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2335 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2336                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2337 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2338 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2339 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2340       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2341 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2342 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2343 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2344 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2345 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2346 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2347 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2348 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2349 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2350 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2351 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2352 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2353 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2354 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2355 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2356 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2357 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2358 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2359       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2360 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2361 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2362 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2363 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2364 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2365 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2366 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2367 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2368 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2369 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2370 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2371 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2372 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2373 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2374
2375 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2376 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2377                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2378 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2379 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2380 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2381     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2382 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2383 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2384                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2385 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2386
2387 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2388           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2389 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2390           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2391 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2392           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2393 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2394           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2395
2396 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2397           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2398 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2399           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2400 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2401           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2402 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2403           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2404
2405 // FIXME: the .16b and .8b variantes should be emitted by the
2406 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2407 // in aliases yet though.
2408 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2409                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2410 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2411                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2412 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2413                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2414 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2415                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2416
2417 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2418                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2419 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2420                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2421 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2422                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2423 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2424                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2425
2426 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2427                 "|cmls.8b\t$dst, $src1, $src2}",
2428                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2429 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2430                 "|cmls.16b\t$dst, $src1, $src2}",
2431                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2432 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2433                 "|cmls.4h\t$dst, $src1, $src2}",
2434                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2435 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2436                 "|cmls.8h\t$dst, $src1, $src2}",
2437                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2438 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2439                 "|cmls.2s\t$dst, $src1, $src2}",
2440                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2441 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2442                 "|cmls.4s\t$dst, $src1, $src2}",
2443                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2444 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2445                 "|cmls.2d\t$dst, $src1, $src2}",
2446                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2447
2448 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2449                 "|cmlo.8b\t$dst, $src1, $src2}",
2450                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2451 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2452                 "|cmlo.16b\t$dst, $src1, $src2}",
2453                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2454 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2455                 "|cmlo.4h\t$dst, $src1, $src2}",
2456                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2457 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2458                 "|cmlo.8h\t$dst, $src1, $src2}",
2459                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2460 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2461                 "|cmlo.2s\t$dst, $src1, $src2}",
2462                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2463 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2464                 "|cmlo.4s\t$dst, $src1, $src2}",
2465                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2466 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2467                 "|cmlo.2d\t$dst, $src1, $src2}",
2468                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2469
2470 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2471                 "|cmle.8b\t$dst, $src1, $src2}",
2472                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2473 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2474                 "|cmle.16b\t$dst, $src1, $src2}",
2475                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2476 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2477                 "|cmle.4h\t$dst, $src1, $src2}",
2478                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2479 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2480                 "|cmle.8h\t$dst, $src1, $src2}",
2481                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2482 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2483                 "|cmle.2s\t$dst, $src1, $src2}",
2484                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2485 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2486                 "|cmle.4s\t$dst, $src1, $src2}",
2487                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2488 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2489                 "|cmle.2d\t$dst, $src1, $src2}",
2490                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2491
2492 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2493                 "|cmlt.8b\t$dst, $src1, $src2}",
2494                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2495 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2496                 "|cmlt.16b\t$dst, $src1, $src2}",
2497                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2498 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2499                 "|cmlt.4h\t$dst, $src1, $src2}",
2500                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2501 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2502                 "|cmlt.8h\t$dst, $src1, $src2}",
2503                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2504 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2505                 "|cmlt.2s\t$dst, $src1, $src2}",
2506                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2507 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2508                 "|cmlt.4s\t$dst, $src1, $src2}",
2509                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2510 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2511                 "|cmlt.2d\t$dst, $src1, $src2}",
2512                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2513
2514 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2515                 "|fcmle.2s\t$dst, $src1, $src2}",
2516                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2517 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2518                 "|fcmle.4s\t$dst, $src1, $src2}",
2519                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2520 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2521                 "|fcmle.2d\t$dst, $src1, $src2}",
2522                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2523
2524 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2525                 "|fcmlt.2s\t$dst, $src1, $src2}",
2526                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2527 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2528                 "|fcmlt.4s\t$dst, $src1, $src2}",
2529                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2530 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2531                 "|fcmlt.2d\t$dst, $src1, $src2}",
2532                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2533
2534 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2535                 "|facle.2s\t$dst, $src1, $src2}",
2536                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2537 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2538                 "|facle.4s\t$dst, $src1, $src2}",
2539                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2540 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2541                 "|facle.2d\t$dst, $src1, $src2}",
2542                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2543
2544 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2545                 "|faclt.2s\t$dst, $src1, $src2}",
2546                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2547 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2548                 "|faclt.4s\t$dst, $src1, $src2}",
2549                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2550 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2551                 "|faclt.2d\t$dst, $src1, $src2}",
2552                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2553
2554 //===----------------------------------------------------------------------===//
2555 // Advanced SIMD three scalar instructions.
2556 //===----------------------------------------------------------------------===//
2557
2558 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2559 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2560 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2561 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2562 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2563 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2564 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2565 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2566 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2567           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2568 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2569                                      int_arm64_neon_facge>;
2570 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2571                                      int_arm64_neon_facgt>;
2572 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2573 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2574 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2575 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2576 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2577 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2578 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2579 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2580 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2581 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2582 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2583 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2584 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2585 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2586 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2587 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2588 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2589 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2590 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2591 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2592 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2593
2594 def : InstAlias<"cmls $dst, $src1, $src2",
2595                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2596 def : InstAlias<"cmle $dst, $src1, $src2",
2597                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2598 def : InstAlias<"cmlo $dst, $src1, $src2",
2599                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2600 def : InstAlias<"cmlt $dst, $src1, $src2",
2601                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2602 def : InstAlias<"fcmle $dst, $src1, $src2",
2603                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2604 def : InstAlias<"fcmle $dst, $src1, $src2",
2605                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2606 def : InstAlias<"fcmlt $dst, $src1, $src2",
2607                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2608 def : InstAlias<"fcmlt $dst, $src1, $src2",
2609                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2610 def : InstAlias<"facle $dst, $src1, $src2",
2611                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2612 def : InstAlias<"facle $dst, $src1, $src2",
2613                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2614 def : InstAlias<"faclt $dst, $src1, $src2",
2615                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2616 def : InstAlias<"faclt $dst, $src1, $src2",
2617                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2618
2619 //===----------------------------------------------------------------------===//
2620 // Advanced SIMD three scalar instructions (mixed operands).
2621 //===----------------------------------------------------------------------===//
2622 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2623                                        int_arm64_neon_sqdmulls_scalar>;
2624 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2625 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2626
2627 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2628                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2629                                                         (i32 FPR32:$Rm))))),
2630           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2631 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2632                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2633                                                         (i32 FPR32:$Rm))))),
2634           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2635
2636 //===----------------------------------------------------------------------===//
2637 // Advanced SIMD two scalar instructions.
2638 //===----------------------------------------------------------------------===//
2639
2640 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2641 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2642 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2643 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2644 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2645 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2646 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2647 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2648 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2649 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2650 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2651 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2652 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2653 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2654 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2655 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2656 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2657 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2658 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2659 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2660 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2661 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2662 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2663 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2664 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2665 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2666                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2667 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2668 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2669 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2670 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2671 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2672 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2673                                      int_arm64_neon_suqadd>;
2674 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2675 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2676 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2677                                     int_arm64_neon_usqadd>;
2678
2679 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2680
2681 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2682           (FCVTASv1i64 FPR64:$Rn)>;
2683 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2684           (FCVTAUv1i64 FPR64:$Rn)>;
2685 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2686           (FCVTMSv1i64 FPR64:$Rn)>;
2687 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2688           (FCVTMUv1i64 FPR64:$Rn)>;
2689 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2690           (FCVTNSv1i64 FPR64:$Rn)>;
2691 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2692           (FCVTNUv1i64 FPR64:$Rn)>;
2693 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2694           (FCVTPSv1i64 FPR64:$Rn)>;
2695 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2696           (FCVTPUv1i64 FPR64:$Rn)>;
2697
2698 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2699           (FRECPEv1i32 FPR32:$Rn)>;
2700 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2701           (FRECPEv1i64 FPR64:$Rn)>;
2702 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2703           (FRECPEv1i64 FPR64:$Rn)>;
2704
2705 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2706           (FRECPXv1i32 FPR32:$Rn)>;
2707 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2708           (FRECPXv1i64 FPR64:$Rn)>;
2709
2710 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2711           (FRSQRTEv1i32 FPR32:$Rn)>;
2712 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2713           (FRSQRTEv1i64 FPR64:$Rn)>;
2714 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2715           (FRSQRTEv1i64 FPR64:$Rn)>;
2716
2717 // If an integer is about to be converted to a floating point value,
2718 // just load it on the floating point unit.
2719 // Here are the patterns for 8 and 16-bits to float.
2720 // 8-bits -> float.
2721 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2722            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2723                           (LDRBro ro_indexed8:$addr), bsub))>;
2724 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2725            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2726                           (LDRBui am_indexed8:$addr), bsub))>;
2727 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2728            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2729                           (LDURBi am_unscaled8:$addr), bsub))>;
2730 // 16-bits -> float.
2731 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2732            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2733                           (LDRHro ro_indexed16:$addr), hsub))>;
2734 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2735            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2736                           (LDRHui am_indexed16:$addr), hsub))>;
2737 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2738            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2739                           (LDURHi am_unscaled16:$addr), hsub))>;
2740 // 32-bits are handled in target specific dag combine:
2741 // performIntToFpCombine.
2742 // 64-bits integer to 32-bits floating point, not possible with
2743 // UCVTF on floating point registers (both source and destination
2744 // must have the same size).
2745
2746 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2747 // 8-bits -> double.
2748 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2749            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2750                           (LDRBro ro_indexed8:$addr), bsub))>;
2751 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2752            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2753                           (LDRBui am_indexed8:$addr), bsub))>;
2754 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2755            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2756                           (LDURBi am_unscaled8:$addr), bsub))>;
2757 // 16-bits -> double.
2758 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2759            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2760                           (LDRHro ro_indexed16:$addr), hsub))>;
2761 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2762            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2763                           (LDRHui am_indexed16:$addr), hsub))>;
2764 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2765            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2766                           (LDURHi am_unscaled16:$addr), hsub))>;
2767 // 32-bits -> double.
2768 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2769            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2770                           (LDRSro ro_indexed32:$addr), ssub))>;
2771 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2772            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2773                           (LDRSui am_indexed32:$addr), ssub))>;
2774 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2775            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2776                           (LDURSi am_unscaled32:$addr), ssub))>;
2777 // 64-bits -> double are handled in target specific dag combine:
2778 // performIntToFpCombine.
2779
2780 //===----------------------------------------------------------------------===//
2781 // Advanced SIMD three different-sized vector instructions.
2782 //===----------------------------------------------------------------------===//
2783
2784 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2785 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2786 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2787 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2788 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2789 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2790                                              int_arm64_neon_sabd>;
2791 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2792                                           int_arm64_neon_sabd>;
2793 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2794             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2795 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2796                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2797 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2798     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2799 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2800     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2801 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2802 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2803                                                int_arm64_neon_sqadd>;
2804 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2805                                                int_arm64_neon_sqsub>;
2806 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2807                                      int_arm64_neon_sqdmull>;
2808 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2809                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2810 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2811                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2812 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2813                                               int_arm64_neon_uabd>;
2814 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2815                                           int_arm64_neon_uabd>;
2816 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2817                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2818 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2819                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2820 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2821     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2822 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2823     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2824 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2825 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2826                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2827 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2828                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2829
2830 // Patterns for 64-bit pmull
2831 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2832           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2833 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2834                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2835           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2836
2837 // CodeGen patterns for addhn and subhn instructions, which can actually be
2838 // written in LLVM IR without too much difficulty.
2839
2840 // ADDHN
2841 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2842           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2843 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2844                                            (i32 16))))),
2845           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2846 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2847                                            (i32 32))))),
2848           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2849 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2850                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2851                                                     (i32 8))))),
2852           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2853                             V128:$Rn, V128:$Rm)>;
2854 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2855                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2856                                                     (i32 16))))),
2857           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2858                             V128:$Rn, V128:$Rm)>;
2859 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2860                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2861                                                     (i32 32))))),
2862           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2863                             V128:$Rn, V128:$Rm)>;
2864
2865 // SUBHN
2866 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2867           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2868 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2869                                            (i32 16))))),
2870           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2871 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2872                                            (i32 32))))),
2873           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2874 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2875                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2876                                                     (i32 8))))),
2877           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2878                             V128:$Rn, V128:$Rm)>;
2879 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2880                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2881                                                     (i32 16))))),
2882           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2883                             V128:$Rn, V128:$Rm)>;
2884 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2885                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2886                                                     (i32 32))))),
2887           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2888                             V128:$Rn, V128:$Rm)>;
2889
2890 //----------------------------------------------------------------------------
2891 // AdvSIMD bitwise extract from vector instruction.
2892 //----------------------------------------------------------------------------
2893
2894 defm EXT : SIMDBitwiseExtract<"ext">;
2895
2896 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2897           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2898 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2899           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2900 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2901           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2902 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2903           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2904 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2905           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2906 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2907           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2908 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2909           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2910 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2911           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2912
2913 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2914 // 128-bit vector.
2915 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2916           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2917 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2918           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2919 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2920           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2921 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2922           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2923 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2924           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2925 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2926           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2927
2928
2929 //----------------------------------------------------------------------------
2930 // AdvSIMD zip vector
2931 //----------------------------------------------------------------------------
2932
2933 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2934 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2935 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2936 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2937 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2938 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2939
2940 //----------------------------------------------------------------------------
2941 // AdvSIMD TBL/TBX instructions
2942 //----------------------------------------------------------------------------
2943
2944 defm TBL : SIMDTableLookup<    0, "tbl">;
2945 defm TBX : SIMDTableLookupTied<1, "tbx">;
2946
2947 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2948           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2949 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2950           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2951
2952 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2953                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2954           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2955 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2956                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2957           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2958
2959
2960 //----------------------------------------------------------------------------
2961 // AdvSIMD scalar CPY instruction
2962 //----------------------------------------------------------------------------
2963
2964 defm CPY : SIMDScalarCPY<"cpy">;
2965
2966 //----------------------------------------------------------------------------
2967 // AdvSIMD scalar pairwise instructions
2968 //----------------------------------------------------------------------------
2969
2970 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2971 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2972 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2973 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2974 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2975 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2976 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2977           (ADDPv2i64p V128:$Rn)>;
2978 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2979           (ADDPv2i64p V128:$Rn)>;
2980 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2981           (FADDPv2i32p V64:$Rn)>;
2982 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2983           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2984 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2985           (FADDPv2i64p V128:$Rn)>;
2986 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2987           (FMAXNMPv2i32p V64:$Rn)>;
2988 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2989           (FMAXNMPv2i64p V128:$Rn)>;
2990 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2991           (FMAXPv2i32p V64:$Rn)>;
2992 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2993           (FMAXPv2i64p V128:$Rn)>;
2994 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2995           (FMINNMPv2i32p V64:$Rn)>;
2996 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2997           (FMINNMPv2i64p V128:$Rn)>;
2998 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2999           (FMINPv2i32p V64:$Rn)>;
3000 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
3001           (FMINPv2i64p V128:$Rn)>;
3002
3003 //----------------------------------------------------------------------------
3004 // AdvSIMD INS/DUP instructions
3005 //----------------------------------------------------------------------------
3006
3007 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3008 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3009 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3010 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3011 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3012 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3013 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3014
3015 def DUPv2i64lane : SIMDDup64FromElement;
3016 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3017 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3018 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3019 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3020 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3021 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3022
3023 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3024           (v2f32 (DUPv2i32lane
3025             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3026             (i64 0)))>;
3027 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3028           (v4f32 (DUPv4i32lane
3029             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3030             (i64 0)))>;
3031 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3032           (v2f64 (DUPv2i64lane
3033             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3034             (i64 0)))>;
3035
3036 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3037           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3038 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3039          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3040 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3041           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3042
3043 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3044 // instruction even if the types don't match: we just have to remap the lane
3045 // carefully. N.b. this trick only applies to truncations.
3046 def VecIndex_x2 : SDNodeXForm<imm, [{
3047   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3048 }]>;
3049 def VecIndex_x4 : SDNodeXForm<imm, [{
3050   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3051 }]>;
3052 def VecIndex_x8 : SDNodeXForm<imm, [{
3053   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3054 }]>;
3055
3056 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3057                             ValueType Src128VT, ValueType ScalVT,
3058                             Instruction DUP, SDNodeXForm IdxXFORM> {
3059   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3060                                                      imm:$idx)))),
3061             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3062
3063   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3064                                                      imm:$idx)))),
3065             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3066 }
3067
3068 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3069 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3070 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3071
3072 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3073 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3074 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3075
3076 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3077                                SDNodeXForm IdxXFORM> {
3078   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3079                                                          imm:$idx))))),
3080             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3081
3082   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3083                                                          imm:$idx))))),
3084             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3085 }
3086
3087 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3088 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3089 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3090
3091 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3092 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3093 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3094
3095 // SMOV and UMOV definitions, with some extra patterns for convenience
3096 defm SMOV : SMov;
3097 defm UMOV : UMov;
3098
3099 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3100           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3101 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3102           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3103 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3104           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3105 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3106           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3107 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3108           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3109 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3110           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3111
3112 // Extracting i8 or i16 elements will have the zero-extend transformed to
3113 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3114 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3115 // bits of the destination register.
3116 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3117                (i32 0xff)),
3118           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3119 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3120                (i32 0xffff)),
3121           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3122
3123 defm INS : SIMDIns;
3124
3125 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3126           (SUBREG_TO_REG (i32 0),
3127                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3128 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3129           (SUBREG_TO_REG (i32 0),
3130                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3131
3132 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3133           (SUBREG_TO_REG (i32 0),
3134                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3135 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3136           (SUBREG_TO_REG (i32 0),
3137                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3138
3139 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3140             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3141                                   (i32 FPR32:$Rn), ssub))>;
3142 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3143             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3144                                   (i32 FPR32:$Rn), ssub))>;
3145 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3146             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3147                                   (i64 FPR64:$Rn), dsub))>;
3148
3149 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3150           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3151 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3152           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3153 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3154           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3155
3156 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3157             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3158           (EXTRACT_SUBREG
3159             (INSvi32lane
3160               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3161               VectorIndexS:$imm,
3162               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3163               (i64 0)),
3164             dsub)>;
3165 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3166             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3167           (INSvi32lane
3168             V128:$Rn, VectorIndexS:$imm,
3169             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3170             (i64 0))>;
3171 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3172             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3173           (INSvi64lane
3174             V128:$Rn, VectorIndexD:$imm,
3175             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3176             (i64 0))>;
3177
3178 // Copy an element at a constant index in one vector into a constant indexed
3179 // element of another.
3180 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3181 // index type and INS extension
3182 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3183                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3184                    VectorIndexB:$idx2)),
3185           (v16i8 (INSvi8lane
3186                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3187           )>;
3188 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3189                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3190                    VectorIndexH:$idx2)),
3191           (v8i16 (INSvi16lane
3192                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3193           )>;
3194 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3195                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3196                    VectorIndexS:$idx2)),
3197           (v4i32 (INSvi32lane
3198                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3199           )>;
3200 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3201                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3202                    VectorIndexD:$idx2)),
3203           (v2i64 (INSvi64lane
3204                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3205           )>;
3206
3207 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3208                                 ValueType VTScal, Instruction INS> {
3209   def : Pat<(VT128 (vector_insert V128:$src,
3210                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3211                         imm:$Immd)),
3212             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3213
3214   def : Pat<(VT128 (vector_insert V128:$src,
3215                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3216                         imm:$Immd)),
3217             (INS V128:$src, imm:$Immd,
3218                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3219
3220   def : Pat<(VT64 (vector_insert V64:$src,
3221                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3222                         imm:$Immd)),
3223             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3224                                  imm:$Immd, V128:$Rn, imm:$Immn),
3225                             dsub)>;
3226
3227   def : Pat<(VT64 (vector_insert V64:$src,
3228                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3229                         imm:$Immd)),
3230             (EXTRACT_SUBREG
3231                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3232                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3233                 dsub)>;
3234 }
3235
3236 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3237 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3238 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3239 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3240 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3241 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3242
3243
3244 // Floating point vector extractions are codegen'd as either a sequence of
3245 // subregister extractions, possibly fed by an INS if the lane number is
3246 // anything other than zero.
3247 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3248           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3249 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3250           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3251 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3252           (f64 (EXTRACT_SUBREG
3253             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3254                          V128:$Rn, VectorIndexD:$idx),
3255             dsub))>;
3256 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3257           (f32 (EXTRACT_SUBREG
3258             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3259                          V128:$Rn, VectorIndexS:$idx),
3260             ssub))>;
3261
3262 // All concat_vectors operations are canonicalised to act on i64 vectors for
3263 // ARM64. In the general case we need an instruction, which had just as well be
3264 // INS.
3265 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3266   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3267         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3268                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3269
3270 def : ConcatPat<v2i64, v1i64>;
3271 def : ConcatPat<v2f64, v1f64>;
3272 def : ConcatPat<v4i32, v2i32>;
3273 def : ConcatPat<v4f32, v2f32>;
3274 def : ConcatPat<v8i16, v4i16>;
3275 def : ConcatPat<v16i8, v8i8>;
3276
3277 // If the high lanes are undef, though, we can just ignore them:
3278 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3279   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3280         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3281
3282 def : ConcatUndefPat<v2i64, v1i64>;
3283 def : ConcatUndefPat<v2f64, v1f64>;
3284 def : ConcatUndefPat<v4i32, v2i32>;
3285 def : ConcatUndefPat<v4f32, v2f32>;
3286 def : ConcatUndefPat<v8i16, v4i16>;
3287 def : ConcatUndefPat<v16i8, v8i8>;
3288
3289 //----------------------------------------------------------------------------
3290 // AdvSIMD across lanes instructions
3291 //----------------------------------------------------------------------------
3292
3293 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3294 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3295 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3296 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3297 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3298 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3299 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3300 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3301 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3302 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3303 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3304
3305 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3306 // If there is a sign extension after this intrinsic, consume it as smov already
3307 // performed it
3308   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3309         (i32 (SMOVvi8to32
3310           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3311             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3312           (i64 0)))>;
3313   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3314         (i32 (SMOVvi8to32
3315           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3316             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3317           (i64 0)))>;
3318 // If there is a sign extension after this intrinsic, consume it as smov already
3319 // performed it
3320 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3321         (i32 (SMOVvi8to32
3322           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3323            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3324           (i64 0)))>;
3325 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3326         (i32 (SMOVvi8to32
3327           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3328            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3329           (i64 0)))>;
3330 // If there is a sign extension after this intrinsic, consume it as smov already
3331 // performed it
3332 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3333           (i32 (SMOVvi16to32
3334            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3335             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3336            (i64 0)))>;
3337 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3338           (i32 (SMOVvi16to32
3339            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3340             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3341            (i64 0)))>;
3342 // If there is a sign extension after this intrinsic, consume it as smov already
3343 // performed it
3344 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3345         (i32 (SMOVvi16to32
3346           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3347            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3348           (i64 0)))>;
3349 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3350         (i32 (SMOVvi16to32
3351           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3352            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3353           (i64 0)))>;
3354
3355 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3356         (i32 (EXTRACT_SUBREG
3357           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3358            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3359           ssub))>;
3360 }
3361
3362 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3363 // If there is a masking operation keeping only what has been actually
3364 // generated, consume it.
3365   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3366         (i32 (EXTRACT_SUBREG
3367           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3368             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3369           ssub))>;
3370   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3371         (i32 (EXTRACT_SUBREG
3372           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3373             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3374           ssub))>;
3375 // If there is a masking operation keeping only what has been actually
3376 // generated, consume it.
3377 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3378         (i32 (EXTRACT_SUBREG
3379           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3380             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3381           ssub))>;
3382 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3383         (i32 (EXTRACT_SUBREG
3384           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3385             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3386           ssub))>;
3387
3388 // If there is a masking operation keeping only what has been actually
3389 // generated, consume it.
3390 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3391           (i32 (EXTRACT_SUBREG
3392             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3393               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3394             ssub))>;
3395 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3396           (i32 (EXTRACT_SUBREG
3397             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3398               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3399             ssub))>;
3400 // If there is a masking operation keeping only what has been actually
3401 // generated, consume it.
3402 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3403         (i32 (EXTRACT_SUBREG
3404           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3405             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3406           ssub))>;
3407 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3408         (i32 (EXTRACT_SUBREG
3409           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3410             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3411           ssub))>;
3412
3413 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3414         (i32 (EXTRACT_SUBREG
3415           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3416             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3417           ssub))>;
3418
3419 }
3420
3421 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3422   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3423         (i32 (SMOVvi16to32
3424           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3425             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3426           (i64 0)))>;
3427 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3428         (i32 (SMOVvi16to32
3429           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3430            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3431           (i64 0)))>;
3432
3433 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3434           (i32 (EXTRACT_SUBREG
3435            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3436             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3437            ssub))>;
3438 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3439         (i32 (EXTRACT_SUBREG
3440           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3441            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3442           ssub))>;
3443
3444 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3445         (i64 (EXTRACT_SUBREG
3446           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3447            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3448           dsub))>;
3449 }
3450
3451 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3452                                                 Intrinsic intOp> {
3453   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3454         (i32 (EXTRACT_SUBREG
3455           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3456             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3457           ssub))>;
3458 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3459         (i32 (EXTRACT_SUBREG
3460           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3461             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3462           ssub))>;
3463
3464 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3465           (i32 (EXTRACT_SUBREG
3466             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3467               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3468             ssub))>;
3469 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3470         (i32 (EXTRACT_SUBREG
3471           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3472             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3473           ssub))>;
3474
3475 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3476         (i64 (EXTRACT_SUBREG
3477           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3478             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3479           dsub))>;
3480 }
3481
3482 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3483 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3484 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3485           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3486
3487 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3488 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3489 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3490           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3491
3492 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3493 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3494            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3495
3496 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3497 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3498            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3499
3500 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3501 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3502            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3503
3504 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3505 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3506            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3507
3508 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3509 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3510
3511 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3512 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3513           (i64 (EXTRACT_SUBREG
3514             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3515               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3516             dsub))>;
3517 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3518 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3519           (i64 (EXTRACT_SUBREG
3520             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3521               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3522             dsub))>;
3523
3524 //------------------------------------------------------------------------------
3525 // AdvSIMD modified immediate instructions
3526 //------------------------------------------------------------------------------
3527
3528 // AdvSIMD BIC
3529 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3530 // AdvSIMD ORR
3531 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3532
3533
3534 // AdvSIMD FMOV
3535 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3536                                               "fmov", ".2d",
3537                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3538 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3539                                               "fmov", ".2s",
3540                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3541 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3542                                               "fmov", ".4s",
3543                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3544
3545 // AdvSIMD MOVI
3546
3547 // EDIT byte mask: scalar
3548 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3549 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3550                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3551 // The movi_edit node has the immediate value already encoded, so we use
3552 // a plain imm0_255 here.
3553 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3554           (MOVID imm0_255:$shift)>;
3555
3556 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3557 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3558 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3559 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3560
3561 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3562 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3563 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3564 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3565
3566 // EDIT byte mask: 2d
3567
3568 // The movi_edit node has the immediate value already encoded, so we use
3569 // a plain imm0_255 in the pattern
3570 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3571 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3572                                                 simdimmtype10,
3573                                                 "movi", ".2d",
3574                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3575
3576
3577 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3578 // Complexity is added to break a tie with a plain MOVI.
3579 let AddedComplexity = 1 in {
3580 def : Pat<(f32   fpimm0),
3581           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3582       Requires<[HasZCZ]>;
3583 def : Pat<(f64   fpimm0),
3584           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3585       Requires<[HasZCZ]>;
3586 }
3587
3588 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3589 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3590 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3591 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3592
3593 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3594 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3595 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3596 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3597
3598 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3599 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3600
3601 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3602 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3603 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3604           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3605 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3606           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3607 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3608           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3609 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3610           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3611
3612 // EDIT per word: 2s & 4s with MSL shifter
3613 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3614                       [(set (v2i32 V64:$Rd),
3615                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3616 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3617                       [(set (v4i32 V128:$Rd),
3618                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3619
3620 // Per byte: 8b & 16b
3621 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3622                                                  "movi", ".8b",
3623                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3624 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3625                                                  "movi", ".16b",
3626                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3627
3628 // AdvSIMD MVNI
3629
3630 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3631 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3632 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3633           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3634 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3635           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3636 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3637           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3638 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3639           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3640
3641 // EDIT per word: 2s & 4s with MSL shifter
3642 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3643                       [(set (v2i32 V64:$Rd),
3644                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3645 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3646                       [(set (v4i32 V128:$Rd),
3647                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3648
3649 //----------------------------------------------------------------------------
3650 // AdvSIMD indexed element
3651 //----------------------------------------------------------------------------
3652
3653 let neverHasSideEffects = 1 in {
3654   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3655   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3656 }
3657
3658 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3659 // instruction expects the addend first, while the intrinsic expects it last.
3660
3661 // On the other hand, there are quite a few valid combinatorial options due to
3662 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3663 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3664            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3665 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3666            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3667
3668 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3669            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3670 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3671            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3672 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3673            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3674 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3675            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3676
3677 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3678   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3679   // and DUP scalar.
3680   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3681                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3682                                            VectorIndexS:$idx))),
3683             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3684   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3685                            (v2f32 (ARM64duplane32
3686                                       (v4f32 (insert_subvector undef,
3687                                                  (v2f32 (fneg V64:$Rm)),
3688                                                  (i32 0))),
3689                                       VectorIndexS:$idx)))),
3690             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3691                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3692                                VectorIndexS:$idx)>;
3693   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3694                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3695             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3696                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3697
3698   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3699   // and DUP scalar.
3700   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3701                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3702                                            VectorIndexS:$idx))),
3703             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3704                                VectorIndexS:$idx)>;
3705   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3706                            (v4f32 (ARM64duplane32
3707                                       (v4f32 (insert_subvector undef,
3708                                                  (v2f32 (fneg V64:$Rm)),
3709                                                  (i32 0))),
3710                                       VectorIndexS:$idx)))),
3711             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3712                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3713                                VectorIndexS:$idx)>;
3714   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3715                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3716             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3717                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3718
3719   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3720   // (DUPLANE from 64-bit would be trivial).
3721   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3722                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3723                                            VectorIndexD:$idx))),
3724             (FMLSv2i64_indexed
3725                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3726   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3727                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3728             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3729                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3730
3731   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3732   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3733                          (vector_extract (v4f32 (fneg V128:$Rm)),
3734                                          VectorIndexS:$idx))),
3735             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3736                 V128:$Rm, VectorIndexS:$idx)>;
3737   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3738                          (vector_extract (v2f32 (fneg V64:$Rm)),
3739                                          VectorIndexS:$idx))),
3740             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3741                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3742
3743   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3744   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3745                          (vector_extract (v2f64 (fneg V128:$Rm)),
3746                                          VectorIndexS:$idx))),
3747             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3748                 V128:$Rm, VectorIndexS:$idx)>;
3749 }
3750
3751 defm : FMLSIndexedAfterNegPatterns<
3752            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3753 defm : FMLSIndexedAfterNegPatterns<
3754            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3755
3756 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3757 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3758
3759 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3760           (FMULv2i32_indexed V64:$Rn,
3761             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3762             (i64 0))>;
3763 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3764           (FMULv4i32_indexed V128:$Rn,
3765             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3766             (i64 0))>;
3767 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3768           (FMULv2i64_indexed V128:$Rn,
3769             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3770             (i64 0))>;
3771
3772 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3773 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3774 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3775               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3776 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3777               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3778 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3779 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3780     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3781 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3782     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3783 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3784                 int_arm64_neon_smull>;
3785 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3786                                            int_arm64_neon_sqadd>;
3787 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3788                                            int_arm64_neon_sqsub>;
3789 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3790 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3791     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3792 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3793     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3794 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3795                 int_arm64_neon_umull>;
3796
3797 // A scalar sqdmull with the second operand being a vector lane can be
3798 // handled directly with the indexed instruction encoding.
3799 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3800                                           (vector_extract (v4i32 V128:$Vm),
3801                                                            VectorIndexS:$idx)),
3802           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3803
3804 //----------------------------------------------------------------------------
3805 // AdvSIMD scalar shift instructions
3806 //----------------------------------------------------------------------------
3807 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3808 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3809 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3810 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3811 // Codegen patterns for the above. We don't put these directly on the
3812 // instructions because TableGen's type inference can't handle the truth.
3813 // Having the same base pattern for fp <--> int totally freaks it out.
3814 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3815           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3816 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3817           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3818 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3819           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3820 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3821           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3822 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3823                                             vecshiftR64:$imm)),
3824           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3825 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3826                                             vecshiftR64:$imm)),
3827           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3828 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3829           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3830 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3831           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3832 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3833           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3834 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3835           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3836 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3837                                             vecshiftR64:$imm)),
3838           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3839 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3840                                             vecshiftR64:$imm)),
3841           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3842
3843 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3844 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3845 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3846                                      int_arm64_neon_sqrshrn>;
3847 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3848                                      int_arm64_neon_sqrshrun>;
3849 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3850 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3851 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3852                                      int_arm64_neon_sqshrn>;
3853 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3854                                      int_arm64_neon_sqshrun>;
3855 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3856 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3857 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3858     TriOpFrag<(add node:$LHS,
3859                    (ARM64srshri node:$MHS, node:$RHS))>>;
3860 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3861 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3862     TriOpFrag<(add node:$LHS,
3863                    (ARM64vashr node:$MHS, node:$RHS))>>;
3864 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3865                                      int_arm64_neon_uqrshrn>;
3866 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3867 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3868                                      int_arm64_neon_uqshrn>;
3869 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3870 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3871     TriOpFrag<(add node:$LHS,
3872                    (ARM64urshri node:$MHS, node:$RHS))>>;
3873 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3874 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3875     TriOpFrag<(add node:$LHS,
3876                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3877
3878 //----------------------------------------------------------------------------
3879 // AdvSIMD vector shift instructions
3880 //----------------------------------------------------------------------------
3881 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3882 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3883 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3884                                    int_arm64_neon_vcvtfxs2fp>;
3885 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3886                                          int_arm64_neon_rshrn>;
3887 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3888 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3889                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3890 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3891 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3892                                       (i32 vecshiftL64:$imm))),
3893           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3894 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3895                                          int_arm64_neon_sqrshrn>;
3896 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3897                                          int_arm64_neon_sqrshrun>;
3898 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3899 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3900 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3901                                          int_arm64_neon_sqshrn>;
3902 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3903                                          int_arm64_neon_sqshrun>;
3904 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3905 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3906                                       (i32 vecshiftR64:$imm))),
3907           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3908 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3909 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3910                  TriOpFrag<(add node:$LHS,
3911                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3912 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3913                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3914
3915 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3916 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3917                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3918 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3919                         int_arm64_neon_vcvtfxu2fp>;
3920 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3921                                          int_arm64_neon_uqrshrn>;
3922 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3923 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3924                                          int_arm64_neon_uqshrn>;
3925 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3926 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3927                 TriOpFrag<(add node:$LHS,
3928                                (ARM64urshri node:$MHS, node:$RHS))> >;
3929 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3930                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3931 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3932 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3933                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3934
3935 // SHRN patterns for when a logical right shift was used instead of arithmetic
3936 // (the immediate guarantees no sign bits actually end up in the result so it
3937 // doesn't matter).
3938 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3939           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3940 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3941           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3942 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3943           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3944
3945 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3946                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3947                                                     vecshiftR16Narrow:$imm)))),
3948           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3949                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3950 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3951                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3952                                                     vecshiftR32Narrow:$imm)))),
3953           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3954                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3955 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3956                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3957                                                     vecshiftR64Narrow:$imm)))),
3958           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3959                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3960
3961 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3962 // Anyexts are implemented as zexts.
3963 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3964 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3965 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3966 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3967 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3968 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3969 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3970 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3971 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3972 // Also match an extend from the upper half of a 128 bit source register.
3973 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3974           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3975 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3976           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3977 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3978           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3979 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3980           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3981 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3982           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3983 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3984           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3985 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3986           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3987 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3988           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3989 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3990           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3991
3992 // Vector shift sxtl aliases
3993 def : InstAlias<"sxtl.8h $dst, $src1",
3994                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3995 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3996                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3997 def : InstAlias<"sxtl.4s $dst, $src1",
3998                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3999 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4000                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4001 def : InstAlias<"sxtl.2d $dst, $src1",
4002                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4003 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4004                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4005
4006 // Vector shift sxtl2 aliases
4007 def : InstAlias<"sxtl2.8h $dst, $src1",
4008                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4009 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4010                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4011 def : InstAlias<"sxtl2.4s $dst, $src1",
4012                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4013 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4014                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4015 def : InstAlias<"sxtl2.2d $dst, $src1",
4016                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4017 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4018                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4019
4020 // Vector shift uxtl aliases
4021 def : InstAlias<"uxtl.8h $dst, $src1",
4022                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4023 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4024                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4025 def : InstAlias<"uxtl.4s $dst, $src1",
4026                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4027 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4028                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4029 def : InstAlias<"uxtl.2d $dst, $src1",
4030                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4031 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4032                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4033
4034 // Vector shift uxtl2 aliases
4035 def : InstAlias<"uxtl2.8h $dst, $src1",
4036                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4037 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4038                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4039 def : InstAlias<"uxtl2.4s $dst, $src1",
4040                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4041 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4042                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4043 def : InstAlias<"uxtl2.2d $dst, $src1",
4044                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4045 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4046                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4047
4048 // If an integer is about to be converted to a floating point value,
4049 // just load it on the floating point unit.
4050 // These patterns are more complex because floating point loads do not
4051 // support sign extension.
4052 // The sign extension has to be explicitly added and is only supported for
4053 // one step: byte-to-half, half-to-word, word-to-doubleword.
4054 // SCVTF GPR -> FPR is 9 cycles.
4055 // SCVTF FPR -> FPR is 4 cyclces.
4056 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4057 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4058 // and still being faster.
4059 // However, this is not good for code size.
4060 // 8-bits -> float. 2 sizes step-up.
4061 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
4062            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4063                               (SSHLLv4i16_shift
4064                                 (f64
4065                                   (EXTRACT_SUBREG
4066                                     (SSHLLv8i8_shift
4067                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4068                                                   (LDRBro ro_indexed8:$addr),
4069                                                   bsub),
4070                                      0),
4071                                    dsub)),
4072                                0),
4073                            ssub)))>, Requires<[NotForCodeSize]>;
4074 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
4075            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4076                               (SSHLLv4i16_shift
4077                                 (f64
4078                                   (EXTRACT_SUBREG
4079                                     (SSHLLv8i8_shift
4080                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4081                                                   (LDRBui am_indexed8:$addr),
4082                                                   bsub),
4083                                      0),
4084                                    dsub)),
4085                                0),
4086                            ssub)))>, Requires<[NotForCodeSize]>;
4087 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
4088            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4089                               (SSHLLv4i16_shift
4090                                 (f64
4091                                   (EXTRACT_SUBREG
4092                                     (SSHLLv8i8_shift
4093                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4094                                                   (LDURBi am_unscaled8:$addr),
4095                                                   bsub),
4096                                      0),
4097                                    dsub)),
4098                                0),
4099                            ssub)))>, Requires<[NotForCodeSize]>;
4100 // 16-bits -> float. 1 size step-up.
4101 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4102            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4103                               (SSHLLv4i16_shift
4104                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4105                                                (LDRHro ro_indexed16:$addr),
4106                                                hsub),
4107                                0),
4108                            ssub)))>, Requires<[NotForCodeSize]>;
4109 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4110            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4111                               (SSHLLv4i16_shift
4112                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4113                                                (LDRHui am_indexed16:$addr),
4114                                                hsub),
4115                                0),
4116                            ssub)))>, Requires<[NotForCodeSize]>;
4117 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4118            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4119                               (SSHLLv4i16_shift
4120                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4121                                                (LDURHi am_unscaled16:$addr),
4122                                                hsub),
4123                                0),
4124                            ssub)))>, Requires<[NotForCodeSize]>;
4125 // 32-bits to 32-bits are handled in target specific dag combine:
4126 // performIntToFpCombine.
4127 // 64-bits integer to 32-bits floating point, not possible with
4128 // SCVTF on floating point registers (both source and destination
4129 // must have the same size).
4130
4131 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4132 // 8-bits -> double. 3 size step-up: give up.
4133 // 16-bits -> double. 2 size step.
4134 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4135            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4136                               (SSHLLv2i32_shift
4137                                  (f64
4138                                   (EXTRACT_SUBREG
4139                                     (SSHLLv4i16_shift
4140                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4141                                                   (LDRHro ro_indexed16:$addr),
4142                                                   hsub),
4143                                      0),
4144                                    dsub)),
4145                                0),
4146                              dsub)))>, Requires<[NotForCodeSize]>;
4147 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4148            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4149                                (SSHLLv2i32_shift
4150                                  (f64
4151                                    (EXTRACT_SUBREG
4152                                      (SSHLLv4i16_shift
4153                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4154                                                   (LDRHui am_indexed16:$addr),
4155                                                   hsub),
4156                                       0),
4157                                     dsub)),
4158                                  0),
4159                               dsub)))>, Requires<[NotForCodeSize]>;
4160 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4161            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4162                               (SSHLLv2i32_shift
4163                                 (f64
4164                                   (EXTRACT_SUBREG
4165                                     (SSHLLv4i16_shift
4166                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4167                                                   (LDURHi am_unscaled16:$addr),
4168                                                   hsub),
4169                                       0),
4170                                    dsub)),
4171                                0),
4172                              dsub)))>, Requires<[NotForCodeSize]>;
4173 // 32-bits -> double. 1 size step-up.
4174 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4175            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4176                               (SSHLLv2i32_shift
4177                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4178                                                (LDRSro ro_indexed32:$addr),
4179                                                ssub),
4180                                0),
4181                              dsub)))>, Requires<[NotForCodeSize]>;
4182 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4183            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4184                               (SSHLLv2i32_shift
4185                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4186                                                (LDRSui am_indexed32:$addr),
4187                                                ssub),
4188                                0),
4189                              dsub)))>, Requires<[NotForCodeSize]>;
4190 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4191            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4192                               (SSHLLv2i32_shift
4193                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4194                                                (LDURSi am_unscaled32:$addr),
4195                                                ssub),
4196                                0),
4197                              dsub)))>, Requires<[NotForCodeSize]>;
4198 // 64-bits -> double are handled in target specific dag combine:
4199 // performIntToFpCombine.
4200
4201
4202 //----------------------------------------------------------------------------
4203 // AdvSIMD Load-Store Structure
4204 //----------------------------------------------------------------------------
4205 defm LD1 : SIMDLd1Multiple<"ld1">;
4206 defm LD2 : SIMDLd2Multiple<"ld2">;
4207 defm LD3 : SIMDLd3Multiple<"ld3">;
4208 defm LD4 : SIMDLd4Multiple<"ld4">;
4209
4210 defm ST1 : SIMDSt1Multiple<"st1">;
4211 defm ST2 : SIMDSt2Multiple<"st2">;
4212 defm ST3 : SIMDSt3Multiple<"st3">;
4213 defm ST4 : SIMDSt4Multiple<"st4">;
4214
4215 class Ld1Pat<ValueType ty, Instruction INST>
4216   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4217
4218 def : Ld1Pat<v16i8, LD1Onev16b>;
4219 def : Ld1Pat<v8i16, LD1Onev8h>;
4220 def : Ld1Pat<v4i32, LD1Onev4s>;
4221 def : Ld1Pat<v2i64, LD1Onev2d>;
4222 def : Ld1Pat<v8i8,  LD1Onev8b>;
4223 def : Ld1Pat<v4i16, LD1Onev4h>;
4224 def : Ld1Pat<v2i32, LD1Onev2s>;
4225 def : Ld1Pat<v1i64, LD1Onev1d>;
4226
4227 class St1Pat<ValueType ty, Instruction INST>
4228   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4229         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4230
4231 def : St1Pat<v16i8, ST1Onev16b>;
4232 def : St1Pat<v8i16, ST1Onev8h>;
4233 def : St1Pat<v4i32, ST1Onev4s>;
4234 def : St1Pat<v2i64, ST1Onev2d>;
4235 def : St1Pat<v8i8,  ST1Onev8b>;
4236 def : St1Pat<v4i16, ST1Onev4h>;
4237 def : St1Pat<v2i32, ST1Onev2s>;
4238 def : St1Pat<v1i64, ST1Onev1d>;
4239
4240 //---
4241 // Single-element
4242 //---
4243
4244 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4245 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4246 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4247 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4248 let mayLoad = 1, neverHasSideEffects = 1 in {
4249 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4250 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4251 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4252 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4253 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4254 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4255 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4256 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4257 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4258 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4259 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4260 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4261 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4262 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4263 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4264 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4265 }
4266
4267 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4268           (LD1Rv8b am_simdnoindex:$vaddr)>;
4269 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4270           (LD1Rv16b am_simdnoindex:$vaddr)>;
4271 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4272           (LD1Rv4h am_simdnoindex:$vaddr)>;
4273 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4274           (LD1Rv8h am_simdnoindex:$vaddr)>;
4275 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4276           (LD1Rv2s am_simdnoindex:$vaddr)>;
4277 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4278           (LD1Rv4s am_simdnoindex:$vaddr)>;
4279 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4280           (LD1Rv2d am_simdnoindex:$vaddr)>;
4281 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4282           (LD1Rv1d am_simdnoindex:$vaddr)>;
4283 // Grab the floating point version too
4284 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4285           (LD1Rv2s am_simdnoindex:$vaddr)>;
4286 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4287           (LD1Rv4s am_simdnoindex:$vaddr)>;
4288 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4289           (LD1Rv2d am_simdnoindex:$vaddr)>;
4290 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4291           (LD1Rv1d am_simdnoindex:$vaddr)>;
4292
4293 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4294                     ValueType VTy, ValueType STy, Instruction LD1>
4295   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4296            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4297         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4298
4299 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4300 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4301 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4302 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4303 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4304 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4305
4306 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4307                    ValueType VTy, ValueType STy, Instruction LD1>
4308   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4309            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4310         (EXTRACT_SUBREG
4311             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4312                           VecIndex:$idx, am_simdnoindex:$vaddr),
4313             dsub)>;
4314
4315 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4316 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4317 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4318 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4319
4320
4321 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4322 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4323 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4324 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4325
4326 // Stores
4327 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4328 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4329 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4330 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4331
4332 let AddedComplexity = 8 in
4333 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4334                     ValueType VTy, ValueType STy, Instruction ST1>
4335   : Pat<(scalar_store
4336              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4337              am_simdnoindex:$vaddr),
4338         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4339
4340 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4341 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4342 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4343 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4344 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4345 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4346
4347 let AddedComplexity = 8 in
4348 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4349                    ValueType VTy, ValueType STy, Instruction ST1>
4350   : Pat<(scalar_store
4351              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4352              am_simdnoindex:$vaddr),
4353         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4354              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4355
4356 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4357 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4358 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4359 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4360
4361 let mayStore = 1, neverHasSideEffects = 1 in {
4362 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4363 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4364 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4365 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4366 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4367 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4368 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4369 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4370 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4371 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4372 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4373 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4374 }
4375
4376 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4377 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4378 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4379 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4380
4381 //----------------------------------------------------------------------------
4382 // Crypto extensions
4383 //----------------------------------------------------------------------------
4384
4385 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4386 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4387 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4388 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4389
4390 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4391 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4392 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4393 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4394 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4395 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4396 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4397
4398 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4399 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4400 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4401
4402 //----------------------------------------------------------------------------
4403 // Compiler-pseudos
4404 //----------------------------------------------------------------------------
4405 // FIXME: Like for X86, these should go in their own separate .td file.
4406
4407 // Any instruction that defines a 32-bit result leaves the high half of the
4408 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4409 // be copying from a truncate. But any other 32-bit operation will zero-extend
4410 // up to 64 bits.
4411 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4412 def def32 : PatLeaf<(i32 GPR32:$src), [{
4413   return N->getOpcode() != ISD::TRUNCATE &&
4414          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4415          N->getOpcode() != ISD::CopyFromReg;
4416 }]>;
4417
4418 // In the case of a 32-bit def that is known to implicitly zero-extend,
4419 // we can use a SUBREG_TO_REG.
4420 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4421
4422 // For an anyext, we don't care what the high bits are, so we can perform an
4423 // INSERT_SUBREF into an IMPLICIT_DEF.
4424 def : Pat<(i64 (anyext GPR32:$src)),
4425           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4426
4427 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4428 // instruction (UBFM) on the enclosing super-reg.
4429 def : Pat<(i64 (zext GPR32:$src)),
4430  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4431
4432 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4433 // containing super-reg.
4434 def : Pat<(i64 (sext GPR32:$src)),
4435    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4436 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4437 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4438 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4439 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4440 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4441 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4442 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4443
4444 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4445           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4446                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4447 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4448           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4449                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4450
4451 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4452           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4453                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4454 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4455           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4456                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4457
4458 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4459           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4460                    (i64 (i64shift_a        imm0_63:$imm)),
4461                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4462
4463 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4464 // AddedComplexity for the following patterns since we want to match sext + sra
4465 // patterns before we attempt to match a single sra node.
4466 let AddedComplexity = 20 in {
4467 // We support all sext + sra combinations which preserve at least one bit of the
4468 // original value which is to be sign extended. E.g. we support shifts up to
4469 // bitwidth-1 bits.
4470 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4471           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4472 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4473           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4474
4475 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4476           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4477 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4478           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4479
4480 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4481           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4482                    (i64 imm0_31:$imm), 31)>;
4483 } // AddedComplexity = 20
4484
4485 // To truncate, we can simply extract from a subregister.
4486 def : Pat<(i32 (trunc GPR64sp:$src)),
4487           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4488
4489 // __builtin_trap() uses the BRK instruction on ARM64.
4490 def : Pat<(trap), (BRK 1)>;
4491
4492 // Conversions within AdvSIMD types in the same register size are free.
4493
4494 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4495 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4496 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4497 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4498 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4499 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4500
4501 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4502 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4503 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4504 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4505 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4506 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4507
4508 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4509 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4510 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4511 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4512 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4513 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4514
4515 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4516 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4517 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4518 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4519 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4520 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4521
4522 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4523 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4524 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4525 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4526 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4527 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4528
4529 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4530 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4531 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4532 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4533 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4534 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4535
4536 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4537 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4538 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4539 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4540 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4541 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4542
4543
4544 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4545 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4546 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4547 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4548 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4549
4550 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4551 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4552 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4553 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4554 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4555 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4556
4557 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4558 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4559 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4560 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4561 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4562 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4563
4564 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4565 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4566 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4567 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4568 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4569 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4570
4571 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4572 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4573 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4574 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4575 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4576 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4577
4578 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4579 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4580 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4581 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4582 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4583 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4584
4585 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4586 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4587 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4588 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4589 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4590 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4591
4592 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4593           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4594 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4595           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4596 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4597           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4598 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4599           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4600
4601 // A 64-bit subvector insert to the first 128-bit vector position
4602 // is a subregister copy that needs no instruction.
4603 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4604           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4605 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4606           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4607 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4608           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4609 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4610           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4611 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4612           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4613 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4614           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4615
4616 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4617 // or v2f32.
4618 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4619                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4620            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4621 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4622                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4623            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4624     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4625     // so we match on v4f32 here, not v2f32. This will also catch adding
4626     // the low two lanes of a true v4f32 vector.
4627 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4628                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4629           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4630
4631 // Scalar 64-bit shifts in FPR64 registers.
4632 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4633           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4634 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4635           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4636 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4637           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4638 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4639           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4640
4641 // Tail call return handling. These are all compiler pseudo-instructions,
4642 // so no encoding information or anything like that.
4643 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4644   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4645   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4646 }
4647
4648 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4649 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4650 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4651
4652 include "ARM64InstrAtomics.td"