lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYS    : SystemI<0, "sys">;
 336 def SYSxt  : SystemXtI<0, "sys">;
 337 def SYSLxt : SystemLXtI<1, "sysl">;
 338
 339 //===----------------------------------------------------------------------===//
 340 // Move immediate instructions.
 341 //===----------------------------------------------------------------------===//
 342
 343 defm MOVK : InsertImmediate<0b11, "movk">;
 344 defm MOVN : MoveImmediate<0b00, "movn">;
 345
 346 let PostEncoderMethod = "fixMOVZ" in
 347 defm MOVZ : MoveImmediate<0b10, "movz">;
 348
 349 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 350 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 351 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 352 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 355
 356 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 357 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 358 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 360
 361 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 362 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 363 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 365
 366 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 367 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 368 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 370
 371 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 372 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 373 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 374
 375 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 377 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 378
 379 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 380     isAsCheapAsAMove = 1 in {
 381 // FIXME: The following pseudo instructions are only needed because remat
 382 // cannot handle multiple instructions.  When that changes, we can select
 383 // directly to the real instructions and get rid of these pseudos.
 384
 385 def MOVi32imm
 386     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 387              [(set GPR32:$dst, imm:$src)]>,
 388       Sched<[WriteImm]>;
 389 def MOVi64imm
 390     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 391              [(set GPR64:$dst, imm:$src)]>,
 392       Sched<[WriteImm]>;
 393 } // isReMaterializable, isCodeGenOnly
 394
 395 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 396                              tglobaladdr:$g1, tglobaladdr:$g0),
 397           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 398                                   tglobaladdr:$g2, 32),
 399                           tglobaladdr:$g1, 16),
 400                   tglobaladdr:$g0, 0)>;
 401
 402 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 403                              tblockaddress:$g1, tblockaddress:$g0),
 404           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 405                                   tblockaddress:$g2, 32),
 406                           tblockaddress:$g1, 16),
 407                   tblockaddress:$g0, 0)>;
 408
 409 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 410                              tconstpool:$g1, tconstpool:$g0),
 411           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 412                                   tconstpool:$g2, 32),
 413                           tconstpool:$g1, 16),
 414                   tconstpool:$g0, 0)>;
 415
 416
 417 //===----------------------------------------------------------------------===//
 418 // Arithmetic instructions.
 419 //===----------------------------------------------------------------------===//
 420
 421 // Add/subtract with carry.
 422 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 423 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 424
 425 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 426 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 427 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 428 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 429
 430 // Add/subtract
 431 defm ADD : AddSub<0, "add", add>;
 432 defm SUB : AddSub<1, "sub">;
 433
 434 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 435 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 436
 437 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 438 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 439           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 440 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 441           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 442 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 443           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 444 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 445           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 446 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 447           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 448 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 449           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 450 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 451           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 452 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 453           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 454
 455 // Because of the immediate format for add/sub-imm instructions, the
 456 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 457 //  These patterns capture that transformation.
 458 let AddedComplexity = 1 in {
 459 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 460           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 461 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 462           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 463 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 464           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 465 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 466           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 467 }
 468
 469 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 470 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 471 def : InstAlias<"neg $dst, $src, $shift",
 472                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 473 def : InstAlias<"neg $dst, $src, $shift",
 474                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 475
 476 // Because of the immediate format for add/sub-imm instructions, the
 477 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 478 //  These patterns capture that transformation.
 479 let AddedComplexity = 1 in {
 480 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 481           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 482 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 483           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 484 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 485           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 486 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 487           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 488 }
 489
 490 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 491 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 492 def : InstAlias<"negs $dst, $src, $shift",
 493                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 494 def : InstAlias<"negs $dst, $src, $shift",
 495                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 496
 497 // Unsigned/Signed divide
 498 defm UDIV : Div<0, "udiv", udiv>;
 499 defm SDIV : Div<1, "sdiv", sdiv>;
 500 let isCodeGenOnly = 1 in {
 501 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 502 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 503 }
 504
 505 // Variable shift
 506 defm ASRV : Shift<0b10, "asrv", sra>;
 507 defm LSLV : Shift<0b00, "lslv", shl>;
 508 defm LSRV : Shift<0b01, "lsrv", srl>;
 509 defm RORV : Shift<0b11, "rorv", rotr>;
 510
 511 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 512 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 513 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 514 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 515 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 516 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 517 def : ShiftAlias<"ror", RORVWr, GPR32>;
 518 def : ShiftAlias<"ror", RORVXr, GPR64>;
 519
 520 // Multiply-add
 521 let AddedComplexity = 7 in {
 522 defm MADD : MulAccum<0, "madd", add>;
 523 defm MSUB : MulAccum<1, "msub", sub>;
 524
 525 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 526           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 527 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 528           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 529
 530 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 531           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 532 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 533           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 534 } // AddedComplexity = 7
 535
 536 let AddedComplexity = 5 in {
 537 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 538 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 539 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 540 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 541
 542 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 543           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 544 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 545           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 546
 547 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 548           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 550           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 551 } // AddedComplexity = 5
 552
 553 def : MulAccumWAlias<"mul", MADDWrrr>;
 554 def : MulAccumXAlias<"mul", MADDXrrr>;
 555 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 556 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 557 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 558 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 559 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 560 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 561
 562 // Multiply-high
 563 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 564 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 565
 566 // CRC32
 567 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 568 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 569 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 570 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 571
 572 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 573 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 574 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 575 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 576
 577
 578 //===----------------------------------------------------------------------===//
 579 // Logical instructions.
 580 //===----------------------------------------------------------------------===//
 581
 582 // (immediate)
 583 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 584 defm AND  : LogicalImm<0b00, "and", and>;
 585 defm EOR  : LogicalImm<0b10, "eor", xor>;
 586 defm ORR  : LogicalImm<0b01, "orr", or>;
 587
 588 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 589                                           logical_imm32:$imm)>;
 590 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 591                                           logical_imm64:$imm)>;
 592
 593
 594 // (register)
 595 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 596 defm BICS : LogicalRegS<0b11, 1, "bics">;
 597 defm AND  : LogicalReg<0b00, 0, "and", and>;
 598 defm BIC  : LogicalReg<0b00, 1, "bic",
 599                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 600 defm EON  : LogicalReg<0b10, 1, "eon",
 601                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 602 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 603 defm ORN  : LogicalReg<0b01, 1, "orn",
 604                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 605 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 606
 607 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 608 def : InstAlias<"mov $dst, $src",
 609                 (ADDWri GPR32sp:$dst, GPR32sp:$src, 0, 0)>;
 610 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 611 def : InstAlias<"mov $dst, $src",
 612                 (ADDXri GPR64sp:$dst, GPR64sp:$src, 0, 0)>;
 613
 614 def : InstAlias<"tst $src1, $src2",
 615                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 616 def : InstAlias<"tst $src1, $src2",
 617                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 618
 619 def : InstAlias<"tst $src1, $src2",
 620                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 621 def : InstAlias<"tst $src1, $src2",
 622                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 623
 624 def : InstAlias<"tst $src1, $src2, $sh",
 625                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 626 def : InstAlias<"tst $src1, $src2, $sh",
 627                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 628
 629 def : InstAlias<"mvn $Wd, $Wm",
 630                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 631 def : InstAlias<"mvn $Xd, $Xm",
 632                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 633
 634 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 635 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 636
 637
 638 //===----------------------------------------------------------------------===//
 639 // One operand data processing instructions.
 640 //===----------------------------------------------------------------------===//
 641
 642 defm CLS    : OneOperandData<0b101, "cls">;
 643 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 644 defm RBIT   : OneOperandData<0b000, "rbit">;
 645 def  REV16Wr : OneWRegData<0b001, "rev16",
 646                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 647 def  REV16Xr : OneXRegData<0b001, "rev16",
 648                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 649
 650 def : Pat<(cttz GPR32:$Rn),
 651           (CLZWr (RBITWr GPR32:$Rn))>;
 652 def : Pat<(cttz GPR64:$Rn),
 653           (CLZXr (RBITXr GPR64:$Rn))>;
 654
 655 // Unlike the other one operand instructions, the instructions with the "rev"
 656 // mnemonic do *not* just different in the size bit, but actually use different
 657 // opcode bits for the different sizes.
 658 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 659 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 660 def REV32Xr : OneXRegData<0b010, "rev32",
 661                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 662
 663 //===----------------------------------------------------------------------===//
 664 // Bitfield immediate extraction instruction.
 665 //===----------------------------------------------------------------------===//
 666 let neverHasSideEffects = 1 in
 667 defm EXTR : ExtractImm<"extr">;
 668 def : InstAlias<"ror $dst, $src, $shift",
 669             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 670 def : InstAlias<"ror $dst, $src, $shift",
 671             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 672
 673 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 674           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 675 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 676           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 677
 678 //===----------------------------------------------------------------------===//
 679 // Other bitfield immediate instructions.
 680 //===----------------------------------------------------------------------===//
 681 let neverHasSideEffects = 1 in {
 682 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 683 defm SBFM : BitfieldImm<0b00, "sbfm">;
 684 defm UBFM : BitfieldImm<0b10, "ubfm">;
 685 }
 686
 687 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 688   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 689   return CurDAG->getTargetConstant(enc, MVT::i64);
 690 }]>;
 691
 692 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 693   uint64_t enc = 31 - N->getZExtValue();
 694   return CurDAG->getTargetConstant(enc, MVT::i64);
 695 }]>;
 696
 697 // min(7, 31 - shift_amt)
 698 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 699   uint64_t enc = 31 - N->getZExtValue();
 700   enc = enc > 7 ? 7 : enc;
 701   return CurDAG->getTargetConstant(enc, MVT::i64);
 702 }]>;
 703
 704 // min(15, 31 - shift_amt)
 705 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 706   uint64_t enc = 31 - N->getZExtValue();
 707   enc = enc > 15 ? 15 : enc;
 708   return CurDAG->getTargetConstant(enc, MVT::i64);
 709 }]>;
 710
 711 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 712   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 713   return CurDAG->getTargetConstant(enc, MVT::i64);
 714 }]>;
 715
 716 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 717   uint64_t enc = 63 - N->getZExtValue();
 718   return CurDAG->getTargetConstant(enc, MVT::i64);
 719 }]>;
 720
 721 // min(7, 63 - shift_amt)
 722 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 723   uint64_t enc = 63 - N->getZExtValue();
 724   enc = enc > 7 ? 7 : enc;
 725   return CurDAG->getTargetConstant(enc, MVT::i64);
 726 }]>;
 727
 728 // min(15, 63 - shift_amt)
 729 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 730   uint64_t enc = 63 - N->getZExtValue();
 731   enc = enc > 15 ? 15 : enc;
 732   return CurDAG->getTargetConstant(enc, MVT::i64);
 733 }]>;
 734
 735 // min(31, 63 - shift_amt)
 736 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 737   uint64_t enc = 63 - N->getZExtValue();
 738   enc = enc > 31 ? 31 : enc;
 739   return CurDAG->getTargetConstant(enc, MVT::i64);
 740 }]>;
 741
 742 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 743           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 744                               (i64 (i32shift_b imm0_31:$imm)))>;
 745 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 746           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 747                               (i64 (i64shift_b imm0_63:$imm)))>;
 748
 749 let AddedComplexity = 10 in {
 750 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 751           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 752 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 753           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 754 }
 755
 756 def : InstAlias<"asr $dst, $src, $shift",
 757                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 758 def : InstAlias<"asr $dst, $src, $shift",
 759                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 760 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 761 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 762 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 763 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 764 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 765
 766 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 767           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 768 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 769           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 770
 771 def : InstAlias<"lsr $dst, $src, $shift",
 772                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 773 def : InstAlias<"lsr $dst, $src, $shift",
 774                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 775 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 776 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 777 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 778 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 779 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 780
 781 //===----------------------------------------------------------------------===//
 782 // Conditionally set flags instructions.
 783 //===----------------------------------------------------------------------===//
 784 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 785 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 786
 787 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 788 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 789
 790 //===----------------------------------------------------------------------===//
 791 // Conditional select instructions.
 792 //===----------------------------------------------------------------------===//
 793 defm CSEL  : CondSelect<0, 0b00, "csel">;
 794
 795 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 796 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 797 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 798 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 799
 800 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 801           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 802 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 803           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 804 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 805           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 806 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 807           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 808 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 809           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 810 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 811           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 812
 813 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 814           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 815 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 816           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 817 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 818           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 819 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 820           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 821
 822 // The inverse of the condition code from the alias instruction is what is used
 823 // in the aliased instruction. The parser all ready inverts the condition code
 824 // for these aliases.
 825 // FIXME: Is this the correct way to handle these aliases?
 826 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 827 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 828
 829 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 830 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 831
 832 def : InstAlias<"cinc $dst, $src, $cc",
 833                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 834 def : InstAlias<"cinc $dst, $src, $cc",
 835                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 836
 837 def : InstAlias<"cinv $dst, $src, $cc",
 838                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 839 def : InstAlias<"cinv $dst, $src, $cc",
 840                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 841
 842 def : InstAlias<"cneg $dst, $src, $cc",
 843                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 844 def : InstAlias<"cneg $dst, $src, $cc",
 845                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 846
 847 //===----------------------------------------------------------------------===//
 848 // PC-relative instructions.
 849 //===----------------------------------------------------------------------===//
 850 let isReMaterializable = 1 in {
 851 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 852 def ADR  : ADRI<0, "adr", adrlabel, []>;
 853 } // neverHasSideEffects = 1
 854
 855 def ADRP : ADRI<1, "adrp", adrplabel,
 856                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 857 } // isReMaterializable = 1
 858
 859 // page address of a constant pool entry, block address
 860 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 861 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 862
 863 //===----------------------------------------------------------------------===//
 864 // Unconditional branch (register) instructions.
 865 //===----------------------------------------------------------------------===//
 866
 867 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 868 def RET  : BranchReg<0b0010, "ret", []>;
 869 def DRPS : SpecialReturn<0b0101, "drps">;
 870 def ERET : SpecialReturn<0b0100, "eret">;
 871 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 872
 873 // Default to the LR register.
 874 def : InstAlias<"ret", (RET LR)>;
 875
 876 let isCall = 1, Defs = [LR], Uses = [SP] in {
 877 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 878 } // isCall
 879
 880 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 881 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 882 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 883
 884 // Create a separate pseudo-instruction for codegen to use so that we don't
 885 // flag lr as used in every function. It'll be restored before the RET by the
 886 // epilogue if it's legitimately used.
 887 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 888   let isTerminator = 1;
 889   let isBarrier = 1;
 890   let isReturn = 1;
 891 }
 892
 893 // This is a directive-like pseudo-instruction. The purpose is to insert an
 894 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 895 // (which in the usual case is a BLR).
 896 let hasSideEffects = 1 in
 897 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 898   let AsmString = ".tlsdesccall $sym";
 899 }
 900
 901 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 902 // gets expanded to two MCInsts during lowering.
 903 let isCall = 1, Defs = [LR] in
 904 def TLSDESC_BLR
 905     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 906              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 907
 908 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 909           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 910 //===----------------------------------------------------------------------===//
 911 // Conditional branch (immediate) instruction.
 912 //===----------------------------------------------------------------------===//
 913 def Bcc : BranchCond;
 914
 915 //===----------------------------------------------------------------------===//
 916 // Compare-and-branch instructions.
 917 //===----------------------------------------------------------------------===//
 918 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 919 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 920
 921 //===----------------------------------------------------------------------===//
 922 // Test-bit-and-branch instructions.
 923 //===----------------------------------------------------------------------===//
 924 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 925 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 926
 927 //===----------------------------------------------------------------------===//
 928 // Unconditional branch (immediate) instructions.
 929 //===----------------------------------------------------------------------===//
 930 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 931 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 932 } // isBranch, isTerminator, isBarrier
 933
 934 let isCall = 1, Defs = [LR], Uses = [SP] in {
 935 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 936 } // isCall
 937 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 938
 939 //===----------------------------------------------------------------------===//
 940 // Exception generation instructions.
 941 //===----------------------------------------------------------------------===//
 942 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 943 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 944 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 945 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 946 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 947 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 948 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 949 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 950
 951 // DCPSn defaults to an immediate operand of zero if unspecified.
 952 def : InstAlias<"dcps1", (DCPS1 0)>;
 953 def : InstAlias<"dcps2", (DCPS2 0)>;
 954 def : InstAlias<"dcps3", (DCPS3 0)>;
 955
 956 //===----------------------------------------------------------------------===//
 957 // Load instructions.
 958 //===----------------------------------------------------------------------===//
 959
 960 // Pair (indexed, offset)
 961 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 962 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 963 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 964 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 965 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 966
 967 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 968
 969 // Pair (pre-indexed)
 970 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 971 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 972 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 973 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 974 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 975
 976 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 977
 978 // Pair (post-indexed)
 979 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 980 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 981 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 982 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 983 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 984
 985 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 986
 987
 988 // Pair (no allocate)
 989 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
 990 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
 991 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
 992 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
 993 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
 994
 995 //---
 996 // (register offset)
 997 //---
 998
 999 let AddedComplexity = 10 in {
1000 // Integer
1001 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1002                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1003 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1004                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1005 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1006                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1007 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1008                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1009
1010 // Floating-point
1011 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1012                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1013 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1014                       [(set FPR16:$Rt, (load ro_indexed16:$addr))]>;
1015 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1016                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1017 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1018                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1019 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1020   let mayLoad = 1;
1021 }
1022
1023 // For regular load, we do not have any alignment requirement.
1024 // Thus, it is safe to directly map the vector loads with interesting
1025 // addressing modes.
1026 // FIXME: We could do the same for bitconvert to floating point vectors.
1027 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1028            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1029                           (LDRBro ro_indexed8:$addr), bsub)>;
1030 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1031            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1032                           (LDRBro ro_indexed8:$addr), bsub)>;
1033 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1034            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1035                           (LDRHro ro_indexed16:$addr), hsub)>;
1036 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1037            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1038                           (LDRHro ro_indexed16:$addr), hsub)>;
1039 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1040            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1041                           (LDRSro ro_indexed32:$addr), ssub)>;
1042 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1043            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1044                           (LDRSro ro_indexed32:$addr), ssub)>;
1045 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1046            (LDRDro ro_indexed64:$addr)>;
1047 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1048            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1049                           (LDRDro ro_indexed64:$addr), dsub)>;
1050
1051 // Match all load 64 bits width whose type is compatible with FPR64
1052 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1053 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1054 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1055 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1056 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1057 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1058
1059 // Match all load 128 bits width whose type is compatible with FPR128
1060 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1061 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1062 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1063 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1064 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1065 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1066 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1067
1068 // Load sign-extended half-word
1069 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1070                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1071 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1072                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1073
1074 // Load sign-extended byte
1075 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1076                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1077 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1078                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1079
1080 // Load sign-extended word
1081 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1082                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1083
1084 // Pre-fetch.
1085 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1086                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1087
1088 // zextload -> i64
1089 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1090     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1091 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1092     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1093
1094 // zextloadi1 -> zextloadi8
1095 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1096 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1097     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1098
1099 // extload -> zextload
1100 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1101 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1102 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1103 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1104     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1105 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1106     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1107 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1108     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1109 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1110     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1111
1112 } // AddedComplexity = 10
1113
1114 //---
1115 // (unsigned immediate)
1116 //---
1117 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1118                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1119 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1120                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1121 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1122                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1123 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1124                     [(set FPR16:$Rt, (load am_indexed16:$addr))]>;
1125 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1126                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1127 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1128                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1129 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1130                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1131
1132 // For regular load, we do not have any alignment requirement.
1133 // Thus, it is safe to directly map the vector loads with interesting
1134 // addressing modes.
1135 // FIXME: We could do the same for bitconvert to floating point vectors.
1136 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1137            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1138                           (LDRBui am_indexed8:$addr), bsub)>;
1139 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1140            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1141                           (LDRBui am_indexed8:$addr), bsub)>;
1142 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1143            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1144                           (LDRHui am_indexed16:$addr), hsub)>;
1145 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1146            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1147                           (LDRHui am_indexed16:$addr), hsub)>;
1148 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1149            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1150                           (LDRSui am_indexed32:$addr), ssub)>;
1151 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1152            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1153                           (LDRSui am_indexed32:$addr), ssub)>;
1154 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1155            (LDRDui am_indexed64:$addr)>;
1156 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1157            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1158                           (LDRDui am_indexed64:$addr), dsub)>;
1159
1160 // Match all load 64 bits width whose type is compatible with FPR64
1161 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1162 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1163 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1164 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1165 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1166 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1167
1168 // Match all load 128 bits width whose type is compatible with FPR128
1169 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1170 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1171 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1172 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1173 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1174 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1175 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1176
1177 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1178                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1179 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1180                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1181 // zextload -> i64
1182 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1183     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1184 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1185     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1186
1187 // zextloadi1 -> zextloadi8
1188 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1189 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1190     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1191
1192 // extload -> zextload
1193 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1194 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1195 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1196 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1197     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1198 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1199     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1200 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1201     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1202 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1203     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1204
1205 // load sign-extended half-word
1206 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1207                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1208 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1209                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1210
1211 // load sign-extended byte
1212 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1213                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1214 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1215                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1216
1217 // load sign-extended word
1218 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1219                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1220
1221 // load zero-extended word
1222 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1223  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1224
1225 // Pre-fetch.
1226 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1227                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1228
1229 //---
1230 // (literal)
1231 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1232 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1233 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1234 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1235 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1236
1237 // load sign-extended word
1238 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1239
1240 // prefetch
1241 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1242 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1243
1244 //---
1245 // (unscaled immediate)
1246 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1247                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1248 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1249                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1250 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1251                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1252 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1253                           [(set FPR16:$Rt, (load am_unscaled16:$addr))]>;
1254 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1255                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1256 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1257                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1258 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1259                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1260
1261 def LDURHHi
1262     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1263                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1264 def LDURBBi
1265     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1266                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1267
1268 // Match all load 64 bits width whose type is compatible with FPR64
1269 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1270 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1271 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1272 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1273 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1274 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1275
1276 // Match all load 128 bits width whose type is compatible with FPR128
1277 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1278 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1279 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1280 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1281 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1282 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1283 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1284
1285 //  anyext -> zext
1286 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1287 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1288 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1289 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1290     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1291 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1292     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1293 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1294     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1295 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1296     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1297 // unscaled zext
1298 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1299     (LDURHHi am_unscaled16:$addr)>;
1300 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1301     (LDURBBi am_unscaled8:$addr)>;
1302 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1303     (LDURBBi am_unscaled8:$addr)>;
1304 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1306 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1307     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1308 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1309     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1310 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1311     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1312
1313
1314 //---
1315 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1316
1317 // Define new assembler match classes as we want to only match these when
1318 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1319 // associate a DiagnosticType either, as we want the diagnostic for the
1320 // canonical form (the scaled operand) to take precedence.
1321 def MemoryUnscaledFB8Operand : AsmOperandClass {
1322   let Name = "MemoryUnscaledFB8";
1323   let RenderMethod = "addMemoryUnscaledOperands";
1324 }
1325 def MemoryUnscaledFB16Operand : AsmOperandClass {
1326   let Name = "MemoryUnscaledFB16";
1327   let RenderMethod = "addMemoryUnscaledOperands";
1328 }
1329 def MemoryUnscaledFB32Operand : AsmOperandClass {
1330   let Name = "MemoryUnscaledFB32";
1331   let RenderMethod = "addMemoryUnscaledOperands";
1332 }
1333 def MemoryUnscaledFB64Operand : AsmOperandClass {
1334   let Name = "MemoryUnscaledFB64";
1335   let RenderMethod = "addMemoryUnscaledOperands";
1336 }
1337 def MemoryUnscaledFB128Operand : AsmOperandClass {
1338   let Name = "MemoryUnscaledFB128";
1339   let RenderMethod = "addMemoryUnscaledOperands";
1340 }
1341 def am_unscaled_fb8 : Operand<i64> {
1342   let ParserMatchClass = MemoryUnscaledFB8Operand;
1343   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1344 }
1345 def am_unscaled_fb16 : Operand<i64> {
1346   let ParserMatchClass = MemoryUnscaledFB16Operand;
1347   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1348 }
1349 def am_unscaled_fb32 : Operand<i64> {
1350   let ParserMatchClass = MemoryUnscaledFB32Operand;
1351   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1352 }
1353 def am_unscaled_fb64 : Operand<i64> {
1354   let ParserMatchClass = MemoryUnscaledFB64Operand;
1355   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1356 }
1357 def am_unscaled_fb128 : Operand<i64> {
1358   let ParserMatchClass = MemoryUnscaledFB128Operand;
1359   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1360 }
1361 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1362 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1363 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1364 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1365 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1366 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1367 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1368
1369 // zextload -> i64
1370 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1371   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1372 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1373   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1374
1375 // load sign-extended half-word
1376 def LDURSHWi
1377     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1378                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1379 def LDURSHXi
1380     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1381                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1382
1383 // load sign-extended byte
1384 def LDURSBWi
1385     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1386                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1387 def LDURSBXi
1388     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1389                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1390
1391 // load sign-extended word
1392 def LDURSWi
1393     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1394                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1395
1396 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1397 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1398 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1399 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1400 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1401 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1402 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1403 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1404
1405 // Pre-fetch.
1406 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1407                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1408
1409 //---
1410 // (unscaled immediate, unprivileged)
1411 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1412 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1413
1414 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1415 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1416
1417 // load sign-extended half-word
1418 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1419 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1420
1421 // load sign-extended byte
1422 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1423 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1424
1425 // load sign-extended word
1426 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1427
1428 //---
1429 // (immediate pre-indexed)
1430 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1431 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1432 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1433 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1434 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1435 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1436 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1437
1438 // load sign-extended half-word
1439 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1440 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1441
1442 // load sign-extended byte
1443 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1444 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1445
1446 // load zero-extended byte
1447 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1448 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1449
1450 // load sign-extended word
1451 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1452
1453 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1454 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1455 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1456 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1457 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1458 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1459 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1460
1461 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1462 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1463 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1464 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1465 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1466
1467 //---
1468 // (immediate post-indexed)
1469 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1470 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1471 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1472 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1473 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1474 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1475 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1476
1477 // load sign-extended half-word
1478 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1479 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1480
1481 // load sign-extended byte
1482 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1483 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1484
1485 // load zero-extended byte
1486 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1487 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1488
1489 // load sign-extended word
1490 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1491
1492 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1493 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1494 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1495 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1496 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1497 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1498 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1499
1500 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1501 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1502 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1503 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1504 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1505
1506 //===----------------------------------------------------------------------===//
1507 // Store instructions.
1508 //===----------------------------------------------------------------------===//
1509
1510 // Pair (indexed, offset)
1511 // FIXME: Use dedicated range-checked addressing mode operand here.
1512 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1513 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1514 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1515 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1516 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1517
1518 // Pair (pre-indexed)
1519 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1520 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1521 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1522 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1523 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1524
1525 // Pair (pre-indexed)
1526 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1527 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1528 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1529 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1530 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1531
1532 // Pair (no allocate)
1533 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1534 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1535 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1536 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1537 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1538
1539 //---
1540 // (Register offset)
1541
1542 let AddedComplexity = 10 in {
1543
1544 // Integer
1545 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1546                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1547 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1548                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1549 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1550                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1551 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1552                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1553
1554 // truncstore i64
1555 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1556            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1557 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1558            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1559 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1560            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1561
1562
1563 // Floating-point
1564 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1565                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1566 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1567                             [(store FPR16:$Rt, ro_indexed16:$addr)]>;
1568 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1569                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1570 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1571                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1572 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1573   let mayStore = 1;
1574 }
1575
1576 // Match all store 64 bits width whose type is compatible with FPR64
1577 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1578           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1579 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1580           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1581 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1582           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1583 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1584           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1585 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1586           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1587 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1588           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1589
1590 // Match all store 128 bits width whose type is compatible with FPR128
1591 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1592           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1593 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1594           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1595 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1596           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1597 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1598           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1599 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1600           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1601 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1602           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1603 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1604           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1605
1606 //---
1607 // (unsigned immediate)
1608 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1609                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1610 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1611                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1612 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1613                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1614 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1615                      [(store FPR16:$Rt, am_indexed16:$addr)]>;
1616 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1617                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1618 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1619                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1620 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1621   let mayStore = 1;
1622 }
1623
1624 // Match all store 64 bits width whose type is compatible with FPR64
1625 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1626           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1627 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1628           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1629 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1630           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1631 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1632           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1633 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1634           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1635 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1636           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1637
1638 // Match all store 128 bits width whose type is compatible with FPR128
1639 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1640           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1641 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1642           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1643 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1644           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1645 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1646           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1647 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1648           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1649 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1650           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1651 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1652           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1653
1654 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1655                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1656 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1657                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1658
1659 // truncstore i64
1660 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1661   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1662 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1663   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1664 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1665   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1666
1667 } // AddedComplexity = 10
1668
1669 //---
1670 // (unscaled immediate)
1671 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1672                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1673 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1674                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1675 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1676                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1677 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1678                            [(store FPR16:$Rt, am_unscaled16:$addr)]>;
1679 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1680                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1681 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1682                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1683 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1684                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1685 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1686                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1687 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1688                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1689
1690 // Match all store 64 bits width whose type is compatible with FPR64
1691 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1692           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1693 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1694           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1695 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1696           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1697 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1698           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1699 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1700           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1701 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1702           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1703
1704 // Match all store 128 bits width whose type is compatible with FPR128
1705 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1706           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1707 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1708           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1709 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1710           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1711 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1712           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1713 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1714           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1715 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1716           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1717 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1718           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1719
1720 // unscaled i64 truncating stores
1721 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1722   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1723 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1724   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1725 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1726   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1727
1728 //---
1729 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1730 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1731 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1732 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1733 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1734 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1735 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1736 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1737
1738 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1739 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1740
1741 //---
1742 // (unscaled immediate, unprivileged)
1743 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1744 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1745
1746 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1747 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1748
1749 //---
1750 // (immediate pre-indexed)
1751 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1752 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1753 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1754 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1755 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1756 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1757 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1758
1759 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1760 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1761
1762 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1763 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1764 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1765 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1766 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1767 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1768 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1769 // truncstore i64
1770 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1771   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1772                   simm9:$off)>;
1773 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1774   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1775                   simm9:$off)>;
1776 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1777   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1778                   simm9:$off)>;
1779
1780 //---
1781 // (immediate post-indexed)
1782 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1783 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1784 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1785 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1786 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1787 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1788 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1789
1790 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1791 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1792
1793 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1794 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1795 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1796 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1797 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1798 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1799 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1800 // truncstore i64
1801 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1802   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1803                   simm9:$off)>;
1804 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1805   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1806                   simm9:$off)>;
1807 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1808   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1809                   simm9:$off)>;
1810
1811
1812 //===----------------------------------------------------------------------===//
1813 // Load/store exclusive instructions.
1814 //===----------------------------------------------------------------------===//
1815
1816 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1817 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1818 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1819 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1820
1821 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1822 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1823 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1824 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1825
1826 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1827 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1828 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1829 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1830
1831 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1832 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1833 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1834 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1835
1836 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1837 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1838 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1839 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1840
1841 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1842 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1843 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1844 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1845
1846 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1847 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1848
1849 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1850 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1851
1852 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1853 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1854
1855 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1856 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1857
1858 //===----------------------------------------------------------------------===//
1859 // Scaled floating point to integer conversion instructions.
1860 //===----------------------------------------------------------------------===//
1861
1862 defm FCVTAS : FPToInteger<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1863 defm FCVTAU : FPToInteger<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1864 defm FCVTMS : FPToInteger<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1865 defm FCVTMU : FPToInteger<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1866 defm FCVTNS : FPToInteger<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1867 defm FCVTNU : FPToInteger<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1868 defm FCVTPS : FPToInteger<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1869 defm FCVTPU : FPToInteger<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1870 defm FCVTZS : FPToInteger<0b11, 0b000, "fcvtzs", fp_to_sint>;
1871 defm FCVTZU : FPToInteger<0b11, 0b001, "fcvtzu", fp_to_uint>;
1872 let isCodeGenOnly = 1 in {
1873 defm FCVTZS_Int : FPToInteger<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1874 defm FCVTZU_Int : FPToInteger<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1875 }
1876
1877 //===----------------------------------------------------------------------===//
1878 // Scaled integer to floating point conversion instructions.
1879 //===----------------------------------------------------------------------===//
1880
1881 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1882 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1883
1884 //===----------------------------------------------------------------------===//
1885 // Unscaled integer to floating point conversion instruction.
1886 //===----------------------------------------------------------------------===//
1887
1888 defm FMOV : UnscaledConversion<"fmov">;
1889
1890 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1891 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1892
1893 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1894 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1895 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1896 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1897 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1898 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1899 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1900           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1901 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1902           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1903 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1904
1905 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1906           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1907 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1908           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1909 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1910           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1911 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1912           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1913 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1914           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1915 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1916           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1917
1918 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1919           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1920 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1921           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1922 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1923           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1924 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1925           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1926
1927 //===----------------------------------------------------------------------===//
1928 // Floating point conversion instruction.
1929 //===----------------------------------------------------------------------===//
1930
1931 defm FCVT : FPConversion<"fcvt">;
1932
1933 def : Pat<(f32_to_f16 FPR32:$Rn),
1934           (i32 (COPY_TO_REGCLASS
1935                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1936                    GPR32))>;
1937
1938 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1939                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1940
1941 //===----------------------------------------------------------------------===//
1942 // Floating point single operand instructions.
1943 //===----------------------------------------------------------------------===//
1944
1945 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1946 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1947 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1948 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1949 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1950 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1951 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1952 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1953
1954 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1955           (FRINTNDr FPR64:$Rn)>;
1956
1957 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1958 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1959 // <rdar://problem/13715968>
1960 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1961 let hasSideEffects = 1 in {
1962 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1963 }
1964
1965 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1966
1967 let SchedRW = [WriteFDiv] in {
1968 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1969 }
1970
1971 //===----------------------------------------------------------------------===//
1972 // Floating point two operand instructions.
1973 //===----------------------------------------------------------------------===//
1974
1975 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1976 let SchedRW = [WriteFDiv] in {
1977 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1978 }
1979 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1980 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1981 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1982 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1983 let SchedRW = [WriteFMul] in {
1984 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
1985 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
1986 }
1987 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
1988
1989 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1990           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
1991 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1992           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
1993 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1994           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
1995 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1996           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
1997
1998 //===----------------------------------------------------------------------===//
1999 // Floating point three operand instructions.
2000 //===----------------------------------------------------------------------===//
2001
2002 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2003 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2004      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2005 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2006      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2007 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2008      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2009
2010 // The following def pats catch the case where the LHS of an FMA is negated.
2011 // The TriOpFrag above catches the case where the middle operand is negated.
2012
2013 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2014 // the NEON variant.
2015 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2016           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2017
2018 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2019           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2020
2021 //===----------------------------------------------------------------------===//
2022 // Floating point comparison instructions.
2023 //===----------------------------------------------------------------------===//
2024
2025 defm FCMPE : FPComparison<1, "fcmpe">;
2026 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2027
2028 //===----------------------------------------------------------------------===//
2029 // Floating point conditional comparison instructions.
2030 //===----------------------------------------------------------------------===//
2031
2032 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2033 defm FCCMP  : FPCondComparison<0, "fccmp">;
2034
2035 //===----------------------------------------------------------------------===//
2036 // Floating point conditional select instruction.
2037 //===----------------------------------------------------------------------===//
2038
2039 defm FCSEL : FPCondSelect<"fcsel">;
2040
2041 // CSEL instructions providing f128 types need to be handled by a
2042 // pseudo-instruction since the eventual code will need to introduce basic
2043 // blocks and control flow.
2044 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2045                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2046                       [(set (f128 FPR128:$Rd),
2047                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2048                                        (i32 imm:$cond), CPSR))]> {
2049   let Uses = [CPSR];
2050   let usesCustomInserter = 1;
2051 }
2052
2053
2054 //===----------------------------------------------------------------------===//
2055 // Floating point immediate move.
2056 //===----------------------------------------------------------------------===//
2057
2058 let isReMaterializable = 1 in {
2059 defm FMOV : FPMoveImmediate<"fmov">;
2060 }
2061
2062 //===----------------------------------------------------------------------===//
2063 // Advanced SIMD two vector instructions.
2064 //===----------------------------------------------------------------------===//
2065
2066 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2067 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2068 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2069 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2070 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2071 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2072 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2073 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2074 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2075 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2076
2077 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2078 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2079 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2080 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2081 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2082 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2083 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2084 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2085 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2086           (FCVTLv4i16 V64:$Rn)>;
2087 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2088                                                               (i64 4)))),
2089           (FCVTLv8i16 V128:$Rn)>;
2090 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2091 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2092                                                     (i64 2))))),
2093           (FCVTLv4i32 V128:$Rn)>;
2094
2095 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2096 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2097 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2098 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2099 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2100 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2101           (FCVTNv4i16 V128:$Rn)>;
2102 def : Pat<(concat_vectors V64:$Rd,
2103                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2104           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2105 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2106 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2107           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2108 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2109 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2110 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2111                                         int_arm64_neon_fcvtxn>;
2112 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2113 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2114 let isCodeGenOnly = 1 in {
2115 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2116                                        int_arm64_neon_fcvtzs>;
2117 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2118                                        int_arm64_neon_fcvtzu>;
2119 }
2120 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2121 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2122 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2123 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2124 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2125 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2126 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2127 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2128 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2129 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2130 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2131 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2132                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2133 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2134 // Aliases for MVN -> NOT.
2135 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2136 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2137 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2138 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2139
2140 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2141 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2142 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2143 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2144 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2145 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2146 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2147
2148 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2149 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2150 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2151 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2152 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2153 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2154 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2155
2156 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2157 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2158 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2159 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2160 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2161
2162 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2163 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2164 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2165 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2166 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2167        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2168 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2169 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2170 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2171 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2172 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2173 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2174 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2175 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2176 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2177        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2178 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2179                     int_arm64_neon_uaddlp>;
2180 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2181 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2182 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2183 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2184 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2185 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2186
2187 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2188 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2189
2190 // Patterns for vector long shift (by element width). These need to match all
2191 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2192 // definition.
2193 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2194   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2195             (SHLLv8i8 V64:$Rn)>;
2196   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2197             (SHLLv16i8 V128:$Rn)>;
2198   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2199             (SHLLv4i16 V64:$Rn)>;
2200   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2201             (SHLLv8i16 V128:$Rn)>;
2202   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2203             (SHLLv2i32 V64:$Rn)>;
2204   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2205             (SHLLv4i32 V128:$Rn)>;
2206 }
2207
2208 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2209 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2210 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2211
2212 //===----------------------------------------------------------------------===//
2213 // Advanced SIMD three vector instructions.
2214 //===----------------------------------------------------------------------===//
2215
2216 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2217 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2218 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2219 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2220 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2221 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2222 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2223 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2224 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2225 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2226 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2227 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2228 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2229 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2230 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2231 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2232 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2233 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2234 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2235 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2236 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2237 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2238 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2239 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2240 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2241
2242 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2243 // instruction expects the addend first, while the fma intrinsic puts it last.
2244 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2245             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2246 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2247             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2248
2249 // The following def pats catch the case where the LHS of an FMA is negated.
2250 // The TriOpFrag above catches the case where the middle operand is negated.
2251 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2252           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2253
2254 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2255           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2256
2257 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2258           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2259
2260 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2261 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2262 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2263 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2264 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2265 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2266                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2267 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2268                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2269 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2270 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2271 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2272       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2273 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2274 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2275 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2276 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2277 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2278 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2279 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2280 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2281 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2282 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2283 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2284 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2285 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2286 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2287 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2288 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2289 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2290 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2291       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2292 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2293 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2294 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2295 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2296 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2297 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2298 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2299 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2300 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2301 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2302 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2303 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2304 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2305 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2306
2307 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2308 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2309                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2310 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2311 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2312 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2313     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2314 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2315 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2316                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2317 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2318
2319 // FIXME: the .16b and .8b variantes should be emitted by the
2320 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2321 // in aliases yet though.
2322 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2323                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2324 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2325                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2326 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2327                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2328 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2329                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2330
2331 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2332                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2333 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2334                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2335 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2336                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2337 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2338                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2339
2340 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2341                 "|cmls.8b\t$dst, $src1, $src2}",
2342                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2343 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2344                 "|cmls.16b\t$dst, $src1, $src2}",
2345                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2346 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2347                 "|cmls.4h\t$dst, $src1, $src2}",
2348                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2349 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2350                 "|cmls.8h\t$dst, $src1, $src2}",
2351                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2352 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2353                 "|cmls.2s\t$dst, $src1, $src2}",
2354                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2355 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2356                 "|cmls.4s\t$dst, $src1, $src2}",
2357                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2358 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2359                 "|cmls.2d\t$dst, $src1, $src2}",
2360                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2361
2362 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2363                 "|cmlo.8b\t$dst, $src1, $src2}",
2364                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2365 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2366                 "|cmlo.16b\t$dst, $src1, $src2}",
2367                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2368 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2369                 "|cmlo.4h\t$dst, $src1, $src2}",
2370                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2371 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2372                 "|cmlo.8h\t$dst, $src1, $src2}",
2373                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2374 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2375                 "|cmlo.2s\t$dst, $src1, $src2}",
2376                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2377 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2378                 "|cmlo.4s\t$dst, $src1, $src2}",
2379                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2380 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2381                 "|cmlo.2d\t$dst, $src1, $src2}",
2382                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2383
2384 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2385                 "|cmle.8b\t$dst, $src1, $src2}",
2386                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2387 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2388                 "|cmle.16b\t$dst, $src1, $src2}",
2389                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2390 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2391                 "|cmle.4h\t$dst, $src1, $src2}",
2392                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2393 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2394                 "|cmle.8h\t$dst, $src1, $src2}",
2395                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2396 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2397                 "|cmle.2s\t$dst, $src1, $src2}",
2398                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2399 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2400                 "|cmle.4s\t$dst, $src1, $src2}",
2401                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2402 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2403                 "|cmle.2d\t$dst, $src1, $src2}",
2404                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2405
2406 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2407                 "|cmlt.8b\t$dst, $src1, $src2}",
2408                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2409 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2410                 "|cmlt.16b\t$dst, $src1, $src2}",
2411                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2412 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2413                 "|cmlt.4h\t$dst, $src1, $src2}",
2414                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2415 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2416                 "|cmlt.8h\t$dst, $src1, $src2}",
2417                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2418 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2419                 "|cmlt.2s\t$dst, $src1, $src2}",
2420                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2421 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2422                 "|cmlt.4s\t$dst, $src1, $src2}",
2423                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2424 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2425                 "|cmlt.2d\t$dst, $src1, $src2}",
2426                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2427
2428 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2429                 "|fcmle.2s\t$dst, $src1, $src2}",
2430                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2431 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2432                 "|fcmle.4s\t$dst, $src1, $src2}",
2433                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2434 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2435                 "|fcmle.2d\t$dst, $src1, $src2}",
2436                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2437
2438 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2439                 "|fcmlt.2s\t$dst, $src1, $src2}",
2440                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2441 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2442                 "|fcmlt.4s\t$dst, $src1, $src2}",
2443                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2444 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2445                 "|fcmlt.2d\t$dst, $src1, $src2}",
2446                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2447
2448 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2449                 "|facle.2s\t$dst, $src1, $src2}",
2450                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2451 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2452                 "|facle.4s\t$dst, $src1, $src2}",
2453                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2454 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2455                 "|facle.2d\t$dst, $src1, $src2}",
2456                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2457
2458 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2459                 "|faclt.2s\t$dst, $src1, $src2}",
2460                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2461 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2462                 "|faclt.4s\t$dst, $src1, $src2}",
2463                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2464 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2465                 "|faclt.2d\t$dst, $src1, $src2}",
2466                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2467
2468 //===----------------------------------------------------------------------===//
2469 // Advanced SIMD three scalar instructions.
2470 //===----------------------------------------------------------------------===//
2471
2472 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2473 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2474 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2475 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2476 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2477 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2478 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2479 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2480 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2481           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2482 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2483                                      int_arm64_neon_facge>;
2484 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2485                                      int_arm64_neon_facgt>;
2486 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2487 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2488 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2489 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2490 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2491 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2492 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2493 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2494 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2495 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2496 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2497 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2498 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2499 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2500 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2501 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2502 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2503 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2504 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2505 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2506 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2507
2508 def : InstAlias<"cmls $dst, $src1, $src2",
2509                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2510 def : InstAlias<"cmle $dst, $src1, $src2",
2511                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2512 def : InstAlias<"cmlo $dst, $src1, $src2",
2513                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2514 def : InstAlias<"cmlt $dst, $src1, $src2",
2515                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2516 def : InstAlias<"fcmle $dst, $src1, $src2",
2517                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2518 def : InstAlias<"fcmle $dst, $src1, $src2",
2519                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2520 def : InstAlias<"fcmlt $dst, $src1, $src2",
2521                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2522 def : InstAlias<"fcmlt $dst, $src1, $src2",
2523                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2524 def : InstAlias<"facle $dst, $src1, $src2",
2525                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2526 def : InstAlias<"facle $dst, $src1, $src2",
2527                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2528 def : InstAlias<"faclt $dst, $src1, $src2",
2529                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2530 def : InstAlias<"faclt $dst, $src1, $src2",
2531                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2532
2533 //===----------------------------------------------------------------------===//
2534 // Advanced SIMD three scalar instructions (mixed operands).
2535 //===----------------------------------------------------------------------===//
2536 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2537                                        int_arm64_neon_sqdmulls_scalar>;
2538 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2539 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2540
2541 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2542                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2543                                                         (i32 FPR32:$Rm))))),
2544           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2545 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2546                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2547                                                         (i32 FPR32:$Rm))))),
2548           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2549
2550 //===----------------------------------------------------------------------===//
2551 // Advanced SIMD two scalar instructions.
2552 //===----------------------------------------------------------------------===//
2553
2554 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2555 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2556 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2557 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2558 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2559 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2560 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2561 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2562 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2563 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2564 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2565 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2566 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2567 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2568 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2569 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2570 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2571 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2572 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2573 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2574 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2575 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2576 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2577 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2578 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2579 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2580                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2581 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2582 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2583 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2584 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2585 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2586 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2587                                      int_arm64_neon_suqadd>;
2588 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2589 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2590 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2591                                     int_arm64_neon_usqadd>;
2592
2593 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2594           (FCVTASv1i64 FPR64:$Rn)>;
2595 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2596           (FCVTAUv1i64 FPR64:$Rn)>;
2597 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2598           (FCVTMSv1i64 FPR64:$Rn)>;
2599 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2600           (FCVTMUv1i64 FPR64:$Rn)>;
2601 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2602           (FCVTNSv1i64 FPR64:$Rn)>;
2603 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2604           (FCVTNUv1i64 FPR64:$Rn)>;
2605 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2606           (FCVTPSv1i64 FPR64:$Rn)>;
2607 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2608           (FCVTPUv1i64 FPR64:$Rn)>;
2609
2610 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2611           (FRECPEv1i32 FPR32:$Rn)>;
2612 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2613           (FRECPEv1i64 FPR64:$Rn)>;
2614 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2615           (FRECPEv1i64 FPR64:$Rn)>;
2616
2617 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2618           (FRECPXv1i32 FPR32:$Rn)>;
2619 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2620           (FRECPXv1i64 FPR64:$Rn)>;
2621
2622 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2623           (FRSQRTEv1i32 FPR32:$Rn)>;
2624 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2625           (FRSQRTEv1i64 FPR64:$Rn)>;
2626 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2627           (FRSQRTEv1i64 FPR64:$Rn)>;
2628
2629 // If an integer is about to be converted to a floating point value,
2630 // just load it on the floating point unit.
2631 // Here are the patterns for 8 and 16-bits to float.
2632 // 8-bits -> float.
2633 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2634            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2635                           (LDRBro ro_indexed8:$addr), bsub))>;
2636 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2637            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2638                           (LDRBui am_indexed8:$addr), bsub))>;
2639 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2640            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2641                           (LDURBi am_unscaled8:$addr), bsub))>;
2642 // 16-bits -> float.
2643 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2644            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2645                           (LDRHro ro_indexed16:$addr), hsub))>;
2646 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2647            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2648                           (LDRHui am_indexed16:$addr), hsub))>;
2649 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2650            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2651                           (LDURHi am_unscaled16:$addr), hsub))>;
2652 // 32-bits are handled in target specific dag combine:
2653 // performIntToFpCombine.
2654 // 64-bits integer to 32-bits floating point, not possible with
2655 // UCVTF on floating point registers (both source and destination
2656 // must have the same size).
2657
2658 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2659 // 8-bits -> double.
2660 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2661            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2662                           (LDRBro ro_indexed8:$addr), bsub))>;
2663 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2664            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2665                           (LDRBui am_indexed8:$addr), bsub))>;
2666 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2667            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2668                           (LDURBi am_unscaled8:$addr), bsub))>;
2669 // 16-bits -> double.
2670 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2671            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2672                           (LDRHro ro_indexed16:$addr), hsub))>;
2673 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2674            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2675                           (LDRHui am_indexed16:$addr), hsub))>;
2676 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2677            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2678                           (LDURHi am_unscaled16:$addr), hsub))>;
2679 // 32-bits -> double.
2680 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2681            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2682                           (LDRSro ro_indexed32:$addr), ssub))>;
2683 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2684            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2685                           (LDRSui am_indexed32:$addr), ssub))>;
2686 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2687            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2688                           (LDURSi am_unscaled32:$addr), ssub))>;
2689 // 64-bits -> double are handled in target specific dag combine:
2690 // performIntToFpCombine.
2691
2692 //===----------------------------------------------------------------------===//
2693 // Advanced SIMD three different-sized vector instructions.
2694 //===----------------------------------------------------------------------===//
2695
2696 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2697 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2698 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2699 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2700 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2701 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2702                                              int_arm64_neon_sabd>;
2703 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2704                                           int_arm64_neon_sabd>;
2705 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2706             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2707 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2708                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2709 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2710     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2711 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2712     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2713 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2714 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2715                                                int_arm64_neon_sqadd>;
2716 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2717                                                int_arm64_neon_sqsub>;
2718 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2719                                      int_arm64_neon_sqdmull>;
2720 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2721                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2722 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2723                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2724 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2725                                               int_arm64_neon_uabd>;
2726 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2727                                           int_arm64_neon_uabd>;
2728 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2729                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2730 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2731                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2732 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2733     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2734 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2735     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2736 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2737 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2738                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2739 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2740                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2741
2742 // Patterns for 64-bit pmull
2743 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2744           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2745 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2746                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2747           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2748
2749 // CodeGen patterns for addhn and subhn instructions, which can actually be
2750 // written in LLVM IR without too much difficulty.
2751
2752 // ADDHN
2753 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2754           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2755 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2756                                            (i32 16))))),
2757           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2758 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2759                                            (i32 32))))),
2760           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2761 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2762                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2763                                                     (i32 8))))),
2764           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2765                             V128:$Rn, V128:$Rm)>;
2766 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2767                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2768                                                     (i32 16))))),
2769           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2770                             V128:$Rn, V128:$Rm)>;
2771 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2772                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2773                                                     (i32 32))))),
2774           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2775                             V128:$Rn, V128:$Rm)>;
2776
2777 // SUBHN
2778 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2779           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2780 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2781                                            (i32 16))))),
2782           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2783 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2784                                            (i32 32))))),
2785           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2786 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2787                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2788                                                     (i32 8))))),
2789           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2790                             V128:$Rn, V128:$Rm)>;
2791 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2792                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2793                                                     (i32 16))))),
2794           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2795                             V128:$Rn, V128:$Rm)>;
2796 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2797                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2798                                                     (i32 32))))),
2799           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2800                             V128:$Rn, V128:$Rm)>;
2801
2802 //----------------------------------------------------------------------------
2803 // AdvSIMD bitwise extract from vector instruction.
2804 //----------------------------------------------------------------------------
2805
2806 defm EXT : SIMDBitwiseExtract<"ext">;
2807
2808 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2809           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2810 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2811           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2812 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2813           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2814 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2815           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2816 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2817           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2818 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2819           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2820 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2821           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2822 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2823           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2824
2825 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2826 // 128-bit vector.
2827 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2828           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2829 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2830           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2831 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2832           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2833 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2834           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2835 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2836           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2837 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2838           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2839
2840
2841 //----------------------------------------------------------------------------
2842 // AdvSIMD zip vector
2843 //----------------------------------------------------------------------------
2844
2845 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2846 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2847 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2848 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2849 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2850 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2851
2852 //----------------------------------------------------------------------------
2853 // AdvSIMD TBL/TBX instructions
2854 //----------------------------------------------------------------------------
2855
2856 defm TBL : SIMDTableLookup<    0, "tbl">;
2857 defm TBX : SIMDTableLookupTied<1, "tbx">;
2858
2859 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2860           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2861 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2862           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2863
2864 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2865                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2866           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2867 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2868                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2869           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2870
2871
2872 //----------------------------------------------------------------------------
2873 // AdvSIMD scalar CPY instruction
2874 //----------------------------------------------------------------------------
2875
2876 defm CPY : SIMDScalarCPY<"cpy">;
2877
2878 //----------------------------------------------------------------------------
2879 // AdvSIMD scalar pairwise instructions
2880 //----------------------------------------------------------------------------
2881
2882 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2883 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2884 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2885 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2886 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2887 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2888 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2889           (ADDPv2i64p V128:$Rn)>;
2890 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2891           (ADDPv2i64p V128:$Rn)>;
2892 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2893           (FADDPv2i32p V64:$Rn)>;
2894 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2895           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2896 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2897           (FADDPv2i64p V128:$Rn)>;
2898 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2899           (FMAXNMPv2i32p V64:$Rn)>;
2900 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2901           (FMAXNMPv2i64p V128:$Rn)>;
2902 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2903           (FMAXPv2i32p V64:$Rn)>;
2904 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2905           (FMAXPv2i64p V128:$Rn)>;
2906 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2907           (FMINNMPv2i32p V64:$Rn)>;
2908 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2909           (FMINNMPv2i64p V128:$Rn)>;
2910 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2911           (FMINPv2i32p V64:$Rn)>;
2912 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2913           (FMINPv2i64p V128:$Rn)>;
2914
2915 //----------------------------------------------------------------------------
2916 // AdvSIMD INS/DUP instructions
2917 //----------------------------------------------------------------------------
2918
2919 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2920 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2921 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2922 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2923 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2924 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2925 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2926
2927 def DUPv2i64lane : SIMDDup64FromElement;
2928 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2929 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2930 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2931 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2932 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2933 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2934
2935 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2936           (v2f32 (DUPv2i32lane
2937             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2938             (i64 0)))>;
2939 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2940           (v4f32 (DUPv4i32lane
2941             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2942             (i64 0)))>;
2943 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2944           (v2f64 (DUPv2i64lane
2945             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2946             (i64 0)))>;
2947
2948 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2949           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2950 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2951          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2952 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2953           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2954
2955 defm SMOV : SMov;
2956 defm UMOV : UMov;
2957
2958 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2959           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2960 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2961           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2962 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2963           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2964 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2965           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2966 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2967           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2968 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2969           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
2970
2971 // Extracting i8 or i16 elements will have the zero-extend transformed to
2972 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
2973 // for ARM64. Match these patterns here since UMOV already zeroes out the high
2974 // bits of the destination register.
2975 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
2976                (i32 0xff)),
2977           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
2978 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
2979                (i32 0xffff)),
2980           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
2981
2982 defm INS : SIMDIns;
2983
2984 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
2985           (SUBREG_TO_REG (i32 0),
2986                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2987 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
2988           (SUBREG_TO_REG (i32 0),
2989                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2990
2991 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
2992           (SUBREG_TO_REG (i32 0),
2993                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2994 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
2995           (SUBREG_TO_REG (i32 0),
2996                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2997
2998 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
2999             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3000                                   (i32 FPR32:$Rn), ssub))>;
3001 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3002             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3003                                   (i32 FPR32:$Rn), ssub))>;
3004 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3005             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3006                                   (i64 FPR64:$Rn), dsub))>;
3007
3008 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3009           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3010 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3011           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3012 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3013           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3014
3015 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3016             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3017           (EXTRACT_SUBREG
3018             (INSvi32lane
3019               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3020               VectorIndexS:$imm,
3021               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3022               (i64 0)),
3023             dsub)>;
3024 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3025             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3026           (INSvi32lane
3027             V128:$Rn, VectorIndexS:$imm,
3028             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3029             (i64 0))>;
3030 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3031             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3032           (INSvi64lane
3033             V128:$Rn, VectorIndexD:$imm,
3034             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3035             (i64 0))>;
3036
3037 // Copy an element at a constant index in one vector into a constant indexed
3038 // element of another.
3039 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3040 // index type and INS extension
3041 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3042                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3043                    VectorIndexB:$idx2)),
3044           (v16i8 (INSvi8lane
3045                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3046           )>;
3047 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3048                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3049                    VectorIndexH:$idx2)),
3050           (v8i16 (INSvi16lane
3051                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3052           )>;
3053 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3054                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3055                    VectorIndexS:$idx2)),
3056           (v4i32 (INSvi32lane
3057                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3058           )>;
3059 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3060                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3061                    VectorIndexD:$idx2)),
3062           (v2i64 (INSvi64lane
3063                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3064           )>;
3065
3066 // Floating point vector extractions are codegen'd as either a sequence of
3067 // subregister extractions, possibly fed by an INS if the lane number is
3068 // anything other than zero.
3069 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3070           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3071 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3072           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3073 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3074           (f64 (EXTRACT_SUBREG
3075             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3076                          V128:$Rn, VectorIndexD:$idx),
3077             dsub))>;
3078 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3079           (f32 (EXTRACT_SUBREG
3080             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3081                          V128:$Rn, VectorIndexS:$idx),
3082             ssub))>;
3083
3084 // All concat_vectors operations are canonicalised to act on i64 vectors for
3085 // ARM64. In the general case we need an instruction, which had just as well be
3086 // INS.
3087 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3088   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3089         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3090                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3091
3092 def : ConcatPat<v2i64, v1i64>;
3093 def : ConcatPat<v2f64, v1f64>;
3094 def : ConcatPat<v4i32, v2i32>;
3095 def : ConcatPat<v4f32, v2f32>;
3096 def : ConcatPat<v8i16, v4i16>;
3097 def : ConcatPat<v16i8, v8i8>;
3098
3099 // If the high lanes are undef, though, we can just ignore them:
3100 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3101   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3102         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3103
3104 def : ConcatUndefPat<v2i64, v1i64>;
3105 def : ConcatUndefPat<v2f64, v1f64>;
3106 def : ConcatUndefPat<v4i32, v2i32>;
3107 def : ConcatUndefPat<v4f32, v2f32>;
3108 def : ConcatUndefPat<v8i16, v4i16>;
3109 def : ConcatUndefPat<v16i8, v8i8>;
3110
3111 //----------------------------------------------------------------------------
3112 // AdvSIMD across lanes instructions
3113 //----------------------------------------------------------------------------
3114
3115 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3116 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3117 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3118 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3119 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3120 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3121 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3122 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3123 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3124 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3125 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3126
3127 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3128 // If there is a sign extension after this intrinsic, consume it as smov already
3129 // performed it
3130   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3131         (i32 (SMOVvi8to32
3132           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3133             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3134           (i64 0)))>;
3135   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3136         (i32 (SMOVvi8to32
3137           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3138             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3139           (i64 0)))>;
3140 // If there is a sign extension after this intrinsic, consume it as smov already
3141 // performed it
3142 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3143         (i32 (SMOVvi8to32
3144           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3145            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3146           (i64 0)))>;
3147 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3148         (i32 (SMOVvi8to32
3149           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3150            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3151           (i64 0)))>;
3152 // If there is a sign extension after this intrinsic, consume it as smov already
3153 // performed it
3154 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3155           (i32 (SMOVvi16to32
3156            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3157             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3158            (i64 0)))>;
3159 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3160           (i32 (SMOVvi16to32
3161            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3162             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3163            (i64 0)))>;
3164 // If there is a sign extension after this intrinsic, consume it as smov already
3165 // performed it
3166 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3167         (i32 (SMOVvi16to32
3168           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3169            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3170           (i64 0)))>;
3171 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3172         (i32 (SMOVvi16to32
3173           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3174            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3175           (i64 0)))>;
3176
3177 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3178         (i32 (EXTRACT_SUBREG
3179           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3180            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3181           ssub))>;
3182 }
3183
3184 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3185 // If there is a masking operation keeping only what has been actually
3186 // generated, consume it.
3187   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3188         (i32 (EXTRACT_SUBREG
3189           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3190             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3191           ssub))>;
3192   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3193         (i32 (EXTRACT_SUBREG
3194           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3195             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3196           ssub))>;
3197 // If there is a masking operation keeping only what has been actually
3198 // generated, consume it.
3199 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3200         (i32 (EXTRACT_SUBREG
3201           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3202             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3203           ssub))>;
3204 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3205         (i32 (EXTRACT_SUBREG
3206           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3207             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3208           ssub))>;
3209
3210 // If there is a masking operation keeping only what has been actually
3211 // generated, consume it.
3212 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3213           (i32 (EXTRACT_SUBREG
3214             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3215               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3216             ssub))>;
3217 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3218           (i32 (EXTRACT_SUBREG
3219             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3220               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3221             ssub))>;
3222 // If there is a masking operation keeping only what has been actually
3223 // generated, consume it.
3224 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3225         (i32 (EXTRACT_SUBREG
3226           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3227             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3228           ssub))>;
3229 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3230         (i32 (EXTRACT_SUBREG
3231           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3232             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3233           ssub))>;
3234
3235 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3236         (i32 (EXTRACT_SUBREG
3237           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3238             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3239           ssub))>;
3240
3241 }
3242
3243 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3244   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3245         (i32 (SMOVvi16to32
3246           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3247             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3248           (i64 0)))>;
3249 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3250         (i32 (SMOVvi16to32
3251           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3252            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3253           (i64 0)))>;
3254
3255 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3256           (i32 (EXTRACT_SUBREG
3257            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3258             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3259            ssub))>;
3260 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3261         (i32 (EXTRACT_SUBREG
3262           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3263            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3264           ssub))>;
3265
3266 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3267         (i64 (EXTRACT_SUBREG
3268           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3269            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3270           dsub))>;
3271 }
3272
3273 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3274                                                 Intrinsic intOp> {
3275   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3276         (i32 (EXTRACT_SUBREG
3277           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3278             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3279           ssub))>;
3280 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3281         (i32 (EXTRACT_SUBREG
3282           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3283             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3284           ssub))>;
3285
3286 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3287           (i32 (EXTRACT_SUBREG
3288             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3289               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3290             ssub))>;
3291 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3292         (i32 (EXTRACT_SUBREG
3293           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3294             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3295           ssub))>;
3296
3297 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3298         (i64 (EXTRACT_SUBREG
3299           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3300             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3301           dsub))>;
3302 }
3303
3304 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3305 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3306 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3307           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3308
3309 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3310 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3311 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3312           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3313
3314 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3315 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3316            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3317
3318 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3319 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3320            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3321
3322 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3323 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3324            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3325
3326 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3327 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3328            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3329
3330 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3331 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3332
3333 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3334 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3335           (i64 (EXTRACT_SUBREG
3336             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3337               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3338             dsub))>;
3339 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3340 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3341           (i64 (EXTRACT_SUBREG
3342             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3343               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3344             dsub))>;
3345
3346 //------------------------------------------------------------------------------
3347 // AdvSIMD modified immediate instructions
3348 //------------------------------------------------------------------------------
3349
3350 // AdvSIMD BIC
3351 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3352 // AdvSIMD ORR
3353 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3354
3355
3356 // AdvSIMD FMOV
3357 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3358                                               "fmov", ".2d",
3359                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3360 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3361                                               "fmov", ".2s",
3362                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3363 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3364                                               "fmov", ".4s",
3365                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3366
3367 // AdvSIMD MOVI
3368
3369 // EDIT byte mask: scalar
3370 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3371 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3372                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3373 // The movi_edit node has the immediate value already encoded, so we use
3374 // a plain imm0_255 here.
3375 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3376           (MOVID imm0_255:$shift)>;
3377
3378 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3379 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3380 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3381 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3382
3383 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3384 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3385 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3386 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3387
3388 // EDIT byte mask: 2d
3389
3390 // The movi_edit node has the immediate value already encoded, so we use
3391 // a plain imm0_255 in the pattern
3392 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3393 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3394                                                 simdimmtype10,
3395                                                 "movi", ".2d",
3396                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3397
3398
3399 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3400 // Complexity is added to break a tie with a plain MOVI.
3401 let AddedComplexity = 1 in {
3402 def : Pat<(f32   fpimm0),
3403           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3404       Requires<[HasZCZ]>;
3405 def : Pat<(f64   fpimm0),
3406           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3407       Requires<[HasZCZ]>;
3408 }
3409
3410 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3411 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3412 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3413 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3414
3415 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3416 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3417 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3418 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3419
3420 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3421 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3422 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3423           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3424 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3425           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3426 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3427           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3428 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3429           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3430
3431 // EDIT per word: 2s & 4s with MSL shifter
3432 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3433                       [(set (v2i32 V64:$Rd),
3434                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3435 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3436                       [(set (v4i32 V128:$Rd),
3437                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3438
3439 // Per byte: 8b & 16b
3440 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3441                                                  "movi", ".8b",
3442                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3443 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3444                                                  "movi", ".16b",
3445                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3446
3447 // AdvSIMD MVNI
3448
3449 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3450 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3451 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3452           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3453 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3454           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3455 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3456           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3457 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3458           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3459
3460 // EDIT per word: 2s & 4s with MSL shifter
3461 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3462                       [(set (v2i32 V64:$Rd),
3463                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3464 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3465                       [(set (v4i32 V128:$Rd),
3466                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3467
3468 //----------------------------------------------------------------------------
3469 // AdvSIMD indexed element
3470 //----------------------------------------------------------------------------
3471
3472 let neverHasSideEffects = 1 in {
3473   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3474   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3475 }
3476
3477 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3478 // instruction expects the addend first, while the intrinsic expects it last.
3479
3480 // On the other hand, there are quite a few valid combinatorial options due to
3481 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3482 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3483            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3484 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3485            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3486
3487 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3488            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3489 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3490            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3491 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3492            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3493 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3494            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3495
3496 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3497   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3498   // and DUP scalar.
3499   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3500                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3501                                            VectorIndexS:$idx))),
3502             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3503   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3504                            (v2f32 (ARM64duplane32
3505                                       (v4f32 (insert_subvector undef,
3506                                                  (v2f32 (fneg V64:$Rm)),
3507                                                  (i32 0))),
3508                                       VectorIndexS:$idx)))),
3509             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3510                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3511                                VectorIndexS:$idx)>;
3512   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3513                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3514             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3515                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3516
3517   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3518   // and DUP scalar.
3519   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3520                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3521                                            VectorIndexS:$idx))),
3522             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3523                                VectorIndexS:$idx)>;
3524   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3525                            (v4f32 (ARM64duplane32
3526                                       (v4f32 (insert_subvector undef,
3527                                                  (v2f32 (fneg V64:$Rm)),
3528                                                  (i32 0))),
3529                                       VectorIndexS:$idx)))),
3530             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3531                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3532                                VectorIndexS:$idx)>;
3533   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3534                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3535             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3536                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3537
3538   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3539   // (DUPLANE from 64-bit would be trivial).
3540   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3541                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3542                                            VectorIndexD:$idx))),
3543             (FMLSv2i64_indexed
3544                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3545   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3546                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3547             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3548                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3549
3550   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3551   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3552                          (vector_extract (v4f32 (fneg V128:$Rm)),
3553                                          VectorIndexS:$idx))),
3554             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3555                 V128:$Rm, VectorIndexS:$idx)>;
3556   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3557                          (vector_extract (v2f32 (fneg V64:$Rm)),
3558                                          VectorIndexS:$idx))),
3559             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3560                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3561
3562   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3563   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3564                          (vector_extract (v2f64 (fneg V128:$Rm)),
3565                                          VectorIndexS:$idx))),
3566             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3567                 V128:$Rm, VectorIndexS:$idx)>;
3568 }
3569
3570 defm : FMLSIndexedAfterNegPatterns<
3571            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3572 defm : FMLSIndexedAfterNegPatterns<
3573            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3574
3575 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3576 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3577
3578 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3579           (FMULv2i32_indexed V64:$Rn,
3580             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3581             (i64 0))>;
3582 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3583           (FMULv4i32_indexed V128:$Rn,
3584             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3585             (i64 0))>;
3586 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3587           (FMULv2i64_indexed V128:$Rn,
3588             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3589             (i64 0))>;
3590
3591 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3592 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3593 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3594               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3595 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3596               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3597 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3598 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3599     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3600 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3601     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3602 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3603                 int_arm64_neon_smull>;
3604 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3605                                            int_arm64_neon_sqadd>;
3606 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3607                                            int_arm64_neon_sqsub>;
3608 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3609 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3610     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3611 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3612     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3613 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3614                 int_arm64_neon_umull>;
3615
3616 // A scalar sqdmull with the second operand being a vector lane can be
3617 // handled directly with the indexed instruction encoding.
3618 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3619                                           (vector_extract (v4i32 V128:$Vm),
3620                                                            VectorIndexS:$idx)),
3621           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3622
3623 //----------------------------------------------------------------------------
3624 // AdvSIMD scalar shift instructions
3625 //----------------------------------------------------------------------------
3626 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3627 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3628 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3629 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3630 // Codegen patterns for the above. We don't put these directly on the
3631 // instructions because TableGen's type inference can't handle the truth.
3632 // Having the same base pattern for fp <--> int totally freaks it out.
3633 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3634           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3635 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3636           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3637 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3638           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3639 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3640           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3641 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3642                                             vecshiftR64:$imm)),
3643           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3644 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3645                                             vecshiftR64:$imm)),
3646           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3647 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3648           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3649 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3650           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3651 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3652           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3653 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3654           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3655 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3656                                             vecshiftR64:$imm)),
3657           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3658 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3659                                             vecshiftR64:$imm)),
3660           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3661
3662 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3663 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3664 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3665                                      int_arm64_neon_sqrshrn>;
3666 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3667                                      int_arm64_neon_sqrshrun>;
3668 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3669 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3670 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3671                                      int_arm64_neon_sqshrn>;
3672 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3673                                      int_arm64_neon_sqshrun>;
3674 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3675 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3676 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3677     TriOpFrag<(add node:$LHS,
3678                    (ARM64srshri node:$MHS, node:$RHS))>>;
3679 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3680 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3681     TriOpFrag<(add node:$LHS,
3682                    (ARM64vashr node:$MHS, node:$RHS))>>;
3683 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3684                                      int_arm64_neon_uqrshrn>;
3685 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3686 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3687                                      int_arm64_neon_uqshrn>;
3688 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3689 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3690     TriOpFrag<(add node:$LHS,
3691                    (ARM64urshri node:$MHS, node:$RHS))>>;
3692 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3693 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3694     TriOpFrag<(add node:$LHS,
3695                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3696
3697 //----------------------------------------------------------------------------
3698 // AdvSIMD vector shift instructions
3699 //----------------------------------------------------------------------------
3700 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3701 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3702 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3703                                    int_arm64_neon_vcvtfxs2fp>;
3704 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3705                                          int_arm64_neon_rshrn>;
3706 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3707 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3708                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3709 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3710 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3711                                       (i32 vecshiftL64:$imm))),
3712           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3713 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3714                                          int_arm64_neon_sqrshrn>;
3715 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3716                                          int_arm64_neon_sqrshrun>;
3717 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3718 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3719 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3720                                          int_arm64_neon_sqshrn>;
3721 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3722                                          int_arm64_neon_sqshrun>;
3723 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3724 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3725                                       (i32 vecshiftR64:$imm))),
3726           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3727 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3728 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3729                  TriOpFrag<(add node:$LHS,
3730                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3731 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3732                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3733
3734 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3735 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3736                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3737 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3738                         int_arm64_neon_vcvtfxu2fp>;
3739 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3740                                          int_arm64_neon_uqrshrn>;
3741 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3742 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3743                                          int_arm64_neon_uqshrn>;
3744 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3745 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3746                 TriOpFrag<(add node:$LHS,
3747                                (ARM64urshri node:$MHS, node:$RHS))> >;
3748 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3749                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3750 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3751 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3752                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3753
3754 // SHRN patterns for when a logical right shift was used instead of arithmetic
3755 // (the immediate guarantees no sign bits actually end up in the result so it
3756 // doesn't matter).
3757 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3758           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3759 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3760           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3761 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3762           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3763
3764 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3765                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3766                                                     vecshiftR16Narrow:$imm)))),
3767           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3768                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3769 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3770                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3771                                                     vecshiftR32Narrow:$imm)))),
3772           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3773                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3774 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3775                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3776                                                     vecshiftR64Narrow:$imm)))),
3777           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3778                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3779
3780 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3781 // Anyexts are implemented as zexts.
3782 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3783 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3784 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3785 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3786 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3787 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3788 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3789 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3790 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3791 // Also match an extend from the upper half of a 128 bit source register.
3792 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3793           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3794 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3795           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3796 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3797           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3798 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3799           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3800 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3801           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3802 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3803           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3804 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3805           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3806 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3807           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3808 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3809           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3810
3811 // Vector shift sxtl aliases
3812 def : InstAlias<"sxtl.8h $dst, $src1",
3813                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3814 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3815                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3816 def : InstAlias<"sxtl.4s $dst, $src1",
3817                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3818 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3819                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3820 def : InstAlias<"sxtl.2d $dst, $src1",
3821                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3822 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3823                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3824
3825 // Vector shift sxtl2 aliases
3826 def : InstAlias<"sxtl2.8h $dst, $src1",
3827                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3828 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3829                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3830 def : InstAlias<"sxtl2.4s $dst, $src1",
3831                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3832 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3833                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3834 def : InstAlias<"sxtl2.2d $dst, $src1",
3835                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3836 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3837                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3838
3839 // Vector shift uxtl aliases
3840 def : InstAlias<"uxtl.8h $dst, $src1",
3841                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3842 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3843                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3844 def : InstAlias<"uxtl.4s $dst, $src1",
3845                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3846 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3847                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3848 def : InstAlias<"uxtl.2d $dst, $src1",
3849                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3850 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3851                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3852
3853 // Vector shift uxtl2 aliases
3854 def : InstAlias<"uxtl2.8h $dst, $src1",
3855                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3856 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3857                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3858 def : InstAlias<"uxtl2.4s $dst, $src1",
3859                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3860 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3861                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3862 def : InstAlias<"uxtl2.2d $dst, $src1",
3863                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3864 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3865                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3866
3867 // If an integer is about to be converted to a floating point value,
3868 // just load it on the floating point unit.
3869 // These patterns are more complex because floating point loads do not
3870 // support sign extension.
3871 // The sign extension has to be explicitly added and is only supported for
3872 // one step: byte-to-half, half-to-word, word-to-doubleword.
3873 // SCVTF GPR -> FPR is 9 cycles.
3874 // SCVTF FPR -> FPR is 4 cyclces.
3875 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3876 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3877 // and still being faster.
3878 // However, this is not good for code size.
3879 // 8-bits -> float. 2 sizes step-up.
3880 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3881            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3882                               (SSHLLv4i16_shift
3883                                 (f64
3884                                   (EXTRACT_SUBREG
3885                                     (SSHLLv8i8_shift
3886                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3887                                                   (LDRBro ro_indexed8:$addr),
3888                                                   bsub),
3889                                      0),
3890                                    dsub)),
3891                                0),
3892                            ssub)))>, Requires<[NotForCodeSize]>;
3893 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3894            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3895                               (SSHLLv4i16_shift
3896                                 (f64
3897                                   (EXTRACT_SUBREG
3898                                     (SSHLLv8i8_shift
3899                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3900                                                   (LDRBui am_indexed8:$addr),
3901                                                   bsub),
3902                                      0),
3903                                    dsub)),
3904                                0),
3905                            ssub)))>, Requires<[NotForCodeSize]>;
3906 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3907            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3908                               (SSHLLv4i16_shift
3909                                 (f64
3910                                   (EXTRACT_SUBREG
3911                                     (SSHLLv8i8_shift
3912                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3913                                                   (LDURBi am_unscaled8:$addr),
3914                                                   bsub),
3915                                      0),
3916                                    dsub)),
3917                                0),
3918                            ssub)))>, Requires<[NotForCodeSize]>;
3919 // 16-bits -> float. 1 size step-up.
3920 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3921            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3922                               (SSHLLv4i16_shift
3923                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3924                                                (LDRHro ro_indexed16:$addr),
3925                                                hsub),
3926                                0),
3927                            ssub)))>, Requires<[NotForCodeSize]>;
3928 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3929            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3930                               (SSHLLv4i16_shift
3931                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3932                                                (LDRHui am_indexed16:$addr),
3933                                                hsub),
3934                                0),
3935                            ssub)))>, Requires<[NotForCodeSize]>;
3936 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3937            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3938                               (SSHLLv4i16_shift
3939                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3940                                                (LDURHi am_unscaled16:$addr),
3941                                                hsub),
3942                                0),
3943                            ssub)))>, Requires<[NotForCodeSize]>;
3944 // 32-bits to 32-bits are handled in target specific dag combine:
3945 // performIntToFpCombine.
3946 // 64-bits integer to 32-bits floating point, not possible with
3947 // SCVTF on floating point registers (both source and destination
3948 // must have the same size).
3949
3950 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3951 // 8-bits -> double. 3 size step-up: give up.
3952 // 16-bits -> double. 2 size step.
3953 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3954            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3955                               (SSHLLv2i32_shift
3956                                  (f64
3957                                   (EXTRACT_SUBREG
3958                                     (SSHLLv4i16_shift
3959                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3960                                                   (LDRHro ro_indexed16:$addr),
3961                                                   hsub),
3962                                      0),
3963                                    dsub)),
3964                                0),
3965                              dsub)))>, Requires<[NotForCodeSize]>;
3966 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3967            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3968                                (SSHLLv2i32_shift
3969                                  (f64
3970                                    (EXTRACT_SUBREG
3971                                      (SSHLLv4i16_shift
3972                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3973                                                   (LDRHui am_indexed16:$addr),
3974                                                   hsub),
3975                                       0),
3976                                     dsub)),
3977                                  0),
3978                               dsub)))>, Requires<[NotForCodeSize]>;
3979 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3980            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3981                               (SSHLLv2i32_shift
3982                                 (f64
3983                                   (EXTRACT_SUBREG
3984                                     (SSHLLv4i16_shift
3985                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3986                                                   (LDURHi am_unscaled16:$addr),
3987                                                   hsub),
3988                                       0),
3989                                    dsub)),
3990                                0),
3991                              dsub)))>, Requires<[NotForCodeSize]>;
3992 // 32-bits -> double. 1 size step-up.
3993 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
3994            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3995                               (SSHLLv2i32_shift
3996                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3997                                                (LDRSro ro_indexed32:$addr),
3998                                                ssub),
3999                                0),
4000                              dsub)))>, Requires<[NotForCodeSize]>;
4001 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4002            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4003                               (SSHLLv2i32_shift
4004                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4005                                                (LDRSui am_indexed32:$addr),
4006                                                ssub),
4007                                0),
4008                              dsub)))>, Requires<[NotForCodeSize]>;
4009 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4010            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4011                               (SSHLLv2i32_shift
4012                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4013                                                (LDURSi am_unscaled32:$addr),
4014                                                ssub),
4015                                0),
4016                              dsub)))>, Requires<[NotForCodeSize]>;
4017 // 64-bits -> double are handled in target specific dag combine:
4018 // performIntToFpCombine.
4019
4020
4021 //----------------------------------------------------------------------------
4022 // AdvSIMD Load-Store Structure
4023 //----------------------------------------------------------------------------
4024 defm LD1 : SIMDLd1Multiple<"ld1">;
4025 defm LD2 : SIMDLd2Multiple<"ld2">;
4026 defm LD3 : SIMDLd3Multiple<"ld3">;
4027 defm LD4 : SIMDLd4Multiple<"ld4">;
4028
4029 defm ST1 : SIMDSt1Multiple<"st1">;
4030 defm ST2 : SIMDSt2Multiple<"st2">;
4031 defm ST3 : SIMDSt3Multiple<"st3">;
4032 defm ST4 : SIMDSt4Multiple<"st4">;
4033
4034 class Ld1Pat<ValueType ty, Instruction INST>
4035   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4036
4037 def : Ld1Pat<v16i8, LD1Onev16b>;
4038 def : Ld1Pat<v8i16, LD1Onev8h>;
4039 def : Ld1Pat<v4i32, LD1Onev4s>;
4040 def : Ld1Pat<v2i64, LD1Onev2d>;
4041 def : Ld1Pat<v8i8,  LD1Onev8b>;
4042 def : Ld1Pat<v4i16, LD1Onev4h>;
4043 def : Ld1Pat<v2i32, LD1Onev2s>;
4044 def : Ld1Pat<v1i64, LD1Onev1d>;
4045
4046 class St1Pat<ValueType ty, Instruction INST>
4047   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4048         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4049
4050 def : St1Pat<v16i8, ST1Onev16b>;
4051 def : St1Pat<v8i16, ST1Onev8h>;
4052 def : St1Pat<v4i32, ST1Onev4s>;
4053 def : St1Pat<v2i64, ST1Onev2d>;
4054 def : St1Pat<v8i8,  ST1Onev8b>;
4055 def : St1Pat<v4i16, ST1Onev4h>;
4056 def : St1Pat<v2i32, ST1Onev2s>;
4057 def : St1Pat<v1i64, ST1Onev1d>;
4058
4059 //---
4060 // Single-element
4061 //---
4062
4063 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4064 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4065 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4066 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4067 let mayLoad = 1, neverHasSideEffects = 1 in {
4068 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4069 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4070 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4071 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4072 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4073 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4074 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4075 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4076 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4077 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4078 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4079 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4080 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4081 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4082 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4083 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4084 }
4085
4086 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4087           (LD1Rv8b am_simdnoindex:$vaddr)>;
4088 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4089           (LD1Rv16b am_simdnoindex:$vaddr)>;
4090 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4091           (LD1Rv4h am_simdnoindex:$vaddr)>;
4092 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4093           (LD1Rv8h am_simdnoindex:$vaddr)>;
4094 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4095           (LD1Rv2s am_simdnoindex:$vaddr)>;
4096 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4097           (LD1Rv4s am_simdnoindex:$vaddr)>;
4098 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4099           (LD1Rv2d am_simdnoindex:$vaddr)>;
4100 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4101           (LD1Rv1d am_simdnoindex:$vaddr)>;
4102 // Grab the floating point version too
4103 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4104           (LD1Rv2s am_simdnoindex:$vaddr)>;
4105 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4106           (LD1Rv4s am_simdnoindex:$vaddr)>;
4107 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4108           (LD1Rv2d am_simdnoindex:$vaddr)>;
4109 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4110           (LD1Rv1d am_simdnoindex:$vaddr)>;
4111
4112 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4113                     ValueType VTy, ValueType STy, Instruction LD1>
4114   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4115            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4116         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4117
4118 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4119 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4120 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4121 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4122 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4123 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4124
4125 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4126                    ValueType VTy, ValueType STy, Instruction LD1>
4127   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4128            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4129         (EXTRACT_SUBREG
4130             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4131                           VecIndex:$idx, am_simdnoindex:$vaddr),
4132             dsub)>;
4133
4134 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4135 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4136 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4137 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4138
4139
4140 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4141 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4142 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4143 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4144
4145 // Stores
4146 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4147 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4148 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4149 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4150
4151 let AddedComplexity = 8 in
4152 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4153                     ValueType VTy, ValueType STy, Instruction ST1>
4154   : Pat<(scalar_store
4155              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4156              am_simdnoindex:$vaddr),
4157         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4158
4159 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4160 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4161 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4162 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4163 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4164 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4165
4166 let AddedComplexity = 8 in
4167 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4168                    ValueType VTy, ValueType STy, Instruction ST1>
4169   : Pat<(scalar_store
4170              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4171              am_simdnoindex:$vaddr),
4172         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4173              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4174
4175 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4176 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4177 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4178 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4179
4180 let mayStore = 1, neverHasSideEffects = 1 in {
4181 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4182 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4183 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4184 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4185 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4186 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4187 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4188 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4189 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4190 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4191 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4192 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4193 }
4194
4195 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4196 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4197 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4198 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4199
4200 //----------------------------------------------------------------------------
4201 // Crypto extensions
4202 //----------------------------------------------------------------------------
4203
4204 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4205 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4206 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4207 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4208
4209 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4210 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4211 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4212 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4213 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4214 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4215 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4216
4217 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4218 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4219 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4220
4221 //----------------------------------------------------------------------------
4222 // Compiler-pseudos
4223 //----------------------------------------------------------------------------
4224 // FIXME: Like for X86, these should go in their own separate .td file.
4225
4226 // Any instruction that defines a 32-bit result leaves the high half of the
4227 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4228 // be copying from a truncate. But any other 32-bit operation will zero-extend
4229 // up to 64 bits.
4230 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4231 def def32 : PatLeaf<(i32 GPR32:$src), [{
4232   return N->getOpcode() != ISD::TRUNCATE &&
4233          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4234          N->getOpcode() != ISD::CopyFromReg;
4235 }]>;
4236
4237 // In the case of a 32-bit def that is known to implicitly zero-extend,
4238 // we can use a SUBREG_TO_REG.
4239 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4240
4241 // For an anyext, we don't care what the high bits are, so we can perform an
4242 // INSERT_SUBREF into an IMPLICIT_DEF.
4243 def : Pat<(i64 (anyext GPR32:$src)),
4244           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4245
4246 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4247 // instruction (UBFM) on the enclosing super-reg.
4248 def : Pat<(i64 (zext GPR32:$src)),
4249  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4250
4251 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4252 // containing super-reg.
4253 def : Pat<(i64 (sext GPR32:$src)),
4254    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4255 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4256 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4257 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4258 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4259 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4260 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4261 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4262
4263 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4264           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4265                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4266 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4267           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4268                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4269
4270 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4271           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4272                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4273 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4274           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4275                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4276
4277 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4278           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4279                    (i64 (i64shift_a        imm0_63:$imm)),
4280                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4281
4282 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4283 // AddedComplexity for the following patterns since we want to match sext + sra
4284 // patterns before we attempt to match a single sra node.
4285 let AddedComplexity = 20 in {
4286 // We support all sext + sra combinations which preserve at least one bit of the
4287 // original value which is to be sign extended. E.g. we support shifts up to
4288 // bitwidth-1 bits.
4289 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4290           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4291 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4292           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4293
4294 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4295           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4296 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4297           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4298
4299 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4300           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4301                    (i64 imm0_31:$imm), 31)>;
4302 } // AddedComplexity = 20
4303
4304 // To truncate, we can simply extract from a subregister.
4305 def : Pat<(i32 (trunc GPR64sp:$src)),
4306           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4307
4308 // __builtin_trap() uses the BRK instruction on ARM64.
4309 def : Pat<(trap), (BRK 1)>;
4310
4311 // Conversions within AdvSIMD types in the same register size are free.
4312
4313 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4314 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4315 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4316 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4317 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4318 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4319
4320 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4321 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4322 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4323 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4324 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4325 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4326
4327 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4328 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4329 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4330 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4331 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4332 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4333
4334 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4335 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4336 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4337 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4338 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4339 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4340
4341 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4342 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4343 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4344 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4345 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4346 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4347
4348 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4349 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4350 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4351 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4352 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4353 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4354
4355 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4356 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4357 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4358 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4359 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4360 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4361
4362
4363 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4364 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4365 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4366 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4367 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4368
4369 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4370 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4371 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4372 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4373 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4374 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4375
4376 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4377 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4378 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4379 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4380 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4381 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4382
4383 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4384 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4385 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4386 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4387 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4388 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4389
4390 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4391 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4392 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4393 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4394 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4395 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4396
4397 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4398 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4399 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4400 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4401 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4402 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4403
4404 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4405 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4406 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4407 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4408 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4409 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4410
4411 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4412           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4413 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4414           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4415 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4416           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4417 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4418           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4419
4420 // A 64-bit subvector insert to the first 128-bit vector position
4421 // is a subregister copy that needs no instruction.
4422 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4423           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4424 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4425           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4426 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4427           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4428 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4429           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4430 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4431           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4432 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4433           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4434
4435 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4436 // or v2f32.
4437 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4438                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4439            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4440 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4441                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4442            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4443     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4444     // so we match on v4f32 here, not v2f32. This will also catch adding
4445     // the low two lanes of a true v4f32 vector.
4446 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4447                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4448           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4449
4450 // Scalar 64-bit shifts in FPR64 registers.
4451 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4452           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4453 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4454           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4455 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4456           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4457 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4458           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4459
4460 // Tail call return handling. These are all compiler pseudo-instructions,
4461 // so no encoding information or anything like that.
4462 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4463   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4464   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4465 }
4466
4467 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4468 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4469 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4470
4471 include "ARM64InstrAtomics.td"