lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27
  28 //===----------------------------------------------------------------------===//
  29 // ARM64-specific DAG Nodes.
  30 //
  31
  32 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  33 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  34                                               [SDTCisSameAs<0, 2>,
  35                                                SDTCisSameAs<0, 3>,
  36                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  39 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  40                                             [SDTCisSameAs<0, 1>,
  41                                              SDTCisSameAs<0, 2>,
  42                                              SDTCisInt<0>,
  43                                              SDTCisVT<3, i32>]>;
  44
  45 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  46 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  47                                             [SDTCisSameAs<0, 2>,
  48                                              SDTCisSameAs<0, 3>,
  49                                              SDTCisInt<0>,
  50                                              SDTCisVT<1, i32>,
  51                                              SDTCisVT<4, i32>]>;
  52
  53 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  54                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  55                                       SDTCisVT<2, i32>]>;
  56 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  57 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  58                                         SDTCisVT<2, OtherVT>]>;
  59
  60
  61 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  62                                    [SDTCisSameAs<0, 1>,
  63                                     SDTCisSameAs<0, 2>,
  64                                     SDTCisInt<3>,
  65                                     SDTCisVT<4, i32>]>;
  66 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  67                                    [SDTCisFP<0>,
  68                                     SDTCisSameAs<0, 1>]>;
  69 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  70 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  71 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  72                                           SDTCisSameAs<0, 1>,
  73                                           SDTCisSameAs<0, 2>]>;
  74 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  75 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  76 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  77                                            SDTCisInt<2>, SDTCisInt<3>]>;
  78 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  79 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  81 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  82
  83 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  84 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  85 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  86 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                            SDTCisSameAs<0,2>]>;
  88 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  89                                            SDTCisSameAs<0,2>,
  90                                            SDTCisSameAs<0,3>]>;
  91 def SDT_ARM64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  92 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  93
  94 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  95
  96 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  97                                                  SDTCisPtrTy<1>]>;
  98 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  99                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 100                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 101                                          SDTCisSameAs<1, 4>]>;
 102
 103
 104 // Node definitions.
 105 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
 106 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
 107 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
 108 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
 109                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 110                                 [SDNPHasChain, SDNPOutGlue]>;
 111 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 112                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 113                                                SDTCisVT<1, i32> ]>,
 114                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 115 def ARM64call          : SDNode<"ARM64ISD::CALL",
 116                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 117                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                                  SDNPVariadic]>;
 119 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 120                                 [SDNPHasChain]>;
 121 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 122                                 [SDNPHasChain]>;
 123 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 124                                 [SDNPHasChain]>;
 125 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 126                                 [SDNPHasChain]>;
 127 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 128                                 [SDNPHasChain]>;
 129
 130
 131 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 132 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 133 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 134 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 135 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 136                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 138 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 139 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 140                             [SDNPCommutative]>;
 141 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 142 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 143                             [SDNPCommutative]>;
 144 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 145 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 146
 147 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 148
 149 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 150
 151 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 152 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 153
 154 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 155 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 156 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 157 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 158 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 159
 160 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 161 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 162 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 163 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 164 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 165 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 166
 167 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 168 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 169 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 170 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 171 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 172 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 173 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 174
 175 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 176 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 177 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 178 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 179
 180 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 181 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 182 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 183 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 184 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 185 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 186 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 187 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 188
 189 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 190 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 191 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 192
 193 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 194 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 195 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 196 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 197 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 198
 199 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 200 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 201 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 202
 203 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 204 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 205 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 206 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 207 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 208 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 209                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 210
 211 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 212 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 213 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 214 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 215 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 216
 217 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 218 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 219
 220 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 221
 222 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 223                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 224
 225 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 226                                [SDNPHasChain, SDNPSideEffect]>;
 227
 228 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 229 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 230
 231 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 232                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 233                                 SDNPVariadic]>;
 234
 235 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 236
 237
 238 //===----------------------------------------------------------------------===//
 239
 240 //===----------------------------------------------------------------------===//
 241
 242 // ARM64 Instruction Predicate Definitions.
 243 //
 244 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 245 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 246 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 247 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 248 def ForCodeSize   : Predicate<"ForCodeSize">;
 249 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 250
 251 include "ARM64InstrFormats.td"
 252
 253 //===----------------------------------------------------------------------===//
 254
 255 //===----------------------------------------------------------------------===//
 256 // Miscellaneous instructions.
 257 //===----------------------------------------------------------------------===//
 258
 259 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 260 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 261                               [(ARM64callseq_start timm:$amt)]>;
 262 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 263                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 264 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 265
 266 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 267 // FIXME: The following pseudo instructions are only needed because remat
 268 // cannot handle multiple instructions.  When that changes, they can be
 269 // removed, along with the ARM64Wrapper node.
 270
 271 let AddedComplexity = 10 in
 272 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 273                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 274               Sched<[WriteLDAdr]>;
 275
 276 // The MOVaddr instruction should match only when the add is not folded
 277 // into a load or store address.
 278 def MOVaddr
 279     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 280              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 281                                             tglobaladdr:$low))]>,
 282       Sched<[WriteAdrAdr]>;
 283 def MOVaddrJT
 284     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 285              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 286                                              tjumptable:$low))]>,
 287       Sched<[WriteAdrAdr]>;
 288 def MOVaddrCP
 289     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 290              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 291                                              tconstpool:$low))]>,
 292       Sched<[WriteAdrAdr]>;
 293 def MOVaddrBA
 294     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 295              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 296                                              tblockaddress:$low))]>,
 297       Sched<[WriteAdrAdr]>;
 298 def MOVaddrTLS
 299     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 300              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 301                                             tglobaltlsaddr:$low))]>,
 302       Sched<[WriteAdrAdr]>;
 303 def MOVaddrEXT
 304     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 305              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 306                                             texternalsym:$low))]>,
 307       Sched<[WriteAdrAdr]>;
 308
 309 } // isReMaterializable, isCodeGenOnly
 310
 311 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 312           (LOADgot tglobaltlsaddr:$addr)>;
 313
 314 def : Pat<(ARM64LOADgot texternalsym:$addr),
 315           (LOADgot texternalsym:$addr)>;
 316
 317 def : Pat<(ARM64LOADgot tconstpool:$addr),
 318           (LOADgot tconstpool:$addr)>;
 319
 320 //===----------------------------------------------------------------------===//
 321 // System instructions.
 322 //===----------------------------------------------------------------------===//
 323
 324 def HINT  : HintI<"hint">;
 325 def : InstAlias<"nop",  (HINT 0b000)>;
 326 def : InstAlias<"yield",(HINT 0b001)>;
 327 def : InstAlias<"wfe",  (HINT 0b010)>;
 328 def : InstAlias<"wfi",  (HINT 0b011)>;
 329 def : InstAlias<"sev",  (HINT 0b100)>;
 330 def : InstAlias<"sevl", (HINT 0b101)>;
 331
 332   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 333 let mayLoad = 1, mayStore = 1 in
 334 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 335
 336 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 337 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 338 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 339 def : InstAlias<"clrex", (CLREX 0xf)>;
 340 def : InstAlias<"isb", (ISB 0xf)>;
 341
 342 def MRS    : MRSI;
 343 def MSR    : MSRI;
 344 def MSRpstate: MSRpstateI;
 345
 346 // The thread pointer (on Linux, at least, where this has been implemented) is
 347 // TPIDR_EL0.
 348 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 349
 350 // Generic system instructions
 351 def SYSxt  : SystemXtI<0, "sys">;
 352 def SYSLxt : SystemLXtI<1, "sysl">;
 353
 354 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 355                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 356                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 357
 358 //===----------------------------------------------------------------------===//
 359 // Move immediate instructions.
 360 //===----------------------------------------------------------------------===//
 361
 362 defm MOVK : InsertImmediate<0b11, "movk">;
 363 defm MOVN : MoveImmediate<0b00, "movn">;
 364
 365 let PostEncoderMethod = "fixMOVZ" in
 366 defm MOVZ : MoveImmediate<0b10, "movz">;
 367
 368 // First group of aliases covers an implicit "lsl #0".
 369 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 370 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 371 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 372 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 373 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 374 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 375
 376 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 377 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 378 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 381
 382 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 383 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 384 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 385 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 386
 387 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 388 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 389 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 390 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 391
 392 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 393 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 394
 395 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 396 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 397
 398 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 400
 401 // Final group of aliases covers true "mov $Rd, $imm" cases.
 402 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 403                           int width, int shift> {
 404   def _asmoperand : AsmOperandClass {
 405     let Name = basename # width # "_lsl" # shift # "MovAlias";
 406     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 407                                # shift # ">";
 408     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 409   }
 410
 411   def _movimm : Operand<i32> {
 412     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 413   }
 414
 415   def : InstAlias<"mov $Rd, $imm",
 416                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 417 }
 418
 419 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 420 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 421
 422 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 423 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 424 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 425 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 426
 427 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 428 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 429
 430 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 431 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 432 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 433 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 434
 435 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 436     isAsCheapAsAMove = 1 in {
 437 // FIXME: The following pseudo instructions are only needed because remat
 438 // cannot handle multiple instructions.  When that changes, we can select
 439 // directly to the real instructions and get rid of these pseudos.
 440
 441 def MOVi32imm
 442     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 443              [(set GPR32:$dst, imm:$src)]>,
 444       Sched<[WriteImm]>;
 445 def MOVi64imm
 446     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 447              [(set GPR64:$dst, imm:$src)]>,
 448       Sched<[WriteImm]>;
 449 } // isReMaterializable, isCodeGenOnly
 450
 451 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 452 // eventual expansion code fewer bits to worry about getting right. Marshalling
 453 // the types is a little tricky though:
 454 def i64imm_32bit : ImmLeaf<i64, [{
 455   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 456 }]>;
 457
 458 def trunc_imm : SDNodeXForm<imm, [{
 459   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 460 }]>;
 461
 462 def : Pat<(i64 i64imm_32bit:$src),
 463           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 464
 465 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 466 // sequences.
 467 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 468                              tglobaladdr:$g1, tglobaladdr:$g0),
 469           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 470                                   tglobaladdr:$g2, 32),
 471                           tglobaladdr:$g1, 16),
 472                   tglobaladdr:$g0, 0)>;
 473
 474 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 475                              tblockaddress:$g1, tblockaddress:$g0),
 476           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 477                                   tblockaddress:$g2, 32),
 478                           tblockaddress:$g1, 16),
 479                   tblockaddress:$g0, 0)>;
 480
 481 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 482                              tconstpool:$g1, tconstpool:$g0),
 483           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 484                                   tconstpool:$g2, 32),
 485                           tconstpool:$g1, 16),
 486                   tconstpool:$g0, 0)>;
 487
 488 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 489                              tjumptable:$g1, tjumptable:$g0),
 490           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 491                                   tjumptable:$g2, 32),
 492                           tjumptable:$g1, 16),
 493                   tjumptable:$g0, 0)>;
 494
 495
 496 //===----------------------------------------------------------------------===//
 497 // Arithmetic instructions.
 498 //===----------------------------------------------------------------------===//
 499
 500 // Add/subtract with carry.
 501 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 502 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 503
 504 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 505 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 506 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 507 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 508
 509 // Add/subtract
 510 defm ADD : AddSub<0, "add", add>;
 511 defm SUB : AddSub<1, "sub">;
 512
 513 def : InstAlias<"mov $dst, $src",
 514                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 515 def : InstAlias<"mov $dst, $src",
 516                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 517 def : InstAlias<"mov $dst, $src",
 518                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 519 def : InstAlias<"mov $dst, $src",
 520                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 521
 522 defm ADDS : AddSubS<0, "adds", ARM64add_flag, "cmn">;
 523 defm SUBS : AddSubS<1, "subs", ARM64sub_flag, "cmp">;
 524
 525 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 526 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 527           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 528 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 529           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 530 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 531           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 532 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 533           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 534 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 535           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 536 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 537           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 538 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 539           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 540 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 541           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 542
 543 // Because of the immediate format for add/sub-imm instructions, the
 544 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 545 //  These patterns capture that transformation.
 546 let AddedComplexity = 1 in {
 547 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 548           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 549 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 550           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 551 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 552           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 553 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 554           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 555 }
 556
 557 // Because of the immediate format for add/sub-imm instructions, the
 558 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 559 //  These patterns capture that transformation.
 560 let AddedComplexity = 1 in {
 561 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 562           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 563 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 564           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 565 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 566           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 567 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 568           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 569 }
 570
 571 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 572 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 573 def : InstAlias<"neg $dst, $src$shift",
 574                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 575 def : InstAlias<"neg $dst, $src$shift",
 576                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 577
 578 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 579 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 580 def : InstAlias<"negs $dst, $src$shift",
 581                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 582 def : InstAlias<"negs $dst, $src$shift",
 583                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 584
 585
 586 // Unsigned/Signed divide
 587 defm UDIV : Div<0, "udiv", udiv>;
 588 defm SDIV : Div<1, "sdiv", sdiv>;
 589 let isCodeGenOnly = 1 in {
 590 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 591 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 592 }
 593
 594 // Variable shift
 595 defm ASRV : Shift<0b10, "asr", sra>;
 596 defm LSLV : Shift<0b00, "lsl", shl>;
 597 defm LSRV : Shift<0b01, "lsr", srl>;
 598 defm RORV : Shift<0b11, "ror", rotr>;
 599
 600 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 601 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 602 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 603 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 604 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 605 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 606 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 607 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 608
 609 // Multiply-add
 610 let AddedComplexity = 7 in {
 611 defm MADD : MulAccum<0, "madd", add>;
 612 defm MSUB : MulAccum<1, "msub", sub>;
 613
 614 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 615           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 616 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 617           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 618
 619 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 620           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 621 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 622           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 623 } // AddedComplexity = 7
 624
 625 let AddedComplexity = 5 in {
 626 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 627 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 628 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 629 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 630
 631 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 632           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 633 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 634           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 635
 636 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 637           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 638 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 639           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 640 } // AddedComplexity = 5
 641
 642 def : MulAccumWAlias<"mul", MADDWrrr>;
 643 def : MulAccumXAlias<"mul", MADDXrrr>;
 644 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 645 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 646 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 647 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 648 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 649 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 650
 651 // Multiply-high
 652 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 653 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 654
 655 // CRC32
 656 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 657 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 658 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 659 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 660
 661 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 662 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 663 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 664 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 665
 666
 667 //===----------------------------------------------------------------------===//
 668 // Logical instructions.
 669 //===----------------------------------------------------------------------===//
 670
 671 // (immediate)
 672 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 673 defm AND  : LogicalImm<0b00, "and", and>;
 674 defm EOR  : LogicalImm<0b10, "eor", xor>;
 675 defm ORR  : LogicalImm<0b01, "orr", or>;
 676
 677 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 678 // used). Actually, it seems to be working right now, but putting logical_immXX
 679 // here is a bit dodgy on the AsmParser side too.
 680 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 681                                           logical_imm32:$imm), 0>;
 682 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 683                                           logical_imm64:$imm), 0>;
 684
 685
 686 // (register)
 687 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 688 defm BICS : LogicalRegS<0b11, 1, "bics",
 689                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 690 defm AND  : LogicalReg<0b00, 0, "and", and>;
 691 defm BIC  : LogicalReg<0b00, 1, "bic",
 692                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 693 defm EON  : LogicalReg<0b10, 1, "eon",
 694                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 695 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 696 defm ORN  : LogicalReg<0b01, 1, "orn",
 697                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 698 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 699
 700 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 701 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 702
 703 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 704 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 705
 706 def : InstAlias<"mvn $Wd, $Wm$sh",
 707                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 708 def : InstAlias<"mvn $Xd, $Xm$sh",
 709                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 710
 711 def : InstAlias<"tst $src1, $src2",
 712                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 713 def : InstAlias<"tst $src1, $src2",
 714                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 715
 716 def : InstAlias<"tst $src1, $src2",
 717                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 718 def : InstAlias<"tst $src1, $src2",
 719                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 720
 721 def : InstAlias<"tst $src1, $src2$sh",
 722                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 723 def : InstAlias<"tst $src1, $src2$sh",
 724                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 725
 726
 727 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 728 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 729
 730
 731 //===----------------------------------------------------------------------===//
 732 // One operand data processing instructions.
 733 //===----------------------------------------------------------------------===//
 734
 735 defm CLS    : OneOperandData<0b101, "cls">;
 736 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 737 defm RBIT   : OneOperandData<0b000, "rbit">;
 738 def  REV16Wr : OneWRegData<0b001, "rev16",
 739                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 740 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 741
 742 def : Pat<(cttz GPR32:$Rn),
 743           (CLZWr (RBITWr GPR32:$Rn))>;
 744 def : Pat<(cttz GPR64:$Rn),
 745           (CLZXr (RBITXr GPR64:$Rn))>;
 746 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 747                 (i32 1))),
 748           (CLSWr GPR32:$Rn)>;
 749 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 750                 (i64 1))),
 751           (CLSXr GPR64:$Rn)>;
 752
 753 // Unlike the other one operand instructions, the instructions with the "rev"
 754 // mnemonic do *not* just different in the size bit, but actually use different
 755 // opcode bits for the different sizes.
 756 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 757 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 758 def REV32Xr : OneXRegData<0b010, "rev32",
 759                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 760
 761 // The bswap commutes with the rotr so we want a pattern for both possible
 762 // orders.
 763 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 764 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 765
 766 //===----------------------------------------------------------------------===//
 767 // Bitfield immediate extraction instruction.
 768 //===----------------------------------------------------------------------===//
 769 let neverHasSideEffects = 1 in
 770 defm EXTR : ExtractImm<"extr">;
 771 def : InstAlias<"ror $dst, $src, $shift",
 772             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 773 def : InstAlias<"ror $dst, $src, $shift",
 774             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 775
 776 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 777           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 778 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 779           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 780
 781 //===----------------------------------------------------------------------===//
 782 // Other bitfield immediate instructions.
 783 //===----------------------------------------------------------------------===//
 784 let neverHasSideEffects = 1 in {
 785 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 786 defm SBFM : BitfieldImm<0b00, "sbfm">;
 787 defm UBFM : BitfieldImm<0b10, "ubfm">;
 788 }
 789
 790 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 791   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 792   return CurDAG->getTargetConstant(enc, MVT::i64);
 793 }]>;
 794
 795 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 796   uint64_t enc = 31 - N->getZExtValue();
 797   return CurDAG->getTargetConstant(enc, MVT::i64);
 798 }]>;
 799
 800 // min(7, 31 - shift_amt)
 801 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 802   uint64_t enc = 31 - N->getZExtValue();
 803   enc = enc > 7 ? 7 : enc;
 804   return CurDAG->getTargetConstant(enc, MVT::i64);
 805 }]>;
 806
 807 // min(15, 31 - shift_amt)
 808 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 809   uint64_t enc = 31 - N->getZExtValue();
 810   enc = enc > 15 ? 15 : enc;
 811   return CurDAG->getTargetConstant(enc, MVT::i64);
 812 }]>;
 813
 814 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 815   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 816   return CurDAG->getTargetConstant(enc, MVT::i64);
 817 }]>;
 818
 819 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 820   uint64_t enc = 63 - N->getZExtValue();
 821   return CurDAG->getTargetConstant(enc, MVT::i64);
 822 }]>;
 823
 824 // min(7, 63 - shift_amt)
 825 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 826   uint64_t enc = 63 - N->getZExtValue();
 827   enc = enc > 7 ? 7 : enc;
 828   return CurDAG->getTargetConstant(enc, MVT::i64);
 829 }]>;
 830
 831 // min(15, 63 - shift_amt)
 832 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 833   uint64_t enc = 63 - N->getZExtValue();
 834   enc = enc > 15 ? 15 : enc;
 835   return CurDAG->getTargetConstant(enc, MVT::i64);
 836 }]>;
 837
 838 // min(31, 63 - shift_amt)
 839 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 840   uint64_t enc = 63 - N->getZExtValue();
 841   enc = enc > 31 ? 31 : enc;
 842   return CurDAG->getTargetConstant(enc, MVT::i64);
 843 }]>;
 844
 845 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 846           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 847                               (i64 (i32shift_b imm0_31:$imm)))>;
 848 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 849           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 850                               (i64 (i64shift_b imm0_63:$imm)))>;
 851
 852 let AddedComplexity = 10 in {
 853 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 854           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 855 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 856           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 857 }
 858
 859 def : InstAlias<"asr $dst, $src, $shift",
 860                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 861 def : InstAlias<"asr $dst, $src, $shift",
 862                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 863 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 864 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 865 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 866 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 867 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 868
 869 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 870           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 871 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 872           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 873
 874 def : InstAlias<"lsr $dst, $src, $shift",
 875                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 876 def : InstAlias<"lsr $dst, $src, $shift",
 877                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 878 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 879 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 880 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 881 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 882 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 883
 884 //===----------------------------------------------------------------------===//
 885 // Conditionally set flags instructions.
 886 //===----------------------------------------------------------------------===//
 887 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 888 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 889
 890 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 891 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 892
 893 //===----------------------------------------------------------------------===//
 894 // Conditional select instructions.
 895 //===----------------------------------------------------------------------===//
 896 defm CSEL  : CondSelect<0, 0b00, "csel">;
 897
 898 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 899 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 900 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 901 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 902
 903 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 904           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 905 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 906           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 907 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 908           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 909 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 910           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 911 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 912           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 913 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 914           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 915
 916 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 917           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 918 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 919           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 920 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 921           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 922 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 923           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 924
 925 // The inverse of the condition code from the alias instruction is what is used
 926 // in the aliased instruction. The parser all ready inverts the condition code
 927 // for these aliases.
 928 def : InstAlias<"cset $dst, $cc",
 929                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 930 def : InstAlias<"cset $dst, $cc",
 931                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 932
 933 def : InstAlias<"csetm $dst, $cc",
 934                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 935 def : InstAlias<"csetm $dst, $cc",
 936                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 937
 938 def : InstAlias<"cinc $dst, $src, $cc",
 939                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 940 def : InstAlias<"cinc $dst, $src, $cc",
 941                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 942
 943 def : InstAlias<"cinv $dst, $src, $cc",
 944                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 945 def : InstAlias<"cinv $dst, $src, $cc",
 946                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 947
 948 def : InstAlias<"cneg $dst, $src, $cc",
 949                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 950 def : InstAlias<"cneg $dst, $src, $cc",
 951                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 952
 953 //===----------------------------------------------------------------------===//
 954 // PC-relative instructions.
 955 //===----------------------------------------------------------------------===//
 956 let isReMaterializable = 1 in {
 957 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 958 def ADR  : ADRI<0, "adr", adrlabel, []>;
 959 } // neverHasSideEffects = 1
 960
 961 def ADRP : ADRI<1, "adrp", adrplabel,
 962                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 963 } // isReMaterializable = 1
 964
 965 // page address of a constant pool entry, block address
 966 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 967 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 968
 969 //===----------------------------------------------------------------------===//
 970 // Unconditional branch (register) instructions.
 971 //===----------------------------------------------------------------------===//
 972
 973 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 974 def RET  : BranchReg<0b0010, "ret", []>;
 975 def DRPS : SpecialReturn<0b0101, "drps">;
 976 def ERET : SpecialReturn<0b0100, "eret">;
 977 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 978
 979 // Default to the LR register.
 980 def : InstAlias<"ret", (RET LR)>;
 981
 982 let isCall = 1, Defs = [LR], Uses = [SP] in {
 983 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 984 } // isCall
 985
 986 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 987 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 988 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 989
 990 // Create a separate pseudo-instruction for codegen to use so that we don't
 991 // flag lr as used in every function. It'll be restored before the RET by the
 992 // epilogue if it's legitimately used.
 993 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 994   let isTerminator = 1;
 995   let isBarrier = 1;
 996   let isReturn = 1;
 997 }
 998
 999 // This is a directive-like pseudo-instruction. The purpose is to insert an
1000 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1001 // (which in the usual case is a BLR).
1002 let hasSideEffects = 1 in
1003 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1004   let AsmString = ".tlsdesccall $sym";
1005 }
1006
1007 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1008 // gets expanded to two MCInsts during lowering.
1009 let isCall = 1, Defs = [LR] in
1010 def TLSDESC_BLR
1011     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1012              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1013
1014 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1015           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1016 //===----------------------------------------------------------------------===//
1017 // Conditional branch (immediate) instruction.
1018 //===----------------------------------------------------------------------===//
1019 def Bcc : BranchCond;
1020
1021 //===----------------------------------------------------------------------===//
1022 // Compare-and-branch instructions.
1023 //===----------------------------------------------------------------------===//
1024 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
1025 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
1026
1027 //===----------------------------------------------------------------------===//
1028 // Test-bit-and-branch instructions.
1029 //===----------------------------------------------------------------------===//
1030 defm TBZ  : TestBranch<0, "tbz", ARM64tbz>;
1031 defm TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
1032
1033 //===----------------------------------------------------------------------===//
1034 // Unconditional branch (immediate) instructions.
1035 //===----------------------------------------------------------------------===//
1036 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1037 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1038 } // isBranch, isTerminator, isBarrier
1039
1040 let isCall = 1, Defs = [LR], Uses = [SP] in {
1041 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
1042 } // isCall
1043 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
1044
1045 //===----------------------------------------------------------------------===//
1046 // Exception generation instructions.
1047 //===----------------------------------------------------------------------===//
1048 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1049 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1050 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1051 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1052 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1053 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1054 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1055 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1056
1057 // DCPSn defaults to an immediate operand of zero if unspecified.
1058 def : InstAlias<"dcps1", (DCPS1 0)>;
1059 def : InstAlias<"dcps2", (DCPS2 0)>;
1060 def : InstAlias<"dcps3", (DCPS3 0)>;
1061
1062 //===----------------------------------------------------------------------===//
1063 // Load instructions.
1064 //===----------------------------------------------------------------------===//
1065
1066 // Pair (indexed, offset)
1067 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1068 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1069 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1070 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1071 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1072
1073 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1074
1075 // Pair (pre-indexed)
1076 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1077 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1078 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1079 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1080 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1081
1082 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1083
1084 // Pair (post-indexed)
1085 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1086 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1087 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1088 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1089 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1090
1091 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1092
1093
1094 // Pair (no allocate)
1095 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1096 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1097 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1098 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1099 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1100
1101 //---
1102 // (register offset)
1103 //---
1104
1105 // Integer
1106 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1107 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1108 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1109 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1110
1111 // Floating-point
1112 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1113 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1114 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1115 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1116 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1117
1118 // Load sign-extended half-word
1119 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1120 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1121
1122 // Load sign-extended byte
1123 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1124 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1125
1126 // Load sign-extended word
1127 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1128
1129 // Pre-fetch.
1130 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1131
1132 // For regular load, we do not have any alignment requirement.
1133 // Thus, it is safe to directly map the vector loads with interesting
1134 // addressing modes.
1135 // FIXME: We could do the same for bitconvert to floating point vectors.
1136 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1137                               ValueType ScalTy, ValueType VecTy,
1138                               Instruction LOADW, Instruction LOADX,
1139                               SubRegIndex sub> {
1140   def : Pat<(VecTy (scalar_to_vector (ScalTy
1141               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1142             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1143                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1144                            sub)>;
1145
1146   def : Pat<(VecTy (scalar_to_vector (ScalTy
1147               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1148             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1149                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1150                            sub)>;
1151 }
1152
1153 let AddedComplexity = 10 in {
1154 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1155 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1156
1157 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1158 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1159
1160 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1161 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1162
1163 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1164 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1165
1166 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1167
1168 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1169
1170
1171 def : Pat <(v1i64 (scalar_to_vector (i64
1172                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1173                                            ro_Wextend64:$extend))))),
1174            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1175
1176 def : Pat <(v1i64 (scalar_to_vector (i64
1177                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1178                                            ro_Xextend64:$extend))))),
1179            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1180 }
1181
1182 // Match all load 64 bits width whose type is compatible with FPR64
1183 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1184                         Instruction LOADW, Instruction LOADX> {
1185
1186   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1187             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1188
1189   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1190             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1191 }
1192
1193 let AddedComplexity = 10 in {
1194 let Predicates = [IsLE] in {
1195   // We must do vector loads with LD1 in big-endian.
1196   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1197   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1198   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1199   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1200 }
1201
1202 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1203 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1204
1205 // Match all load 128 bits width whose type is compatible with FPR128
1206 let Predicates = [IsLE] in {
1207   // We must do vector loads with LD1 in big-endian.
1208   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1209   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1210   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1211   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1212   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1213   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1214 }
1215 } // AddedComplexity = 10
1216
1217 // zextload -> i64
1218 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1219                             Instruction INSTW, Instruction INSTX> {
1220   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1221             (SUBREG_TO_REG (i64 0),
1222                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1223                            sub_32)>;
1224
1225   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1226             (SUBREG_TO_REG (i64 0),
1227                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1228                            sub_32)>;
1229 }
1230
1231 let AddedComplexity = 10 in {
1232   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1233   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1234   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1235
1236   // zextloadi1 -> zextloadi8
1237   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1238
1239   // extload -> zextload
1240   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1241   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1242   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1243
1244   // extloadi1 -> zextloadi8
1245   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1246 }
1247
1248
1249 // zextload -> i64
1250 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1251                             Instruction INSTW, Instruction INSTX> {
1252   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1253             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1254
1255   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1256             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1257
1258 }
1259
1260 let AddedComplexity = 10 in {
1261   // extload -> zextload
1262   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1263   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1264   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1265
1266   // zextloadi1 -> zextloadi8
1267   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1268 }
1269
1270 //---
1271 // (unsigned immediate)
1272 //---
1273 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1274                    [(set GPR64:$Rt,
1275                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1276 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1277                    [(set GPR32:$Rt,
1278                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1279 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1280                    [(set FPR8:$Rt,
1281                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1282 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1283                    [(set (f16 FPR16:$Rt),
1284                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1285 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1286                    [(set (f32 FPR32:$Rt),
1287                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1288 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1289                    [(set (f64 FPR64:$Rt),
1290                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1291 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1292                  [(set (f128 FPR128:$Rt),
1293                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1294
1295 // For regular load, we do not have any alignment requirement.
1296 // Thus, it is safe to directly map the vector loads with interesting
1297 // addressing modes.
1298 // FIXME: We could do the same for bitconvert to floating point vectors.
1299 def : Pat <(v8i8 (scalar_to_vector (i32
1300                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1301            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1302                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1303 def : Pat <(v16i8 (scalar_to_vector (i32
1304                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1305            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1306                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1307 def : Pat <(v4i16 (scalar_to_vector (i32
1308                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1309            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1310                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1311 def : Pat <(v8i16 (scalar_to_vector (i32
1312                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1313            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1314                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1315 def : Pat <(v2i32 (scalar_to_vector (i32
1316                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1317            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1318                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1319 def : Pat <(v4i32 (scalar_to_vector (i32
1320                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1321            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1322                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1323 def : Pat <(v1i64 (scalar_to_vector (i64
1324                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1325            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1326 def : Pat <(v2i64 (scalar_to_vector (i64
1327                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1328            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1329                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1330
1331 // Match all load 64 bits width whose type is compatible with FPR64
1332 let Predicates = [IsLE] in {
1333   // We must use LD1 to perform vector loads in big-endian.
1334   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1335             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1336   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1337             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1338   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1339             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1340   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1341             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1342 }
1343 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1344           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1345 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1346           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1347
1348 // Match all load 128 bits width whose type is compatible with FPR128
1349 let Predicates = [IsLE] in {
1350   // We must use LD1 to perform vector loads in big-endian.
1351   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1352             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1353   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1354             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1355   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1356             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1357   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1358             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1359   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1360             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1361   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1362             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1363 }
1364 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1365           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1366
1367 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1368                     [(set GPR32:$Rt,
1369                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1370                                                      uimm12s2:$offset)))]>;
1371 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1372                     [(set GPR32:$Rt,
1373                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1374                                                    uimm12s1:$offset)))]>;
1375 // zextload -> i64
1376 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1377     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1378 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1379     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1380
1381 // zextloadi1 -> zextloadi8
1382 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1383           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1384 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1385     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1386
1387 // extload -> zextload
1388 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1389           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1390 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1391           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1392 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1393           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1394 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1395     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1396 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1397     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1398 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1399     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1400 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1401     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1402
1403 // load sign-extended half-word
1404 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1405                      [(set GPR32:$Rt,
1406                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1407                                                       uimm12s2:$offset)))]>;
1408 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1409                      [(set GPR64:$Rt,
1410                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1411                                                       uimm12s2:$offset)))]>;
1412
1413 // load sign-extended byte
1414 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1415                      [(set GPR32:$Rt,
1416                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1417                                                     uimm12s1:$offset)))]>;
1418 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1419                      [(set GPR64:$Rt,
1420                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1421                                                     uimm12s1:$offset)))]>;
1422
1423 // load sign-extended word
1424 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1425                      [(set GPR64:$Rt,
1426                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1427                                                       uimm12s4:$offset)))]>;
1428
1429 // load zero-extended word
1430 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1431       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1432
1433 // Pre-fetch.
1434 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1435                         [(ARM64Prefetch imm:$Rt,
1436                                         (am_indexed64 GPR64sp:$Rn,
1437                                                       uimm12s8:$offset))]>;
1438
1439 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1440
1441 //---
1442 // (literal)
1443 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1444 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1445 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1446 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1447 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1448
1449 // load sign-extended word
1450 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1451
1452 // prefetch
1453 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1454 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1455
1456 //---
1457 // (unscaled immediate)
1458 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1459                     [(set GPR64:$Rt,
1460                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1461 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1462                     [(set GPR32:$Rt,
1463                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1464 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1465                     [(set FPR8:$Rt,
1466                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1467 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1468                     [(set FPR16:$Rt,
1469                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1470 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1471                     [(set (f32 FPR32:$Rt),
1472                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1473 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1474                     [(set (f64 FPR64:$Rt),
1475                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1476 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1477                     [(set (f128 FPR128:$Rt),
1478                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1479
1480 defm LDURHH
1481     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1482              [(set GPR32:$Rt,
1483                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1484 defm LDURBB
1485     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1486              [(set GPR32:$Rt,
1487                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1488
1489 // Match all load 64 bits width whose type is compatible with FPR64
1490 let Predicates = [IsLE] in {
1491   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1492             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1493   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1494             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1495   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1496             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1497   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1498             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1499 }
1500 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1501           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1502 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1503           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1504
1505 // Match all load 128 bits width whose type is compatible with FPR128
1506 let Predicates = [IsLE] in {
1507   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1508             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1509   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1510             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1511   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1512             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1513   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1514             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1515   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1516             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1517   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1518             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1519 }
1520
1521 //  anyext -> zext
1522 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1523           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1524 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1525           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1526 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1527           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1528 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1529     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1530 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1531     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1532 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1533     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1534 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1535     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1536 // unscaled zext
1537 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1538           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1539 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1540           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1541 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1542           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1543 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1544     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1545 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1546     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1547 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1548     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1549 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1550     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1551
1552
1553 //---
1554 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1555
1556 // Define new assembler match classes as we want to only match these when
1557 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1558 // associate a DiagnosticType either, as we want the diagnostic for the
1559 // canonical form (the scaled operand) to take precedence.
1560 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1561   let Name = "SImm9OffsetFB" # Width;
1562   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1563   let RenderMethod = "addImmOperands";
1564 }
1565
1566 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1567 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1568 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1569 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1570 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1571
1572 def simm9_offset_fb8 : Operand<i64> {
1573   let ParserMatchClass = SImm9OffsetFB8Operand;
1574 }
1575 def simm9_offset_fb16 : Operand<i64> {
1576   let ParserMatchClass = SImm9OffsetFB16Operand;
1577 }
1578 def simm9_offset_fb32 : Operand<i64> {
1579   let ParserMatchClass = SImm9OffsetFB32Operand;
1580 }
1581 def simm9_offset_fb64 : Operand<i64> {
1582   let ParserMatchClass = SImm9OffsetFB64Operand;
1583 }
1584 def simm9_offset_fb128 : Operand<i64> {
1585   let ParserMatchClass = SImm9OffsetFB128Operand;
1586 }
1587
1588 // FIXME: these don't work
1589 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1590                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1591 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1592                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1593 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1594                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1595 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1596                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1597 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1598                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1599 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1600                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1601 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1602                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1603
1604 // zextload -> i64
1605 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1606   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1607 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1608   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1609
1610 // load sign-extended half-word
1611 defm LDURSHW
1612     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1613                [(set GPR32:$Rt,
1614                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1615 defm LDURSHX
1616     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1617               [(set GPR64:$Rt,
1618                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1619
1620 // load sign-extended byte
1621 defm LDURSBW
1622     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1623                 [(set GPR32:$Rt,
1624                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1625 defm LDURSBX
1626     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1627                 [(set GPR64:$Rt,
1628                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1629
1630 // load sign-extended word
1631 defm LDURSW
1632     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1633               [(set GPR64:$Rt,
1634                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1635
1636 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1637 // FIXME: these don't work now
1638 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1639                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1640 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1641                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1642 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1643                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1644 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1645                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1646 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1647                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1648 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1649                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1650 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1651                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1652
1653 // Pre-fetch.
1654 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1655                   [(ARM64Prefetch imm:$Rt,
1656                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1657
1658 //---
1659 // (unscaled immediate, unprivileged)
1660 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1661 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1662
1663 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1664 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1665
1666 // load sign-extended half-word
1667 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1668 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1669
1670 // load sign-extended byte
1671 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1672 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1673
1674 // load sign-extended word
1675 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1676
1677 //---
1678 // (immediate pre-indexed)
1679 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1680 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1681 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1682 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1683 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1684 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1685 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1686
1687 // load sign-extended half-word
1688 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1689 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1690
1691 // load sign-extended byte
1692 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1693 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1694
1695 // load zero-extended byte
1696 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1697 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1698
1699 // load sign-extended word
1700 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1701
1702 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1703 def LDRQpre_isel  : LoadPreIdxPseudo<FPR128>;
1704 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1705 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1706 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1707 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1708 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1709 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1710
1711 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1712 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1713 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1714 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1715 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1716
1717 //---
1718 // (immediate post-indexed)
1719 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1720 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1721 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1722 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1723 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1724 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1725 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1726
1727 // load sign-extended half-word
1728 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1729 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1730
1731 // load sign-extended byte
1732 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1733 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1734
1735 // load zero-extended byte
1736 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1737 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1738
1739 // load sign-extended word
1740 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1741
1742 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1743 def LDRQpost_isel  : LoadPostIdxPseudo<FPR128>;
1744 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1745 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1746 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1747 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1748 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1749 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1750
1751 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1752 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1753 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1754 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1755 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1756
1757 //===----------------------------------------------------------------------===//
1758 // Store instructions.
1759 //===----------------------------------------------------------------------===//
1760
1761 // Pair (indexed, offset)
1762 // FIXME: Use dedicated range-checked addressing mode operand here.
1763 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1764 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1765 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1766 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1767 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1768
1769 // Pair (pre-indexed)
1770 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1771 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1772 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1773 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1774 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1775
1776 // Pair (pre-indexed)
1777 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1778 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1779 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1780 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1781 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1782
1783 // Pair (no allocate)
1784 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1785 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1786 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1787 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1788 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1789
1790 //---
1791 // (Register offset)
1792
1793 // Integer
1794 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1795 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1796 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1797 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1798
1799
1800 // Floating-point
1801 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1802 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1803 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1804 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1805 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1806
1807 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1808                                  Instruction STRW, Instruction STRX> {
1809
1810   def : Pat<(storeop GPR64:$Rt,
1811                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1812             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1813                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1814
1815   def : Pat<(storeop GPR64:$Rt,
1816                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1817             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1818                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1819 }
1820
1821 let AddedComplexity = 10 in {
1822   // truncstore i64
1823   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1824   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1825   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1826 }
1827
1828 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1829                          Instruction STRW, Instruction STRX> {
1830   def : Pat<(store (VecTy FPR:$Rt),
1831                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1832             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1833
1834   def : Pat<(store (VecTy FPR:$Rt),
1835                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1836             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1837 }
1838
1839 let AddedComplexity = 10 in {
1840 // Match all store 64 bits width whose type is compatible with FPR64
1841 let Predicates = [IsLE] in {
1842   // We must use ST1 to store vectors in big-endian.
1843   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1844   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1845   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1846   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1847 }
1848
1849 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1850 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1851
1852 // Match all store 128 bits width whose type is compatible with FPR128
1853 let Predicates = [IsLE] in {
1854   // We must use ST1 to store vectors in big-endian.
1855   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1856   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1857   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1858   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1859   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1860   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1861 }
1862 } // AddedComplexity = 10
1863
1864 //---
1865 // (unsigned immediate)
1866 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1867                    [(store GPR64:$Rt,
1868                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1869 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1870                     [(store GPR32:$Rt,
1871                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1872 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1873                     [(store FPR8:$Rt,
1874                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1875 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1876                     [(store (f16 FPR16:$Rt),
1877                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1878 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1879                     [(store (f32 FPR32:$Rt),
1880                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1881 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1882                     [(store (f64 FPR64:$Rt),
1883                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1884 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1885
1886 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1887                      [(truncstorei16 GPR32:$Rt,
1888                                      (am_indexed16 GPR64sp:$Rn,
1889                                                    uimm12s2:$offset))]>;
1890 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1891                      [(truncstorei8 GPR32:$Rt,
1892                                     (am_indexed8 GPR64sp:$Rn,
1893                                                  uimm12s1:$offset))]>;
1894
1895 // Match all store 64 bits width whose type is compatible with FPR64
1896 let AddedComplexity = 10 in {
1897 let Predicates = [IsLE] in {
1898   // We must use ST1 to store vectors in big-endian.
1899   def : Pat<(store (v2f32 FPR64:$Rt),
1900                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1901             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1902   def : Pat<(store (v8i8 FPR64:$Rt),
1903                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1904             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1905   def : Pat<(store (v4i16 FPR64:$Rt),
1906                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1907             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1908   def : Pat<(store (v2i32 FPR64:$Rt),
1909                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1910             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1911 }
1912 def : Pat<(store (v1f64 FPR64:$Rt),
1913                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1914           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1915 def : Pat<(store (v1i64 FPR64:$Rt),
1916                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1917           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1918
1919 // Match all store 128 bits width whose type is compatible with FPR128
1920 let Predicates = [IsLE] in {
1921   // We must use ST1 to store vectors in big-endian.
1922   def : Pat<(store (v4f32 FPR128:$Rt),
1923                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1924             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1925   def : Pat<(store (v2f64 FPR128:$Rt),
1926                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1927             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1928   def : Pat<(store (v16i8 FPR128:$Rt),
1929                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1930             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1931   def : Pat<(store (v8i16 FPR128:$Rt),
1932                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1933             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1934   def : Pat<(store (v4i32 FPR128:$Rt),
1935                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1936             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1937   def : Pat<(store (v2i64 FPR128:$Rt),
1938                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1939             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1940 }
1941 def : Pat<(store (f128  FPR128:$Rt),
1942                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1943           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1944
1945 // truncstore i64
1946 def : Pat<(truncstorei32 GPR64:$Rt,
1947                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
1948   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
1949 def : Pat<(truncstorei16 GPR64:$Rt,
1950                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
1951   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
1952 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
1953   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
1954
1955 } // AddedComplexity = 10
1956
1957 //---
1958 // (unscaled immediate)
1959 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
1960                          [(store GPR64:$Rt,
1961                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1962 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
1963                          [(store GPR32:$Rt,
1964                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
1965 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
1966                          [(store FPR8:$Rt,
1967                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
1968 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
1969                          [(store (f16 FPR16:$Rt),
1970                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
1971 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
1972                          [(store (f32 FPR32:$Rt),
1973                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
1974 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
1975                          [(store (f64 FPR64:$Rt),
1976                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1977 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
1978                          [(store (f128 FPR128:$Rt),
1979                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
1980 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
1981                          [(truncstorei16 GPR32:$Rt,
1982                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
1983 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
1984                          [(truncstorei8 GPR32:$Rt,
1985                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
1986
1987 // Match all store 64 bits width whose type is compatible with FPR64
1988 let Predicates = [IsLE] in {
1989   // We must use ST1 to store vectors in big-endian.
1990   def : Pat<(store (v2f32 FPR64:$Rt),
1991                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1992             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1993   def : Pat<(store (v8i8 FPR64:$Rt),
1994                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1995             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1996   def : Pat<(store (v4i16 FPR64:$Rt),
1997                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
1998             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
1999   def : Pat<(store (v2i32 FPR64:$Rt),
2000                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2001             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2002 }
2003 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2004           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2005 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2006           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2007
2008 // Match all store 128 bits width whose type is compatible with FPR128
2009 let Predicates = [IsLE] in {
2010   // We must use ST1 to store vectors in big-endian.
2011   def : Pat<(store (v4f32 FPR128:$Rt),
2012                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2013             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2014   def : Pat<(store (v2f64 FPR128:$Rt),
2015                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2016             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2017   def : Pat<(store (v16i8 FPR128:$Rt),
2018                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2019             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2020   def : Pat<(store (v8i16 FPR128:$Rt),
2021                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2022             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2023   def : Pat<(store (v4i32 FPR128:$Rt),
2024                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2025             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2026   def : Pat<(store (v2i64 FPR128:$Rt),
2027                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2028             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2029   def : Pat<(store (v2f64 FPR128:$Rt),
2030                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2031             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2032 }
2033
2034 // unscaled i64 truncating stores
2035 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2036   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2037 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2038   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2039 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2040   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2041
2042 //---
2043 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2044 // FIXME: these don't work now.
2045 def : InstAlias<"str $Rt, [$Rn, $offset]",
2046                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2047 def : InstAlias<"str $Rt, [$Rn, $offset]",
2048                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2049 def : InstAlias<"str $Rt, [$Rn, $offset]",
2050                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2051 def : InstAlias<"str $Rt, [$Rn, $offset]",
2052                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2053 def : InstAlias<"str $Rt, [$Rn, $offset]",
2054                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2055 def : InstAlias<"str $Rt, [$Rn, $offset]",
2056                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2057 def : InstAlias<"str $Rt, [$Rn, $offset]",
2058                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2059
2060 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2061                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2062 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2063                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2064
2065 //---
2066 // (unscaled immediate, unprivileged)
2067 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2068 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2069
2070 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2071 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2072
2073 //---
2074 // (immediate pre-indexed)
2075 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
2076 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
2077 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
2078 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
2079 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
2080 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
2081 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
2082
2083 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
2084 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
2085
2086 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
2087 defm STRQpre : StorePreIdxPseudo<FPR128, f128, pre_store>;
2088 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
2089 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
2090 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
2091 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
2092 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
2093 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
2094 // truncstore i64
2095 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2096   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2097                   simm9:$off)>;
2098 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2099   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2100                   simm9:$off)>;
2101 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2102   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2103                   simm9:$off)>;
2104
2105 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2106           (STRDpre_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2107 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2108           (STRDpre_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2109 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2110           (STRDpre_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2111 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2112           (STRDpre_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2113 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2114           (STRDpre_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2115 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2116           (STRDpre_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2117
2118 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2119           (STRQpre_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2120 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2121           (STRQpre_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2122 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2123           (STRQpre_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2124 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2125           (STRQpre_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2126 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2127           (STRQpre_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2128 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2129           (STRQpre_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2130
2131 //---
2132 // (immediate post-indexed)
2133 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
2134 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
2135 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
2136 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
2137 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
2138 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
2139 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
2140
2141 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
2142 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
2143
2144 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
2145 defm STRQpost : StorePostIdxPseudo<FPR128, f128, post_store, STRQpost>;
2146 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
2147 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
2148 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
2149 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
2150 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
2151 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
2152 // truncstore i64
2153 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2154   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2155                   simm9:$off)>;
2156 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2157   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2158                   simm9:$off)>;
2159 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2160   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2161                   simm9:$off)>;
2162
2163 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2164           (STRDpost_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2165 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2166           (STRDpost_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2167 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2168           (STRDpost_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2169 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2170           (STRDpost_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2171 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2172           (STRDpost_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2173 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2174           (STRDpost_isel FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2175
2176 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2177           (STRQpost_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2178 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2179           (STRQpost_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2180 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2181           (STRQpost_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2182 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2183           (STRQpost_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2184 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2185           (STRQpost_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2186 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2187           (STRQpost_isel FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2188
2189 //===----------------------------------------------------------------------===//
2190 // Load/store exclusive instructions.
2191 //===----------------------------------------------------------------------===//
2192
2193 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2194 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2195 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2196 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2197
2198 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2199 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2200 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2201 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2202
2203 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2204 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2205 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2206 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2207
2208 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2209 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2210 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2211 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2212
2213 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2214 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2215 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2216 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2217
2218 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2219 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2220 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2221 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2222
2223 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2224 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2225
2226 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2227 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2228
2229 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2230 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2231
2232 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2233 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2234
2235 //===----------------------------------------------------------------------===//
2236 // Scaled floating point to integer conversion instructions.
2237 //===----------------------------------------------------------------------===//
2238
2239 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
2240 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
2241 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
2242 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
2243 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
2244 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
2245 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
2246 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
2247 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2248 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2249 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2250 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2251 let isCodeGenOnly = 1 in {
2252 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2253 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2254 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2255 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2256 }
2257
2258 //===----------------------------------------------------------------------===//
2259 // Scaled integer to floating point conversion instructions.
2260 //===----------------------------------------------------------------------===//
2261
2262 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2263 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2264
2265 //===----------------------------------------------------------------------===//
2266 // Unscaled integer to floating point conversion instruction.
2267 //===----------------------------------------------------------------------===//
2268
2269 defm FMOV : UnscaledConversion<"fmov">;
2270
2271 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2272 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2273
2274 //===----------------------------------------------------------------------===//
2275 // Floating point conversion instruction.
2276 //===----------------------------------------------------------------------===//
2277
2278 defm FCVT : FPConversion<"fcvt">;
2279
2280 def : Pat<(f32_to_f16 FPR32:$Rn),
2281           (i32 (COPY_TO_REGCLASS
2282                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
2283                    GPR32))>;
2284
2285 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
2286                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
2287
2288 //===----------------------------------------------------------------------===//
2289 // Floating point single operand instructions.
2290 //===----------------------------------------------------------------------===//
2291
2292 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2293 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2294 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2295 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2296 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2297 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2298 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
2299 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2300
2301 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
2302           (FRINTNDr FPR64:$Rn)>;
2303
2304 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2305 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2306 // <rdar://problem/13715968>
2307 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2308 let hasSideEffects = 1 in {
2309 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2310 }
2311
2312 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2313
2314 let SchedRW = [WriteFDiv] in {
2315 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2316 }
2317
2318 //===----------------------------------------------------------------------===//
2319 // Floating point two operand instructions.
2320 //===----------------------------------------------------------------------===//
2321
2322 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2323 let SchedRW = [WriteFDiv] in {
2324 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2325 }
2326 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2327 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2328 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2329 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2330 let SchedRW = [WriteFMul] in {
2331 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2332 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2333 }
2334 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2335
2336 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2337           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2338 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2339           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2340 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2341           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2342 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2343           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2344
2345 //===----------------------------------------------------------------------===//
2346 // Floating point three operand instructions.
2347 //===----------------------------------------------------------------------===//
2348
2349 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2350 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2351      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2352 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2353      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2354 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2355      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2356
2357 // The following def pats catch the case where the LHS of an FMA is negated.
2358 // The TriOpFrag above catches the case where the middle operand is negated.
2359
2360 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2361 // the NEON variant.
2362 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2363           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2364
2365 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2366           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2367
2368 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2369 // "(-a) + b*(-c)".
2370 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2371           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2372
2373 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2374           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2375
2376 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2377           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2378
2379 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2380           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2381
2382 //===----------------------------------------------------------------------===//
2383 // Floating point comparison instructions.
2384 //===----------------------------------------------------------------------===//
2385
2386 defm FCMPE : FPComparison<1, "fcmpe">;
2387 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2388
2389 //===----------------------------------------------------------------------===//
2390 // Floating point conditional comparison instructions.
2391 //===----------------------------------------------------------------------===//
2392
2393 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2394 defm FCCMP  : FPCondComparison<0, "fccmp">;
2395
2396 //===----------------------------------------------------------------------===//
2397 // Floating point conditional select instruction.
2398 //===----------------------------------------------------------------------===//
2399
2400 defm FCSEL : FPCondSelect<"fcsel">;
2401
2402 // CSEL instructions providing f128 types need to be handled by a
2403 // pseudo-instruction since the eventual code will need to introduce basic
2404 // blocks and control flow.
2405 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2406                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2407                       [(set (f128 FPR128:$Rd),
2408                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2409                                        (i32 imm:$cond), NZCV))]> {
2410   let Uses = [NZCV];
2411   let usesCustomInserter = 1;
2412 }
2413
2414
2415 //===----------------------------------------------------------------------===//
2416 // Floating point immediate move.
2417 //===----------------------------------------------------------------------===//
2418
2419 let isReMaterializable = 1 in {
2420 defm FMOV : FPMoveImmediate<"fmov">;
2421 }
2422
2423 //===----------------------------------------------------------------------===//
2424 // Advanced SIMD two vector instructions.
2425 //===----------------------------------------------------------------------===//
2426
2427 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2428 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2429 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2430 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2431 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2432 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2433 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2434 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2435 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2436 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2437
2438 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2439 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2440 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2441 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2442 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2443 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2444 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2445 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2446 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2447           (FCVTLv4i16 V64:$Rn)>;
2448 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2449                                                               (i64 4)))),
2450           (FCVTLv8i16 V128:$Rn)>;
2451 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2452 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2453                                                     (i64 2))))),
2454           (FCVTLv4i32 V128:$Rn)>;
2455
2456 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2457 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2458 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2459 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2460 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2461 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2462           (FCVTNv4i16 V128:$Rn)>;
2463 def : Pat<(concat_vectors V64:$Rd,
2464                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2465           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2466 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2467 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2468           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2469 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2470 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2471 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2472                                         int_arm64_neon_fcvtxn>;
2473 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2474 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2475 let isCodeGenOnly = 1 in {
2476 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2477                                        int_arm64_neon_fcvtzs>;
2478 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2479                                        int_arm64_neon_fcvtzu>;
2480 }
2481 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2482 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2483 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2484 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2485 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2486 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2487 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2488 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2489 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2490 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2491 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2492 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2493                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2494 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2495 // Aliases for MVN -> NOT.
2496 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2497                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2498 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2499                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2500
2501 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2502 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2503 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2504 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2505 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2506 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2507 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2508
2509 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2510 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2511 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2512 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2513 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2514 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2515 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2516 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2517
2518 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2519 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2520 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2521 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2522 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2523
2524 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2525 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2526 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2527 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2528 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2529        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2530 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2531 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2532 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2533 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2534 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2535 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2536 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2537 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2538 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2539        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2540 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2541                     int_arm64_neon_uaddlp>;
2542 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2543 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2544 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2545 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2546 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2547 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2548
2549 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2550 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2551
2552 // Patterns for vector long shift (by element width). These need to match all
2553 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2554 // definition.
2555 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2556   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2557             (SHLLv8i8 V64:$Rn)>;
2558   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2559             (SHLLv16i8 V128:$Rn)>;
2560   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2561             (SHLLv4i16 V64:$Rn)>;
2562   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2563             (SHLLv8i16 V128:$Rn)>;
2564   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2565             (SHLLv2i32 V64:$Rn)>;
2566   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2567             (SHLLv4i32 V128:$Rn)>;
2568 }
2569
2570 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2571 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2572 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2573
2574 //===----------------------------------------------------------------------===//
2575 // Advanced SIMD three vector instructions.
2576 //===----------------------------------------------------------------------===//
2577
2578 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2579 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2580 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2581 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2582 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2583 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2584 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2585 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2586 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2587 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2588 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2589 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2590 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2591 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2592 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2593 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2594 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2595 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2596 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2597 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2598 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2599 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2600 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2601 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2602 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2603
2604 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2605 // instruction expects the addend first, while the fma intrinsic puts it last.
2606 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2607             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2608 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2609             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2610
2611 // The following def pats catch the case where the LHS of an FMA is negated.
2612 // The TriOpFrag above catches the case where the middle operand is negated.
2613 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2614           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2615
2616 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2617           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2618
2619 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2620           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2621
2622 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2623 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2624 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2625 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2626 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2627 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2628                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2629 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2630                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2631 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2632 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2633 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2634       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2635 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2636 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2637 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2638 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2639 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2640 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2641 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2642 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2643 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2644 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2645 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2646 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2647 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2648 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2649 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2650 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2651 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2652 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2653       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2654 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2655 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2656 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2657 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2658 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2659 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2660 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2661 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2662 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2663 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2664 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2665 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2666 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2667 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2668
2669 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2670 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2671                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2672 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2673 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2674 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2675     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2676 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2677 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2678                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2679 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2680
2681 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2682           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2683 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2684           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2685 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2686           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2687 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2688           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2689
2690 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2691           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2692 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2693           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2694 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2695           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2696 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2697           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2698
2699 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2700                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2701 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2702                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2703 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2704                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2705 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2706                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2707
2708 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2709                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2710 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2711                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2712 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2713                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2714 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2715                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2716
2717 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2718                 "|cmls.8b\t$dst, $src1, $src2}",
2719                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2720 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2721                 "|cmls.16b\t$dst, $src1, $src2}",
2722                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2723 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2724                 "|cmls.4h\t$dst, $src1, $src2}",
2725                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2726 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2727                 "|cmls.8h\t$dst, $src1, $src2}",
2728                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2729 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2730                 "|cmls.2s\t$dst, $src1, $src2}",
2731                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2732 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2733                 "|cmls.4s\t$dst, $src1, $src2}",
2734                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2735 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2736                 "|cmls.2d\t$dst, $src1, $src2}",
2737                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2738
2739 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2740                 "|cmlo.8b\t$dst, $src1, $src2}",
2741                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2742 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2743                 "|cmlo.16b\t$dst, $src1, $src2}",
2744                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2745 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2746                 "|cmlo.4h\t$dst, $src1, $src2}",
2747                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2748 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2749                 "|cmlo.8h\t$dst, $src1, $src2}",
2750                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2751 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2752                 "|cmlo.2s\t$dst, $src1, $src2}",
2753                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2754 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2755                 "|cmlo.4s\t$dst, $src1, $src2}",
2756                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2757 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2758                 "|cmlo.2d\t$dst, $src1, $src2}",
2759                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2760
2761 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2762                 "|cmle.8b\t$dst, $src1, $src2}",
2763                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2764 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2765                 "|cmle.16b\t$dst, $src1, $src2}",
2766                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2767 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2768                 "|cmle.4h\t$dst, $src1, $src2}",
2769                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2770 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2771                 "|cmle.8h\t$dst, $src1, $src2}",
2772                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2773 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2774                 "|cmle.2s\t$dst, $src1, $src2}",
2775                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2776 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2777                 "|cmle.4s\t$dst, $src1, $src2}",
2778                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2779 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2780                 "|cmle.2d\t$dst, $src1, $src2}",
2781                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2782
2783 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2784                 "|cmlt.8b\t$dst, $src1, $src2}",
2785                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2786 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2787                 "|cmlt.16b\t$dst, $src1, $src2}",
2788                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2789 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2790                 "|cmlt.4h\t$dst, $src1, $src2}",
2791                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2792 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2793                 "|cmlt.8h\t$dst, $src1, $src2}",
2794                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2795 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2796                 "|cmlt.2s\t$dst, $src1, $src2}",
2797                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2798 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2799                 "|cmlt.4s\t$dst, $src1, $src2}",
2800                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2801 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2802                 "|cmlt.2d\t$dst, $src1, $src2}",
2803                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2804
2805 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2806                 "|fcmle.2s\t$dst, $src1, $src2}",
2807                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2808 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2809                 "|fcmle.4s\t$dst, $src1, $src2}",
2810                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2811 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2812                 "|fcmle.2d\t$dst, $src1, $src2}",
2813                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2814
2815 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2816                 "|fcmlt.2s\t$dst, $src1, $src2}",
2817                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2818 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2819                 "|fcmlt.4s\t$dst, $src1, $src2}",
2820                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2821 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2822                 "|fcmlt.2d\t$dst, $src1, $src2}",
2823                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2824
2825 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2826                 "|facle.2s\t$dst, $src1, $src2}",
2827                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2828 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2829                 "|facle.4s\t$dst, $src1, $src2}",
2830                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2831 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2832                 "|facle.2d\t$dst, $src1, $src2}",
2833                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2834
2835 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2836                 "|faclt.2s\t$dst, $src1, $src2}",
2837                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2838 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2839                 "|faclt.4s\t$dst, $src1, $src2}",
2840                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2841 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2842                 "|faclt.2d\t$dst, $src1, $src2}",
2843                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2844
2845 //===----------------------------------------------------------------------===//
2846 // Advanced SIMD three scalar instructions.
2847 //===----------------------------------------------------------------------===//
2848
2849 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2850 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2851 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2852 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2853 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2854 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2855 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2856 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2857 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2858           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2859 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2860                                      int_arm64_neon_facge>;
2861 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2862                                      int_arm64_neon_facgt>;
2863 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2864 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2865 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2866 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2867 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2868 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2869 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2870 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2871 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2872 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2873 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2874 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2875 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2876 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2877 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2878 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2879 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2880 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2881 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2882 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2883 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2884
2885 def : InstAlias<"cmls $dst, $src1, $src2",
2886                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2887 def : InstAlias<"cmle $dst, $src1, $src2",
2888                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2889 def : InstAlias<"cmlo $dst, $src1, $src2",
2890                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2891 def : InstAlias<"cmlt $dst, $src1, $src2",
2892                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2893 def : InstAlias<"fcmle $dst, $src1, $src2",
2894                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2895 def : InstAlias<"fcmle $dst, $src1, $src2",
2896                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2897 def : InstAlias<"fcmlt $dst, $src1, $src2",
2898                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2899 def : InstAlias<"fcmlt $dst, $src1, $src2",
2900                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2901 def : InstAlias<"facle $dst, $src1, $src2",
2902                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2903 def : InstAlias<"facle $dst, $src1, $src2",
2904                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2905 def : InstAlias<"faclt $dst, $src1, $src2",
2906                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2907 def : InstAlias<"faclt $dst, $src1, $src2",
2908                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2909
2910 //===----------------------------------------------------------------------===//
2911 // Advanced SIMD three scalar instructions (mixed operands).
2912 //===----------------------------------------------------------------------===//
2913 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2914                                        int_arm64_neon_sqdmulls_scalar>;
2915 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2916 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2917
2918 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2919                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2920                                                         (i32 FPR32:$Rm))))),
2921           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2922 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2923                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2924                                                         (i32 FPR32:$Rm))))),
2925           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2926
2927 //===----------------------------------------------------------------------===//
2928 // Advanced SIMD two scalar instructions.
2929 //===----------------------------------------------------------------------===//
2930
2931 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2932 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2933 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2934 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2935 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2936 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2937 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2938 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2939 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2940 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2941 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2942 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2943 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2944 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2945 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2946 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2947 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2948 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2949 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2950 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2951 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2952 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2953 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2954 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2955 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2956 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2957                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2958 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2959 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2960 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2961 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2962 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2963 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2964                                      int_arm64_neon_suqadd>;
2965 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2966 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2967 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2968                                     int_arm64_neon_usqadd>;
2969
2970 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2971
2972 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2973           (FCVTASv1i64 FPR64:$Rn)>;
2974 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2975           (FCVTAUv1i64 FPR64:$Rn)>;
2976 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2977           (FCVTMSv1i64 FPR64:$Rn)>;
2978 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2979           (FCVTMUv1i64 FPR64:$Rn)>;
2980 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2981           (FCVTNSv1i64 FPR64:$Rn)>;
2982 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2983           (FCVTNUv1i64 FPR64:$Rn)>;
2984 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2985           (FCVTPSv1i64 FPR64:$Rn)>;
2986 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2987           (FCVTPUv1i64 FPR64:$Rn)>;
2988
2989 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2990           (FRECPEv1i32 FPR32:$Rn)>;
2991 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2992           (FRECPEv1i64 FPR64:$Rn)>;
2993 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2994           (FRECPEv1i64 FPR64:$Rn)>;
2995
2996 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2997           (FRECPXv1i32 FPR32:$Rn)>;
2998 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2999           (FRECPXv1i64 FPR64:$Rn)>;
3000
3001 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
3002           (FRSQRTEv1i32 FPR32:$Rn)>;
3003 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
3004           (FRSQRTEv1i64 FPR64:$Rn)>;
3005 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
3006           (FRSQRTEv1i64 FPR64:$Rn)>;
3007
3008 // If an integer is about to be converted to a floating point value,
3009 // just load it on the floating point unit.
3010 // Here are the patterns for 8 and 16-bits to float.
3011 // 8-bits -> float.
3012 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3013                              SDPatternOperator loadop, Instruction UCVTF,
3014                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3015                              SubRegIndex sub> {
3016   def : Pat<(DstTy (uint_to_fp (SrcTy
3017                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3018                                       ro.Wext:$extend))))),
3019            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3020                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3021                                  sub))>;
3022
3023   def : Pat<(DstTy (uint_to_fp (SrcTy
3024                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3025                                       ro.Wext:$extend))))),
3026            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3027                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3028                                  sub))>;
3029 }
3030
3031 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3032                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3033 def : Pat <(f32 (uint_to_fp (i32
3034                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3035            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3036                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3037 def : Pat <(f32 (uint_to_fp (i32
3038                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3039            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3040                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3041 // 16-bits -> float.
3042 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3043                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3044 def : Pat <(f32 (uint_to_fp (i32
3045                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3046            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3047                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3048 def : Pat <(f32 (uint_to_fp (i32
3049                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3050            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3051                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3052 // 32-bits are handled in target specific dag combine:
3053 // performIntToFpCombine.
3054 // 64-bits integer to 32-bits floating point, not possible with
3055 // UCVTF on floating point registers (both source and destination
3056 // must have the same size).
3057
3058 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3059 // 8-bits -> double.
3060 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3061                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3062 def : Pat <(f64 (uint_to_fp (i32
3063                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3064            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3065                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3066 def : Pat <(f64 (uint_to_fp (i32
3067                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3068            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3069                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3070 // 16-bits -> double.
3071 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3072                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3073 def : Pat <(f64 (uint_to_fp (i32
3074                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3075            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3076                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3077 def : Pat <(f64 (uint_to_fp (i32
3078                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3079            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3080                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3081 // 32-bits -> double.
3082 defm : UIntToFPROLoadPat<f64, i32, load,
3083                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3084 def : Pat <(f64 (uint_to_fp (i32
3085                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3086            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3087                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3088 def : Pat <(f64 (uint_to_fp (i32
3089                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3090            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3091                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3092 // 64-bits -> double are handled in target specific dag combine:
3093 // performIntToFpCombine.
3094
3095 //===----------------------------------------------------------------------===//
3096 // Advanced SIMD three different-sized vector instructions.
3097 //===----------------------------------------------------------------------===//
3098
3099 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
3100 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
3101 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
3102 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
3103 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
3104 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3105                                              int_arm64_neon_sabd>;
3106 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3107                                           int_arm64_neon_sabd>;
3108 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3109             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3110 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3111                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3112 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3113     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3114 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3115     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3116 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
3117 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3118                                                int_arm64_neon_sqadd>;
3119 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3120                                                int_arm64_neon_sqsub>;
3121 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3122                                      int_arm64_neon_sqdmull>;
3123 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3124                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3125 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3126                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3127 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3128                                               int_arm64_neon_uabd>;
3129 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3130                                           int_arm64_neon_uabd>;
3131 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3132                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3133 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3134                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3135 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3136     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3137 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3138     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3139 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
3140 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3141                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3142 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3143                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3144
3145 // Patterns for 64-bit pmull
3146 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
3147           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3148 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3149                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3150           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3151
3152 // CodeGen patterns for addhn and subhn instructions, which can actually be
3153 // written in LLVM IR without too much difficulty.
3154
3155 // ADDHN
3156 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3157           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3158 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3159                                            (i32 16))))),
3160           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3161 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3162                                            (i32 32))))),
3163           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3164 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3165                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3166                                                     (i32 8))))),
3167           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3168                             V128:$Rn, V128:$Rm)>;
3169 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3170                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3171                                                     (i32 16))))),
3172           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3173                             V128:$Rn, V128:$Rm)>;
3174 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3175                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3176                                                     (i32 32))))),
3177           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3178                             V128:$Rn, V128:$Rm)>;
3179
3180 // SUBHN
3181 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3182           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3183 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3184                                            (i32 16))))),
3185           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3186 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3187                                            (i32 32))))),
3188           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3189 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3190                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3191                                                     (i32 8))))),
3192           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3193                             V128:$Rn, V128:$Rm)>;
3194 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3195                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3196                                                     (i32 16))))),
3197           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3198                             V128:$Rn, V128:$Rm)>;
3199 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3200                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3201                                                     (i32 32))))),
3202           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3203                             V128:$Rn, V128:$Rm)>;
3204
3205 //----------------------------------------------------------------------------
3206 // AdvSIMD bitwise extract from vector instruction.
3207 //----------------------------------------------------------------------------
3208
3209 defm EXT : SIMDBitwiseExtract<"ext">;
3210
3211 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3212           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3213 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3214           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3215 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3216           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3217 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3218           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3219 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3220           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3221 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3222           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3223 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3224           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3225 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3226           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3227
3228 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3229 // 128-bit vector.
3230 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3231           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3232 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3233           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3234 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3235           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3236 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3237           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3238 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3239           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3240 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3241           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3242
3243
3244 //----------------------------------------------------------------------------
3245 // AdvSIMD zip vector
3246 //----------------------------------------------------------------------------
3247
3248 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
3249 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
3250 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
3251 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
3252 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
3253 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
3254
3255 //----------------------------------------------------------------------------
3256 // AdvSIMD TBL/TBX instructions
3257 //----------------------------------------------------------------------------
3258
3259 defm TBL : SIMDTableLookup<    0, "tbl">;
3260 defm TBX : SIMDTableLookupTied<1, "tbx">;
3261
3262 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3263           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3264 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3265           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3266
3267 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
3268                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3269           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3270 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
3271                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3272           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3273
3274
3275 //----------------------------------------------------------------------------
3276 // AdvSIMD scalar CPY instruction
3277 //----------------------------------------------------------------------------
3278
3279 defm CPY : SIMDScalarCPY<"cpy">;
3280
3281 //----------------------------------------------------------------------------
3282 // AdvSIMD scalar pairwise instructions
3283 //----------------------------------------------------------------------------
3284
3285 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3286 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3287 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3288 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3289 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3290 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3291 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
3292           (ADDPv2i64p V128:$Rn)>;
3293 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
3294           (ADDPv2i64p V128:$Rn)>;
3295 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
3296           (FADDPv2i32p V64:$Rn)>;
3297 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
3298           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3299 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
3300           (FADDPv2i64p V128:$Rn)>;
3301 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
3302           (FMAXNMPv2i32p V64:$Rn)>;
3303 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
3304           (FMAXNMPv2i64p V128:$Rn)>;
3305 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
3306           (FMAXPv2i32p V64:$Rn)>;
3307 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
3308           (FMAXPv2i64p V128:$Rn)>;
3309 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
3310           (FMINNMPv2i32p V64:$Rn)>;
3311 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
3312           (FMINNMPv2i64p V128:$Rn)>;
3313 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
3314           (FMINPv2i32p V64:$Rn)>;
3315 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
3316           (FMINPv2i64p V128:$Rn)>;
3317
3318 //----------------------------------------------------------------------------
3319 // AdvSIMD INS/DUP instructions
3320 //----------------------------------------------------------------------------
3321
3322 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3323 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3324 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3325 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3326 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3327 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3328 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3329
3330 def DUPv2i64lane : SIMDDup64FromElement;
3331 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3332 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3333 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3334 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3335 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3336 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3337
3338 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3339           (v2f32 (DUPv2i32lane
3340             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3341             (i64 0)))>;
3342 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3343           (v4f32 (DUPv4i32lane
3344             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3345             (i64 0)))>;
3346 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3347           (v2f64 (DUPv2i64lane
3348             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3349             (i64 0)))>;
3350
3351 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3352           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3353 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3354          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3355 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3356           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3357
3358 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3359 // instruction even if the types don't match: we just have to remap the lane
3360 // carefully. N.b. this trick only applies to truncations.
3361 def VecIndex_x2 : SDNodeXForm<imm, [{
3362   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3363 }]>;
3364 def VecIndex_x4 : SDNodeXForm<imm, [{
3365   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3366 }]>;
3367 def VecIndex_x8 : SDNodeXForm<imm, [{
3368   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3369 }]>;
3370
3371 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3372                             ValueType Src128VT, ValueType ScalVT,
3373                             Instruction DUP, SDNodeXForm IdxXFORM> {
3374   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3375                                                      imm:$idx)))),
3376             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3377
3378   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3379                                                      imm:$idx)))),
3380             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3381 }
3382
3383 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3384 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3385 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3386
3387 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3388 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3389 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3390
3391 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3392                                SDNodeXForm IdxXFORM> {
3393   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3394                                                          imm:$idx))))),
3395             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3396
3397   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3398                                                          imm:$idx))))),
3399             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3400 }
3401
3402 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3403 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3404 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3405
3406 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3407 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3408 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3409
3410 // SMOV and UMOV definitions, with some extra patterns for convenience
3411 defm SMOV : SMov;
3412 defm UMOV : UMov;
3413
3414 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3415           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3416 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3417           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3418 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3419           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3420 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3421           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3422 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3423           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3424 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3425           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3426
3427 // Extracting i8 or i16 elements will have the zero-extend transformed to
3428 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3429 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3430 // bits of the destination register.
3431 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3432                (i32 0xff)),
3433           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3434 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3435                (i32 0xffff)),
3436           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3437
3438 defm INS : SIMDIns;
3439
3440 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3441           (SUBREG_TO_REG (i32 0),
3442                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3443 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3444           (SUBREG_TO_REG (i32 0),
3445                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3446
3447 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3448           (SUBREG_TO_REG (i32 0),
3449                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3450 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3451           (SUBREG_TO_REG (i32 0),
3452                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3453
3454 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3455             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3456                                   (i32 FPR32:$Rn), ssub))>;
3457 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3458             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3459                                   (i32 FPR32:$Rn), ssub))>;
3460 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3461             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3462                                   (i64 FPR64:$Rn), dsub))>;
3463
3464 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3465           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3466 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3467           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3468 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3469           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3470
3471 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3472             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3473           (EXTRACT_SUBREG
3474             (INSvi32lane
3475               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3476               VectorIndexS:$imm,
3477               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3478               (i64 0)),
3479             dsub)>;
3480 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3481             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3482           (INSvi32lane
3483             V128:$Rn, VectorIndexS:$imm,
3484             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3485             (i64 0))>;
3486 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3487             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3488           (INSvi64lane
3489             V128:$Rn, VectorIndexD:$imm,
3490             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3491             (i64 0))>;
3492
3493 // Copy an element at a constant index in one vector into a constant indexed
3494 // element of another.
3495 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3496 // index type and INS extension
3497 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3498                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3499                    VectorIndexB:$idx2)),
3500           (v16i8 (INSvi8lane
3501                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3502           )>;
3503 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3504                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3505                    VectorIndexH:$idx2)),
3506           (v8i16 (INSvi16lane
3507                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3508           )>;
3509 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3510                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3511                    VectorIndexS:$idx2)),
3512           (v4i32 (INSvi32lane
3513                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3514           )>;
3515 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3516                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3517                    VectorIndexD:$idx2)),
3518           (v2i64 (INSvi64lane
3519                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3520           )>;
3521
3522 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3523                                 ValueType VTScal, Instruction INS> {
3524   def : Pat<(VT128 (vector_insert V128:$src,
3525                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3526                         imm:$Immd)),
3527             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3528
3529   def : Pat<(VT128 (vector_insert V128:$src,
3530                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3531                         imm:$Immd)),
3532             (INS V128:$src, imm:$Immd,
3533                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3534
3535   def : Pat<(VT64 (vector_insert V64:$src,
3536                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3537                         imm:$Immd)),
3538             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3539                                  imm:$Immd, V128:$Rn, imm:$Immn),
3540                             dsub)>;
3541
3542   def : Pat<(VT64 (vector_insert V64:$src,
3543                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3544                         imm:$Immd)),
3545             (EXTRACT_SUBREG
3546                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3547                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3548                 dsub)>;
3549 }
3550
3551 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3552 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3553 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3554 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3555 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3556 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3557
3558
3559 // Floating point vector extractions are codegen'd as either a sequence of
3560 // subregister extractions, possibly fed by an INS if the lane number is
3561 // anything other than zero.
3562 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3563           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3564 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3565           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3566 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3567           (f64 (EXTRACT_SUBREG
3568             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3569                          V128:$Rn, VectorIndexD:$idx),
3570             dsub))>;
3571 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3572           (f32 (EXTRACT_SUBREG
3573             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3574                          V128:$Rn, VectorIndexS:$idx),
3575             ssub))>;
3576
3577 // All concat_vectors operations are canonicalised to act on i64 vectors for
3578 // ARM64. In the general case we need an instruction, which had just as well be
3579 // INS.
3580 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3581   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3582         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3583                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3584
3585 def : ConcatPat<v2i64, v1i64>;
3586 def : ConcatPat<v2f64, v1f64>;
3587 def : ConcatPat<v4i32, v2i32>;
3588 def : ConcatPat<v4f32, v2f32>;
3589 def : ConcatPat<v8i16, v4i16>;
3590 def : ConcatPat<v16i8, v8i8>;
3591
3592 // If the high lanes are undef, though, we can just ignore them:
3593 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3594   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3595         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3596
3597 def : ConcatUndefPat<v2i64, v1i64>;
3598 def : ConcatUndefPat<v2f64, v1f64>;
3599 def : ConcatUndefPat<v4i32, v2i32>;
3600 def : ConcatUndefPat<v4f32, v2f32>;
3601 def : ConcatUndefPat<v8i16, v4i16>;
3602 def : ConcatUndefPat<v16i8, v8i8>;
3603
3604 //----------------------------------------------------------------------------
3605 // AdvSIMD across lanes instructions
3606 //----------------------------------------------------------------------------
3607
3608 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3609 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3610 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3611 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3612 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3613 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3614 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3615 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3616 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3617 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3618 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3619
3620 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3621 // If there is a sign extension after this intrinsic, consume it as smov already
3622 // performed it
3623   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3624         (i32 (SMOVvi8to32
3625           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3626             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3627           (i64 0)))>;
3628   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3629         (i32 (SMOVvi8to32
3630           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3631             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3632           (i64 0)))>;
3633 // If there is a sign extension after this intrinsic, consume it as smov already
3634 // performed it
3635 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3636         (i32 (SMOVvi8to32
3637           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3638            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3639           (i64 0)))>;
3640 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3641         (i32 (SMOVvi8to32
3642           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3643            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3644           (i64 0)))>;
3645 // If there is a sign extension after this intrinsic, consume it as smov already
3646 // performed it
3647 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3648           (i32 (SMOVvi16to32
3649            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3650             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3651            (i64 0)))>;
3652 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3653           (i32 (SMOVvi16to32
3654            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3655             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3656            (i64 0)))>;
3657 // If there is a sign extension after this intrinsic, consume it as smov already
3658 // performed it
3659 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3660         (i32 (SMOVvi16to32
3661           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3662            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3663           (i64 0)))>;
3664 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3665         (i32 (SMOVvi16to32
3666           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3667            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3668           (i64 0)))>;
3669
3670 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3671         (i32 (EXTRACT_SUBREG
3672           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3673            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3674           ssub))>;
3675 }
3676
3677 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3678 // If there is a masking operation keeping only what has been actually
3679 // generated, consume it.
3680   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3681         (i32 (EXTRACT_SUBREG
3682           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3683             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3684           ssub))>;
3685   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3686         (i32 (EXTRACT_SUBREG
3687           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3688             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3689           ssub))>;
3690 // If there is a masking operation keeping only what has been actually
3691 // generated, consume it.
3692 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3693         (i32 (EXTRACT_SUBREG
3694           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3695             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3696           ssub))>;
3697 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3698         (i32 (EXTRACT_SUBREG
3699           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3700             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3701           ssub))>;
3702
3703 // If there is a masking operation keeping only what has been actually
3704 // generated, consume it.
3705 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3706           (i32 (EXTRACT_SUBREG
3707             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3708               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3709             ssub))>;
3710 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3711           (i32 (EXTRACT_SUBREG
3712             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3713               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3714             ssub))>;
3715 // If there is a masking operation keeping only what has been actually
3716 // generated, consume it.
3717 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3718         (i32 (EXTRACT_SUBREG
3719           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3720             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3721           ssub))>;
3722 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3723         (i32 (EXTRACT_SUBREG
3724           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3725             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3726           ssub))>;
3727
3728 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3729         (i32 (EXTRACT_SUBREG
3730           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3731             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3732           ssub))>;
3733
3734 }
3735
3736 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3737   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3738         (i32 (SMOVvi16to32
3739           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3740             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3741           (i64 0)))>;
3742 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3743         (i32 (SMOVvi16to32
3744           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3745            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3746           (i64 0)))>;
3747
3748 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3749           (i32 (EXTRACT_SUBREG
3750            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3751             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3752            ssub))>;
3753 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3754         (i32 (EXTRACT_SUBREG
3755           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3756            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3757           ssub))>;
3758
3759 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3760         (i64 (EXTRACT_SUBREG
3761           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3762            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3763           dsub))>;
3764 }
3765
3766 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3767                                                 Intrinsic intOp> {
3768   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3769         (i32 (EXTRACT_SUBREG
3770           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3771             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3772           ssub))>;
3773 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3774         (i32 (EXTRACT_SUBREG
3775           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3776             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3777           ssub))>;
3778
3779 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3780           (i32 (EXTRACT_SUBREG
3781             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3782               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3783             ssub))>;
3784 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3785         (i32 (EXTRACT_SUBREG
3786           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3787             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3788           ssub))>;
3789
3790 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3791         (i64 (EXTRACT_SUBREG
3792           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3793             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3794           dsub))>;
3795 }
3796
3797 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3798 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3799 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3800           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3801
3802 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3803 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3804 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3805           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3806
3807 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3808 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3809            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3810
3811 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3812 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3813            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3814
3815 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3816 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3817            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3818
3819 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3820 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3821            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3822
3823 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3824 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3825
3826 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3827 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3828           (i64 (EXTRACT_SUBREG
3829             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3830               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3831             dsub))>;
3832 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3833 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3834           (i64 (EXTRACT_SUBREG
3835             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3836               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3837             dsub))>;
3838
3839 //------------------------------------------------------------------------------
3840 // AdvSIMD modified immediate instructions
3841 //------------------------------------------------------------------------------
3842
3843 // AdvSIMD BIC
3844 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3845 // AdvSIMD ORR
3846 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3847
3848 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3849 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3850 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3851 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3852
3853 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3854 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3855 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3856 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3857
3858 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3859 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3860 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3861 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3862
3863 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3864 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3865 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3866 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3867
3868 // AdvSIMD FMOV
3869 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3870                                               "fmov", ".2d",
3871                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3872 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3873                                               "fmov", ".2s",
3874                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3875 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3876                                               "fmov", ".4s",
3877                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3878
3879 // AdvSIMD MOVI
3880
3881 // EDIT byte mask: scalar
3882 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3883 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3884                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3885 // The movi_edit node has the immediate value already encoded, so we use
3886 // a plain imm0_255 here.
3887 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3888           (MOVID imm0_255:$shift)>;
3889
3890 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3891 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3892 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3893 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3894
3895 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3896 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3897 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3898 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3899
3900 // EDIT byte mask: 2d
3901
3902 // The movi_edit node has the immediate value already encoded, so we use
3903 // a plain imm0_255 in the pattern
3904 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3905 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3906                                                 simdimmtype10,
3907                                                 "movi", ".2d",
3908                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3909
3910
3911 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3912 // Complexity is added to break a tie with a plain MOVI.
3913 let AddedComplexity = 1 in {
3914 def : Pat<(f32   fpimm0),
3915           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3916       Requires<[HasZCZ]>;
3917 def : Pat<(f64   fpimm0),
3918           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3919       Requires<[HasZCZ]>;
3920 }
3921
3922 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3923 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3924 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3925 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3926
3927 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3928 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3929 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3930 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3931
3932 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3933 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3934
3935 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3936 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3937
3938 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3939 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3940 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3941 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3942
3943 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3944 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3945 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3946 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3947
3948 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3949           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3950 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3951           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3952 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3953           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3954 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3955           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3956
3957 // EDIT per word: 2s & 4s with MSL shifter
3958 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3959                       [(set (v2i32 V64:$Rd),
3960                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3961 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3962                       [(set (v4i32 V128:$Rd),
3963                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3964
3965 // Per byte: 8b & 16b
3966 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3967                                                  "movi", ".8b",
3968                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3969 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3970                                                  "movi", ".16b",
3971                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3972
3973 // AdvSIMD MVNI
3974
3975 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3976 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3977
3978 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3979 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3980 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3981 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3982
3983 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3984 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3985 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3986 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3987
3988 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3989           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3990 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3991           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3992 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3993           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3994 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3995           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3996
3997 // EDIT per word: 2s & 4s with MSL shifter
3998 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3999                       [(set (v2i32 V64:$Rd),
4000                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4001 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4002                       [(set (v4i32 V128:$Rd),
4003                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4004
4005 //----------------------------------------------------------------------------
4006 // AdvSIMD indexed element
4007 //----------------------------------------------------------------------------
4008
4009 let neverHasSideEffects = 1 in {
4010   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4011   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4012 }
4013
4014 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4015 // instruction expects the addend first, while the intrinsic expects it last.
4016
4017 // On the other hand, there are quite a few valid combinatorial options due to
4018 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4019 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4020            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4021 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4022            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4023
4024 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4025            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4026 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4027            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4028 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4029            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4030 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4031            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4032
4033 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4034   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4035   // and DUP scalar.
4036   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4037                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
4038                                            VectorIndexS:$idx))),
4039             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4040   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4041                            (v2f32 (ARM64duplane32
4042                                       (v4f32 (insert_subvector undef,
4043                                                  (v2f32 (fneg V64:$Rm)),
4044                                                  (i32 0))),
4045                                       VectorIndexS:$idx)))),
4046             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4047                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4048                                VectorIndexS:$idx)>;
4049   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4050                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
4051             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4052                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4053
4054   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4055   // and DUP scalar.
4056   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4057                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
4058                                            VectorIndexS:$idx))),
4059             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4060                                VectorIndexS:$idx)>;
4061   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4062                            (v4f32 (ARM64duplane32
4063                                       (v4f32 (insert_subvector undef,
4064                                                  (v2f32 (fneg V64:$Rm)),
4065                                                  (i32 0))),
4066                                       VectorIndexS:$idx)))),
4067             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4068                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4069                                VectorIndexS:$idx)>;
4070   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4071                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
4072             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4073                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4074
4075   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4076   // (DUPLANE from 64-bit would be trivial).
4077   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4078                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
4079                                            VectorIndexD:$idx))),
4080             (FMLSv2i64_indexed
4081                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4082   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4083                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
4084             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4085                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4086
4087   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4088   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4089                          (vector_extract (v4f32 (fneg V128:$Rm)),
4090                                          VectorIndexS:$idx))),
4091             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4092                 V128:$Rm, VectorIndexS:$idx)>;
4093   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4094                          (vector_extract (v2f32 (fneg V64:$Rm)),
4095                                          VectorIndexS:$idx))),
4096             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4097                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4098
4099   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4100   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4101                          (vector_extract (v2f64 (fneg V128:$Rm)),
4102                                          VectorIndexS:$idx))),
4103             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4104                 V128:$Rm, VectorIndexS:$idx)>;
4105 }
4106
4107 defm : FMLSIndexedAfterNegPatterns<
4108            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4109 defm : FMLSIndexedAfterNegPatterns<
4110            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4111
4112 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
4113 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4114
4115 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
4116           (FMULv2i32_indexed V64:$Rn,
4117             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4118             (i64 0))>;
4119 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
4120           (FMULv4i32_indexed V128:$Rn,
4121             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4122             (i64 0))>;
4123 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
4124           (FMULv2i64_indexed V128:$Rn,
4125             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4126             (i64 0))>;
4127
4128 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
4129 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
4130 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4131               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4132 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4133               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4134 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4135 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4136     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
4137 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4138     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
4139 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4140                 int_arm64_neon_smull>;
4141 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4142                                            int_arm64_neon_sqadd>;
4143 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4144                                            int_arm64_neon_sqsub>;
4145 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
4146 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4147     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
4148 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4149     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
4150 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4151                 int_arm64_neon_umull>;
4152
4153 // A scalar sqdmull with the second operand being a vector lane can be
4154 // handled directly with the indexed instruction encoding.
4155 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4156                                           (vector_extract (v4i32 V128:$Vm),
4157                                                            VectorIndexS:$idx)),
4158           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4159
4160 //----------------------------------------------------------------------------
4161 // AdvSIMD scalar shift instructions
4162 //----------------------------------------------------------------------------
4163 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4164 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4165 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4166 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4167 // Codegen patterns for the above. We don't put these directly on the
4168 // instructions because TableGen's type inference can't handle the truth.
4169 // Having the same base pattern for fp <--> int totally freaks it out.
4170 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4171           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4172 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4173           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4174 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4175           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4176 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4177           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4178 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4179                                             vecshiftR64:$imm)),
4180           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4181 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4182                                             vecshiftR64:$imm)),
4183           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4184 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4185           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4186 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4187           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4188 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4189           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4190 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4191           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4192 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4193                                             vecshiftR64:$imm)),
4194           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4195 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4196                                             vecshiftR64:$imm)),
4197           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4198
4199 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
4200 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4201 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4202                                      int_arm64_neon_sqrshrn>;
4203 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4204                                      int_arm64_neon_sqrshrun>;
4205 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4206 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4207 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4208                                      int_arm64_neon_sqshrn>;
4209 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4210                                      int_arm64_neon_sqshrun>;
4211 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4212 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
4213 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4214     TriOpFrag<(add node:$LHS,
4215                    (ARM64srshri node:$MHS, node:$RHS))>>;
4216 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
4217 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4218     TriOpFrag<(add node:$LHS,
4219                    (ARM64vashr node:$MHS, node:$RHS))>>;
4220 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4221                                      int_arm64_neon_uqrshrn>;
4222 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4223 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4224                                      int_arm64_neon_uqshrn>;
4225 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
4226 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4227     TriOpFrag<(add node:$LHS,
4228                    (ARM64urshri node:$MHS, node:$RHS))>>;
4229 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
4230 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4231     TriOpFrag<(add node:$LHS,
4232                    (ARM64vlshr node:$MHS, node:$RHS))>>;
4233
4234 //----------------------------------------------------------------------------
4235 // AdvSIMD vector shift instructions
4236 //----------------------------------------------------------------------------
4237 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
4238 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
4239 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4240                                    int_arm64_neon_vcvtfxs2fp>;
4241 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4242                                          int_arm64_neon_rshrn>;
4243 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
4244 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4245                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
4246 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
4247 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4248                                       (i32 vecshiftL64:$imm))),
4249           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4250 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4251                                          int_arm64_neon_sqrshrn>;
4252 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4253                                          int_arm64_neon_sqrshrun>;
4254 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4255 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4256 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4257                                          int_arm64_neon_sqshrn>;
4258 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4259                                          int_arm64_neon_sqshrun>;
4260 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
4261 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4262                                       (i32 vecshiftR64:$imm))),
4263           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4264 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
4265 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4266                  TriOpFrag<(add node:$LHS,
4267                                 (ARM64srshri node:$MHS, node:$RHS))> >;
4268 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4269                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
4270
4271 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
4272 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4273                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
4274 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4275                         int_arm64_neon_vcvtfxu2fp>;
4276 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4277                                          int_arm64_neon_uqrshrn>;
4278 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4279 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4280                                          int_arm64_neon_uqshrn>;
4281 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
4282 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4283                 TriOpFrag<(add node:$LHS,
4284                                (ARM64urshri node:$MHS, node:$RHS))> >;
4285 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4286                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
4287 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
4288 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4289                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
4290
4291 // SHRN patterns for when a logical right shift was used instead of arithmetic
4292 // (the immediate guarantees no sign bits actually end up in the result so it
4293 // doesn't matter).
4294 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4295           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4296 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4297           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4298 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4299           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4300
4301 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4302                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
4303                                                     vecshiftR16Narrow:$imm)))),
4304           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4305                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4306 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4307                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
4308                                                     vecshiftR32Narrow:$imm)))),
4309           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4310                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4311 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4312                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
4313                                                     vecshiftR64Narrow:$imm)))),
4314           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4315                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4316
4317 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4318 // Anyexts are implemented as zexts.
4319 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4320 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4321 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4322 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4323 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4324 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4325 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4326 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4327 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4328 // Also match an extend from the upper half of a 128 bit source register.
4329 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4330           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4331 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4332           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4333 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4334           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4335 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4336           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4337 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4338           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4339 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4340           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4341 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4342           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4343 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4344           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4345 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4346           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4347
4348 // Vector shift sxtl aliases
4349 def : InstAlias<"sxtl.8h $dst, $src1",
4350                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4351 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4352                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4353 def : InstAlias<"sxtl.4s $dst, $src1",
4354                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4355 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4356                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4357 def : InstAlias<"sxtl.2d $dst, $src1",
4358                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4359 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4360                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4361
4362 // Vector shift sxtl2 aliases
4363 def : InstAlias<"sxtl2.8h $dst, $src1",
4364                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4365 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4366                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4367 def : InstAlias<"sxtl2.4s $dst, $src1",
4368                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4369 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4370                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4371 def : InstAlias<"sxtl2.2d $dst, $src1",
4372                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4373 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4374                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4375
4376 // Vector shift uxtl aliases
4377 def : InstAlias<"uxtl.8h $dst, $src1",
4378                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4379 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4380                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4381 def : InstAlias<"uxtl.4s $dst, $src1",
4382                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4383 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4384                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4385 def : InstAlias<"uxtl.2d $dst, $src1",
4386                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4387 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4388                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4389
4390 // Vector shift uxtl2 aliases
4391 def : InstAlias<"uxtl2.8h $dst, $src1",
4392                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4393 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4394                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4395 def : InstAlias<"uxtl2.4s $dst, $src1",
4396                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4397 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4398                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4399 def : InstAlias<"uxtl2.2d $dst, $src1",
4400                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4401 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4402                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4403
4404 // If an integer is about to be converted to a floating point value,
4405 // just load it on the floating point unit.
4406 // These patterns are more complex because floating point loads do not
4407 // support sign extension.
4408 // The sign extension has to be explicitly added and is only supported for
4409 // one step: byte-to-half, half-to-word, word-to-doubleword.
4410 // SCVTF GPR -> FPR is 9 cycles.
4411 // SCVTF FPR -> FPR is 4 cyclces.
4412 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4413 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4414 // and still being faster.
4415 // However, this is not good for code size.
4416 // 8-bits -> float. 2 sizes step-up.
4417 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4418   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4419         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4420                             (SSHLLv4i16_shift
4421                               (f64
4422                                 (EXTRACT_SUBREG
4423                                   (SSHLLv8i8_shift
4424                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4425                                         INST,
4426                                         bsub),
4427                                     0),
4428                                   dsub)),
4429                                0),
4430                              ssub)))>, Requires<[NotForCodeSize]>;
4431
4432 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4433                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4434 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4435                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4436 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4437                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4438 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4439                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4440
4441 // 16-bits -> float. 1 size step-up.
4442 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4443   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4444         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4445                             (SSHLLv4i16_shift
4446                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4447                                   INST,
4448                                   hsub),
4449                                 0),
4450                             ssub)))>, Requires<[NotForCodeSize]>;
4451
4452 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4453                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4454 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4455                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4456 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4457                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4458 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4459                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4460
4461 // 32-bits to 32-bits are handled in target specific dag combine:
4462 // performIntToFpCombine.
4463 // 64-bits integer to 32-bits floating point, not possible with
4464 // SCVTF on floating point registers (both source and destination
4465 // must have the same size).
4466
4467 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4468 // 8-bits -> double. 3 size step-up: give up.
4469 // 16-bits -> double. 2 size step.
4470 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4471   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4472            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4473                               (SSHLLv2i32_shift
4474                                  (f64
4475                                   (EXTRACT_SUBREG
4476                                     (SSHLLv4i16_shift
4477                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4478                                         INST,
4479                                         hsub),
4480                                      0),
4481                                    dsub)),
4482                                0),
4483                              dsub)))>, Requires<[NotForCodeSize]>;
4484
4485 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4486                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4487 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4488                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4489 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4490                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4491 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4492                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4493 // 32-bits -> double. 1 size step-up.
4494 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4495   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4496            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4497                               (SSHLLv2i32_shift
4498                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4499                                   INST,
4500                                   ssub),
4501                                0),
4502                              dsub)))>, Requires<[NotForCodeSize]>;
4503
4504 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4505                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4506 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4507                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4508 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4509                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4510 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4511                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4512
4513 // 64-bits -> double are handled in target specific dag combine:
4514 // performIntToFpCombine.
4515
4516
4517 //----------------------------------------------------------------------------
4518 // AdvSIMD Load-Store Structure
4519 //----------------------------------------------------------------------------
4520 defm LD1 : SIMDLd1Multiple<"ld1">;
4521 defm LD2 : SIMDLd2Multiple<"ld2">;
4522 defm LD3 : SIMDLd3Multiple<"ld3">;
4523 defm LD4 : SIMDLd4Multiple<"ld4">;
4524
4525 defm ST1 : SIMDSt1Multiple<"st1">;
4526 defm ST2 : SIMDSt2Multiple<"st2">;
4527 defm ST3 : SIMDSt3Multiple<"st3">;
4528 defm ST4 : SIMDSt4Multiple<"st4">;
4529
4530 class Ld1Pat<ValueType ty, Instruction INST>
4531   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4532
4533 def : Ld1Pat<v16i8, LD1Onev16b>;
4534 def : Ld1Pat<v8i16, LD1Onev8h>;
4535 def : Ld1Pat<v4i32, LD1Onev4s>;
4536 def : Ld1Pat<v2i64, LD1Onev2d>;
4537 def : Ld1Pat<v8i8,  LD1Onev8b>;
4538 def : Ld1Pat<v4i16, LD1Onev4h>;
4539 def : Ld1Pat<v2i32, LD1Onev2s>;
4540 def : Ld1Pat<v1i64, LD1Onev1d>;
4541
4542 class St1Pat<ValueType ty, Instruction INST>
4543   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4544         (INST ty:$Vt, GPR64sp:$Rn)>;
4545
4546 def : St1Pat<v16i8, ST1Onev16b>;
4547 def : St1Pat<v8i16, ST1Onev8h>;
4548 def : St1Pat<v4i32, ST1Onev4s>;
4549 def : St1Pat<v2i64, ST1Onev2d>;
4550 def : St1Pat<v8i8,  ST1Onev8b>;
4551 def : St1Pat<v4i16, ST1Onev4h>;
4552 def : St1Pat<v2i32, ST1Onev2s>;
4553 def : St1Pat<v1i64, ST1Onev1d>;
4554
4555 //---
4556 // Single-element
4557 //---
4558
4559 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4560 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4561 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4562 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4563 let mayLoad = 1, neverHasSideEffects = 1 in {
4564 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4565 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4566 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4567 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4568 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4569 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4570 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4571 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4572 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4573 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4574 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4575 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4576 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4577 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4578 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4579 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4580 }
4581
4582 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4583           (LD1Rv8b GPR64sp:$Rn)>;
4584 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4585           (LD1Rv16b GPR64sp:$Rn)>;
4586 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4587           (LD1Rv4h GPR64sp:$Rn)>;
4588 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4589           (LD1Rv8h GPR64sp:$Rn)>;
4590 def : Pat<(v2i32 (ARM64dup (i32 (load GPR64sp:$Rn)))),
4591           (LD1Rv2s GPR64sp:$Rn)>;
4592 def : Pat<(v4i32 (ARM64dup (i32 (load GPR64sp:$Rn)))),
4593           (LD1Rv4s GPR64sp:$Rn)>;
4594 def : Pat<(v2i64 (ARM64dup (i64 (load GPR64sp:$Rn)))),
4595           (LD1Rv2d GPR64sp:$Rn)>;
4596 def : Pat<(v1i64 (ARM64dup (i64 (load GPR64sp:$Rn)))),
4597           (LD1Rv1d GPR64sp:$Rn)>;
4598 // Grab the floating point version too
4599 def : Pat<(v2f32 (ARM64dup (f32 (load GPR64sp:$Rn)))),
4600           (LD1Rv2s GPR64sp:$Rn)>;
4601 def : Pat<(v4f32 (ARM64dup (f32 (load GPR64sp:$Rn)))),
4602           (LD1Rv4s GPR64sp:$Rn)>;
4603 def : Pat<(v2f64 (ARM64dup (f64 (load GPR64sp:$Rn)))),
4604           (LD1Rv2d GPR64sp:$Rn)>;
4605 def : Pat<(v1f64 (ARM64dup (f64 (load GPR64sp:$Rn)))),
4606           (LD1Rv1d GPR64sp:$Rn)>;
4607
4608 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4609                     ValueType VTy, ValueType STy, Instruction LD1>
4610   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4611            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4612         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4613
4614 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4615 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4616 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4617 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4618 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4619 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4620
4621 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4622                    ValueType VTy, ValueType STy, Instruction LD1>
4623   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4624            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4625         (EXTRACT_SUBREG
4626             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4627                           VecIndex:$idx, GPR64sp:$Rn),
4628             dsub)>;
4629
4630 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4631 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4632 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4633 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4634
4635
4636 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4637 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4638 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4639 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4640
4641 // Stores
4642 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4643 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4644 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4645 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4646
4647 let AddedComplexity = 15 in
4648 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4649                     ValueType VTy, ValueType STy, Instruction ST1>
4650   : Pat<(scalar_store
4651              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4652              GPR64sp:$Rn),
4653         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4654
4655 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4656 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4657 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4658 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4659 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4660 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4661
4662 let AddedComplexity = 15 in
4663 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4664                    ValueType VTy, ValueType STy, Instruction ST1>
4665   : Pat<(scalar_store
4666              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4667              GPR64sp:$Rn),
4668         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4669              VecIndex:$idx, GPR64sp:$Rn)>;
4670
4671 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4672 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4673 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4674 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4675
4676 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4677                              ValueType VTy, ValueType STy, Instruction ST1,
4678                              int offset> {
4679   def : Pat<(scalar_store
4680               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4681               GPR64sp:$Rn, offset),
4682         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4683              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4684
4685   def : Pat<(scalar_store
4686               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4687               GPR64sp:$Rn, GPR64:$Rm),
4688         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4689              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4690 }
4691
4692 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4693 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4694                         2>;
4695 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4696 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4697 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4698 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4699
4700 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4701                              ValueType VTy, ValueType STy, Instruction ST1,
4702                              int offset> {
4703   def : Pat<(scalar_store
4704               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4705               GPR64sp:$Rn, offset),
4706         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4707
4708   def : Pat<(scalar_store
4709               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4710               GPR64sp:$Rn, GPR64:$Rm),
4711         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4712 }
4713
4714 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4715                          1>;
4716 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4717                          2>;
4718 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4719 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4720 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4721 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4722
4723 let mayStore = 1, neverHasSideEffects = 1 in {
4724 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4725 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4726 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4727 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4728 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4729 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4730 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4731 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4732 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4733 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4734 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4735 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4736 }
4737
4738 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4739 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4740 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4741 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4742
4743 //----------------------------------------------------------------------------
4744 // Crypto extensions
4745 //----------------------------------------------------------------------------
4746
4747 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4748 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4749 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4750 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4751
4752 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4753 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4754 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4755 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4756 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4757 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4758 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4759
4760 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4761 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4762 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4763
4764 //----------------------------------------------------------------------------
4765 // Compiler-pseudos
4766 //----------------------------------------------------------------------------
4767 // FIXME: Like for X86, these should go in their own separate .td file.
4768
4769 // Any instruction that defines a 32-bit result leaves the high half of the
4770 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4771 // be copying from a truncate. But any other 32-bit operation will zero-extend
4772 // up to 64 bits.
4773 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4774 def def32 : PatLeaf<(i32 GPR32:$src), [{
4775   return N->getOpcode() != ISD::TRUNCATE &&
4776          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4777          N->getOpcode() != ISD::CopyFromReg;
4778 }]>;
4779
4780 // In the case of a 32-bit def that is known to implicitly zero-extend,
4781 // we can use a SUBREG_TO_REG.
4782 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4783
4784 // For an anyext, we don't care what the high bits are, so we can perform an
4785 // INSERT_SUBREF into an IMPLICIT_DEF.
4786 def : Pat<(i64 (anyext GPR32:$src)),
4787           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4788
4789 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4790 // instruction (UBFM) on the enclosing super-reg.
4791 def : Pat<(i64 (zext GPR32:$src)),
4792  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4793
4794 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4795 // containing super-reg.
4796 def : Pat<(i64 (sext GPR32:$src)),
4797    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4798 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4799 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4800 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4801 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4802 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4803 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4804 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4805
4806 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4807           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4808                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4809 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4810           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4811                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4812
4813 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4814           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4815                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4816 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4817           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4818                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4819
4820 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4821           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4822                    (i64 (i64shift_a        imm0_63:$imm)),
4823                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4824
4825 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4826 // AddedComplexity for the following patterns since we want to match sext + sra
4827 // patterns before we attempt to match a single sra node.
4828 let AddedComplexity = 20 in {
4829 // We support all sext + sra combinations which preserve at least one bit of the
4830 // original value which is to be sign extended. E.g. we support shifts up to
4831 // bitwidth-1 bits.
4832 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4833           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4834 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4835           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4836
4837 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4838           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4839 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4840           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4841
4842 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4843           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4844                    (i64 imm0_31:$imm), 31)>;
4845 } // AddedComplexity = 20
4846
4847 // To truncate, we can simply extract from a subregister.
4848 def : Pat<(i32 (trunc GPR64sp:$src)),
4849           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4850
4851 // __builtin_trap() uses the BRK instruction on ARM64.
4852 def : Pat<(trap), (BRK 1)>;
4853
4854 // Conversions within AdvSIMD types in the same register size are free.
4855 // But because we need a consistent lane ordering, in big endian many
4856 // conversions require one or more REV instructions.
4857 //
4858 // Consider a simple memory load followed by a bitconvert then a store.
4859 //   v0 = load v2i32
4860 //   v1 = BITCAST v2i32 v0 to v4i16
4861 //        store v4i16 v2
4862 //
4863 // In big endian mode every memory access has an implicit byte swap. LDR and
4864 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
4865 // is, they treat the vector as a sequence of elements to be byte-swapped.
4866 // The two pairs of instructions are fundamentally incompatible. We've decided
4867 // to use LD1/ST1 only to simplify compiler implementation.
4868 //
4869 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
4870 // the original code sequence:
4871 //   v0 = load v2i32
4872 //   v1 = REV v2i32                  (implicit)
4873 //   v2 = BITCAST v2i32 v1 to v4i16
4874 //   v3 = REV v4i16 v2               (implicit)
4875 //        store v4i16 v3
4876 //
4877 // But this is now broken - the value stored is different to the value loaded
4878 // due to lane reordering. To fix this, on every BITCAST we must perform two
4879 // other REVs:
4880 //   v0 = load v2i32
4881 //   v1 = REV v2i32                  (implicit)
4882 //   v2 = REV v2i32
4883 //   v3 = BITCAST v2i32 v2 to v4i16
4884 //   v4 = REV v4i16
4885 //   v5 = REV v4i16 v4               (implicit)
4886 //        store v4i16 v5
4887 //
4888 // This means an extra two instructions, but actually in most cases the two REV
4889 // instructions can be combined into one. For example:
4890 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
4891 //
4892 // There is also no 128-bit REV instruction. This must be synthesized with an
4893 // EXT instruction.
4894 //
4895 // Most bitconverts require some sort of conversion. The only exceptions are:
4896 //   a) Identity conversions -  vNfX <-> vNiX
4897 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
4898 //
4899
4900 let Predicates = [IsLE] in {
4901 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4902 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4903 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4904 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4905
4906 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4907           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4908 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4909           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4910 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4911           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4912 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4913           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4914 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4915           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4916 }
4917 let Predicates = [IsBE] in {
4918 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
4919                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4920 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
4921                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4922 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
4923                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4924 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
4925                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4926
4927 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4928           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4929 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4930           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4931 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4932           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4933 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4934           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4935 }
4936 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4937 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4938 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
4939           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4940 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
4941           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4942 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
4943           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4944 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
4945
4946 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
4947           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
4948 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
4949           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
4950 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
4951           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4952 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
4953           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
4954 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4955           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4956
4957 let Predicates = [IsLE] in {
4958 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4959 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4960 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4961 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4962 }
4963 let Predicates = [IsBE] in {
4964 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
4965                              (v1i64 (REV64v2i32 FPR64:$src))>;
4966 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
4967                              (v1i64 (REV64v4i16 FPR64:$src))>;
4968 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
4969                              (v1i64 (REV64v8i8 FPR64:$src))>;
4970 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
4971                              (v1i64 (REV64v2i32 FPR64:$src))>;
4972 }
4973 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4974 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4975
4976 let Predicates = [IsLE] in {
4977 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4978 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4979 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4980 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4981 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4982 }
4983 let Predicates = [IsBE] in {
4984 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
4985                              (v2i32 (REV64v2i32 FPR64:$src))>;
4986 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
4987                              (v2i32 (REV32v4i16 FPR64:$src))>;
4988 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
4989                              (v2i32 (REV32v8i8 FPR64:$src))>;
4990 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
4991                              (v2i32 (REV64v2i32 FPR64:$src))>;
4992 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
4993                              (v2i32 (REV64v2i32 FPR64:$src))>;
4994 }
4995 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4996
4997 let Predicates = [IsLE] in {
4998 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4999 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5000 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5001 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5002 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5003 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5004 }
5005 let Predicates = [IsBE] in {
5006 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5007                              (v4i16 (REV64v4i16 FPR64:$src))>;
5008 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5009                              (v4i16 (REV32v4i16 FPR64:$src))>;
5010 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5011                              (v4i16 (REV16v8i8 FPR64:$src))>;
5012 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5013                              (v4i16 (REV64v4i16 FPR64:$src))>;
5014 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5015                              (v4i16 (REV32v4i16 FPR64:$src))>;
5016 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5017                              (v4i16 (REV64v4i16 FPR64:$src))>;
5018 }
5019
5020 let Predicates = [IsLE] in {
5021 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5022 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5023 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5024 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5025 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5026 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5027 }
5028 let Predicates = [IsBE] in {
5029 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5030                              (v8i8 (REV64v8i8 FPR64:$src))>;
5031 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5032                              (v8i8 (REV32v8i8 FPR64:$src))>;
5033 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5034                              (v8i8 (REV16v8i8 FPR64:$src))>;
5035 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5036                              (v8i8 (REV64v8i8 FPR64:$src))>;
5037 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5038                              (v8i8 (REV32v8i8 FPR64:$src))>;
5039 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5040                              (v8i8 (REV64v8i8 FPR64:$src))>;
5041 }
5042
5043 let Predicates = [IsLE] in {
5044 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5045 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5046 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5047 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5048 }
5049 let Predicates = [IsBE] in {
5050 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5051                              (f64 (REV64v2i32 FPR64:$src))>;
5052 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5053                              (f64 (REV64v4i16 FPR64:$src))>;
5054 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5055                              (f64 (REV64v2i32 FPR64:$src))>;
5056 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5057                              (f64 (REV64v8i8 FPR64:$src))>;
5058 }
5059 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5060 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5061
5062 let Predicates = [IsLE] in {
5063 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5064 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5065 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5066 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5067 }
5068 let Predicates = [IsBE] in {
5069 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5070                              (v1f64 (REV64v2i32 FPR64:$src))>;
5071 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5072                              (v1f64 (REV64v4i16 FPR64:$src))>;
5073 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5074                              (v1f64 (REV64v8i8 FPR64:$src))>;
5075 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5076                              (v1f64 (REV64v2i32 FPR64:$src))>;
5077 }
5078 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5079 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5080
5081 let Predicates = [IsLE] in {
5082 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5083 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5084 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5085 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5086 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5087 }
5088 let Predicates = [IsBE] in {
5089 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5090                              (v2f32 (REV64v2i32 FPR64:$src))>;
5091 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5092                              (v2f32 (REV32v4i16 FPR64:$src))>;
5093 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5094                              (v2f32 (REV32v8i8 FPR64:$src))>;
5095 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5096                              (v2f32 (REV64v2i32 FPR64:$src))>;
5097 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5098                              (v2f32 (REV64v2i32 FPR64:$src))>;
5099 }
5100 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5101
5102 let Predicates = [IsLE] in {
5103 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5104 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5105 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5106 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5107 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5108 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5109 }
5110 let Predicates = [IsBE] in {
5111 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5112                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5113 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5114                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5115                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5116 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5117                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5118                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5119 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5120                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5121 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5122                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5123                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5124 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5125                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5126                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5127 }
5128
5129 let Predicates = [IsLE] in {
5130 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5131 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5132 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5133 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5134 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5135 }
5136 let Predicates = [IsBE] in {
5137 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5138                              (v2f64 (EXTv16i8 FPR128:$src,
5139                                               FPR128:$src, (i32 8)))>;
5140 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5141                              (v2f64 (REV64v4i32 FPR128:$src))>;
5142 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5143                              (v2f64 (REV64v8i16 FPR128:$src))>;
5144 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5145                              (v2f64 (REV64v16i8 FPR128:$src))>;
5146 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5147                              (v2f64 (REV64v4i32 FPR128:$src))>;
5148 }
5149 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5150
5151 let Predicates = [IsLE] in {
5152 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5153 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5154 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5155 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5156 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5157 }
5158 let Predicates = [IsBE] in {
5159 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5160                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5161                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5162 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5163                              (v4f32 (REV32v8i16 FPR128:$src))>;
5164 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5165                              (v4f32 (REV32v16i8 FPR128:$src))>;
5166 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5167                              (v4f32 (REV64v4i32 FPR128:$src))>;
5168 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5169                              (v4f32 (REV64v4i32 FPR128:$src))>;
5170 }
5171 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5172
5173 let Predicates = [IsLE] in {
5174 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5175 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5176 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5177 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5178 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5179 }
5180 let Predicates = [IsBE] in {
5181 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5182                              (v2i64 (EXTv16i8 FPR128:$src,
5183                                               FPR128:$src, (i32 8)))>;
5184 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5185                              (v2i64 (REV64v4i32 FPR128:$src))>;
5186 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5187                              (v2i64 (REV64v8i16 FPR128:$src))>;
5188 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5189                              (v2i64 (REV64v16i8 FPR128:$src))>;
5190 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5191                              (v2i64 (REV64v4i32 FPR128:$src))>;
5192 }
5193 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5194
5195 let Predicates = [IsLE] in {
5196 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5197 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5198 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5199 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5200 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5201 }
5202 let Predicates = [IsBE] in {
5203 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5204                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5205                                               (REV64v4i32 FPR128:$src),
5206                                               (i32 8)))>;
5207 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5208                              (v4i32 (REV64v4i32 FPR128:$src))>;
5209 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5210                              (v4i32 (REV32v8i16 FPR128:$src))>;
5211 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5212                              (v4i32 (REV32v16i8 FPR128:$src))>;
5213 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5214                              (v4i32 (REV64v4i32 FPR128:$src))>;
5215 }
5216 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5217
5218 let Predicates = [IsLE] in {
5219 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5220 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5221 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5222 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5223 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5224 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5225 }
5226 let Predicates = [IsBE] in {
5227 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5228                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5229                                               (REV64v8i16 FPR128:$src),
5230                                               (i32 8)))>;
5231 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5232                              (v8i16 (REV64v8i16 FPR128:$src))>;
5233 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5234                              (v8i16 (REV32v8i16 FPR128:$src))>;
5235 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5236                              (v8i16 (REV16v16i8 FPR128:$src))>;
5237 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5238                              (v8i16 (REV64v8i16 FPR128:$src))>;
5239 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5240                              (v8i16 (REV32v8i16 FPR128:$src))>;
5241 }
5242
5243 let Predicates = [IsLE] in {
5244 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5245 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5246 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5247 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5248 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5249 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5250 }
5251 let Predicates = [IsBE] in {
5252 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5253                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5254                                               (REV64v16i8 FPR128:$src),
5255                                               (i32 8)))>;
5256 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5257                              (v16i8 (REV64v16i8 FPR128:$src))>;
5258 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5259                              (v16i8 (REV32v16i8 FPR128:$src))>;
5260 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5261                              (v16i8 (REV16v16i8 FPR128:$src))>;
5262 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5263                              (v16i8 (REV64v16i8 FPR128:$src))>;
5264 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5265                              (v16i8 (REV32v16i8 FPR128:$src))>;
5266 }
5267
5268 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5269           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5270 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5271           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5272 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5273           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5274 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5275           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5276
5277 // A 64-bit subvector insert to the first 128-bit vector position
5278 // is a subregister copy that needs no instruction.
5279 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5280           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5281 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5282           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5283 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5284           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5285 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5286           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5287 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5288           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5289 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5290           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5291
5292 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5293 // or v2f32.
5294 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5295                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5296            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5297 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5298                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5299            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5300     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5301     // so we match on v4f32 here, not v2f32. This will also catch adding
5302     // the low two lanes of a true v4f32 vector.
5303 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5304                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5305           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5306
5307 // Scalar 64-bit shifts in FPR64 registers.
5308 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5309           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5310 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5311           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5312 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5313           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5314 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5315           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5316
5317 // Tail call return handling. These are all compiler pseudo-instructions,
5318 // so no encoding information or anything like that.
5319 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5320   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5321   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5322 }
5323
5324 def : Pat<(ARM64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5325           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5326 def : Pat<(ARM64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5327           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5328 def : Pat<(ARM64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5329           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5330
5331 include "ARM64InstrAtomics.td"