lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMGenInstrInfo.inc"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "Thumb2InstrInfo.h"
  22
  23 using namespace llvm;
  24
  25 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  26   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  27 }
  28
  29 unsigned Thumb2InstrInfo::
  30 getUnindexedOpcode(unsigned Opc) const {
  31   // FIXME
  32   return 0;
  33 }
  34
  35 unsigned Thumb2InstrInfo::
  36 getOpcode(ARMII::Op Op) const {
  37   switch (Op) {
  38   case ARMII::ADDri: return ARM::t2ADDri;
  39   case ARMII::ADDrs: return ARM::t2ADDrs;
  40   case ARMII::ADDrr: return ARM::t2ADDrr;
  41   case ARMII::B: return ARM::t2B;
  42   case ARMII::Bcc: return ARM::t2Bcc;
  43   case ARMII::BR_JTr: return ARM::t2BR_JTr;
  44   case ARMII::BR_JTm: return ARM::t2BR_JTm;
  45   case ARMII::BR_JTadd: return ARM::t2BR_JTadd;
  46   case ARMII::FCPYS: return ARM::FCPYS;
  47   case ARMII::FCPYD: return ARM::FCPYD;
  48   case ARMII::FLDD: return ARM::FLDD;
  49   case ARMII::FLDS: return ARM::FLDS;
  50   case ARMII::FSTD: return ARM::FSTD;
  51   case ARMII::FSTS: return ARM::FSTS;
  52   case ARMII::LDR: return ARM::LDR;   // FIXME
  53   case ARMII::MOVr: return ARM::t2MOVr;
  54   case ARMII::STR: return ARM::STR;   // FIXME
  55   case ARMII::SUBri: return ARM::t2SUBri;
  56   case ARMII::SUBrs: return ARM::t2SUBrs;
  57   case ARMII::SUBrr: return ARM::t2SUBrr;
  58   case ARMII::VMOVD: return ARM::VMOVD;
  59   case ARMII::VMOVQ: return ARM::VMOVQ;
  60   default:
  61     break;
  62   }
  63
  64   return 0;
  65 }
  66
  67 bool
  68 Thumb2InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
  69   if (MBB.empty()) return false;
  70
  71   // FIXME
  72   switch (MBB.back().getOpcode()) {
  73     //case ARM::t2BX_RET:
  74     //  case ARM::LDM_RET:
  75   case ARM::t2B:        // Uncond branch.
  76   case ARM::t2BR_JTr:   // Jumptable branch.
  77   case ARM::t2BR_JTm:   // Jumptable branch through mem.
  78   case ARM::t2BR_JTadd: // Jumptable branch add to pc.
  79     return true;
  80   case ARM::tBX_RET:
  81   case ARM::tBX_RET_vararg:
  82   case ARM::tPOP_RET:
  83   case ARM::tB:
  84   case ARM::tBR_JTr:
  85     return true;
  86   default:
  87     break;
  88   }
  89
  90   return false;
  91 }
  92
  93
  94 bool Thumb2InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  95                                    MachineBasicBlock::iterator I,
  96                                    unsigned DestReg, unsigned SrcReg,
  97                                    const TargetRegisterClass *DestRC,
  98                                    const TargetRegisterClass *SrcRC) const {
  99   DebugLoc DL = DebugLoc::getUnknownLoc();
 100   if (I != MBB.end()) DL = I->getDebugLoc();
 101
 102   if (DestRC == ARM::GPRRegisterClass) {
 103     if (SrcRC == ARM::GPRRegisterClass) {
 104       return ARMBaseInstrInfo::copyRegToReg(MBB, I, DestReg, SrcReg, DestRC, SrcRC);
 105     } else if (SrcRC == ARM::tGPRRegisterClass) {
 106       BuildMI(MBB, I, DL, get(ARM::tMOVlor2hir), DestReg).addReg(SrcReg);
 107       return true;
 108     }
 109   } else if (DestRC == ARM::tGPRRegisterClass) {
 110     if (SrcRC == ARM::GPRRegisterClass) {
 111       BuildMI(MBB, I, DL, get(ARM::tMOVhir2lor), DestReg).addReg(SrcReg);
 112       return true;
 113     } else if (SrcRC == ARM::tGPRRegisterClass) {
 114       BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
 115       return true;
 116     }
 117   }
 118
 119   return false;
 120 }
 121
 122
 123
 124
 125
 126
 127 bool Thumb2InstrInfo::isMoveInstr(const MachineInstr &MI,
 128                                   unsigned &SrcReg, unsigned &DstReg,
 129                                   unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 130   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
 131
 132   unsigned oc = MI.getOpcode();
 133   switch (oc) {
 134   default:
 135     return false;
 136   case ARM::tMOVr:
 137   case ARM::tMOVhir2lor:
 138   case ARM::tMOVlor2hir:
 139   case ARM::tMOVhir2hir:
 140     assert(MI.getDesc().getNumOperands() >= 2 &&
 141            MI.getOperand(0).isReg() &&
 142            MI.getOperand(1).isReg() &&
 143            "Invalid Thumb MOV instruction");
 144     SrcReg = MI.getOperand(1).getReg();
 145     DstReg = MI.getOperand(0).getReg();
 146     return true;
 147   }
 148 }
 149
 150 unsigned Thumb2InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 151                                               int &FrameIndex) const {
 152   switch (MI->getOpcode()) {
 153   default: break;
 154   case ARM::tRestore:
 155     if (MI->getOperand(1).isFI() &&
 156         MI->getOperand(2).isImm() &&
 157         MI->getOperand(2).getImm() == 0) {
 158       FrameIndex = MI->getOperand(1).getIndex();
 159       return MI->getOperand(0).getReg();
 160     }
 161     break;
 162   }
 163   return 0;
 164 }
 165
 166 unsigned Thumb2InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 167                                              int &FrameIndex) const {
 168   switch (MI->getOpcode()) {
 169   default: break;
 170   case ARM::tSpill:
 171     if (MI->getOperand(1).isFI() &&
 172         MI->getOperand(2).isImm() &&
 173         MI->getOperand(2).getImm() == 0) {
 174       FrameIndex = MI->getOperand(1).getIndex();
 175       return MI->getOperand(0).getReg();
 176     }
 177     break;
 178   }
 179   return 0;
 180 }
 181
 182 bool Thumb2InstrInfo::
 183 canFoldMemoryOperand(const MachineInstr *MI,
 184                      const SmallVectorImpl<unsigned> &Ops) const {
 185   if (Ops.size() != 1) return false;
 186
 187   unsigned OpNum = Ops[0];
 188   unsigned Opc = MI->getOpcode();
 189   switch (Opc) {
 190   default: break;
 191   case ARM::tMOVr:
 192   case ARM::tMOVlor2hir:
 193   case ARM::tMOVhir2lor:
 194   case ARM::tMOVhir2hir: {
 195     if (OpNum == 0) { // move -> store
 196       unsigned SrcReg = MI->getOperand(1).getReg();
 197       if (RI.isPhysicalRegister(SrcReg) && !isARMLowRegister(SrcReg))
 198         // tSpill cannot take a high register operand.
 199         return false;
 200     } else {          // move -> load
 201       unsigned DstReg = MI->getOperand(0).getReg();
 202       if (RI.isPhysicalRegister(DstReg) && !isARMLowRegister(DstReg))
 203         // tRestore cannot target a high register operand.
 204         return false;
 205     }
 206     return true;
 207   }
 208   }
 209
 210   return false;
 211 }
 212
 213 void Thumb2InstrInfo::
 214 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 215                     unsigned SrcReg, bool isKill, int FI,
 216                     const TargetRegisterClass *RC) const {
 217   DebugLoc DL = DebugLoc::getUnknownLoc();
 218   if (I != MBB.end()) DL = I->getDebugLoc();
 219
 220   assert(RC == ARM::tGPRRegisterClass && "Unknown regclass!");
 221
 222   if (RC == ARM::tGPRRegisterClass) {
 223     BuildMI(MBB, I, DL, get(ARM::tSpill))
 224       .addReg(SrcReg, getKillRegState(isKill))
 225       .addFrameIndex(FI).addImm(0);
 226   }
 227 }
 228
 229 void Thumb2InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 230                                      bool isKill,
 231                                      SmallVectorImpl<MachineOperand> &Addr,
 232                                      const TargetRegisterClass *RC,
 233                                      SmallVectorImpl<MachineInstr*> &NewMIs) const{
 234   DebugLoc DL = DebugLoc::getUnknownLoc();
 235   unsigned Opc = 0;
 236
 237   assert(RC == ARM::GPRRegisterClass && "Unknown regclass!");
 238   if (RC == ARM::GPRRegisterClass) {
 239     Opc = Addr[0].isFI() ? ARM::tSpill : ARM::tSTR;
 240   }
 241
 242   MachineInstrBuilder MIB =
 243     BuildMI(MF, DL,  get(Opc)).addReg(SrcReg, getKillRegState(isKill));
 244   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 245     MIB.addOperand(Addr[i]);
 246   NewMIs.push_back(MIB);
 247   return;
 248 }
 249
 250 void Thumb2InstrInfo::
 251 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 252                      unsigned DestReg, int FI,
 253                      const TargetRegisterClass *RC) const {
 254   DebugLoc DL = DebugLoc::getUnknownLoc();
 255   if (I != MBB.end()) DL = I->getDebugLoc();
 256
 257   assert(RC == ARM::tGPRRegisterClass && "Unknown regclass!");
 258
 259   if (RC == ARM::tGPRRegisterClass) {
 260     BuildMI(MBB, I, DL, get(ARM::tRestore), DestReg)
 261       .addFrameIndex(FI).addImm(0);
 262   }
 263 }
 264
 265 void Thumb2InstrInfo::
 266 loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 267                 SmallVectorImpl<MachineOperand> &Addr,
 268                 const TargetRegisterClass *RC,
 269                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
 270   DebugLoc DL = DebugLoc::getUnknownLoc();
 271   unsigned Opc = 0;
 272
 273   if (RC == ARM::GPRRegisterClass) {
 274     Opc = Addr[0].isFI() ? ARM::tRestore : ARM::tLDR;
 275   }
 276
 277   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
 278   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 279     MIB.addOperand(Addr[i]);
 280   NewMIs.push_back(MIB);
 281   return;
 282 }
 283
 284 bool Thumb2InstrInfo::
 285 spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 286                           MachineBasicBlock::iterator MI,
 287                           const std::vector<CalleeSavedInfo> &CSI) const {
 288   if (CSI.empty())
 289     return false;
 290
 291   DebugLoc DL = DebugLoc::getUnknownLoc();
 292   if (MI != MBB.end()) DL = MI->getDebugLoc();
 293
 294   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, get(ARM::tPUSH));
 295   for (unsigned i = CSI.size(); i != 0; --i) {
 296     unsigned Reg = CSI[i-1].getReg();
 297     // Add the callee-saved register as live-in. It's killed at the spill.
 298     MBB.addLiveIn(Reg);
 299     MIB.addReg(Reg, RegState::Kill);
 300   }
 301   return true;
 302 }
 303
 304 bool Thumb2InstrInfo::
 305 restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 306                             MachineBasicBlock::iterator MI,
 307                             const std::vector<CalleeSavedInfo> &CSI) const {
 308   MachineFunction &MF = *MBB.getParent();
 309   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 310   if (CSI.empty())
 311     return false;
 312
 313   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 314   MachineInstr *PopMI = MF.CreateMachineInstr(get(ARM::tPOP),MI->getDebugLoc());
 315   for (unsigned i = CSI.size(); i != 0; --i) {
 316     unsigned Reg = CSI[i-1].getReg();
 317     if (Reg == ARM::LR) {
 318       // Special epilogue for vararg functions. See emitEpilogue
 319       if (isVarArg)
 320         continue;
 321       Reg = ARM::PC;
 322       PopMI->setDesc(get(ARM::tPOP_RET));
 323       MI = MBB.erase(MI);
 324     }
 325     PopMI->addOperand(MachineOperand::CreateReg(Reg, true));
 326   }
 327
 328   // It's illegal to emit pop instruction without operands.
 329   if (PopMI->getNumOperands() > 0)
 330     MBB.insert(MI, PopMI);
 331
 332   return true;
 333 }
 334
 335 MachineInstr *Thumb2InstrInfo::
 336 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 337                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 338   if (Ops.size() != 1) return NULL;
 339
 340   unsigned OpNum = Ops[0];
 341   unsigned Opc = MI->getOpcode();
 342   MachineInstr *NewMI = NULL;
 343   switch (Opc) {
 344   default: break;
 345   case ARM::tMOVr:
 346   case ARM::tMOVlor2hir:
 347   case ARM::tMOVhir2lor:
 348   case ARM::tMOVhir2hir: {
 349     if (OpNum == 0) { // move -> store
 350       unsigned SrcReg = MI->getOperand(1).getReg();
 351       bool isKill = MI->getOperand(1).isKill();
 352       if (RI.isPhysicalRegister(SrcReg) && !isARMLowRegister(SrcReg))
 353         // tSpill cannot take a high register operand.
 354         break;
 355       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::tSpill))
 356         .addReg(SrcReg, getKillRegState(isKill))
 357         .addFrameIndex(FI).addImm(0);
 358     } else {          // move -> load
 359       unsigned DstReg = MI->getOperand(0).getReg();
 360       if (RI.isPhysicalRegister(DstReg) && !isARMLowRegister(DstReg))
 361         // tRestore cannot target a high register operand.
 362         break;
 363       bool isDead = MI->getOperand(0).isDead();
 364       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::tRestore))
 365         .addReg(DstReg, RegState::Define | getDeadRegState(isDead))
 366         .addFrameIndex(FI).addImm(0);
 367     }
 368     break;
 369   }
 370   }
 371
 372   return NewMI;
 373 }