lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "Thumb2HazardRecognizer.h"
  21 #include "Thumb2InstrInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/ADT/SmallVector.h"
  27
  28 using namespace llvm;
  29
  30 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  31   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  32 }
  33
  34 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  35   // FIXME
  36   return 0;
  37 }
  38
  39 void
  40 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  41                                          MachineBasicBlock *NewDest) const {
  42   MachineBasicBlock *MBB = Tail->getParent();
  43   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  44   if (!AFI->hasITBlocks()) {
  45     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  46     return;
  47   }
  48
  49   // If the first instruction of Tail is predicated, we may have to update
  50   // the IT instruction.
  51   unsigned PredReg = 0;
  52   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  53   MachineBasicBlock::iterator MBBI = Tail;
  54   if (CC != ARMCC::AL)
  55     // Expecting at least the t2IT instruction before it.
  56     --MBBI;
  57
  58   // Actually replace the tail.
  59   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  60
  61   // Fix up IT.
  62   if (CC != ARMCC::AL) {
  63     MachineBasicBlock::iterator E = MBB->begin();
  64     unsigned Count = 4; // At most 4 instructions in an IT block.
  65     while (Count && MBBI != E) {
  66       if (MBBI->isDebugValue()) {
  67         --MBBI;
  68         continue;
  69       }
  70       if (MBBI->getOpcode() == ARM::t2IT) {
  71         unsigned Mask = MBBI->getOperand(1).getImm();
  72         if (Count == 4)
  73           MBBI->eraseFromParent();
  74         else {
  75           unsigned MaskOn = 1 << Count;
  76           unsigned MaskOff = ~(MaskOn - 1);
  77           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  78         }
  79         return;
  80       }
  81       --MBBI;
  82       --Count;
  83     }
  84
  85     // Ctrl flow can reach here if branch folding is run before IT block
  86     // formation pass.
  87   }
  88 }
  89
  90 bool
  91 Thumb2InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  92                               MachineBasicBlock::iterator I,
  93                               unsigned DestReg, unsigned SrcReg,
  94                               const TargetRegisterClass *DestRC,
  95                               const TargetRegisterClass *SrcRC,
  96                               DebugLoc DL) const {
  97   if (DestRC == ARM::GPRRegisterClass || DestRC == ARM::tcGPRRegisterClass) {
  98     if (SrcRC == ARM::GPRRegisterClass || SrcRC == ARM::tcGPRRegisterClass) {
  99       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2gpr), DestReg).addReg(SrcReg);
 100       return true;
 101     } else if (SrcRC == ARM::tGPRRegisterClass) {
 102       BuildMI(MBB, I, DL, get(ARM::tMOVtgpr2gpr), DestReg).addReg(SrcReg);
 103       return true;
 104     }
 105   } else if (DestRC == ARM::tGPRRegisterClass) {
 106     if (SrcRC == ARM::GPRRegisterClass || SrcRC == ARM::tcGPRRegisterClass) {
 107       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2tgpr), DestReg).addReg(SrcReg);
 108       return true;
 109     } else if (SrcRC == ARM::tGPRRegisterClass) {
 110       BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
 111       return true;
 112     }
 113   }
 114
 115   // Handle SPR, DPR, and QPR copies.
 116   return ARMBaseInstrInfo::copyRegToReg(MBB, I, DestReg, SrcReg, DestRC,
 117                                         SrcRC, DL);
 118 }
 119
 120 void Thumb2InstrInfo::
 121 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 122                     unsigned SrcReg, bool isKill, int FI,
 123                     const TargetRegisterClass *RC,
 124                     const TargetRegisterInfo *TRI) const {
 125   if (RC == ARM::GPRRegisterClass || RC == ARM::tGPRRegisterClass ||
 126       RC == ARM::tcGPRRegisterClass) {
 127     DebugLoc DL;
 128     if (I != MBB.end()) DL = I->getDebugLoc();
 129
 130     MachineFunction &MF = *MBB.getParent();
 131     MachineFrameInfo &MFI = *MF.getFrameInfo();
 132     MachineMemOperand *MMO =
 133       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 134                               MachineMemOperand::MOStore, 0,
 135                               MFI.getObjectSize(FI),
 136                               MFI.getObjectAlignment(FI));
 137     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 138                    .addReg(SrcReg, getKillRegState(isKill))
 139                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 140     return;
 141   }
 142
 143   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 144 }
 145
 146 void Thumb2InstrInfo::
 147 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 148                      unsigned DestReg, int FI,
 149                      const TargetRegisterClass *RC,
 150                      const TargetRegisterInfo *TRI) const {
 151   if (RC == ARM::GPRRegisterClass || RC == ARM::tGPRRegisterClass ||
 152       RC == ARM::tcGPRRegisterClass) {
 153     DebugLoc DL;
 154     if (I != MBB.end()) DL = I->getDebugLoc();
 155
 156     MachineFunction &MF = *MBB.getParent();
 157     MachineFrameInfo &MFI = *MF.getFrameInfo();
 158     MachineMemOperand *MMO =
 159       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 160                               MachineMemOperand::MOLoad, 0,
 161                               MFI.getObjectSize(FI),
 162                               MFI.getObjectAlignment(FI));
 163     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 164                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 165     return;
 166   }
 167
 168   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 169 }
 170
 171 ScheduleHazardRecognizer *Thumb2InstrInfo::
 172 CreateTargetPostRAHazardRecognizer(const InstrItineraryData &II) const {
 173   return (ScheduleHazardRecognizer *)new Thumb2HazardRecognizer(II);
 174 }
 175
 176 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 177                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 178                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 179                                ARMCC::CondCodes Pred, unsigned PredReg,
 180                                const ARMBaseInstrInfo &TII) {
 181   bool isSub = NumBytes < 0;
 182   if (isSub) NumBytes = -NumBytes;
 183
 184   // If profitable, use a movw or movt to materialize the offset.
 185   // FIXME: Use the scavenger to grab a scratch register.
 186   if (DestReg != ARM::SP && DestReg != BaseReg &&
 187       NumBytes >= 4096 &&
 188       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 189     bool Fits = false;
 190     if (NumBytes < 65536) {
 191       // Use a movw to materialize the 16-bit constant.
 192       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 193         .addImm(NumBytes)
 194         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 195       Fits = true;
 196     } else if ((NumBytes & 0xffff) == 0) {
 197       // Use a movt to materialize the 32-bit constant.
 198       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 199         .addReg(DestReg)
 200         .addImm(NumBytes >> 16)
 201         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 202       Fits = true;
 203     }
 204
 205     if (Fits) {
 206       if (isSub) {
 207         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 208           .addReg(BaseReg, RegState::Kill)
 209           .addReg(DestReg, RegState::Kill)
 210           .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 211       } else {
 212         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 213           .addReg(DestReg, RegState::Kill)
 214           .addReg(BaseReg, RegState::Kill)
 215         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 216       }
 217       return;
 218     }
 219   }
 220
 221   while (NumBytes) {
 222     unsigned ThisVal = NumBytes;
 223     unsigned Opc = 0;
 224     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 225       // mov sp, rn. Note t2MOVr cannot be used.
 226       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg).addReg(BaseReg);
 227       BaseReg = ARM::SP;
 228       continue;
 229     }
 230
 231     bool HasCCOut = true;
 232     if (BaseReg == ARM::SP) {
 233       // sub sp, sp, #imm7
 234       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 235         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 236         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 237         // FIXME: Fix Thumb1 immediate encoding.
 238         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 239           .addReg(BaseReg).addImm(ThisVal/4);
 240         NumBytes = 0;
 241         continue;
 242       }
 243
 244       // sub rd, sp, so_imm
 245       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 246       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 247         NumBytes = 0;
 248       } else {
 249         // FIXME: Move this to ARMAddressingModes.h?
 250         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 251         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 252         NumBytes &= ~ThisVal;
 253         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 254                "Bit extraction didn't work?");
 255       }
 256     } else {
 257       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 258       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 259       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 260         NumBytes = 0;
 261       } else if (ThisVal < 4096) {
 262         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 263         HasCCOut = false;
 264         NumBytes = 0;
 265       } else {
 266         // FIXME: Move this to ARMAddressingModes.h?
 267         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 268         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 269         NumBytes &= ~ThisVal;
 270         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 271                "Bit extraction didn't work?");
 272       }
 273     }
 274
 275     // Build the new ADD / SUB.
 276     MachineInstrBuilder MIB =
 277       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 278                      .addReg(BaseReg, RegState::Kill)
 279                      .addImm(ThisVal));
 280     if (HasCCOut)
 281       AddDefaultCC(MIB);
 282
 283     BaseReg = DestReg;
 284   }
 285 }
 286
 287 static unsigned
 288 negativeOffsetOpcode(unsigned opcode)
 289 {
 290   switch (opcode) {
 291   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 292   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 293   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 294   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 295   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 296   case ARM::t2STRi12:   return ARM::t2STRi8;
 297   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 298   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 299
 300   case ARM::t2LDRi8:
 301   case ARM::t2LDRHi8:
 302   case ARM::t2LDRBi8:
 303   case ARM::t2LDRSHi8:
 304   case ARM::t2LDRSBi8:
 305   case ARM::t2STRi8:
 306   case ARM::t2STRBi8:
 307   case ARM::t2STRHi8:
 308     return opcode;
 309
 310   default:
 311     break;
 312   }
 313
 314   return 0;
 315 }
 316
 317 static unsigned
 318 positiveOffsetOpcode(unsigned opcode)
 319 {
 320   switch (opcode) {
 321   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 322   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 323   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 324   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 325   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 326   case ARM::t2STRi8:   return ARM::t2STRi12;
 327   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 328   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 329
 330   case ARM::t2LDRi12:
 331   case ARM::t2LDRHi12:
 332   case ARM::t2LDRBi12:
 333   case ARM::t2LDRSHi12:
 334   case ARM::t2LDRSBi12:
 335   case ARM::t2STRi12:
 336   case ARM::t2STRBi12:
 337   case ARM::t2STRHi12:
 338     return opcode;
 339
 340   default:
 341     break;
 342   }
 343
 344   return 0;
 345 }
 346
 347 static unsigned
 348 immediateOffsetOpcode(unsigned opcode)
 349 {
 350   switch (opcode) {
 351   case ARM::t2LDRs:   return ARM::t2LDRi12;
 352   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 353   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 354   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 355   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 356   case ARM::t2STRs:   return ARM::t2STRi12;
 357   case ARM::t2STRBs:  return ARM::t2STRBi12;
 358   case ARM::t2STRHs:  return ARM::t2STRHi12;
 359
 360   case ARM::t2LDRi12:
 361   case ARM::t2LDRHi12:
 362   case ARM::t2LDRBi12:
 363   case ARM::t2LDRSHi12:
 364   case ARM::t2LDRSBi12:
 365   case ARM::t2STRi12:
 366   case ARM::t2STRBi12:
 367   case ARM::t2STRHi12:
 368   case ARM::t2LDRi8:
 369   case ARM::t2LDRHi8:
 370   case ARM::t2LDRBi8:
 371   case ARM::t2LDRSHi8:
 372   case ARM::t2LDRSBi8:
 373   case ARM::t2STRi8:
 374   case ARM::t2STRBi8:
 375   case ARM::t2STRHi8:
 376     return opcode;
 377
 378   default:
 379     break;
 380   }
 381
 382   return 0;
 383 }
 384
 385 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 386                                unsigned FrameReg, int &Offset,
 387                                const ARMBaseInstrInfo &TII) {
 388   unsigned Opcode = MI.getOpcode();
 389   const TargetInstrDesc &Desc = MI.getDesc();
 390   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 391   bool isSub = false;
 392
 393   // Memory operands in inline assembly always use AddrModeT2_i12.
 394   if (Opcode == ARM::INLINEASM)
 395     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 396
 397   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 398     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 399
 400     unsigned PredReg;
 401     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 402       // Turn it into a move.
 403       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 404       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 405       // Remove offset and remaining explicit predicate operands.
 406       do MI.RemoveOperand(FrameRegIdx+1);
 407       while (MI.getNumOperands() > FrameRegIdx+1 &&
 408              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 409               !MI.getOperand(FrameRegIdx+1).isImm()));
 410       return true;
 411     }
 412
 413     bool isSP = FrameReg == ARM::SP;
 414     bool HasCCOut = Opcode != ARM::t2ADDri12;
 415
 416     if (Offset < 0) {
 417       Offset = -Offset;
 418       isSub = true;
 419       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 420     } else {
 421       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 422     }
 423
 424     // Common case: small offset, fits into instruction.
 425     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 426       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 427       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 428       // Add cc_out operand if the original instruction did not have one.
 429       if (!HasCCOut)
 430         MI.addOperand(MachineOperand::CreateReg(0, false));
 431       Offset = 0;
 432       return true;
 433     }
 434     // Another common case: imm12.
 435     if (Offset < 4096 &&
 436         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 437       unsigned NewOpc = isSP
 438         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 439         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 440       MI.setDesc(TII.get(NewOpc));
 441       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 442       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 443       // Remove the cc_out operand.
 444       if (HasCCOut)
 445         MI.RemoveOperand(MI.getNumOperands()-1);
 446       Offset = 0;
 447       return true;
 448     }
 449
 450     // Otherwise, extract 8 adjacent bits from the immediate into this
 451     // t2ADDri/t2SUBri.
 452     unsigned RotAmt = CountLeadingZeros_32(Offset);
 453     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 454
 455     // We will handle these bits from offset, clear them.
 456     Offset &= ~ThisImmVal;
 457
 458     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 459            "Bit extraction didn't work?");
 460     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 461     // Add cc_out operand if the original instruction did not have one.
 462     if (!HasCCOut)
 463       MI.addOperand(MachineOperand::CreateReg(0, false));
 464
 465   } else {
 466
 467     // AddrMode4 and AddrMode6 cannot handle any offset.
 468     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 469       return false;
 470
 471     // AddrModeT2_so cannot handle any offset. If there is no offset
 472     // register then we change to an immediate version.
 473     unsigned NewOpc = Opcode;
 474     if (AddrMode == ARMII::AddrModeT2_so) {
 475       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 476       if (OffsetReg != 0) {
 477         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 478         return Offset == 0;
 479       }
 480
 481       MI.RemoveOperand(FrameRegIdx+1);
 482       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 483       NewOpc = immediateOffsetOpcode(Opcode);
 484       AddrMode = ARMII::AddrModeT2_i12;
 485     }
 486
 487     unsigned NumBits = 0;
 488     unsigned Scale = 1;
 489     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 490       // i8 supports only negative, and i12 supports only positive, so
 491       // based on Offset sign convert Opcode to the appropriate
 492       // instruction
 493       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 494       if (Offset < 0) {
 495         NewOpc = negativeOffsetOpcode(Opcode);
 496         NumBits = 8;
 497         isSub = true;
 498         Offset = -Offset;
 499       } else {
 500         NewOpc = positiveOffsetOpcode(Opcode);
 501         NumBits = 12;
 502       }
 503     } else if (AddrMode == ARMII::AddrMode5) {
 504       // VFP address mode.
 505       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 506       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 507       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 508         InstrOffs *= -1;
 509       NumBits = 8;
 510       Scale = 4;
 511       Offset += InstrOffs * 4;
 512       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 513       if (Offset < 0) {
 514         Offset = -Offset;
 515         isSub = true;
 516       }
 517     } else {
 518       llvm_unreachable("Unsupported addressing mode!");
 519     }
 520
 521     if (NewOpc != Opcode)
 522       MI.setDesc(TII.get(NewOpc));
 523
 524     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 525
 526     // Attempt to fold address computation
 527     // Common case: small offset, fits into instruction.
 528     int ImmedOffset = Offset / Scale;
 529     unsigned Mask = (1 << NumBits) - 1;
 530     if ((unsigned)Offset <= Mask * Scale) {
 531       // Replace the FrameIndex with fp/sp
 532       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 533       if (isSub) {
 534         if (AddrMode == ARMII::AddrMode5)
 535           // FIXME: Not consistent.
 536           ImmedOffset |= 1 << NumBits;
 537         else
 538           ImmedOffset = -ImmedOffset;
 539       }
 540       ImmOp.ChangeToImmediate(ImmedOffset);
 541       Offset = 0;
 542       return true;
 543     }
 544
 545     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 546     ImmedOffset = ImmedOffset & Mask;
 547     if (isSub) {
 548       if (AddrMode == ARMII::AddrMode5)
 549         // FIXME: Not consistent.
 550         ImmedOffset |= 1 << NumBits;
 551       else {
 552         ImmedOffset = -ImmedOffset;
 553         if (ImmedOffset == 0)
 554           // Change the opcode back if the encoded offset is zero.
 555           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 556       }
 557     }
 558     ImmOp.ChangeToImmediate(ImmedOffset);
 559     Offset &= ~(Mask*Scale);
 560   }
 561
 562   Offset = (isSub) ? -Offset : Offset;
 563   return Offset == 0;
 564 }
 565
 566 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 567 /// two-addrss instruction inserted by two-address pass.
 568 void
 569 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 570                                        MachineInstr *UseMI,
 571                                        const TargetRegisterInfo &TRI) const {
 572   if (SrcMI->getOpcode() != ARM::tMOVgpr2gpr ||
 573       SrcMI->getOperand(1).isKill())
 574     return;
 575
 576   unsigned PredReg = 0;
 577   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 578   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 579     return;
 580
 581   // Schedule the copy so it doesn't come between previous instructions
 582   // and UseMI which can form an IT block.
 583   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 584   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 585   MachineBasicBlock *MBB = UseMI->getParent();
 586   MachineBasicBlock::iterator MBBI = SrcMI;
 587   unsigned NumInsts = 0;
 588   while (--MBBI != MBB->begin()) {
 589     if (MBBI->isDebugValue())
 590       continue;
 591
 592     MachineInstr *NMI = &*MBBI;
 593     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 594     if (!(NCC == CC || NCC == OCC) ||
 595         NMI->modifiesRegister(SrcReg, &TRI) ||
 596         NMI->definesRegister(ARM::CPSR))
 597       break;
 598     if (++NumInsts == 4)
 599       // Too many in a row!
 600       return;
 601   }
 602
 603   if (NumInsts) {
 604     MBB->remove(SrcMI);
 605     MBB->insert(++MBBI, SrcMI);
 606   }
 607 }