lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/ADT/BitVector.h"
  34 #include "llvm/ADT/SmallVector.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 using namespace llvm;
  39
  40 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  41                                        const ARMSubtarget &sti)
  42   : ARMBaseRegisterInfo(tii, sti) {
  43 }
  44
  45 /// emitLoadConstPool - Emits a load from constpool to materialize the
  46 /// specified immediate.
  47 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  48                                            MachineBasicBlock::iterator &MBBI,
  49                                            DebugLoc dl,
  50                                            unsigned DestReg, unsigned SubIdx,
  51                                            int Val,
  52                                            ARMCC::CondCodes Pred,
  53                                            unsigned PredReg) const {
  54   MachineFunction &MF = *MBB.getParent();
  55   MachineConstantPool *ConstantPool = MF.getConstantPool();
  56   Constant *C = ConstantInt::get(
  57           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  58   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  59
  60   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp))
  61           .addReg(DestReg, getDefRegState(true), SubIdx)
  62           .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  63 }
  64
  65 const TargetRegisterClass*
  66 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, EVT VT) const {
  67   if (isARMLowRegister(Reg))
  68     return ARM::tGPRRegisterClass;
  69   switch (Reg) {
  70    default:
  71     break;
  72    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  73    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  74     return ARM::GPRRegisterClass;
  75   }
  76
  77   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  78 }
  79
  80 bool
  81 Thumb1RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  82   return true;
  83 }
  84
  85 bool
  86 Thumb1RegisterInfo::requiresFrameIndexScavenging(const MachineFunction &MF)
  87   const {
  88   return true;
  89 }
  90
  91 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  92   const MachineFrameInfo *FFI = MF.getFrameInfo();
  93   unsigned CFSize = FFI->getMaxCallFrameSize();
  94   // It's not always a good idea to include the call frame as part of the
  95   // stack frame. ARM (especially Thumb) has small immediate offset to
  96   // address the stack frame. So a large call frame can cause poor codegen
  97   // and may even makes it impossible to scavenge a register.
  98   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
  99     return false;
 100
 101   return !MF.getFrameInfo()->hasVarSizedObjects();
 102 }
 103
 104
 105 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 106 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 107 /// in a register using mov / mvn sequences or load the immediate from a
 108 /// constpool entry.
 109 static
 110 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 111                               MachineBasicBlock::iterator &MBBI,
 112                               unsigned DestReg, unsigned BaseReg,
 113                               int NumBytes, bool CanChangeCC,
 114                               const TargetInstrInfo &TII,
 115                               const Thumb1RegisterInfo& MRI,
 116                               DebugLoc dl) {
 117     MachineFunction &MF = *MBB.getParent();
 118     bool isHigh = !isARMLowRegister(DestReg) ||
 119                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 120     bool isSub = false;
 121     // Subtract doesn't have high register version. Load the negative value
 122     // if either base or dest register is a high register. Also, if do not
 123     // issue sub as part of the sequence if condition register is to be
 124     // preserved.
 125     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 126       isSub = true;
 127       NumBytes = -NumBytes;
 128     }
 129     unsigned LdReg = DestReg;
 130     if (DestReg == ARM::SP) {
 131       assert(BaseReg == ARM::SP && "Unexpected!");
 132       LdReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 133     }
 134
 135     if (NumBytes <= 255 && NumBytes >= 0)
 136       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 137         .addImm(NumBytes);
 138     else if (NumBytes < 0 && NumBytes >= -255) {
 139       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 140         .addImm(NumBytes);
 141       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 142         .addReg(LdReg, RegState::Kill);
 143     } else
 144       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes);
 145
 146     // Emit add / sub.
 147     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 148     MachineInstrBuilder MIB =
 149       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 150     if (Opc != ARM::tADDhirr)
 151       MIB = AddDefaultT1CC(MIB);
 152     if (DestReg == ARM::SP || isSub)
 153       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 154     else
 155       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 156     AddDefaultPred(MIB);
 157 }
 158
 159 /// calcNumMI - Returns the number of instructions required to materialize
 160 /// the specific add / sub r, c instruction.
 161 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 162                           unsigned NumBits, unsigned Scale) {
 163   unsigned NumMIs = 0;
 164   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 165
 166   if (Opc == ARM::tADDrSPi) {
 167     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 168     Bytes -= ThisVal;
 169     NumMIs++;
 170     NumBits = 8;
 171     Scale = 1;  // Followed by a number of tADDi8.
 172     Chunk = ((1 << NumBits) - 1) * Scale;
 173   }
 174
 175   NumMIs += Bytes / Chunk;
 176   if ((Bytes % Chunk) != 0)
 177     NumMIs++;
 178   if (ExtraOpc)
 179     NumMIs++;
 180   return NumMIs;
 181 }
 182
 183 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 184 /// a destreg = basereg + immediate in Thumb code.
 185 static
 186 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 187                                MachineBasicBlock::iterator &MBBI,
 188                                unsigned DestReg, unsigned BaseReg,
 189                                int NumBytes, const TargetInstrInfo &TII,
 190                                const Thumb1RegisterInfo& MRI,
 191                                DebugLoc dl) {
 192   bool isSub = NumBytes < 0;
 193   unsigned Bytes = (unsigned)NumBytes;
 194   if (isSub) Bytes = -NumBytes;
 195   bool isMul4 = (Bytes & 3) == 0;
 196   bool isTwoAddr = false;
 197   bool DstNotEqBase = false;
 198   unsigned NumBits = 1;
 199   unsigned Scale = 1;
 200   int Opc = 0;
 201   int ExtraOpc = 0;
 202   bool NeedCC = false;
 203   bool NeedPred = false;
 204
 205   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 206     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 207     NumBits = 7;
 208     Scale = 4;
 209     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 210     isTwoAddr = true;
 211   } else if (!isSub && BaseReg == ARM::SP) {
 212     // r1 = add sp, 403
 213     // =>
 214     // r1 = add sp, 100 * 4
 215     // r1 = add r1, 3
 216     if (!isMul4) {
 217       Bytes &= ~3;
 218       ExtraOpc = ARM::tADDi3;
 219     }
 220     NumBits = 8;
 221     Scale = 4;
 222     Opc = ARM::tADDrSPi;
 223   } else {
 224     // sp = sub sp, c
 225     // r1 = sub sp, c
 226     // r8 = sub sp, c
 227     if (DestReg != BaseReg)
 228       DstNotEqBase = true;
 229     NumBits = 8;
 230     if (DestReg == ARM::SP) {
 231       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 232       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 233       NumBits = 7;
 234       Scale = 4;
 235     } else {
 236       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 237       NumBits = 8;
 238       NeedPred = NeedCC = true;
 239     }
 240     isTwoAddr = true;
 241   }
 242
 243   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 244   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 245   if (NumMIs > Threshold) {
 246     // This will expand into too many instructions. Load the immediate from a
 247     // constpool entry.
 248     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 249                              MRI, dl);
 250     return;
 251   }
 252
 253   if (DstNotEqBase) {
 254     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 255       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 256       unsigned Chunk = (1 << 3) - 1;
 257       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 258       Bytes -= ThisVal;
 259       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 260       const MachineInstrBuilder MIB =
 261         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 262       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 263     } else {
 264       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 265         .addReg(BaseReg, RegState::Kill);
 266     }
 267     BaseReg = DestReg;
 268   }
 269
 270   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 271   while (Bytes) {
 272     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 273     Bytes -= ThisVal;
 274     ThisVal /= Scale;
 275     // Build the new tADD / tSUB.
 276     if (isTwoAddr) {
 277       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 278       if (NeedCC)
 279         MIB = AddDefaultT1CC(MIB);
 280       MIB .addReg(DestReg).addImm(ThisVal);
 281       if (NeedPred)
 282         MIB = AddDefaultPred(MIB);
 283     }
 284     else {
 285       bool isKill = BaseReg != ARM::SP;
 286       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 287       if (NeedCC)
 288         MIB = AddDefaultT1CC(MIB);
 289       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 290       if (NeedPred)
 291         MIB = AddDefaultPred(MIB);
 292       BaseReg = DestReg;
 293
 294       if (Opc == ARM::tADDrSPi) {
 295         // r4 = add sp, imm
 296         // r4 = add r4, imm
 297         // ...
 298         NumBits = 8;
 299         Scale = 1;
 300         Chunk = ((1 << NumBits) - 1) * Scale;
 301         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 302         NeedPred = NeedCC = isTwoAddr = true;
 303       }
 304     }
 305   }
 306
 307   if (ExtraOpc) {
 308     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 309     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 310                    .addReg(DestReg, RegState::Kill)
 311                    .addImm(((unsigned)NumBytes) & 3));
 312   }
 313 }
 314
 315 static void emitSPUpdate(MachineBasicBlock &MBB,
 316                          MachineBasicBlock::iterator &MBBI,
 317                          const TargetInstrInfo &TII, DebugLoc dl,
 318                          const Thumb1RegisterInfo &MRI,
 319                          int NumBytes) {
 320   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 321                             MRI, dl);
 322 }
 323
 324 void Thumb1RegisterInfo::
 325 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 326                               MachineBasicBlock::iterator I) const {
 327   if (!hasReservedCallFrame(MF)) {
 328     // If we have alloca, convert as follows:
 329     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 330     // ADJCALLSTACKUP   -> add, sp, sp, amount
 331     MachineInstr *Old = I;
 332     DebugLoc dl = Old->getDebugLoc();
 333     unsigned Amount = Old->getOperand(0).getImm();
 334     if (Amount != 0) {
 335       // We need to keep the stack aligned properly.  To do this, we round the
 336       // amount of space needed for the outgoing arguments up to the next
 337       // alignment boundary.
 338       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 339       Amount = (Amount+Align-1)/Align*Align;
 340
 341       // Replace the pseudo instruction with a new instruction...
 342       unsigned Opc = Old->getOpcode();
 343       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 344         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 345       } else {
 346         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 347         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 348       }
 349     }
 350   }
 351   MBB.erase(I);
 352 }
 353
 354 /// emitThumbConstant - Emit a series of instructions to materialize a
 355 /// constant.
 356 static void emitThumbConstant(MachineBasicBlock &MBB,
 357                               MachineBasicBlock::iterator &MBBI,
 358                               unsigned DestReg, int Imm,
 359                               const TargetInstrInfo &TII,
 360                               const Thumb1RegisterInfo& MRI,
 361                               DebugLoc dl) {
 362   bool isSub = Imm < 0;
 363   if (isSub) Imm = -Imm;
 364
 365   int Chunk = (1 << 8) - 1;
 366   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 367   Imm -= ThisVal;
 368   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 369                                         DestReg))
 370                  .addImm(ThisVal));
 371   if (Imm > 0)
 372     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 373   if (isSub) {
 374     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 375     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 376                    .addReg(DestReg, RegState::Kill));
 377   }
 378 }
 379
 380 static void removeOperands(MachineInstr &MI, unsigned i) {
 381   unsigned Op = i;
 382   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 383     MI.RemoveOperand(Op);
 384 }
 385
 386 int Thumb1RegisterInfo::
 387 rewriteFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 388                   unsigned FrameReg, int Offset,
 389                   unsigned MOVOpc, unsigned ADDriOpc, unsigned SUBriOpc) const
 390 {
 391   // if/when eliminateFrameIndex() conforms with ARMBaseRegisterInfo
 392   // version then can pull out Thumb1 specific parts here
 393   return 0;
 394 }
 395
 396 /// saveScavengerRegister - Save the register so it can be used by the
 397 /// register scavenger. Return true.
 398 bool Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 399                                                MachineBasicBlock::iterator I,
 400                                                const TargetRegisterClass *RC,
 401                                                unsigned Reg) const {
 402   // Thumb1 can't use the emergency spill slot on the stack because
 403   // ldr/str immediate offsets must be positive, and if we're referencing
 404   // off the frame pointer (if, for example, there are alloca() calls in
 405   // the function, the offset will be negative. Use R12 instead since that's
 406   // a call clobbered register that we know won't be used in Thumb1 mode.
 407
 408   TII.copyRegToReg(MBB, I, ARM::R12, Reg, ARM::GPRRegisterClass, RC);
 409   return true;
 410 }
 411
 412 /// restoreScavengerRegister - restore a registers saved by
 413 // saveScavengerRegister().
 414 void Thumb1RegisterInfo::restoreScavengerRegister(MachineBasicBlock &MBB,
 415                                                MachineBasicBlock::iterator I,
 416                                                const TargetRegisterClass *RC,
 417                                                unsigned Reg) const {
 418   TII.copyRegToReg(MBB, I, Reg, ARM::R12, RC, ARM::GPRRegisterClass);
 419 }
 420
 421 unsigned
 422 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 423                                         int SPAdj, int *Value,
 424                                         RegScavenger *RS) const{
 425   unsigned VReg = 0;
 426   unsigned i = 0;
 427   MachineInstr &MI = *II;
 428   MachineBasicBlock &MBB = *MI.getParent();
 429   MachineFunction &MF = *MBB.getParent();
 430   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 431   DebugLoc dl = MI.getDebugLoc();
 432
 433   while (!MI.getOperand(i).isFI()) {
 434     ++i;
 435     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 436   }
 437
 438   unsigned FrameReg = ARM::SP;
 439   int FrameIndex = MI.getOperand(i).getIndex();
 440   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 441                MF.getFrameInfo()->getStackSize() + SPAdj;
 442
 443   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 444     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 445   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 446     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 447   else if (hasFP(MF)) {
 448     assert(SPAdj == 0 && "Unexpected");
 449     // There is alloca()'s in this function, must reference off the frame
 450     // pointer instead.
 451     FrameReg = getFrameRegister(MF);
 452     Offset -= AFI->getFramePtrSpillOffset();
 453   }
 454
 455   unsigned Opcode = MI.getOpcode();
 456   const TargetInstrDesc &Desc = MI.getDesc();
 457   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 458
 459   if (Opcode == ARM::tADDrSPi) {
 460     Offset += MI.getOperand(i+1).getImm();
 461
 462     // Can't use tADDrSPi if it's based off the frame pointer.
 463     unsigned NumBits = 0;
 464     unsigned Scale = 1;
 465     if (FrameReg != ARM::SP) {
 466       Opcode = ARM::tADDi3;
 467       MI.setDesc(TII.get(Opcode));
 468       NumBits = 3;
 469     } else {
 470       NumBits = 8;
 471       Scale = 4;
 472       assert((Offset & 3) == 0 &&
 473              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 474     }
 475
 476     if (Offset == 0) {
 477       // Turn it into a move.
 478       MI.setDesc(TII.get(ARM::tMOVgpr2tgpr));
 479       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 480       MI.RemoveOperand(i+1);
 481       return 0;
 482     }
 483
 484     // Common case: small offset, fits into instruction.
 485     unsigned Mask = (1 << NumBits) - 1;
 486     if (((Offset / Scale) & ~Mask) == 0) {
 487       // Replace the FrameIndex with sp / fp
 488       if (Opcode == ARM::tADDi3) {
 489         removeOperands(MI, i);
 490         MachineInstrBuilder MIB(&MI);
 491         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 492                        .addImm(Offset / Scale));
 493       } else {
 494         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 495         MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 496       }
 497       return 0;
 498     }
 499
 500     unsigned DestReg = MI.getOperand(0).getReg();
 501     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 502     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 503     // MI would expand into a large number of instructions. Don't try to
 504     // simplify the immediate.
 505     if (NumMIs > 2) {
 506       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 507                                 *this, dl);
 508       MBB.erase(II);
 509       return 0;
 510     }
 511
 512     if (Offset > 0) {
 513       // Translate r0 = add sp, imm to
 514       // r0 = add sp, 255*4
 515       // r0 = add r0, (imm - 255*4)
 516       if (Opcode == ARM::tADDi3) {
 517         removeOperands(MI, i);
 518         MachineInstrBuilder MIB(&MI);
 519         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 520       } else {
 521         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 522         MI.getOperand(i+1).ChangeToImmediate(Mask);
 523       }
 524       Offset = (Offset - Mask * Scale);
 525       MachineBasicBlock::iterator NII = next(II);
 526       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 527                                 *this, dl);
 528     } else {
 529       // Translate r0 = add sp, -imm to
 530       // r0 = -imm (this is then translated into a series of instructons)
 531       // r0 = add r0, sp
 532       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 533
 534       MI.setDesc(TII.get(ARM::tADDhirr));
 535       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 536       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 537       if (Opcode == ARM::tADDi3) {
 538         MachineInstrBuilder MIB(&MI);
 539         AddDefaultPred(MIB);
 540       }
 541     }
 542     return 0;
 543   } else {
 544     unsigned ImmIdx = 0;
 545     int InstrOffs = 0;
 546     unsigned NumBits = 0;
 547     unsigned Scale = 1;
 548     switch (AddrMode) {
 549     case ARMII::AddrModeT1_s: {
 550       ImmIdx = i+1;
 551       InstrOffs = MI.getOperand(ImmIdx).getImm();
 552       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 553       Scale = 4;
 554       break;
 555     }
 556     default:
 557       llvm_unreachable("Unsupported addressing mode!");
 558       break;
 559     }
 560
 561     Offset += InstrOffs * Scale;
 562     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 563
 564     // Common case: small offset, fits into instruction.
 565     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 566     int ImmedOffset = Offset / Scale;
 567     unsigned Mask = (1 << NumBits) - 1;
 568     if ((unsigned)Offset <= Mask * Scale) {
 569       // Replace the FrameIndex with sp
 570       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 571       ImmOp.ChangeToImmediate(ImmedOffset);
 572       return 0;
 573     }
 574
 575     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 576     if (AddrMode == ARMII::AddrModeT1_s) {
 577       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 578       // a different base register.
 579       NumBits = 5;
 580       Mask = (1 << NumBits) - 1;
 581     }
 582     // If this is a thumb spill / restore, we will be using a constpool load to
 583     // materialize the offset.
 584     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 585       ImmOp.ChangeToImmediate(0);
 586     else {
 587       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 588       ImmedOffset = ImmedOffset & Mask;
 589       ImmOp.ChangeToImmediate(ImmedOffset);
 590       Offset &= ~(Mask*Scale);
 591     }
 592   }
 593
 594   // If we get here, the immediate doesn't fit into the instruction.  We folded
 595   // as much as possible above, handle the rest, providing a register that is
 596   // SP+LargeImm.
 597   assert(Offset && "This code isn't needed if offset already handled!");
 598
 599   // Remove predicate first.
 600   int PIdx = MI.findFirstPredOperandIdx();
 601   if (PIdx != -1)
 602     removeOperands(MI, PIdx);
 603
 604   if (Desc.mayLoad()) {
 605     // Use the destination register to materialize sp + offset.
 606     unsigned TmpReg = MI.getOperand(0).getReg();
 607     bool UseRR = false;
 608     if (Opcode == ARM::tRestore) {
 609       if (FrameReg == ARM::SP)
 610         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 611                                  Offset, false, TII, *this, dl);
 612       else {
 613         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 614         UseRR = true;
 615       }
 616     } else {
 617       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 618                                 *this, dl);
 619     }
 620
 621     MI.setDesc(TII.get(ARM::tLDR));
 622     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 623     if (UseRR)
 624       // Use [reg, reg] addrmode.
 625       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 626     else  // tLDR has an extra register operand.
 627       MI.addOperand(MachineOperand::CreateReg(0, false));
 628   } else if (Desc.mayStore()) {
 629       VReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 630       assert (Value && "Frame index virtual allocated, but Value arg is NULL!");
 631       *Value = Offset;
 632       bool UseRR = false;
 633
 634       if (Opcode == ARM::tSpill) {
 635         if (FrameReg == ARM::SP)
 636           emitThumbRegPlusImmInReg(MBB, II, VReg, FrameReg,
 637                                    Offset, false, TII, *this, dl);
 638         else {
 639           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 640           UseRR = true;
 641         }
 642       } else
 643         emitThumbRegPlusImmediate(MBB, II, VReg, FrameReg, Offset, TII,
 644                                   *this, dl);
 645       MI.setDesc(TII.get(ARM::tSTR));
 646       MI.getOperand(i).ChangeToRegister(VReg, false, false, true);
 647       if (UseRR)  // Use [reg, reg] addrmode.
 648         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 649       else // tSTR has an extra register operand.
 650         MI.addOperand(MachineOperand::CreateReg(0, false));
 651   } else
 652     assert(false && "Unexpected opcode!");
 653
 654   // Add predicate back if it's needed.
 655   if (MI.getDesc().isPredicable()) {
 656     MachineInstrBuilder MIB(&MI);
 657     AddDefaultPred(MIB);
 658   }
 659   return VReg;
 660 }
 661
 662 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 663   MachineBasicBlock &MBB = MF.front();
 664   MachineBasicBlock::iterator MBBI = MBB.begin();
 665   MachineFrameInfo  *MFI = MF.getFrameInfo();
 666   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 667   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 668   unsigned NumBytes = MFI->getStackSize();
 669   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 670   DebugLoc dl = (MBBI != MBB.end() ?
 671                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 672
 673   // Check if R3 is live in. It might have to be used as a scratch register.
 674   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 675          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 676     if (I->first == ARM::R3) {
 677       AFI->setR3IsLiveIn(true);
 678       break;
 679     }
 680   }
 681
 682   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 683   NumBytes = (NumBytes + 3) & ~3;
 684   MFI->setStackSize(NumBytes);
 685
 686   // Determine the sizes of each callee-save spill areas and record which frame
 687   // belongs to which callee-save spill areas.
 688   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 689   int FramePtrSpillFI = 0;
 690
 691   if (VARegSaveSize)
 692     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 693
 694   if (!AFI->hasStackFrame()) {
 695     if (NumBytes != 0)
 696       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 697     return;
 698   }
 699
 700   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 701     unsigned Reg = CSI[i].getReg();
 702     int FI = CSI[i].getFrameIdx();
 703     switch (Reg) {
 704     case ARM::R4:
 705     case ARM::R5:
 706     case ARM::R6:
 707     case ARM::R7:
 708     case ARM::LR:
 709       if (Reg == FramePtr)
 710         FramePtrSpillFI = FI;
 711       AFI->addGPRCalleeSavedArea1Frame(FI);
 712       GPRCS1Size += 4;
 713       break;
 714     case ARM::R8:
 715     case ARM::R9:
 716     case ARM::R10:
 717     case ARM::R11:
 718       if (Reg == FramePtr)
 719         FramePtrSpillFI = FI;
 720       if (STI.isTargetDarwin()) {
 721         AFI->addGPRCalleeSavedArea2Frame(FI);
 722         GPRCS2Size += 4;
 723       } else {
 724         AFI->addGPRCalleeSavedArea1Frame(FI);
 725         GPRCS1Size += 4;
 726       }
 727       break;
 728     default:
 729       AFI->addDPRCalleeSavedAreaFrame(FI);
 730       DPRCSSize += 8;
 731     }
 732   }
 733
 734   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 735     ++MBBI;
 736     if (MBBI != MBB.end())
 737       dl = MBBI->getDebugLoc();
 738   }
 739
 740   // Darwin ABI requires FP to point to the stack slot that contains the
 741   // previous FP.
 742   if (STI.isTargetDarwin() || hasFP(MF)) {
 743     BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 744       .addFrameIndex(FramePtrSpillFI).addImm(0);
 745   }
 746
 747   // Determine starting offsets of spill areas.
 748   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 749   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 750   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 751   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 752   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 753   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 754   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 755
 756   NumBytes = DPRCSOffset;
 757   if (NumBytes) {
 758     // Insert it after all the callee-save spills.
 759     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 760   }
 761
 762   if (STI.isTargetELF() && hasFP(MF)) {
 763     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 764                              AFI->getFramePtrSpillOffset());
 765   }
 766
 767   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 768   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 769   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 770 }
 771
 772 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 773   for (unsigned i = 0; CSRegs[i]; ++i)
 774     if (Reg == CSRegs[i])
 775       return true;
 776   return false;
 777 }
 778
 779 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 780   return (MI->getOpcode() == ARM::tRestore &&
 781           MI->getOperand(1).isFI() &&
 782           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 783 }
 784
 785 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 786                                       MachineBasicBlock &MBB) const {
 787   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 788   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 789           MBBI->getOpcode() == ARM::tPOP_RET) &&
 790          "Can only insert epilog into returning blocks");
 791   DebugLoc dl = MBBI->getDebugLoc();
 792   MachineFrameInfo *MFI = MF.getFrameInfo();
 793   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 794   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 795   int NumBytes = (int)MFI->getStackSize();
 796
 797   if (!AFI->hasStackFrame()) {
 798     if (NumBytes != 0)
 799       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 800   } else {
 801     // Unwind MBBI to point to first LDR / FLDD.
 802     const unsigned *CSRegs = getCalleeSavedRegs();
 803     if (MBBI != MBB.begin()) {
 804       do
 805         --MBBI;
 806       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 807       if (!isCSRestore(MBBI, CSRegs))
 808         ++MBBI;
 809     }
 810
 811     // Move SP to start of FP callee save spill area.
 812     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 813                  AFI->getGPRCalleeSavedArea2Size() +
 814                  AFI->getDPRCalleeSavedAreaSize());
 815
 816     if (hasFP(MF)) {
 817       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 818       // Reset SP based on frame pointer only if the stack frame extends beyond
 819       // frame pointer stack slot or target is ELF and the function has FP.
 820       if (NumBytes)
 821         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 822                                   TII, *this, dl);
 823       else
 824         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVtgpr2gpr), ARM::SP)
 825           .addReg(FramePtr);
 826     } else {
 827       if (MBBI->getOpcode() == ARM::tBX_RET &&
 828           &MBB.front() != MBBI &&
 829           prior(MBBI)->getOpcode() == ARM::tPOP) {
 830         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 831         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 832       } else
 833         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 834     }
 835   }
 836
 837   if (VARegSaveSize) {
 838     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 839     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 840     AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)))
 841       .addReg(0) // No write back.
 842       .addReg(ARM::R3, RegState::Define);
 843
 844     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 845
 846     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg))
 847       .addReg(ARM::R3, RegState::Kill);
 848     MBB.erase(MBBI);
 849   }
 850 }