lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/ADT/BitVector.h"
  34 #include "llvm/ADT/SmallVector.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 using namespace llvm;
  38
  39 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  40                                        const ARMSubtarget &sti)
  41   : ARMBaseRegisterInfo(tii, sti) {
  42 }
  43
  44 /// emitLoadConstPool - Emits a load from constpool to materialize the
  45 /// specified immediate.
  46 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  47                                            MachineBasicBlock::iterator &MBBI,
  48                                            DebugLoc dl,
  49                                            unsigned DestReg, unsigned SubIdx,
  50                                            int Val,
  51                                            ARMCC::CondCodes Pred,
  52                                            unsigned PredReg) const {
  53   MachineFunction &MF = *MBB.getParent();
  54   MachineConstantPool *ConstantPool = MF.getConstantPool();
  55   Constant *C = ConstantInt::get(
  56           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  57   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  58
  59   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp))
  60           .addReg(DestReg, getDefRegState(true), SubIdx)
  61           .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  62 }
  63
  64 const TargetRegisterClass*
  65 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, EVT VT) const {
  66   if (isARMLowRegister(Reg))
  67     return ARM::tGPRRegisterClass;
  68   switch (Reg) {
  69    default:
  70     break;
  71    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  72    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  73     return ARM::GPRRegisterClass;
  74   }
  75
  76   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  77 }
  78
  79 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  80   const MachineFrameInfo *FFI = MF.getFrameInfo();
  81   unsigned CFSize = FFI->getMaxCallFrameSize();
  82   // It's not always a good idea to include the call frame as part of the
  83   // stack frame. ARM (especially Thumb) has small immediate offset to
  84   // address the stack frame. So a large call frame can cause poor codegen
  85   // and may even makes it impossible to scavenge a register.
  86   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
  87     return false;
  88
  89   return !MF.getFrameInfo()->hasVarSizedObjects();
  90 }
  91
  92
  93 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  94 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  95 /// in a register using mov / mvn sequences or load the immediate from a
  96 /// constpool entry.
  97 static
  98 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
  99                               MachineBasicBlock::iterator &MBBI,
 100                               unsigned DestReg, unsigned BaseReg,
 101                               int NumBytes, bool CanChangeCC,
 102                               const TargetInstrInfo &TII,
 103                               const Thumb1RegisterInfo& MRI,
 104                               DebugLoc dl) {
 105     MachineFunction &MF = *MBB.getParent();
 106     bool isHigh = !isARMLowRegister(DestReg) ||
 107                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 108     bool isSub = false;
 109     // Subtract doesn't have high register version. Load the negative value
 110     // if either base or dest register is a high register. Also, if do not
 111     // issue sub as part of the sequence if condition register is to be
 112     // preserved.
 113     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 114       isSub = true;
 115       NumBytes = -NumBytes;
 116     }
 117     unsigned LdReg = DestReg;
 118     if (DestReg == ARM::SP) {
 119       assert(BaseReg == ARM::SP && "Unexpected!");
 120       LdReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 121     }
 122
 123     if (NumBytes <= 255 && NumBytes >= 0)
 124       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 125         .addImm(NumBytes);
 126     else if (NumBytes < 0 && NumBytes >= -255) {
 127       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 128         .addImm(NumBytes);
 129       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 130         .addReg(LdReg, RegState::Kill);
 131     } else
 132       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes);
 133
 134     // Emit add / sub.
 135     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 136     MachineInstrBuilder MIB =
 137       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 138     if (Opc != ARM::tADDhirr)
 139       MIB = AddDefaultT1CC(MIB);
 140     if (DestReg == ARM::SP || isSub)
 141       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 142     else
 143       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 144     AddDefaultPred(MIB);
 145 }
 146
 147 /// calcNumMI - Returns the number of instructions required to materialize
 148 /// the specific add / sub r, c instruction.
 149 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 150                           unsigned NumBits, unsigned Scale) {
 151   unsigned NumMIs = 0;
 152   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 153
 154   if (Opc == ARM::tADDrSPi) {
 155     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 156     Bytes -= ThisVal;
 157     NumMIs++;
 158     NumBits = 8;
 159     Scale = 1;  // Followed by a number of tADDi8.
 160     Chunk = ((1 << NumBits) - 1) * Scale;
 161   }
 162
 163   NumMIs += Bytes / Chunk;
 164   if ((Bytes % Chunk) != 0)
 165     NumMIs++;
 166   if (ExtraOpc)
 167     NumMIs++;
 168   return NumMIs;
 169 }
 170
 171 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 172 /// a destreg = basereg + immediate in Thumb code.
 173 static
 174 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 175                                MachineBasicBlock::iterator &MBBI,
 176                                unsigned DestReg, unsigned BaseReg,
 177                                int NumBytes, const TargetInstrInfo &TII,
 178                                const Thumb1RegisterInfo& MRI,
 179                                DebugLoc dl) {
 180   bool isSub = NumBytes < 0;
 181   unsigned Bytes = (unsigned)NumBytes;
 182   if (isSub) Bytes = -NumBytes;
 183   bool isMul4 = (Bytes & 3) == 0;
 184   bool isTwoAddr = false;
 185   bool DstNotEqBase = false;
 186   unsigned NumBits = 1;
 187   unsigned Scale = 1;
 188   int Opc = 0;
 189   int ExtraOpc = 0;
 190   bool NeedCC = false;
 191   bool NeedPred = false;
 192
 193   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 194     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 195     NumBits = 7;
 196     Scale = 4;
 197     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 198     isTwoAddr = true;
 199   } else if (!isSub && BaseReg == ARM::SP) {
 200     // r1 = add sp, 403
 201     // =>
 202     // r1 = add sp, 100 * 4
 203     // r1 = add r1, 3
 204     if (!isMul4) {
 205       Bytes &= ~3;
 206       ExtraOpc = ARM::tADDi3;
 207     }
 208     NumBits = 8;
 209     Scale = 4;
 210     Opc = ARM::tADDrSPi;
 211   } else {
 212     // sp = sub sp, c
 213     // r1 = sub sp, c
 214     // r8 = sub sp, c
 215     if (DestReg != BaseReg)
 216       DstNotEqBase = true;
 217     NumBits = 8;
 218     if (DestReg == ARM::SP) {
 219       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 220       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 221       NumBits = 7;
 222       Scale = 4;
 223     } else {
 224       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 225       NumBits = 8;
 226       NeedPred = NeedCC = true;
 227     }
 228     isTwoAddr = true;
 229   }
 230
 231   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 232   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 233   if (NumMIs > Threshold) {
 234     // This will expand into too many instructions. Load the immediate from a
 235     // constpool entry.
 236     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 237                              MRI, dl);
 238     return;
 239   }
 240
 241   if (DstNotEqBase) {
 242     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 243       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 244       unsigned Chunk = (1 << 3) - 1;
 245       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 246       Bytes -= ThisVal;
 247       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 248       const MachineInstrBuilder MIB =
 249         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 250       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 251     } else {
 252       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 253         .addReg(BaseReg, RegState::Kill);
 254     }
 255     BaseReg = DestReg;
 256   }
 257
 258   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 259   while (Bytes) {
 260     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 261     Bytes -= ThisVal;
 262     ThisVal /= Scale;
 263     // Build the new tADD / tSUB.
 264     if (isTwoAddr) {
 265       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 266       if (NeedCC)
 267         MIB = AddDefaultT1CC(MIB);
 268       MIB .addReg(DestReg).addImm(ThisVal);
 269       if (NeedPred)
 270         MIB = AddDefaultPred(MIB);
 271     }
 272     else {
 273       bool isKill = BaseReg != ARM::SP;
 274       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 275       if (NeedCC)
 276         MIB = AddDefaultT1CC(MIB);
 277       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 278       if (NeedPred)
 279         MIB = AddDefaultPred(MIB);
 280       BaseReg = DestReg;
 281
 282       if (Opc == ARM::tADDrSPi) {
 283         // r4 = add sp, imm
 284         // r4 = add r4, imm
 285         // ...
 286         NumBits = 8;
 287         Scale = 1;
 288         Chunk = ((1 << NumBits) - 1) * Scale;
 289         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 290         NeedPred = NeedCC = isTwoAddr = true;
 291       }
 292     }
 293   }
 294
 295   if (ExtraOpc) {
 296     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 297     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 298                    .addReg(DestReg, RegState::Kill)
 299                    .addImm(((unsigned)NumBytes) & 3));
 300   }
 301 }
 302
 303 static void emitSPUpdate(MachineBasicBlock &MBB,
 304                          MachineBasicBlock::iterator &MBBI,
 305                          const TargetInstrInfo &TII, DebugLoc dl,
 306                          const Thumb1RegisterInfo &MRI,
 307                          int NumBytes) {
 308   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 309                             MRI, dl);
 310 }
 311
 312 void Thumb1RegisterInfo::
 313 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 314                               MachineBasicBlock::iterator I) const {
 315   if (!hasReservedCallFrame(MF)) {
 316     // If we have alloca, convert as follows:
 317     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 318     // ADJCALLSTACKUP   -> add, sp, sp, amount
 319     MachineInstr *Old = I;
 320     DebugLoc dl = Old->getDebugLoc();
 321     unsigned Amount = Old->getOperand(0).getImm();
 322     if (Amount != 0) {
 323       // We need to keep the stack aligned properly.  To do this, we round the
 324       // amount of space needed for the outgoing arguments up to the next
 325       // alignment boundary.
 326       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 327       Amount = (Amount+Align-1)/Align*Align;
 328
 329       // Replace the pseudo instruction with a new instruction...
 330       unsigned Opc = Old->getOpcode();
 331       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 332         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 333       } else {
 334         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 335         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 336       }
 337     }
 338   }
 339   MBB.erase(I);
 340 }
 341
 342 /// emitThumbConstant - Emit a series of instructions to materialize a
 343 /// constant.
 344 static void emitThumbConstant(MachineBasicBlock &MBB,
 345                               MachineBasicBlock::iterator &MBBI,
 346                               unsigned DestReg, int Imm,
 347                               const TargetInstrInfo &TII,
 348                               const Thumb1RegisterInfo& MRI,
 349                               DebugLoc dl) {
 350   bool isSub = Imm < 0;
 351   if (isSub) Imm = -Imm;
 352
 353   int Chunk = (1 << 8) - 1;
 354   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 355   Imm -= ThisVal;
 356   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 357                                         DestReg))
 358                  .addImm(ThisVal));
 359   if (Imm > 0)
 360     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 361   if (isSub) {
 362     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 363     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 364                    .addReg(DestReg, RegState::Kill));
 365   }
 366 }
 367
 368 static void removeOperands(MachineInstr &MI, unsigned i) {
 369   unsigned Op = i;
 370   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 371     MI.RemoveOperand(Op);
 372 }
 373
 374 int Thumb1RegisterInfo::
 375 rewriteFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 376                   unsigned FrameReg, int Offset,
 377                   unsigned MOVOpc, unsigned ADDriOpc, unsigned SUBriOpc) const
 378 {
 379   // if/when eliminateFrameIndex() conforms with ARMBaseRegisterInfo
 380   // version then can pull out Thumb1 specific parts here
 381   return 0;
 382 }
 383
 384 /// saveScavengerRegister - Spill the register so it can be used by the
 385 /// register scavenger. Return true.
 386 bool
 387 Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 388                                           MachineBasicBlock::iterator I,
 389                                           MachineBasicBlock::iterator &UseMI,
 390                                           const TargetRegisterClass *RC,
 391                                           unsigned Reg) const {
 392   // Thumb1 can't use the emergency spill slot on the stack because
 393   // ldr/str immediate offsets must be positive, and if we're referencing
 394   // off the frame pointer (if, for example, there are alloca() calls in
 395   // the function, the offset will be negative. Use R12 instead since that's
 396   // a call clobbered register that we know won't be used in Thumb1 mode.
 397   DebugLoc DL = DebugLoc::getUnknownLoc();
 398   BuildMI(MBB, I, DL, TII.get(ARM::tMOVtgpr2gpr)).
 399     addReg(ARM::R12, RegState::Define).addReg(Reg, RegState::Kill);
 400
 401   // The UseMI is where we would like to restore the register. If there's
 402   // interference with R12 before then, however, we'll need to restore it
 403   // before that instead and adjust the UseMI.
 404   bool done = false;
 405   for (MachineBasicBlock::iterator II = I; !done && II != UseMI ; ++II) {
 406     // If this instruction affects R12, adjust our restore point.
 407     for (unsigned i = 0, e = II->getNumOperands(); i != e; ++i) {
 408       const MachineOperand &MO = II->getOperand(i);
 409       if (!MO.isReg() || MO.isUndef() || !MO.getReg() ||
 410           TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 411         continue;
 412       if (MO.getReg() == ARM::R12) {
 413         UseMI = II;
 414         done = true;
 415         break;
 416       }
 417     }
 418   }
 419   // Restore the register from R12
 420   BuildMI(MBB, UseMI, DL, TII.get(ARM::tMOVgpr2tgpr)).
 421     addReg(Reg, RegState::Define).addReg(ARM::R12, RegState::Kill);
 422
 423   return true;
 424 }
 425
 426 unsigned
 427 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 428                                         int SPAdj, int *Value,
 429                                         RegScavenger *RS) const{
 430   unsigned VReg = 0;
 431   unsigned i = 0;
 432   MachineInstr &MI = *II;
 433   MachineBasicBlock &MBB = *MI.getParent();
 434   MachineFunction &MF = *MBB.getParent();
 435   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 436   DebugLoc dl = MI.getDebugLoc();
 437
 438   while (!MI.getOperand(i).isFI()) {
 439     ++i;
 440     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 441   }
 442
 443   unsigned FrameReg = ARM::SP;
 444   int FrameIndex = MI.getOperand(i).getIndex();
 445   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 446                MF.getFrameInfo()->getStackSize() + SPAdj;
 447
 448   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 449     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 450   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 451     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 452   else if (hasFP(MF)) {
 453     assert(SPAdj == 0 && "Unexpected");
 454     // There is alloca()'s in this function, must reference off the frame
 455     // pointer instead.
 456     FrameReg = getFrameRegister(MF);
 457     Offset -= AFI->getFramePtrSpillOffset();
 458   }
 459
 460   unsigned Opcode = MI.getOpcode();
 461   const TargetInstrDesc &Desc = MI.getDesc();
 462   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 463
 464   if (Opcode == ARM::tADDrSPi) {
 465     Offset += MI.getOperand(i+1).getImm();
 466
 467     // Can't use tADDrSPi if it's based off the frame pointer.
 468     unsigned NumBits = 0;
 469     unsigned Scale = 1;
 470     if (FrameReg != ARM::SP) {
 471       Opcode = ARM::tADDi3;
 472       MI.setDesc(TII.get(Opcode));
 473       NumBits = 3;
 474     } else {
 475       NumBits = 8;
 476       Scale = 4;
 477       assert((Offset & 3) == 0 &&
 478              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 479     }
 480
 481     if (Offset == 0) {
 482       // Turn it into a move.
 483       MI.setDesc(TII.get(ARM::tMOVgpr2tgpr));
 484       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 485       MI.RemoveOperand(i+1);
 486       return 0;
 487     }
 488
 489     // Common case: small offset, fits into instruction.
 490     unsigned Mask = (1 << NumBits) - 1;
 491     if (((Offset / Scale) & ~Mask) == 0) {
 492       // Replace the FrameIndex with sp / fp
 493       if (Opcode == ARM::tADDi3) {
 494         removeOperands(MI, i);
 495         MachineInstrBuilder MIB(&MI);
 496         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 497                        .addImm(Offset / Scale));
 498       } else {
 499         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 500         MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 501       }
 502       return 0;
 503     }
 504
 505     unsigned DestReg = MI.getOperand(0).getReg();
 506     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 507     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 508     // MI would expand into a large number of instructions. Don't try to
 509     // simplify the immediate.
 510     if (NumMIs > 2) {
 511       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 512                                 *this, dl);
 513       MBB.erase(II);
 514       return 0;
 515     }
 516
 517     if (Offset > 0) {
 518       // Translate r0 = add sp, imm to
 519       // r0 = add sp, 255*4
 520       // r0 = add r0, (imm - 255*4)
 521       if (Opcode == ARM::tADDi3) {
 522         removeOperands(MI, i);
 523         MachineInstrBuilder MIB(&MI);
 524         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 525       } else {
 526         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 527         MI.getOperand(i+1).ChangeToImmediate(Mask);
 528       }
 529       Offset = (Offset - Mask * Scale);
 530       MachineBasicBlock::iterator NII = next(II);
 531       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 532                                 *this, dl);
 533     } else {
 534       // Translate r0 = add sp, -imm to
 535       // r0 = -imm (this is then translated into a series of instructons)
 536       // r0 = add r0, sp
 537       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 538
 539       MI.setDesc(TII.get(ARM::tADDhirr));
 540       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 541       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 542       if (Opcode == ARM::tADDi3) {
 543         MachineInstrBuilder MIB(&MI);
 544         AddDefaultPred(MIB);
 545       }
 546     }
 547     return 0;
 548   } else {
 549     unsigned ImmIdx = 0;
 550     int InstrOffs = 0;
 551     unsigned NumBits = 0;
 552     unsigned Scale = 1;
 553     switch (AddrMode) {
 554     case ARMII::AddrModeT1_s: {
 555       ImmIdx = i+1;
 556       InstrOffs = MI.getOperand(ImmIdx).getImm();
 557       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 558       Scale = 4;
 559       break;
 560     }
 561     default:
 562       llvm_unreachable("Unsupported addressing mode!");
 563       break;
 564     }
 565
 566     Offset += InstrOffs * Scale;
 567     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 568
 569     // Common case: small offset, fits into instruction.
 570     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 571     int ImmedOffset = Offset / Scale;
 572     unsigned Mask = (1 << NumBits) - 1;
 573     if ((unsigned)Offset <= Mask * Scale) {
 574       // Replace the FrameIndex with sp
 575       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 576       ImmOp.ChangeToImmediate(ImmedOffset);
 577       return 0;
 578     }
 579
 580     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 581     if (AddrMode == ARMII::AddrModeT1_s) {
 582       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 583       // a different base register.
 584       NumBits = 5;
 585       Mask = (1 << NumBits) - 1;
 586     }
 587     // If this is a thumb spill / restore, we will be using a constpool load to
 588     // materialize the offset.
 589     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 590       ImmOp.ChangeToImmediate(0);
 591     else {
 592       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 593       ImmedOffset = ImmedOffset & Mask;
 594       ImmOp.ChangeToImmediate(ImmedOffset);
 595       Offset &= ~(Mask*Scale);
 596     }
 597   }
 598
 599   // If we get here, the immediate doesn't fit into the instruction.  We folded
 600   // as much as possible above, handle the rest, providing a register that is
 601   // SP+LargeImm.
 602   assert(Offset && "This code isn't needed if offset already handled!");
 603
 604   // Remove predicate first.
 605   int PIdx = MI.findFirstPredOperandIdx();
 606   if (PIdx != -1)
 607     removeOperands(MI, PIdx);
 608
 609   if (Desc.mayLoad()) {
 610     // Use the destination register to materialize sp + offset.
 611     unsigned TmpReg = MI.getOperand(0).getReg();
 612     bool UseRR = false;
 613     if (Opcode == ARM::tRestore) {
 614       if (FrameReg == ARM::SP)
 615         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 616                                  Offset, false, TII, *this, dl);
 617       else {
 618         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 619         UseRR = true;
 620       }
 621     } else {
 622       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 623                                 *this, dl);
 624     }
 625
 626     MI.setDesc(TII.get(ARM::tLDR));
 627     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 628     if (UseRR)
 629       // Use [reg, reg] addrmode.
 630       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 631     else  // tLDR has an extra register operand.
 632       MI.addOperand(MachineOperand::CreateReg(0, false));
 633   } else if (Desc.mayStore()) {
 634       VReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 635       assert (Value && "Frame index virtual allocated, but Value arg is NULL!");
 636       *Value = Offset;
 637       bool UseRR = false;
 638
 639       if (Opcode == ARM::tSpill) {
 640         if (FrameReg == ARM::SP)
 641           emitThumbRegPlusImmInReg(MBB, II, VReg, FrameReg,
 642                                    Offset, false, TII, *this, dl);
 643         else {
 644           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 645           UseRR = true;
 646         }
 647       } else
 648         emitThumbRegPlusImmediate(MBB, II, VReg, FrameReg, Offset, TII,
 649                                   *this, dl);
 650       MI.setDesc(TII.get(ARM::tSTR));
 651       MI.getOperand(i).ChangeToRegister(VReg, false, false, true);
 652       if (UseRR)  // Use [reg, reg] addrmode.
 653         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 654       else // tSTR has an extra register operand.
 655         MI.addOperand(MachineOperand::CreateReg(0, false));
 656   } else
 657     assert(false && "Unexpected opcode!");
 658
 659   // Add predicate back if it's needed.
 660   if (MI.getDesc().isPredicable()) {
 661     MachineInstrBuilder MIB(&MI);
 662     AddDefaultPred(MIB);
 663   }
 664   return VReg;
 665 }
 666
 667 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 668   MachineBasicBlock &MBB = MF.front();
 669   MachineBasicBlock::iterator MBBI = MBB.begin();
 670   MachineFrameInfo  *MFI = MF.getFrameInfo();
 671   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 672   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 673   unsigned NumBytes = MFI->getStackSize();
 674   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 675   DebugLoc dl = (MBBI != MBB.end() ?
 676                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 677
 678   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 679   NumBytes = (NumBytes + 3) & ~3;
 680   MFI->setStackSize(NumBytes);
 681
 682   // Determine the sizes of each callee-save spill areas and record which frame
 683   // belongs to which callee-save spill areas.
 684   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 685   int FramePtrSpillFI = 0;
 686
 687   if (VARegSaveSize)
 688     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 689
 690   if (!AFI->hasStackFrame()) {
 691     if (NumBytes != 0)
 692       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 693     return;
 694   }
 695
 696   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 697     unsigned Reg = CSI[i].getReg();
 698     int FI = CSI[i].getFrameIdx();
 699     switch (Reg) {
 700     case ARM::R4:
 701     case ARM::R5:
 702     case ARM::R6:
 703     case ARM::R7:
 704     case ARM::LR:
 705       if (Reg == FramePtr)
 706         FramePtrSpillFI = FI;
 707       AFI->addGPRCalleeSavedArea1Frame(FI);
 708       GPRCS1Size += 4;
 709       break;
 710     case ARM::R8:
 711     case ARM::R9:
 712     case ARM::R10:
 713     case ARM::R11:
 714       if (Reg == FramePtr)
 715         FramePtrSpillFI = FI;
 716       if (STI.isTargetDarwin()) {
 717         AFI->addGPRCalleeSavedArea2Frame(FI);
 718         GPRCS2Size += 4;
 719       } else {
 720         AFI->addGPRCalleeSavedArea1Frame(FI);
 721         GPRCS1Size += 4;
 722       }
 723       break;
 724     default:
 725       AFI->addDPRCalleeSavedAreaFrame(FI);
 726       DPRCSSize += 8;
 727     }
 728   }
 729
 730   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 731     ++MBBI;
 732     if (MBBI != MBB.end())
 733       dl = MBBI->getDebugLoc();
 734   }
 735
 736   // Darwin ABI requires FP to point to the stack slot that contains the
 737   // previous FP.
 738   if (STI.isTargetDarwin() || hasFP(MF)) {
 739     BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 740       .addFrameIndex(FramePtrSpillFI).addImm(0);
 741   }
 742
 743   // Determine starting offsets of spill areas.
 744   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 745   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 746   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 747   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 748   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 749   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 750   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 751
 752   NumBytes = DPRCSOffset;
 753   if (NumBytes) {
 754     // Insert it after all the callee-save spills.
 755     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 756   }
 757
 758   if (STI.isTargetELF() && hasFP(MF)) {
 759     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 760                              AFI->getFramePtrSpillOffset());
 761   }
 762
 763   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 764   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 765   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 766 }
 767
 768 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 769   for (unsigned i = 0; CSRegs[i]; ++i)
 770     if (Reg == CSRegs[i])
 771       return true;
 772   return false;
 773 }
 774
 775 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 776   return (MI->getOpcode() == ARM::tRestore &&
 777           MI->getOperand(1).isFI() &&
 778           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 779 }
 780
 781 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 782                                       MachineBasicBlock &MBB) const {
 783   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 784   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 785           MBBI->getOpcode() == ARM::tPOP_RET) &&
 786          "Can only insert epilog into returning blocks");
 787   DebugLoc dl = MBBI->getDebugLoc();
 788   MachineFrameInfo *MFI = MF.getFrameInfo();
 789   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 790   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 791   int NumBytes = (int)MFI->getStackSize();
 792
 793   if (!AFI->hasStackFrame()) {
 794     if (NumBytes != 0)
 795       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 796   } else {
 797     // Unwind MBBI to point to first LDR / FLDD.
 798     const unsigned *CSRegs = getCalleeSavedRegs();
 799     if (MBBI != MBB.begin()) {
 800       do
 801         --MBBI;
 802       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 803       if (!isCSRestore(MBBI, CSRegs))
 804         ++MBBI;
 805     }
 806
 807     // Move SP to start of FP callee save spill area.
 808     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 809                  AFI->getGPRCalleeSavedArea2Size() +
 810                  AFI->getDPRCalleeSavedAreaSize());
 811
 812     if (hasFP(MF)) {
 813       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 814       // Reset SP based on frame pointer only if the stack frame extends beyond
 815       // frame pointer stack slot or target is ELF and the function has FP.
 816       if (NumBytes)
 817         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 818                                   TII, *this, dl);
 819       else
 820         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVtgpr2gpr), ARM::SP)
 821           .addReg(FramePtr);
 822     } else {
 823       if (MBBI->getOpcode() == ARM::tBX_RET &&
 824           &MBB.front() != MBBI &&
 825           prior(MBBI)->getOpcode() == ARM::tPOP) {
 826         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 827         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 828       } else
 829         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 830     }
 831   }
 832
 833   if (VARegSaveSize) {
 834     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 835     AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)))
 836       .addReg(0) // No write back.
 837       .addReg(ARM::R3, RegState::Define);
 838
 839     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 840
 841     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg))
 842       .addReg(ARM::R3, RegState::Kill);
 843     MBB.erase(MBBI);
 844   }
 845 }